UNIVERSITATEA VALAHIA DIN TRGOVITE FACULTATEA DE INGINERIE ELECTRIC SPECIALIZAREA ENERGETIC INDUSTRIAL

Analiza i sinteza cicuitelor numerice Proiect 1

ndrumtor:

Student :

S se proiecteze un automat avnd tranziiile definite n diagrama de mai jos: a) Cu bistabili D b) Cu bistabili JK

a0 0

a1 7

a2 5

a3 6

a4 8

a5 9

a6 10

a7 11

a8 12

a9 13

a10 a11 a12 a13 a14 a15 14 15 1 2 3 4

1 0111 0 1 1 1 0101 1001 0 0 0000 1 1 0 1000 0 0 1 0 1100 0001 0 0 1110 0 1101 1 0 1010 1 0110 0

1 1011

1 1 1111

0 1 1 1 0100

0010

1 0 0011

a) Cu bistabili D

0 0 0 0 0 0 0 0 1 1 1 1 1 1 1 1

0 0 0 0 1 1 1 1 0 0 0 0 1 1 1 1

0 0 1 1 0 0 1 1 0 0 1 1 0 0 1 1

0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1

A=0 A=1 A=0 A=1 A=0 A=1 A=0 A=1 A=0 A=1 A=0 A=1 A=0 A=1 A=0 A=1 A=0 A=1 A=0 A=1 A=0 A=1 A=0 A=1 A=0 A=1 A=0 A=1 A=0 A=1 A=0 A=1

0000 0111 1100 1101 1110 1111 0001 0010 0011 0100 1000 1001 1010 1011 0101 0110 1100 1101 1110 1111 0001 0010 0011 0100 0000 0111 0101 0110 1000 1001 1010 1011

0AAA 110A 111A 00A 0A 100A 101A 01A 110A 111A 00A 0A 0AAA 01A 100A 101A

BISTABIL DE TIP D. Dezavantajul principal al latch-urilor de tip RS const n aceea c pentru valori identice ale intrrilor (R=S=1) apar tranziii nedeterminate inclusiv pentru cele comandate cu impulsuri de tact. Pentru a elimina acest dezavantaj se apeleaz la structuri de tip D (latch simplu) figura 1.a.; n figura 1.b se arat reprezentarea simbolic.

Figura 1 Structura bistabilului de tip D n majoritatea aplicaiilor practice CBB mai sunt nzestrate cu nc dou intrri de comand PRESET i respectiv CLEAR (RESET) pentru punerea direct a CBB n poziia SET i respectiv tergerea (CLEAR) a acestuia nainte (sau n afara) aplicrii semnalelor CLK i D. Aceste semnale se utilizeaz cnd nu se aplica tactul (CLK=0) deci sunt intrri asincrone, de tip prioritar, ele fiind folosite la nceputul funcionrii schemei, cnd trebuie resetat ansamblu de bistabili (CLEAR) sau pui ntr-o anumit stare de iniializare conform cerinelor problemei date (PRESET). Cele dou intrri mai sunt notate cu Sd (PRESET) i Rd(RESET). Nedeterminarea R=S=1 este nlturat prin legarea mpreun a intrrilor R i S printr-un inversor astfel nct ntotdeauna cnd S=1 avem simultan R=0. Tabelul de stri al bistabilului D este: Dt Qt Qt+1 0 0 0 0 1 0 1 0 0 1 1 1 Din tabelul de adevr i din schema logic a CBB de tip D se vede c la ieirea Qt+1 se obine ntotdeauna starea aplicat intrrii D n acord cu ecuaiile logice de funcionare a bistabilului D:

Qt+1=Dt
4

Astfel bistabilul D apare ca un repetor dar el realizeaz i principala funcie a CBB i anume aceea de ntrziere cu un tact a datelor de la intrare, de unde i denumirea bistabilului D (delay - ntrziere). Dup cum se vede din diagramele de timp din figura 2 bistabilul D urmrete la fiecare impuls de tact evoluia intrrii simind la ieire modificarea intrrii de date pe toat durata palierului activ al ceasului. Ieirea este modificat la apariia fiecrui impuls de tact (cnd devine activ 1) adic pe frontul anterior al impulsului de tact (punctele 1,2, 3 din diagramele de timp) i se menine zvort n starea n care se gsete n momentul cnd impulsul de tact devine inactiv (CLK=0); pe durata cnd CLK=0 ieirea bistabilului nu este modificat indiferent de ce se aplic la intrarea de date D, deoarece pentru CLK=0 porile I de la intrare sunt nchise. CLK D Q Figura 2. Semnale de intrare i ieire corespunztoare bistabilului de tip D

Tabelul de adevr Q3 0 0 0 0 0 0 0 0 1 1 1 1 1 1 1 1 Q2 0 0 0 0 1 1 1 1 0 0 0 0 1 1 1 1 Q1 0 0 1 1 0 0 1 1 0 0 1 1 0 0 1 1 Q0 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 Q3+ 0 1 1 0 0 1 1 0 1 1 0 0 0 0 1 1 Q2+ A 1 1 0 A 0 0 1 1 1 0 A A 1 0 0 Q1+ A 0 1 A 0 1 A 0 1 A A A 0 1 Q0+ A A A A A A A A A A

Diagramele Karnaugt 5

D3
Q3Q2 Q1Q0 00 01 11 10 00 01 11 10

0 1 0 1

0 1 0 1

0 0 1 1

1 1 0 0

D3 =

D2

A=0
Q3Q2 Q1Q0 00 01 11 Q3Q2 Q1Q0 00 01 11 10 10 00 01 11 10 10 00 01 11

0 1 0 1

0 0 1 0

0 1 0 0

1 1 0 0

A=1
Q3Q2 Q1Q0 00 01 11 10 10 00 01 11

A 1 0 1

A 0 1 0

A 1 0 0

1 1 A 0

A 1 0 1

A 0 1 0

A 1 0 0

1 1 A 0

D2 =

D1

A=0
Q3Q2 Q1Q0 00 01 Q3Q2 Q1Q0 00 01 11 10 11 00 01 11 10 10 01 00 11 10

0 0 0 1
00 01

0 0 1

0 0 1 0
11

0 1 0

A 0 A 1

0 A 1

A A 1 0

0 1 A

A=1
Q3Q2 Q1Q0 00 01 11 10 10

A 0 A 1

0 0 A 1

A A 1 0

0 1 0 A

D1 =

D0

A=0
Q3Q2 Q1Q0 00 01 11 Q3Q2 Q1Q0 00 01 11 10 00 01 11 10 10 01 00 11 10

0 0 0 0 0

0 0 0

0 0

A A A

A A

A A A

A A

A=1
Q3Q2 Q1Q0 00 01 11 10 10 00 01 11

A A 0 A

0 A 0 A

A 0 A A

A A 0 0

D0 =

Implementare n Electronics Workbench

10

11

b) Cu bistabili JK Bistabilul de tip JK pstreaz cele dou intrri (cu rol de set i reset), specializate fiecare pentru comanda nscrierii lui 1 respectiv 0. Pentru a elimina comanda interzis (R=S=1) se atribuie o funcie suplimentar pentru cazul cnd cele dou intrri devin ambele active. n acest caz, ieirea circuitului va trece n starea complementar. Intrarea set este denumit J, iar intrarea reset, K. Trecerea de la un automat definit pe registre (realizat cu bistabili de tip D) la unul ce folosete JK uri se face utiliznd tabele de tranziie. Un astfel de tabel este urmtorul: Q 0 0 1 1 Tabelul de adevr Q+ 0 1 0 1 J 0 1 X X K X X 1 0

Q3 Q2 Q1 Q0 Q3+ Q2+ Q1+ Q0+ J3 K3 0 0 0 0 0 0 0 0 1 1 1 1 1 1 1 1 0 0 0 0 1 1 1 1 0 0 0 0 1 1 1 1 0 0 1 1 0 0 1 1 0 0 1 1 0 0 1 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 1 0 0 1 1 0 1 1 0 0 0 0 1 1 A 1 1 0 A 0 0 1 1 1 0 A A 1 0 0 A 0 1 A 0 1 A 0 1 A A A 0 1 A A A A A A A A A A 0 1 1 0 0 1 1 0 X X X X X X X X X X X X X X X X 0 0 1 1 1 1 0 0

J2 A 1 1 0 X X X X 1 1 0 A X X X X

K2 X X X X 1 1 0 X X X X 0 1 1

J1 A 0 X X 0 X X 0 1 X X A A X X

K1 X X 0 X X 0 X X A X X 1 0

J0 A X A X X A X A X X A X A X

K0 X X A X X A X X A X A X

12

J3
Q3Q2 Q1Q0 00 01 11 10 00 01 11 10

0 1 0 1

0 1 0 1

X X X X

X X X X

J3=

K3
Q3Q2 Q1Q0 00 01 11 10 00 01 11 10

X X X X

X X X X

1 1 0 0

0 0 1 1

K3=

13

J2 A=0
Q3Q2 Q1Q0 00 Q3Q2 Q1Q0 00 01 11 10 01 00 01 11 10 11 10 00 01 11 10

0 1 0 1

X X X X

X X X X

1 1 0 0

A 1 0 1

X X X X

X X X X

1 1 A 0

A=1
Q3Q2 Q1Q0 00 01 11 10 00 01 11 10

A 1 0 1

X X X X

X X X X

1 1 A 0

J2=
K2

A=0
Q3Q2 Q1Q0 00 Q3Q2 Q1Q0 00 01 11 10 01 00 01 11 10 11 10 00 01 11 10

X X X X

1 0 1

0 1 1

X X X X

X X X X

1 0 1

0 1 1

X X X X

A=1
Q3Q2 Q1Q0 00 01 11 10 00 01 11 10

X X X X

0 1 0 1

0 0 1 1

X X X X

K2=

14

J1 A=0
Q3Q2 Q1Q0 00 Q3Q2 Q1Q0 00 01 11 10 01 00 01 11 10 00 01 11 10

0 0 X X

0 X X

0 0 X X

0 1 X X

A 0 X X

0 X X

11 10

A A X X

0 1 X X

A=1
Q3Q2 Q1Q0 00 01 11 10 00 01 11 10

A 0 X X

0 0 X X

A A X X

0 1 X X

J 1=
K1

A=0
Q3Q2 Q1Q0 00 01 Q3Q2 Q1Q0 00 01 11 10 00 01 11 10 11 10 00 01 11 10

X X 0

X X 0

X X 0 1

X X 0

X X 0

X X 0

X X 0 1

X X A

A=1
Q3Q2 Q1Q0 00 01 11 10 00 01 11 10

X X 0 0

X X 0 0

X X 0 1

X X A 0

K1=

15

J0 A=0
Q3Q2 Q1Q0 00 01 Q3Q2 Q1Q0 00 01 11 10 00 01 11 10 11 10 00 01 11 10

0 X X 0

X X 0

0 X X 0

0 X X

A X X A

X X A

A X X A

A X X

A=1
Q3Q2 Q1Q0 00 01 11 10 00 01 11 10

A X X A

0 X X A

A X X A

A X X 0

J0= K0

A=0
Q3Q2 Q1Q0 00 01 Q3Q2 Q1Q0 00 01 11 10 00 01 11 10 11 10 00 01 11 10

X 0 X

X 0 X

X 0 X

X 0 X

X A X

X A X

X A X

X A X

A=1
Q3Q2 Q1Q0 00 01 11 10 00 01 11 10

X 0 A X

X 0 A X

X A 0 X

X 0 A X

A A A

K0=

16

Implementare n Electronics Workbench

17

18