Enunul proiectului:

S se proiecteze un decodificator BCD exces 3/7 segmente(logica combinationala). Se va studia cazul in care elementele tubului de afisare cu 7 segmente sunt aprinse initial, cat i cazul n care elementele tubului sunt stinse iniial. Proiectarea se va referi la o singur decad. Proiectul va cuprinde urmtoarele puncte: a) S se exprime funciile logice asociate circuitului combinaional cu FCND (forma canonic normal disjunctiv), FCNC (forma canonic normal conjunctiv), tabel de adevr i diagrame Karnaugh. b) S se obin formele minime (disjunctiv i conjunctiv) ale funciilor logice asociate decodificatorului BCD exces3/7 segmente, utiliznd termenii canonici redundani (combinaii indiferente),(metoda diagramelor Karnaugh). c) S se implementeze ansamblul funciilor logice numai cu pori logice I-NU (portile logice sunt realizate in tehnica integrata) realizate n tehnologia TTL. d) S se implementeze ansamblul functiilor logice n urmtoarea variant: primele 3 funcii logice cu pori I-NU (TTL) iar urmtoarele 4 cu pori SAU-NU (C-MOS). e) S se implementeze ansamblul functiilor logice cu multiplexoare de 8 i 16 ci realizate n tehnologia C-MOS. f) S se implementeze cu demultiplexoare de 8 i 16 ci i pori logice I-NU n prima variant, respectiv I n a doua variant, realizate n tehnologia TTL. g) S se calculeze timpii de propagare intrare/ieire pentru toate schemele logice de implementare obtinute. h) S se calculeze puterea disipat de circuit pentru toate schemele de implementare obtinute. i) S se compare schemele de implementare obinute. j) Pe schemele logice obinute se vor specifica tipul i utilizarea fiecrui circuit integrat.

CIRCUITE LOGICE COMBINATIONALE( CLC )

Generalitati: Un circuit logic combinational(CLC) este un circuit de comutare la care starea extrema(starea iesirilor) la un moment dat depinde doar de starea intrarilor la momentul de timp considerat. Legatura intre iesirile si intrarile circuitului e data de functia de transfer a acestuia. F este functia de transfer adica o aplicatie de forma: F:ZX. Modelul general pentru CLC este: X1 X2 . . . . Xn Z1=f(X1,X2,.,Xn) Z2=f(X1,X2,,Xn) . Zm=f(X1,X2,.,Xn) Analiza circuitelor logice combinationale Prin analiza unui CLC se intelege determinarea expresiilor iesirilor(Z 1, Z2 Zm) in functie de marimile de intrare(X1,Xn), cunoscandu-se compenenta retelei de comutare combinationala(RCC) (numarul si tipul elementelor logice utilizate, modul de conectare al acestora, punctele in care se aplica variabilele de intrare etc). Analiza unui CLC se face in functie de tipul componentelor utilizate: 1. RCC realizate cu elemente de tip neinversor: - analiza se face simplu urmarind operatiile pe care le efectueaza fiecare din elementele componenete ale retelei. 2. RCC realizate cu elemente de tip inversor(portile SI-NU, SAU-NU) - numarul maxim de elemente logice aflate intre intrarile si iesirile circuitului da numarul de nivele logice ale acestuia;numerotarea lor se face de la iesire catre intrare; - un element logic SI-NU, SAU-NU realizeaza operatia SI, SAU asupra variabilei negate daca se afla pe un nivel de inversare impar, respectiv operatia SAU, SI asupra variabilei de intrare negata daca se afla pe un nivel de inversare par. Z1

CLC

Z2 . . Zm

A. S se exprime funciile logice asociate circuitului combinaional cu FCND (forma canonic normal disjunctiv), FCNC (forma canonic normal conjunctiv), tabel de adevr i diagrame Karnaugh. Tabelul de adevar Tabelul de adevar pentru functiile logice asociate decidificatorului BCD exces 3/ 7 segmente in cazul in care elementele tubului de afisare cu 7 segmente sunt aprinse initial: Display X1 3 4 5 6 7 8 9 10 11 12 0 1 2 3 4 5 6 7 8 9 0 0 0 0 0 1 1 1 1 1 Intrari(exces 3) X2 0 1 1 1 1 0 0 0 0 1 X3 1 0 0 1 1 0 0 1 1 0 X4 1 0 1 0 1 0 1 0 1 0 a 1 0 1 1 0 1 0 1 1 1 b 1 1 1 1 1 0 0 1 1 1 c 1 1 0 1 1 1 1 1 1 1 Iesiri d 1 0 1 1 0 1 1 0 1 0 e 1 0 1 0 0 0 1 0 1 0 f 1 0 0 0 1 1 1 0 1 1 g 0 0 1 1 1 1 1 0 1 1

Afisare cu 7 segmente: a

f g

e d

Functiile de mai multe variabile pot fi exprimate convenabil cu ajutorul unor functii particulare denumite termeni P si termeni S. Termenul P se scrie ca un produs logic al tuturor variabilelor, negate sau nenegate. Termenul S se scrie ca o suma logica a tuturor variabilelor negate sau nenegate. Pentru a obine din tabelul de adevr forma canonic conjunctiv, se iau n considerare combinaiile pentru care funcia are valoarea 0, iar pentru forma canonic disjunctiv, se iau n considerare combinaiile pentru care funcia are valoarea 1. Forma canonica normala disjunctiva a functiilor a,b,c,d,e,f,g cand elementele tubului de afisare cu 7 segmente sunt aprinse initial: aFCND=(3,5,6,8,10,11,12)=P3+P5+P6+P8+P10+P11+P12; bFCND=(3,4,5,6,7,10,11,12)=P3+P4+P5+P6+P7+P10+P11+P12; cFCND=(3,4,6,7,8,9,10,11,12)=P3+P4+P6+P7+P8+P9+P10+P11+P12; dFCND=(3,5,6,8,9,11)=P3+P5+P6+P8+P9+P11; eFCND=(3,5,9,11)=P3+P5+P9+P11; fFCND=(3,7,8,9,11,12)=P3+P7+P8+P9+P11+P12; gFCND=(5,6,7,8,9,11,12)=P5+P6+P7+P8+P9+P11+P12. P0=P1=P2=P13=P14=P15=* (combinatii indiferente). Forma canonica normala conjunctiva a functiilor a,b,c,d,e,f,g cand elementele tubului de afisare cu 7 segmente sunt aprinse initial: aFCNC=(4,7,9)=S4*S7*S9; bFCNC=(8,9)=S8*S9; cFCNC=(5)=S5; dFCNC=(4,7,10,12)=S4*S7*S10*S12; eFCNC=(4,6,7,8,10,12)=S4*S6*S7*S8*S10*S12; fFCNC=(4,5,6,10)=S4*S5*S6*S10; gFCNC=(3,4,10)=S3*S4*S10. S0=S1=S2=S13=S14=S15=* (combinatii indiferente).

Diagramele Karnaugh pentru functiile a,b,c,d,e,f,g cand elementle tubului de afisare cu 7 segmente sunt aprinse initial:

B. S se obin formele minime (disjunctiv i conjunctiv) ale funciilor logice asociate decodificatorului BCD exces3/7 segmente, utiliznd termenii canonici redundani (combinaii indiferente),(metoda diagramelor Karnaugh). Minimizarea functiilor de comutare prin metoda diagramelor Karnaugh Este o metoda grafo-analitica care porneste intotdeauna de la una din formele canonice ale functiei de minimizat. In cazul general, diagrama K corespunazatoare unei functii de n variabile se prezinta sub forma unui patrat sau dreptunghi care are 2n locatii sau compartimente, in fiecare din acestea fiind plasat un termen canonic al functiei de minimizat. Diagrama K este astfel construita incat sa nu existe doua sau mai multe compartimente care sa contina un acelasi termen canonic, iar pe de alta parte sa nu existe termeni canonici care sa nu se regaseasca in diagrama. O diagrama K e astfel organizata incat doua compartimente vecine pe linie sau pe coloana sa fie sediul unor combinatii binare care sa aiba proprietatea de adiacenta. Doua combinatii binare sunt adiacente in cazul in care difera printr-o aceeasi variabila, variabila care intr-o combinatie sa apara adevarata iar in cealalta, falsa. Se completeaza diagrama astfel: se completeaza cu 1 locatiile corespunzatoare termenilor canonici prezenti in expresia functiei si cu 0 restul locatiilor. Dupa completarea diagramei se incearca gruparea compartimentelor notate cu 1(respectiv 0) si formarea unor contururi poligonale inchise dupa anumite reguli. Reguli de grupare: - un singur compartiment notat cu 1(respectiv 0) formeaza un subcub zero dimensional; - 2 compartimente vecine pe linie sau pe coloana formeaza un subcub unidimensional; - 4 compartimente astfel grupate incat fiecare sa fie vecin cu alte 2 formeaza un subcub doi dimensional; - 8 compartimente astfel grupate incat fiecare sa fie vecin cu alte 3 formeaza un subcub trei dimensional. In cazul general al unei functii de n variabile, daca o parte din termenii canonici ai acesteia reprezentati in diagrama formeaza un subcub k dimensional, toti acesti termeni canonici se pot inlocui cu un singur termen ce va avea n-k variabile. Un subcub de o anumita dimensiune care nu e inclus intr-un subcub de dimensiune mai mare se numeste implicant prim. Facand suma tuturor implicantilor primi se obtine forma minima disjunctiva a functiei de minimizat. In cazul functiilor de comutare incomplet definite, se completeaza, in plus, pe diagrama, cu * locatiile corespunzatoare combinatiilor indiferente. Se grupeaza locatiile notate cu 1(respectiv 0) si se formeaza subcuburi de diverse dimensiuni luand in considerare, daca foloseste, si locatiile care contin combinatii indiferente. Nu se pot forma subcuburi care sa contina numai combinatii indiferente!

Forma minima disjunctiva a celor 7 functii(prin metoda diagramelor K):

a FMD = X 2 X 3 + X 3 X 4 + X 1 X 4 + X 1 X 3 X 4

b FMD = X 2 + X 3

c FMD = X 3 + X 4 + X 2

d FMD = X 3 X 4 + X 2 X 3 + X 2 X 4 + X 1 X 3 X 4

e FMD = X 3 X 4 + X 2 X 4

FMD

= X 3 X 4 + X1X 3

g FMD = X 3 X 4 + X 1 X 3 + X 1 X 4 + X 2 X 3 Formele minime conjuctive al ecelor 7 functii:

a FMD = X 1 X 3 X 4 + X 1 X 3 X 4 + X 2 X 3 X 4 a FMC = a FMD = ( X 1 + X 3 + X 4 )( X 1 + X 3 + X 4 )( X 2 + X 3 + X 4 )

b FMD = X 2 X 3 b FMC = X 2 + X 3

c FMD = X 2 X 3 X 4 c FMC = X 2 + X 3 + X 4

d FMD = X 2 X 3 X 4 + X 2 X 3 X 4 + X 1 X 3 X 4 d FMC = ( X 2 + X 3 + X 4 )( X 2 + X 3 + X 4 )( X 1 + X 3 + X 4 )

e FMD = X 4 + X 2 X 3 e FMC = X 4 ( X 2 + X 3 )

f f

FMD FMC

= X1X 3 + X 3X 4 = ( X 1 + X 3 )( X 3 + X 4 )

g FMD = X 1 X 2 + X 1 X 3 X 4 + X 1 X 3 X 4 g FMC = ( X 1 + X 2 )( X 1 + X 3 + X 4 )( X 1 + X 3 + X 4 )

C. S se implementeze ansamblul funciilor logice numai cu pori logice I-NU (portile logice sunt realizate in tehnica integrata) realizate n tehnologia TTL. Tabelul de adevar al portilor logice SI-NU este urmatorul: SI-NU IN A IN B OUT 0 0 1 0 1 1 1 0 1 1 1 0

a FMD = X 2 X 3 X 3 X 4 X 1 X 4 X 1 X 3 X 4 b FMD = X 2 X 3 c FMD = X 2 X 3 X 4 d FMD = X 3 X 4 X 2 X 3 X 2 X 4 X 1 X 3 X 4 e FMD = X 3 X 4 X 2 X 4 f

FMD

= X 3X 4 X1X 3

g FMD = X 3 X 4 X 1 X 3 X 1 X 4 X 2 X 3

D. S se implementeze ansamblul functiilor logice n urmtoarea variant: primele 3 funcii logice cu pori I-NU (TTL) iar urmtoarele 4 cu pori SAUNU (C-MOS). Tabelul de adevar al portilor logice SAU-NU este urmatorul: SAU-NU IN A IN B OUT 0 0 1 0 1 1 1 0 0 1 1 0

a FMD = X 2 X 3 X 3 X 4 X 1 X 4 X 1 X 3 X 4 b FMD = X 2 X 3 c FMD = X 2 X 3 X 4 d FMD = X 3 + X 4 + X 2 + X 3 + X 2 + X 4 + X 1 + X 3 + X 4 e FMD = X 3 + X 4 + X 2 + X 4 f

FMD

= X 3 + X 4 + X1 + X 3

g FMD = X 3 + X 4 + X 1 + X 3 + X 1 + X 4 + X 2 + X 3

E. S se implementeze ansamblul functiilor logice cu multiplexoare de 8 i 16 ci realizate n tehnologia C-MOS. Multiplexorul e un circuit logic combinational care in cazul general are 2 n intrari de date(I0, I1, I2n-1), n intrari de selectie(S0, S1,, Sn-1) si o iesire(Z). Expresia iesirii Z la un moment dat e data de starea intrarii Ik ,k=0,1.n-1 si k, la randul lui, poate fi considerat ca fiind echivalentul zecimal al starilor 0 si 1 ale intrarilor de selectie. Schema generala: I0 I1 I2 . . I2n-1

MUX 2n:1

S0 S1 Sn-1

Implementarea cu multiplexoare a unui sistem de functii logice se face prin folosirea cate unui circuit pentru fiecare functie.

Implementarea cu multiplexoare de 8 cai: In cazul general, din cele n variabile ale functiei se separa n-1 avand ponderile cele mai mari. Aceste variabile se aplica pe intrarile de selectie sau de adresa ale multiplexorului. Variabila ramasa, de pondere cea mai mica, se va aplica pe intrarile de date. Pentru a sti cu ce valoare se aplica, ea trebuie comparata cu valoarea functiei.

0 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15

X1 0 0 0 0 0 0 0 0 1 1 1 1 1 1 1 1

Intrari X2 X3 0 0 0 0 0 1 0 1 1 0 1 0 1 1 1 1 0 0 0 0 0 1 0 1 1 0 1 0 1 1 1 1

X4 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1

a 0 0 0 1 0 1 1 0 1 0 1 1 1 0 0 0

b 0 0 0 1 1 1 1 1 0 0 1 1 1 0 0 0

c 0 0 0 1 1 0 1 1 1 1 1 1 1 0 0 0

Iesiri d 0 0 0 1 0 1 1 0 1 1 0 1 0 0 0 0

e 0 0 0 1 0 1 0 0 0 1 0 1 0 0 0 0

f 0 0 0 1 0 0 0 1 1 1 0 1 1 0 0 0

g 0 0 0 0 0 1 1 1 1 1 0 1 1 0 0 0

X1 0 0 0 0 1 1 1 1

Intrari X2 0 0 1 1 0 0 1 1

X3 0 1 0 1 0 1 0 1

a 0 X4 X4 X4 X4 1 X4 0

b 0 X4 1 1 0 1 X4 0

c 0 X4 X4 1 1 1 X4 0

Iesiri d 0 X4 X4 X4 1 X4 0 0

e 0 X4 X4 0 X4 X4 0 0

f 0 X4 0 X4 1 X4 X4 0

g 0 0 X4 1 1 X4 X4 0

Implementarea cu multiplexoare de 16 cai: Vom implementa doar functiile a si b cu multiplexor de 16 cai, celelalte implementandu-se analog.

F. S se implementeze cu demultiplexoare de 8 i 16 ci i pori logice I-NU n prima variant, respectiv I n a doua variant, realizate n tehnologia TTL. Circuitul demultiplexor este un circuit logic combinational care, in cazul general, are o intrare de date(I), n intrari de selectie(S 0,S1,Sn-1) si 2n iesiri(Z0,Z1, ,Z2n-1). Zj=0 pentru j k Zj=I pentru j=k j=0,.,2n-1. k este echivalentul zecimal al numarului binar dat de starile 0 si 1 ale intrarilor de selectie si are urmatoarea expresie: k=Sn-1Sn-2 .S0. Schema bloc: Z0 I DMUX 1:2n Z1 . . Z2n-1

S0

. . .. S1 Sn-1

In cazul implementarii unui sistem de functii logice cu demultiplexoare e necesar un singur circuit universal si cate o poarta logica pentru fiecare functie. Implementarea cu demultiplexoare de 8 cai: Dintre cele n variabile se separa n-1 avand ponderile cele mai mici si care se aplica pe intrarile de selectie ale demultiplexorului. Variabila ramasa, de pondere cea mai mare, trebuie adaugata termenilor canonici de n-1 variabile; acest lucru se face in exteriorul demultiplexorului, de regula prin intermediul unei retele de porti logice. Pentru implemenatarea cu Dmux si porti Si-Nu, vom folosi functia e. e = P3 + P5 + P9 + P11 = X 1 ( X 2 X 3 X 4 ) + X 1 ( X 2 X 3 X 4 ) + X 1 ( X 2 X 3 X 4 ) + X 1 ( X 2 X 3 X 4 ) = = P ' 4 + X 1 P ' 2 + X 1 P ' 6 = P ' 4 X 1 P ' 2 X 1 P ' 6 = P ' 4 ( X 1 + P ' 2 )( X 1 + P ' 6 ) = P ' 4 ( X 1 P ' 2 + X 1 P ' 6 ) = X 1 P '4 P '6 + X 1 P '2 P ' 4 = X 1 P '4 P '6 X 1 P '2 P '4

Implementarea cu demultiplexoare de 16 cai: Vom efectua implementarea functiilor a si b cu demultiplexoare de 16 cai si porti SI-NU, iar in cazul functiilor c si d vom folosi demultiplexor de 16 cai si porti SI. a FCD = P3 + P5 + P6 + P8 + P10 + P11 + P12 = P3 P5 P6 P8 P10 P11 P12 b FCD = P3 + P4 + P5 + P6 + P7 + P10 + P11 + P12 = P3 P4 P5 P6 P7 P10 P11 P12 c FCD = P5 d FCD = P4 + P7 + P10 + P12

G. S se calculeze timpii de propagare intrare-ieire. Pentru implementarea funciilor individual cu pori I-NU timpii de propagare ieire-intrare sunt urmtorii: -pentru schema din anexa 1: 15s; Pentru implementarea ansamblului de funcii cu pori I-NU i SAU-NU timpul de propagare intrare-ieire este urmtorul: -pentru schema din anexa 2: 20ns; Pentru implementarea ansamblului de funcii cu multiplexoare de 16 i respectiv 8 ci timpii de propagare intrare-ieire sunt urmtorii: -pentru schema din anexa 3 (multiplexoare de 16 ci): 22ns; -pentru schema din anexa 4(multiplexoare de 8 ci): 41ns; Pentru implementarea ansamblului de funcii cu demultiplexoare de 16 i respectiv 8 ci i cu pori I-NU timpii de propagare intrare-ieire sunt urmtorii: -pentru schema din anexa 5: 22ns ; -pentru schema din anexa 6 : 36ns; H. S se calculeze puterea disipat de circuit. Circuitul din anexa 1 disip : 0.445W. Circuitul din anexa 2 disip: 0.56W Circuitul din anexa 3 disip: 0.5W Circuitul din anexa 4 disip: 0.2W Cicuitul din anexa 5 disip: 0.99W Circuitul din anexa 6 disip: 1.3W Circuitul din anexa 7 disip: 0.27W

PROIECT C.L.C.S.

Gosu Ionut Laurentiu An II, Gr 4401.