Circuite logice integrate n automatizri

Partea I




2


Funcii logice; forme de reprezentare a funciilor logice

La baza proiectrii circuitelor digitale st algebra boolean. Algebra Boolean,
cunoscut i sub denumirea de Algebra logic, opereaz cu funcii logice.
Funcia logic sau funcia binar ia valoarea logic 1 cnd este adevrat i 0 cnd
este fals.

Funciile logice se pot exprima prin expresii logice. Aceste expresii se pot deduce din
tabelul de adevr
1
sau decurg din anumite observaii intuitive legate de comportamentul
unei anumite funcii logice.
Operaiile logice de baz sunt prezentate n tabelul de mai jos:

Matematic Logic Tehnic
Prima lege de
compoziie
(suma logic)
x
1
+ x
2


Disjuncie
x
1
v x
2


SAU (OR)
x
1
v x
2

A doua lege de
compoziie
(produsul logic)
x
1
x
2

Conjuncie
x
1
. x
2

I (AND)
x
1
x
2

Elementul invers
x
Negaie
( x
NU (NOT)
x
Se observ c denumirile i simbolurile operaiilor logice difer de la un domeniu la
altul. n cele ce urmeaz, vom utiliza aproape exclusiv notaiile din matematic.

Exprimarea matematic a unei funcii logice necesit cunoaterea axiomelor i a
teoremelor ale algebrei Booleene.

Axiomele algebrei Booleene
Se consider o mulime, M, compus din n elemente (x
1
, x
2
, ..., x
n
) i operaiile ""
(produs logic) i "+" (sum logic) deja prezentate.
Spunem c mulimea M formeaz o algebr Boolean dac:
1. Mulimea M conine cel puin dou elemente distincte:
- x
i
, x
j
e M, cu x
i
= x
j
.
2. Pentru orice x
i
, x
j
e M, avem:
x
i
x
j
e M i x
i
+ x
j
e M, cu 1 s i, j s n.
3. Operaiile "" i "+" prezint urmtoarele proprieti:
a) comutativitatea:
x
1
x
2
= x
2
x
1
;
x
1
+ x
2
= x
2
+ x
1
;
b) asociativitatea:
x
1
x
2
x
3
= (x
1
x
2
) x
3
= x
1
(x
2
x
3
) = ... ;
x
1
+ x
2
+ x
3
= (x
1
+ x
2
) + x
3
= x
1
+ (x
2
+ x
3
) = ... ;
c) distributivitatea (uneia fa de cealalt):


3

x
1
(x
2
+ x
3
) = x
1
x
2
+ x
1
x
3
;
x
1
+ (x
2
x
3
) = (x
1
+ x
2
) (x
1
+ x
3
);
4. Ambele operaii admit cte un "element neutru" cu proprietatea:
x 1 = 1 x = x;
x + 0 = 0 + x = x;
5. Pentru orice x e M, va exista un element x (non x) cu proprietile:
x x = 0;
x + x = 1.
Ultimele dou relaii poart numele de principiul contradiciei, respectiv - principiul
terului exclus i se enun astfel:
Principiul contradiciei: o propoziie nu poate fi i adevrat i fals n acelai timp.
Principiul terului exclus: o propoziie este sau adevrat, sau fals, o a treia
posibilitate fiind exclus.

Teoremele algebrei Booleene
Pornind de la axiome, se deduc urmtoarele teoreme care devin reguli de calcul n
cadrul algebrei Booleene:
1. Principiul dublei negaii:
x = x (dubla negaie este echivalent cu afirmaia).
2. Idempotena:
x x x x
n
=

... ;
x x x x
n
= + + +

... .
3. Absorbia:
x
1
(x
1
+ x
2
) = x
1
;
x
1
+ (x
1
x
2
) = x
1
.
4. Legile elementelor neutre:
x 0 = 0;
x + 0 = x;
x 1 = x;
x + 1 = 1.
5. Formulele lui De Morgan:

2 1 2 1
x x x x + = ;

2 1 2 1
x x x x = + .

tiai c..
Algebra Boolean a fost conceput pe la mijlocul secolului al XIX-
lea, de ctre matematicianul englez George Boole (1815 1864) care a
propus o interpretare matematic a logicii propoziiilor bivalente de
tip Da Nu sau Adevrat Fals etc.
Abia n 1938, Claude Shannon, de la Institutul de Tehnologie din
Massachusetts California, avea s o utilizeze pentru prima oar la
analiza circuitelor de comutaie.

4

Forme de reprezentare a funciilor logice

O funcie logic se poate defini printr-o expresie logic sau printr-un tabel de adevr. n
tabelul de adevr se indic valoarea funciei logice pentru toate combinaiile posibile ale
variabilelor booleene de intrare. Tabelul de adevr conine n primele coloane valorile
logice ale variabilelor (considerate independente) i n ultima coloan - valorile logice
ale funciei, obinute prin aplicarea operaiilor logice asupra variabilelor.
1. Funcii de 1 variabil
n=1 variabile de intrare (x)
m=2
n
=2
1
=2 configuraii distincte i
N=2
m
=2
2
=4 funcii de o variabil (f
0
, f
1
, f
2
i f
3
)

x f
0
f
1
f
2
f
3

0 0 1 0 1
1 0 0 1 1

f
0
(x)=0 funcia ZERO
f
1
(x)= x funcia NOT
f
2
(x)=x funcia DRIVER
f
3
(x)=1 funcia TAUTOLOGIE

2. Funcii de 2 variabile
n=2 variabile de intrare (x, y)
m=2
n
=2
2
=4 configuraii distincte ale variabilelor i
N=2
m
=2
4
=16 funcii de 2 variabile (f
0
, f
1
, f
2
f
15
)

x y f
0
f
1
f
2
f
3
f
4
f
5
f
6
f
7
f
8
f
9
f
10
f
11
f
12
f
13
f
14
f
15
0 0 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1
0 1 0 0 1 1 0 0 1 1 0 0 1 1 0 0 1 1
1 0 0 0 0 0 1 1 1 1 0 0 0 0 1 1 1 1
1 1 0 0 0 0 0 0 0 0 1 1 1 1 1 1 1 1

Recunoatem:
f
0
(x,y)=0 funcia ZERO
f
3
(x,y)= x funcia NOT
f
5
(x,y)= y funcia NOT
f
12
(x,y)=x funcia DRIVER
f
10
(x,y)=y funcia DRIVER
f
15
(x,y)=1 funcia TAUTOLOGIE
Analizm funciile f
8
, f
7
, f
14
, f
1
, f
6
i f
9
:
- f
8
funcia I (AND) realizeaz produsul logic xy

x y f
8
(x,y)=xy
0 0 0
0 1 0
1 0 0
1 1 1

Funcia I (AND) ia valoarea 1 cnd variabilele de intrare iau valoarea 1

5



- f
7
funcia I NEGAT (NAND) realizeaz produsul logic negat y x

x y f
7
(x,y)= y x
0 0 1
0 1 1
1 0 1
1 1 0

Funcia I NEGAT (NAND) ia valoarea 0 cnd variabilele de intrare iau
valoarea 1


- f
14
funcia SAU (OR) realizeaz suma logic y x +
x y f
14
(x,y)=x+y
0 0 0
0 1 1
1 0 1
1 1 1

Funcia SAU (OR) ia valoarea 0 cnd variabilele de intrare iau valoarea 0



- f
1
funcia SAU NEGAT (NOR) realizeaz suma logic negat y x +

x y f
1
(x,y)= y x +
0 0 0
0 1 0
1 0 0
1 1 0

Funcia SAU NEGAT (NOR) ia valoarea 1 cnd variabilele de intrare iau
valoarea 0


- f
6
funcia SAU EXCLUSIV (XOR) realizeaz suma logic modulo2 y x
x y
f
6
(x,y)= y x
0 0 0
0 1 1
1 0 1
1 1 0

Funcia SAU EXCLUSIV (XOR) ia valoarea 0 atunci cnd variabilele de
intrare iau aceiai valoare (valoarea 0 sau valoarea 1)


6

- f
9
funcia SAU EXCLUSIV NEGAT (NXOR) realizeaz suma logic modulo2
negat y x
x y f
6
(x,y)= y x
0 0 1
0 1 0
1 0 0
1 1 1

Funcia SAU EXCLUSIV NEGAT (NXOR) ia valoarea 1 cnd variabilele
de intrare iau aceiai valoare (valoarea 0 sau valoarea 1)

7


Minimizarea funciilor logice

Pentru a compara dou funcii logice ele pot fi aduse la o form standard, denumit
form canonic. Forma canonic presupune operarea cu termeni canonici. Prin termen
canonic nelegem un termen n care sunt prezente toate variabilele independente, luate
sub form direct sau negat.
Exist dou posibiliti de a exprima forma canonic a unei funcii:
- forma canonic conjunctiv (fcc) expresia funciei este o sum de produse
- forma canonic disjunctiv (fcd) expresia funciei este un produs de sume
Ambele forme se deduc din tabelul de adevr a funciei. Pentru prima form se
nsumeaz toi termenii pentru care funcia este egal cu 1, iar pentru a doua form se
scrie produsul sumelor de termeni pentru care funcia este egal cu 0. Un termen este
un produs al variabilelor de intrare, n form direct (ne-negat) dac combinaia
corespunztoare are un 1 pe poziia variabilei respective sau n form complementat
dac este 0. Forma disjunctiv se obine prin dubla complementare a formei conjunctive
i aplicarea axiomelor de transformare ale logicii booleene.
Forma general a unei funcii scris n forma canonic disjunctiv este:

1 m 1 m 1 1 0 0
P a ... P a P a f

+ + + =
n care: a
0
, , a
m-1
sunt coeficienii care iau valoarea 1 dac termenul aparine
funciei i valoarea 0 dac termenul nu aparine funciei.
m=2
n
unde n reprezint numrul de variabile care descriu funcia
P
0
,, P
m-1
sunt termenii canonici disjunctivi sau mintermenii funciei.
Exemplu:

C B A C B A C B A P P P P = C) F(A,B,
7 5 2 0
+ + = + + +


Forma general a unei funcii scris n form canonic conjunctiv este:
f=(a
0
+S
0
)(a
1
+S
1
)(a
m-1
+S
m-1
)
unde: a
0
,,a
m-1
sunt coeficienii care iau valoarea 1 dac termenul nu aparine
funciei i valoarea 0 dac termenul aparine funciei.
m=2
n
unde n e numrul de variabile care descriu funcia.
S
0
,,S
m-1
reprezint termenii canonici conjunctivi sau maxtermenii
funciei.







C B A = P
0

C B A = P
5

C A = P
7
B
C B A P
2
=
A B C F
0 0 0 1
0 0 1 0
0 1 0 1
0 1 1 0
1 0 0 0
1 0 1 1
1 1 0 0
1 1 1 1

8




Exemplu:

C) B A C)( B A )( C B )(A C B (A S S S S = C) B, F(A,
6 4 3 1
+ + + + + + + + =


Forma elementar

Forma elementar este acea form de exprimare a funciilor logice n care cel
puin un termen nu este canonic, adic nu este descris de toate variabilele. Un
asemenea termen se numete termen elementar.
Forma elementar a unei funcii (f.e.) are n alctuire cel puin un termen elementar.
Prin termen elementar se nelege un termen care nu conine toate cele n variabile ale
funciei, deci care nu este canonic.
La forma elementar se ajunge prin minimizare.
Exemplu:
C A AC = C) F(A,B, +

Minimizarea funciilor logice
Minimizarea const n obinerea formei celei mai simple de exprimare a funciilor
booleene n scopul reducerii numrului de circuite i a numrului de intrri ale acestora.
Minimizarea (simplificarea) unei funcii logice se face pe baza axiomelor i
teoremelor algebrei booleene. Scopul acestei operaii este de a reduce numrul de
operatori logici necesari pentru implementarea funciei i implicit de a reduce numrul
de circuite logice necesare pentru implementarea fizic a funciei. Pentru reducerea
expresiilor logice se folosesc diferite metode:
- metode intuitive se bazeaz pe observaii empirice cu privire la expresia
funciei logice
- metode algebrice - constau n aplicarea succesiv a postulatelor i teoremelor
algebrei booleene.
- metoda lui Karnagh const n utilizarea unor tablouri care permit identificarea
unor posibiliti de simplificare a expresiilor
- metoda Quein-McClurscy metod mai laborioas dar care se poate
implementa printr-un program
n general nu exist o form minim unic pentru o expresie logic. Metodele de
mai sus pot duce la obinerea unui optim, dar nu garanteaz acest lucru.

Metoda algebric
A B C F
0 0 0 1
0 0 1 0
0 1 0 1
0 1 1 0
1 0 0 0
1 0 1 1
1 1 0 0
1 1 1 1

C B A = S
3
+ +
C B A = S
1
+ +
C B A = S
4
+ +
C B A = S
6
+ +
9

Metoda algebric const n aplicarea succesiv a postulatelor i teoremelor algebrei
booleene scrise sub form canonic disjunctiv sau conjunctiv. O funcie care nu este
specificat iniial sub o form canonic poate fi adus la aceast form.
n vederea minimizrii, se urmrete reducerea numrului de termeni ai expresiei, a
numrului de apariii ale variabilelor i a numrului de variabile din fiecare termen.

Diagrame Veitch Karnaugh (VK)


O diagram Karnaugh constituie o variant modificat a unui tabel de adevr. Ea
este,de fapt, o reprezentare grafic a formelor canonice. n general, o diagram
Karnaugh pentru o funcie boolean de n variabile se reprezint sub forma unui ptrat
sau dreptunghi mprit n 2
n
ptrate compartimente), fiecare ptrat fiind rezervat unui
termen canonic al funciei.
n cazul unei exprimri sub forma canonic disjunctiv (f.c.d.) a funciei, fiecrui termen
i corespunde o locaie care conine "1" logic, iar n cazul exprimrii sub form canonic
conjunctiv (f.c.c.) - o locaie care conine "0" logic.
Pentru a se putea reprezenta n mod simplu funcii date n mod convenional prin indicii
termenilor canonici, se poate nota fiecare compartiment cu indicele termenului canonic
corespunztor.
O diagram Karnaugh este astfel organizat nct dou ptrate vecine (cu o latur
comun) pe o linie sau pe o coloan corespund la combinaii care difer printr-o singur
cifr binar, deci la doi termeni canonici care difer printr-o singur variabil, care apare
ntr-unul din termeni sub form complementat, iar n cellalt sub form
necomplementat. Asemenea dou ptrate vecine, ale cror termeni canonici difer
printr-o singur variabil, se numesc adiacente.
Se consider adiacente i ptratele aflate la capetele opuse ale unei linii, respectiv ale
unei coloane. De aceea, este convenabil s se priveasc aceste diagrame ca suprafee
care se nchid la margini.
Diagramele Karnaugh pentru funciile de 2 i, 3 variabile sunt prezentate mai jos.
Forma general a unei funcii de dou variabile, scris n forma canonic disjunctiv
este:

3 3 2 2 1 1 0 0
P a P a P a P a F + + + =
unde: a
0
, a
1
, a
2
, a
3
sunt coeficienii care iau valoarea 1 dac termenul aparine funciei
i valoarea 0 dac termenul nu aparine funciei.
Tabelul de adevr al funciei este:
tiai c..
Folosirea unei diagrame pentru simplificarea funciilor booleene
a fost sugerat pentru prima dat de E. Veitch. Ulterior, M. Karnaugh
propune de asemenea o form de diagram n acelai scop, rezultnd
diagrama Karnaugh. Aceast diagram se utilizeaz n mod curent pentru
reprezentarea funciilor booleene cu un numr relativ mic de variabile.

10


o variant a diagramei Karnaugh este:

Exemplu:
B A = F(AB)



Forma general a unei funcii de trei variabile, scris n forma canonic disjunctiv
este:

7 7 6 6 5 5 4 4 3 3 2 2 1 1 0 0
P a P a P a P a P a P a P a P a F + + + + + + + =
unde: a
0
, a
1
, a
2
, a
3
, a
4
, a
5
, a
6
, a
7
sunt coeficienii care iau valoarea 1 dac termenul
aparine funciei i valoarea 0 dac termenul nu aparine funciei.
Tabelul de adevr al funciei este:
o variant a diagramei Karnaugh este:

A B F
0 0 0
1 0 1
0 1 0
1 1 0

A B C F
0 0 0 P0
0 0 1 P1
0 1 0 P2
0 1 1 P3
1 0 0 P4
1 0 1 P5
1 1 0 P6
1 1 1 P7

A B F
0 0 P0
1 0 P1
0 1 P2
1 1 P3

11


AB



C
1
0
00 01 11 10
Termenii care l conin pe C
Termenii care l conin pe B
Termenii care l conin pe A


O alt posibilitate de a construi diagrama este:





Diagrama VK nu este unic.

Exemplu:
C B A C B A C B A = C) F(A,B, + +



Minimizarea funciilor logice
Minimizarea reprezint trecerea de la o form canonic la o form elementar de
exprimare a unei funcii logice, deci eliminarea unor variabile de intrare din termenii
funciei.
Etapele minimizrii cu ajutorul diagramelor Veitch-Karnaugh:
Se scrie diagrama Veitch-Karnaugh pentru funcia exprimat prin f.c.d.: se nscrie
valoarea logic a termenilor funciei n diagram (se trece cte un 1 n dreptul
celulelor al cror termen apare n dezvoltarea funciei; 0 nu se trece niciodat n
diagram).
se formeaz grupuri de termeni care au valoarea 1 vecini doi cte doi ntre ei.
Numrul de termeni dintr-un grup trebuie s fie o putere ntreag a lui 2. Pentru a citi
direct de pe diagram valoarea minim a funciei logice se constituie cele mai mari
grupuri posibile.
A B C F
0 0 0 1
0 0 1 0
0 1 0 1
0 1 1 0
1 0 0 0
1 0 1 1
1 1 0 0
1 1 1 1





A
BC
0
1
00 01 11 10
Termeni care l conin pe C
Termeni care l conin pe B
Termeni care l conin pe A
12

- Aceste suprafee corespund termenilor elementari, iar reprezentarea grafic
este identic cu aplicarea teoremei: A B A B A = +
- Pentru minimizare se folosete principiul terului exclus.
- Lateralele diagramei sunt adiacente.
Valoarea minim a unui grup este dat de produsul variabilelor comune grupului.
Dac s-au format mai multe grupuri, valoarea minim a funciei este suma valorilor
minime ale grupurilor constituite.

Exemplu:
Se consider funcia din exemplul de mai sus:
C B A C B A C B A C B A = C) F(A,B, + + +


C A AC = C) F(A,B, +

A B C F
0 0 0 1
0 0 1 0
0 1 0 1
0 1 1 0
1 0 0 0
1 0 1 1
1 1 0 0
1 1 1 1

13

Pori logice.
Pori logice; simbol, tabel de adevr, funcionare

Circuitele electronice cu ajutorul crora se pot implementa funciile logice se numesc
pori logice. Ele poart aceleai denumiri ca i operaiile logice pe care implementeaz.
O poart accept unul sau mai multe semnale logice de intrare i produce un semnal de
ieire. Nivelul logic al semnalului de ieire depinde de combinaia nivelelor logice ale
semnalelor de la intrare, conform funciei logice pe care o implementeaz poarta
respectiv. Funcia logic realizat de o anumit poart poate fi exprimat (simbolizat)
n mai multe moduri: simbol grafic, expresie analitic, tabel de adevr sau propoziie
logic.
Porile logice sunt cele mai simple circuite integrate digitale, fcnd parte din categoria
circuitelor integrate pe scar mic, SSI ( Small Scale Integration), cu mai puin de 50 de
tranzistoare integrate.
Porile logice elementare sunt: Inversorul(NOT), poarta I(AND), poarta SAU(OR),
poarta I-NU(NAND), poarta SAU-NU(NOR), poarta SAU-EXCLUSIV(XOR).
Porile logice se realizeaz att n tehnologie TTL ct i CMOS.

1. Poarta NU

Simbol:

Funcia: A A f = ) (
Tabel de adevr:




Circuite integrate reprezentative:
Seria TTL 7400 Seria CMOS 4000
7404 6 inversoare
7405 6 inversoare open colector
7407 6 inversoare open colector de
putere
MMC 4069 - 6 inversoare
MMC 4049 - 6 inversoare de putere


Configuraia pinilor pentru circuitul 7404:


A
A
0 1
1 0
A A
14


2. Poarta I ( AND)

Simbol:

Funcia: B A f =
Tabel de adevr
A B AB
0 0 0
0 1 0
1 0 0
1 1 1

Circuite integrate reprezentative:

Seria TTL 7400 Seria CMOS 4000
7408 4 pori I cu 2 intrri
7411 3 pori I cu 3 intrri
7421 2 pori I cu 4 intrri
7409 - 4 pori I cu 2 intrri, open colector
MMC 4081 - 4 pori I cu 2 intrri
MMC 4073 - 3 pori I cu 3 intrri
MMC 4082 - 2 pori I cu 4 intrri


Configuraia pinilor pentru circuitul 7408:


3. Poarta SAU ( OR)
Simbol



Funcia: B A f + =
Tabel de adevr
A B A+B
0 0 0
0 1 1
1 0 1
1 1 1



A
B
AB
B
A
A+B
15



Circuite integrate reprezentative:

Seria TTL 7400 Seria CMOS 4000
7432 4 pori SAU cu 2 intrri

MMC 4071 - 4 pori SAU cu 2 intrri
MMC 4075 - 3 pori SAU cu 3 intrri
MMC 4072 - 2 pori SAU cu 4 intrri


Configuraia pinilor pentru circuitul 7432:


4. Poarta INU ( NAND)

Simbol



Funcia: B A f =
Tabel de adevr
A B
B A
0 0 1
0 1 0
1 0 0
1 1 0

Circuite integrate reprezentative:

Seria TTL 7400 Seria CMOS 4000
7400 4 pori INU cu 2 intrri
7410 3 pori INU cu 3 intrri
7420 2 pori INU cu 4 intrri
7430 - 1 poart INU cu 8 intrri
MMC 4011 - 4 pori INU cu 2 intrri
MMC 4023 - 3 pori INU cu 3 intrri
MMC 4012 - 2 pori INU cu 4 intrri
MMC 4068 - 1 poart INU cu 8 intrri

Configuraia pinilor pentru circuitul 7400:
A
B
B A
16





5. Poarta SAUNU ( NOR)

Simbol


Funcia: B A f + =
Tabel de adevr
A B
B A+
0 0 1
0 1 0
1 0 0
1 1 0

Circuite integrate reprezentative:

Seria TTL 7400 Seria CMOS 4000
7402 4 pori SAUNU cu 2 intrri
7427 3 pori SAUNU cu 3 intrri
7425 2 pori SAUNU cu 4 intrri
MMC 4001 - 4 pori SAUNU cu 2 intrri
MMC 4025 - 3 pori SAUNU cu 3 intrri
MMC 4002 - 2 pori SAUNU cu 4 intrri
MMC 4078 - 1 poart SAUNU cu 8 intrri

Configuraia pinilor pentru circuitul 7402:


B A+
B
A
17


6. Poarta SAUEXCLUSIV( XOR)

Simbol


Funcia B A f =
Tabel de adevr

A B A B
0 0 0
0 1 1
1 0 1
1 1 0

Circuite integrate reprezentative:

Seria TTL 7400 Seria CMOS 4000
7486 4 pori SAUEXCLUSIV cu 2 intrri

MMC 4030 - 4 pori SAUEXCLUSIV cu 2
intrri

Configuraia pinilor pentru circuitul 7486:



B
A
A B
18

Parametrii porilor logice

n realizarea blocurilor funcionale se folosesc de cele mai multe ori circuite electronice
din familii diferite, cu caracteristici diferite.
Circuitele TTL (Transistor Transistor Logic logic tranzistor-tranzistor) sunt realizate
cu tranzistoare bipolare.
Circuitele integrate logice n tehnologie MOS presupun utilizarea tranzistoarelor cu efect
de cmp cu poart izolat (Metal Oxide Semiconductor) cu canal n sau p. Aceast
tehnologie st la baza circuitelor integrate pe scar larg (LSI Large Scale Integration)
sau foarte larg (VLSI Very Large Scale Integration).
Criteriul care dicteaz folosirea uneia din familii este avantajul oferit de familia
respectiv ce se impune n cazul particular al operaiei efectuate n blocul funcional. De
exemplu, familia TTL ofer, datorit tehnologiei bipolare, viteze de lucru ridicate, iar
familia CMOS ofer circuite cu un consum de putere foarte mic.
Parametrii circuitelor logice se pot mpri n 2 categorii:
- caracteristici electrice statice: descriu comportarea circuitelor n curent continuu sau la
variaii lente n timp ale semnalelor;
- caracteristici electrice dinamice: descriu comportarea circuitelor la tranziii rapide ale
semnalelor.
Caracteristici electrice statice :
1. Nivele logice de intrare: intervalele de tensiune pentru care se atribuie nivelele logice
0 si 1 la intrarea unui circuit : VIL, VIH.
2. Nivele logice de ieire: intervalele de tensiune pentru care se atribuie 0 si 1 la ieirea
unui circuit : VOL, VOH .
3. Margine de zgomot: VNH = VOH - VIH, VNL = VOL - VIL. Limitele domeniilor de tensiune
corespunztoare ieirilor i intrrilor sunt astfel alese nct s fie posibil ntotdeauna
cuplarea a dou circuite cu o rezerva de tensiune care este chiar marginea de zgomot.
4. Curenii de intrare: curenii ce se pot nchide prin intrarea circuitului pentru nivelele
logice de intrare: VIL, VIH; IIL, IIH.
5. Curenii de ieire: curenii ce se pot nchide prin ieirea circuitului pentru nivelele
logice de ieire: VOL, VOH; IOL, IOH.
6. Fan-in ( factor de ncrcare la intrare ): numrul de ieiri care pot fi conectate la o
intrare.
Fan-out ( factor de ncrcare la ieire ): numrul de intrri ce pot fi conectate la o ieire.
Pentru o cuplare corect este necesar ca fan-out fan-in.
7. Putere disipat pe poart: Pd , este puterea absorbit de la sursa de alimentare.
8. Capacitate de intrare ( pentru MOS ): capacitatea intre intrare si mas.
9.Tensiunea de alimentare.
Caracteristici electrice dinamice :
1. Timpul de propagare: intervalul de timp scurs intre aplicarea semnalului la intrare i
obinerea rspunsului la ieirea circuitului logic, t
p
.
2. Timpul de tranziie: intervalul de timp in care are loc tranziia semnalului de la ieirea
circuitului, tt.

Principalul avantaj al circuitelor realizate n tehnologie TTL este viteza mare de
comutaie.
Dezavantajul acestor circuite const n faptul c nu se pot conecta mai multe ieiri n
paralel. Pentru a elimina acest dezavantaj, s-au proiectat circuite la care ieirea este cu
colectorul n gol (open colector).

Principalele avantaje prezentate de tehnologia MOS sunt:
19

tehnologia permite obinerea unui grad nalt de integrare;
puterea consumat de la sursele de alimentare este redus;
proces de fabricaie simplu;
costuri reduse.
Principalele dezavantaje sunt:
viteze medii de comutare;
putere redus la ieirea porii.

20

Analiza i sinteza circuitelor logice combinaionale

Circuitele logice combinaionale sunt circuite fr memorie (independente de propriile
stri anterioare), caracterizate prin faptul c semnalele de ieire sunt combinaii logice
ale semnalelor de intrare, existnd numai atta timp ct acestea din urm exist.

n legtur cu circuitele logice combinaionale, se pun de regul dou probleme
importante i anume: analiza i sinteza c.l.c.
Analiza circuitelor logice combinaionale
Analiza c.l.c. pornete de la schema logic cunoscut a circuitului i urmrete
stabilirea modului de funcionare a acestuia, fie prin construirea tabelului de funcionare,
fie prin scrierea formei analitice a funciei de ieire.
Spre exemplu, pornind de la schema logic a unui c.l.c. simplu din figura de mai
jos, se deduce, din aproape n aproape, urmrind transformrile semnalelor de
intrare, expresia analitic a funciei de ieire:
B A B A Y + =



Construirea tabelului de funcionare este
acum extrem de simpl i urmeaz paii
prezentai n coloanele tabelului de adevr urmtor:

B A
B
A B A B A
B A B A Y + =
0 0 1 1 0 0 0
0 1 1 0 0 1 1
1 0 0 1 1 0 1
1 1 0 0 0 0 0
Se recunoate funcia de ieire i tabelul de funcionare al circuitului SAU-EXCLUSIV
(XOR).

Sinteza circuitelor logice combinaionale

Sinteza c.l.c. pornete de la funcia pe care trebuie s o ndeplineasc circuitul
i i propune obinerea unei variante (minimale) a structurii acestuia.
Etapele sintezei sunt:
1.Formularea / exprimarea, n termeni ct mai precii, a problemei care trebuie
rezolvat (stabilirea funciei logice care trebuie implementat).
2. Construire tabelului de adevr care stabilete relaia dintre variabilele de intrare
i cele de ieire.
3. Aplicarea unei metode de minimizare a funciei, pentru a obine o form
redus/minim a funciei (form conjunctiv sau form disjunctiv).
4. Implementarea circuitului cu pori logice (desenarea circuitului).
5. Verificarea (testarea) circuitului.
Dup modul n care este scris funcia, implementarea se poate face n diverse
variante, printre care:
a) cu orice combinaie de circuite logice elementare;
b) numai cu circuite NAND;
c) numai cu circuite NOR.
A
B
A
B
B A B A Y + =
B A
B A
21

Spre exemplu, considernd funcia: B A Y = i tabelul ei de funcionare, se
propune realizarea sintezei circuitului corespunztor n mai multe variante.

B A Y
0 0 0
0 1 1
1 0 1
1 1 0

a) Sinteza utiliznd mai multe tipuri de
circuite logice elementare
Pornind de la tabelul de adevr de mai sus,
se observ c forma canonic disjunctiv
(f.c.d.) a funciei este cea exprimat de
relaia B A B A Y + = . Fiind o form deja
minimal, implementarea ei conduce la circuitul din figura alturat.
Procednd similar, dar utiliznd forma canonic conjunctiv (f.c.c.), se obine:
( ) ( ) B A B A Y + + = ,
care n urma implementrii conduce la circuitul din figura de mai jos:


b) Sinteza numai cu pori NAND
Aplicnd De Morgan asupra f.c.d., se obine:
( ) ( ) B A B A B A B A Y = + = ,

a crei implementare poate fi realizat numai cu
NAND-uri i conduce la circuitul din figura
alturat:




c)Sinteza numai cu pori NOR
Aplicnd De Morgan asupra f.c.c., se obine:
( ) ( ) ( ) ( ) B A B A B A B A Y + + + = + + = ,

a crei implementare poate fi fcut numai cu NOR-
uri i conduce la circuitul din figura alturat:


A
B
A+
B
B A+
A
B
( ) ( ) B A B A Y + + =
A
B
Y
+Vc
c
A
B
Y
A
B
A
B
B A B A Y + =
B A
B A
22

Fia de documentare 2.4 PROGRAMUL Digital Works

Exist mai multe posibiliti de a verifica funcionarea corect a unui circuit care
realizeaz o funcie logic. Una dintre ele este simularea cu ajutorul unui program de
analiz a circuitelor logice.
n continuare se va prezenta programul Digital Works(Digital Works for Microsoft
Windows 2.04 1997 David John Barker) care permite o astfel de analiz.
Pentru lansarea n execuie a programului se face dublu clic pe icoana
corespunztoare, cea prezentat mai jos.

Se va trece acum n revist principalele elemente ale lucrului cu fiierele
specifice programului; la apariia ecranului de nceput, n partea stng sus exist
opiuni pentru:

- crearea unui nou fiier,
- ncrcarea unui fiier creat anterior,
- memorarea fiierului deja deschis.

Urmeaz apoi linia pentru selectarea porilor logice, cu icoanele prezentate mai jos:


1 2 3 4 5 6 7

1) SAU, 2) SAU-NEGAT, 3) SAU-EXCLUSIV, 4) SAU-EXCLUSIV-NEGAT, 5) NU, 6) SI,
7) SI-NEGAT

Orice selecie se poate face printr-un clic al butonului din stnga al mouse-ului i,
dup aceea, printr-un clic al aceluiai buton n zona activ a ecranului, cea cu grila
punctat, colorat n galben pal, se poziioneaz poarta n zona dorit. Pentru fiecare
poart selectat astfel (i reprezentat iniial punctat pe ecran) se poate stabili numrul
de intrri, dnd clic pe butonul din dreapta al mouse-ului apoi pe Inputs i se
selecteaz 2,3 sau 4 intrri.
Pentru a face conexiuni se folosete o unealt special, cea aflat la
extremitatea din dreapta a celui de-al doilea rnd de icoane i notat cu semnul .
Odat selectat cu un clic al butonului din stnga al mouse-ului, ea poate fi folosit
dup cum urmeaz:


Pentru a putea aduce n starea 0 logic sau 1 logic una dintre intrrile unei pori,
se folosete aa numita intrare interactiv, aflat pe bara de instrumente, redat n
figura alturat, n zona afectat semnalelor de intrare.

23

Intrare interactiv

Pentru a amplasa la intrarea unei pori (sau a unui alt circuit) un astfel de
dispozitiv este necesar sa facem clic pe icoana aferent, se poziioneaz cursorul pe
ecran, n zona prevzut pentru desenarea circuitului (cea cu gril punctat), urmat de
un nou clic pentru validarea poziiei alese. Dup poziionare este necesar s facem
legtura dintre acest dispozitiv i intrarea respectiv, folosind unealta pentru legturi,
(), aa cum s-a artat mai sus. Simpla poziionare pe ecran a simbolului nu este
suficient pentru o simulare corect !
Pentru a trece acest dispozitiv dintr-o stare n cealalt este necesar s
parcurgem paii pui n eviden de desenul urmtor.



Unu logic este reprezentat, n cazul unei intrri interactive, prin culoarea roie a
cerculeului din interiorul simbolului, n timp ce bitul zero este reprezentat prin culoarea
alb.
Pentru a pune n eviden starea unei ieiri se folosete un dispozitiv numit led,
aflat pe cea de-a doua bar cu unelte, alturi de dispozitivul de afiare cu opt
segmente.

LED

Pentru a aeza un led n zona activ a ecranului se selecteaz acest dispozitiv pe
bara cu unelte i apoi se face clic n poziia dorit. Este necesar legarea acestui
dispozitiv la ieirea circuitului a crui stare dorim s o monitorizm - n acest scop se
folosete unealta de legturi, .

24


Circuite logice combinaionale
1 Codificatoare

Pentru prelucrarea datelor n sistemele digitale i apoi pentru citirea i afiarea
rezultatelor prelucrrii, sunt necesare mai multe etape de lucru:
codarea i decodarea (transformarea datelor dintr-un cod n altul)
multiplexarea (transmiterea ctre o ieire a unei singure informaii dintr-un grup
de informaii)
demultiplexarea (introducerea succesiv a datelor la diferite adrese posibile)

Toate aceste operaii pot fi realizate cu ajutorul porilor logice conectate n combinaii
rezultate n urma stabilirii funciei (funciilor) logice de transfer pe care trebuie s o (le)
realizeze circuitul.
Circuitele logice combinaionale (C.L.C.) sunt circuite fr memorie (independente de
propriile stri anterioare), caracterizate prin faptul c semnalele de ieire sunt combinaii
logice ale semnalelor de intrare, existnd numai atta timp ct acestea din urm exist.
Schema bloc a unui circuit logic combinaional este dat n figura de mai jos, iar funciile
de ieire ale acestuia pot fi scrise sub forma:
y
k
= y
k
(x
1
, x
2
, ... , x
n
), cu k = 1, 2, ... , m.




n general circuitele logice combinaionale sunt circuite integrate pe scar medie
(codificatoare, decodificatoare, multiplexoare, demultiplexoare, sumatoare,
comparatoare) dar si pe scar mare (memorii nevolatile - ROM, matrice logice
programabile - PLA).

Codificatorul este circuitul logic combinaional care
genereaz la ieire un cod unic pentru fiecare intrare
activat.

Un codificator are un anumit numr de intrri (codul de
intrare), dintre care doar una poate fi activat la un
moment dat i N ieiri care reprezint numrul de bii ai
codului n care sunt reprezentate informaiile de la intrare.
La un circuit de codare numrul de bii ai codului de ieire
este mai mic dect numrul de bii ai codului de intrare.

Exemplu:
Codificator din sistemul de numeraie zecimal n sistemul de numeraie binar.




x
1

x
2

x
n

y
1

y
2

y
m

.
.
.
25

n figura de mai jos este prezentat schema bloc. Circuitul are 10 intrri,
corespunztoare celor 10 cifre zecimale: 0,1.2,3,4,5,6,7,8,9 i genereaz un, la ieire
un cod de 4 bii. La aplicarea la intrare a unei cifre zecimale, i se activeaz intrarea I
i
,
iar la ieire se genereaz codul binar corespunztor cifrei i.

Funcionarea circuitului este descris n tabelul de adevr de mai jos:



Pe baza tabelului, se observ c ieirea O
3
are valoarea logic
1 numai atunci cnd la intrare se plic cifra 8 sau 9, adic atunci
cnd este activat intrare I
8
i intrarea I
9
, deci funcia logic
corespunztore ieirii O
3
este:
O
3
= I
8
+ I
9
Urmnd acelai raionament, se deduc i expresiile funciilor
logice corespunztoare celorlalte ieiri:
O
2
= I
4
+ I
5
+ I
6
+ I
7
O
1
= I
2
+ I
3
+ I
6
+ I
7
O
0
= I
1
+ I
3
+ I
5
+ I
7
+ I
9
Structura circuitului codificator, implementat pe baza ecuaiilor deduse mai sus, este
reprezentat n figura de mai jos:


Circuitul se compune din 4 pori SAU cu 2,4 i 5
intrri.

Observaie: Codificatorul se implementeaz cu pori
SAU atunci cnd intrrile sunt active n 1 logic. Atunci
cnd intrrile sunt active n 0 logic, implementarea
codificatorului se realizeaz cu circuite de tip NAND.





Analiznd circuitul codificator implementat se constat dou deficiene:
1. La ieire nu se poate face distincia ntre situaia n care la intrare se
activeaz intrarea I
0,
respectiv

cifra 0 i situaia n care nici o intrare
nu este activat.
26

Aceast deficien se nltur prin adugarea unei intrri suplimentare care va indica
activarea uneia dintre intrri.
2. Circuitul nu funcioneaz corect atunci sunt activate mai multe intrri
simultan.
Aceasta deficien se poate elimina prin introducerea unei prioriti n
generarea codului. La o codificare cu prioritate, fiecrei intrri I
i
i se atribuie o
anumit prioritate. Astfel, la activarea simultan a mai multor intrri, codificatorul
prioritar va genera numai codul intrrii activate care are prioritatea cea mai ridicat.

Codificatoarele se realizeaz sub form de circuite integrate pe scar medie(MSI).
Circuitele integrate reprezentative sunt 74147i 74148.
Circuitul integrat codificator prioritar standard 74147 dispune de 9 intrri (1,, 9) si 4
ieiri (D, C, B, A). De notat c cifra 0 nu este conectat la circuit deoarece ea nu apare
n nici o expresie a funciilor de ieire. Circuitul 74147 are si intrrile si ieirile active pe
nivel sczut.
Configuraia pinilor pentru circuitul integrat 74147 este prezentat n figura de mai jos:


Circuitul integrat logic 74148 dispune de 8 intrri (0,1,,7) si 3 ieiri (A2, A1, A0). n
plus, circuitul mai are o intrare de validare EI, activ pe nivel sczut, conectat la primul
nivel al porilor logice pentru a le controla funcionarea si 2 semnale de ieire EO si GS
cu urmtoarea semnificaie:
EI - intrare de validare (ENABLE IN), este activ pentru 0:
EI =0 intrrile sunt active
EI =1 intrrile sunt inactive
EO=0 toate intrrile sunt inactive
GS =0 cel puin o intrare este activ
74148 are intrrile si ieirile active pe nivel sczut.
Configuraia pinilor pentru circuitul integrat 74148 este prezentat n figura de mai jos:


27

Decodificatoare

Decodificatoarele sunt circuite logice combinaionale cu n intrri i m ieiri care
activeaz una sau mai multe ieiri n funcie de cuvntul de cod aplicat la intrare (m=2
n
).
Schema bloc a unui decodificator este prezentat n figura de mai jos:


Aplicaiile decodificatoarelor sunt:
Decodificatoare de adrese pentru selecia unei locaii de memorie sau a unui periferic
de intrare-ieire. Memoriile i porturile perifericelor sunt legate la aceiai linii prin care
sunt trimise adresele de selecie. La un moment dat numai un periferic (sau locaie de
memorie) poate fi selectat i anume acela care este legat la ieirea activat a
decodificatorului adresei.
Decodificatoare BCD-zecimal, care pot fi realizate prin proiectare specific cu ajutorul
diagramelor V-K i apoi implementate n circuite
Decodificatoare pentru afioare pe 7 segmente, care au ca intrri cei 4 bii ai codului
BCD (zecimal codificat binar) iar ca ieiri cele 7 segmente ale cifrelor zecimale.
Implementarea funciilor logice.

Decodificatorul de adres
Decodificatorul de adres activeaz linia de ieire a crei adres codificat binar
este aplicat la intrri.
Schema bloc i tabelul de adevr al unui decodificator de adres cu n=2 intrri
i m=2
2
=4 ieiri este prezentat n figura de mai jos.




Din tabelul de adevr se obin expresiile funciilor de ieire.

0
A A Y ; A A Y ; A A Y ; A A Y
1 3 0 1 2 0 1 1 0 1 0
= = = =
O varianta de implementare este prezentat n figura de mai jos.










Cele mai uzuale decodificatoare de adrese sunt:
A
1
A
0
Y
0
Y
1
Y
2
Y
3

0 0 1 0 0 0
0 1 0 1 0 0
1 0 0 0 1 0
1 1 0 0 0 1

Y
0

A
1

A
n-1

.
.
.
.
.
.
Y
m-1

Y
1

A
0

DCD
A
0

A
1

Y
0

Y
1

Y
3

Y
2

A
1

A
0

Y
1

Y
2

Y
3

Y
0

28

- 74LS139 (74HC139) care conine dou decodificatoare binare 2/4
( 2 = n i 4 = m ) complet independente, fiecare avnd o intrare de validare
proprie activ pe 0 (G), dou intrri de selecie (A corespunde lui 2
0
, B
corespunde lui 2
1
) i patru ieiri (Y
0
, Y
1
, Y
2
, Y
3
).


- 74LS138 (74HC138) un decodificator binar 3/8 avnd o intrare de
validare activ pe 1 (G
1
), dou intrri de validare active pe 0 (G
2A
, G
2B
),
trei intrri de selecie (A, B, C) i opt ieiri (Y
0
, Y
7
,).






Funcionarea DCD 74LS138:
- validarea DCD presupune " "1
1
G = i " "0
B 2
G
A 2
G = = . Dac una din aceste condiii
nu este ndeplinit, toate ieirile sunt inactive (adic sunt pe 1) indiferent de codul de
selecie A, B, C (figura 1).
- dac DCD este validat corect, este activ (pe 0) linia de ieire
corespunztoare codului de selecie. De exemplu, dac A = 1 i B = C = 0 atunci
linia Y
1
= 0 (figura 2), dac A = 0, B = 0, i C = 1 atunci linia Y
4
= 0 (figura 3) i
dac A = 0, B = 1, i C = 1 atunci linia Y
6
= 0 (figura 4).


Figura 1; Figura 2; Figura 3; Figura 4.




Y0
Y1
Y2
Y3
G1
A
B
74LS138
C
G2A
G2B
Y4
Y5
Y6
Y7
0
0
0
1
1
1
1
1
1
1
1
1
0
0
Y0
Y1
Y2
Y3
G1
A
B
74LS138
C
G2A
G2B
Y4
Y5
Y6
Y7
1
0
0
0
1
1
1
1
1
1
1
1
0
0
Y0
Y1
Y2
Y3
G1
A
B
74LS138
C
G2A
G2B
Y4
Y5
Y6
Y7
1
0
0
1
1
1
1
0
1
1
1
0
0
1
Y0
Y1
Y2
Y3
G1
A
B
74LS138
C
G2A
G2B
Y4
Y5
Y6
Y7
1
0
0
1
1
1
1
1
1
1
0
0
1
1
Y
0
Y
1
Y
2
Y
3
G
1
A
B
74LS1
38
C
G
2
A
G
2B
Y
4
Y
5 Y
6
Y
7
Y0
Y1
Y2
Y3
G
A
B
74LS139
29


Decodificatorul CD-zecimal
Prescurtarea BCD semnific n limba romn "zecimal codat binar".
Schema bloc a unui decodificator BCD-zecimal este prezentat n figura de mai jos.


Spre deosebire de codul binar natural, BCD nu include combinaiile binare 1010,
1011, 1100, 1101, 1110, 1111, combinaii ce corespund numerelor zecimale 10, 11, 12,
13, 14 i 15.
Apariia oricreia din cele 6 combinaii de intrare excluse, duce toate ieirile n
starea "1". Se spune c decodificatorul rejecteaz datele false.
Funcionarea decodificatorului (n variant integrat - 7442) este descris de
tabelul de adevr:

A
3

A
2

A
1

A
0

0
Y

1
Y

2
Y

3
Y

4
Y

5
Y

6
Y

7
Y

8
Y

9
Y

0 0 0 0 0 0 1 1 1 1 1 1 1 1 1
1 0 0 0 1 1 0 1 1 1 1 1 1 1 1
2 0 0 1 0 1 1 0 1 1 1 1 1 1 1
3 0 0 1 1 1 1 1 0 1 1 1 1 1 1
4 0 1 0 0 1 1 1 1 0 1 1 1 1 1
5 0 1 0 1 1 1 1 1 1 0 1 1 1 1
6 0 1 1 0 1 1 1 1 1 1 0 1 1 1
7 0 1 1 1 1 1 1 1 1 1 1 0 1 1
8 1 0 0 0 1 1 1 1 1 1 1 1 0 1
9 1 0 0 1 1 1 1 1 1 1 1 1 1 0
10 1 0 1 0 1 1 1 1 1 1 1 1 1 1
11 1 0 1 1 1 1 1 1 1 1 1 1 1 1
12 1 1 0 0 1 1 1 1 1 1 1 1 1 1
13 1 1 0 1 1 1 1 1 1 1 1 1 1 1
14 1 1 1 0 1 1 1 1 1 1 1 1 1 1
15 1 1 1 1 1 1 1 1 1 1 1 1 1 1

Decodificatorul BCD - 7 segmente
Decodificatorul BCD - 7 segmente accept un cod de intrare
BCD i produce ieirile adecvate pentru selectarea segmentelor
unui digit cu 7 segmente utilizat pentru reprezentarea numerelor
zecimale 0, 1, .., 9.
Dac cele 7 ieiri ale decodificatorului sunt active n stare
sus, ele se noteaz cu a, b, , g i vor comanda un display cu 7
segmente, n care LED-urile se afl n conexiune catod comun
(KC), ca n figura de mai jos,b.
DCD
BCD - 7 sgm
A
0
A
3
A
1
A
2

. . .
.
. . .
.
a b
g
30

Dac ieirile decodificatorului sunt active n stare jos, ele se noteaz cu
g ,..., b , a i vor comanda un digit ale crui LED-uri se afl n conexiune anod comun
(AC), ca n figura de mai jos c.

(a) (b) (c)


O variant a decodificatorului BCD 7 segmente o constituie circuitul integrat 7447, ale
crui ieiri sunt active n 0 logic, impunndu-se din acest motiv utilizarea unui display cu
7 segmente cu anod comun. Configuraia pinilor a acestui circuit integrat este
prezentat n figura de mai jos.

Decodificatorul BCD - 7 segmente 74LS47 deine un etaj final driver open colector. n felul
acesta el este capabil s se conecteze direct la afioarele cu LED-uri. Circuitul este proiectat s
comande segmente cu anod comun. Pentru fiecare segment, circuitul poate absorbi pn la 24mA
n stare low (activ) i poate furniza pn la 250A la o tensiune de maxim 15V n stare high
(inactiv).
Semnificaia pinilor
A, B, C, D (A0, A1, A2, A3) intrri
a g ieiri
RBI (Ripple Blanking Input) tranziie de blank n intrare
LT - lampa test
BI / RBO - intrare de blank sau tranziie de blank n ieire

d
c e
g
b f
a
.
.
.

.
.
.

b
g
.
.
.

.
.
.


a

b

g

31

Multiplexoare

n situaia n care trebuie s implementm o funcie logic cu un numr mare de
variabile, proiectarea cu pori logice devine foarte complicat. Mai mult, soluia nici nu
mai este economic deoarece preul unui circuit integrat nu crete proporional cu
complexitatea sa, pe cnd cheltuielile legate de realizarea circuitului imprimat i lipirea
circuitelor cresc proporional cu numrul de capsule utilizate.
O rezolvare elegant este aceea care folosete un multiplexor (MUX) digital.
Multiplexorul este un circuit combinaional care transmite un semnal de la o intrare
selectat la o ieire unic. Se mai numete circuit selector. n general, un multiplexor
are 2
n
intrri de date, n intrri de selecie i o ieire. Reprezentarea simbolic este
prezentat n figura de mai jos.

Funcionarea sa este foarte simpl: starea ieirii Y este identic cu aceea a uneia
dintre intrri, intrare selectat prin liniile de adrese. Aa cum se vede n imaginea
de mai sus, multiplexorul digital funcioneaz ca un fel de comutator rotativ,
poziia sa fiind determinat de liniile de adrese.

n cazul MUX-ului cu n=4 intrri (I
0
, I
1
, I
2
, I
3
), numrul liniilor de adres este p=2 (A
0
, A
1
).
Pornind de la definiia multiplexorului, se construiete tabelul de adevr al unui MUX cu
4 intrri, se scrie forma canonic disjunctiv i se implementeaz:

). I A A I A A I A A I A A E( Y
3
P
0 1 2
P
0 1 1
P
0 1 0
P
0 1
3 2 1 0

+ + + =




E A
1
A
0
I
0
I
1
I
2
I
3
Y
1 x x x x x x 0
0 0 0 I
0
x x x I
0

0 0 1 x I
1
x x I
1

0 1 0 x x I
2
x I
2

0 1 1 x x x I
3
I
3

32


Observaie: Circuitul este prevzut i cu o intrare de autorizare
( ) ENABLE E , activ n starea 0. Pentru 1 E = , indiferent de strile logice ale
intrrilor i barelor de adres, ieirea se fixeaz n 0 logic i MUX-ul este
inactivat.
Multiplexoarele integrate posed, n general, dou ieiri complementare Y i Y , i o
intrare de validare a ieirii sau selecia circuitului E . Exemple de asemenea circuite
sunt urmtoarele:
-74150: 16 intrri de date, o intrare de validare E i o ieire Y .
- E i dou ieiri, Y i Y.
- Y
-74153: 2 multiplexoare cu cte 4 intrri de date, avnd un cod de selecie comun de
doi bii A
1
i A
2
.
- avnd un cod de selecie i validare
comun (o linie de selecie S i una de validare E ), i cte o ieire necomplementat
1Y, 2Y, 3Y, 4Y.
-74158: circuit similar cu 74157, dar cu cte o ieire complementat.
Funcionarea MUX 74HC151:
- validarea MUX presupune EN = 0. Dac aceast condiie nu este
ndeplinit, ieirea este pe 0 indiferent de codul de selecie A, B, C.
- dac MUX este validat (EN = 0), la ieirea Y se vor regsi datele
prezente la intrarea selectat de ctre codul de selecie.

Ecuaia care descrie funcionarea MUX 74HC151 este:

)] C B (A I C) B A ( I C) B (A I C) B A ( I
) C B (A I ) C B A ( I ) C B (A I ) C B A ( [I EN Y
7 6 5 4
3 2 1 0
+ + + +
+ + + + =

sau:
)
'
7
P
7
I
'
6
P
6
I
'
5
P
5
I
'
4
P
4
I
'
3
P
3
I
'
2
P
2
I
'
1
P
1
I
'
0
P
0
(I EN Y + + + + + + + =
I0
I1
I2
I3
EN
A
B
74HC151
C
I4
I5
I6
I7
Y
Y
33



Multiplexoarele au diverse utilizri:
-Pentru comutarea mai multor surse de informaie ctre o singur destinaie;
-Pentru realizarea magistralelor de transmitere a informaiilor;
-Pentru conversia paralel-serie a datelor, aplicnd datele n paralel la intrrile de date i
modificnd succesiv codul de selecie;
-Pentru implementarea circuitelor combinaionale.

34


Demultiplexoare

Demultiplexoarele (DMUX) sunt circuite logice combinaionale care asigur
transmiterea datelor de la o singur surs de date la m receptoare succesive. Selecia
receptorului se realizeaz cu un cod de selecie de n bii (m=2
n
).

Demultiplexarea este operaia invers multiplexrii.
Pornind de la definiia demultiplexorului, se construiete tabelul de adevr al unui
DEMUX cu 4 ieiri, se scrie forma canonic disjunctiv i se implementeaz:
Circuitul de demultiplexare cu m=4 ieiri (Y
0
,Y
1
, Y
2
, Y
3
), are n=2 linii de adres (A
0
,A
1
).

A
1
A
0
I Y
0
Y
1
Y
2
Y
3

0 0 I I 0 0 0
0 1 I 0 I 0 0
1 0 I 0 0 I 0
1 1 I 0 0 0 I
Pornind de la tabelul de funcionare al unui astfel de circuit, se deduc funciile de
ieire:
,
0
A
1
A I
3
Y ,
0
A
1
A I
2
Y ,
0
A
1
A I
1
Y ,
0
A
1
A I
0
Y = = = =
i se obine varianta de implementare din figura de mai jos:














O analiz atent a schemei demultiplexorului arta c ea este identic cu aceea a unui
decodor cu o intrare de validare. Pentru a fi folosit ca demultiplexor, intrrile decodorului
sunt folosite ca intrri de selecie, iar intrarea de validare este folosit ca intrare de date.
Nu se fabric circuite integrate demultiplexoare. Pe post de demultiplexoare
se poate folosi orice decodificator care are o intrare de validare. Dac
aceasta este activ pe 0 se obine un demultiplexor neinversor iar dac
este activ pe 1 se obine un demultiplexor inversor.
I
A
1
A
0

Y
0

Y
1

Y
2

Y
3

35

Pentru c pot fi folosite n ambele scopuri, circuitele integrate de acest tip sunt denumite
DECODOARE/ DEMULTIPLEXOARE.

Comparatorul digital

Comparatorul digital este circuitul logic combinaional care realizeaz determinarea
valorii relative a dou numere binare A i B. Mrimile de intrare ale comparatorului sunt
cei n bii ai fiecruia dintre cele dou numere, iar cele trei ieiri au rolul de a indica una
dintre relaiile A = B, A < B, A > B care este adevrat.

Comparatorul digital de un bit
n figura de mai jos este prezentat comparatorul de 1 bit:


Pentru compararea celor dou numere de cte un bit fiecare, se definesc urmtoarele
funcii:
- funcia de inferioritate, B A f
i
= , care ia valoarea logic 1 numai cnd A<B, adic
atunci cnd A=0 i B=1;

- funcia de egalitate, B A f
e
= , care ia valoarea logic 1 numai cnd A=B, adic
fie A=B=0, fie A=B=1 logic;
- funcia de superioritate, B A f
s
= , care ia valoarea logic 1 numai cnd A>B,
adic atunci cnd A=1 i B=0.
Sintetic, se poate scrie:

> =
=
< =
B. A pentru 1 B A
B; = A pentru 1 B A
B; A pentru 1 B A

Aceste relaii ne ajut s construim tabelul de adevr al comparatorului de 1 bit:

A B
B A B A B A
0 0 0 1 0
0 1 1 0 0
1 0 0 0 1
1 1 0 1 0
A<B A=B A>B

36

Pornind de la tabelul de adevr, n care coloanele 3, 4 i 5 reprezint ieirile
comparatorului de 1 bit pentru cele 3 situaii posibile rezultate n urma comparrii, se
obine varianta de implementare din figura de mai jos:

Comparatorul de 4 bii

Comparatorul de 4 bii se poate obine prin interconectarea a patru comparatoare de un
bit.
Cele dou numere de cte 4 bii fiecare se pot scrie astfel:
A = 2
3
A
3
+2
2
A
2
+2
1
A
1
+2
0
A
0
;
B = 2
3
B
3
+2
2
B
2
+2
1
B
1
+2
0
B
0
.
Procesul comparrii ncepe cu biii cei mai semnificativi.
Astfel, pentru a avea A<B este necesar ca:
sau A
3
< B
3
,
sau A
3
= B
3
i A
2
< B
2
,
sau A
3
= B
3
i A
2
= B
2
i A
1
< B
1
,
sau A
3
= B
3
i A
2
= B
2
i A
1
= B
1
i A
0
< B
0
.
Rezult funcia:
F
i
= f
i3
+f
e3
f
i2
+f
e3
f
e2
f
i1
+f
e3
f
e2
f
e1
f
i0
. (1)
Pentru A = B este necesar ca:
A
3
= B
3
i A
2
= B
2
i A
1
= B
1
i A
0
= B
0
.
Rezult funcia:
F
e
= f
e3
f
e2
f
e1
f
e0
. (2)
Pentru A > B este necesar ca:
sau A
3
> B
3
,
sau A
3
= B
3
i A
2
> B
2
,
sau A
3
= B
3
i A
2
= B
2
i A
1
> B
1
,
sau A
3
= B
3
i A
2
= B
2
i A
1
= B
1
i A
0
> B
0
.
Rezult funcia:
Fs = f
s3
+f
e3
f
s2
+f
e3
f
e2
f
s1
+f
e3
f
e2
f
e1
f
s0
. (3)
ntruct relaiile (1), (2) i (3) nu pot fi adevrate simultan, se poate scrie c oricare din
cele 3 relaii este adevrat dac celelalte dou sunt false:
s; F e F Fi =
; s F i F Fe =
e F i F Fs = .

Comparatorul de 4 bii se obine prin implementarea funciilor de mai sus.

A<B
A
A=B
B
A>B
37



n figura de mai sus este prezentat implementarea funciilor F
i
, (fig. a.), i F
e
, (fig.
b.), cu observaia c circuitul corespunztor lui F
s
poate fi realizat de maniera din (fig.
c.), evident cu alte mrimi de intrare, sau de maniera din (fig. a.).
Fi', Fe' i Fs' sunt intrri de extensie la care se conecteaz ieirile comparatorului
de 4 bii de rang inferior.
Circuitul integrat care implementeaz a comparatorul digital de 4 bii este SN
7485, a crui schem este prezentat n figura de mai jos.

b.
fi3
fe3
fi2
fe3
fe2
fi1
fe3
fe2
fe1
fi0
Fi
A<B
fe3
fe2
fe1
fi0
Fi'
fe2
fe3
fe1
fi0
Fe
A=B
Fe'
Fi
Fe
Fi'
Fs'
Fs
A>B
a. c.
38

Detectorul de paritate

Detectorul de paritate este un circuit logic combinaional care are rolul de a determina
paritatea sau imparitatea numrului de variabile de intrare egale cu 1 logic.


Implementarea detectorului de paritate se bazeaz pe proprietile funciei SAU-
EXCLUSIV (XOR).


A
B
B A B A B A Y + = =
39

Glosar

1. Algebra logic - opereaz cu propoziii care pot fi adevrate sau false. Unei
propoziii adevrate i se atribuie valoarea 1, iar unei propoziii false i se atribuie
valoarea 0. O propoziie nu poate fi simultan adevrat sau fals, iar dou propoziii
sunt echivalente, din punctul de vedere al algebrei logice, dac simultan ele sunt
adevrate sau false.
2. Analiza c.l.c. pornete de la schema logic cunoscut a circuitului i
urmrete stabilirea modului de funcionare a acestuia, fie prin construirea tabelului de
funcionare, fie prin scrierea formei analitice a funciei de ieire.
3. Circuite digitale CMOS familie de circuite logice cu tranzistoare MOS
complementare
4. Circuite digitale TTL familie de circuite logice cu tranzistoare bipolare,
alimentat la +5 V
5. Circuite open-colector circuite logice integrate la care lipse]te rezistorul care
lega la alimentarea pozitiv colectorul tranzistorului final; acest rezistor trebuie
montat extern de ctre utilizator;
6. Circuitele logice combinaionale sunt circuite fr memorie (independente de
propriile stri anterioare), caracterizate prin faptul c semnalele de ieire sunt combinaii
logice ale semnalelor de intrare, existnd numai atta timp ct acestea din urm exist.
7. Codificatorul este circuitul logic combinaional care genereaz la ieire un cod unic
pentru fiecare intrare activat.
8. Comparatorul digital este circuitul logic combinaional care realizeaz
determinarea valorii relative a dou numere binare A i B.
9. Curent de ieire: curent ce se poate nchide prin ieirea circuitului pentru nivelele
logice de ieire
10. Curent de intrare (absorbit): curent ce se poate nchide prin intrarea circuitului
pentru nivelele logice de intrare
11. Decodificatoarele sunt circuite logice combinaionale cu n intrri i m ieiri care
activeaz una sau mai multe ieiri n funcie de cuvntul de cod aplicat la intrare (m=2
n
).
12. Demultiplexoarele (DMUX) sunt circuite logice combinaionale care asigur
transmiterea datelor de la o singur surs de date la m receptoare succesive.
13. Detectorul de paritate este un circuit logic combinaional care are rolul de a
determina paritatea sau imparitatea numrului de variabile de intrare egale cu 1 logic.
14. Diagrama Veitch-Karnaugh este o reprezentare grafic a formelor canonice ale
unei funcii logice. Elementele mulimii de intrare sunt reprezentate de suprafee
dreptunghiulare, din intersectarea crora rezult termenii canonici.
15. Digital Works(Digital Works for Microsoft Windows 2.04 1997 David John
Barker)- soft de proiectare i simulare n domeniul electronicii digitale.
16. Fan-in ( factor de ncrcare la intrare ): numrul de ieiri care pot fi conectate la o
intrare.
17. Fan-out numrul maxim de intrri, din aceeai serie de circuite digitale, pe care le
poate comanda o ieire; la familia TTL acesta este, n general egal cu 10;
18. Forma canonic - presupune operarea cu termeni canonici. Prin termen canonic
nelegem un termen n care sunt prezente toate variabilele independente, luate sub
form direct sau negat.
19. Forma canonic conjunctiv - n cadrul formei canonice conjunctive (f.c.c.),
termenii sunt legai ntre ei prin conjuncii, iar variabilele - n cadrul fiecrui termen,
numit "constituent al lui zero" - prin disjuncii.
40

20. Forma canonic disjunctiv - n cadrul formei canonice disjunctive (f.c.d.)
Termenii sunt legai ntre ei prin disjuncii, iar variabilele - n cadrul fiecrui termen,
numit "constituent al unitii" - prin conjuncii.
21. Forma de und - reprezentarea, de obicei pe un osciloscop, a modului n care
variaz n timp un parametru fizic oarecare al unui semnal.
22. Forma elementar - are n alctuire cel puin un termen elementar. Prin termen
elementar se nelege un termen care nu conine toate cele n variabile ale funciei, deci
care nu este canonic.
23. Funcie logic este o funcie de una sau mai multe variabile care nu pot lua
dect dou valori: 0 sau 1.
24. Implementarea unei funcii logice realizarea circuitului electronic care
realizeaz funcia propus.
25. Metoda algebric const n aplicarea succesiv a postulatelor i teoremelor
algebrei booleene scrise sub form canonic disjunctiv sau conjunctiv
26. Minimizarea - reprezint trecerea de la o form canonic la o form elementar de
exprimare a unei funcii logice, deci eliminarea unor variabile de intrare din termenii
funciei.
27. Multiplexorul este un circuit combinaional care transmite un semnal de la o intrare
selectat la o ieire unic.
28. Nivele logice de ieire: intervalele de tensiune pentru care se atribuie 0 si 1 la
ieirea unui circuit.
29. Nivele logice de intrare: intervalele de tensiune pentru care se atribuie nivelele
logice 0 si 1 la intrarea unui circuit.
30. Poart logic circuit logic (integrat) care implementeaz o funcie logic simpl:
AND, OR, NOT, NAND, NOR, XOR;
31. Pulser logic este un instrument utilizat pentru analiza funcionrii i depanarea
circuitelor digitale; cu ajutorul su se aplic impulsuri logice pe intrrile circuitelor
digitale, fr a fi necesar ca acestea s fie deconectate din circuit.
32. Semnal digital (logic) semnal care are numai dou stri cu semnificaie, puse
n coresponden cu numerele binare 0 i 1 sau cu valorile de adevr
ADEVRAT i FALS
33. Sinteza c.l.c. pornete de la funcia pe care trebuie s o ndeplineasc
circuitul i i propune obinerea unei variante (minimale) a structurii acestuia.
34. Sonda logic - este un instrument utilizat pentru analiza funcionrii i depanarea
circuitelor digitale; funcioneaz att ca detector de nivel ct i ca detector de fronturi.
35. Tabel de adevr tabel care conine, ordonat, toate configuraiile de intrare
posibile precum i toate valorile corespunztoare funciei de ieire.


41

IV. Bibliografie

1. Cosma, Drago i alii: Componente i circuite electronice Lucrri de laborator,
Ed. Arves, 2008
2. Murean, Tiberiu i alii: Circuite integrate numerice Aplicaii i proiectare, Ed.
De Vest, 2000
3. Spnulescu,I., Spnulescu, S.: Circuite integrate digitale i sisteme cu
microprocesoare, Ed. Victor, 1996
4. tefan, Gheorghe, Bistriceanu, Virgil: Circuite integrate digitale proiectare,
probleme, Ed. Didactic i Pedagogic, 1992.
5. Toace, Gheorghe, Nicula, Dan, Electronica digital, Editura tehnic,Bucureti,
2005
6. Trifu, Adriana: Electronic digital, Ed. Economic, 2001
7. www.electronics-lab.com
8. www.electronics-tutorials.ws
9. www.williamson-labs.com
10. www.educypedia.be/electronics
11. www.allaboutcircuits.com
12. www.datasheetcatalog.com
13. www.datasheetcatalog.org
14. www.datasheetarchive.com