Sunteți pe pagina 1din 338

LUCIAN BLU

ELEMENTE DE ELECTRONIC DIGITAL


Circuite secveniale

Editura

NAUTIC A
2010

II

Fiicei i soiei mele

III

IV

Tehnoredactare i grafic: Lucian Blu

Editura NAUTICA, 2010 Editur recunoscut CNCSIS Str. Mircea cel Btrn nr.104 900663 Constana, Romnia tel.: +40-241-66.47.40 fax: +40-241-61.72.60 e-mail: info@imc.ro

Descrierea CIP a Bibliotecii Naionale a Romniei: LUCIAN BLU Elemente de electronic digital Circuite secveniale/ Lucian Balu Constana; Nautica, 2010 Bibliografie. ISBN 978-606-8105-01-7 621.314.5

VI

Cuvnt introductiv
Lucrarea prezent face parte dintr-o serie de lucrri dedicate prezentrii problemelor principale din domeniul acoperit de ceea ce numim generic electronic digitala. Acest volum trateaz numai circuitele secveniale. Lucrarea se adreseaz n principal studenilor de la specializri neelectrice Acesta este motivul pentru care nivelul expunerii este foarte accesibil. Mai mult chiar, n multe cazuri prezentarea se limiteaz doar la anumite tipuri de circuite i anume cele reprezentative. De asemenea, nu sunt tratate problemele de sintez, expunerea rmnnd la nivelul problemelor de analiz. Exist ns i un element de noutate: utilizarea VERILOG HDL pentru descrierea funcionrii circuitelor prezentate. Din acest motiv lucrarea se adreseaz de asemenea i studenilor de la specializrile electrice. Trebuie de asemenea menionat c lucrarea este constituit din dou pri mari. Partea inti - in fapt capitolele 14 trateaz problemele teoretice. Partea a doua cuprinde teste (capitolele 59) , teste care fac referire numai la materialul prezentat n partea nti. Din acest punct de vedere lucrarea se constituie ntr-un bun material introductiv n studiul circuitelor secveniale. Constana, 2010 Autorul

VII

VIII

CUPRINS
1. Modaliti de descriere a circuitelor secveniale 1.1. Definiii 1.2. Modaliti de reprezentare a circuitelor secveniale 2. Bistabili 2.1. Bistabilul RS 2.1.1. Latch RS 2.1.2. Latch R S 2.1.3. Latch RS cu poart 2.2 Bistabilul D 2.2.1. Latch D 2.2.2. Latch D cu poart 2.2.3. Bistabilul de tip D 2.3 Bistabilul JK 2.3.1. Bistabil JK cu comutare pe frontul pozitiv al impulsului de ceas i intrri asincrone de tip RS active pe nivel 1 logic 2.3.2. Bistabil JK cu comutare pe frontul pozitiv al impulsului de ceas i intrri asincrone de tip RS active pe nivelul 0 logic. 2.3.3. Bistabil JK cu comutare pe frontul negativ al impulsului de ceas i intrri asincrone active pe nivelul 1 logic 2.3.4 Bistabil JK cu comutare pe frontul negativ al impulsului de ceas i intrri asincrone active pe nivelul 0 logic 3. Registre i Numrtoare 3.1. Registre 3.1.1. Preliminarii
IX

1 1 3 7 8 8 15 19 23 24 27 30 47 48 54 60 66

73 73

Registru de deplasare de 4 bii universal bidirecional 3.1.3. Registru de deplasare de 4 bii intrare paralel, ieire paralel 3.1.4 Registru de deplasare de 8 bii intrare paralel, ieire serie 3.1.5 Registru de deplasare de 8 bii, intrare serie, ieire paralel 3.2. Numrtoare 3.2.1. Preliminarii 3.2.2. Numrtor de 4 bii binar asincron 3.2.3. Numrtor de 4 bii zecimal asincron 3.2.4 Numrtor de 4 bii binar, sincron 3.2.5 Numrtor de 4 bii zecimal sincron 4. Automate cu stri finite 4.1 4.2 5. 6. 7. 8. 9. Preliminarii Automate cu stri finite

3.1.2.

77 85 91 96 102 102 109 123 136 139 145 145 147 163 171 221 267 295 307

Modaliti de descriere a circuitelor secveniale - Teste Bistabili - Teste Registre i Numrtoare - Teste Verilog - Teste Automate cu stri finite - Teste

Bibliografie

Introducere
Dup cum este cunoscut, circuitele digitale se pot mpri n dou mari categorii: circuite combinaionale i circuite secveniale. n cazul circuitelor combinaionale, semnalele de ieire la un anumit moment t0 depind numai de semnalele de intrare din acest moment. n cazul circuitelor secveniale, semnalele de ieire depind att de semnalele de intrare existente la momentul t0 ct i de istoricul acestor semnale. Acest lucru este posibil ntruct circuitele secveniale sunt realizate din circuite combinaionale a cror funcionalitatea fost modificat prin introducerea unor reacii interne. Introducerea acestor reacii a dus la apariia unei funcii noi i anume cea de memorie. Privit din acest punct de vedere circuitul secvenial se poate afla n diferite stri funcie de informaia memorat la un anumit moment. Acceptnd conceptul de stare, definiia circuitului se poate reformula astfel: Circuitul secvenial este acel circuit digital ale crui ieiri la un anumit moment t0 depind att de valoarea semnalelor de intrare ct i de starea circuitului. Analiznd modul n care se poate face tranziia de la intrare la ieire trebuie spus c circuitele secveniale se mpart n alte dou subcategorii: circuite secveniale sincrone si circuite secveniale asincrone. n cazul circuitelor secveniale sincrone transferul informaiei de la intrare la ieire se face n momentul n care apare aa numitul semnal de clock (ceas), n timp ce n cazul circuitelor secveniale asincrone momentul n care se face transferul datelor de la intrare la ieire coincide cu momentul schimbrii datelor de intrare. Una dintre problemele fundamentale ale circuitelor digitale este existena distinciei dintre unde, cnd i cum se face procesarea informaiei. Din prezentarea anterioar rezult unul dintre avantajele majore ale circuitelor secveniale sincrone: prezenta ceasului care marcheaz momentul cnd se execut procesarea semnalelor. Acesta este unul dintre motivele pentru care n acest moment n practic se utilizeaz numai circuitele secveniale sincrone. Suplimentar, pentru a individualiza cat mai exact momentul n care se declaneaz procesarea (tranziia), exist circuite secveniale sincrone a cror tranziie ntre stri se execut pe frontul anterior al semnalului de ceas, altele execut aceast tranziie pe frontul posterior i altele pe palier. n fapt n acest moment majoritate covritoare a circuitelor secveniale este constituit din circuite sincrone. Calea sistematic de a proiecta un circuit secvenial const n utilizarea conceptului de main cu algoritm de stare sau automat cu stri finite. Maina cu algoritm de
XI

Circuite secveniale

stare are dou pri distincte: o parte combinaional generic numit logica combinaional i o parte secvenial cunoscut sub numele de registru de stare. Registrul de stare este un registru de memorie format din civa bistabili care memoreaz evident ntr-un cod binar starea circuitului, in timp ce logica combinaional are sarcina de a fora starea viitoare funcie de starea intrrilor i starea prezent nscris n registrul de memorie. Conceptul de main cu algoritm de stare pune n eviden conceptul de flux de date. n fapt, ntr-o main secvenial, datele sunt stocate - sub forma unor numere binare - n registre. Registrele sunt conectate ntre prin aa numitele bus-uri sau magistrale. Fluxul de date de pe magistrale - sau transferul de date dintre registre este comandat de logica combinaional. Astfel, sistemul digital poate fi gndit ca o main care opereaz un flux de date. Dup anii 80 conceptul a evoluat sistemul digital putnd fi gndit actualmente ca o main care opereaz cu fluxuri de date Prezentarea anterioar arat c datele (numerele binare) sunt memorate n registre dar modul care aceste date circul intre aceste registre sau modul n care se opereaz cu aceste date aste comandat de logica combinaional. Logica combinaional poate implementat cu ajutorul porilor logice, memoriilor PLA etc. n cazul folosirii porilor logice se vorbete de logica cablat pe cnd utilizarea memoriilor ne trimite la conceptul de microprogramare. n acest punct al prezentrii avantajul microprogramrii pare evident: aceeai main poate fi folosit pentru mai multe aplicaii schimbnd doar setul de instruciuni microprogramul. Pornind de la acest adevr cea mai performant maina devine calculatorul. Pare astfel natural c unii autori introduc i o a treia categorie de circuite digitale si anume circuitele programabile. Acestea la rdul lor se mpart n dou subcategorii: circuitele integrate specifice unei aplicaii (ASIC: Application Specific Integrated Circuits) sau circuite programabile ce acoper o gama mai larga de aplicaii, cum ar fi microprocesoarele. Categoriile menionate anterior fac parte din harware-ul tradiional. La aceste circuite harware-ul rmne neschimbat n timp ce software-ul se proiecteaz funcie de aplicaie. Pasul urmtor a fost constituit de apariia hardwear-ului reconfigurabil. Spre deosebire de circuitele obinuite, la ceste circuite poate fi schimbat dinamic chiar funcionalitatea unei pori. Amintim c poarta logic reprezint crmida care st la baza construciei oricrui circuit digital. Acest tip de clasificare nu este singurul propus. Exist si un altul care tine cont de nivelul de complexitate al reaciei interne din circuit. Din acest punct de vedere se vorbete de sisteme de ordin zero, unu, doi, trei, etc. Spre exemplu sistemele de ordin zero sunt sisteme fr reacie intern. n fapt este vorba despre circuitele combinaionale amintite anterior. n descrierea lor matematic se face apel la logica boolean. Exemplele tipice sunt: porile logice, multiplexoarele, demultiplexoarele, memoriile ROM sau circuitele PLA. Un al doilea nivel este dat de circuitele de ordin
XII

unu. Acestea conin o singur reacie intern. Exemplu tipic este bistabilul RS. Interesant de observat, acest nivel poate fi descris formal att cu ajutorul logicii booleene ct i cu ajutorul teoriei automatelor finite. Circuitele de ordin doi formeaz urmtorul nivel, Aceste circuite au n structura intern dou niveluri de reacii interne. Ca exemple pot fi amintii bistabilii JK sau diverse numrtoare. ncepnd de la acest nivel formalismul matematic utilizat n descrierea funcionrii este teoria automatelor finite. Evident urmeaz niveluri superioare. Ceea ce este interesant de observat este faptul c aceast clasificare nu este nchis. Funcie de nivelurile de reacie intern se pot introduce noi clase.

Structura lucrrii
Prezenta lucrare i propune s prezinte principalele tipuri de circuite secveniale i anume: bistabilul, registrul, numratorul, precum i automatul cu stri finite.

Prezentarea se oprete numai asupra unor anumite aspecte cum ar fi: simbolul folosit pentru un anumit circuit att n standardul ANSI ct si n standardul DIN descrierea funcionrii cu ajutorul tabelelor de tranziii i n anumite cazuri cu ajutorul grafurilor de fluen, cu ajutorul limbajului hardware de descriere VERILOG HDL sau descrierea utilizat n Multisim precum i simularea funcionrii acestor circuite cu ajutorul Multisim i n cazul bistabililor simularea funcionrii cu ajutorul VERILOG HDL.

Trebuie totui spus c circuitele analizate sunt numai circuitele secveniale menionate anterior care se gsesc sub forma de circuit integrat. Altfel spus prezenta lucrare este util cititorului n msura n care acesta dorete s se familiarizeze cu principiile de funcionare fr a se face referire la anumite circuite specifice. Din acest punct de vedere problemele legate de tehnicile specifice de proiectare a circuitelor complexe ce utilizeaz acest tip de circuite nu sunt analizate. Din punct de vedere formal lucrarea este structurat pe patru capitole: Capitolul 1 intitulat Modaliti de descriere a circuitelor secveniale este constituit din dou subcapitole: Definiii precum i Modaliti de descriere automatelor cu stri finite. n fapt capitolul prezint modalitile formale de descriere a circuitelor secveniale. Astfel sunt prezentate:
XIII

Circuite secveniale

tabelele de tranziie; organigramele; grafurile de fluen (grafuri de tranziie). Capitolul 2 intitulat Bistabili este constituit din patru seciuni: Bistabilul RS; Bistabilul D; Bistabilul JK; Pentru fiecare caz n parte prezentarea se oprete asupra comportrii ca: Latch bistabil asincron la care tranziia ieirilor (strilor) sau strilor este determinat de tranziia intrrilor; mai poart numele de latch transparent. Latch cu ceas (latch semitransparent sau latch cu poart) bistabil asincron la care tranziia ieirilor (strilor) este permis numai pe durata palierului impulsului de ceas - sau validare); Bistabil cu comutare pe frontul pozitiv bistabil sincron la care tranziia ieirilor (strilor) are loc numai pe frontul anterior al impulsului de ceas; Bistabil cu comutare pe frontul negativ bistabil sincron la care tranziia ieirilor (strilor) are loc numai pe frontul posterior al impulsului de ceas; Capitolul 3 intitulat Registre i Numrtoare are - dup cum este anunat chiar din titlu dou mari pri: 1. Registre i 2. Numrtoare Seciunea intitulat Registre are cinci subseciuni: 1 Preliminarii; 2 Registru de deplasare de 4 bii universal bidirecional; 3 Registru de deplasare de 4 bii intrare paralel, ieire paralel; 4 Registru de deplasare de 8 bii intrare paralel, ieire serie; 5 Registru de deplasare de 8 bii intrare serie, ieire paralel. Seciunea intitulat Numrtoare are de asemenea cinci subseciuni: 1 Preliminarii; 2 Numrtor de 4 bii binar asincron; 3 Numrtor de 4 bii zecimal asincron; 4 Numrtor de 4 bii binar sincron;
XIV

5 Numrtor de 4 bii zecimal sincron. Observaie n principiu sunt analizate doar principale tipuri de registre sau numrtoare.

XV

Circuite secveniale

XVI

Definiii Modaliti de reprezentare a circuitelor secveniale

Capitolul 1 Modaliti de descriere a circuitelor secveniale


Dup cum a fost amintit nc din introducere, exist dou mari clase de circuite digitale: circuite digitale combinaionale i circuite digitale secveniale Spre deosebire de circuitele combinaionale, ieirile circuitelor secveniale depind att de valorile prezente ale intrrilor ct i de istoricul acestor valori. Realizarea acestui lucru presupune existena funciei de memorare, ceea ce nseamn - n fapt introducerea unei reacii n structur. Simplificnd, se poate afirma c diferena esenial dintre circuitele combinaionale i cele secveniale const n prezena reaciei interne. Evident modul n care se poate aplica aceast reacie genereaz - din punct de vedere topologic mai multe clase de circuite, cu o complexitate superioar celei a clasei circuitelor combinaionale. Acesta este motivul pentru care suportul matematic care st la baza n analiza i sinteza circuitelor combinaionale este Algebra Boole, n timp ce suportul matematic utilizat n analiza i sinteza circuitelor secveniale este Teoria automatelor finite. Prezentul capitol i propune s prezinte modul efectiv n care se utilizeaz acest formalism matematic, fr a intra n detalii. Pe de alt parte una dintre cele mai eficiente modaliti de descriere a acestor circuite este utilizarea limbajelor de descriere hardware. Din acest punct de vedere prezenta n lucrare se utilizeaz ca exemplu limbajul VERILOG HDL. Structura capitolului este: 1.1 Definiii 1.2 Modaliti de reprezentare a funciilor de tranziie

1.1.

Definiii

O posibil structur ce evideniaz reacia intern existent n structura unui circuit combinaional este prezentat n figura 1.1.

Circuite secveniale

CLC

Qn Memorie

Qn+1

Figura 1.1 Structura tipic a unui circuit secvenial

Notaiile folosite n figur sunt: CLC X Y Qn Qn+1 circuit logic combinaional semnale de intrare; semnale de ieire; stare prezent; stare viitoare

unde prin stare se nelege o configuraie unic a informaiei existent la un moment dat. Explicitnd, mulimile semnalelor de intrare, ieire sau a strilor pot fi puse sub forma:

X = {X1 , X 2 ,L , X m } Y = {Y1 , Y2 ,L , Yp }

(1.1) (1.2) (1.3)

Q = {Q1 , Q 2 , L, Q r }
Definiie:

Pornind de la figura 1.1 i notaiilor (1.1), (1.2) i (1.3) circuitul logic secvenial se definete ca fiind cvintuplul: SS={X, Y, Q ,f, g} (1.4)

unde: X mulimea intrrilor; Y mulimea ieirilor; Q mulimea strilor; f funcia de tranziie a strilor; g funcia de tranziie a ieirilor; cu observaia c:

f :XQ Q g :XQ Y
sau

(1.5) (1.6) (1.7)


2

g :Q Y

Modaliti de descriere a circuitelor secveniale

1.2 Modaliti de reprezentare a circuitelor secveniale


Circuitele secveniale pot fi reprezentate n trei moduri: tabele de tranziie; organigrame; grafuri de fluen (grafuri de tranziie). ntruct, n descrierea principalelor circuite integrate digitale de tip secvenial folosesc funcie de situaie numai una dintre modalitile prezentate mai sus se vor prezenta succint toate trei. Tabele de tranziie Exist mai multe moduri de prezentare a acestor tabele. Unul dintre cele mai cunoscute este prezentat n tabelul 1.1.
Intrri Xn+1 Stare prezent Qn Stare viitoare Q n+1 Ieiri Yn+1

Se completeaz funcie de aplicaie

Se completeaz funcie de aplicaie

Se completeaz funcie de aplicaie

Se completeaz funcie de aplicaie

Tabelul 1.1

Se poate constata c tabelul arat cum va evolua automatul (starea viitoare i ieirile) dac acestuia, fiind ntr-o stare dat, i se aplic la intrare un anumit set de semnale. Exemplu: Fie un automat care are doar dou stri, dou intrri i o ieire. Altfel spus, pentru acest automat Q={0, 1} X1={0, 1} X2={0, 1} Y={0, 1} Tabelul va putea arta astfel:
Intrri X1,n+1 X2,n+1 0 0 1 0 0 1 1 1 0 0 1 0 0 1 1 1 Stare prezent Qn 0 0 0 0 1 1 1 1 Stare viitoare Q n+1 1 0 1 1 0 1 0 1 Tabelul 1.2 Ieiri Yn+1 0 1 0 1 0 1 1 0

Circuite secveniale

Acest tabel se interpreteaz astfel: Dac automatul se afl n starea 0 i la intrare se aplic X1=0 i X2=0 atunci el trece n starea 1 iar semnalul de ieire capt valoarea 1 (rnd 1) Dac automatul se afl n starea 0 i la intrare se aplic X1=1 i X2=0 atunci el trece n starea 0 iar semnalul de ieire capt valoarea 1 (rnd 2) Dac automatul se afl n starea 0 i la intrare se aplic X1=0 i X2=1 atunci el trece n starea 1 iar semnalul de ieire capt valoarea 0 (rnd 3) Dac automatul se afl n starea 0 i la intrare se aplic X1=1 i X2=1 atunci el trece n starea 0 iar semnalul de ieire capt valoarea 0 (rnd 4) Dac automatul se afl n starea 1 i la intrare se aplic X1=0 i X2=0 atunci el trece n starea 0 iar semnalul de ieire capt valoarea 0 (rnd 5) Dac automatul se afl n starea 1 i la intrare se aplic X1=1 i X2=0 atunci el trece n starea 1 iar semnalul de ieire capt valoarea 1 (rnd 6) Dac automatul se afl n starea 1 i la intrare se aplic X1=0 i X2=1 atunci el trece n starea 0 iar semnalul de ieire capt valoarea 1 (rnd 7) Dac automatul se afl n starea 1 i la intrare se aplic X1=1 i X2=1 atunci el trece n starea 1 iar semnalul de ieire capt valoarea 0 (rnd 8) Organigrame Figura 1.1 descrie acelai automat cu ajutorul unei organigrame dar numai pentru tranziia dintre starea 0 i starea 1. Se poate observa c cercul este utilizat pentru notarea strilor, iar dreptunghiul pentru notarea variabilei de ieirilor. Organigrama prezentat n figura 1.1 se poate interpreta astfel: n starea iniial automatul se afl n starea 0. n aceast stare se testeaz valorile intrrilor. Se poate observa c n condiiile n care: {X1;X2}={0;0} automatul trece n starea Q=1, iar ieirea devine Y=1; {X1;X2}={0;1} automatul trece n starea Q=1, iar ieirea devine Y=0; {X1;X2}={1;0} automatul rmne n starea Q=0, iar ieirea devine Y=1; {X1;X2}={1;1} automatul rmne n starea Q=0, iar ieirea devine Y=0;

Modaliti de descriere a circuitelor secveniale

Figura 1.1 Organigram asociat tranziiei din starea 0 n starea 1 a automatului prezentat n tabelul 1.2

Grafuri de fluen Figura 1.2 prezint de aceast dat graful de fluena asociat tranziiei dintre starea 0 n starea 1 a automatului propus:

Figura 1.2 Graf de fluen asociat tranziiei din starea 0 n starea 1 a automatului prezentat n tabelul 1.2.

Se observ c strile sunt notate cu ajutorul unor cercuri, n timp ce valorile asociate intrrilor, respectiv ieirilor, sunt notate n dreptul sgeilor ce indic tranziia.

Circuite secveniale

Bistabilul RS. Bistabilul D Bistabilul JK Bistabilul T

Capitolul 2 Bistabili
Dup cum a fost amintit, deosebirea esenial dintre circuitele combinaionale i cele secveniale const n existena uneia sau mai multor reacii interne n structura acestora din urm. Funcie de nivelul de complexitate al topologiei de reacie, exist mai multe clase de circuite secveniale. Cea mai simpl clas este cea a circuitelor bistabile, circuite care n funcionare normal prezint dou stri ambele stabile. Ele sunt construite cu ajutorul porilor logice. La rndul lor aceste circuite permit construcia unor circuite mai complexe cum sunt registrele i numrtoarele. Evident registrele i numrtoarele intr n componena altor circuite mai complexe - cum ar fi microprocesoarele - dar acestea din urm depesc cadrul acestei expuneri. Una din problemele amplu tratat de literatura de specialitate este problema distinciei dintre unde cnd i cum este procesat informaia ntr-un sistem digital secvenial. Problema apare ntruct n circuitele complexe aceast distincie este imperios necesar. Analiza funcionrii unui asemenea sistem digital arat c localizarea (unde) precum i modul (cum) de procesare al informaiei sunt uor de identificat funcie de arhitectura sistemului. Cu totul alta este situaia pentru marcarea momentului procesrii (cnd). Pentru a rezolva aceast problem a fost necesar introducerea unuia sau mai multor impulsuri de sincronizare n topologia circuitelor. Aceste impulsuri poart numele de ceas (sau clock). Altfel spus, tranziiile ntr-un sistem digital care posed ceas se efectueaz la anumite momente bine determinate. Din acest punct de vedere se poate vorbi de circuite sincrone (cele cu ceas) i circuite asincrone (cele fr ceas). Mai mult chiar, ntruct impulsul de ceas are o durat finit, pentru o mai buna delimitare n timp, n sistemele sincrone tranziia poate avea loc numai n dou momente: pe frontul anterior al impulsului de ceas sau pe frontul posterior. Frontul anterior mai poart numele de front pozitiv (tranziie 0 spre 1a impulsului de ceas), iar frontul posterior este cunoscut i sub denumirea de front negativ (1 tranziie spre 0 a impulsului de ceas). O discuie aparte trebuie fcut despre circuitele care comut (fac tranziia) pe palierul ceasului. Evident i aici exist dou situaii: tranziie permis pe palierul 1 logic (impulsul de ceas are valoare 1 logic) sau tranziie permis pe palierul 0
7

Circuite secveniale

logic (impulsul de ceas are valoare 0 logic). ntruct durat palierului poate varia funcie de aplicaie aceste circuite se consider a fi asincrone. n acest caz impulsul de ceas poart numele de impuls de validare sau poart (engl. enable). Tinnd cont de cele de mai sus evident circuitele de tip bistabil pot fi mprite n patru clase: 1. Latch transparent bistabil asincron la care tranziia ieirilor sau strilor este determinat de tranziia intrrilor; (este cunoscut i sub denumirea simplificat de latch). 2. Latch cu ceas (latch semitransparent sau latch cu poart) bistabil asincron la care tranziia ieirilor (strilor) este permis numai pe durata palierului impulsului de ceas - sau validare); 3. Bistabil cu comutare pe frontul pozitiv bistabil sincron la care tranziia ieirilor (strilor) are loc numai pe frontul anterior al impulsului de ceas; 4. Bistabil cu comutare pe frontul negativ bistabil sincron la care tranziia ieirilor (strilor) are loc numai pe frontul posterior al impulsului de ceas; n aceste condiii structura capitolului este: 2.1. Bistabilul RS; 2.2. Bistabilul D; 2.3. Bistabilul JK.

2.1. Bistabilul RS.


Este cel mai simplu tip de bistabil, n fapt cea mai simpl structur de memorare. n practic se utilizeaz doar trei tipuri de bistabili RS din cele patru tipuri fundamentale de bistabili i anume: 1. Latch; 2. Latch cu ceas; 3. Bistabil cu comutare pe frontul pozitiv

2.1.1 Latch RS
Latch-ul de tip RS sau latch-ul RS transparent - constituie structura care st la baza tuturor celorlali bistabili: a.) Simbol Figura 2.1 prezint simbolul unui latch RS in standardul ANSI n timp ce figura 2.2 prezint simbolul unui latch RS in standardul DIN. Se poate observa c cele dou simboluri sunt identice.
8

Bistabili

Figura 2.1 Latch RS standard ANSI

Figura 2.2 Latch RS standard DIN

b.) Notaii folosite


R, S Intrri de date (S provine din termenul englez Set a pune sau a poziiona, iar R provine din termenul englez Reset a repune sau a repoziiona). Intrrile sunt active pe 1 logic. Ieiri. Notaia Q semnific Q negat.

Q, Q

c.) Scheme de principiu

Figura 2.3 Latch RS realizat cu pori tip NOR

Figura 2.3 prezint un latch RS realizat cu pori NOR Dup cum se va arta n continuare exist posibilitatea de a realiza acest latch i cu pori NAND. Figura 2.3 evideniaz reacia intern, reacie responsabil de funcia de memorare a latch-ului.

d.) Descrierea funcionrii


Se va analiza funcionarea structurii din figura 2.3. Pentru a putea analiza funcionarea acestei structuri este necesar s amintim tabelul de adevr al porii NOR (tabelul 2.1).

Intrri A B 0 0 0 1 1 0 1 1

Ieire Y 1 0 0 0

Tabelul 2.1 Tabel de adevr pentru poarta tip NOR


9

Circuite secveniale

Observaie:

Ieirea porii devine 1 logic numai n cazul n care ambele intrri sunt la 0 logic. Altfel spus prezena unui 1 logic pe una din intrri foreaz 0 logic la ieire.

Analiza funcionrii pornete cu observaia c ntruct circuitul are dou ieiri acesta poate prezenta patru stri n funcionare. Acestea sunt: Starea 1 Starea 2 Starea 3 Q=0; Q=1; Q=0;

Q =0 Q =0 Q =1

Starea 4 Q=1; Q =1 Existena acestor patru stri contrazice afirmaia conform creia un bistabil nu poate avea dect dou stri. Acestea ar trebui s fie numai: Starea 2 Starea 3 Se poate observa c Starea 4 (Q=1; Q=1; Q=0;

Q =0
Q =1

Q =1) nu poate exista n acest circuit.

Figura 2.4 Latch RS cu pori tip NOR- stare imposibil

Figura 2.4 expliciteaz imposibilitatea amintit. Ipoteza conform creia ambele ieiri ar trebui s fie n 1 conduce - dup cum se vede din figur la prezena a cel puin unui semnal 1 logic pe intrrile celor dou circuite NOR. Conform tabelului de adevr din tabelul 2.1 prezena unui 1 logic foreaz la ieiri 0 logic ceea ce contrazice ipoteza de plecare. Astfel n discuie rmn doar trei stri i anume: Starea 1 Starea 2 Starea 3 Q=0; Q=1; Q=0;

Q =0

Q =0
Q =1

n aceast etap a analizei trebuie observat c Starea 1 , (Q=0; Q =0) poate fi generat numai n situaia n care R=1 i S=1. Ca atare pentru a pstra funcionarea de bistabil a acestui circuit trebuie interzis ca intrrile s ia simultan valoarea 1 logic. Ca atare singurele stri valide pentru funcionarea ca bistabil a acestui latch - sunt: Starea 2 Starea 3
10

Q=1; Q=0;

Q =0 Q =1

Bistabili

Concluzii 1. Starea Q=1; Q =1 nu este o stare stabil; 2. Pentru ca latch-ul RS s aib o funcionare de bistabil este necesar s se evite combinaia S=1; R=1 Tinnd cont de aceste concluzii tabelul de tranziii pentru latch-ul RS este prezentat n tabelul 2.2. Stare Intrri Stare viitoare prezent Comentarii Sn Rn Qn Qn+1 Qn Q n+1

0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1

0 0 1 1 0 0 1 1 0 0 1 1 0 0 1 1

0 0 0 0 1 1 1 1 0 0 0 0 1 1 1 1

0 0 0 0 0 0 0 0 1 1 1 1 1 1 1 1

1/0 1 0 0 1 1 0 0 0 1 0 0 -------------

0/1 0 1 0 0 0 1 0 1 0 1 0 -------------

Stare viitoare nedeterminat Poziionare pe 1 Poziionare pe 0 Intrri nepermise (Qn+1=~Qn+1) Menine stare Poziionare pe 1 Poziionare pe 0 Intrri nepermise (Qn+1=~Qn+1) Menine stare Poziionare pe 1 Poziionare pe 0 Intrri nepermise (Qn+1=~Qn+1) Stare prezent imposibil Stare prezent imposibil Stare prezent imposibil Stare prezent imposibil

Tabelul 2.2 Tabel de tranziie pentru latch-ul RS realizat cu circuite NOR

Acceptnd ideea c funcionarea ca bistabil a circuitului prezentat n figura 2.3 i anume funcionarea cu numai dou stri i anume respectarea strict a condiiei:

Q = NOT (Q)
Tabelul 2.2 poate fi simplificat conform tabelului 2.3: Intrri Stare viitoare
11

(2.1)

Comentarii

Circuite secveniale

Sn

Rn

Qn+1

0 (inactiv) 1 (activ) 0 (inactiv) 1 (activ)

0 (inactiv) 0 (inactiv) 1 (activ) 1 (activ)

Qn 1 0 Qn+1= Q
n+1=0

Menine stare Poziionare pe 1 Poziionare pe 0 Intrri nepermise

Tabelul 2.3 Tabel de tranziie simplificat pentru latch-ul RS realizat cu circuite NOR

Tabelul 2.2 precum i tabelul 2.3 pun n evidena necesitatea de a elimina situaia ca ambele intrri s fie poziionate pe 1 logic. n principiu acest lucru poate fi evitat prin introducerea unor pori suplimentare. O prima soluie o constituie aa numitul Latch S. Tabelul 2.4 prezint modul de tranziie al acestui latch. Se poate observa c n acest caz poziionarea intrrilor pe 1 logic conduce spre starea Q=1, ~Q=0. Sn Intrri Rn Stare viitoare Qn+1 Q n+1 Comentarii

0 1 0 1

0 0 1 1

Qn 1 0 1

Q n

0 1 0

Menine stare Poziionare pe 1 Poziionare pe 0 Poziionare pe 1

Tabelul 2.4 Tabel de tranziie simplificat pentru latch-ul S realizat cu circuite NOR

O alt soluie posibil este constituit de latch-ul R (tabelul 2.5). n acest caz poziionarea intrrilor pe 1 logic conduce ieirile spre starea Q=0, ~Q=1. Sn Intrri Rn Stare viitoare Qn+1 Q n+1 Comentarii

0 1 0 1

0 0 1 1

Qn 1 0 0

Q n

0 1 1

Menine stare Poziionare pe 1 Poziionare pe 0 Poziionare pe 0

Tabelul 2.5 Tabel de tranziie simplificat pentru latch-ul R realizat cu circuite NOR

Un caz special este cel al latch-ului E, latch care nu mai respect condiia (2.1), dar nici nu introduce instabilitate n funcionarea circuitului (tabelul 2.6). n acest caz poziionarea intrrilor pe 1 logic conduce ieirile spre starea Q=0, ~Q=0 Intrri Stare viitoare
12

Comentarii

Bistabili

Sn

Rn

Qn+1

Q n+1
Q n

0 1 0 1

0 0 1 1

Qn 1 0 Qn

0 1
Q n

Menine stare Poziionare pe 1 Poziionare pe 0 Menine stare

Tabelul 2.6 Tabel de tranziie simplificat pentru latch-ul E realizat cu circuite NOR

e.) Simularea funcionrii cu ajutorul pachetului de programe MULTISIM Figura 2.5 prezint circuitul utilizat pentru aceast simulare. Se poate constata c semnalele de intrare sunt aplicate prin intermediul unui generator de cuvinte. Rezultatele simulrii sunt vizualizate prin intermediul unui analizor logic.

Figura 2.5 Circuit utilizat pentru simularea funcionrii unui latch RS

Figura 2.6 prezint rezultatele simulrii.

13

Circuite secveniale Figura 2.6 Formele de und asociate func ionrii unui latch RS

Analiza formelor de und din figura 2.6 trebuie fcut avnd n vedere dou obiective: i. momentul la care au loc tranziiile (analiza de tip cnd) la ieire; ii. modul n care au loc tranziiile (analiza de tip cum) la ieire; i.) ii.) Analiza de tip cnd Analiza formelor de und pune n eviden faptul c tranziiile la ieire sunt comandate de semnalele aplicate pe intrrile R i S momentele t1 t6. Analiza de tip cum Analiza formelor de und pune n eviden faptul c: intervalul t1 t2 S=1; R=0 foreaz Q=1 - Q =0; intervalul t2 t3 S=0; R=0 menin starea Q=1 - Q =0; intervalul t3 t4 S=0; R=1 foreaz Q=0 - Q =1; intervalul t4 t5 S=0; R=0 menin starea Q=0 - Q =1; intervalul t5 t6 S=0; R=0 menin starea Q=0 - Q =1. Concluzie: Rezultatele prezentate confirm tabelul de de tranziie 2.3.

f.) Descrierea funcionrii cu ajutorul VERILOG HDL Descrierea funcionrii unui latch RS este prezentat n programul de mai jos:
module latch (S, R, ieire_Q); // definirea porturilor de intrare si ieire input R, S; output [0:1] ie ire_Q; // definire registre de lucru reg [0:1] ieire_Q; // modelarea tranzi iilor de stare always @ (S or R) begin case ({S, R}) 2'b00: begin ieire_Q[0]=ieire_Q[0]; ieire_Q[1]=ieire_Q[1]; end 2'b01:ieire_Q=2'b01; 2'b10:ieire_Q=2'b10; 2'b11:ieire_Q=2'bxx; endcase end endmodule

Programul de testare a funcionrii latch-ului RS


14

Bistabili

module testbench; // definirea porturilor de intrare si ieire reg Rx, Sx; wire [0:1] Qx; // iniializarea intrrilor initial begin Rx=0; Sx=0; end always begin #10Rx=~Rx; #10Rx=~Rx; end always begin #17Sx=~Sx; #17Sx=~Sx; end // apelarea modului bistabil latch RS_latch (Sx, Rx, Qx); endmodule

Rezultatele obinute n urma rulrii celor dou programe sunt prezentate n figura 2.7. Notaiile folosite sunt: Sx=S Rx=R Qx[0]=Q Qx[1]=~Q Qx[0:1]=21 Qx[0]+20 Qx[1] Se poate constata c formele de und din figura 2.7 valideaz tabelul de tranziie 2.3.

Figura 2.7 Rezultatele simulrii funcionrii unui latch RS cu ajutorul VERILOG HDL

Concluzie:

Latch-ul de tip RS nu face o distincie clar ntre cnd-(momentul la care se fac tranziiile la ieire) i cum (modul cum se fac aceste tranziii).

2.1.2 Latch R S
15

Circuite secveniale

O variant a latch-ului analizat anterior o constituie latch-ul de tip R S . Este cunoscut i sub numele de latch R S transparent. Acesta este similar latch-ului RS deosebirea esenial constnd n faptul c intrrile sunt active pe nivel 0 logic a.) Simbol Simbolul unui latch R S in standardul ANSI este prezentat n figura 2.8. Simbolul n standardul DIN este prezentat n figura 2.9

Figura 2.8 Latch R S standard ANSI

Figura 2.9 Latch R S standard DIN

b.) Notaii folosite R, S Q, Q Intrri de date. Intrrile sunt active pe 0 logic. Ieiri. Negare logic. Negare logic.

c.) Schem de principiu

Figura 2.10 Latch R S realizat cu por i tip NOR

Figura 2.10 prezint modul n care poate fi realizat un latch R S cu ajutorul porilor de tip NAND. . d.) Descrierea funcionrii Tabelul de adevr al porii NAND tabel necesar pentru analiza funcionrii circuitului din figura 2.10 este prezentat n tabelul 2.7

Intrri

Ieire
16

Bistabili

A 0 0 1 1

B 0 1 0 1

Y 1 1 1 0

Tabelul 2.7 Tabel de adevr pentru NAND

Analiza tabelului 2.7 pune n eviden dou aspecte importante pentru analiza funcionrii: Orice intrare aflat n 0 logic foreaz ieirea n 1 logic. Numai dac ambele intrri se afl n 1 ieirea este 0 logic. innd cont de aceste dou observaii analiza circuitului din figura 2.10 conduce la urmtoarele concluzii: 1. Starea Q=0; Q =0 nu este o stare stabil; 2. Pentru ca latch-ul RS s aib o funcionare de bistabil este necesar s se evite combinaia S =0; R =0 la intrare. Tabelul de tranziii devine: Intrri Stare prezent Qn Qn Stare viitoare Qn+1

Comentarii

Sn 0 1 0 1

Rn 0 0 1 1 0 0 1 1 0 0 1 1 0

0 0 0 0 1 1 1 1 0 0 0 0 1

0 0 0 0 0 0 0 0 1 1 1 1 1

------------1 0 1 1 1 0 1 0 1
17

Q n+1 -------------

0 1 0 1 0 1 0 1 0

1 1 0 0 1 1 0 1 1

Stare prezent imposibil. Stare prezent imposibil Stare prezent imposibil Stare prezent imposibil Intrri nepermise (Qn+1=~Qn+1) Poziionare pe 0 Poziionare pe 1 Menine stare Intrri nepermise (Qn+1=~Qn+1) Poziionare pe 0 Poziionare pe 1 Menine stare Intrri nepermise (Qn+1=~Qn+1)

Circuite secveniale

1 0 1

0 1 1

1 1 1

1 1 1

0 1 1/0

1 0 0/1

Poziionare pe 0 Poziionare pe 1 Stare viitoare nedeterminat

Tabelul 2.8 Tabel de tranziie pentru latch-ul R S realizat cu circuite NAND

Evident innd cont de condiia (2.1) tabelul poate fi simplificat i anume ( tabelul 2.9):

Intrri

Sn 0 (activ) 1 (inactiv) 0 (activ) 1 (inactiv)

Rn 0 (activ) 0 (activ) 1 (inactiv) 1 (inactiv)

Stare viitoare Qn+1

Comentarii

Qn+1= Q 1 0 Qn

+1=1

Intrri nepermise Poziionare pe 1 Poziionare pe 0 Menine stare

Tabelul 2.9 Tabel simplificat de tranziie pentru latch-ul R S realizat cu circuite NAND

e.) Simularea funcionrii cu ajutorul pachetului de programe MULTISIM Pentru simularea funcionrii a fost folosit circuitul din figura 2.11. Se poate observa c i de aceast dat generarea semnalelor de intrare a fost fcut cu ajutorul unui generator de cuvinte iar pentru vizualizarea formelor de und s-a utilizat un analizor logic.

18

Bistabili Figura 2.11 Circuit utilizat pentru simularea funcionrii unui latch R S

Figura 2.12 prezint formele de und rezultate n urma simulrii circuitului din figura 2.11.

Figura 2.12 Formele de und asociate funcionrii unui latch R S

i.) ii.)

Analiza de tip cnd Analiza formelor de und pune n eviden faptul c tranziiile la ieire sunt comandate de semnalele aplicate pe intrrile R i S momentele t1 t5. Analiza de tip cum Analiza formelor de und pune n eviden faptul c: intervalul t1 t2 S =1; R =0 foreaz Q=0 - Q =1; intervalul t2 t3 S =1; R =1 menin starea Q=0 - Q =1; intervalul t3 t4 S =0; R =1 foreaz Q=1 - Q =0;

intervalul t4 t5 S =1; R =1 menin starea Q=1 - Q =0. Observaie: Rezultatele prezentate confirm tabelul de de tranziie 2.9. asociat funcionrii latch-ului R S . Concluzie: Latch-ul de tip R S nu face o distincie clar ntre cnd(momentul la care se fac tranziiile la ieire) i cum (modul cum se fac aceste tranziii).

2.1.3 Latch RS cu poart Este cunoscut i sub denumirea Latch RS semitransparent sau Latch RS cu ceas. a.) Simbol Simbolul utilizat pentru latch-ul cu poart RS n standardul ANSI este prezentat n figura 2.13 iar simbolul utilizat pentru latch-ul cu poart RS n standardul DIN este prezentat n figura 2.14
19

Circuite secveniale

Figura 2.13 Latch RS cu poart (intrare de validare) standard ANSI

Figura 2.14 Latch RS cu poart (intrare de validare) standard DIN

b.) Notaii folosite R, S EN Q, Q Intrri de date. Intrrile sunt active pe 1 logic. Intrare de poart (EN enable). Tranziiile ntre stri pot avea loc numai n situaia n care EN=1 Ieiri. Notaia Q semnific Q negat.

c.) Schema de principiu Figura 2.15 prezint una dintre soluiile posibile pentru realizarea acestui tip de latch. Se poate observa ca porile 3, 4 formeaz un latch R S clasic. Porile 1 i 2 sunt introduse pentru a putea aplica semnalul de poart.

Figura 2.15 Structura de principiu a unui latch cu poart RS

d.) Descrierea funcionrii Apelnd la tabelul de adevr al porii NAND (tabelul 2.7) se poate constata c dac EN=0 logic ieirile porilor NAND 1 i 2 vor avea valoarea 1 indiferent de valorile intrrilor S sau R. Practic n aceast situaie porile 1 i 2 sunt blocate. EN Intrri Sn Rn Stare viitoare Qn+1 Comentarii

0 1 1 1 1

X 0 1 0 1

X 0 0 1 1

Qn Qn 1 0 Qn+1= Q n+1=0

Menine stare Menine stare Poziionare pe 1 Poziionare pe 0 Intrri nepermise

Tabelul 2.10 Tabelul simplificat de tranziii pentru latch RS cu poart


20

Bistabili

Dac EN=1 logic atunci ieirile porilor 1 i 2 vor fi comandate de valorile luate de intrri. n aceast situaie se spune c porile sunt deschise. Tabelul simplificat de tranziii este prezent n tabelul 2.10. e.) Simularea funcionrii cu ajutorul pachetului de programe MULTISIM Circuitul utilizat pentru simulare este prezentat n figura 2.16. Semnalele de intrare R i S sunt aplicate prin intermediul unui generator de cuvinte n timp ce semnalul EN (enable)

Figura 2.16 Circuit de simulare a funcionrii unui latch RS cu ceas.

Rezultatele simulrii sunt prezentate n figura 2.17.

Figura 2.17 Forme de und ale asociate funcionrii unui latch cu poart RS

i.) ii.)

Analiza de tip cnd Analiza formelor de und pune n eviden faptul c tranziiile la ieire au loc dac EN=1 logic (intervalul t1 t2). Altfel spus tranziiile au loc pe palierul impulsului de poart. Analiza de tip cum Analiza formelor de und pune n eviden faptul c tranziiile la ieire sunt comandate de semnalele aplicate pe intrrile R i S.
21

Circuite secveniale

Observaie: Rezultatele prezentate confirm tabelul de de tranziie 2.10. asociat funcionrii latch-ului RS cu poart. Concluzie: Latch-ul de tip RS cu poart nu face o distincie clar ntre cnd(momentul la care se fac tranziiile la ieire) i cum (modul cum se fac aceste tranziii).

Variante constructive n practica curent latch-ul RS cu poart este disponibil ca circuit integrat sub dou forme: Latch RS cu poart cu intrri asincrone active pe nivelul 1 logic. Latch RS cu poart cu intrri asincrone active pe nivelul 0 logic. Simbolurile utilizate pentru latch-ul RS cu poart cu intrri asincrone active pe nivelul 1 logic sunt:

Figura 2.18 Latch RS cu poart cu intrri asincrone active pe nivel 1; standard ANSI

Figura 2.19 Latch RS cu poart cu intrri asincrone active pe nivel 1; standard DIN

Tabelul de tranziii asociat funcionrii acestui latch este prezentat n tabelul 2.11. Intrri asincrone SET RST EN Intrri sincrone S R Ieiri Qn+1 Comentarii

1 1 0 0 0 0 0 0

1 0 1 0 0 0 0 0

X X X 0 1 1 1 1

X X X X 0 1 0 1

X X X X 0 0 1 1

Qn+1= Q +1=0 1 0 Qn Qn 1 0 Qn+1= Q n+1=0

Intr. asincr. nepermise Poziionare pe 1 Poziionare pe 0 Menine stare Menine stare Poziionare pe 1 Poziionare pe 0 Intr. sincr. nepermise

22

Bistabili Tabelul 2.11 Tabelul simplificat de tranziii pentru latch RS cu poart cu intrri asincrone active pe 1 logic.

Se poate constata c circuitul prezentat n figura 2.18 poate funciona ca latch RS cu ceas este necesar ca intrrile asincrone s fie inactive (SET=0, RESET=0). Simbolurile utilizate pentru latch-ul RS cu poart cu intrri asincrone active pe nivelul 0 logic sunt:

Figura 2.20 Latch RS cu poart cu intrri asincrone active pe nivel 0; standard ANSI

Figura 2.21 Latch RS cu poart cu intr ri asincrone active pe nivel 0; standard DIN

Tabelul de tranziii este prezentat n tabelul 2.12 Intrri asincrone Intrri sincrone Ieiri

Comentarii

SET 0 0 1 1 1 1 1 1

RST 0 1 0 1 1 1 1 1

EN X

S X

R X

X X 0 1 1 1 1

X X X 0 1 0 1

X X X 0 0 1 1

Qn+1 Qn+1= Q n+1 =1 1 0 Qn Qn 1 0 Qn+1= Q n+1 =1

Intrri asincr.nepermise Poziionare pe 1 Poziionare pe 0 Menine stare Menine stare Poziionare pe 1 Poziionare pe 0 Intrri sincr.nepermise

Tabelul 2.12 Tabelul simplificat de tranziii pentru latch RS cu poart cu intrri asincrone active pe 0 logic.

Ca i n cazul latch-ului RS cu poart cu intrri asincrone active pe 1 logic, funcionarea circuitului din figura 2.20 este necesar ca intrrile asincrone s fie inactive (SET=1, RESET=1).

23

Circuite secveniale

Se poate constata ca practic aceste tipuri de circuite integrate conin n structur dou latch-uri: unul de tip latch cu poart (RS) iar cellalt de tip latch simplu (SET, RESET).

2.2. Bistabilul D
Dup cum a fost prezentat, funcionarea bistabilului RS impune o restricie fundamental asupra modului de evoluie a intrrilor. Astfel combinaia R=1 ,S=1, conduce spre starea Qn+1= Q n+1=0, stare care nu este permis n funcionarea unui bistabil. Bistabilul D prezint una dintre soluiile posibile pentru eliminarea acestei restricii. n practic se utilizeaz doar trei tipuri de bistabili D din cele patru tipuri fundamentale de bistabili i anume: 1. Latch cu poart; 2. Bistabil cu comutare pe frontul pozitiv al impulsului de ceas; 3. Bistabil cu comutare pe frontul negativ al impulsului de ceas. Din motive didactice n prezenta seciune se analizeaz i funcionarea latch-ului de tip D fr ceas.

2.2.1 Latch D
Latch-ul de tip D constituie structura care st la baza tuturor celorlali bistabili de tip D a.) Simbol Figura 2.1 prezint simbolul unui latch D in standardul ANSI n timp ce figura 2.2 prezint simbolul unui latch D in standardul DIN. Se poate observa ca cele dou simboluri sunt practic identice.

Figura 2.22 Latch D standard ANSI

Figura 2.23 Latch D standard DIN

b.) Notaii folosite D Q, Q Intrare de date. Ieiri. Notaia Q semnific Q negat.

c.) Scheme de principiu


24

Bistabili

Figura 2.24 Latch D realizat cu pori tip NOR

Figura 2.24 prezint o posibil structur pentru un latch D Se poate constata ca cele dou pori formeaz un latch. Poarta NOR are rolul de a elimina situaia R=S=1. d.) Descrierea funcionrii cu ajutorul tabelelor de tranziii Cea mai comod descriere este oferit de tabelul de tranziii (tabelul 2.13) Intrri Stare prezent Stare viitoare Dn Qn Qn+1

0 1 0 1

0 0 1 1
Tabelul 2.13 Tabel de tranziii al unui latch D

0 1 0 1

n practic este utilizat o form simplificat i anume (tabelul 2.14)

Intrri Dn 0 1

Stare prezent Qn X X

Stare viitoare Qn+1 0 1

Comentarii

Poziionare pe 0 Poziionare pe 1

Tabelul 2.14 Tabel de tranziii simplificat pentru un latch D

Se observ c un 0 logic pe intrare foreaz 0 logic la ieire, iar un 1 logic la intrare foreaz 1 logic la ieire. e.) Simularea funcionrii cu ajutorul pachetului de programe MULTISIM Pentru simularea funcionrii acestui latch s-a utilizat circuitul din figura 2.25. Semnalul de intrare este generat de un generator de cuvinte iar formele de und rezultate din simulare au fost vizualizate cu ajutorul unui analizor logic.

25

Circuite secveniale

Figura 2.25 Circuit utilizat pentru simularea funcionarii unui latch D

Figura 2.26 prezint formele de und rezultate n urma simulrii.

Figura 2.26 Formele de und asociate simulrii func ionrii unui latch D

i.) ii.)

Analiza de tip cnd Analiza formelor de und pune n eviden faptul c tranziiile la ieire sunt comandate de semnalul aplicat pe intrarea D (vezi momentele t1, t2 i t3. Analiza de tip cum Analiza formelor de und pune n eviden faptul c: intervalul t1 t2 D=1 foreaz Q=1 - Q =0; intervalul t2 t3 D=0 foreaz Q=0 - Q =1;

Observaie: Rezultatele prezentate confirm tabelul de de tranziie 2.14 asociat funcionrii latch-ului D. f.) Descrierea funcionrii cu ajutorul VERILOG HDL Pentru descrierea funcionrii s-a conceput urmtorul program:
module latch_D (date, iesire); input date; output iesire;
26

Bistabili

reg iesire; always @ (date) begin iesire=date; end endmodule

Programul de test are urmtorul format:


module test_latch_D; reg D; wire O; initial begin
D=0;

always

end begin

#1D=~D; end latch_D L1 (D,O); endmodule

Rezultatele simulrii sunt prezentate n figura 2.27

Figura 2.27 Formele de und ob inute n urma simulrii cu VERILOD HDL a unui latch de tip D

Se poate observa c formele de und obinute n urma simulrii cu VERILOD HDL a unui latch de tip D sunt identice cu cele prezentate n figura 2.26. Concluzie: Latch-ul de tip D nu face o distincie clar ntre cnd-(momentul la care se fac tranziiile la ieire) i cum (modul cum se fac aceste tranziii).

2.2.2 Latch D cu poart


a.) Simbol Figura 2.28 Simbolul utilizat pentru latch-ul de tip D cu poart (cu ceas sau semitransparent) n standardul ANSI este prezentat n figura 2.28 iar simbolul utilizat pentru latch-ul de tip D cu poart n standardul DIN este prezentat n figura 2.29

27

Circuite secveniale

Figura 2.28 Latch D cu poart standard ANSI

Figura 2.29 Latch D cu poart standard DIN

b.) Notaii folosite D EN Q, Q Intrare de date. Intrare de ceas (poart, EN enable). Tranziiile ntre stri pot avea loc numai n situaia n care EN=1 Ieiri.

c.) Schema de principiu O structur la nivel de poart a acestui latch este prezentat n figura 2.30.

Figura 2.30 Schema de principiu a unui latch semitransparent D

Se poate constata c porile 3 i 4 de tip NAND formeaz un latch transparent de tip R S . Porile 1 i 2 permit accesul informaiei existente pe intrarea D numai dac intrarea EN=1 logic. d.) Descrierea funcionrii Tabelul simplificat de tranziii este prezent n tabelul 2.15.

Intrri EN 0 1 1 Dn X 1 0

Stare viitoare Qn+1 Qn 1 0

Comentarii

Menine stare Poziionare pe 1 Poziionare pe 0

Tabelul 2.15 Tabelul simplificat de tranziii pentru latch semitransparent D

e.) Simularea funcionrii cu ajutorul pachetului de programe MULTISIM


Circuitul utilizat pentru simulare este prezentat n figura 2.30. Semnalele de intrare D i EN aplicate prin intermediul unui generatoare de cuvinte.
28

Bistabili

Figura 2.30 Circuit utilizat pentru simularea funcionrii unui latch semitransparent D

Formele de und de la ieire sunt vizualizate cu ajutorul unui analizor logic. Se poate observa c semnalul de ieire copiaz intrarea numai n situaia n care EN=1 logic.

Figura 2.31 Forme de und asociate funcionrii unui latch de tip D cu poart

Analiza de tip cnd Analiza formelor de und pune n eviden faptul c tranziiile la ieire au loc dac EN=1 logic (intervalul t2 t3). Altfel spus tranziiile au loc pe palierul impulsului de ceas. ii.) Analiza de tip cum Analiza formelor de und pune n eviden faptul c tranziiile la ieire sunt comandate de semnalul aplicat pe intrarea D. Observaie: Rezultatele prezentate confirm tabelul de de tranziie 2.15. asociat funcionrii latch-ului D cu poat. Concluzie: Latch-ul de tip D cu poart nu face o distincie clar ntre cnd(momentul la care se fac tranziiile la ieire) i cum (modul cum se fac aceste tranziii). f.) Variante constructive Ca i n cazul latch-ului RS i latch-ul de tip D, este disponibil n practic n practica curent ca circuit integrat sub dou forme:
29

i.)

Circuite secveniale

Latch D cu poart cu intrri asincrone (SET, RESET) active pe nivelul 1 logic. Latch D cu poart cu intrri asincrone (SET, RESET) active pe nivelul 0 logic. Simbolurile utilizate pentru latch-ul D cu poart cu intrri asincrone active pe nivelul 1 logic sunt:

Figura 2.32 Latch D cu poart cu intrri asincrone active pe nivel 1; standard ANSI

Figura 2.33 Latch D cu poart cu intrri asincrone active pe nivel 1; standard DIN

Tabelul de tranziii asociat funcionrii acestui latch este prezentat n tabelul 2.16. Intrri asincrone SET RST EN Intrri sincrone Dn Ieiri Qn+1 Comentarii

1 1 0 0 0 0

1 0 1 0 0 0

X X X 0 1 1

X X X X 1 0

Qn+1= Q n+1=0 1 0 Qn 1 0

Intr. asincr. nepermise Poziionare pe 1 Poziionare pe 0 Menine stare Poziionare pe 1 Poziionare pe 0

Tabelul 2.16 Tabelul simplificat de tranzi ii pentru latch D cu poart cu intr ri asincrone active pe 1 logic.

Se poate constata ca funcionarea ca latch semitransparent de tip D impune ca intrrile asincrone s fie inactive (SET=0, RESET=0). Simbolurile utilizate pentru latch-ul D cu poart cu intrri asincrone active pe nivelul 0 logic sunt:

30

Bistabili

Figura 2.34 Latch D cu poart cu intrri asincrone active pe nivel 0; standard ANSI

Figura 2.35 Latch D cu poart cu intrri asincrone active pe nivel 0; standard DIN

Tabelul simplificat de tranziii este prezentat n tabelul 2.17. Intrri asincrone SET RST EN Intrri sincrone Dn Ieiri Qn+1

Comentarii

0 0 1 1 1 1

0 1 0 1 1 1

X X X 0 1 1

X X X X 1 0

Qn+1= Q n+1=1 1 0 Qn 1 0

Intr. asincr. Poziionare pe 1 Poziionare pe 0 Menine stare Poziionare pe 1 Poziionare pe 0

Tabelul 2.17 Tabelul simplificat de tranzi ii pentru latch D cu poart cu intr ri asincrone active pe 0 logic.

Se poate constata ca practic aceste tipuri de circuite integrate conin n structur dou latch-uri: unul de tip D cu poart iar cellalt de tip RS fr poart.

2.2.3 Bistabilul de tip D


Exist n principiu dou tipuri de bistabili: bistabil de tip D cu comutare pe frontul pozitiv (tranziie 0 spre 1); bistabil de tip D cu comutare pe frontul negativ (tranziie 1 spre 0).

Bistabil de tip D cu comutare pe frontul pozitiv al impulsului de ceas a.) Simboluri Simbolurile utilizate pentru bistabilul de tip D cu comutare pe frontul pozitiv att n standardul ANSI ct i n standardul DIN sunt prezentate n figurile 2.36, respectiv 2.37.
31

Circuite secveniale

Fig,.2.36 Bistabil D cu comutare pe frontul pozitiv al impulsului de ceas standard ANSI

Fig,.2.37 Bistabil D cu comutare pe frontul pozitiv al impulsului de ceas standard DIN

b.) Notaii folosite D CLK Intrare sincron de date. Intrare de ceas (CLOCK ceas). Tranziiile ntre stri pot avea loc numai pe frontul pozitiv al impusului (tranziie 0 spre 1); Ieiri.

Q, Q

c.) Descrierea funcionrii Tabelul de tranziii este prezentat n tabelul 2.18 Intrri sincrone CLK D Ieiri Qn+1

Comentarii

1 0 X X X

1 0 Qn Qn Qn

Q n+1 0 1 Qn Qn Qn

Poziionare pe 1 Poziionare pe 0 Menine starea Menine starea Menine starea

Tabelul 2.18 Tabelul simplificat de tranziii pentru bistabil D cu comutare pe frontul pozitiv al impulsului de ceas.

S-au folosit notaiile: front pozitiv al impulsului de ceas; front negativ al impulsului de ceas; d.) Simularea funcionrii cu ajutorul pachetului de programe MULTISIM Pentru simularea funcionrii s-a utilizat circuitul din figura 2.38. Se poate observa utilizarea unui generator de cuvinte pentru generarea semnalului de intrare (D), precum i o surs tipizat pentru semnalul de ceas (CLOCK). Formele de und au fost vizualizate cu ajutorul unui analizor spectral.
32

Bistabili

2.38 Circuit utilizat pentru simularea funcionrii unui bistabil D cu comutare pe frontul pozitiv al impulsului de ceas

Figura 2.39 prezint formele de und.

2.39 Bistabil D cu comutare pe frontul pozitiv al impulsului de ceas

i.) ii.)

Analiza de tip cnd Analiza formelor de und pune n eviden faptul c tranziiile la ieire au loc pe frontul pozitiv al impulsului de ceas (momentele t1 sau t2). Analiza de tip cum Analiza formelor de und pune n eviden faptul c: Momentul t1; D=1 foreaz Q=1 Q =0,

Momentul t2; D=0 foreaz Q=0 Q =1. Observaie: Rezultatele prezentate confirm tabelul de de tranziie 2.18. asociat funcionrii bistabilului D cu comutare pe frontul negativ al impulsului de ceas. Concluzie: Bistabilul de tip D cu comutare pe frontul pozitiv al impulsului de ceas face o distincie clar ntre cnd-(momentul la care se fac tranziiile la ieire) i cum (modul cum se fac aceste tranziii).

e.) Variante constructive


33

Circuite secveniale

Exist n principiu dou variante disponibile (dar nu exist numai aceste dou) i anume: Bistabil D comutare pe frontul pozitiv al impulsului de ceas i intrri asincrone de tip S (SET), respectiv R (RESET) active pe nivel 1 logic. Bistabil D comutare pe frontul pozitiv al impulsului de ceas i intrri asincrone de tip S , respectiv R active pe nivel 0 logic. Trebuie adugat c intrarea asincron de tip SET este uneori numit PRESET, n timp ce intrarea asincron de tip RESET este uneori numit CLEAR. e1.) Simbolurile utilizate sunt prezentate n figurile

Figura 2.40 Bistabil D cu comutare pe frontul pozitiv al ceasului i intr ri asincrone active pe nivel 1; standard ANSI

Figura 2.41 Bistabil D cu comutare pe frontul pozitiv al ceasului i intrri asincrone active pe nivel 1; standard DIN

Figura 2.42 Bistabil D cu comutare pe frontul pozitiv al ceasului i intr ri asincrone active pe nivel 0; standard ANSI

Figura 2.43 Bistabil D cu comutare pe frontul pozitiv al ceasului i intrri asincrone active pe nivel 0; standard DIN

e2) Tabele de tranziii Tabelul 2.19 prezint o form simplificat a tabelului de tranziii a unui bistabil D cu comutare pe frontul pozitiv al impulsului de ceas i intrri asincrone active pe 1 logic. Intrri asincrone S R Intrri sincrone CLK D Ieiri Qn+1
34

Comentarii

Q n+1

Bistabili

1 0 1 0 0 0 0 0

0 1 1 0 0 0 0 0

X X X 0 1

X X X 1 0 X X X

1 0 1 1 0 Qn Qn Qn

0 1 1 0 1
Q n
Q n
Q n

Poziionare pe 1 Poziionare pe 0 Intrri asincrone nepermise Poziionare pe 1 Poziionare pe 0 Menine starea Menine starea Menine starea

Tabelul 2.19 Tabelul simplificat de tranziii pentru bistabil D cu comutare pe frontul pozitiv al impulsului de ceas i intrri asincrone active pe 1 logic.

Notaii folosite: - frontul pozitiv al ceasului (tranziia 0- 1) - frontul negativ al ceasului (tranziia 1 - 0) Suplimentar, tabelul 2.20 prezint o form simplificat a tabelului de tranziii a unui bistabil D cu comutare pe frontul pozitiv al impulsului de ceas i intrri asincrone active pe 0 logic Intrri asincrone Intrri sincrone CLK D Ieiri

Comentarii

S 0 1 0 1 1 1 1 1

R 1 0 0 1 1 1 1 1

X X X 0 1

X X X 1 0 X X X

Qn+1 1 0 1 1 0 Qn Qn Qn

Q n+1 0 1 1 0 1
Q n Q n
Q n

Poziionare pe 1 Poziionare pe 0 Intrri asincrone nepermise Poziionare pe 1 Poziionare pe 0 Menine starea Menine starea Menine starea

Tabelul 2.20 Tabelul simplificat de tranziii pentru bistabil D cu comutare pe frontul pozitiv al impulsului de ceas i intrri asincrone active pe 0 logic

Notaii folosite: - frontul pozitiv al ceasului (tranziia 0- 1) - frontul negativ al ceasului (tranziia 1 - 0) e3.) Simularea funcionrii cu ajutorul pachetului de programe MULTISIM
35

Circuite secveniale

Circuitul utilizat pentru simularea funcionrii unui bistabil de tip D cu comutare pe frontul pozitiv impulsului de ceas al i intrri asincrone active pe 1 logic este prezentat n figura 2.44. Si de aceast dat generarea semnalelor de intrare este realizat cu ajutorul unui generator de cuvinte iar vizualizarea formelor de und s-a realizat cu ajutorul unui analizor logic.

Figura 2.44 Circuit utilizat pentru simularea func ionrii unui bistabil D cu comutare pe frontul pozitiv al impulsului de ceas i intrri asincrone active pe 1 logic

Formele de und rezultate n urma simulrii sunt prezentate n figura 2.45

Figura 2.45 Formele de und asociate funcionrii circuitului din figura 2.44

i.)

Analiza de tip cnd Analiza formelor de und pune n eviden faptul c tranziiile la ieire au loc pe frontul pozitiv al impulsului de ceas (momentele t1 sau t2) i S=0. Dac S=1 (intervalul t3 t4) nu exist tranziii la ieire. Mai mult chiar, S=1 foreaz Q=1 i Q =0. Analiza de tip cum Analiza formelor de und pune n eviden faptul c: Momentul t1; S=0, D=0 i CLK= (front pozitiv) foreaz Q=0, Q =1
36

ii.)

Bistabili

Momentul t2; S=0, D=1 i CLK= (front pozitiv) foreaz Q=1, Q =0 Intervalul t3- t4; S=1 foreaz Q=1, Q =0

Observaie: Rezultatele prezentate confirm tabelul de de tranziie 2.19. asociat funcionrii bistabilului D cu comutare pe frontul pozitiv al impulsului de ceas. Pentru bistabilul de tip D cu comutate pe frontul pozitiv al impulsului de ceas dar cu intrri asincrone active pe 0 logic s-a utilizat pentru simulare circuitul din figura 2.46

Figura 2.46 Circuit utilizat pentru simularea func ionrii unui bistabil D cu comutare pe frontul pozitiv al impulsului de ceas i intrri asincrone active pe 0 logic

Rezultatele simulrii sunt prezentate n figura 2.47

Figura 2.47 Formele de und asociate funcionrii circuitului din figura 2.46

i.)

Analiza de tip cnd Analiza formelor de und pune n eviden faptul c tranziiile la ieire au loc pe frontul pozitiv al impulsului de ceas (momentele t1 sau t2) i S=1. Dac S=0 (intervalul t3 t4) nu exist tranziii la ieire. Mai mult chiar, S=0 foreaz Q=1 i Q =0.
37

Circuite secveniale

ii.)

Analiza de tip cum Analiza formelor de und pune n eviden faptul c: Momentul t1; S=1, D=1 i CLK= (front pozitiv) foreaz Q=1, Q =0 Momentul t2; S=1, D=0 i CLK= (front pozitiv) foreaz Q=0, Q =1 Intervalul t3- t4; S=0 foreaz Q=1, Q =0

Observaie: Rezultatele prezentate confirm tabelul de de tranziie 2.20. asociat funcionrii bistabilului D cu comutare pe frontul pozitiv al impulsului de ceas. e4.) Descrierea funcionrii cu ajutorul VERILOG HDL O posibil descriere a unui bistabil D cu comutare pe frontul pozitiv al impulsului de ceas i intrri asincrone active pe 0 logic cu ajutorul VERILOG HDL este prezentat n continuare. Programul utilizat pentru descrierea acestui tip de bistabil este:
module bistabil (intrare_D, Clock, Preset, Clear, ieire_Q); // definirea porturilor de intrare si ieire input intrare_D, Clock, Preset, Clear; output [0:1] ieire_Q; // definire registre de lucru reg [0:1] ieire_Q; // modelarea tranzi iilor de stare always @ ( posedge Clock or Clear or Preset) begin case ({Clear, Preset}) 2'b00:ieire_Q=2'b11; 2'b01:ieire_Q=2'b01; 2'b10:ieire_Q=2'b10; 2'b11: if (Clock) begin ieire_Q[0]=intrare_D; ieire_Q[1]=~intrare_D; end else begin iesire_Q[0]=iesire_Q[0]; iesire_Q[1]=iesire_Q[1]; end endcase end endmodule

Programul de test utilizat este:


38

Bistabili

module testbench; // definirea porturilor de intrare i ieire reg Dx, Clockx, Presetx, Clearx; wire [0:1] Qx; // iniializarea intrrilor initial begin Dx=0; Clockx=0; Presetx=1; Clearx=1; end // modelare clock always begin #1 Clockx=~Clockx; end // modelare intrri always begin #3Dx=~Dx; end always begin #17 Presetx=~Presetx; #17 Presetx=~Presetx; end always begin #23 Clearx=~Clearx; #23 Clearx=~Clearx; end // apelarea modului bistabil bistabil Bpos (Dx, Clockx, Presetx, Clearx, Qx); endmodule

Rezultatele simulrii sunt prezentate n figura 2.48.

Figura 2.48 Bistabil D cu comutare pe frontul pozitiv al impulsului de ceas i intrri asincrone Preset si Clear active pe 0 logic

Bistabil de tip D cu comutare pe frontul negativ al impulsului de ceas


39

Circuite secveniale

a.) Simboluri Simbolurile utilizate pentru bistabilul de tip D cu comutare pe frontul negativ att n standardul ANSI ct i n standardul DIN sunt prezentate n figurile 2.49, respectiv 2.50.

Fig,.2.49 Bistabil D cu comutare pe frontul negativ al impulsului de ceas standard ANSI

Fig,.2.50 Bistabil D cu comutare pe frontul negativ al impulsului de ceas standard DIN

b.) Notaii folosite D CLK Intrare sincron de date. Intrare de ceas (CLOCK ceas). Tranziiile ntre stri pot avea loc numai pe frontul negativ al impusului de ceas (tranziie 1 spre 0); Ieiri.

Q, Q

c.) Descrierea funcionrii Tabelul de tranziii este prezentat n tabelul 2.21. Intrri Ieiri sincrone CLK D Qn+1 Q n+1

Comentarii

0 1

1 0 X X X

1 0 Qn Qn Qn

0 1
Q n

Q n

Q n

Poziionare pe 1 Poziionare pe 0 Menine starea Menine starea Menine starea

Tabelul 2.21 Tabelul simplificat de tranziii pentru bistabil D cu comutare pe frontul negativ al impulsului de ceas.

S-au folosit notaiile: front pozitiv al impulsului de ceas; front negativ al impulsului de ceas; d.) Simularea funcionrii cu ajutorul pachetului de programe MULTISIM Simularea funcionrii s-a realizat cu circuitul din figura 2.42. Se poate observa utilizarea unui generator de cuvinte pentru generarea semnalului de intrare.

40

Bistabili

2.42 Circuit utilizat pentru simularea func ionrii unui bistabil D cu comutare pe frontul negativ al impulsului de ceas

Formele de und asociate circuitului din figura 2.42 sunt prezentate n figura 2.43.

2.43 Formele de und asociate circuitului din figura 2.42

i.) ii.)

Analiza de tip cnd Analiza formelor de und pune n eviden faptul c tranziiile la ieire au loc pe frontul negativ al impulsului de ceas (momentele t1 sau t2). Analiza de tip cum Analiza formelor de und pune n eviden faptul c: Momentul t1; D=1 foreaz Q=1 Q =0, Momentul t2; D=0 foreaz Q=0 Q =1.

Observaie: Rezultatele prezentate confirm tabelul de de tranziie 2.21. asociat funcionrii bistabilului D cu comutare pe frontul negativ al impulsului de ceas. Concluzie: Bistabilul de tip D cu comutare pe frontul negativ al impulsului de ceas face o distincie clar ntre cnd-(momentul la care se fac tranziiile la ieire) i cum (modul cum se fac aceste tranziii).
41

Circuite secveniale

e.) Variante constructive Ca i n cazul bistabilului D cu comutare pe frontul pozitiv al impulsului de ceas, acest bistabil este disponibil sub form de circuit integrat i cu intrri asincrone. Acestea pot fi active att pe palierul 0 logic dar i pe palierul 1 logic. e1.) Simboluri

Figura 2.44 Bistabil D cu comutare pe frontul negativ al ceasului i intrri asincrone active pe nivel 1; standard ANSI

Figura 2.45 Bistabil D cu comutare pe frontul negativ al ceasului i intr ri asincrone active pe nivel 1; standard DIN

Figura 2.46 Bistabil D cu comutare pe frontul negativ al ceasului i intrri asincrone active pe nivel 0; standard ANSI

Figura 2.47 Bistabil D cu comutare pe frontul negativ al ceasului i intr ri asincrone active pe nivel 0; standard DIN

e2 ) Notaii folosite D CLK S, R Q, Q e3.) Descrierea funcionrii Tabelul de tranziii asociat bistabilului D cu comutare pe frontul negativ al impulsului de ceas i cu intrri asincrone active pe 1 logic este prezentat n tabelul 2.22; Intrri Intrri Ieiri
42

Intrare sincron de date. Intrare de ceas (CLOCK ceas). Tranziiile ntre stri pot avea loc numai pe frontul negativ al impusului de ceas (tranziie 0 spre 1); intrri asincrone Ieiri.

Comentarii

Bistabili

asincrone S R

sincrone CLK D

Qn+1

1 0 1 0 0 0 0 0

0 1 1 0 0 0 0 0

X X X 0 1

X X X 1 0 X X X

1 0 1 1 0 Qn Qn Qn

Q n+1 0 1 1 0 1
Q n
Q n

Q n

Poziionare pe 1 Poziionare pe 0 Intrri asincrone nepermise Poziionare pe 1 Poziionare pe 0 Menine starea Menine starea Menine starea

Tabelul 2.22 Tabelul simplificat de tranziii pentru bistabil D cu comutare pe frontul negativ al impulsului de ceas i intrri asincrone active pe 1 logic

Tabelul de tranziii asociat bistabilului D cu comutare pe frontul negativ al impulsului de ceas i cu intrri asincrone active pe 0 logic este prezentat n tabelul 2.23; Intrri asincrone S R Intrri sincrone CLK D Ieiri Qn+1

Comentarii

0 1 0 1 1 1 1 1

1 0 0 1 1 1 1 1

X X X 0 1

X X X 1 0 X X X

1 0 1 1 0 Qn Qn Qn

Q n+1 0 1 1 0 1
Q n
Q n

Q n

Poziionare pe 1 Poziionare pe 0 Intrri asincrone nepermise Poziionare pe 1 Poziionare pe 0 Menine starea Menine starea Menine starea

Tabelul 2.23 Tabelul simplificat de tranziii pentru bistabil D cu comutare pe frontul negativ al impulsului de ceas i intrri asincrone active pe 0 logic

e4.) Simularea funcionrii Pentru simularea funcionrii unui bistabil de tip D cu comutare pe frontul negativ al impulsului de ceas i cu intrri asincrone active pe 1 logic s-a folosit circuitul prezentat n figura 2.48
43

Circuite secveniale

Figura 2.48 Circuit utilizat n simularea funcionrii unui bistabil de tip D cu comutare pe frontul negativ i intrri asincrone active pe nivel 1 logic

Rezultatele obinute n urma simulrii sunt prezentate n figura 2.49

Figura 2.49 Formele de und asociate funcionrii circuitului din figura 2.48

Se poate constata c: i.) Analiza de tip cnd Analiza formelor de und pune n eviden faptul c tranziiile la ieire au loc pe frontul negativ al impulsului de ceas (momentele t1 sau t2) i S=0. Dac S=1 (intervalul t3 t4) nu ii.) exist tranziii la ieire. Mai mult chiar, S=0 foreaz Q=0 i Q =1. Analiza de tip cum Analiza formelor de und pune n eviden faptul c: Momentul t1; S=0, D=1 i CLK= (front negativ) foreaz Q=1, Q =0 Momentul t2; S=0, D=0 i CLK= (front negativ) foreaz Q=0, Q =1 Intervalul t3- t4; S=1 foreaz Q=0, Q =1 Observaie: Rezultatele prezentate confirm tabelul de de tranziie 2.22. asociat funcionrii bistabilului D cu comutare pe frontul negativ al impulsului de ceas.

44

Bistabili

Pentru bistabilul de tip D i intrri asincrone pe nivel 0 logic s-a utilizat circuitul din figura 2.50. Evident generarea semnalelor de intrare a fost fcut cu ajutorul unui generator de cuvinte, iar vizualizarea formelor de und s-a fcut cu ajutorul unui analizor logic.

Figura 2.50 Circuit utilizat pentru simularea func ionarii unui bistabil D cu comutare pe frontul negativ al impulsului de ceas i intrri asincrone active pe 0 logic

Rezultatele simulrii sunt prezentate n figura 2.51

Figura 2.51 Formele de und asociate functionrii circuitului din figura 2.50

Se poate constata c: i.) Analiza de tip cnd Analiza formelor de und pune n eviden faptul c tranziiile la ieire au loc pe frontul negativ al impulsului de ceas (momentele t3 sau t4) i S=1. Dac S=0 (intervalul t1 t2) nu ii.) exist tranziii la ieire. Mai mult chiar, S=0 foreaz Q=1 i Q =0. Analiza de tip cum Analiza formelor de und pune n eviden faptul c: Momentul t3; S=0, D=0 i CLK= (front negativ) foreaz Q=0, Q =1
45

Circuite secveniale

Momentul t4; S=0, D=1 i CLK= (front negativ) foreaz Q=1, Q =0 Intervalul t1- t2; S=1 foreaz Q=1, Q =0

Observaie: Rezultatele prezentate confirm tabelul de de tranziie 2.23. asociat funcionrii bistabilului D cu comutare pe frontul negativ al impulsului de ceas. e5.) Descrierea funcionrii cu ajutorul VERILOG HDL Programul utilizat pentru descrierea unui bistabil D cu comutare pe frontul negativ al impulsului de ceas i intrri asincrone active pe nivel 0 logic este:
module bistabil (intrare_D, Clock, Preset, Clear, ieire_Q); // definirea porturilor de intrare si ieire input intrare_D, Clock, Preset, Clear; output [0:1] ie ire_Q; // definire registre de lucru reg [0:1] ieire_Q; // modelarea tranzi iilor de stare always @ ( negedge Clock or Clear or Preset) begin case ({Clear, Preset}) 2'b00:ieire_Q=2'b11; 2'b01:ieire_Q=2'b01; 2'b10:ieire_Q=2'b10; 2'b11: if (~Clock) begin ieire_Q[0]=intrare_D; ieire_Q[1]=~intrare_D; end else begin ieire_Q[0]=iesire_Q[0]; ieire_Q[1]=iesire_Q[1]; end endcase end endmodule

Programul de test utilizat este:

module testbench; // definirea porturilor de intrare si iesire reg Dx, Clockx, Presetx, Clearx; wire [0:1] Qx; // iniializarea intrrilor initial begin Dx=0; Clockx=0;
46

Bistabili Presetx=1; Clearx=1;

end // modelare clock always begin #1 Clockx=~Clockx; end // modelare intrri always begin #3Dx=~Dx; end always begin #17 Presetx=~Presetx; #17 Presetx=~Presetx; end always begin #23 Clearx=~Clearx; #23 Clearx=~Clearx; end // apelarea modului bistabil bistabil Bneg (Dx, Clockx, Presetx, Clearx, Qx); endmodule

Rezultatele simulrii este prezentat n figura 2.52.

Figura 2.52 Rezultatele simulrii funcionrii unui bistabil D cu comutare pe frontul negativ al impulsului de ceas i intrri asincrone active pe 0 logic cu ajutorul VERILOG HDL

Se poate constata c formele de und prezentate n figura 2.52 valideaz tabelul 2.23.

2.3 Bistabilul JK
47

Circuite secveniale

Subcapitolul 3.1 a prezentat bistabilului RS. Analiza funcionrii acestui bistabil a pus n eviden faptul c o anumit combinaie a intrrilor i anume R=S=1 nu este permis. Bistabilul D a prezentat o posibil soluie pentru evitarea acestei limitri. O alt soluie este reprezentat de bistabilul JK. Aceasta const n introducerea unui nou nivel de reacie intern. Astfel structura intern de principiu a unui asemenea bistabil devine (figura 2.53)

Figura 2.53 Structura intern de principiu a unui bistabil JK

Tabelul de tranziii asociat funcionrii acestui bistabil este prezentat n tabelul 2.24. Intrri Jn Kn Stare prezent Qn Qn Stare viitoare Qn+1

Comentarii

0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1

0 0 1 1 0 0 1 1 0 0 1 1 0 0 1 1

0 0 0 0 1 1 1 1 0 0 0 0 1 1 1 1

0 0 0 0 0 0 0 0 1 1 1 1 1 1 1 1

------------1 1 0 0 0 1 0 0 -------------

Q n+1 ------------0 0 1 0 1 0 1 0 -------------

Stare prezent imposibil Stare prezent imposibil Stare prezent imposibil Stare prezent imposibil Menine stare Poziionare pe 1 Poziionare pe 0 Schimb stare Menine stare Poziionare pe 1 Poziionare pe 0 Schimb stare Stare prezent imposibil Stare prezent imposibil Stare prezent imposibil Stare prezent imposibil

Tabelul 2.24 Tabel de tranzi ie pentru bistabilul JK

Tabelul simplificat de tranziii - cel util pentru analize practice este:


48

Bistabili

Intrri Jn Kn

Stare viitoare Qn+1

Comentarii

0 1 0 1

0 0 1 1

Qn 1 0
Q n

Menine stare Poziionare pe 0 Poziionare pe 1 Schimb stare

2.25 Tabel simplificat de tranziii pentru bistabilul JK

n practic se utilizeaz mai multe tipuri de JK dintre care cele mai cunoscute sunt: 1. Bistabil JK cu comutare pe frontul pozitiv al impulsului de ceas i intrri asincrone de tip RS active pe nivel 1 logic; 2. Bistabil JK cu comutare pe frontul pozitiv al impulsului de ceas i intrri asincrone de tip RS active pe nivel 0 logic; 3. Bistabil JK cu comutare pe frontul negativ al impulsului de ceas i intrri asincrone de tip RS active pe nivel 1 logic; 4. Bistabil JK cu comutare pe frontul negativ al impulsului de ceas i intrri asincrone de tip RS active pe nivel 0 logic; Observaie: n general intrarea asincron de tip S este denumit PRESET iar intrarea asincron de tip R poart numele de CLEAR

2.3.1 Bistabil JK cu comutare pe frontul pozitiv al impulsului de ceas i intrri asincrone de tip RS active pe nivel 1 logic
a.) Simbol Figura 2.54 prezint simbolul unui bistabil JK cu comutare pe frontul pozitiv al impulsului de ceas i intrri asincrone de tip RS active pe nivel 1 logic n standardul ANSI n timp ce figura 2.55 prezint simbolul unui bistabil JK cu comutare pe frontul pozitiv al impulsului de ceas i intrri asincrone de tip RS active pe nivel 1 logic n standardul DIN

Figura 2.54 Bistabil JK cu comutare pe frontul pozitiv al ceasului i intr ri asincrone active pe nivel 1; standard ANSI

Figura 2.55 Bistabil JK cu comutare pe frontul pozitiv al ceasului i intrri asincrone active pe nivel 1; standard DIN
49

Circuite secveniale

b.) Notaii folosite J,K CLK R,S Q, Q Intrri sincrone de date; Impuls de ceas asigur sincronizarea tranziiilor; Intrri asincrone Ieiri.

c.) Descrierea funcionrii cu ajutorul tabelelor de tranziii Cea mai comod descriere este oferit de tabelul simplificat de tranziii prezentat n tabelul 2.26 Intrri asincrone S R Intrri sincrone CLK J K Ieiri Qn+1

Comentarii

1 0 1 0 0 0 0

0 1 1 0 0 0 0

X X X

X X X 1 0 1 0

X X X 0 1 1 0

1 0 1 1 0
Q n

Q n+1 0 1 1 0 1 Qn
Q n

Qn

Poziionare pe 1 Poziionare pe 0 Intr. asincr.nepermise Poziionare pe 1 Poziionare pe 0 Schimb starea Menine starea

Tabelul 2.26 Tabelul simplificat de tranziii pentru bistabil JK cu comutare pe frontul pozitiv al impulsului de ceas i intrri asincrone active pe 1 logic.

Notaii folosite: - frontul pozitiv al ceasului (tranziia 0- 1) d.) Simularea funcionrii cu ajutorul pachetului de programe MULTISIM Simularea funcionrii este prezentat n dou situaii i anume: Funcionarea n regim asincron; Funcionarea n regim sincron. In ambele cazuri s-a pentru generarea semnalelor de intrare s-a utilizat un generator de cuvinte, iar pentru vizualizarea formelor de und un analizor logic. Semnalul de ceas a fost obinut cu generator separat. d1.) Simularea funcionrii n regim asincron Circuitul utilizat pentru simulare este prezentat n figura 2.56. Se observ c J=K=0 pentru a permite meninerea strii forat pe intrrile asincrone.
50

Bistabili

Figura 2.56. Circuit utilizat pentru simularea func ionrii unui bistabil JK cu comutare pe frontul pozitiv al impulsului de ceas i intrri asincrone active pe 1 logic n regim asincron

Rezultatele simulrii sunt prezentate n figura 2.57

Figura 2.57. Rezultatele obinute n urma simulrii funcionrii unui bistabil JK cu comutare pe frontul pozitiv al impulsului de ceas i intrri asincrone active pe 1 logic n regim asincron

Se poate constata c 1. este respectat funcionarea unui bistabil RS n sensul c prezena unui 1 logic pe S foreaz ieirea Q n 1, iar prezena unui 1 logic pe R foreaz ieirea Q n 0 logic; 2. semnalul de ceas nu are nici un efect asupra tranziiilor de la ieire. d2.) Simularea funcionrii n regim sincron Circuitul utilizat pentru simularea funcionrii unui bistabil JK cu comutare pe frontul pozitiv al impulsului de ceas i intrri asincrone active pe 1 logic este prezentat n figura 2.58. Ca i n celelalte cazuri se poate constata ca semnalele de intrare (J, K) sunt aplicate de un generator d cuvinte, formele de und rezultate n urma simulrii sunt vizualizate cu ajutorul unui analizor logic, iar semnalul de ceas este aplicat prin intermediul unui generator de impulsuri.

51

Circuite secveniale

Figura 2.58. Circuit utilizat pentru simularea func ionrii unui bistabil JK cu comutare pe frontul pozitiv al impulsului de ceas i intrri asincrone active pe 1 logic n regim asincron

Figura 2.59 prezint formele de und rezultate n urma simulrii.

Figura 2.59. Rezultatele ob inute n urma simulrii func ionrii unui bistabil JK cu comutare pe frontul pozitiv al impulsului de ceas i intrri asincrone active pe 1 logic n regim asincron

Analiza formelor de und - ca i n celelalte cazuri - trebuie fcut din perspectiva momentului in care au loc tranziiile (cnd) precum i a modului n care au loc aceste tranziii (cum). i. ii. Analiza de tip cnd; Tranziiile au loc pe frontul pozitiv al impulsului de ceas. Analiza de tip cum Momentul t1 Momentul t2 Momentul t3 Momentul t4 J=0, K=1 foreaz Q=0 ; Q =1 J=0, K=1 foreaz Q=0 Q =1 J=1, K=1 schimb starea Q=1 Q =0 J=1, K=1 schimb starea Q=0 Q =;1
52

Bistabili

Momentul t5 Momentul t6 Momentul t7

J=0, K=0 menin starea Q=0; Q =1 J=0, K=0 menin starea Q=0 Q =1; J=1, K=0 foreaz Q=1 Q =0;

Concluzie: Rezultatele simulrii confirm tabelul de tranziii 2.26. e.) Descrierea funcionrii cu ajutorul VERILOG HDL O posibil descriere a unui bistabil JK cu comutare pe frontul pozitiv al impulsului de ceas i intrri asincrone active pe 1 logic cu ajutorul VERILOG HDL este prezentat n continuare. Programul utilizat pentru descrierea acestui tip de bistabil este:
module bistabil (J, K, Clock, Preset, Clear, ieire_Q); // definirea porturilor de intrare si ieire input J, K, Clock, Preset, Clear; output [0:1] ie ire_Q; // definire registre de lucru reg [0:1] ieire_Q; // modelarea tranzi iilor de stare always @ (posedge Clock or Clear or Preset) begin case ({Clear, Preset}) 2'b00:ieire_Q=2'b11; 2'b01:iesire_Q=2'b01; 2'b10:ieire_Q=2'b10; 2'b11: if (Clock) case ({J,K}) 2'b00: begin iesire_Q[0]=iesire_Q[0]; iesire_Q[1]=iesire_Q[1]; end 2'b01:iesire_Q=2'b01; 2'b10:iesire_Q=2'b10; 2'b11: begin iesire_Q[0]=~iesire_Q[0]; iesire_Q[1]=~iesire_Q[1]; end endcase else begin iesire_Q[0]=iesire_Q[0]; iesire_Q[1]=iesire_Q[1]; end

end

endcase
53

Circuite secveniale

endmodule

Programul de test utilizat este:


module testbench; // definirea porturilor de intrare si ieire reg Jx, Kx, Clockx, Presetx, Clearx; wire [0:1] Qx; // iniializarea intrrilor initial begin Jx=0; Kx=0; Clockx=0; Presetx=1; Clearx=1; end // modelare clock always begin #1 Clockx=~Clockx; end // modelare intrri always begin #3Jx=~Jx; #3Jx=~Jx; end always begin #6Kx=~Kx; #6Kx=~Kx; end always begin #17 Presetx=~Presetx; #17 Presetx=~Presetx; end always begin #23 Clearx=~Clearx; #23 Clearx=~Clearx; end // apelarea modului bistabil bistabil JKpos (Jx, Kx, Clockx, Presetx, Clearx, Qx); endmodule

Rezultatele simulrii n urma rulrii celor dou programe prezentate anterior sunt prezentate n figura 2.60.

54

Bistabili

Figura 2.60 Bistabil JK cu comutare pe frontul pozitiv al impulsului de ceas i intrri asincrone active pe 1 logic n regim asincron

Se poate constata c rezultatele confirma tabelul de tranziii al unui bistabil JK i comutare pe frontul pozitiv al impulsului de ceas i care au intrri asincrone de tip RS active pe nivel 1 logic. 2.3.2 Bistabil JK cu comutare pe frontul pozitiv al impulsului de ceas i intrri asincrone de tip RS active pe nivelul 0 logic. a.) Simbol Figura 2.61 prezint simbolul unui bistabil JK cu comutare pe frontul pozitiv al impulsului de ceas i intrri asincrone de tip RS active pe nivel 0 logic n standardul ANSI n timp ce figura 2.62 prezint simbolul unui bistabil JK cu comutare pe frontul pozitiv al impulsului de ceas i intrri asincrone de tip RS active pe nivel 0 logic n standardul DIN

Figura 2.61 Bistabil JK cu comutare pe frontul pozitiv al ceasului i intr ri asincrone active pe nivel 0; standard ANSI

Figura 2.62 Bistabil JK cu comutare pe frontul pozitiv al ceasului i intrri asincrone active pe nivel 0; standard DIN

In multe situaii sunt acceptate i simbolurile prezentate n figurile 2.63 respectiv 2.64.

55

Circuite secveniale

Figura 2.63 Bistabil JK cu comutare pe frontul pozitiv al ceasului i intr ri asincrone active pe nivel 0; standard ANSI

Figura 2.64 Bistabil JK cu comutare pe frontul pozitiv al ceasului i intrri asincrone active pe nivel 0; standard DIN

b.) Notaii folosite J,K CLK R,S, R , S Q, Q Intrri sincrone de date; Impuls de ceas asigur sincronizarea tranziiilor; Intrri asincrone Ieiri.

c.) Descrierea funcionrii cu ajutorul tabelelor de tranziii Tabelul simplificat de tranziii este prezentat 2.27 Intrri asincrone Intrri sincrone CLK J K Ieiri Qn+1

Comentarii

S 0 1 0 1 1 1 1

R 1 0 0 1 1 1 1

X X X

X X X 1 0 1 0

X X X 0 1 1 0

1 0 1 1 0
Q n

Q n+1 0 1 1 0 1 Qn
Q n

Qn

Poziionare pe 1 Poziionare pe 0 Intr. asincr.nepermise Poziionare pe 1 Poziionare pe 0 Schimb starea Menine starea

Tabelul 2.27. Tabelul simplificat de tranziii pentru bistabil JK cu comutare pe frontul pozitiv al impulsului de ceas i intrri asincrone active pe 0 logic.

d.) Simularea funcionrii cu ajutorul pachetului de programe MULTISIM Ca i n cazul precedent simularea funcionarii a fost realizat pentru dou situaii: regim asincron, respectiv regim sincron. d1.) Simularea funcionrii n regim asincron
56

Bistabili

Circuitul utilizat este prezentat n figura 2.65. Se observ c semnalele de intrare sunt generate de un generator de cuvinte, iar formele de und sunt vizualizate cu un analizor logic. i de aceast dat intrrile sincrone J,K sunt meninute la 0 logic pentru a permite bistabilului s pstreze starea forat pe intrrile asincrone chiar i in prezena impulsului de ceas.

Figura 2.65. Circuit utilizat pentru simularea func ionrii unui bistabil JK cu comutare pe frontul pozitiv al impulsului de ceas i intrri asincrone active pe 0 logic n regim asincron

Formele und sunt prezentate n figura 2.66

Figura 2.66 Rezultatele ob inute n urma simulrii funcionrii unui bistabil JK cu comutare pe frontul pozitiv al impulsului de ceas i intrri asincrone active pe 0 logic n regim asincron

Se poate constata c 1. este respectat funcionarea unui bistabil R , S n sensul c prezena unui 0 logic pe S foreaz ieirea Q n 1, iar prezena unui 0 logic pe R foreaz ieirea Q n 0 logic; 2. semnalul de ceas nu are nici un efect asupra tranziiilor de la ieire. d2.) Simularea funcionrii n regim sincron Circuitul utilizat pentru simularea funcionrii unui bistabil JK cu comutare pe frontul pozitiv al impulsului de ceas i intrri asincrone active pe 0 logic este prezentat n
57

Circuite secveniale

figura 2.67. Ca i n celelalte cazuri se poate constata ca semnalele de intrare (J, K) sunt aplicate de un generator de cuvinte, formele de und rezultate n urma simulrii sunt vizualizate cu ajutorul unui analizor logic, iar semnalul de ceas este aplicat prin intermediul unui generator de impulsuri.

Figura 2.67. Circuit utilizat pentru simularea func ionrii unui bistabil JK cu comutare pe frontul pozitiv al impulsului de ceas i intrri asincrone active pe 0 logic n regim asincron

Figura 2.68 prezint formele de und rezultate n urma simulrii.

Figura 2.68. Rezultatele ob inute n urma simulrii func ionrii unui bistabil JK cu comutare pe frontul pozitiv al impulsului de ceas i intrri asincrone active pe 0 logic n regim asincron

Analiza formelor de und - ca i n celelalte cazuri - trebuie fcut din perspectiva momentului in care au loc tranziiile (cnd) precum i a modului n care au loc aceste tranziii (cum). i. ii. Analiza de tip cnd; Tranziiile au loc pe frontul pozitiv al impulsului de ceas. Analiza de tip cum Momentul t1 Momentul t2 J=0, K=1 foreaz Q=0 ; Q =1 J=0, K=1 foreaz Q=0 Q =1
58

Bistabili

Momentul t3 Momentul t4 Momentul t5 Momentul t6 Momentul t7

J=1, K=1 schimb starea Q=1 Q =0 J=1, K=1 schimb starea Q=0 Q =;1 J=0, K=0 menin starea Q=0; Q =1 J=0, K=0 menin starea Q=0 Q =1; J=1, K=0 foreaz Q=1 Q =0;

e.) Descrierea funcionrii cu ajutorul VERILOG HDL O posibil descriere a unui bistabil JK cu comutare pe frontul pozitiv al impulsului de ceas i intrri asincrone active pe 0 logic cu ajutorul VERILOG HDL este prezentat n continuare. Programul utilizat pentru descrierea acestui tip de bistabil este:
module bistabil (J, K, Clock, Preset, Clear, ieire_Q); // definirea porturilor de intrare si ieire input J, K, Clock, Preset, Clear; output [0:1] ie ire_Q; // definire registre de lucru reg [0:1] ieire_Q; // modelarea tranzi iilor de stare always @ (posedge Clock or negsedge Clear or negsedge Preset) begin case ({Clear, Preset}) 2'b00:iesire_Q=2'b11; 2'b01:iesire_Q=2'b01; 2'b10:iesire_Q=2'b10; 2'b11: if (Clock) case ({J,K}) 2'b00: begin iesire_Q[0]=iesire_Q[0]; iesire_Q[1]=iesire_Q[1]; end 2'b01:iesire_Q=2'b01; 2'b10:iesire_Q=2'b10; 2'b11: begin iesire_Q[0]=~iesire_Q[0]; iesire_Q[1]=~iesire_Q[1]; end endcase else begin iesire_Q[0]=iesire_Q[0]; iesire_Q[1]=iesire_Q[1]; end endcase
59

Circuite secveniale

endmodule

end

Programul de test utilizat este:


module testbench; // definirea porturilor de intrare si ieire reg Jx, Kx, Clockx, Presetx, Clearx; wire [0:1] Qx; // iniializarea intrrilor initial begin Jx=0; Kx=0; Clockx=0; Presetx=1; Clearx=1; end // modelare clock always begin #1 Clockx=~Clockx; end // modelare intrri always begin #3Jx=~Jx; #3Jx=~Jx; end always begin #6Kx=~Kx; #6Kx=~Kx; end always begin #17 Presetx=~Presetx; #17 Presetx=~Presetx; end always begin #23 Clearx=~Clearx; #23 Clearx=~Clearx; end // apelarea modului bistabil bistabil JKpos (Jx, Kx, Clockx, Presetx, Clearx, Qx); endmodule

Rezultatele simulrii n urma rulrii celor dou programe prezentate anterior sunt prezentate n figura 2.69.

60

Bistabili

Figura 2.69 Bistabil JK cu comutare pe frontul pozitiv al impulsului de ceas i intrri asincrone active pe 0 logic n regim asincron

Se poate constata c rezultatele confirma tabelul de tranziii al unui bistabil JK i comutare pe frontul pozitiv al impulsului de ceas i care au intrri asincrone de tip RS active pe nivel 0 logic.

2.3.3 Bistabil JK cu comutare pe frontul negativ al impulsului de ceas i intrri asincrone active pe nivelul 1 logic
a.) Simbol Simbolurile utilizate pentru acest tip de bistabil sunt prezentate prezentate figurile 2.70 i 2.71. Dup cum se poate observa bistabilul JK cu comutare pe frontul negativ al ceasului i intrri asincrone active pe nivel 1; standard ANSI este prezentat n figura 2.70, iar figura 2.71 prezint Bistabil JK cu comutare pe frontul negativ al ceasului i intrri asincrone active pe nivel 1; standard DIN

Figura 2.70 Bistabil JK cu comutare pe frontul negativ al ceasului i intrri asincrone active pe nivel 1; standard ANSI

Figura 2.71 Bistabil JK cu comutare pe frontul negativ al ceasului i intr ri asincrone active pe nivel 1; standard DIN

b.) Notaii folosite J,K CLK R,S, Intrri sincrone de date; Impuls de ceas asigur sincronizarea tranziiilor; Intrri asincrone
61

Circuite secveniale

Q, Q

Ieiri.

c.) Descrierea funcionrii cu ajutorul tabelelor de tranziii Tabelul simplificat de tranziii este prezentat 2.28 Intrri asincrone S R Intrri sincrone CLK J K Ieiri Qn+1

Comentarii

1 0 1 0 0 0 0

0 1 1 0 0 0 0

X X X

X X X 1 0 1 0

X X X 0 1 1 0

1 0 1 1 0
Q n

Q n+1 0 1

1 0 1 Qn
Q n

Qn

Poziionare pe 1 Poziionare pe 0 Intr. asincr.nepermise Poziionare pe 1 Poziionare pe 0 Comut starea Menine starea

Tabelul 2.28 Tabelul simplificat de tranzi ii pentru bistabil JK cu comutare pe frontul negativ al impulsului de ceas i intrri asincrone active pe 1 logic.

Notaii folosite: - frontul pozitiv al ceasului (tranziia 0- 1) d.) Simularea funcionrii cu ajutorul pachetului de programe MULTISIM Ca i n cazul precedent simularea funcionarii a fost realizat pentru dou situaii: regim asincron, respectiv regim sincron. d1.) Simularea funcionrii n regim asincron Circuitul utilizat este prezentat n figura 2.72. Circuitul este asemntor cu cel prezentat n figura 2.63 Se observ c semnalele de intrare sunt generate de un generator de cuvinte, iar formele de und sunt vizualizate cu un analizor logic. i de aceast dat intrrile sincrone J,K sunt meninute la 0 logic pentru a permite bistabilului s pstreze starea forat pe intrrile asincrone chiar i in prezena impulsului de ceas.

62

Bistabili

Figura 2.72 Circuit utilizat pentru simularea funcionrii unui bistabil JK cu comutare pe frontul negativ al impulsului de ceas i intrri asincrone active pe 1 logic n regim asincron

Rezultatele simulrii sunt prezentate n figura 2.73

Figura 2.73. Rezultatele ob inute n urma simulrii func ionrii unui bistabil JK cu comutare pe frontul negativ al impulsului de ceas i intrri asincrone active pe 1 logic n regim asincron

Se poate constata c 1. este respectat funcionarea unui bistabil RS n sensul c prezena unui 1 logic pe S foreaz ieirea Q n 1, iar prezena unui 1 logic pe R foreaz ieirea Q n 0 logic; 2. semnalul de ceas nu are nici un efect asupra tranziiilor de la ieire. d2.) Simularea funcionrii n regim sincron Circuitul utilizat pentru simularea funcionrii unui bistabil JK cu comutare pe frontul pozitiv al impulsului de ceas i intrri asincrone active pe 1 logic este prezentat n figura 2.74. Ca i n celelalte cazuri se poate constata ca semnalele de intrare (J, K) sunt aplicate de un generator de cuvinte, formele de und rezultate n urma simulrii sunt vizualizate cu ajutorul unui analizor logic, iar semnalul de ceas este aplicat prin intermediul unui generator de impulsuri.

63

Circuite secveniale

Figura 2.74 Circuit utilizat pentru simularea funcionrii unui bistabil JK cu comutare pe frontul negativ al impulsului de ceas i intrri asincrone active pe 1 logic n regim sincron

Figura 2.75 prezint formele de und rezultate n urma simulrii.

Figura 2.75 Rezultatele ob inute n urma simulrii funcionrii unui bistabil JK cu comutare pe frontul negativ al impulsului de ceas i intrri asincrone active pe 0 logic n regim sincron

Analiza formelor de und - ca i n celelalte cazuri - trebuie fcut din perspectiva momentului n care au loc tranziiile (cnd) precum i a modului n care au loc aceste tranziii (cum). i. ii. Analiza de tip cnd; Tranziiile au loc pe frontul negativ al impulsului de ceas. Analiza de tip cum Momentul t1 Momentul t2 Momentul t3 Momentul t4 J=0, K=1 foreaz Q=0 ; Q =1 J=0, K=1 foreaz Q=0 Q =1 J=1, K=1 schimb starea Q=1 Q =0 J=1, K=1 schimb starea Q=0 Q =;1
64

Bistabili

Momentul t5 Momentul t6 Momentul t7

J=0, K=0 menin starea Q=0; Q =1 J=0, K=0 menin starea Q=0 Q =1; J=1, K=0 foreaz Q=1 Q =0;

e.) Descrierea funcionrii cu ajutorul VERILOG HDL O posibil descriere a unui bistabil JK cu comutare pe frontul negativ al impulsului de ceas i intrri asincrone active pe 1 logic cu ajutorul VERILOG HDL este prezentat n continuare. Programul utilizat pentru descrierea acestui tip de bistabil este:
module bistabil (J, K, Clock, Preset, Clear, ieire_Q); // definirea porturilor de intrare si ieire input J, K, Clock, Preset, Clear; output [0:1] ie ire_Q; // definire registre de lucru reg [0:1] ieire_Q; // modelarea tranzi iilor de stare always @ (negedge Clock or posedge Clear or posedge Preset) begin case ({Clear, Preset}) 2'b00:iesire_Q=2'b11; 2'b01:iesire_Q=2'b01; 2'b10:iesire_Q=2'b10; 2'b11: if (Clock) case ({J,K}) 2'b00: begin iesire_Q[0]=iesire_Q[0]; iesire_Q[1]=iesire_Q[1]; end 2'b01:iesire_Q=2'b01; 2'b10:iesire_Q=2'b10; 2'b11: begin iesire_Q[0]=~iesire_Q[0]; iesire_Q[1]=~iesire_Q[1]; end endcase else begin iesire_Q[0]=iesire_Q[0]; iesire_Q[1]=iesire_Q[1]; end endcase end endmodule

65

Circuite secveniale

Programul de testare este prezentat n continuare:


module testbench; // definirea porturilor de intrare si ieire reg Jx, Kx, Clockx, Presetx, Clearx; wire [0:1] Qx; // initiaizarea intrrilor initial begin Jx=0; Kx=0; Clockx=0; Presetx=1; Clearx=1; end // modelare clock always begin #1 Clockx=~Clockx; end // modelare intrri always begin #3Jx=~Jx; #3Jx=~Jx; end always begin #6Kx=~Kx; #6Kx=~Kx; end always begin #17 Presetx=~Presetx; #17 Presetx=~Presetx; end always begin #23 Clearx=~Clearx; #23 Clearx=~Clearx; end // apelarea modului bistabil bistabil JKneg (Jx, Kx, Clockx, Presetx, Clearx, Qx); endmodule

Rezultatele simulrii obinute n urma executrii celor dou programe este prezentat n figura 2.76

66

Bistabili

Figura 2.76. Bistabil JK cu comutare pe frontul negativ al impulsului de ceas i intr ri asincrone active pe 1 logic

Se poate constata c rezultatele confirma tabelul de tranziii al unui bistabil JK i comutare pe frontul negativ al impulsului de ceas i care au intrri asincrone de tip RS active pe nivel 1 logic. 2.3.4 Bistabil JK cu comutare pe frontul negativ al impulsului de ceas i intrri asincrone active pe nivelul 0 logic a.) Simbol Figura 2.77 prezint simbolul unui bistabil JK cu comutare pe frontul negativ al impulsului de ceas i intrri asincrone de tip RS active pe nivel 0 logic n standardul ANSI n timp ce figura 2.78 prezint simbolul unui bistabil JK cu comutare pe frontul negativ al impulsului de ceas i intrri asincrone de tip RS active pe nivel 0 logic n standardul DIN

Figura 2.77 Bistabil JK cu comutare pe frontul negativ al ceasului i intrri asincrone active pe nivel 0; standard ANSI

Figura 2.78 Bistabil JK cu comutare pe frontul negativ al ceasului i intr ri asincrone active pe nivel 0; standard DIN

b.) Notaii folosite J,K CLK Intrri sincrone de date; Impuls de ceas asigur sincronizarea tranziiilor;
67

Circuite secveniale

R,S Q, Q

Intrri asincrone Ieiri.

c.) Descrierea funcionrii cu ajutorul tabelelor de tranziii Tabelul simplificat de tranziii este prezentat in tabelul 2.29

Intrri asincrone S R 0 1 1 0

Intrri sincrone

Ieiri

Comentarii

CLK X X X

J X X X 1 0 1 0

K X X X 0 1 1 0

Qn+1 1 0 1 1 0
Q n

Q n+1 0 1

0 1 1 1 1

0 1 1 1 1

1 0 1 Qn
Qn

Qn

Poziionare pe 1 Poziionare pe 0 Intr. asincr.nepermise Poziionare pe 1 Poziionare pe 0 Comut starea Menine starea

Tabelul 2.29 Tabelul simplificat de tranzi ii pentru bistabil JK cu comutare pe frontul negativ al impulsului de ceas i intrri asincrone active pe 0 logic.

Notaii folosite: - frontul pozitiv al ceasului (tranziia 1- 0) d.) Simularea funcionrii cu ajutorul pachetului de programe MULTISIM Ca i n cazul precedent simularea funcionarii a fost realizat pentru dou situaii: regim asincron, respectiv regim sincron. d1.) Simularea funcionrii n regim asincron Circuitul utilizat este prezentat n figura 2.79. Circuitul este asemntor cu cel prezentat n figura 2.63 Se observ c semnalele de intrare sunt generate de un generator de cuvinte, iar formele de und sunt vizualizate cu un analizor logic. i de aceast dat intrrile sincrone J,K sunt meninute la 0 logic pentru a permite bistabilului s pstreze starea forat pe intrrile asincrone chiar i in prezena impulsului de ceas.

68

Bistabili

Figura 2.76 Circuit utilizat pentru simularea func ionrii unui bistabil JK cu comutare pe frontul negativ al impulsului de ceas i intrri asincrone active pe 0 logic n regim asincron

Rezultatele simulrii sunt prezentate n figura 2.80

Figura 2.80 Rezultatele ob inute n urma simulrii funcionrii unui bistabil JK cu comutare pe frontul negativ al impulsului de ceas i intrri asincrone active pe 0 logic n regim asincron

Se poate constata c 1. este respectat funcionarea unui bistabil R , S n sensul c prezena unui 0 logic pe S foreaz ieirea Q n 1, iar prezena unui 0 logic pe R foreaz ieirea Q n 0 logic; 2. semnalul de ceas nu are nici un efect asupra tranziiilor de la ieire. d2.) Simularea funcionrii n regim sincron Circuitul utilizat pentru simularea funcionrii unui bistabil JK cu comutare pe frontul negativ al impulsului de ceas i intrri asincrone active pe 0 logic este prezentat n figura 2.81. Ca i n celelalte cazuri se poate constata ca semnalele de intrare (J, K) sunt aplicate de un generator de cuvinte, formele de und rezultate n urma simulrii sunt vizualizate cu ajutorul unui analizor logic, iar semnalul de ceas este aplicat prin intermediul unui generator de impulsuri.

69

Circuite secveniale

Figura 2.81 Circuit utilizat pentru simularea func ionrii unui bistabil JK cu comutare pe frontul negativ al impulsului de ceas i intrri asincrone active pe 0 logic n regim asincron

Figura 2.82 prezint formele de und rezultate n urma simulrii.

Figura 2.82 Rezultatele ob inute n urma simulrii funcionrii unui bistabil JK cu comutare pe frontul negativ al impulsului de ceas i intrri asincrone active pe 0 logic n regim sincron

Analiza formelor de und - ca i n celelalte cazuri - trebuie fcut din perspectiva momentului in care au loc tranziiile (cnd) precum i a modului n care au loc aceste tranziii (cum). i. ii. Analiza de tip cnd; Tranziiile au loc pe frontul negativ al impulsului de ceas. Analiza de tip cum Momentul t1 J=0, K=1 foreaz Q=0 ; Q =1 Momentul t2 Momentul t3 Momentul t4 J=0, K=1 foreaz Q=0 Q =1 J=1, K=1 schimb starea Q=1 Q =0 J=1, K=1 schimb starea Q=0 Q =;1
70

Bistabili

Momentul t5 Momentul t6 Momentul t7

J=0, K=0 menin starea Q=0; Q =1 J=0, K=0 menin starea Q=0 Q =1; J=1, K=0 foreaz Q=1 Q =0;

e.) Descrierea funcionrii cu ajutorul VERILOG HDL O posibil descriere a unui bistabil JK cu comutare pe frontul negativ al impulsului de ceas i intrri asincrone active pe 0 logic cu ajutorul VERILOG HDL este prezentat n continuare. Programul utilizat pentru descrierea acestui tip de bistabil este:
module bistabil (J, K, Clock, Preset, Clear, ieire_Q); // definirea porturilor de intrare si ieire input J, K, Clock, Preset, Clear; output [0:1] ie ire_Q; // definire registre de lucru reg [0:1] ieire_Q; // modelarea tranzi iilor de stare always @ (negedge Clock or Clear or Preset) begin case ({Clear, Preset}) 2'b00:iesire_Q=2'b11; 2'b01:iesire_Q=2'b01; 2'b10:iesire_Q=2'b10; 2'b11: if (Clock) case ({J,K}) 2'b00: begin iesire_Q[0]=iesire_Q[0]; iesire_Q[1]=iesire_Q[1]; end 2'b01:iesire_Q=2'b01; 2'b10:iesire_Q=2'b10; 2'b11: begin iesire_Q[0]=~iesire_Q[0]; iesire_Q[1]=~iesire_Q[1]; end endcase begin iesire_Q[0]=iesire_Q[0]; iesire_Q[1]=iesire_Q[1]; end

else

endcase endmodule end

71

Circuite secveniale

Programul de testare este prezentat n continuare:


module testbench; // definirea porturilor de intrare si ieire reg Jx, Kx, Clockx, Presetx, Clearx; wire [0:1] Qx; // iniializarea intrrilor initial begin Jx=0; Kx=0; Clockx=0; Presetx=1; Clearx=1; end // modelare clock always begin #1 Clockx=~Clockx; end // modelare intrri always begin #3Jx=~Jx; #3Jx=~Jx; end always begin #6Kx=~Kx; #6Kx=~Kx; end always begin #17 Presetx=~Presetx; #17 Presetx=~Presetx; end always begin #23 Clearx=~Clearx; #23 Clearx=~Clearx; end // apelarea modului bistabil bistabil JKneg (Jx, Kx, Clockx, Presetx, Clearx, Qx); endmodule

Rezultatele simulrii obinute n urma executrii celor dou programe este prezentat n figura 2.83

72

Bistabili

Figura 2.83. Bistabil JK cu comutare pe frontul negativ al impulsului de ceas i intr ri asincrone active pe 0 logic

Se poate constata c rezultatele confirma tabelul de tranziii al unui bistabil JK i comutare pe frontul negativ al impulsului de ceas i care au intrri asincrone de tip RS active pe nivel 0 logic.

73

Registre Numrtoare

Capitolul 3 Registre i Numrtoare


Capitolul doi a prezentat principalele tipuri de bistabili. S-a putut astfel constata c indiferent de tip, bistabilul reprezint n ultim instan o unitate de memorie capabil s memoreze un singur bit. Registrele i numrtoarele sunt n principiu structuri digitale formate din bistabili, capabile s memoreze i funcie de situaie s proceseze simultan mai muli bii. Prezentul capitol i propune s prezinte principalele tipuri de registre sau numrtoare disponibile pe piaa sub form integrat, dar i noiunile eseniale legate de aceste tipuri de circuite. De altfel capitolul este structurat pe dou mari seciuni. Prima seciune este dedicat registrelor, iar cea de a doua numrtoarelor. Detaliind structura capitolului este: 3.1 Registre. 3.1.1 Preliminarii 3.1.2 Registru de deplasare de 4 bii universal bidirecional. 3.1.3 Registru de deplasare de 4 bii intrare paralel, ieire paralel 3.1.4 Registru de deplasare de 8 bii intrare paralel, ieire serie 3.1.5 Registru de deplasare de 8 bii intrare serie, ieire paralel 3.2 Numrtoare 3.2.1 Preliminarii 3.2.2 Numrtor de 4 bii binar asincron 3.2.3 Numrtor de 4 bii zecimal asincron 3.2.4 Numrtor de 4 bii binar sincron 3.2.5 Numrtor de 4 bii zecimal sincron

3.1 Registre
3.1.1 Preliminarii
Seciunea prezint noiunile generale referitoare la registre. Astfel sunt prezentate definiiile acceptate de literatura de specialitate, clasificri dar i descrierea VERILOG HDL simplificat a unui registru. a.) Definiie Circuit digital format din mai muli bistabili conectai astfel nct s poat executa anumite operaii cum ar fi memorarea simultan a mai multor bii (cuvnt digital), sau capacitatea de a circula informaia coninut ntr-un cuvnt digital;
73

Circuite secveniale

ObservaieCirculaia informaiei const n aplicarea unor proceduri specifice de tipul: deplasare stnga respectiv deplasare dreapta. Figura 3.1 prezint procedeul deplasare stnga.

Figura 3.1 Deplasare stnga ntr-un registru

Se poate observa c bitul B1 (stare prezent) trece pe poziia B0 (stare viitoare),bitul B2 (stare prezent) trece pe poziia B1 (stare viitoare), bitul B3 (stare prezent) trece pe poziia bitului B2 (stare viitoare) i aa mai departe. Bitul B7 al strii viitoare este nscris cu informaia existent pe intrarea SL (shift left) existent n cazul oricrui registru care efectueaz operaii de deplasare. Figura 3.2 expliciteaz arat modul n care se realizeaz aa numit deplasare dreapta Se poate observa c bitul B0 (stare prezent) trece pe poziia B1 (stare viitoare), bitul B1 (stare prezent) trece pe poziia B2 (stare viitoare), bitul B2 (stare prezent) trece pe poziia bitului B3 (stare viitoare) i aa mai departe. Bitul B0 al strii viitoare este nscris cu informaia existent pe intrarea SR (shift right) existent n cazul oricrui registru care efectueaz operaii de deplasare.

Figura 3.2 Deplasare dreapta ntr-un registru

b.) Clasificare Literatura de specialitate - pornind de la funciile ndeplinite de registre pune n eviden cteva tipuri general acceptate. Acestea sunt: Registru de memorie - grup de bistabili capabili da fi nscrii sau citii simultan; figura 3.3 prezint structura de principiu a unui registru de memorie. Se poate observa c acest registru este format din patru bistabili i ca atare dimensiunea registrului este de patru bii. Important de menionat este faptul c toi ce patru bistabili au acelai semnal de sincronizare (CLK)

74

Registre i Numrtoare

Figura 3.3 Registru de memorie de 4 bii

Grupri de registre (Register Files) grupri bidimensionale de bistabili; acestea permit adresarea (scriere sau citire) unui cuvnt digital. O posibil structur este prezentat n figura 3.4 Se poate constata c structura cuprinde patru registre de memorie - asemntoare celui prezentat n figura 3.3 care pot fi accesate separat - prin intermediul celor dou decodoare att n regim de scriere ct i n regim de citire.

Figura 3.4 Structura de principiu a unei grupri de registre

75

Circuite secveniale

Registru de deplasare - grup de bistabili care au capacitatea de a circula informaia existent n registru intre diferiii bistabili din structur (vezi fig. 3.1 i 3.2). Registre I/O registre utilizate n conversia paralel-serie sau serie-paralel; figurile 3.5, 3.6 i 3.7 prezint modul n care se realizeaz aceast conversie.

Fig. 3.5 Conversia serie paralel deplasare stnga

Fig. 3.6 Conversia serie paralel deplasare dreapta

Figura 3.7 Conversie paralel serie

c.) Descriere VERILOG HDL Evident exist o multitudine de posibiliti de a descrie un registru. n cele ce urmeaz se prezint dou programe prezente n literatura de specialitate pentru registre de deplasare. Exemplul 1 Registru deplasare stnga

module shiftreg(E, A, clk, rst); output A; input E; input clk, rst; reg A, B, C, D; always @ (posedge clk or posedge rst) begin if (rst) begin A <= 0; B <= 0; C <= 0; D <= 0; end else begin A <= B; B <= C; C <= D; D <= E; end end endmodule
Exemplul 2 Registru deplasare dreapta

76

Registre i Numrtoare

module shiftreg(E, A, clk, rst); output A; input E; input clk, rst; reg A, B, C, D; always @ (posedge clk or posedge rst) begin if (rst) begin A <= 0; B <= 0; C <= 0; D <= 0; end else begin D <= E; C <= D; B <= C; A <= B; end end endmodule 3.1.2 Registru de deplasare de 4 bii universal bidirecional
Registrul are capacitate de ncrcare paralel sau serial, iar ieirile sunt de tip paralel. Suplimentar exist posibilitatea de a efectua operaiuni de tip deplasare dreapta sau deplasare stnga. Pentru aceast situaie se utilizeaz intrri seriale. a.) Simbol Simbolurile utilizate pentru acest tip de registru sunt prezentate n figura 3.8 (standard ANSI) i figura 3.9 (standard DIN).

Figura 3.8 Registru de deplasare de 4 bii universal bidirecional standard ANSI

Figura 3.9 Registru de deplasare de 4 bi i universal bidirec ional standard DIN

b.) Notaii folosite


77

Circuite secveniale

A, B, C, D SL SR S0, S1

CLR CLK QA, QB QC, QD

intrri de date, sincrone, de tip paralel; intrare de date, sincron, de tip serial, utilizat n cazul n care registrul funcioneaz n regim deplasare stnga; intrare de date, sincron, de tip serial, utizat n cazul n care registrul funcioneaz n regim deplasare dreapta; intrri de control, sincrone; funcie de valorile logice aplicate la aceste intrri registrul funcioneaz n regim de ncrcare paralel sau serial, n cazul serial existnd posibilitate de a comanda deplasare stnga sau dreapta. intrare asincron, poziioneaz ieirile pe 0 logic intrare de sincronizare, tranziiile de la intrrile de date la ieire sunt efectuate pe frontul pozitiv (tranziii LH). ieiri date.

c.) Descrierea funcionrii Ca si n celelalte cazuri descrierea funcionrii se va face cu ajutorul tabelul de tranziii (tabelul 3.1).
Intrri control Intrri date Stare prezent Stare viitoare Mod In. serie Intrri paralel Ieiri paralel Ieiri paralel Clr Clk S1 S0 SL SR A B C D QA QB QC QD QA+QB+ QC+ QD+
0 0 0 0 0 0 0 0 1 1 1 1 1 0 0 0 0 1 1 1 1 0 0 0 0 1 0 0 1 1 0 0 1 1 0 0 1 1 0 _ X X X X X X X X X X X X X X X X X X X X X X X X X X X X X X X X X X X X X X X X X X X X X X X X X X X X X X X X X X X X X X X X X X X X X X X X X X X X X X X X X X qa qa qa qa qa X X X X X X X X qb qb qb qb qb
78

Observaii
Poziioneaz ieirile pe 0 Poziioneaz ieirile pe 0 Poziioneaz ieirile pe 0 Poziioneaz ieirile pe 0 Poziioneaz ieirile pe 0 Poziioneaz ieirile pe 0 Poziioneaz ieirile pe 0 Poziioneaz ieirile pe 0 Menine starea Menine starea Menine starea Incrcare serie SR depl. dreapta Menine starea

X X X X X X X X qc qc qc qc qc

X X X X X X X X qd qd qd qd qd

0 0 0 0 0 0 0 0 qa qa qa SR qa

0 0 0 0 0 0 0 0 qb qb qb qa qb

0 0 0 0 0 0 0 0 qc qc qc qb qc

0 0 0 0 0 0 0 0 qd qd qd qc qd

SR X X X

Registre i Numrtoare 1 1 1 1 1 1 0 1 1

X SL X X X X X X X

X X X

X X X

X X X

qa qa qa

qb qb qb

qc qc qc

qd qd qd

qb qa qa

qc qb qb

qd qc qc

SL qd qd

Incrcare serie SL depl. stanga Menine starea Menine starea

Tabelul 3.1 Tabel de tranziii pentru registrul de deplasare de 4 bii universal bidirec ional

Notaiile folosite sunt cele clasice i anume: _ X tranziie LH (low - high) a impulsului de ceas tranziie HL (high - low) sau 0, sau 1 logic pentru impusul de ceas; in fapt ntreaga durat a impulsului de ceas mai puin momentul de tranziie low high. 0 sau 1 logic (variabila poate avea orice valoare logic)

O variant simplificat i n multe cazuri mai util a acestui tabel de tranziii este prezentat n tabelul 3.2
Intrri Stare prezent Stare viitoare Mod In. serie Intrri paralel Ieiri paralel Ieiri paralel Clr Clk S1 S0 SL SR A B C D QA QB QC QD QA+QB+QC+ QD+
0 1 1 1 1 X 1 0 1 0 X 1 1 0 0 X X X X X X a X b X X X X c X X X X d X X X

Observaii

qa qb qc qd qa qb qc qd qa qb qc qd

0 a SR

0 b

0 c

X SR X SL X X X X X

qa qb

qa qb qc qd qb qc qd

Poziioneaz ieirile pe 0 Incrcare d paralel Inc.serie qc SRdepl. dr. Inc. serie SL SLdepl. st. 0

qa qb qc qd qa qb qc qd

Menine starea

Tabelul 3.2 Tabel de tranziii, variant simplificat, pentru registrul de deplasare de 4 bii universal bidirecional

Se pstreaz notaiile utilizate n tabelul 3.1. Se poate constata ca circuitul funcioneaz n dou regimuri de lucru: 1. Asincron, situaie n care exist o singur intrare de comand i anume CLR (clear). Cnd aceast intrare este n 0, logic ieirile sunt forate tot n 0 logic. 2. Sincron, situaie n care transferul datelor ctre ieire se face numai pe frontul pozitiv (tranziie LH) al impulsului de CLK. Suplimentar, se poate observa modul n care este procesat informaia aplicat la intrrile de control. Tabelul 3.2 pune n eviden existena a patru moduri de lucru iar tabelul 3.3 sintetizeaz acest aspect.
Mod de lucru
79

Intrri control

Circuite secveniale Menine starea Deplasare dreapta Deplasare stnga Comand ncrcare

S0 0 1 0 1

S1 0 0 1 1

Tabel 3.3 Tabel explicativ al modului in care intrrile de control comand modului de lucru al registrului de deplasare de 4 bii universal bidirecional

d.) Simularea funcionrii cu ajutorul pachetului de programe MULTISIM Simularea funcionrii s-a efectuat att pentru regimul asincron ct i pentru regimul sincron. d1.) Funcionare n regim asincron Circuitul utilizat pentru simularea funcionrii n regim asincron este prezentat n figura 3.10

Figura nr. 3.10 Circuit utilizat pentru simularea funcionrii n regim asincron a registrului de deplasare de 4 bii universal bidirecional
Se poate observa c intrrile de date A, B, C, D sunt conectate la +5V sau mas (funcie de situaie) iar intrrile CLR sau CLK sunt atacate cu generatoare de impulsuri. Intrrile S0 i S1 sunt conectate la +5V (1 logic) ceea ce face ca registrul s treac n modul de lucru comand ncrcare. Formele de und rezultate in urma simulrii sunt vizualizate cu ajutorul unui analizor logic i sunt prezentate n figura 3.11.

80

Registre i Numrtoare

Figura nr. 3.11. Formele de und rezultate in urma simulrii funcionrii n regim asincron a registrului de deplasare de 4 bii universal bidirecional

Figura 3.11 evideniaz urmtoarele: iii.) iv.) Analiza de tip cnd Analiza formelor de und pune n eviden faptul c n perioada de timp (intervalul t1 t2) n care semnalul aplicat pe intrarea CLR are valoarea logic 0 semnalul aplicat pe intrare CLK este inactiv. Analiza de tip cum: momentul t1 CLR=1; CLK= tranziie LH; S0=1; S1=1 foreaz QA=A; QB=B; QC=C; QD=D; momentul t2 CLR=0; CLK= X; S0=1; S1=1 foreaz QA=0; QB=0; QC=0; QD=0;

Concluzie: Rezultatele prezentate confirm tabelul de de tranziie 3.1. d2.) Funcionare n regim sincron deplasare stnga Circuitul utilizat pentru simularea funcionrii n regim sincron - deplasare stnga este prezentat n figura 3.12. Acesta impune S0=0 i S1=1.

81

Circuite secveniale

Figura 3.12 Circuit utilizat pentru simularea funcionrii n regim sincron - deplasare stnga - a registrului de deplasare de 4 bii universal bidirecional

Figura 3.13 Formele de und rezultate in


urma simulrii funcionrii n regim sincron -

deplasare stnga - a registrului de deplasare de 4 bi i universal bidirec ional

Figura 3.13 prezint rezultatele obinute n urma simulrii circuitului din figura 3.12 Aceast figur pune n eviden urmtoarele: i.) ii.) Analiza de tip cnd Analiza formelor de und pune n eviden faptul c tranziiile la ieire au loc numai pe tranziia LH a impulsului CLK. Analiza de tip cum: intervalul 0 - t1 registrul se gsete n starea iniial QA=0; QB=0; QC=0; QD=0 momentul t1; informaia existent anterior momentului t1 pe QD (0 logic) este transferat la ieirea QC, informaia existent anterior momentului t1 pe QC (0 logic) este transferat la ieirea QB; informaia existent anterior momentului t1 pe QB (0 logic) este transferat la ieirea QA; informaia existent la momentul t1 pe SL (1 logic) este transferat la ieirea QD; ieirea registrului devine: QA=0; QB=0; QC=0; QD=1; momentul t2; informaia existent anterior momentului t2 pe QD (1 logic) este transferat la ieirea QC, informaia existent anterior momentului t2 pe QC (0 logic) este transferat la ieirea QB; informaia existent anterior momentului t2 pe QB (0 logic) este transferat la ieirea QA; informaia existent la momentul t2 pe SL (1 logic) este transferat la ieirea QD; ieirea registrului devine: QA=0; QB=0; QC=1; QD=1; momentul t3; informaia existent anterior momentului t3 pe QD (1 logic) este transferat la ieirea QC, informaia existent
82

Registre i Numrtoare

anterior momentului t3 pe QC (1 logic) este transferat la ieirea QB; informaia existent anterior momentului t3 pe QB (0 logic) este transferat la ieirea QA; informaia existent la momentul t3 pe SL (0 logic) este transferat la ieirea QD; ieirea registrului devine: QA=0; QB=1; QC=1; QD=0; momentul t4; informaia existent anterior momentului t4 pe QD (0 logic) este transferat la ieirea QC, informaia existent anterior momentului t4 pe QC (1 logic) este transferat la ieirea QB; informaia existent anterior momentului t4 pe QB (1 logic) este transferat la ieirea QA; informaia existent la momentul t4 pe SL (0 logic) este transferat la ieirea QD; ieirea registrului devine: QA=1; QB=1; QC=0; QD=0; d2.) Funcionare n regim sincron deplasare dreapta Circuitul utilizat pentru simularea funcionrii n regim sincron - deplasare dreapta este prezentat n figura 3.12. Acesta impune S0=1 i S1=0. Figura 3.13 prezint rezultatele obinute n urma simulrii circuitului din figura 3.12. Aceast figur pune n eviden urmtoarele: i.) ii.) Analiza de tip cnd Analiza formelor de und pune n eviden faptul c tranziiile la ieire au loc numai pe tranziia LH a impulsului CLK. Analiza de tip cum: intervalul 0 - t1 registrul se gsete n starea iniial QA=0; QB=0; QC=0; QD=0 momentul t1; informaia existent anterior momentului t1 pe QA (0 logic) este transferat la ieirea QB, informaia existent anterior momentului t1 pe QB (0 logic) este transferat la ieirea QC; informaia existent anterior momentului t1 pe QC (0 logic) este transferat la ieirea QD; informaia existent la momentul t1 pe SL (1 logic) este transferat la ieirea QA; ieirea registrului devine: QA=1; QB=0; QC=0; QD=0; momentul t2; informaia existent anterior momentului t2 pe QA (1 logic) este transferat la ieirea QB, informaia existent anterior momentului t2 pe QB (0 logic) este transferat la ieirea QC; informaia existent anterior momentului t2 pe QC (0 logic) este transferat la ieirea QD; informaia existent la momentul t2 pe SL (1 logic) este transferat la ieirea QA; ieirea registrului devine: QA=1; QB=1; QC=0; QD=0;

83

Circuite secveniale

Figura 3.14 Circuit utilizat pentru simularea funcionrii n regim sincron - deplasare dreapta - a registrului de deplasare de 4 bii universal bidirecional

Figura 3.15 Formele de und rezultate in urma simulrii func ionrii n regim sincron deplasare dreapta - a registrului de deplasare
de 4 bii universal bidirecional

momentul t3; informaia existent anterior momentului t3 pe QA (1 logic) este transferat la ieirea QB, informaia existent anterior momentului t3 pe QB (1 logic) este transferat la ieirea QC; informaia existent anterior momentului t3 pe QC (0 logic) este transferat la ieirea QD; informaia existent la momentul t3 pe SL (0 logic) este transferat la ieirea QA; ieirea registrului devine: QA=0; QB=1; QC=1; QD=0; momentul t4; informaia existent anterior momentului t4 pe QA (0 logic) este transferat la ieirea QB, informaia existent anterior momentului t4 pe QB (1 logic) este transferat la ieirea QC; informaia existent anterior momentului t4 pe QC (1 logic) este transferat la ieirea QD; informaia existent la momentul t4 pe SL (0 logic) este transferat la ieirea QA; ieirea registrului devine: QA=0; QB=0; QC=1; QD=1; e.) Descrierea funcionrii existent n MULTISIM Multisim utilizeaz urmtoarea descriere a unui registrului de deplasare de 4 bii universal bidirecional
MODEL SHIFT_4BIDI d_chip ( ( behaviour= " +; TIL 4-BIT BIDIRECTIONAL UNIVERSAL SHIFT REGISTER +; 0 1 2 3 4 5 6 7 8 9 10 +/inputs CLK ~CLR S1 S0 SL SR A B C D +/outputs QA QB QC QD +/clock CLK + 4 4 2 +;SYNC +CLK CLR S0 S1 SL SR A B C D 84

Registre i Numrtoare
+X X H H X X X X X X +X X H L X X X X X X +X X L H X X X X X X +X X L L X X X X X X +;ASYNC +CLK CLR S0 S1 SL SR A B C D +X L X X X X X X X X +X X X X X X X X X X +/table 1 +CLK CLR S0 S1 SL SR A B C D F +X X X X X X X X X X X +/delay 8 +;input output Rise time Fall time + ~CLR QA X 3n + ~CLR QB X 3n + ~CLR QC X 3n + ~CLR QD X 3n + CLK QA 2n 2n + CLK QB 2n 2n + CLK QC 2n 2n + CLK QD 2n 2n +/constraint 31 +; Name Event From Event To + 'PULSE WIDTH' LH CLK HL CLK + 'PULSE WIDTH' HL ~CLR LH ~CLR + 'SETUP' LH S1 LH CLK + 'SETUP' LH S0 LH CLK + 'SETUP' HL S1 LH CLK + 'SETUP' HL S0 LH CLK + 'SETUP' HL SR LH CLK + 'SETUP' HL SL LH CLK + 'SETUP' HL A LH CLK + 'SETUP' HL B LH CLK + 'SETUP' HL C LH CLK + 'SETUP' HL D LH CLK + 'SETUP' LH SR LH CLK + 'SETUP' LH SL LH CLK + 'SETUP' LH A LH CLK + 'SETUP' LH B LH CLK + 'SETUP' LH C LH CLK + 'SETUP' LH D LH CLK + 'SETUP' HL ~CLR LH CLK + 'HOLD' LH CLK HL SR + 'HOLD' LH CLK HL SL + 'HOLD' LH CLK HL A + 'HOLD' LH CLK HL B + 'HOLD' LH CLK HL C + 'HOLD' LH CLK HL D + 'HOLD' LH CLK LH SR + 'HOLD' LH CLK LH SL + 'HOLD' LH CLK LH A + 'HOLD' LH CLK LH B + 'HOLD' LH CLK LH C + 'HOLD' LH CLK LH D +") X X X X
F X X F X

X X X X
F X X F X

X X X X
F X X F X

X X X X
F X X QA F0

A F1 SR F0
N L F0 QB F1

B F2 F0 F1
N L F1

C F3 F1 F2
N L F2 QC F2

D SL F2 F3
N L F3 QD F3

Min/Max MIN MIN MIN MIN MIN MIN MIN MIN MIN MIN MIN MIN MIN MIN MIN MIN MIN MIN MIN MIN MIN MIN MIN MIN MIN MIN MIN MIN MIN MIN MIN

Time 2n 2n 0n 0n 0n 0n 0n 0n 0n 0n 0n 0n 0n 0n 0n 0n 0n 0n 0n 0n 0n 0n 0n 0n 0n 0n 0n 0n 0n 0n 0n

3.1.3 Registru de deplasare de 4 bii intrare paralel, ieire paralel


85

Circuite secveniale

Acest registru de deplasare de patru bii are intrri intrri de tip paralel i ieiri de tip paralel, o intrare de control (shift/load) care comand ncrcarea paralel sau trecerea n mod de lucru deplasare dreapta, caz n care se utilizeaz o intrare de tip serial (DIN). Suplimentar exist i o intrare asincron care foreaz ieirile n 0 logic. a.) Simbol Simbolurile utilizate pentru acest tip de registru sunt prezentate n figura 3.16 (standard ANSI) i figura 3.17 (standard DIN).

Figura 3.16 Registru de deplasare de 4 bi i intrare paralel ieire paralel standard ANSI

Figura 3.17 Registru de deplasare de 4 bii intrare paralel ieire paralel standard DIN

b.) Notaii folosite


A, B, C, D DIN ~SH/LD intrri de date, sincrone, de tip paralel; intrare de date, sincron, de tip serial, utilizat n cazul n care registrul funcioneaz n regim deplasare dreapta intrare de control, sincron; dac pe aceast intrare se aplic 1 logic registrul trece n regim de ncrcare, transfernd informaia existent la intrrile parale n registru; dac pe aceast intrare se aplic 0 logic registrul trece n regim de deplasare dreapta situaie n care este activat intrarea serial DIN. intrare asincron, poziioneaz ieirile pe 0 logic intrare de sincronizare, tranziiile de la intrrile de date la ieire sunt efectuate pe frontul pozitiv (tranziii LH). ieiri date.

CLR CLK

QA, QB QC, QD c.) Descrierea funcionrii

Ca si n celelalte cazuri descrierea funcionrii se va face cu ajutorul tabelului de tranziii (tabelul 3.4).
Intr. control Intrri date ~SH/ In ser Intrri paralel Clr Clk LD DIN A B C D
0 0 0 0 _ X X X X X X X X X X

Stare prezent Stare viitoare Ieiri paralel Ieiri paralel QA QB QC QD QA+ QB+ QC+ QD+
X X X X
86

Observaii
Pozi ioneaz ieirile pe 0 Pozi ioneaz

X X

X X

0 0

0 0

0 0

0 0

Registre i Numrtoare ieirile pe 0 Pozi ioneaz ieirile pe 0 Pozi ioneaz ieirile pe 0

0 0 1 1 1 1

1 1 0 0 1 1

X X X X X DIN

X X X a X X

X X X b X X

X X X c X X

X X X d X X

X X

X X

X X

X X

0 0

0 0

0 0

0 0

qa qb qc qd qa qb qc qd qa qb qc qd
a b c d

Menine starea
Incrcare paralel

qa qb qc qd qa qb qc qd qa qb qc qd
DIN

Menine starea

Incrcare serie depl. dreapta Tabelul 3.4. Tabel de tranzi ii pentru registrul de deplasare de 4 bii, intrare paralel, ieire paralel

qa qb qc

Notaiile folosite sunt cele utilizate n tabelul 3.1 i anume: tranziie LH (low - high) a impulsului de ceas _ tranziie HL (high - low) sau 0, sau 1 logic pentru impusul de ceas; in fapt ntreaga durat a impulsului de ceas mai puin momentul de tranziie low high. X 0 sau 1 logic (variabila poate avea orice valoare logic) O variant simplificat a acestui tabel de tranziie este prezentat n tabelul 3.5
Intrri control Clr DIN Clk ~SH/LD
0 1 X X X X 0 1 X

1 DIN 1 X X

Intrari date Stare prezent Stare viitoare Intrari paralel Ieiri paralel Ieiri paralel Obserrvaii A B C D QA QB QC QD QA+ QB+ QC+ QD+ Poziioneaz X X X X qa qb qc qd 0 0 0 0 ieirile pe 0 Incrcare a b c d qa qb qc qd a b c d paralel Incrcare serie X X X X qa qb qc qd DIN qa qb qc depl. dreapta
X X X X

qa qb qc qd qa qb qc qd

Menine starea

Tabelul 3.5. Tabel simplificat de tranzi ii pentru registrul de deplasare de 4 bii, intrare paralel, ieire paralel

Notaiile utilizate sunt identice cu cele utilizate n tabelul 3.3. d.) Simularea funcionrii cu ajutorul pachetului de programe MULTISIM Simularea funcionrii s-a efectuat att pentru regimul asincron ct i pentru regimul sincron. d1.) Funcionare n regim asincron Circuitul utilizat pentru simularea funcionrii n regim asincron este prezentat n figura 3.18

87

Circuite secveniale

Figura nr. 3.18. Circuit utilizat pentru simularea funcionrii n regim asincron a registrului de deplasare de 4 bii intrare paralel, ieire paralel
Se poate observa c intrrile de date A, B, C, D sunt conectate la +5V sau mas (funcie de situaie) iar intrrile CLR sau CLK sunt atacate cu generatoare de impulsuri. Intrarea DIN este neconectat. Formele de und rezultate in urma simulrii sunt vizualizate cu ajutorul unui analizor logic si sunt prezentate n figura 3.19

Figura nr. 3.19. Formele de und rezultate in urma simulrii func ionrii n regim asincron a registrului de deplasare de 4 bi i intrare paralel, ieire paralel

Figura 3.19 evideniaz urmtoarele: i.) ii.) Analiza de tip cnd. Se poate observa c la momentul t2 ieirile (QA, QB, QC i QD) sunt poziionate pe 0 logic, independent de semnalele CLK sau ~SH/LD. Analiza de tip cum: momentul t1 CLR=1; CLK= tranziie LH; ~SH/LD=0; foreaz QA=A; QB=B; QC=C; QD=D; momentul t2 CLR=0; CLK= X; ; ~SH/LD=X, foreaz QA=0; QB=0; QC=0; QD=0;
88

Registre i Numrtoare

Concluzie: Rezultatele prezentate confirm tabelul de de tranziie 3.4. d2.) Funcionare n regim sincron deplasare dreapta Circuitul utilizat pentru simularea funcionrii n regim sincron - deplasare dreapta este prezentat n figura 3.20. Se poate observa c semnalele de control (~SH/LD, CLK i CLR) sunt aplicate prin intermediul unor generatoare de semnal logic, iar ieirea QD este conectat la intrarea DIN. Aceast conexiune permite observarea modului n care registrul opernd n regim de deplasare dreapta, recircul informaia existent n el.

Fig 3.20. Circuit utilizat pentru simularea funcionrii n regim sincron a registrului de deplasare de 4 bii intrare paralel, ieire paralel

Formele de und rezultate n urma simulrii funcionrii circuitului din figura 3.20 sunt prezentate n figura 3.21.Aceast figur pune n eviden urmtoarele: i.) ii.) Analiza de tip cnd Analiza formelor de und pune n eviden faptul c tranziiile la ieire au loc numai pe tranziia LH a impulsului CLK. Analiza de tip cum: intervalul 0 - t1 CLR=0 ceea ce foreaz QA=0; QB=0; QC=0; QD=0 momentul t2; CLR=1; ~SH/LD=0, CLK tranziie LH; informaia existent pe intrarea A este transferat la ieirea QA; informaia existent pe intrarea B este transferat la ieirea QB; informaia existent pe intrarea C este transferat la ieirea QC; informaia existent pe intrarea D este transferat la ieirea QD; ieirea registrului devine: QA=1; QB=0; QC=0; QD=0;

89

Circuite secveniale

Figura nr. 3.21. Formele de und rezultate in urma simulrii func ionrii n regim sincron a registrului de deplasare de 4 bii intrare paralel, ie ire paralel

momentul t3; informaia existent anterior momentului t3 pe QA (1 logic) este transferat la ieirea QB, informaia existent anterior momentului t3 pe QB (0 logic) este transferat la ieirea QC; informaia existent anterior momentului t3 pe QC (0 logic) este transferat la ieirea QD; informaia existent anterior la momentul t3 pe QD (0 logic) este transferat la prin intermediul intrrii DIN la ieirea QA; ieirea registrului devine: QA=0; QB=1; QC=0; QD=0; momentul t4; informaia existent anterior momentului t4 pe QA (0 logic) este transferat la ieirea QB, informaia existent anterior momentului t4 pe QB (1 logic) este transferat la ieirea QC; informaia existent anterior momentului t4 pe QC (0 logic) este transferat la ieirea QD; informaia existent anterior la momentul t3 pe QD (0 logic) este transferat la prin intermediul intrrii DIN la ieirea QA; ieirea registrului devine: QA=0; QB=0; QC=1; QD=0; momentul t5; informaia existent anterior momentului t5 pe QA (0 logic) este transferat la ieirea QB, informaia existent anterior momentului t5 pe QB (0 logic) este transferat la ieirea QC; informaia existent anterior momentului t5 pe QC (1 logic) este transferat la ieirea QD; informaia existent anterior la momentul t3 pe QD (0 logic) este transferat la prin intermediul intrrii DIN la ieirea QA; ieirea registrului devine: QA=0; QB=0; QC=0; QD=1; e.) Descrierea funcionrii existent n MULTISIM Multisim utilizeaz urmtoarea descriere a unui registrului de deplasare de 4 bii intrare paralel, ieire paralel.
.MODEL SHIFT_4PIPO d_chip ( behaviour= " +; TIL PARALLEL-ACCESS SHIFT REGISTER +/inputs CLK ~CLR ~SH/LD DIN A B C D +/outputs QA QB QC QD 90

Registre i Numrtoare
+/clock CLK + 4 4 2 +;SYNC +;CLK ~CLR ~SH/LD DIN A B C +X X L X X X X +X X H L X X X +X X H H X X X +X X X X X X X +;ASYNC +;CLK ~CLR ~SH/LD DIN A B C +X L X X X X X +X H X X X X X +/table 1 +;CLK ~CLR ~SH/LD D A B C +X X X X X X X +/delay 8 +;input output Rise time Fall time + ~CLR QA X 3n + ~CLR QB X 3n + ~CLR QC X 3n + ~CLR QD X 3n + CLK QA 2n 2n + CLK QB 2n 2n + CLK QC 2n 2n + CLK QD 2n 2n +/constraint 25 +; Name Event From Event + 'PULSE WIDTH' LH CLK HL + 'PULSE WIDTH' HL ~CLR LH + 'SETUP' HL ~SH/LD LH + 'SETUP' HL DIN LH + 'SETUP' HL A LH + 'SETUP' HL B LH + 'SETUP' HL C LH + 'SETUP' HL D LH + 'SETUP' LH DIN LH + 'SETUP' LH A LH + 'SETUP' LH B LH + 'SETUP' LH C LH + 'SETUP' LH D LH + 'SETUP' HL ~CLR LH + 'RELEASE' LH SH/LD LH + 'HOLD' LH CLK HL + 'HOLD' LH CLK HL + 'HOLD' LH CLK HL + 'HOLD' LH CLK HL + 'HOLD' LH CLK HL + 'HOLD' LH CLK LH + 'HOLD' LH CLK LH + 'HOLD' LH CLK LH + 'HOLD' LH CLK LH + 'HOLD' LH CLK LH +")

D X X X X D X X D X

F X X X X F X X F X

F X X X X F X X F X

F X X X X F X X F X

F X X X X F X X F X

NF A D D F0 NF L F0 QA F0

NF B F0 F0 F1 NF L F1 QB F1

NF C F1 F1 F2 NF L F2 QC F2

NF D F2 F2 F3 NF L F3 QD F3

To CLK ~CLR CLK CLK CLK CLK CLK CLK CLK CLK CLK CLK CLK CLK CLK DIN A B C D DIN A B C D

Min/Max MIN MIN MIN MIN MIN MIN MIN MIN MIN MIN MIN MIN MIN MIN MAX MIN MIN MIN MIN MIN MIN MIN MIN MIN MIN

Time 2n 2n 0n 0n 0n 0n 0n 0n 0n 0n 0n 0n 0n 0n 0n 0n 0n 0n 0n 0n 0n 0n 0n 0n 0n

3.1.4 Registru de deplasare de 8 bii intrare paralel, ieire serie

91

Circuite secveniale

Registrul are 8 intrri (notate A, B, C, D, E, F, G, H) i o singur ieire notat QH. In structura lui se gsesc 8 bistabili a cror ieiri vor fi notate n continuare QA, QB, QC, QD, QE, QF, QG, QH. In funcionare normal acest tip de registru de multe ori numit registru serial deplaseaz datele de la ieirea QA spre ieirea QH sincron cu frontul LH al impulsului de ceas. Registrul are i facilitate de ncrcare dac se aplic 0 logic pe intrarea de control ~SH/LD.

a.) Simbol
Figura 3.22 prezint simbolul acestui registru n standard ANSI, iar figura 3.23 prezint simbolul acestui registru n standard DIN.

Figura 3.22 Registru de deplasare de 8 bi i intrare paralel ieire serie standard ANSI

Figura 3.23 Registru de deplasare de 8 bii intrare paralel ieire serie standard DIN

b.) Notaii folosite


A, B, C, D E, F, G, H SER ~SH/LD intrri de date, sincrone, de tip paralel; intrare de date, sincron, de tip serie; intrare de control, sincron; dac pe aceast intrare se aplic 1 logic registrul trece n regim de ncrcare, transfernd informaia existent la intrrile paralel n registru; dac pe aceast intrare se aplic 0 logic registrul trece n regim de deplasare dreapta situaie n care este activat intrarea serial SER; intrare de sincronizare, tranziiile de la intrrile de date la ieire sunt efectuate pe frontul pozitiv (tranziii LH). intrare de control care invalideaz impulsul de ceas; ieire date

CLK INH QH

c.) Descrierea funcionrii Ca si n celelalte cazuri descrierea funcionrii se va face cu ajutorul tabelului de tranziii (tabelul 3.6).
Intrri control Intrari date Stare prezent ~Sh/Ld Inh Clk Int. Intr. paralel Registru intern Out
92

Stare viitoare Registru intern Out

Observaii

Registre i Numrtoare

Ser A G H QA QG QH QH QA+ QG+QH+ QH+


0 0 0 0 1 1 1 1 Incrcare paralel Incrcare 0 X a g h X X X X a g h h paralel Incrcare 1 _ X a g h X X X X a g h h paralel Incrcare 1 X a g h X X X X a g h h paralel Menine 0 _ X X X X qa qg qh qh qa qg qh qh starea Incrcare serie 0 SER X X X X qa qg qh qh SER qf qg qg SER depl. dreapta Menine 1 _ X X X X qa qg qh qh qa qg qh qh starea Menine 1 X X X X qa qg qh qh qa qg qh qh starea Tabelul 3.6. Tabel de tranzi ii pentru registrul de deplasare de 8 bii, intrare paralel, ieire serie 0 _ X a g h X X X X a

Notaiile folosite sunt cele utilizate n tabelul 3.1 i anume: tranziie LH (low - high) a impulsului de ceas _ tranziie HL (high - low) sau 0, sau 1 logic pentru impusul de ceas; in fapt ntreaga durat a impulsului de ceas mai puin momentul de tranziie low high. X 0 sau 1 logic (variabila poate avea orice valoare logic) O variant simplificat a acestui tabel de tranziie este prezentat n tabelul 3.7
Intrri control ~Sh/Ld Inh Clk
0 1 1 1 X X

Intrri date Stare prezent Stare viitoare Int Intr. paralel Registru intern Out Registru intern Out Ser A G H QA QG QH QH QA+ QG+QH+ QH+
X a g h qa qg qh qh a

Observaii

Incrcare paralel Menine 0 0 X X X X X qa qg qh qh qa qg qh qh starea Inc. serie SER 0 SER X X X X qa qg qh qh SER qf qg qg depl. dreapta Menine 1 X X X X X X qa qg qh qh qa qg qh qh starea Tabelul 3.7. Tabel simplificat de tranzi ii pentru registrul de deplasare de 8 bii, intrare paralel, ieire serie

Notaiile utilizate sunt identice cu cele utilizate n tabelul 3.3. d.) Simularea funcionrii cu ajutorul pachetului de programe MULTISIM Simularea funcionrii s-a efectuat att pentru regimul asincron ct i pentru regimul sincron utiliznd un singur circuit. Acesta este prezentat n figura 3.24

93

Circuite secveniale

Figura 3.24 Circuit utilizat pentru simularea funcionrii n regim descrcarea registrului de deplasare de 8 bi i intrare paralel, ieire serie

Se poate constata c intrrile de date sunt conectate dup cum este prezentat mai jos: {A=1; B=0; C=1; D=1; E=0; F=0; G=1; H=1, SER =0}. Intrrile de control ~SH/LD CLK i INH sunt conectate la generatoare de impulsuri. Rezultatele obinute n urma simulrii funcionarii circuitului din figura 3.24 sunt prezentate in figura 3.25

Figura nr. 3.25. Formele de und rezultate in urma simulrii funcionrii n regim deplasare a registrului de deplasare de 8 bi i intrare paralel, ieire serie

Aceast figur pune n eviden urmtoarele: i.) ii.) Analiza de tip cnd Analiza formelor de und pune n eviden faptul c tranziiile la ieire au loc numai pe tranziia LH a impulsului CLK att timp ct pe intrarea INH semnalul are valoare 0 logic. Analiza de tip cum: intervalul 0 - t1 ; INH=1 ; semnalul de ceas (CLK) este invalidat i ca atare starea registrului rmne nemodificat. momentul t1; INH=0 (valideaz impulsul de ceas); ~SH/LD=1 (registrul trece n regim deplasare dreapta), CLK=tranziie LH;
94

Registre i Numrtoare

informaia existent pe intrarea H (1 logic) este transferat la ieirea QH; momentul t2; INH=0 (valideaz impulsul de ceas); ~SH/LD=1 (registrul trece n regim deplasare dreapta), CLK=tranziie LH; informaia existent pe intrarea G (1 logic) este transferat la ieirea QH; momentul t3; INH=0 (valideaz impulsul de ceas); ~SH/LD=1 (registrul trece n regim deplasare dreapta), CLK=tranziie LH; informaia existent pe intrarea F (0 logic) este transferat la ieirea QH; momentul t4; INH=0 (valideaz impulsul de ceas); ~SH/LD=1 (registrul trece n regim deplasare dreapta), CLK=tranziie LH; informaia existent pe intrarea E (0 logic) este transferat la ieirea QH; momentul t5; INH=0 (valideaz impulsul de ceas); ~SH/LD=1 (registrul trece n regim deplasare dreapta), CLK=tranziie LH; informaia existent pe intrarea D (1 logic) este transferat la ieirea QH; momentul t6; INH=0 (valideaz impulsul de ceas); ~SH/LD=1 (registrul trece n regim deplasare dreapta), CLK=tranziie LH; informaia existent pe intrarea C (1 logic) este transferat la ieirea QH; momentul t7; INH=0 (valideaz impulsul de ceas); ~SH/LD=1 (registrul trece n regim deplasare dreapta), CLK=tranziie LH; informaia existent pe intrarea B (0 logic) este transferat la ieirea QH; momentul t8; INH=0 (valideaz impulsul de ceas); ~SH/LD=1 (registrul trece n regim deplasare dreapta), CLK=tranziie LH; informaia existent pe intrarea A (1 logic) este transferat la ieirea QH; Concluzie : Registrul realizeaz conversia paralel serie; e.) Descrierea funcionrii existent n MULTISIM Multisim utilizeaz urmtoarea descriere a unui registrului de deplasare de 8 bii intrare paralel, ieire serie.
.MODEL SHIFT_8PIN d_chip ( behaviour= " +; TIL 8-BIT SHIFT REGISTER WIT PARALLEL LOAD +/inputs CLK SH/~LD INH SER A B C D E F G H +/outputs QH +/clock CLK + 8 3 1 +;SYNC 95

Circuite secveniale
+;CLK SH/~LD X L F F F X X X +;CLK SH/~LD X H F F F X X X +;CLK SH/~LD X H F F F X X X +;ASYNC +;CLK SH/~LD X X F F F X X X +/table 1 +;CLK SH/~ LD X X F F F X X X +/delay 6 +;input + SH/~LD +CLK +H +/constraint 40 +;Name + 'PULSE WIDTH' + 'PULSE WIDTH' + 'PULSE WIDTH' + 'SETUP' + 'SETUP' + 'SETUP' + 'SETUP' + 'SETUP' + 'SETUP' + 'SETUP' + 'SETUP' + 'SETUP' + 'SETUP' + 'SETUP' + 'SETUP' + 'SETUP' + 'SETUP' + 'SETUP' + 'SETUP' + 'SETUP' + 'SETUP' + 'SETUP' + 'SETUP' + 'SETUP' + 'SETUP' + 'SETUP' + 'SETUP' + 'SETUP' + 'SETUP' + 'SETUP' + 'SETUP'
CLKINH X F F X X CLKINH H F F X X CLKINH L F F X X SER X F X SER X F X SER X F X SER X F X SER X F X A X F X A X F X A X F X A X F X A X F X B X NF A B X NF F0 B X NF SER B X NF F0 B X QH F7 Rise time 31n 24n 27n From CLK CLK SH/~LD INH SER SER SH/~LD A B C D E F G H A B C D E G H CLK CLK CLK CLK CLK CLK CLK CLK CLK 96 Event HL LH LH HL HL HL LH LH LH LH LH LH LH LH LH LH LH LH LH LH LH LH HL HL HL HL HL HL HL HL LH To CLK CLK SH/~LD CLK CLK CLK CLK SH/~LD SH/~LD SH/~LD SH/~LD SH/~LD SH/~LD SH/~LD SH/~LD SH/~LD SH/~LD SH/~LD SH/~LD SH/~LD SH/~LD SH/~LD A B C D E F G H A C X NF B C X NF F1 C X NF F0 D X NF C NF F2 NF F1 D X D X NF F2 NF D NF F3 E X E X NF F3 E X NF E NF F4 F X NF F F X NF F5 F X NF F4 F X NF F5 F X G X NF G G X NF F6 G X NF F5 G X NF F6 G X H X NF H H X NF F7 H X NF F6 H X NF F7 H X

F X F X F X

CLKINH X F F F X X X CLKINH X F F F X X X output QH QH QH Event LH HL HL HL HL LH LH HL HL HL HL HL HL HL HL LH LH LH LH LH LH LH LH LH LH LH LH LH LH LH LH

C D E X X X NF NF NF NF F1 F2 F3 F4 C X D X E X

Fall time 40n 31n 27n Min/Max MIN MIN MIN MIN MIN MIN MIN MIN MIN MIN MIN MIN MIN MIN MIN MIN MIN MIN MIN MIN MIN MIN MIN MIN MIN MIN MIN MIN MIN MIN MIN Time 25n 20n 15n 30n 20n 20n 20n 0n 0n 0n 0n 0n 0n 0n 0n 0n 0n 0n 0n 0n 0n 0n 0n 0n 0n 0n 0n 0n 0n 0n 0n

Registre i Numrtoare
+ 'SETUP' + 'SETUP' + 'SETUP' + 'SETUP' + 'SETUP' + 'SETUP' + 'SETUP' +) LH LH LH LH LH LH LH CLK CLK CLK CLK CLK CLK CLK LH LH LH LH LH LH LH B C D E F G H MIN MIN MIN MIN MIN MIN MIN 0n 0n 0n 0n 0n 0n 0n

3.1.5 Registru de deplasare de 8 bii, intrare serie, ieire paralel


Acest registru de 8 bii are o intrare serie (notat D) i 8 ieiri de tip paralel (notate QA, QB, QC, QD, QE, QF, QG, QH). a.) Simbol Simbolurile utilizate pentru acest tip de registru sunt prezentate n figura 3.8 (standard ANSI) i figura 3.9 (standard DIN).

Figura 3.26 Registru de 8 bii intrare serie ieire paralel standard ANSI

Figura 3.27 Registru 8 bi i intrare serie ieire paralel standard DIN

b.) Notaii folosite


D CLR CLK QA, QB QC, QD QE, QF QG, QH intrare de date, sincron, de tip serie; intrare asincron, poziioneaz ieirile pe 0 logic intrare de sincronizare, tranziiile de la intrrile de date la ieire sunt efectuate pe frontul pozitiv (tranziii LH). ieiri date.

c.) Descrierea funcionrii Descrierea funcionrii se va face cu ajutorul tabelului de tranziii (tabelul 3.8).

97

Circuite secveniale

Intrri Stare prezent Stare viitoare Clr Clk D QA QB QC QD QE QF QG QH QA+QB+ QC+QD+QE+ QF+ QG+QH+
0 0 1 1 _ X X X X X X X X X 0 0 qa D 0 0 qb qa 0 0 qc qb 0 0 qd qc 0 0 qe qd 0 0 qf qe 0 0 qg qf 0 0 qh qg

Observaii
Pozi ioneaz ieirile pe 0 Pozi ioneaz ieirile pe 0 Men ine starea Incrcare serie D depl. dreapta

X X X X X X X X X
_ X qa qb qc qd qe qf qg qh

D qa qb qc qd qe qf qg qh

Tabelul 3.8. Tabel de tranzi ii pentru registrul de deplasare de 8 bii, intrare serie, ieire paralel

Notaiile folosite sunt cele utilizate n tabelul 3.1 i anume: _ X tranziie LH (low - high) a impulsului de ceas tranziie HL (high - low) sau 0, sau 1 logic pentru impusul de ceas; in fapt ntreaga durat a impulsului de ceas mai puin momentul de tranziie low high. 0 sau 1 logic (variabila poate avea orice valoare logic)

c.) Simularea funcionrii cu ajutorul pachetului de programe MULTISIM Simularea funcionrii s-a efectuat numai pentru regimul sincron utiliznd un singur circuit. Acesta este prezentat n figura 3.28

Figura 3.28 Circuit utilizat pentru simularea func ionrii n regim sincron al registrului de deplasare de 8 bi i intrare serie, ieire paralel

Se poate observa c pe intrarea de date D semnalul este generat de un generator de impulsuri. Acelai tip de generator este utilizat i pentru de sincronizare de ceas (CLK). Semnalul este vizualizat cu ajutorul unui analizor logic. Rezultatele simulrii sunt prezentate n figura 3.29

98

Registre i Numrtoare

Figura nr. 3.29. Formele de und rezultate in urma simulrii func ionrii n regim sincron a registrului de deplasare de 8 bi i intrare serie, ieire paralel

Aceast figur pune n eviden urmtoarele: i.) ii.) Analiza de tip cnd Analiza formelor de und pune n eviden faptul c tranziiile la ieire au loc numai pe tranziia LH a impulsului CLK. Analiza de tip cum: momentul t1; CLK=tranziie LH; D=1; informaia prezent pe intrarea D (1 logic) este transferat pe ieirea QA; informaia existent - anterior acestui moment pe ieirea - QA (0 logic) este transferat pe ieirea QB; informaia existent - anterior acestui moment - pe ieirea QB (0 logic) este transferat pe ieirea QC; informaia existent - anterior acestui moment - pe ieirea QC (0 logic) este transferat pe ieirea QD; informaia existent - anterior acestui moment - pe ieirea QD (0 logic) este transferat pe ieirea QE; informaia existent - anterior acestui moment - pe ieirea QE (0 logic) este transferat pe ieirea QF; informaia existent - anterior acestui moment - pe ieirea QF (0 logic) este transferat pe ieirea QG; informaia existent - anterior acestui moment - pe ieirea QG (0 logic) este transferat pe ieirea QH; starea registrului devine QA=1, QB=0, QC=0, QD=0, QE=0, QF=0, QG=0, QH=0; momentul t2; CLK=tranziie LH; D=0; informaia prezent pe intrarea D (0 logic) este transferat pe ieirea QA; informaia existent - anterior acestui moment - pe ieirea QA (1 logic) este transferat pe ieirea QB; informaia existent - anterior acestui moment - pe ieirea QB (0 logic) este transferat pe ieirea QC; informaia existent - anterior acestui moment - pe ieirea QC (0 logic) este transferat pe ieirea QD; informaia existent - anterior acestui moment - pe ieirea QD (0 logic) este transferat pe ieirea QE; informaia existent - anterior
99

Circuite secveniale

acestui moment - pe ieirea QE (0 logic) este transferat pe ieirea QF; informaia existent - anterior acestui moment - pe ieirea QF (0 logic) este transferat pe ieirea QG; informaia existent - anterior acestui moment - pe ieirea QG (0 logic) este transferat pe ieirea QH;starea registrului devine QA=0, QB=1, QC=0, QD=0, QE=0, QF=0, QG=0, QH=0; momentul t3; CLK=tranziie LH; D=0; informaia prezent pe intrarea D (0 logic) este transferat pe ieirea QA; informaia existent - anterior acestui moment - pe ieirea QA (0 logic) este transferat pe ieirea QB; informaia existent - anterior acestui moment - pe ieirea QB (1 logic) este transferat pe ieirea QC; informaia existent - anterior acestui moment - pe ieirea QC (0 logic) este transferat pe ieirea QD; informaia existent - anterior acestui moment - pe ieirea QD (0 logic) este transferat pe ieirea QE; informaia existent - anterior acestui moment - pe ieirea QE (0 logic) este transferat pe ieirea QF; informaia existent - anterior acestui moment - pe ieirea QF (0 logic) este transferat pe ieirea QG; informaia existent - anterior acestui moment - pe ieirea QG (0 logic) este transferat pe ieirea QH;starea registrului devine QA=0, QB=0, QC=1, QD=0, QE=0, QF=0, QG=0, QH=0; momentul t4; CLK=tranziie LH; D=1; informaia prezent pe intrarea D (1 logic) este transferat pe ieirea QA; informaia existent - anterior acestui moment - pe ieirea QA (0 logic) este transferat pe ieirea QB; informaia existent - anterior acestui moment - pe ieirea QB (0 logic) este transferat pe ieirea QC; informaia existent - anterior acestui moment - pe ieirea QC (1 logic) este transferat pe ieirea QD; informaia existent - anterior acestui moment - pe ieirea QD (0 logic) este transferat pe ieirea QE; informaia existent - anterior acestui moment - pe ieirea QE (0 logic) este transferat pe ieirea QF; informaia existent - anterior acestui moment - pe ieirea QF (0 logic) este transferat pe ieirea QG; informaia existent - anterior acestui moment - pe ieirea QG (0 logic) este transferat pe ieirea QH;starea registrului devine QA=1, QB=0, QC=0, QD=1, QE=0, QF=0, QG=0, QH=0; momentul t5; CLK=tranziie LH; D=0; informaia prezent pe intrarea D (0 logic) este transferat pe ieirea QA; informaia existent - anterior acestui moment - pe ieirea QA (1 logic) este transferat pe ieirea QB; informaia existent - anterior acestui moment - pe ieirea QB (0 logic) este transferat pe ieirea QC; informaia existent - anterior acestui moment - pe ieirea QC (0 logic) este transferat pe ieirea QD; informaia
100

Registre i Numrtoare

existent - anterior acestui moment - pe ieirea QD (1 logic) este transferat pe ieirea QE; informaia existent - anterior acestui moment - pe ieirea QE (0 logic) este transferat pe ieirea QF; informaia existent - anterior acestui moment - pe ieirea QF (0 logic) este transferat pe ieirea QG; informaia existent - anterior acestui moment - pe ieirea QG (0 logic) este transferat pe ieirea QH; starea registrului devine QA=1, QB=0, QC=0, QD=1, QE=0, QF=0, QG=0, QH=0; momentul t6; CLK=tranziie LH; D=0; informaia prezent pe intrarea D (0 logic) este transferat pe ieirea QA; informaia existent - anterior acestui moment - pe ieirea QA (1 logic) este transferat pe ieirea QB; informaia existent - anterior acestui moment - pe ieirea QB (0 logic) este transferat pe ieirea QC; informaia existent - anterior acestui moment - pe ieirea QC (0 logic) este transferat pe ieirea QD; informaia existent - anterior acestui moment - pe ieirea QD (1 logic) este transferat pe ieirea QE; informaia existent - anterior acestui moment - pe ieirea QE (0 logic) este transferat pe ieirea QF; informaia existent - anterior acestui moment - pe ieirea QF (0 logic) este transferat pe ieirea QG; informaia existent - anterior acestui moment - pe ieirea QG (0 logic) este transferat pe ieirea QH; starea registrului devine QA=1, QB=0, QC=0, QD=1, QE=0, QF=0, QG=0, QH=0; momentul t7; CLK=tranziie LH; D=1; informaia prezent pe intrarea D (1 logic) este transferat pe ieirea QA; informaia existent - anterior acestui moment - pe ieirea QA (0 logic) este transferat pe ieirea QB; informaia existent - anterior acestui moment - pe ieirea QB (0 logic) este transferat pe ieirea QC; informaia existent - anterior acestui moment - pe ieirea QC (1 logic) este transferat pe ieirea QD; informaia existent - anterior acestui moment - pe ieirea QD (0 logic) este transferat pe ieirea QE; informaia existent - anterior acestui moment - pe ieirea QE (0 logic) este transferat pe ieirea QF; informaia existent - anterior acestui moment - pe ieirea QF (1 logic) este transferat pe ieirea QG; informaia existent - anterior acestui moment - pe ieirea QG (0 logic) este transferat pe ieirea QH; starea registrului devine QA=1, QB=0, QC=0, QD=1, QE=0, QF=0, QG=0, QH=0; momentul t8; CLK=tranziie LH; D=0; informaia prezent pe intrarea D (0 logic) este transferat pe ieirea QA; informaia existent - anterior acestui moment - pe ieirea QA (1 logic) este transferat pe ieirea QB; informaia existent - anterior acestui moment - pe ieirea QB (0 logic) este transferat pe
101

Circuite secveniale

ieirea QC; informaia existent - anterior acestui moment - pe ieirea QC (0 logic) este transferat pe ieirea QD; informaia existent - anterior acestui moment - pe ieirea QD (1 logic) este transferat pe ieirea QE; informaia existent - anterior acestui moment - pe ieirea QE (1 logic) este transferat pe ieirea QF; informaia existent - anterior acestui moment - pe ieirea QF (0 logic) este transferat pe ieirea QG; informaia existent - anterior acestui moment - pe ieirea QG (1 logic) este transferat pe ieirea QH; starea registrului devine QA=0, QB=12, QC=0, QD=0, QE=1, QF=0, QG=0, QH=1; Concluzie : Registrul realizeaz conversia serie paralel; e.) Descrierea funcionrii existent n MULTISIM Multisim utilizeaz urmtoarea descriere a unui registrului de deplasare de 8 bii intrare paralel, ieire serie.
.MODEL SHIFT_8POUT d_chip ( behaviour= " +; TIL 8-BIT PARALLEL-OUT SHIFT REGISTER +/inputs CLK ~CLR D +/outputs QA QB QC QD QE QF QG QH +/clock CLK + 8 3 2 +;SYNC +;CLK CLR D F F F X X H X X X N N N N N N D F0 F1 F2 F3 F4 +;CLK CLR D F F F X X L X X X N N N N N N D F0 F1 F2 F3 F4 +;CLK CLR D F F F X X X X X X N N N N N N F0 F1 F2 F3 F4 F5 +;ASYNC +;CLK CLR D F F F X L X X X X N N N N N N L L L L L L +;CLK CLR D F F F X X X X X X N N N N N N F0 F1 F2 F3 F4 F5 +/table 1 +;CLK CLR D F F F X L X X X X QA QB QC QD QE QF F0 F1 F2 F3 F4 F5 +/delay 16 +;input output Rise time Fall time + ~CLR QA X 4n

F X N F5 F X F X N F6 F X N L F X N F6 F X N F5

F X F X F X

F X N F6 F X N F6 F X N F7 F X N L F X N F7 F X QH F7

F X F X F X

F X F X F X

F X F X

F X F X

F X F X

F X QG F6

F X

F X

102

Registre i Numrtoare
+ ~CLR QB + ~CLR QC + ~CLR QD + ~CLR QE + ~CLR QF + ~CLR QG + ~CLR QH + CLR QA + CLR QB + CLR QC + CLR QD + CLR QE + CLR QF + CLR QG + CLR QH +/constraint 9 +; Name + 'PULSE WIDTH' + 'PULSE WIDTH' + 'PULSE WIDTH' + 'SETUP' + 'SETUP' + 'SETUP' + 'SETUP' + 'HOLD' + 'HOLD' +") X X X X X X X 3n 3n 3n 3n 3n 3n 3n 3n
Event LH HL HL HL LH HL LH HL HL From CLK CLK ~CLR D D D D CLK CLK

4n 4n 4n 4n 4n 4n 4n 3n 3n 3n 3n 3n 3n 3n 3n
Event HL LH LH HL HL LH LH HL LH To CLK CLK ~CLR CLK CLK ~CLR ~CLR D D Min/Max MIN MIN MIN MIN MIN MIN MIN MIN MIN Time 2n 2n 2n 0n 0n 0n 0n 0n 0n

3.2 Numrtoare
Subcapitolul conine cinci seciuni i anume: 1. Preliminarii dedicat noiunilor principale utilizate n domeniu; 2. Numrtor binar de 4 bii asincron; 3. Numrtor zecimal asincron; 4. Numrtor binar de 4 bii sincron; 5. Numrtor zecimal sincron.

3.2.1 Preliminarii
Seciunea prezint noiunile generale referitoare la numrtoare. Astfel sunt prezentate definiiile acceptate de literatura de specialitate, clasificri dar i descrierea VERILOG HDL simplificat a unui numrtor. a.) Definiie Numrtorul este un circuit digital - format din mai muli bistabili capabil s execute numai anumite secvene de stri bine determinate fr a exista condiionri suplimentare pentru tranziia ntre stri.
103

Circuite secveniale

Observaie: Numrtoarele sunt singurele sisteme digitale complexe n funcionarea crora nu exist condiionri suplimentare pentru tranziia ntre stri.

b.) Clasificare
Literatura de specialitate prezint mai multe moduri de clasificare funcie de: I. Mecanismul de tranziie ntre stri (analiza de tip cnd) sau II. Modul de ordonare al strilor (analiza de tip cum). I. Funcie de mecanismul de tranziie sunt evideniate dou mari categorii: I.a.) numrtoare asincrone i I.b.) numrtoare sincrone. I.a) O posibil structur pentru un numrtor asincron este prezentat n figura 3.30. Se poate constata c semnalul de intrare IN comand bascularea primului bistabil din structur iar ieirea acestuia QA, comand tranziia celui de-al doilea bistabil. La rndul su ieirea acestui al doilea bistabil QB, comand tranziia celui de-al treilea bistabil, iar ieirea celui de-al treilea bistabil QC, comand tranziia celui de-al patrulea bistabil. Evident (n acest caz) timpul de tranziie dintre stri - definit ca diferena dintre momentul aplicrii semnalului de intrare IN i momentul stabilizrii ieirilor QA, QB, QC i QD este egal cu suma timpilor de tranziie a celor patru bistabili.

Figura 3.30 Numr tor binar asincron de 4 bii realizat cu bistabili de tip JK

I.b) O posibil structur pentru un numrtor sincron este prezentat n figura 3.31. In cazul numrtorului prezentat n figura 3.31 se poate constata c cei patru bistabili comut simultan semnalul de intrare n acest caz fiind chiar semnalul de ceas (CLK).

Figura 3.31 Numrtor binar sincron de 4 bi i realizat cu bistabili de tip JK

104

Registre i Numrtoare

II. Funcie de modul de ordonare al strilor sunt evideniate urmtoarele categorii de numrtoare: II.a) II.b) Numrtoare binare, numrtoare n cod Gray, numrtoare zecimale, numrtoare n inel sau numrtoare Jhonson. Numrtoare care efectueaz numrarea n sens cresctor (direct) sau numrtoare care efectueaz numrarea n sens descresctor (invers).

Numrtorul binar Tabelul 3.9 prezint modul de alocare al strilor asociate funcionrii unui numrtor binar de patru bii.
Stare zecimal QD 0 0 1 0 2 0 3 0 4 0 5 0 6 0 7 0 8 1 9 1 10 1 11 1 12 1 13 1 14 1 15 1 Stare binar QC QB 0 0 0 0 0 1 0 1 1 0 1 0 1 1 1 1 0 0 0 0 0 1 0 1 1 0 1 0 1 1 1 1 QA 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1

Tabel nr. 3.9 Modul de alocare al strilor asociate funcionrii numrtorului binar de patru bii

Analiza tabelului 3.9 evideniaz faptul c pentru codificarea strilor se utilizeaz codul binar. Tabelul 3.10 pune n eviden modul n care este codificat informaia zecimal n cod binar. Se constat c fiecare bit asociat unei ieiri a numrtorului binar este ponderat conform tabelului 3.10
23 QD 0 22 QC 1 21 QB 0 20 QA 1

Tabelul 3.10 Tabel explicativ al conversiei binar zecimal

Astfel bitul asociat ieirii QA are ponderea 20, bitul asociat ieirii QB are ponderea 21, bitul asociat ieirii QC are ponderea 22, iar bitul asociat ieirii
105

Circuite secveniale

QD are ponderea 2 . In conformitate cu acest tabel, starea notat 5din tabelul 3.9 este codificat binar 0101. Relaia (3.1) expliciteaz acest exemplu.

0101 B = 0 2 3 + 1 2 2 + 0 21 + 1 2 0 = 4 + 1 = 5 Z (3.1)
Acest tip de numrtor poate numra att n sens cresctor ct i descresctor. Tranziia ntre stri poate fi prezentat comod utiliznd grafurile de tranziie. Figura 3.32 expliciteaz modul de tranziie ntre stri pentru acest tip de numrtor pentru numrare n sens cresctor, iar figura 3.33 expliciteaz modul de tranziie ntre stri pentru acest tip de numrtor pentru numrare n sens descresctor.

Figura nr. 3.32 Graful de fluen asociat funcionrii numrtorului binar de patru bii cu numrare n sens cresctor

Figura nr. 3.33 Graful de fluen asociat funcionrii numrtorului binar de patru bii cu numrare n sens descresctor

Se constat c acest tip de numrtor prezint n funcionare 16 stri distincte codificate binar. In cazul numrrii n sens direct, numrtorul numr de la starea 0 pn la starea 15 dup care se reia ciclul. In cazul numrrii n sens invers, numrtorul numr de la starea 15 pn la starea 0 dup care se reia ciclul. Numrtorul binar n cod Gray. Tabelul 3.11 descrie modul de alocare al strilor asociate funcionarii unui numrtor binar de 4 bii dar n cod Gray.

106

Registre i Numrtoare

Stare Stare binar zecimal QD QC QB QA 0 0 0 0 0 1 0 0 0 1 2 0 0 1 1 3 0 0 1 0 4 0 1 1 0 5 0 1 1 1 6 0 1 0 1 7 0 1 0 0 8 1 1 0 0 9 1 1 0 1 10 1 1 1 1 11 1 1 1 0 12 1 0 1 0 13 1 0 1 1 14 1 0 0 1 15 1 0 0 0


Tabel nr. 3.11 Modul de alocare al strilor asociate funcionrii numrtorului binar n cod Gray de patru bii

In cazul numrtorului n cod Gray se constat c oricare dou stri difer doar printr-un singur bit. Figura 3.34 arat modul n care sunt efectuate tranziiile ntre cele 16 stri ale unui unui numrtor binar n cod Gray, n cazul numrrii n sens cresctor. Funcionarea este asemntoarea cu cea a numrtorului binar prezentat anterior.

Figura nr. 3.34 Graful de fluen asociat func ionrii numrtorului binar de patru bii n cod Gray cu numrare n sens cresctor

Se observ c numrtorul numr de la starea 0 pn la starea 15 dup care reia ciclul. Numrtorul zecimal Tabelul 3.12 prezint modul n care sunt codificate cele zece stri ale unui numrtor zecimal.
Stare zecimal 1 0 1 QD 2 0 0
107

Stare binar QC QB 3 4 0 0 0 0

QA 5 0 1

Circuite secveniale 1 2 3 4 5 6 7 8 9 2 0 0 0 0 0 0 1 1 3 0 0 1 1 1 1 0 0 4 1 1 0 0 1 1 0 0 5 0 1 0 1 0 1 0 1

Tabel nr. 3.12 Modul de alocare al strilor asociate funcionrii numrtorului zecimal

Se constat c cele zece stri sunt identice cu primele zece stri ale numrtorului n cod binar. Figura 3.35 expliciteaz modul de tranziie ntre stri pentru numrtorul zecimal n cazul numrrii n sens cresctor, iar figura 3.36 expliciteaz modul de tranziie ntre stri pentru acest tip de numrtor pentru numrare n sens descresctor.

Figura nr. 3.35 Graful de fluen asociat func ionrii numr torului zecimal de patru bii cu numrare n sens cresctor

Figura nr. 3.36 Graful de fluen asociat funcionrii numrtorului zecimal de patru bii cu numrare n sens descresctor

Numrtorul n inel In cazul numrtorului n inel alocarea strilor este prezentat n tabelul 3.13,
Stare zecimal QD 0 0 1 0 2 0 3 1 Stare binar QC QB 0 0 0 1 1 0 0 0 QA 1 0 0 0

Tabel nr. 3.13 Modul de alocare al strilor asociate funcionrii numrtorului n inel de patru bii

Figura 3.37 prezint modul n care evolueaz numrtorul n inel numrrii directe.
108

n cazul

Registre i Numrtoare

Figura nr. 3.37 Graful de fluen asociat funcionrii numrtorului n inel de patru bii cu numrare n sens cresctor

Se poate observa c bitul de valoare 1 este circulat ntre cele patru stri. In fapt este vorba de un registru de deplasare. Astfel informaia existent pe ieirea QD este transferat la ieirea QA, informaia existent anterior pe ieirea QA este transferat pe ieirea QB, informaia existent anterior pe ieirea QB este transferat pe ieirea QC, iar n final informaia existent anterior pe ieirea QC este transferat pe ieirea QD. Exemplificnd, se poate observa c n conformitate cu figura 3.37 Starea notat 2 (0100) evolueaz spre starea notat 3 (1000) conform acestui algoritm. Numrtorul de tip Jhonson. Tabelul 3.14 prezint modul de alocare al strilor pentru numrtorul de tip Jhonson.
Stare zecimal QD 0 0 1 0 2 0 3 0 4 1 5 1 6 1 7 1 Stare binar QC QB 0 0 0 0 0 1 1 1 1 1 1 1 1 0 0 0 QA 0 1 1 1 1 0 0 0

Tabel nr. 3.14 Modul de alocare al strilor asociate funcionrii numrtorului Jhonson de patru bii

Figura 3.38 prezint modul n care evolueaz numrtorul Jhonson n cazul numrrii directe.

Figura nr. 3.38 Graful de fluen asociat funcionrii numrtorului Jhonson de patru bii cu numrare n sens cresctor
109

Circuite secveniale

Numrtorul de tip Jhonson opereaz asemntor numrtorului n inel. In principiu este vorba tot de un registru de deplasare cu observaia c transferul informaiei ntre ieirea QD i ieirea QA se face prin complementarea acesteia. Mai exact dac valoarea bitului asociat ieirii QD este 1 logic aceasta este transferat cu valoarea 0 logic. Restul transferurilor este identic celui descris pentru numrtorul n inel. c.) Descriere VERILOG HDL In mod uzual pentru descrierea numrtoarelor se pot folosi tehnicile clasice de descriere (organigram, tabel de tranziii, sau grafuri de fluena). Trebuie totui menionat c organigramele sunt rar folosite ntruct ntre tranziiile ntre stri nu exist nici un fel de condiionri. Modul n care sunt utilizate tabelele de tranziii, sau grafurile de fluen va fi prezentat n seciunile urmtoare. Prezenta seciune i propune s prezinte modul n care este utilizat limbajul VERILOG HDL pentru descrierea funcionrii unui numrtor cu numrare n sens direct. Exemplul este preluat din literatura de specialitate.

module up_counter (out, enable, clk, reset); // Port de ieire output [7:0] out; // Port de intrare input enable, clk, reset; // Variabile interne reg [7:0] out; // Descriere numrtor always @(posedge clk) if (reset) begin out <= 8'b0 ; end else if (enable) begin out <= out + 1; end endmodule 3.2.2 Numrtor de 4 bii binar asincron
Numrtorul conine 4 bistabili i pori adiionale care permit ca numrtorul s poat fi utilizat n patru moduri:
110

Registre i Numrtoare

1. Modul de lucru 1. Numrtor cu 2 stri realizat prin utilizarea unui singur bistabil din structur. Acest mod de lucru este utilizat pentru divizarea la 2. 2. Modul de lucru 2. Numrtor cu 8 stri realizat prin utilizarea a 3 bistabili din structur. Acest mod de lucru este utilizat pentru divizarea la 8. 3. Modul de lucru 3. Numrtor cu 16 stri realizat prin utilizarea tuturor celor 4 bistabili din structur. Tranziia ntre stri se efectueaz conform grafului de fluen prezentat n figura 3.32. 4. Modul de lucru 4. Numrtor cu 16 stri realizat prin utilizarea tuturor celor 4 bistabili din structur. Tranziia ntre stri nu se efectueaz conform grafului de fluen prezentat n figura 3.32.

a.) Simbol
Figura 3.39 prezint simbolul numrtorului binar de 4 bii unui n standard ANSI, iar Figura 3.40 prezint simbolul numrtorului binar de 4 bii unui n standard DIN

Figura 3.39 Numrtor binar asincron de 4 bii standard ANSI

Figura 3.40 Numr tor binar asincron de 4 bii standard DIN

b.) Notaii folosite


A, B R0(1), R0(2) QA, QB QC, QD intrri de date, asincrone, utilizate n procesul de numrare; intrri de control, asincrone; funcie de valorile logice aplicate la aceste intrri numrtorul funcioneaz n regim de numrare sau este poziionat pe 0 logic (QA=0; QB=0; QC=0; QD=0). ieiri date.

c.) Descrierea funcionrii


Tabelul 3.15 prezint modul de comand al numrtorului funcie de valorile asociate intrrilor de control.
Intrri control R0(1) R0(2) 0 0 0 1 1 0 1 1 Observaii
Numr Numr Numr Poziioneaz ieirile pe 0
111

Circuite secveniale Tabelul 3.15. Tabel de adevr privind rolul intr rilor de control

Dup cum a fost menionat acest numrtor poate opera n 4 moduri de lucru funcie de modul n care sunt conectate intrrile.

c1.) Modul de lucru 1. Semnalul de intrare se aplic pe intrarea A iar semnalul de ieire se culege de la ieirea QA
Descrierea funcionrii cu ajutorul tabelului de tranziii. Tabelul 3.16 prezint modul de codificare al strilor
Stare Stare binar zecimal QD QC QB QA 0 0 0 0 0 1 0 0 0 1 Tabel nr. 3.16 Modul de codificare al strilor asociate func ionrii numrtorului binar de 4 bi i n regimul 1 de lucru

Tabelul simplificat de tranziii este prezentat n tabelul 3.17


QD 0 0 Stare prezent QC QB QA 0 0 0 0 0 1 QD+ 0 0 Stare viitoare QC+ QB+ QA+ 0 0 1 0 0 0

Tabelul nr. 3.17. Tabel de tranziii simplificat pentru numrtorul binar asincron n regim de numrare pn la 2 modul 1 de lucru.

Descrierea funcionrii cu ajutorul grafului de fluen. Graful de fluen asociat funcionrii numrtorului binar n modul de lucru 1 este prezentat n figura 3.41. Se constat c numrtorul evolueaz numai ntre starea 0 i 1, concluzie ce reiese i din analiza tabelului 3.17

Figura 3.41 Graful de fluen asociat func ionrii numrtorului binar de 4 bii n modul de lucru 1.

Simularea funcionrii cu ajutorul Multisim. Schema utilizat este prezentat n figura 3.42.
112

Registre i Numrtoare

Figura 3.42 Circuit utilizat pentru simularea funcionrii numrtorului binar n regim de numrare pn la 2 modul 1 de lucru.

Se observ c semnalul de intrare se aplic pe intrarea A prin intermediul unui generator de impulsuri. Intrrile de control sunt atacate cu ajutorul unui alt generator de impulsuri care are rolul ca iniial s poziioneze ieirile numrtorului pe 0 logic pentru ca apoi s poziioneze numrtorul n regim de numrare. Rezultatele simulrii sunt prezentate n figura 3.43

Figura 3.43 Formele de und obinute prin simularea func ionrii circuitului din figura 3.42

iii.) iv.)

Analiza de tip cnd Analiza formelor de und pune n eviden faptul c tranziiile la ieire au loc numai la ieirea QA pe tranziia HL a impulsului aplicat pe intrarea A. Analiza de tip cum: momentul t1; intrrile de control au valorile: R0(1)=1; R0(2)=1; registrul se gsete n starea iniial QA=0; QB=0; QC=0; QD=0 momentul t2; intrrile de control au valorile: R0(1)=0; R0(2)=0; registrul este n regim de numrare i trece n starea QA=1; QB=0; QC=0; QD=0; momentul t3; intrrile de control au valorile: R0(1)=0; R0(2)=0; registrul este n regim de numrare i trece n starea QA=0; QB=0; QC=0; QD=0;

113

Circuite secveniale

momentul t4; intrrile de control au valorile: R0(1)=0; R0(2)=0; registrul este n regim de numrare i trece n starea QA=1; QB=0; QC=0; QD=0;

c2.) Modul de lucru 2. Semnalul de intrare se aplic pe intrarea B iar semnalul de ieire se culege de la ieirile QB, QC, QD.
Descrierea funcionrii cu ajutorul tabelului de tranziii. Tabelul 3.18 prezint modul n care sunt codificate strile n acest caz.
Stare zecimal QD 0 0 1 0 2 0 3 0 4 1 5 1 6 1 7 1 Stare binar QC QB 0 0 0 1 1 0 1 1 0 0 0 1 1 0 1 1 QA 0 0 0 0 0 0 0 0

Tabel nr. 3.18 Modul de codificare al strilor asociate func ionrii numrtorului binar de 4 bi i n regimul 2 de lucru

Tabelul de tranziii asociat funcionrii numrtorului binar de 4 bii n regimul 2 de lucru este prezentat n tabelul 3.19.
QD 0 0 0 0 1 1 1 1 Stare prezent QC QB QA 0 0 0 0 1 0 1 0 0 1 1 0 0 0 0 0 1 0 1 0 0 1 1 0 QD+ 0 0 0 1 1 1 1 0 Stare viitoare QC+ QB+ 0 1 1 0 1 1 0 0 0 1 1 0 1 1 0 0 QA+ 0 0 0 0 0 0 0 0

Tabelul nr. 3.19 Tabel de tranziii simplificat pentru numrtorul binar asincron n regim de numrare pn la 8 modul 2 de lucru.

Descrierea funcionrii cu ajutorul grafului de fluen. Graful de fluen asociat funcionrii numrtorului binar de 4 bii n regimul 2 de lucru este prezentat n figura 3.44.

114

Registre i Numrtoare

Figura 3.44 Graful de fluen asociat funcionrii numrtorului binar de 4 bii n modul de lucru 2.

Simularea funcionrii cu ajutorul Multisim. Schema utilizat este prezentat n figura 3.44.

Figura 3.44 Circuit utilizat pentru simularea func ionrii numr torului binar n regim de numrare pn la 8 modul 2 de lucru.

Se observ c semnalul se aplic pe intrarea B prin intermediul unui generator de impulsuri. Intrrile de control sunt atacate prin intermediul unui alt generator de impulsuri care iniial poziioneaz numrtorul n starea QA=0, QB=0, QC=0, QD=0 iar ulterior poziioneaz numrtorul n starea de numrare. Ieirile valide sunt QB, QC i QD. Formele de und rezultate n urma simulrii sunt prezentate n figura 3.45

Figura 3.45 Formele de und ob inute prin simularea funcionrii circuitului din figura 3.44

115

Circuite secveniale

i.)

ii.)

Analiza de tip cnd Formele de und pun n evidena faptul ca tranziiile de la ieire au loc pe frontul HL al impulsului de comand. Fiind un numrtor asincron tranziia HL de la intrarea B comand tranziia la ieirea QB, tranziia HL de la ieirea QB comand tranziia la ieirea QC, iar tranziia HL de la ieirea QC comand tranziia la ieirea QD. Este adevrat ca acest lucru este mai puin uor de observat n figura 3.45 ntruct timpii de tranziie sunt mult mai mici dect duratele impulsurilor. Analiza de tip cum: momentul t1; intrrile de control au valorile: R0(1)=1; R0(2)=1; registrul se gsete n starea iniial QA=0; QB=0; QC=0; QD=0 momentul t2; intrrile de control au valorile: R0(1)=0; R0(2)=0; registrul este n regim de numrare i trece n starea QA=0; QB=1; QC=0; QD=0; momentul t3; intrrile de control au valorile: R0(1)=0; R0(2)=0; registrul este n regim de numrare i trece n starea QA=0; QB=0; QC=1; QD=0; momentul t4; intrrile de control au valorile: R0(1)=0; R0(2)=0; registrul este n regim de numrare i trece n starea QA=1; QB=1; QC=1; QD=0; momentul t5; intrrile de control au valorile: R0(1)=0; R0(2)=0; registrul este n regim de numrare i trece n starea QA=0; QB=0; QC=0; QD=1; momentul t6; intrrile de control au valorile: R0(1)=0; R0(2)=0; registrul este n regim de numrare i trece n starea QA=0; QB=1; QC=0; QD=1; momentul t7; intrrile de control au valorile: R0(1)=0; R0(2)=0; registrul este n regim de numrare i trece n starea QA=0; QB=0; QC=1; QD=1; momentul t8; intrrile de control au valorile: R0(1)=0; R0(2)=0; registrul este n regim de numrare i trece n starea QA=0; QB=1; QC=1; QD=1; momentul t9; intrrile de control au valorile: R0(1)=0; R0(2)=0; registrul este n regim de numrare i trece n starea QA=0; QB=0; QC=0; QD=01;

c3.) Modul de lucru 3. Semnalul de intrare se aplic pe intrarea A iar semnalul de ieire se culege de la ieirile QA, QB, QC, QD. In plus ieirea QA trebuie conectat la intrarea B. Descrierea funcionrii cu ajutorul tabelului de tranziii. Tabelul 3.9 prezint modul n care sunt codificate strile n acest caz. Tabelul de tranziii asociat
116

Registre i Numrtoare

funcionrii numrtorului binar de 4 bii n regimul 3 de lucru este prezentat n tabelul 3.20
QD 0 0 0 0 0 0 0 0 1 1 1 1 1 1 1 1 Stare prezent QC QB QA 0 0 0 0 0 1 0 1 0 0 1 1 1 0 0 1 0 1 1 1 0 1 1 1 0 0 0 0 0 1 0 1 0 0 1 1 1 0 0 1 0 1 1 1 0 1 1 1 QD+ 0 0 0 0 0 0 0 1 1 1 1 1 1 1 1 0 Stare viitoare QC+ QB+ QA+ 0 0 1 0 1 0 0 1 1 1 0 0 1 0 1 1 1 0 1 1 1 0 0 0 0 0 1 0 1 0 0 1 1 1 0 0 1 0 1 1 1 0 1 1 1 0 0 0

Tabelul nr. 3.20 Tabel de tranzi ii simplificat pentru numr torul binar asincron n regim de numrare pn la 16 modul 3 de lucru.

Descrierea funcionrii cu ajutorul grafului de fluen. Graful de fluen asociat funcionrii numrtorului binar de 4 bii n regimul 3 de lucru este prezentat n figura 3.32. Simularea funcionrii cu ajutorul Multisim. Schema utilizat este prezentat n figura 3.46. Se constat dup cum a fost deja amintit c semnalul de intrare, generat de un generator de impulsuri, este aplicat pe intrarea A, iar ieirea QA este conectat la intrarea B.

Figura 3.46. Circuit utilizat pentru simularea func ionrii numrtorului binar n regim de numrare pn la 16 modul 3 de lucru.

117

Circuite secveniale

Formele de und rezultate n urma simulrii funcionrii circuitului prezentat n figura 3.46 sunt prezentate n figura 3.47

Figura 3.47 Formele de und ob inute prin simularea funcionrii circuitului din figura 3.46

i.)

ii.)

Analiza de tip cnd Formele de und pun n evidena faptul ca tranziiile de la ieire au loc pe frontul HL al impulsului de comand. Fiind un numrtor asincron tranziia HL de la intrarea A comand tranziia la ieirea QA, tranziia HL de la ieirea QA comand tranziia la ieirea QB,tranziia HL de la ieirea QB comand tranziia la ieirea QC, iar tranziia HL de la ieirea QC comand tranziia la ieirea QD. Este adevrat ca acest lucru este mai puin uor de observat n figura 3.47 ntruct timpii de tranziie sunt mult mai mici dect duratele impulsurilor. Analiza de tip cum: momentul t1; intrrile de control au valorile: R0(1)=1; R0(2)=1; registrul se gsete n starea iniial QA=0; QB=0; QC=0; QD=0 momentul t2; intrrile de control au valorile: R0(1)=0; R0(2)=0; registrul este n regim de numrare i trece n starea QA=1; QB=0; QC=0; QD=0; momentul t3; intrrile de control au valorile: R0(1)=0; R0(2)=0; registrul este n regim de numrare i trece n starea QA=0; QB=1; QC=0; QD=0; momentul t4; intrrile de control au valorile: R0(1)=0; R0(2)=0; registrul este n regim de numrare i trece n starea QA=1; QB=1; QC=0; QD=0; momentul t5; intrrile de control au valorile: R0(1)=0; R0(2)=0; registrul este n regim de numrare i trece n starea QA=0; QB=0; QC=1; QD=0;

118

Registre i Numrtoare

momentul t6; intrrile de control au valorile: R0(1)=0; R0(2)=0; registrul este n regim de numrare i trece n starea QA=1; QB=0; QC=1; QD=0; momentul t7; intrrile de control au valorile: R0(1)=0; R0(2)=0; registrul este n regim de numrare i trece n starea QA=0; QB=1; QC=1; QD=0; momentul t8; intrrile de control au valorile: R0(1)=0; R0(2)=0; registrul este n regim de numrare i trece n starea QA=1; QB=1; QC=1; QD=0; momentul t9; intrrile de control au valorile: R0(1)=0; R0(2)=0; registrul este n regim de numrare i trece n starea QA=0; QB=0; QC=0; QD=1; momentul t10; intrrile de control au valorile: R0(1)=0; R0(2)=0; registrul este n regim de numrare i trece n starea QA=1; QB=0; QC=0; QD=1; momentul t11; intrrile de control au valorile: R0(1)=0; R0(2)=0; registrul este n regim de numrare i trece n starea QA=0; QB=1; QC=0; QD=1; momentul t12; intrrile de control au valorile: R0(1)=0; R0(2)=0; registrul este n regim de numrare i trece n starea QA=1; QB=1; QC=0; QD=1; momentul t13; intrrile de control au valorile: R0(1)=0; R0(2)=0; registrul este n regim de numrare i trece n starea QA=0; QB=0; QC=1; QD=1; momentul t14; intrrile de control au valorile: R0(1)=0; R0(2)=0; registrul este n regim de numrare i trece n starea QA=1; QB=0; QC=1; QD=1; momentul t15; intrrile de control au valorile: R0(1)=0; R0(2)=0; registrul este n regim de numrare i trece n starea QA=0; QB=1; QC=1; QD=1; momentul t16 intrrile de control au valorile: R0(1)=0; R0(2)=0; registrul este n regim de numrare i trece n starea QA=1; QB=1; QC=1; QD=1; momentul t17; intrrile de control au valorile: R0(1)=0; R0(2)=0; registrul este n regim de numrare i trece n starea QA=0; QB=0; QC=0; QD=01;

c4.) Modul de lucru 4. Semnalul de intrare se aplic pe intrarea B iar semnalul de ieire se culege de la ieirile QA, QB, QC, QD. In plus ieirea QD trebuie conectat la intrarea A.
Descrierea funcionrii cu ajutorul tabelului de tranziii. Tabelul 3.21 prezint modul n care sunt codificate strile n acest caz.
119

Circuite secveniale

Stare zecimal QD 0 0 1 0 2 0 3 0 4 0 5 0 6 0 7 0 8 1 9 1 10 1 11 1 12 1 13 1 14 1 15 1

Stare binar QC QB 0 0 1 0 0 1 1 1 0 0 1 0 0 1 1 1 0 0 1 0 0 1 1 1 0 0 1 0 0 1 1 1

QA 0 0 0 0 1 1 1 1 0 0 0 0 1 1 1 1

Tabel nr. 3.21 Modul de codificare al strilor asociate func ionrii numrtorului binar de 4 bi i n regimul 4 de lucru

Modul de tranziie ntre diferitele stri este prezentat n tabelul 3.22.


QA 0 0 0 0 0 0 0 0 1 1 1 1 1 1 1 1 Stare prezent QB QC QD 0 0 0 1 0 0 0 1 0 1 1 0 0 0 1 1 0 1 0 1 1 1 1 1 0 0 0 1 0 0 0 1 0 1 1 0 0 0 1 1 0 1 0 1 1 1 1 1 QA+ 0 0 0 0 0 0 0 1 1 1 1 1 1 1 1 0 Stare viitoare QB+ QC+ QD+ 1 0 0 0 1 0 1 1 0 0 0 1 1 0 1 0 1 1 1 1 1 0 0 0 1 0 0 0 1 0 1 1 0 0 0 1 1 0 1 0 1 1 1 1 1 0 0 0

Tabelul nr. 3.22. Tabel de tranziii simplificat pentru numrtorul binar asincron n regim de numrare pn la 16 modul 4 de lucru

120

Registre i Numrtoare

Descrierea funcionrii cu ajutorul grafului de fluen. Graful de fluen asociat funcionrii numrtorului binar de 4 bii n regimul 4 de lucru este prezentat n figura 3.48.

Figura 3.48. Graful de fluen asociat funcionrii numrtorului binar de 4 bii n modul de lucru 4.

Simularea funcionrii cu ajutorul Multisim. Schema utilizat este prezentat n figura 3.46. Se constat dup cum a fost deja amintit c semnalul de intrare, generat de un generator de impulsuri, este aplicat pe intrarea A, iar ieirea QA este conectat la intrarea B.

Figura 3.49. Circuit utilizat pentru simularea func ionrii numr torului binar n regim de numrare pn la 16 modul 4 de lucru

Rezultatele simulrii funcionrii circuitului din figura 3.49 este prezentat n figura 3.50. i.) Analiza de tip cnd Formele de und pun n evidena faptul ca tranziiile de la ieire au loc pe frontul HL al impulsului de comand. Fiind un numrtor asincron tranziia HL de la intrarea B comand tranziia la ieirea QB, tranziia HL de la ieirea QB comand tranziia la ieirea QC, tranziia HL de la ieirea QC comand tranziia la ieirea QD, iar tranziia HL de la ieirea QD comand tranziia la ieirea QA. Este adevrat ca acest lucru este mai puin uor de observat n figura 3.49 ntruct timpii de tranziie sunt mult mai mici dect duratele impulsurilor. ii.) Analiza de tip cum:
121

Circuite secveniale

Intervalul 0- t0; intrrile de control au valorile: R0(1)=1; R0(2)=1; registrul se gsete n starea iniial QA=0; QB=0; QC=0; QD=0 momentul t0; intrrile de control au valorile: R0(1)=0; R0(2)=0; registrul este n regim de numrare i trece n starea QA=0; QB=1; QC=0; QD=0;

Figura 3.50 Formele de und obinute prin simularea funcionrii circuitului din figura 3.48

momentul t1; intrrile de control au valorile: R0(1)=0; R0(2)=0; registrul este n regim de numrare i trece n starea QA=0; QB=0; QC=1; QD=0; momentul t2; intrrile de control au valorile: R0(1)=0; R0(2)=0; registrul este n regim de numrare i trece n starea QA=0; QB=1; QC=1; QD=1; momentul t3; intrrile de control au valorile: R0(1)=0; R0(2)=0; registrul este n regim de numrare i trece n starea QA=1; QB=0; QC=0; QD=1; momentul t4; intrrile de control au valorile: R0(1)=0; R0(2)=0; registrul este n regim de numrare i trece n starea QA=0; QB=1; QC=0; QD=1; momentul t5; intrrile de control au valorile: R0(1)=0; R0(2)=0; registrul este n regim de numrare i trece n starea QA=0; QB=0; QC=1; QD=1; momentul t6; intrrile de control au valorile: R0(1)=0; R0(2)=0; registrul este n regim de numrare i trece n starea QA=0; QB=1; QC=1; QD=1; momentul t7; intrrile de control au valorile: R0(1)=0; R0(2)=0; registrul este n regim de numrare i trece n starea QA=1; QB=0; QC=0; QD=0;
122

Registre i Numrtoare

momentul t8; intrrile de control au valorile: R0(1)=0; R0(2)=0; registrul este n regim de numrare i trece n starea QA=1; QB=1; QC=0; QD=0; momentul t9; intrrile de control au valorile: R0(1)=0; R0(2)=0; registrul este n regim de numrare i trece n starea QA=1; QB=0; QC=1; QD=0; momentul t10; intrrile de control au valorile: R0(1)=0; R0(2)=0; registrul este n regim de numrare i trece n starea QA=1; QB=1; QC=1; QD=0; momentul t11; intrrile de control au valorile: R0(1)=0; R0(2)=0; registrul este n regim de numrare i trece n starea QA=1; QB=0; QC=0; QD=1; momentul t12; intrrile de control au valorile: R0(1)=0; R0(2)=0; registrul este n regim de numrare i trece n starea QA=1; QB=1; QC=0; QD=1; momentul t13; intrrile de control au valorile: R0(1)=0; R0(2)=0; registrul este n regim de numrare i trece n starea QA=1; QB=0; QC=1; QD=1; momentul t14 intrrile de control au valorile: R0(1)=0; R0(2)=0; registrul este n regim de numrare i trece n starea QA=1; QB=1; QC=1; QD=1; momentul t15; intrrile de control au valorile: R0(1)=0; R0(2)=0; registrul este n regim de numrare i trece n starea QA=0; QB=0; QC=0; QD=01; d.) Descrierea funcionrii existent n MULTISIM Multisim utilizeaz urmtoarea descriere a unui numrtorului binar de 4 bii
d_chip ( behaviour= " +; CNTR_4ABIN 4-BIT BINARY COUNTER +/inputs INA INB R01 R02 +/outputs QA QB QC QD +/module CNT_A +/inputs IN R01 R02 +/outputs Q +;clock input_number edge{+|-} number_of_flags sync_entries async_entries +/clock IN - 1 1 2 +;SYNC +; IN R01 R02 F NF +X X X X F+0 +;ASYNC +; IN R01 R02 F NF +X H H X L +X X X X F0 +/table 1 +; IN R01 R02 F Q +X X X X F0 123

.MODEL CNTR_4ABIN

Circuite secveniale
+/delay 3 +;input output Rise time Fall time + IN Q 16n 18n + R01 Q X 40n + R02 Q X 40n +/constraint 5 +; Name Event From + 'PULSE WIDTH' LH IN + 'PULSE WIDTH' LH R01 + 'PULSE WIDTH' LH R02 + 'SETUP' HL IN + 'SETUP' HL IN +/endmodule +/module CNT_B +/inputs IN R01 R02 +/outputs Q1 Q2 Q3 +/clock IN - 3 1 2 +;SYNC +; IN R01 R02 F F F + X X X X X X +;ASYNC +; IN R01 R02 F F F +X H H X X X + X X X X X X +/table 1 +; IN R01 R02 F F F + X X X X X X +/delay 9 +;input output Rise time Fall time + IN Q1 16n 21n + IN Q2 16n 21n + IN Q3 32n 35n + R01 Q1 X 40n + R02 Q1 X 40n + R01 Q2 X 40n + R02 Q2 X 40n + R01 Q3 X 40n + R02 Q3 X 40n +/constraint 5 +; Name Event From Event + 'PULSE WIDTH' LH IN HL + 'PULSE WIDTH' LH R01 HL + 'PULSE WIDTH' LH R02 HL + 'SETUP' HL IN HL + 'SETUP' HL IN HL +/endmodule +/instance CNT_A INA R01 R02 QA +/instance CNT_B INB R01 R02 QB QC QD +")

Event HL HL HL HL HL

To IN R01 R02 R01 R02

Min/Max MIN MIN MIN MIN MIN

Time 15n 15n 15n 30n 30n

NF F+0 NF L F+0 NF F0

NF F+1 NF L F+1 NF F1

NF F+2 NF L F+2 NF F2

To IN R01 R02 R01 R02

Min/Max MIN MIN MIN MIN MIN

Time 30n 15n 15n 30n 30n

3.2.3 Numrtor de 4 bii zecimal asincron


Numrtorul zecimal de 4 bii conine 4 bistabili n structur i numr de la 0 la 9. Ca i numrtorul binar prezentat n seciunea precedent conine n structur i logica aferent pentru a putea numra pn a 2 situaie n care este utilizat un singur bistabil din structur sau pn la 5, situaie in care sunt utilizai trei bistabili din structur. i n acest caz exist 4 moduri de lucru:
124

Registre i Numrtoare

1. Modul de lucru 1. Numrtor cu 2 stri realizat prin utilizarea unui singur bistabil din structur. Acest mod de lucru este utilizat pentru divizarea la 2. 2. Modul de lucru 2. Numrtor cu 5 stri realizat prin utilizarea a 3 bistabili din structur. Acest mod de lucru este utilizat pentru divizarea la 5. 3. Modul de lucru 3. Numrtor cu 10 stri realizat prin utilizarea tuturor celor 4 bistabili din structur. Tranziia ntre stri se efectueaz conform grafului de fluen prezentat n figura 3.35. 4. Modul de lucru 4. Numrtor cu 10 stri realizat prin utilizarea tuturor celor 4 bistabili din structur. Tranziia ntre stri nu se efectueaz conform grafului de fluen prezentat n figura 3.35. a.) Simbol Figura 3.51 prezint simbolul ANSI al unui numrtor asincron zecimal, iar figura 3.52 prezint simbolul DIN al aceluiai tip de numrtor

Figura 3.51 Numrtor zecimal asincron de 4 bii standard ANSI

Figura 3.52 Numr tor zecimal asincron de 4 bii standard DIN

b.) Notaii folosite A, B R0(1), R0(2) R9(1), R9(2) QA, QB QC, QD intrri de date, asincrone, utilizate n procesul de numrare; intrri de control, asincrone; funcie de valorile logice aplicate la aceste intrri, numrtorul funcioneaz n regim de numrare sau este poziionat n starea QA=0; QB=0; QC=0; QD=0. intrri de control, asincrone; funcie de valorile logice aplicate la aceste intrri, numrtorul funcioneaz n regim de numrare sau este poziionat n starea QA=1; QB=0; QC=0; QD=1. ieiri date.

c.) Descrierea funcionrii


Tabelul 3.23 prezint modul de comand al numrtorului funcie de valorile asociate intrrilor de control.

125

Circuite secveniale

R0(1) 0 0 0 0 0 0 0 0 1 1 1 1 1 1 1 1

Intrri control R0(2) R9(1) 0 0 0 0 0 1 0 1 1 0 1 0 1 1 1 1 0 0 0 0 0 1 0 1 1 0 1 0 1 1 1 1

R9(2) 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1

Observaii
Numr Numr Numr Poziioneaz QA=1;QB=0; QC=0; QD=1 Numr Numr Numr Poziioneaz QA=1;QB=0; QC=0; QD=1 Numr Numr Numr Poziioneaz QA=1;QB=0; QC=0; QD=1 Poziioneaz QA=0;QB=0; QC=0; QD=0 Poziioneaz QA=0;QB=0; QC=0; QD=0 Poziioneaz QA=0;QB=0; QC=0; QD=0 Poziioneaz QA=1;QB=0; QC=0; QD=1

Tabelul 3.23. Tabel de adevr privind rolul intr rilor de control

Ca i n cazul numrtorului binar i acest numrtor poate opera n 4 moduri de lucru funcie de modul n care sunt conectate intrrile. c1.) Modul de lucru 1. Semnalul de intrare se aplic pe intrarea A iar semnalul de ieire se culege de la ieirea QA Descrierea funcionrii cu ajutorul tabelului de tranziii. Tabelul 3.24 prezint modul de codificare al strilor
Stare zecimal QD 0 0 1 0 Stare binar QC QB 0 0 0 0 QA 0 1

Tabel nr. 3.24 Modul de codificare al strilor asociate funcionrii numr torului zecimal n regimul 1 de lucru

Tabelul simplificat de tranziii este prezentat n tabelul 3.25


QD 0 0 Stare prezent QC QB QA 0 0 0 0 0 1 QD+ 0 0 Stare viitoare QC+ QB+ QA+ 0 0 1 0 0 0

Tabelul nr. 3.25. Tabel de tranziii simplificat pentru numrtorul zecimal n regim de numrare pn la 2 modul 1 de lucru.
126

Registre i Numrtoare

Descrierea funcionrii cu ajutorul grafului de fluen. Graful de fluen asociat funcionrii numrtorului zecimal n modul de lucru 1 este prezentat n figura 3.53. Se constat c numrtorul evolueaz numai ntre starea 0 i 1, concluzie ce reiese i din analiza tabelului 3.25

Figura 3.53 Graful de fluen asociat func ionrii numr torului zecimal n modul de lucru 1.

Simularea funcionrii cu ajutorul Multisim. Schema utilizat este prezentat n figura 3.54.

Figura 3.54 Circuit utilizat pentru simularea func ionrii numr torului zecimal n regim de numrare pn la 2 modul 1 de lucru.

Se observ c semnalul de intrare se aplic pe intrarea A prin intermediul unui generator de impulsuri. Intrrile de control R0(1), R0(2) sunt atacate cu ajutorul unui alt generator de impulsuri care are rolul ca iniial s poziioneze ieirile numrtorului pe 0 logic pentru ca apoi s poziioneze numrtorul n regim de numrare. Rezultatele simulrii sunt prezentate n figura 3.55. i.) ii.) Analiza de tip cnd Analiza formelor de und pune n eviden faptul c tranziiile la ieire au loc numai la ieirea QA pe tranziia HL a impulsului aplicat pe intrarea A. Analiza de tip cum: momentul t1; intrrile de control au valorile: R0(1)=1; R0(2)=1; R9(1)=0; R9(2)=0 registrul se gsete n starea iniial QA=0; QB=0; QC=0; QD=0
127

Circuite secveniale

momentul t2; intrrile de control au valorile: R0(1)=0; R0(2)=0; R9(1)=0; R9(2)=0 registrul este n regim de numrare i trece n starea QA=1; QB=0; QC=0; QD=0;

Figura 3.55 Formele de und obinute prin simularea func ionrii circuitului din figura 3.54

momentul t3; intrrile de control au valorile: R0(1)=0; R0(2)=0; R9(1)=0; R9(2)=0 registrul este n regim de numrare i trece n starea QA=0; QB=0; QC=0; QD=0; momentul t4; intrrile de control au valorile: R0(1)=0; R0(2)=0; R9(1)=0; R9(2)=0 registrul este n regim de numrare i trece n starea QA=1; QB=0; QC=0; QD=0; c2.) Modul de lucru 2. Semnalul de intrare se aplic pe intrarea B iar semnalul de ieire se culege de la ieirile QB, QC, QD. Descrierea funcionrii cu ajutorul tabelului de tranziii. Tabelul 3.26 prezint modul n care sunt codificate strile n acest caz.
Stare Stare binar zecimal QD QC QB QA 0 0 0 0 0 1 0 0 1 0 2 0 1 0 0 3 0 1 1 0 4 1 0 0 0 Tabel nr. 3.26 Modul de codificare al strilor asociate func ionrii numr torului zecimal n regimul 2 de lucru

Tabelul de tranziii asociat funcionrii numrtorului zecimal n regimul 2 de lucru este prezentat n tabelul 3.27.
Stare prezent Stare viitoare QD QC QB QA QD+ QC+ QB+ QA+ 0 0 0 0 0 0 1 0 0 0 1 0 0 1 0 0 0 1 0 0 0 1 1 0 0 1 1 0 1 0 0 0 1 0 0 0 0 0 0 0 Tabelul nr. 3.27 Tabel de tranziii simplificat pentru numrtorul zecimal n regim de numrare pn la 5 modul 2 de lucru.
128

Registre i Numrtoare

Descrierea funcionrii cu ajutorul grafului de fluen. Graful de fluen asociat funcionrii numrtorului zecimal n regimul 2 de lucru este prezentat n figura 3.56.

Figura 3.56 Graful de fluen asociat func ionrii numrtorului zecimal n modul de lucru 2.

Simularea funcionrii cu ajutorul Multisim. Schema utilizat este prezentat n figura 3.57.

Figura 3.57 Circuit utilizat pentru simularea funcionrii numrtorului zecimal n regim de numrare pn la 5 modul 2 de lucru

Semnalul de intrare este generat de un generator de impulsuri i este aplicat pe intrarea B. Intrrile de control R9(1), R9(2) sunt la mas iar celelalte dou intrri de control R0(1), R0(2) sunt atacate prin intermediul unui alt generator de semnal. Astfel n situaia n care {R9(1),R9(2),R0(1),R0(2)}={0,0,1,1} Numrtorul este poziionat n starea 0 adic, {QA,QB,QC,QD}={0,0,0,0}. In situaia n care {R9(1),R9(2),R0(1),R0(2)}={0,0,0,0} numrtorul trece n starea de numrare. Formele de und rezultate n urma simulrii sunt vizualizate cu ajutorul unui analizor logic i sunt prezentate n figura 3.58.

129

Circuite secveniale

Figura 3.58 Formele de und obinute prin simularea funcionrii circuitului din figura 3.57

i.)

ii.)

Analiza de tip cnd Formele de und pun n evidena faptul ca tranziiile de la ieire au loc pe frontul HL al impulsului de comand. Fiind un numrtor asincron tranziia HL de la intrarea B comand tranziia la ieirea QB, tranziia HL de la ieirea QB comand tranziia la ieirea QC, iar tranziia HL de la ieirea QC comand tranziia la ieirea QD. Ca i n cazul formelor de und prezentate in figura 3.45, acest lucru este dificil de observat n figura 3.58 ntruct timpii de tranziie sunt mult mai mici dect duratele impulsurilor. Analiza de tip cum: momentul t1; intrrile de control au valorile: R0(1)=0; R0(2)=0; R9(1)=0; R9(2)=0 registrul se gsete n starea de numrare i trece din starea iniial QA=0; QB=0; QC=0; QD=0 n starea QA=0; QB=1; QC=0; QD=0 momentul t2; intrrile de control au valorile: R0(1)=0; R0(2)=0; R9(1)=0; R9(2)=0 registrul este n regim de numrare i trece n starea QA=0; QB=1; QC=0; QD=0; momentul t3; intrrile de control au valorile: R0(1)=0; R0(2)=0; R9(1)=0; R9(2)=0 registrul este n regim de numrare i trece n starea QA=0; QB=0; QC=1; QD=0; momentul t4; intrrile de control au valorile: R0(1)=0; R0(2)=0; R9(1)=0; R9(2)=0 registrul este n regim de numrare i trece n starea QA=0; QB=1; QC=1; QD=0; momentul t5; intrrile de control au valorile: R0(1)=0; R0(2)=0; R9(1)=0; R9(2)=0 registrul este n regim de numrare i trece n starea QA=0; QB=0; QC=0; QD=1;

c3.) Modul de lucru 3. Semnalul de intrare se aplic pe intrarea A iar semnalul de ieire se culege de la ieirile QA, QB, QC, QD. In plus ieirea QA trebuie conectat la intrarea B.

130

Registre i Numrtoare

Descrierea funcionrii cu ajutorul tabelului de tranziii. Tabelul 3.12 prezint modul n care sunt codificate strile n acest caz. Tabelul de tranziii asociat funcionrii numrtorului zecimal n regimul 3 de lucru este prezentat n tabelul 3.28
QD 0 0 0 0 0 0 0 0 1 1 Stare prezent QC QB QA 0 0 0 0 0 1 0 1 0 0 1 1 1 0 0 1 0 1 1 1 0 1 1 1 0 0 0 0 0 1 QD+ 0 0 0 0 0 0 0 1 1 0 Stare viitoare QC+ QB+ QA+ 0 0 1 0 1 0 0 1 1 1 0 0 1 0 1 1 1 0 1 1 1 0 0 0 0 0 1 0 0 0

Tabelul nr. 3.28 Tabel de tranziii simplificat pentru numrtorul zecimal n regim de numrare pn la 10 modul 3 de lucru.

Descrierea funcionrii cu ajutorul grafului de fluen. Graful de fluen asociat funcionrii numrtorului zecimal n regimul 3 de lucru este prezentat n figura 3.59.

Figura 3.59 Graful de fluen asociat funcionrii numrtorului zecimal n modul de lucru 3.

Simularea funcionrii cu ajutorul Multisim. Schema utilizat este prezentat n figura 3.60. Se observ c semnalul de intrare este aplicat prin intermediul unui generator de impulsuri pe intrarea A. Intrrile de control R9(1), R9(2) sunt conectate la mas, iar intrrile de control R0(1), R0(2) sunt atacate prin intermediul unui

131

Circuite secveniale

Figura 3.60 Circuit utilizat pentru simularea funcionrii numrtorului zecimal n regim de numrare pn la 10 modul 3 de lucru

generator de semnal programat astfel nct iniial numrtorul este poziionat n starea 0, pentru ca n continuare s fie trecut n starea de numrare. Rezultatele obinute prin simularea acestui circuit sunt prezentate n figura 3.61.

Figura 3.61 Formele de und obinute prin simularea func ionrii circuitului din figura 3.60

i.)

ii.)

Analiza de tip cnd Formele de und pun n evidena faptul ca tranziiile de la ieire au loc pe frontul HL al impulsului de comand. Fiind un numrtor asincron tranziia HL de la intrarea A comand tranziia la ieirea QA, tranziia HL de la ieirea QA comand tranziia la ieirea QB, tranziia HL de la ieirea QB comand tranziia la ieirea QC iar tranziia HL de la ieirea QC comand tranziia la ieirea QD.. Ca i n cazul formelor de und prezentate in figura 3.45, acest lucru este dificil de observat n figura 3.61 ntruct timpii de tranziie sunt mult mai mici dect duratele impulsurilor. Analiza de tip cum: anterior momentului t1; intrrile de control au avut valorile: R0(1)=1; R0(2)=1; R9(1)=0; R9(2)=0 i ca tare
132

Registre i Numrtoare

registrul a fost poziionat n starea iniial QA=0; QB=0; QC=0; QD=0. momentul t1; intrrile de control au valorile: R0(1)=0; R0(2)=0; R9(1)=0; R9(2)=0 registrul este n regim de numrare i trece n starea QA=1; QB=0; QC=0; QD=0; momentul t2; intrrile de control au valorile: R0(1)=0; R0(2)=0; R9(1)=0; R9(2)=0 registrul este n regim de numrare i trece n starea QA=0; QB=1; QC=0; QD=0; momentul t3; intrrile de control au valorile: R0(1)=0; R0(2)=0; R9(1)=0; R9(2)=0 registrul este n regim de numrare i trece n starea QA=1; QB=1; QC=0; QD=0; momentul t4; intrrile de control au valorile: R0(1)=0; R0(2)=0; R9(1)=0; R9(2)=0 registrul este n regim de numrare i trece n starea QA=0; QB=0; QC=1; QD=0; momentul t5; intrrile de control au valorile: R0(1)=0; R0(2)=0; R9(1)=0; R9(2)=0 registrul este n regim de numrare i trece n starea QA=1; QB=0; QC=1; QD=0; momentul t6; intrrile de control au valorile: R0(1)=0; R0(2)=0; R9(1)=0; R9(2)=0 registrul este n regim de numrare i trece n starea QA=0; QB=1; QC=1; QD=0; momentul t7; intrrile de control au valorile: R0(1)=0; R0(2)=0; R9(1)=0; R9(2)=0 registrul este n regim de numrare i trece n starea QA=1; QB=1; QC=1; QD=0; momentul t8; intrrile de control au valorile: R0(1)=0; R0(2)=0; R9(1)=0; R9(2)=0 registrul este n regim de numrare i trece n starea QA=0; QB=0; QC=0; QD=1; momentul t9; intrrile de control au valorile: R0(1)=0; R0(2)=0; R9(1)=0; R9(2)=0 registrul este n regim de numrare i trece n starea QA=1; QB=0; QC=0; QD=1; momentul t10; intrrile de control au valorile: R0(1)=0; R0(2)=0; R9(1)=0; R9(2)=0 registrul este n regim de numrare i trece n starea iniial QA=0; QB=0; QC=0; QD=1 i se reia numrarea; c4.) Modul de lucru 4. Semnalul de intrare se aplic pe intrarea B iar semnalul de ieire se culege de la ieirile QA, QB, QC, QD. In plus ieirea QD trebuie conectat la intrarea A. Descrierea funcionrii cu ajutorul tabelului de tranziii. Tabelul 3.29 prezint modul n care sunt codificate strile n acest caz.

133

Circuite secveniale

Stare zecimal 0 1 2 3 4 5 6 7 8 9

QD 0 0 0 0 1 0 0 0 0 1

Stare binar QC QB 0 0 0 1 1 0 1 1 0 0 0 0 0 1 1 0 1 1 0 0

QA 0 0 0 0 0 1 1 1 1 1

Tabel nr. 3.29 Modul de alocare al strilor asociate funcionrii numr torului zecimal in modul de lucru 4

Tabelul de tranziii asociat funcionrii numrtorului zecimal n regimul 4 de lucru este prezentat n tabelul 3.30
Stare prezent Stare viitoare QD QC QB QA QD+ QC+ QB+ QA+ 0 0 0 0 0 0 1 0 0 0 1 0 0 1 0 0 0 1 0 0 0 1 1 0 0 1 1 0 1 0 0 0 1 0 0 0 0 0 0 1 0 0 0 1 0 0 1 1 0 0 1 1 0 1 0 1 0 1 0 1 0 1 1 1 0 1 1 1 1 0 0 1 1 0 0 1 0 0 0 0 Tabelul nr. 3.30 Tabel de tranziii simplificat pentru numrtorul zecimal n regim de numrare pn la 10 modul 4 de lucru.

Descrierea funcionrii cu ajutorul grafului de fluen. Graful de fluen asociat funcionrii numrtorului zecimal n regimul 3 de lucru este prezentat n figura 3.62.

Figura 3.62 Graful de fluen asociat func ionrii numr torului zecimal n modul de lucru 4.
134

Registre i Numrtoare

Simularea funcionrii cu ajutorul Multisim. Schema utilizat este prezentat n figura 3.63.

Figura 3.63 Circuit utilizat pentru simularea funcionrii numrtorului zecimal n regim de numrare pn la 10 modul 4 de lucru

Dup cum a fost amintit, se observ c semnalul de intrare este aplicat prin intermediul unui generator de impulsuri pe intrarea B. Suplimentar ieirea QD este conectat la intrarea A. Intrrile de control R9(1), R9(2) sunt conectate la mas, iar intrrile de control R0(1), R0(2) sunt atacate prin intermediul unui generator de semnal programat astfel nct iniial numrtorul este poziionat n starea 0, pentru ca n continuare s fie trecut n starea de numrare. Rezultatele obinute prin simularea acestui circuit sunt prezentate n figura 3.64.

Figura 3.64 Formele de und obinute prin simularea func ionrii circuitului din figura 3.65

i.)

Analiza de tip cnd Formele de und pun n eviden faptul c tranziiile de la ieire au loc pe frontul HL al impulsului de comand. Fiind un numrtor asincron tranziia HL de la intrarea B comand tranziia la ieirea QB, tranziia HL de la ieirea QB comand tranziia la ieirea QC, tranziia HL de la ieirea QC comand tranziia la ieirea QD iar tranziia HL de la ieirea QD comand
135

Circuite secveniale

ii.)

tranziia la intrarea A. Ca i n cazul formelor de und prezentate in figura 3.45, acest lucru este dificil de observat n figura 3.64 ntruct timpii de tranziie sunt mult mai mici dect duratele impulsurilor. Analiza de tip cum: anterior momentului t1; intrrile de control au avut valorile: R0(1)=1; R0(2)=1; R9(1)=0; R9(2)=0 i ca tare registrul a fost poziionat n starea iniial QA=0; QB=0; QC=0; QD=0. momentul t1; intrrile de control au valorile: R0(1)=0; R0(2)=0; R9(1)=0; R9(2)=0 registrul este n regim de numrare i trece n starea QA=0; QB=1; QC=0; QD=0; momentul t2; intrrile de control au valorile: R0(1)=0; R0(2)=0; R9(1)=0; R9(2)=0 registrul este n regim de numrare i trece n starea QA=0; QB=0; QC=1; QD=0; momentul t3; intrrile de control au valorile: R0(1)=0; R0(2)=0; R9(1)=0; R9(2)=0 registrul este n regim de numrare i trece n starea QA=0; QB=1; QC=1; QD=0; momentul t4; intrrile de control au valorile: R0(1)=0; R0(2)=0; R9(1)=0; R9(2)=0 registrul este n regim de numrare i trece n starea QA=0; QB=0; QC=0; QD=1; momentul t5; intrrile de control au valorile: R0(1)=0; R0(2)=0; R9(1)=0; R9(2)=0 registrul este n regim de numrare i trece n starea QA=1; QB=0; QC=0; QD=0; momentul t6; intrrile de control au valorile: R0(1)=0; R0(2)=0; R9(1)=0; R9(2)=0 registrul este n regim de numrare i trece n starea QA=1; QB=1; QC=0; QD=0; momentul t7; intrrile de control au valorile: R0(1)=0; R0(2)=0; R9(1)=0; R9(2)=0 registrul este n regim de numrare i trece n starea QA=1; QB=0; QC=1; QD=0; momentul t8; intrrile de control au valorile: R0(1)=0; R0(2)=0; R9(1)=0; R9(2)=0 registrul este n regim de numrare i trece n starea QA=1; QB=1; QC=1; QD=0; momentul t9; intrrile de control au valorile: R0(1)=0; R0(2)=0; R9(1)=0; R9(2)=0 registrul este n regim de numrare i trece n starea QA=1; QB=0; QC=0; QD=1; momentul t10; intrrile de control au valorile: R0(1)=0; R0(2)=0; R9(1)=0; R9(2)=0 registrul este n regim de numrare i trece n starea iniial QA=0; QB=0; QC=0; QD=1 i se reia numrarea;

d.) Descrierea funcionrii existent n MULTISIM Multisim utilizeaz urmtoarea descriere a unui numrtorului zecimal asincron
136

Registre i Numrtoare
.MODEL CNTR_4ADEC d_chip ( behaviour= " +; TIL ASYNCHRONOUS 4-BIT DECADE COUNTER +/inputs IN CLR +/outputs Q0 Q1 Q2 Q3 +/clock IN - 4 3 2 +;SYNC +; IN CLR F F F F NF + X L H L L L L + X L X X X X F+0 + X X X X X X L +;ASYNC +; IN CLR F F F F NF + X H X X X X H + X X X X X X F0 +/table 1 +; IN CLR F F F F NF + X X X X X X F0 +/delay 7 +;input output Rise time Fall time + IN Q0 2n 2n + IN Q1 2n 2n Q2 3n 3n + IN + IN Q3 2n 2n + CLR Q1 X 4n + CLR Q2 X 4n + CLR Q3 X 4n +/constraint 4 +; Name Event From + 'PULSE WIDTH' LH IN + 'PULSE WIDTH' HL IN + 'PULSE WIDTH' LH CLR + 'SETUP' HL IN +")

NF L F+1 L NF H F1 NF F1

NF L F+2 L NF H F2 NF F2

NF L F+3 L NF H F3 NF F3

Event HL LH HL HL

To IN IN CLR CLR

Min/Max MIN MIN MIN MIN

Time 2n 2n 2n 0n

3.2.4 Numrtor de 4 bii binar, sincron


Numrtorul de 4 bii binar sincron conine 4 bistabili n structur i numr - ca i numrtorul de 4 bii binar asincron - de la 0 la 15. Deosebirea major o constituie modul de tranziie ntre stri. Suplimentar, exist faciliti de ncrcare paralel ceea ce permite ca numrarea s porneasc dintr-o anumit stare. De asemenea exist facilitatea de transfer anticipat, ceea ce mrete viteza de numrare. a.) Simbol Figura 3.65 prezint simbolul n standard ANSI al acestui numrtor, iar figura 3.66 prezint simbolul n standard DIN.

137

Circuite secveniale

Figura 3.65 Numrtor binar sincron de 4 bii standard ANSI

Figura 3.66 Numrtor binar sincron de 4 bi i standard DIN

b.) Notaii folosite A, B, C, D CLR ENP, ENT CLK LOAD RCO QA, QB QC, QD intrri de date, sincrone, folosite n cazul ncrcrii paralel; intrare de control, sincron; activ pe 0 logic; foreaz trecerea numrtorului n starea QA=0; QB=0; QC=0; QD=0. intrri de control cu rol de validare al numrtorului; pentru validare este necesar ca ambele intrri s fie activate simultan; intrare de sincronizare; intrare de control asincron; comand modul de ncrcare paralel; ieire activ n situaia in care numrtorul ajunge n starea 1111 utilizat pentru conectarea n cascad a numrtorului; ieiri date.

c.) Descrierea funcionrii


Dup cum a fost amintit deosebirea major ntre acest numrtor i cel binar asincron - atunci cnd acesta din urma opereaz n modul de lucru 3 - o constituie modul de tranziie ntre stri. Ca atare modul de codificare al strilor este cel prezentat n tabelul 3.9, iar tabelul de tranziie al strilor este identic cu tabelul 3.20. Mai mult chiar, i descrierea cu ajutorul grafurilor de fluen este identic cu cea prezentat n figura 3.32. Ceea ce ar trebui adugat este legat de efectul intrrilor de control. Circuitul are patru moduri de funcionare: aducere la 0 sincron (reset sincron); ncrcare paralel; numrare direct i meninerea a strii (hold). 1. aplicarea unui semnal 0 logic (LOW) pe intrarea CLR blocheaz procesul de numrare sau de ncrcare paralel i foreaz numrtorul s treac n starea QA=0, QB=0; QC=0;QD=0 la primul front LH al impulsului aplicat pe CLK; 2. aplicarea unui semnal 0 logic (LOW) pe intrarea LOAD, blocheaz procesul de numrare i transfer datele de la intrare la ieire (QA=A; QB=B; QC=C; QD=D) la primul front LH al impulsului aplicat pe CLK;
138

Registre i Numrtoare

3. aplicarea unor semnale de valoare 1 logic (HIGH) pe intrrile CLR, LOAD, ENT, ENP foreaz numrtorul n starea de numrare direct iar; 4. aplicarea unor semnale de valoare 1 logic (HIGH) pe intrrile CLR, LOAD, i existena unui semnal 0 logic pe una dintre intrrile ENP sau ENT foreaz numrtorul n starea de a ateptare (menine starea. d.) Descrierea funcionrii existent n MULTISIM Multisim utilizeaz urmtoarea descriere pentru numrtorul binar, sincron, de 4 bii
.MODEL CNTR_4SBIN d_chip ( behaviour= " +; TIL SYNCHRONOUS 4-BIT BINARY COUNTER - SYNC CLR +/inputs CLK ~CLR ENT ENP ~LOAD A B C D +/outputs QA QB QC QD RCO +;clock input_number edge{+|-} number_of_flags sync_entries async_entries +/clock CLK + 5 7 1 +;SYNC +;CLK ~CLR ENT ENP ~LOAD A B C + X L X X X X X X F F F F F NF NF NF NF NF X X X X X L L L L L +;CLK ~CLR ENT ENP ~LOAD A B C + X X X X L H H H F X F X F X F X F X NF A ENT X NF A ENT NF NF NF NF

D X D

H
D X

B
ENP X NF

C
NF

D D H
NF

H
B X C X

+;CLK + X F F X X +;CLK + X F F

~CLR X F F F X X X ~CLR X F F ~CLR X F F ~CLR X F X F X ~CLR X F X F X F X F X F X F X

~LOAD A L X NF NF

B H
NF

C
ENP NF

L
A X NF B X C X D X

~LOAD

H
NF

H H H H
+;CLK + X F F

L
ENT

L
ENP

L H
NF F+2

L
~LOAD

L
A X NF H A X NF B X C X D X B X C X D X

H
NF F+0 ENT

H
NF F+3 ~LOAD

H H H H
+;CLK + X F X F X

NF F+1 ENP

H
NF F+0 ENT

H
NF F+1 ENP NF F+2

H
NF F+3 ~LOAD

L
A X NF B X C X D X

+;CLK + X F X F X

H
NF F0 ENT X NF F0 NF F1

H
NF F2

H
NF F3

F4
B X C X D X

+;ASYNC +;CLK ~CLR + X X F F F F F X X X X X

NF F1

ENP X

NF F2

~LOAD A X X NF NF F3 F4 139

Circuite secveniale
+/TABLE 1 +;CLK ~CLR + X X F F F F F X X X X X +/delay 9 +;input output + CLK RCO + CLK QA + CLK QB + CLK QC QD + CLK + ~CLR QA + ~CLR QB + ~CLR QC + ~CLR QD +/constraint 24 +; Name + 'PULSE WIDTH' + 'PULSE WIDTH' + 'SETUP' + 'SETUP' + 'SETUP' + 'SETUP' + 'SETUP' + 'SETUP' + 'SETUP' + 'SETUP' + 'SETUP' + 'SETUP' + 'SETUP' + 'SETUP' + 'HOLD' + 'HOLD' + 'HOLD' + 'HOLD' + 'HOLD' + 'HOLD' + 'HOLD' + 'HOLD' + 'HOLD' + 'HOLD' +") ENT X QA F0 ENP X QB QC F1 F2 ~LOAD A X X QD RCO F3 F4 B X C X D X

Rise time 3n 3n 3n 3n 3n X X X X Event HL HL LH LH LH LH HL HL HL HL LH LH HL HL LH LH LH LH LH LH LH LH LH LH

Fall time 3n 3n 3n 3n 3n 4n 4n 4n 4n From CLK ~CLR A B C D A B C D ENT ENP ~LOAD ~CLR CLK CLK CLK CLK CLK CLK CLK CLK CLK CLK Event LH LH LH LH LH LH LH LH LH LH LH LH LH LH HL HL HL HL LH LH LH LH LH LH To CLK ~CLR CLK CLK CLK CLK CLK CLK CLK CLK CLK CLK CLK CLK A B C D A B C D ~LOAD ~CLR Min/Max MIN MIN MIN MIN MIN MIN MIN MIN MIN MIN MIN MIN MIN MIN MIN MIN MIN MIN MIN MIN MIN MIN MIN MIN Time 3n 2n 0n 0n 0n 0n 0n 0n 0n 0n 0n 0n 0n 0n 0n 0n 0n 0n 0n 0n 0n 0n 0n 0n

3.2.5 Numrtor de 4 bii zecimal sincron


Numrtorul zecimal sincron conine 4 bistabili n structur i numr - ca i numrtorul zecimal asincron - de la 0 la 9. Ca i n cazul numrtorului binar sincron de patru bii, i n cazul acestui numrtor tranziiile se ieire se execut sincron pe frontul LH al impulsului de ceas. Si de aceast dat exist faciliti de ncrcare paralel ceea ce permite ca numrarea s porneasc dintr-o anumit stare. De asemenea exist facilitatea de transfer anticipat, ceea ce mrete viteza de numrare. a.) Simbol
140

Registre i Numrtoare

Figura 3.67 prezint simbolul n standard ANSI al acestui numrtor, iar figura 3.68 prezint simbolul n standard DIN.

Figura 67 Numrtor zecimal sincron de 4 bii standard ANSI

Figura 3.68 Numrtor zecimal sincron de 4 bii standard DIN

b.) Notaii folosite A, B, C, D CLR ENP, ENT CLK LOAD RCO QA, QB QC, QD intrri de date, sincrone, folosite n cazul ncrcrii paralel; intrare de control, sincron; activ pe 0 logic; foreaz trecerea numrtorului n starea QA=0; QB=0; QC=0; QD=0. intrri de control cu rol de validare al numrtorului; pentru validare este necesar ca ambele intrri s fie activate simultan; intrare de sincronizare; intrare de control asincron; comand modul de ncrcare paralel; ieire activ n situaia in care numrtorul ajunge n starea 1001 utilizat pentru conectarea n cascad a numrtorului; ieiri date.

c.) Descrierea funcionrii


Dup cum a fost amintit deosebirea major ntre acest numrtor i cel zecimal asincron - atunci cnd acesta din urma opereaz n modul de lucru 3 - o constituie modul de tranziie ntre stri. Ca atare modul de codificare al strilor este cel prezentat n tabelul 3.12, iar tabelul de tranziie al strilor este identic cu tabelul 3.28. Mai mult chiar, i descrierea cu ajutorul grafurilor de fluen este identic cu cea prezentat n figura 3.35. Ceea ce ar trebui adugat este legat de efectul intrrilor de control. Circuitul are patru moduri de funcionare: 1. aplicarea unui semnal 0 logic (LOW) pe intrarea CLR blocheaz procesul de numrare sau de ncrcare paralel i foreaz numrtorul s treac n starea QA=0, QB=0; QC=0;QD=0 la primul front LH al impulsului aplicat pe CLK;
141

Circuite secveniale

2. aplicarea unui semnal 0 logic (LOW) pe intrarea LOAD, blocheaz procesul de numrare i transfer datele de la intrare la ieire (QA=A; QB=B; QC=C; QD=D) la primul front LH al impulsului aplicat pe CLK; 3. aplicarea unor semnale de valoare 1 logic (HIGH) pe intrrile CLR, LOAD, ENT, ENP foreaz numrtorul n starea de numrare direct iar; 4. aplicarea unor semnale de valoare 1 logic (HIGH) pe intrrile CLR, LOAD, i existena unui semnal 0 logic pe una dintre intrrile ENP sau ENT foreaz numrtorul n starea de a ateptare (menine starea. d.) Descrierea funcionrii existent n MULTISIM Multisim utilizeaz urmtoarea descriere pentru numrtorul zecimal, sincron.
.MODEL CNTR_4SDEC d_chip ( behaviour= " +; TIL SYNCHRONOUS 4-BIT COUNTER BCD - ASYNC CLEAR +/inputs CLK ~CLR ENT ENP ~LOAD A B C D +/outputs QA QB QC QD RCO +;clock input_number edge{+|-} number_of_flags sync_entries async_entries +/clock CLK + 5 19 2 +;SYNC +;CLK ~CLR ENT ENP ~LOAD A B C + X H X X L H H H F F F F F NF NF NF NF NF X X X X X A B C D H +;CLK ~CLR ENT ENP ~LOAD A B C + X H X X L H H H F F F F F NF NF NF NF NF X X X X X A B C D H +;CLK ~CLR ENT ENP ~LOAD A B C + X H X X L H H L F F F F F NF NF NF NF NF X X X X X A B C D H +;CLK ~CLR ENT ENP ~LOAD A B C + X H X X L H H L F F F F F NF NF NF NF NF X X X X X A B C D H +;CLK ~CLR ENT ENP ~LOAD A B C + X H X X L H H L F F F F F NF NF NF NF NF X X X X X A B C D H +;CLK ~CLR ENT ENP ~LOAD A B C + X H X X L H L H F F F F F NF NF NF NF NF X X X X X A B C D H +;CLK ~CLR ENT ENP ~LOAD A B C + X H X X L H L L F F F F F NF NF NF NF NF X X X X X A B C D H +;CLK ~CLR ENT ENP ~LOAD A B C + X H X X L X X X F F F F F NF NF NF NF NF X X X X X A B C D L +;CLK ~CLR ENT ENP ~LOAD A B C + X H H H H X X X F F F F F NF NF NF NF NF 142

D H D L D H D L D H D L D H D X D X

Registre i Numrtoare
H H H H X +;CLK ~CLR + X H F F F F F H H H L X +;CLK ~CLR + X H F F F F F H H L L X +;CLK ~CLR + X H F F F F F H L H H X +;CLK ~CLR + X H F F F F F H L H L X +;CLK ~CLR + X H F F F F F H L L H X +;CLK ~CLR + X H F F F F F H L L L X +;CLK ~CLR + X H F F F F F X X X X X +;CLK ~CLR + X X F F F F F X X X X X +;ASYNC +;CLK ~CLR + X L F F F F F H H H H X +;CLK ~CLR + X X F F F F F X X X X X +/TABLE 1 +;CLK ~CLR + X X F F F F F X X X X X +/delay 9 +;input output + CLK RCO + CLK QA + CLK QB + CLK QC + ENT QD + ~CLR QA + ~CLR QB + ~CLR QC + ~CLR QD +/constraint 24 +;Name L ENT H NF L ENT H NF L ENT H NF L ENT H NF L ENT H NF L ENT H NF F+0 ENT H NF F+0 ENT X NF F0
ENT X NF L ENT X NF F0 ENT X NF F0

L
NF L NF L NF L NF L NF L ENP H ENP H ENP H ENP H ENP H ENP H

L
NF L NF L NF L NF L NF L

NF NF F+1 F+2 ENP H NF NF F+1 F+2 ENP X NF NF F1 F2 ENP X ENP X NF F1 ENP X NF F1 Rise time 3n 3n 3n 3n 2n X X X X NF F2 NF F2

L ~LOAD H NF L ~LOAD H NF L ~LOAD H NF L ~LOAD H NF L ~LOAD H NF L ~LOAD H NF F+3 ~LOAD H NF F+3 ~LOAD X NF F3
~LOAD X NF L ~LOAD X NF F3

L
A X NF L A X NF L A X NF L A X NF L A X NF L A X NF H A X NF H A X NF H A X NF L A X NF F4 B X B X B X B X B X B X B X B X C X C X C X C X C X C X C X C X D X D X D X D X D X D X D X D X

NF L

NF L

B X B X

C X C X

D X D X

~LOAD A X X NF NF F3 F4 Fall time 3n 3n 3n 3n 2n 4n 4n 4n 4n Event To 143

B X

C X

D X

Event

From

Min/Max

Time

Circuite secveniale
+ 'PULSE WIDTH' + 'PULSE WIDTH' + 'SETUP' + 'SETUP' + 'SETUP' + 'SETUP' + 'SETUP' + 'SETUP' + 'SETUP' + 'SETUP' + 'SETUP' + 'SETUP' + 'SETUP' + 'SETUP' + 'HOLD' + 'HOLD' + 'HOLD' + 'HOLD' + 'HOLD' + 'HOLD' + 'HOLD' + 'HOLD' + 'HOLD' + 'HOLD' +") HL HL LH LH LH LH HL HL HL HL LH LH HL HL LH LH LH LH LH LH LH LH LH LH CLK ~CLR A B C D A B C D ENT ENP ~LOAD ~CLR CLK CLK CLK CLK CLK CLK CLK CLK CLK CLK LH LH LH LH LH LH LH LH LH LH LH LH LH LH LH LH LH LH LH LH LH LH LH LH CLK ~CLR CLK CLK CLK CLK CLK CLK CLK CLK CLK CLK CLK CLK A B C D A B C D ~LOAD ~CLR MIN MIN MIN MIN MIN MIN MIN MIN MIN MIN MIN MIN MIN MIN MIN MIN MIN MIN MIN MIN MIN MIN MIN MIN 3n 2n 0n 0n 0n 0n 0n 0n 0n 0n 0n 0n 0n 0n 0n 0n 0n 0n 0n 0n 0n 0n 0n 0n

144

Registre i Numrtoare

145

Preliminarii Automate cu stri finite

Capitolul 4 Automate cu stri finite


Automatul cu stri finite - sau pe scurt automatul finit - reprezint soluia general pentru proiectarea sistemelor digitale secveniale. Capitolul i propune s prezinte modul n care sunt structurate automatele cu stri finite. Din acest punct de vedere sunt prezentate principalele clasificri, prezente n literatura de specialitate, dar suplimentar - este punctat diferena dintre logica programat i logica cablat. Capitolul este structurat pe dou subseciuni: 1. Preliminarii 2. Automate cu stri finite

4.1 Preliminarii
n principiu dup cum se va putea vedea n continuare automatul cu stri finite este constituit dintr-un circuit combinaional cruia i s-a ataat o reacie constituit dintr-un circuit ce posed faciliti de memorare. Circuitul combinaional poate fi realizat cu ajutorul porilor logice altfel spus circuite SSI (Small Scale Integration), poate avea n compunere multiplexoare sau demultiplexoare denumite n literatura de specialitate circuite MSI (Medium Scale Integration), sau memorii ROM care fac parte din gama circuitelor LSI (Large Scale Integration). La rndul su circuitul de memorie - cel ce asigur reacia amintit poate fi construit cu bistabili de tip D (literatura de specialitate i situeaz n gama circuitelor de ordin unu), sau bistabili de tip JK clasificai ca fiind circuite de ordin doi. Reamintind faptul c circuitele combinaionale de tip SSI, MSI sau LSI menionate anterior sunt circuite de ordin zero, se poate afirma c: Automatul cu stri finite este un sistem digital de ordin trei constituit dintr-un sistem digital de ordin zero cruia i s-a ataat o reacie folosind un sistem digital de ordin unu sau doi. n condiiile n care circuitul combinaional este constituit cu ajutorul memoriilor ROM, automatul cu stri finite poart numele de main cu algoritm de stare. n aceast situaie funcie de modul n care este inscripionat memoria automatului acesta execut anumite sarcini. Istoric vorbind acesta a fost momentul n care logica cablat a fost substituit de conceptul de microprogramare. Altfel spus, circuitul
145

Circuite secveniale

combinaional i poate realiza funcia raportat la modul n care sunt conectate ntre ele diferite componente (logica cablat) sau funcie de informaia nscris n memoria ROM. Ideea de a scrie ntr-o memorie modul n care poate evolua un sistem digital a cptat numele microprogramare. n acest moment se justific afirmaia iniial c automatul finit reprezint soluia general pentru proiectarea sistemelor digitale secveniale. Revenind la structura automatelor finite se poate observa a c partea combinaional poate fi constituit din elemente i anume circuite de tip: SSI MSI LSI Small Integration Circuit; Medium Scale Integration; Large Scale Integration.

Sistemul digital numit iniial memorie poate fi constituit la rndul su din: Bistabili de tip D (ordin unu) sau; Bistabili de tip JK (ordin (doi)

Aparent pot exist ase tipuri de automate cu stri finite ce conin n structur: 1. Circuitul logic combinaional realizat cu circuite de tip SSI (exemplu pori), iar circuitul de memorie realizat cu bistabili de tip D; 2. Circuitul logic combinaional realizat cu circuite de tip MSI (exemplu demultiplexoare sau multiplexoare i nu numai), iar circuitul de memorie realizat cu bistabili de tip D; 3. Circuitul logic combinaional realizat cu circuite de tip LSI (memorii ROM)), iar circuitul de memorie realizat cu bistabili de tip D.; 4. Circuitul logic combinaional realizat cu circuite de tip SSI (exemplu pori), iar circuitul de memorie realizat cu bistabili de tip JK; 5. Circuitul logic combinaional realizat cu circuite de tip MSI (exemplu demultiplexoare sau multiplexoare i nu numai), iar circuitul de memorie realizat cu bistabili de tip JK; 6. Circuitul logic combinaional realizat cu circuite de tip LSI (memorii ROM)), iar circuitul de memorie realizat cu bistabili de tip JK.; Trebuie totui menionat c, n majoritatea situaiilor n practic sunt utilizate automatele ce au n structur n partea combinaional memorii de tip ROM. Acesta este motivul pentru care, pentru moment, conceptul de microprogramare a cptat o importana deosebit.

146

Automate cu st ri finite

4.2 Automate cu stri finite


Subcapitolul ii propune s prezinte succint cteva elemente de interes legate de teoria automatelor finite cum ar fi: Logica de funcionarea; Modelul matematic; Descrierea funcionrii cu ajutorul tabelelor de tranziii; Descrierea funcionrii cu ajutorul organigramelor; Descrierea funcionrii cu ajutorul tabelelor de tranziii; Descrierea funcionarii cu ajutorul VERILOG HDL; Suplimentar este prezentat un exemplu de automat cu stri finite.

a.) Simbol
Figura 4.1 prezint simbolul automatului cu stri finite n standardul ANSI iar figura 4.2 prezint acelai simbol n standard DIN.

Fig. 4.1 Automat cu st ri finite standard ANSI

Fig. 4.2 Automat cu stri finite standard DIN

b.) Notaii folosite


intrri de date, sincrone; intrare de control, comand momentul n care au loc tranziiile la ieire; RESET intrare de control asincron, poziioneaz ieirile n starea 0; OUT1 OUT12 ieiri. IN1 IN 12 CLK

c.) Logica de funcionare


Figura 4.2 pune n eviden modul n care funcioneaz un automat finit. Definitorie pentru funcionarea ca arhitecturii prezentate este reacia intern care se gsete ntre blocul notat strii blocul notat condiii pentru tranziia ntre stri. Aceasta
147

Circuite secveniale

permite ca la ieirea blocului stri s existe informaii privitoare evoluia automatului. Acest informaie se aplic n final blocului notat condiii pentru stabilirea ieirilor care, prelund i semnalul de la intrare, genereaz semnalul de ieire. Aceast structurare valideaz informaia conform creia i n cazul automatului finit semnalul de ieire depinde de semnalul de intrare dar i de starea n care se gsete automatul.

Fig. 4.3 Automat cu st ri finite - logica de funcionare

d.) Modelul matematic


Automatul cu stri finite este n general definit ca un sextuplu de tipul {X, Y, Q, q0, f, g} unde: X mulimea semnalelor de intrare; Y mulimea semnalelor de ieire; Q mulimea strilor; q0 starea initial; f funcia de tranziie a strilor; g funcia de tranziie a ieirilor; Explicitnd, mulimea semnalelor de intrare este:

X = {X1 , X 2 ,L , X m }
mulimea semnalelor de ieire este:

(4.1) (4.2) (4.3)

Y = {Y1 , Y2 ,L , Yp }
iar mulimea strilor este:

Q = {Q1 , Q 2 , L, Q r }
Funcia de tranziie a strilor este definit conform (4.4)

f :XQ Q
148

(4.4)

Automate cu st ri finite

iar funcia de tranziie a ieirilor este: (4.5) n aceasta etap trebuie spus c n practic exist automate finite pentru care funcia de tranziie a ieirile se poate defini mai simplu i anume: g :Q Y (4.6) Observaie Automatele pentru care funcia de tranziie a ieirilor este definit conform relaiei (4.5) poart numele de automate Mealy, iar automatele pentru care funcia de tranziie a ieirilor este definit conform relaiei (4.6) poart numele de automate Moore.

g :XQ Y

e.) Automat Mealy, automat Moore


Relaiile (4.5) i (4.6) au prezentat deosebirile eseniale dintre automatul de tip Mealy i automatul de tip Moore. La rndul lor, funcie de modul de implementare, fiecare dintre aceste automate poate fi realizat n dou moduri: tip imediat tranziia la ieire este comandat de impulsul de clock aplicat registrului de stare tip ntrziat tranziia la ieire este comandat de impulsul de clock aplicat unui registru suplimentar existent la ieire. Din acest punct de vedere este unanim acceptat existena a patru clase de automate: Automat Mealy imediat; Automat Mealy cu ntrziere; Automat Moore imediat; Automat Moore cu ntrziere; e1.) Automat Mealy imediat Structura de principiu a unui automat de tip Mealy imediat este prezentat n figura 4.4

Figura 4.4 Structura de principiu a automatului Mealy imediat


149

Circuite secveniale

Semnificaia notaiilor este urmtoarea: Xn Yn Yn+1 Qn Qn+1 mulimea valorilor mrimilor de intrare la momentul n mulimea valorilor mrimilor de ieire la momentul n mulimea valorilor mrimilor de ieire la momentul n+1 mulimea valorilor mrimilor de stare la momentul n mulimea valorilor mrimilor de stare la momentul n+1

Comentariu: Se observ c tranziia la ieire este comandat de tranziia informaiei existent n registrul de stare dar i de tranziia informaiei la intrare. e2.) Automat Mealy cu ntrziere Structura de principiu a unui automat de tip Mealy cu ntrziere este prezentat n figura 4.5

Figura 4.5 Structura de principiu a automatului Mealy cu ntrziere

Semnificaia notaiilor este urmtoarea: Xn Yn Yn+1 Qn Qn+1 mulimea valorilor mrimilor de intrare la momentul n mulimea valorilor mrimilor de ieire la momentul n mulimea valorilor mrimilor de ieire la momentul n+1 mulimea valorilor mrimilor de stare la momentul n mulimea valorilor mrimilor de stare la momentul n+1

Comentariu: Se observ c tranziia la ieire este comandat de impulsul de clock aplicat registrului de la ieire. e3.) Automat Moore imediat Structura de principiu a unui automat de tip Moore imediat este prezentat n figura 4.6. Semnificaia notaiilor este urmtoarea: Xn mulimea valorilor mrimilor de intrare la momentul n Yn mulimea valorilor mrimilor de ieire la momentul n Yn+1 mulimea valorilor mrimilor de ieire la momentul n+1 Qn mulimea valorilor mrimilor de stare la momentul n Qn+1 mulimea valorilor mrimilor de stare la momentul n+1
150

Automate cu st ri finite

Figura 4.6 Structura de principiu a automatului Moore imediat

Comentariu: Se observ c tranziia la ieire este comandat de tranziia informaiei existent n registrul de stare. e4.) Automat Moore cu ntrziere Structura de principiu a unui automat de tip Moore cu ntrziere este prezentat n figura 4.7.

Figura 4.7 Structura de principiu a automatului Moore cu nt rziere

Semnificaia notaiilor este urmtoarea: Xn Yn Yn+1 Qn Qn+1 mulimea valorilor mrimilor de intrare la momentul n mulimea valorilor mrimilor de ieire la momentul n mulimea valorilor mrimilor de ieire la momentul n+1 mulimea valorilor mrimilor de stare la momentul n mulimea valorilor mrimilor de stare la momentul n+1

Comentariu: Se observ c tranziia la ieire este comandat de impulsul de clock aplicat registrului de la ieire.

f.) Descrierea automatelor cu stri finite cu ajutorul tabelului de tranziii


Literatura de specialitate prezint mai multe tipuri de tabele. Tabelele 1.1, respectiv 1.2 sunt exemple de acest tip. Tabelul 4.1 este o alt form de prezentare a funcionrii unui automat finit.
151

Circuite secveniale

Stri Condiii Condiia X Conditia Y Condiia Z

Stare A

Stare B Stare C

Stare C

Tabelul 4.1

Interpretarea datelor coninute n tabel este imediat: Dac automatul se afl n starea B i la intrare se aplic condiia Y, atunci automatul trece n starea C. Observaie: Valorile variabilelor de ieire pot fi trecute ntr-o not separat.

g.) Descrierea automatelor cu stri finite cu ajutorul organigramelor


Figura 4.8 prezint organigrama de funcionare a unui automat de tip Mealy. Figura 4.2 prezint organigrama de funcionare a unui automat Moore. Cele dou organigrame prezint tranziia dintre starea 0 i starea 1 a unui automat. Se poate constat c n cazul automatului Moore fiecare stare este caracterizat de existena unei singure valori a ieirii.

Figura 4.8 Organigrama de funcionare a unui automat Mealy

Figura 4.9 organigrama de func ionare a unui automat Moore

h.) Descrierea automatelor cu stri finite cu ajutorul grafurilor de fluen


Figura 4.9 prezint graful de fluen asociat funcionrii unui automat de tip Mealy. Figura 4.10 prezint graful de fluen asociat funcionrii a unui automat Moore. Si de acest dat se prezint tranziia dintre starea 0 i starea 1 a unui automat. Evident, n cazul automatului Moore fiecare stare este caracterizat de existena unei singure valori a ieirii.
152

Automate cu st ri finite

Figura 4.10 Graf de fluen al unui automat Mealy

Figura 4.11 Graf de fluen al unui automat Moore

i.) Descriere Verilog a unui automat finit


O posibil descriere Verilog a unui automat finit existent n literatura de specialitate este prezentat n continuare:
module state_machine(sm_in,sm_clock,reset,sm_out); parameter stare0 = 2'b00; parameter stare1 = 2'b01; parameter stare2= 2'b11; parameter stare3= 2'b10; input sm_clock; input reset; input sm_in; output sm_out; reg [1:0] current_state, next_state; always @ (posedge sm_clock) begin if (reset == 1'b1) current_state <= 2'b00; else current_state <= next_state; end always @ (current_state or sm_in) begin // default values sm_out = 1'b1; next_state = current_state; case (current_state) stare0: sm_out = 1'b0; if (sm_in) next_state = 2'b11; stare1: sm_out = 1'b0; if (sm_in == 1'b0) next_state = 2'b10; stare2: if (sm_in == 1'b1) next_state = 2'b01; stare3: if (sm_in == 1'b1) next_state = 2'b00; endcase end endmodule

153

Circuite secveniale

Programul de test este:


module testbench; // parameter declaration section // parameter stare0_state = 2'b00; parameter stare1_state = 2'b01; parameter stare2_state = 2'b11; parameter stare3_state = 2'b10; // testbench declaration section reg [500:1] message; reg [500:1] state_message; reg in1; reg clk; reg reset; wire data_mux; // instantiations state_machine #(stare0_state, stare1_state stare2_state, stare3_state) st_mac ( .sm_in (in1), .sm_clock (clk), .reset (reset), .sm_out (data_mux) ); // monitor section always @ (st_mac.current_state) case (st_mac.current_state) stare0_state : state_message = "stare0"; stare1_state : state_message = "stare1"; stare2_state: state_message = " stare2"; stare3_state : state_message = "stare3"; endcase // clock declaration initial clk = 1'b0; always #50 clk = ~clk; // tasks task reset_cct; begin @(posedge clk); message = " reset"; @(posedge clk); reset = 1'b1; @(posedge clk); reset = 1'b0; @(posedge clk); end endtask task change_in1_to; input a; begin message = "change in1 task"; @ (posedge clk); in1 = a; end endtask // main task calling section initial begin message = "start";
154

Automate cu st ri finite reset_cct; change_in1_to(1'b1); change_in1_to(1'b0); change_in1_to(1'b1); change_in1_to(1'b0); change_in1_to(1'b1); @ (posedge clk); @ (posedge clk); @ (posedge clk);

end endmodule

Pentru a exemplifica modul n care funcioneaz un automat finit este prezentat cazul unui automat utilizat la comanda unei caldarine. Din punct de vedere formal acest automat trebuie s parcurg anumite etape a cror secvenialitate este prezentat n figura 4.11.
Comanda preventilare+purjare (Y1)

j.) Aplicaie

t1 t
Semnal terminare preventilare+purjare (X1)

t
Comanda alimentare combustibil (Y2)

t
Comanda intarziere scanteie (Y2)

t2
Semnal terminare intarziere scanteie (X2)

t
Comanda scanteie (Y3)

t3 t
Semnal terminare timp scanteie (X3)

Prevent.+purjare

Ppregatire aprindere

Aprindere

Functionare

155

Circuite secveniale

Figura 4.11 Secvenialitatea operaiunilor efectuate de un automat de comand a unei caldarine

j1.) Descrierea funcionrii cu ajutorul organigramelor


Figura 4.12 descrie funcionarea cu ajutorul unei organigrame.
Start Prevent.+purj.

Da

Terminat purjare ?

Nu

Preg. apr.

Da Aprindere

Terminat preg.apr. ?

Nu

Da

Terminat aprindere ?

Nu

Functionare

Da

Buna functionare?

Nu

Nu

Semnal stop ?

Da Postventilare Stop

Figura 4.12 Organigrama de func ionare a unui automat de caldarin

j2.) Schema bloc de principiu a automatului de caldarin


156

Automate cu st ri finite

Schema de principiu a automatului de caldarin este prezentat n figura 4.13. Notaia CLC reprezint Circuit Logic Combinaional.

Semnal terminare purjare Semnal term. preg.aprind. Semnal term. aprindere Conditionari: semnal prezenta flacara semnal nivel maxim apa; semnal nivel minim apa; semnal presiune mare; semnal presiune mica; semnal stop; semnal poz. duze semnal poz.usa Stare prezenta

Comanda purjare Comanda preg. aprind. Comanda aprindere; CLC Comanda stop Comanda eroare

QA DA QB Registru DB QB DC

Stare viitoare

Figura 4.13 Schema bloc de principiu a automatului propus

Intrrile automatului sunt:

X1 X2 X3 X4 X5

semnal terminare purjare semnal terminare pregatire arindere semnal terminare aprindere semnal conditionari semnal stop

Ieirile automatului sunt

Y1 comanda purjare Y2 comanda aprindere (alimentare combustibil+ comanda intarziere scanteie) Y3 comanda aprindere Y4 comanda stop Y5 comanda avarie
Strile asociate funcionrii automatului sunt prezentate n tabelul 2.2

Stari

Codificare stari Binar Zecimal


157

Circuite secveniale

1 0 2 0 3 0 4 0 5 1 6 1 Tabel 4.2 j.) Schema de principiu a automatului de caldarin

Purjarea instalatiei Pregatire aprindere Aprindere Funcionare Stop Avarie

0 0 1 1 0 0

0 1 0 1 0 1

Figura 4.14 prezint o posibil structura a automatului de caldarin. S-au folosit notaiile: CLC circuit logic combinaional CBM Circuit basculant monostabil CBB Circuit basculant bistabil
Terminare aprindere Terminare pregatire aprindere Terminare preventilare+purjare CBM CBM CBM CBB CBB CBB

X4 R X5 X6 R X7 R X8 R X9 X10 X11

CLC

A0 R A1 R A2 R A3 R A4 R A5 A6 A7 R

ROM

D0 R D1 R D2 R D3 R D4 R D5 R D6 R D7 R

Preventil.+purjare Preg. aprindere Aprindere Postventilare+stop Avarie

QA DA R QB Registru DB QB CC DC R QD DD
Figura 4.14 Schema de principiu a automatului propus
158

Automate cu st ri finite

Comparnd schema de principiu din figura 4.14 cu schema bloc de principiu din figura 4.13 se poate observa c circuitul logic combinaional existent n figura 4.13 este realizat practic cu ajutorul unei memorii ROM. Din acest punct de vedere prezint importan coninutul memoriei sau, altfel spus, microprogramul existent n memorie. Amintim c utilizarea memoriilor ROM la realizarea automatelor finite a permis nlocuirea logicii cablate cu logica micropramat. In continuare, pentru exemplificare, se va prezenta coninutul memoriei asociat strii 1 (purjarea instalatiei), precum i modul n care si poate obine microprogramul.

k.) Microprogramul asociat tranziiilor din starea purjarea instalaiei


Pentru obinenerea acestui microprogram se parcurg urmtoarele etape: Se construiete tabelul de tranziii din starea de purjare: Se alege tipul de memorie folosit; Se determin harta memoriei n cod BCD; Se executa conversia n cod hexazecimal Tabel tranzitii din starea de purjare

X
1

X
2

X X
3 4

X
5

Stare prezenta 6

Stare viitoare 7

Y
1

Y
2

Y Y
3 4

Y
5

0 1 0 1 0 1 0 1 0 1 0 1 0 1

0 0 1 1 0 0 1 1 0 0 1 1 0 0

0 0 0 0 1 1 1 1 0 0 0 0 1 1

0 0 0 0 0 0 0 0 1 1 1 1 1 1

0 0 0 0 0 0 0 0 0 0 0 0 0 0

0 0 0 0 0 0 0 0 0 0 0 0 0 0

0 0 0 0 0 0 0 0 0 0 0 0 0 0

0 0 0 0 0 0 0 0 0 0 0 0 0 0
159

0 0 1 1 1 1 1 1 1 1 1 1 1 1

0 0 0 0 0 0 0 0 0 0 0 0 0 0

0 1 1 1 1 1 1 1 1 1 1 1 1 1

1 0 0 0 0 0 0 0 0 0 0 0 0 0

0 1 0 0 0 0 0 0 0 0 0 0 0 0

1 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0

1 1 0 0 0 0 0 0 0 0 0 0 0 0 0 0

1 2 0 0 1 1 1 1 1 1 1 1 1 1 1 1

Circuite secveniale

0 1 0 1 0 1 0 1 0 1 0 1 0 1
1

1 1 0 0 1 1 0 0 1 1 0 0 1 1
2

1 1 0 0 0 0 1 1 1 1 0 0 0 0
3

1 1 0 0 0 0 0 0 0 0 1 1 1 1
4

0 0 1 1 1 1 1 1 1 1 1 1 1 1
5

0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0

0 0 0 0 0 0 0 0 0 0 0 0 0 0
6

0 0 0 0 0 0 0 0 0 0 0 0 0 0

1 1 1 1 1 1 1 1 1 1 1 1 1 1

0 0 0 0 0 0 0 0 0 0 0 0 0 0
7

1 1 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0

0 0 0 0 0 0 0 0 0 0 0 0 0 0
8

0 0 0 0 0 0 0 0 0 0 0 0 0 0
9

0 1 0 1

0 0 1 1

1 1 1 1

1 1 1 1

1 1 1 1

0 0 0 0

0 1 0 1 0 1 0 1 Tabel 4.3

0 0 0 0

0 0 0 0

0 0 0 0

0 0 0 0 0 0 0 0 0 0 0 0 0 0 1 0 0 0 0 0

0 0 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1

1 1 0 0 0 0 0 0 0 0 0 0 0 0 1 2 0 0 0 0

Alegerea memoriei ROM A fost aleas o memorie INTEL 2708 - 1K8 UV ERASABLE PROM.

Harta memoriei n cod BCD QA A7 1 0 0 0 0 Q


B

Q
C

X
5

X
4

X
3

X
2

X
1

D
A

D
B

D
C

Y5 Y4 Y3 Y2 Y1 O
4

A6 2 0 0 0 0

A5 3 0 0 0 0

A
4

A
3

A
2

A
1

A
0

O7 9 0 0 1 1
160

O6 O5 10 0 0 0 0 11 0 1 1 1

O
3

O
2

O
1

O
0

4 0 0 0 0

5 0 0 0 0

6 0 0 0 0

7 0 0 1 1

8 0 1 0 1

12 0 0 1 1

13 0 0 0 0

14 15 0 0 0 1 0 0 0 0

16 1 0 0 0

Automate cu st ri finite

0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0

0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0

0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0

0 0 0 0 0 0 0 0 0 0 0 0 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1

0 0 0 0 1 1 1 1 1 1 1 1 0 0 0 0 0 0 0 0 1 1 1 1 1 1 1 1

1 1 1 1 0 0 0 0 1 1 1 1 0 0 0 0 1 1 1 1 0 0 0 0 1 1 1 1

0 0 1 1 0 0 1 1 0 0 1 1 0 0 1 1 0 0 1 1 0 0 1 1 0 0 1 1

0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1

1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1

0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0

1 1 1 1 1 1 1 1 1 1 1 1 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0

1 1 1 1 1 1 1 1 1 1 1 1 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0

0 0 0 0 0 0 0 0 0 0 0 0 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1

0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0

0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0

0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0

Tabelul 4.4 unde: A0 A7 D0 D7 magistrala de adrese; magistrala de date

Harta memoriei n cod hexazecimal


Adrese 00 01 Date 01 22
161

Adrese 10 11

Date 88 88

Circuite secveniale

02 03 04 05 06 07 08 09 0A 0B 0C 0D 0E 0F

B0 B0 B0 B0 B0 B0 B0 B0 B0 B0 B0 B0 B0 B0
Tabelul 4.16

12 13 14 15 16 17 18 19 1A 1B 1C 1D 1E 1F

88 88 88 88 88 88 88 88 88 88 88 88 88 88

162

Capitolul 5 Modaliti de descriere a circuitelor secveniale Teste


1. 2p Ieirile unui circuit combinaional depind: a.) b.) c.) d.) 2. 2p att de intrri ct i de starea circuitului; numai de intrri; numai de starea circuitului; de topologia circuitului.

Ieirile unui circuit secvenial: a.) b.) c.) d.) depind att de intrri ct i de starea circuitului; depind numai de intrri; nu depind de intrri; depind de topologia circuitului

3. 2p

Spre deosebire de circuitele combinaionale, ieirile circuitelor secveniale depind att de valorile prezente ale intrrilor ct i de istoricul acestor valori. Realizarea acestui lucru presupune a.) b.) c.) d.) conectarea n serie a unor circuite combinaionale; conectarea n paralel a unor circuite combinaionale introducerea funciei de memorare; introducerea capacitii de multiplexarea in timp.

4. 2p

Spre deosebire de circuitele combinaionale, ieirile circuitelor secveniale depind att de valorile prezente ale intrrilor ct i de istoricul acestor valori. Realizarea acestui lucru presupune existena funciei de memorare, ceea ce nseamn de fapt: a.) b.) c.) d.) introducerea capacitii de multiplexarea in timp; conectarea n serie a unor circuite combinaionale; conectarea n paralel a unor circuite combinaionale introducerea unei reacii n structur.

163

Circuite secveniale

5. 3p

O posibil structur ce evideniaz reacia intern existent n structura unui circuit combinaional este prezentat n figura notat: a.)
X CLC Y

c.)

Qn Memorie

Qn+1

b.)

d.)

Notaiile folosite n figur sunt: CLC ULA X Y Qn Qn+1 6. 4p circuit logic combinaional; unitate logico-aritmetic; semnale de intrare; semnale de ieire; stare prezent; stare viitoare.

O posibil structur ce evideniaz reacia intern existent n structura unui circuit combinaional este prezentat n figura 1.1
X CLC Y

Qn Memorie

Qn+1

Figura 5.1 Notaiile folosite n figur sunt: CLC X circuit logic combinaional semnale de intrare;
164

Modalit i de descriere - Teste

Y Qn Qn+1

semnale de ieire; stare prezent; stare viitoare

Pornind de la figura 5.1 circuitul logic secvenial se definete ca fiind a.) b.) c.) d.) SS={X, Y, Q} SS={Q ,f, g} SS={X, f, g} SS={X, Y, Q ,f, g} mulimea strilor; funcia de tranziie a strilor; funcia de tranziie a ieirilor;

unde: Q f g 7. 4p

Pornind de la figura 5.1 circuitul logic secvenial se definete ca fiind cvintuplul SS={X, Y, Q ,f, g} unde: X mulimea intrrilor; Y mulimea ieirilor; Q mulimea strilor; f funcia de tranziie a strilor; g funcia de tranziie a ieirilor; Funcia f se definete: a.) b.) c.) d.)

f f f f

:XQ Q : XQ Y : XQ Y :X Y

8. 4p

Pornind de la figura 5.1 circuitul logic secvenial se definete ca fiind cvintuplul SS={X, Y, Q ,f, g} unde: X mulimea intrrilor; Y mulimea ieirilor; Q mulimea strilor; f funcia de tranziie a strilor; g funcia de tranziie a ieirilor; Funcia g se definete: a.) b.)

g : XQ Q g : XQ Y
165

Circuite secveniale

c.) d.) 9. 1p

g : XQ Y g:X Y

Circuitele secveniale pot fi reprezentate a.) numai prin tabele de tranziie; b.) prin tabele de tranziie sau prin organigrame sau prin grafuri de fluen (grafuri de tranziie); c.) numai prin prin grafuri de fluen; d.) numai prin organigrame.

10. 3p

Figura 5.2 descrie un automat cu ajutorul unei organigrame dar numai pentru tranziia dintre starea 0 i starea 1.

Figura 5.2 Dac semnalul de intrare este {X1;X2 }={0;0} atunci, conform acestei organigrame, automatul a.) b.) c.) d.) 11. 3p trece n starea Q=1, iar ieirea devine Y=1; trece n starea Q=1, iar ieirea devine Y=0; rmne n starea Q=0, iar ieirea devine Y=1; rmne n starea Q=0, iar ieirea devine Y=0

Figura 5.2 descrie un automat cu ajutorul unei organigrame dar numai pentru tranziia dintre starea 0 i starea 1. Dac semnalul de intrare este {X1;X2}={0;1} atunci, conform acestei organigrame, automatul a.) b.) trece n starea Q=1, iar ieirea devine Y=1; trece n starea Q=1, iar ieirea devine Y=0;
166

Modalit i de descriere - Teste

c.) d.) 12. 3p

rmne n starea Q=0, iar ieirea devine Y=1; rmne n starea Q=0, iar ieirea devine Y=0

Figura 5.2 descrie un automat cu ajutorul unei organigrame dar numai pentru tranziia dintre starea 0 i starea 1. Dac semnalul de intrare este {X1;X2}={1;0} atunci, conform acestei organigrame, automatul a.) b.) c.) d.) trece n starea Q=1, iar ieirea devine Y=1; trece n starea Q=1, iar ieirea devine Y=0; rmne n starea Q=0, iar ieirea devine Y=1; rmne n starea Q=0, iar ieirea devine Y=0

13. 3p

Figura 5.2 descrie un automat cu ajutorul unei organigrame dar numai pentru tranziia dintre starea 0 i starea 1. Dac semnalul de intrare este {X1;X2}={1;1} atunci, conform acestei organigrame, automatul a.) b.) c.) d.) trece n starea Q=1, iar ieirea devine Y=1; trece n starea Q=1, iar ieirea devine Y=0; rmne n starea Q=0, iar ieirea devine Y=1; rmne n starea Q=0, iar ieirea devine Y=0

14. 3p

Figura 5.3 descrie un automat cu ajutorul unui graf dar numai pentru tranziia dintre starea 0 i starea 1.

Figura 5.3 Dac semnalul de intrare este {X1;X2}={0;0} atunci, conform acestui graf, automatul a.) b.) c.) d.) 15. 3p trece n starea Q=1, iar ieirea devine Y=1; trece n starea Q=1, iar ieirea devine Y=0; rmne n starea Q=0, iar ieirea devine Y=1; rmne n starea Q=0, iar ieirea devine Y=0

Figura 5.3 descrie un automat cu ajutorul unui graf dar numai pentru tranziia dintre starea 0 i starea 1. Dac semnalul de intrare este {X1;X2}={0;1} atunci, conform acestui graf, automatul a.) trece n starea Q=1, iar ieirea devine Y=1;
167

Circuite secveniale

b.) c.) d.) 16. 3p

trece n starea Q=1, iar ieirea devine Y=0; rmne n starea Q=0, iar ieirea devine Y=1; rmne n starea Q=0, iar ieirea devine Y=0

Figura 5.3 descrie un automat cu ajutorul unui graf dar numai pentru tranziia dintre starea 0 i starea 1. Dac semnalul de intrare este {X1;X2}={1;0} atunci, conform acestui graf, automatul a.) b.) c.) d.) trece n starea Q=1, iar ieirea devine Y=1; trece n starea Q=1, iar ieirea devine Y=0; rmne n starea Q=0, iar ieirea devine Y=1; rmne n starea Q=0, iar ieirea devine Y=0

17. 3p

Figura 5.3 descrie un automat cu ajutorul unui graf dar numai pentru tranziia dintre starea 0 i starea 1. Dac semnalul de intrare este {X1;X2}={1;1} atunci, conform acestui graf, automatul a.) b.) c.) d.) trece n starea Q=1, iar ieirea devine Y=1; trece n starea Q=1, iar ieirea devine Y=0; rmne n starea Q=0, iar ieirea devine Y=1; rmne n starea Q=0, iar ieirea devine Y=0

18. 3p

Tabelul 5.1 descrie un automat cu ajutorul unui tabel de tranziii, dar numai pentru tranziia dintre starea 0 i starea 1.
Intrri X 1,n+1 X2,n+1 0 0 1 0 0 1 1 1 Stare prezent Qn 0 0 0 0 Stare viitoare Qn+1 1 0 1 1 Ieiri Yn+1 0 1 0 1

Tabelul 5.1 Dac semnalul de intrare este {X1;X2}={0;0} atunci, conform acestui table de tranziii, automatul a.) b.) c.) d.) 19. 3p trece n starea Q=1, iar ieirea devine Y=1; trece n starea Q=1, iar ieirea devine Y=0; rmne n starea Q=0, iar ieirea devine Y=1; rmne n starea Q=0, iar ieirea devine Y=0

Tabelul 5.1 descrie un automat cu ajutorul unui tabel de tranziii, dar numai pentru tranziia dintre starea 0 i starea 1. Dac semnalul de

168

Modalit i de descriere - Teste

intrare este {X1;X2}={0;1} atunci, conform acestui tabel de tranziii, automatul a.) b.) c.) d.) 20. 3p trece n starea Q=1, iar ieirea devine Y=1; trece n starea Q=1, iar ieirea devine Y=0; rmne n starea Q=0, iar ieirea devine Y=1; rmne n starea Q=0, iar ieirea devine Y=0

Tabelul 5.1 descrie un automat cu ajutorul unui tabel de tranziii, dar numai pentru tranziia dintre starea 0 i starea 1. Dac semnalul de intrare este {X1;X2}={1;0} atunci, conform acestui tabel de tranziii, automatul a.) b.) c.) d.) trece n starea Q=1, iar ieirea devine Y=1; trece n starea Q=1, iar ieirea devine Y=0; rmne n starea Q=0, iar ieirea devine Y=1; rmne n starea Q=0, iar ieirea devine Y=0

21. 3p

Tabelul 5.1 descrie un automat cu ajutorul unui tabel de tranziii, dar numai pentru tranziia dintre starea 0 i starea 1. Dac semnalul de intrare este {X1;X2}={1;1} atunci, conform acestui tabel de tranziii, automatul a.) b.) c.) d.) trece n starea Q=1, iar ieirea devine Y=1; trece n starea Q=1, iar ieirea devine Y=0; rmne n starea Q=0, iar ieirea devine Y=1; rmne n starea Q=0, iar ieirea devine Y=0

169

Circuite secveniale

Rspunsuri
1. 2. 3. 4. 5. 6. 7. 8. 9. 10. 11. 12. 13. 14. 15. 16. 17. 18. 19. 20. 21. Rspuns corect b Rspuns corect a Rspuns corect c Rspuns corect d. Rspuns corect a Rspuns corect d Rspuns corect a Rspuns corect b Rspuns corect b Rspuns corect a Rspuns corect b Rspuns corect c Rspuns corect d Rspuns corect a Rspuns corect b Rspuns corect c Rspuns corect d Rspuns corect a Rspuns corect b Rspuns corect c Rspuns corect d

170

Capitolul 6 Bistabili Teste


1. 1p Circuitul de tip bistabil prezint n funcionare: a.) b.) c.) d.) 2. 2p dou stri ambele stabile; dou stri ambele instabile; dou stri, una stabil i una instabil; trei stri, dou stabile i una instabil.

Intr-un sistem digital secvenial este important distincia dintre: a.) b.) c.) d.) numai cnd i cum este procesat informaia; numai unde i cum este procesat informaia; unde cnd i cum este procesat informaia; numai unde i cnd este procesat informaia;

3. 1p

Impulsul de ceas (clock) are rolul a.) b.) c.) d.) ca tranziiile ntr-un sistem digital care posed ceas s fie comandate de tranziiile intrrilor; ca tranziiile ntr-un sistem digital care posed ceas s se efectueaze la anumite momente bine determinate; ca tranziiile ntr-un sistem digital care posed ceas s fie comandate de tranziiile ntre stri; ca tranziiile ntr-un sistem digital care posed ceas s fie comandate de att de tranziiile intrrilor ct i de tranziiile ntre stri;

4. 1p

n sistemele digitale sincrone tranziiile din sistem

171

Circuite secveniale

a.) b.) c.) d.) 5. 1p

sunt comandate de numai tranziia semnalelor de intrare; sunt comandate de att de tranziia semnalelor de intrare ct i de semnalele de ceas; depind de configuraia circuitului; sunt comandate numai de semnale de ceas (clock).

In sistemele digitale asincrone tranziiile din sistem a.) b.) c.) d.) sunt comandate numai de semnale de ceas (clock); nu sunt comandate de semnale de ceas (clock); sunt funcie de arhitectura sistemului; sunt funcie de arhitectura sistemului dar i de semnalul de ceas.

6. 3p

In sistemele digitale sincrone tranziiile din sistem a.) b.) c.) d.) pot avea loc numai pe palierul impulsului de ceas; pot avea loc numai n trei momente: pe frontul anterior al impulsului de ceas, pe frontul posterior al impulsului de ceas sau pe palierul impulsului de ceas; depind de arhitectura sistemului; pot avea loc numai n dou momente: pe frontul anterior al impulsului de ceas sau pe frontul posterior al impulsului de ceas.

7. 2p

Circuitul bistabil cunoscut sub numele de latch sau latch transparent este un bistabil a.) b.) c.) d.) asincron la care tranziia ieirilor sau strilor este determinat de tranziia intrrilor; asincron la care tranziia ieirilor (strilor) este permis numai pe durata palierului impulsului de ceas - sau validare) sincron la care tranziia ieirilor (strilor) are loc numai pe frontul anterior al impulsului de ceas; sincron la care tranziia ieirilor (strilor) are loc numai pe frontul posterior al impulsului de ceas;

8. 2p

Circuitul bistabil cunoscut sub numele de latch semitransparent sau latch cu poart este un bistabil a.) b.) asincron la care tranziia ieirilor sau strilor este determinat de tranziia intrrilor; asincron la care tranziia ieirilor (strilor) este permis numai pe durata
172

Bistabili - Teste

c.) d.) 9. 2p

palierului impulsului de ceas - sau validare) sincron la care tranziia ieirilor (strilor) are loc numai pe frontul anterior al impulsului de ceas; sincron la care tranziia ieirilor (strilor) are loc numai pe frontul posterior al impulsului de ceas;

Simbolul unui latch RS n standard ANSI este prezentat n figura notat: a.) c.)

b.)

d.)

10. 2p

Simbolul unui latch RS n standard DIN este prezentat n figura notat: a.) c.)

b.)

d.)

11. 1p

Figura 6.1 prezint

173

Circuite secveniale

Figura 6.1 a.) b.) c.) d.) 12. 4p un latch RS realizat cu pori NAND un latch RS realizat cu pori NOR un latch RS realizat cu pori AND un latch RS realizat cu pori OR

Figura 6.1 prezint un latch RS realizat cu pori NOR. Tabelul de tranziii

asociat funcionrii acestui latch este prezentat n tabelul alturat

Intrri Sn Rn

Stare viitoare Qn+1

Comentarii

0 (inactiv) 1 (activ) 0 (inactiv) 1 (activ)

0 (inactiv) 0 (inactiv) 1 (activ) 1 (activ)

Qn 1 0 Qn+1= Q
n+1=0

Menine stare Poziionare pe 1 Poziionare pe 0 Intrri nepermise

Dac Sn=1 i Rn=0 atunci: a.) Qn+1 =Qn b.) Qn+1 =1 c.) Qn+1 =0 d.) Qn+1 = Q n+1=0 13. 3p Tabelul de tranziii simplificat pentru latch-ul S realizat cu circuite NOR este prezentat n tabelul alturat: Intrri Stare viitoare Comentarii Sn Rn Qn+1 Q n+1
174

Bistabili - Teste

0 1 0 1

0 0 1 1

Qn 1 0 1

Q n

0 1 0

Menine stare Poziionare pe 1 Poziionare pe 0 Poziionare pe 1

Dac Sn=1 i Rn=0 atunci: a.) Qn+1 =Qn i Q n+1= Q n b.) c.) d.) 14. 3p Qn+1 =1 i Q n+1=0 Qn+1 =0 i Q n+1=1 Qn+1 =1 i Q n+1=0

Tabelul de tranziii simplificat pentru latch-ul R realizat cu circuite NOR este prezentat n tabelul alturat:

Sn

Intrri Rn

Stare viitoare Qn+1 Q n+1

Comentarii

0 1 0

0 0 1

Qn 1 0

Q n

0 1

Menine stare Poziionare pe 1 Poziionare pe 0

Dac Sn=1 i Rn=0 atunci: a.) Qn+1 =Qn i Q n+1= Q n b.) c.) d.) 15. 3p

Qn+1 =1 i Q n+1=0 Qn+1 =0 i Q n+1=1 Qn+1 =1 i Q n+1=0

Tabelul de tranziii simplificat pentru latch-ul R realizat cu circuite NOR este prezentat n tabelul alturat: Intrri Stare viitoare Comentarii Sn Rn Qn+1 Q n+1

0 1 0 1

0 0 1 1

Qn 1 0 Qn
175

Q n

0 1
Q n

Menine stare Poziionare pe 1 Poziionare pe 0 Menine stare

Circuite secveniale

Dac Sn=1 i Rn=0 atunci: a.) Qn+1 =Qn i Q n+1= Q n b.) c.) d.) 16. 4p

Qn+1 =1 i Q n+1=0 Qn+1 =0 i Q n+1=1 Qn+1 =1 i Q n+1=0

Formele de unde prezentate n figura 6.2 prezint functionarea unui:

Figura 6.2
a.) b.) c.) d.) 17. 3p

Latch RS Latch R S Latch RS Latch R S

Analiza de tip cnd asociat formelor de und prezentate n figura 6.2 pune n eviden a.) b.) c.) d.)

faptul c tranziiile la ieire sunt comandate de semnalele aplicate pe intrrile R sau S; faptul c tranziiile la ieire sunt comandate numai de semnalul aplicat pe intrarea R; faptul c tranziiile la ieire sunt comandate numai de semnalul aplicat pe intrarea S; faptul c tranziiile la ieire sunt comandate de semnalele aplicate pe intrrile R i S.

18.

Analiza de tip cum asociat formelor de und prezentate n figura 6.2


176

Bistabili - Teste

4p

pune n eviden faptul c: a.)

b.)

c.)

d.)

intervalul t1 t2 S=1; R=0 foreaz Q=0 - Q =1; intervalul t2 t3 S=0; R=0 menin starea Q=1 - Q =0; intervalul t3 t4 S=0; R=1 foreaz Q=0 - Q =1; intervalul t4 t5 S=0; R=0 menin starea Q=0 - Q =1; intervalul t5 t6 S=0; R=0 menin starea Q=0 - Q =1. intervalul t1 t2 S=1; R=0 foreaz Q=1 - Q =0; intervalul t2 t3 S=0; R=0 menin starea Q=1 - Q =0; intervalul t3 t4 S=0; R=1 foreaz Q=0 - Q =1; intervalul t4 t5 S=0; R=0 menin starea Q=0 - Q =1; intervalul t5 t6 S=0; R=0 menin starea Q=0 - Q =1. intervalul t1 t2 S=1; R=0 foreaz Q=1 - Q =0; intervalul t2 t3 S=0; R=0 menin starea Q=1 - Q =0; intervalul t3 t4 S=0; R=1 foreaz Q=0 - Q =1; intervalul t4 t5 S=0; R=0 menin starea Q=0 - Q =0; intervalul t5 t6 S=0; R=0 menin starea Q=0 - Q =1. intervalul t1 t2 S=1; R=0 foreaz Q=1 - Q =0; intervalul t2 t3 S=0; R=0 menin starea Q=1 - Q =0; intervalul t3 t4 S=0; R=1 foreaz Q=0 - Q =1; intervalul t4 t5 S=0; R=0 menin starea Q=1 - Q =1; intervalul t5 t6 S=0; R=0 menin starea Q=0 - Q =1.

19. 3p

Latch-ul de tip RS. a.) b.) c.) d.)

nu face o distincie clar ntre cnd-(momentul la care se fac tranziiile la ieire) i cum (modul cum se fac aceste tranziii) nu face o distincie clar ntre unde-(locul unde au loc tranziiile la ieire) i cum (modul cum se fac aceste tranziii) nu face o distincie clar ntre cnd-(momentul la care se fac tranziiile la ieire) i unde-(locul unde au loc tranziiile la ieire) face o distincie clar ntre cnd-(momentul la care se fac tranziiile la ieire) i cum (modul cum se fac aceste tranziii)

20. 2p

Simbolul unui latch R S n standard DIN este prezentat n figura notat:

177

Circuite secveniale

a.)

c.)

b.)

d.)

21. 2p

Simbolul unui latch R S n standard ANSI este prezentat n figura notat: a.) c.)

b.)

d.)

22. 1p

Figura 6.3 prezint

Figura 6.3
a.) b.) c.)

un latch R S realizat cu pori NAND; un latch R S realizat cu pori NOR; un latch R S realizat cu pori AND;
178

Bistabili - Teste

d.) 23. 4p

un latch R S realizat cu pori OR.

Tabelul de tranziii simplificat pentru latch-ul R S realizat cu circuite NAND este prezentat n tabelul alturat: Intrri Stare viitoare Comentarii

Sn 0 (activ) 1 (inactiv) 0 (activ) 1 (inactiv)

Rn 0 (activ) 0 (activ) 1 (inactiv) 1 (inactiv)

Qn+1

Qn+1= Q 1 0 Qn

+1=1

Intrri nepermise Poziionare pe 1 Poziionare pe 0 Menine stare

Dac S n=1 i R n=0 atunci: a.) Qn+1 =Qn b.) Qn+1 =1 c.) Qn+1 =0 d.) Qn+1 =1 24. 4p Formele de unde prezentate n figura 6.4 prezint funcionarea unui:

Figura 6.4
a.) b.) c.)

Latch RS; Latch R S ; Latch RS ;


179

Circuite secveniale

d.) 25. 3p

Latch R S ;

Analiza de tip cnd asociat formelor de und prezentate n figura 6.4 pune n eviden a.) b.) c.) d.)

faptul c tranziiile la ieire sunt comandate de semnalele aplicate pe intrrile R sau S ; faptul c tranziiile la ieire sunt comandate numai de semnalul aplicat pe intrarea R faptul c tranziiile la ieire sunt comandate numai de semnalul aplicat pe intrarea S faptul c tranziiile la ieire sunt comandate de semnalele aplicate pe intrrile R i S

26. 4p

Analiza de tip cum asociat formelor de und prezentate n figura 6.4 pune n eviden faptul c: a.)

intervalul t1 t2 S =1; R =0 foreaz Q=0 -

Q =0; Q =1;

intervalul t2 t3 S =1; R =1 menin starea Q=0 -

intervalul t3 t4 S =0; R =1 foreaz Q=1 - Q =0; intervalul t4 t5 S =1; R =1 menin starea Q=1 - Q =0
b.)

intervalul t1 t2 S =1; R =0 foreaz Q=1 -

Q =1; Q =1;

intervalul t2 t3 S =1; R =1 menin starea Q=0 -

intervalul t3 t4 S =0; R =1 foreaz Q=1 - Q =0; intervalul t4 t5 S =1; R =1 menin starea Q=1 - Q =0
c.)

intervalul t1 t2 S =1; R =0 foreaz Q=0 -

Q =1; Q =1;

intervalul t2 t3 S =1; R =1 menin starea Q=0 -

intervalul t3 t4 S =0; R =1 foreaz Q=1 - Q =0; intervalul t4 t5 S =1; R =1 menin starea Q=1 - Q =0
d.)

intervalul t1 t2 S =1; R =0 foreaz Q=0 -

Q =1; Q =1;

intervalul t2 t3 S =1; R =1 menin starea Q=1 -

intervalul t3 t4 S =0; R =1 foreaz Q=1 - Q =0; intervalul t4 t5 S =1; R =1 menin starea Q=1 - Q =0
180

Bistabili - Teste

27. 3p

Latch-ul de tip R S a.) b.) c.) d.)

nu face o distincie clar ntre cnd-(momentul la care se fac tranziiile la ieire) i cum (modul cum se fac aceste tranziii) nu face o distincie clar ntre unde-(locul unde au loc tranziiile la ieire) i cum (modul cum se fac aceste tranziii) nu face o distincie clar ntre cnd-(momentul la care se fac tranziiile la ieire) i unde-(locul unde au loc tranziiile la ieire) face o distincie clar ntre cnd-(momentul la care se fac tranziiile la ieire) i cum (modul cum se fac aceste tranziii)

28. 1p

Simbolul unui latch RS cu poart n standard ANSI este prezentat n figura notat: c.) a.)

b.)

d.)

29 1p

Simbolul unui latch RS cu poart n standard DIN este prezentat n figura notat: a.) c.)

b.)

d.)

30. 2p

Structura de principiu a unui latch RS cu poart este prezentat n figura notat:

181

Circuite secveniale

a.)

c.)

b.)

d.)

31. 3p

Figura 6.5 prezint formele de und asociate funcionrii unui: a.) b.) c.) d.)

Latch RS; Latch R S ; Latch RS cu poart; Latch R S cu poart;

32. 1p

n practica curent latch-ul RS cu poart este disponibil ca circuit integrat sub dou forme: Latch RS cu poart cu intrri asincrone active pe nivelul 1 logic. Latch RS cu poart cu intrri asincrone active pe nivelul 0 logic. Simbolurile utilizate pentru latch-ul RS cu poart, standard ANSI, cu intrri asincrone active pe nivelul 1 logic sunt a.) c.)

b.)

d.)

182

Bistabili - Teste

33. 1p

n practica curent latch-ul RS cu poart este disponibil ca circuit integrat sub dou forme: Latch RS cu poart cu intrri asincrone active pe nivelul 1 logic. Latch RS cu poart cu intrri asincrone active pe nivelul 0 logic. Simbolurile utilizate pentru latch-ul RS cu poart, standard DIN, cu intrri asincrone active pe nivelul 1 logic sunt a.) c.)

b.)

d.)

34. 1p

n practica curent latch-ul RS cu poart este disponibil ca circuit integrat sub dou forme: Latch RS cu poart cu intrri asincrone active pe nivelul 1 logic. Latch RS cu poart cu intrri asincrone active pe nivelul 0 logic. Simbolurile utilizate pentru latch-ul RS cu poart, standard DIN, cu intrri asincrone active pe nivelul 0 logic sunt a.) c.)

183

Circuite secveniale

b.)

d.)

35. 1p

n practica curent latch-ul RS cu poart este disponibil ca circuit integrat sub dou forme: Latch RS cu poart cu intrri asincrone active pe nivelul 1 logic. Latch RS cu poart cu intrri asincrone active pe nivelul 0 logic. Simbolurile utilizate pentru latch-ul RS cu poart, standard ANSI, cu intrri asincrone active pe nivelul 0 logic sunt a.) c.)

b.)

d.)

36. 3p

Tabelul simplificat de tranziii pentru latch RS cu poart cu intrri asincrone active pe 1 logic este prezentat n tabelul 6.1 Intrri asincrone Intrri sincrone Ieiri Comentarii SET RST EN S R Qn+1

1 1 0 0

1 0 1 0

X X X 0

X X X X

X X X X
184

Qn+1= Q +1= 0 1 0 Qn

Intr. asincr. nepermise Poziionare pe 1 Poziionare pe 0 Menine stare

Bistabili - Teste

0 0 0 0

0 0 0 0

1 1 1 1

0 1 0 1

0 0 1 1

Qn 1 0 Qn+1= Q n+1 =0

Menine stare Poziionare pe 1 Poziionare pe 0 Intr. sincr. nepermise

Tabelul 6.1 Dac SET=1; RST=0; EN=0; S=1 i R=0 atunci:


a.) b.) c.) d.) 37. 3p

Q n+1 = 1; Q n+1 = 1

Q n+1 = 0; Q n +1 = 0
Q n+1 = 1; Q n+1 = 0 Q n+1 = 0; Q n +1 = 1

Tabelul simplificat de tranziii pentru latch RS cu poart cu intrri asincrone active pe 1 logic este prezentat n tabelul 6.1. Dac SET=0; RST=1; EN=0; S=1 i R=0 atunci: a.) b.) c.) d.)

Q n+1 = 1; Q n+1 = 1

Q n+1 = 0; Q n +1 = 0
Q n+1 = 1; Q n+1 = 0 Q n+1 = 0; Q n +1 = 1

38. 3p

Tabelul simplificat de tranziii pentru latch RS cu poart cu intrri asincrone active pe 0 logic este prezentat n tabelul 6.2 Intrri Intrri asincrone Ieiri sincrone Comentarii

SET 0 0 1 1 1 1 1

RST 0 1 0 1 1 1 1

EN X

S X

R X

X X 0 1 1 1

X X X 0 1 0

X X X 0 0 1
185

Qn+1 Qn+1= Q n+1 =1 1 0 Qn Qn 1 0

Intrri asincr.nepermise Poziionare pe 1 Poziionare pe 0 Menine stare Menine stare Poziionare pe 1 Poziionare pe 0

Circuite secveniale

Qn+1= Q =1

n+1

Intrri sincr.nepermise

Tabelul 6.2 Dac SET = 0 ; RST = 1 ; EN=0; S=1 i R=0 atunci:


a.) b.) c.) d.) 39. 3p

Q n+1 = 1; Q n+1 = 1
Q n+1 = 0; Q n +1 = 0 Q n+1 = 1; Q n+1 = 0 Q n+1 = 0; Q n +1 = 1

Tabelul simplificat de tranziii pentru latch RS cu poart cu intrri asincrone active pe 0 logic este prezentat n tabelul 6.2. Dac SET = 0 ;

RST = 1 ; EN=0; S=1 i R=0 atunci:


a.) b.) c.) d.) 40. 1p

Q n+1 = 1; Q n+1 = 1
Q n+1 = 0; Q n +1 = 0 Q n+1 = 1; Q n+1 = 0 Q n+1 = 0; Q n +1 = 1

Simbolul unui larch de tip, standard ANSI, este prezentat n figura notat: a.) c.)

b.)

d.)

41. 1p

Simbolul unui larch de tip, standard DIN, este prezentat n figura notat: a.) c.)

186

Bistabili - Teste

b.)

d.)

42. 2p

Schema de principiu a unui latch de tip D realizat cu pori NOR este prezent n figura notat: a.) c.)

b.)

d.)

43. 2p

Tabel de tranziii al unui latch D este prezentat n tabelul alaturat. Intrri Dn Stare prezent Qn Stare viitoare Qn+1

0 1 0 1

0 0 1 1

0 1 0 1

Dac Dn=1 iar starea prezenta este Qn=X (0 sau 1), atunci starea viitoare Qn+1 devine: a.) b.) c.) d.) 44. 3p

Q n+1 = Q n Q n+1 = Q n Q n +1 = 1; Q n+1 = 0;

Formele de und asociate funcionrii unui latch de tip D sunt prezentate n figura alturat.

187

Circuite secveniale

Analiza de tip cum pune n eviden faptul c: a.) b.) c.) d.) 45. 3p

intervalul t1 t2 D=1 for eaz Q=1 - Q =0; intervalul t2 t3 D=0 for eaz Q=0 - Q =1; intervalul t1 t2 D=1 for eaz Q=1 - Q =0; intervalul t2 t3 D=0 for eaz Q=1 - Q =1; intervalul t1 t2 D=1 for eaz Q=0 - Q =0; intervalul t2 t3 D=0 for eaz Q=0 - Q =1; intervalul t1 t2 D=1 for eaz Q=0 - Q =1; intervalul t2 t3 D=0 for eaz Q=01- Q =0;

Latch-ul de tip D a.) b.) c.) d.)

nu face o distincie clar ntre cnd-(momentul la care se fac tranziiile la ieire) i cum (modul cum se fac aceste tranziii). face o distincie clar ntre cnd-(momentul la care se fac tranziiile la ieire) i cum (modul cum se fac aceste tranziii). nu face o distincie clar ntre unde-(locul unde au loc tranziiile la ieire) i cum (modul cum se fac aceste tranziii). nu face o distincie clar ntre unde-(locul unde au loc tranziiile la ieire) i cnd-(momentul la care se fac tranziiile la ieire)

46. 1p

Simbolul utilizat pentru latch-ul de tip D cu poart (cu ceas sau semitransparent) n standardul ANSI este prezentat n figura notat: a.) c.)

188

Bistabili - Teste

b.)

d.)

47. 3p

Schema de principiu a unui latch semitransparent D este prezentat n figura notat: a.) c.)

b.)

d.)

48. 3p

Tabelul simplificat de tranziii pentru latch semitransparent D este prezentat n tabelul alturat:

Intrri EN 0 1 1 Dn X 1 0

Stare viitoare Qn+1 Qn 1 0

Comentarii

Menine stare Poziionare pe 1 Poziionare pe 0

Dac Dn=1, EN=0, iar starea prezenta este Qn=X (0 sau 1), atunci starea viitoare Qn+1 devine: a.) b.) c.) d.) 49. 4p

Q n+1 = Q n Q n+1 = Q n Q n +1 = 1; Q n+1 = 0;

Formele de und asociate funcionrii unui latch de tip D cu poart sunt prezentat n figura alturat:

189

Circuite secveniale

Analiza formelor de und pune n eviden faptul c tranziiile la ieire sunt: a.) b.) c.) d.) 50. 3p

comandate de semnalul aplicat pe intrarea EN; comandate de semnalul aplicat pe intrarea D indiferent de semnalul aplicat pe intrarea EN; comandate de semnalul aplicat pe intrarea D numai dac semnalul aplicat pe intrarea EN este EN=0; comandate de semnalul aplicat pe intrarea D numai dac semnalul aplicat pe intrarea EN este EN=1.

Latch-ul cu poart de tip D a.) b.) c.) d.)

nu face o distincie clar ntre cnd-(momentul la care se fac tranziiile la ieire) i cum (modul cum se fac aceste tranziii). face o distincie clar ntre cnd-(momentul la care se fac tranziiile la ieire) i cum (modul cum se fac aceste tranziii). nu face o distincie clar ntre unde-(locul unde au loc tranziiile la ieire) i cum (modul cum se fac aceste tranziii). nu face o distincie clar ntre unde-(locul unde au loc tranziiile la ieire) i cnd-(momentul la care se fac tranziiile la ieire)

51. 1p

Simbolul latch-ului D cu poart cu intrri asincrone active pe nivel 1; standard ANSI este prezentat n figura notat:

190

Bistabili - Teste

a.)

c.)

b.)

d.)

52. 1p

Simbolul latch-ului D cu poart cu intrri asincrone active pe nivel 1; standard DIN este prezentat n figura notat: a.) c.)

b.)

d.)

53. 1p

Simbolul latch-ului D cu poart cu intrri asincrone active pe nivel 0; standard ANSI este prezentat n figura notat: a.) c.)

191

Circuite secveniale

b.)

d.)

54. 1p

Simbolul latch-ului D cu poart cu intrri asincrone active pe nivel 0; standard DIN este prezentat n figura notat: a.) c.)

b.)

d.)

55. 4p

Tabelul simplificat de tranziii pentru un latch cu poart de tip D cu intrri asincrone active pe 1 logic este prezentat n tabelul alturat Intrri asincrone Intrri sincrone Ieiri Comentarii SET RST EN Dn Qn+1

1 1 0 0 0 0

1 0 1 0 0 0

X X X 0 1 1

X X X X 1 0

Qn+1= Q n+1 =0 1 0 Qn 1 0

Intr. asincr. nepermise Poziionare pe 1 Poziionare pe 0 Menine stare Poziionare pe 1 Poziionare pe 0

Dac SET=0; RST=0; EN=0; Dn=0 atunci Qn+1 (starea viitoare) devine: a.) b.)

Q n+1 = Q n Q n+1 = Q n
192

Bistabili - Teste

c.) d.) 56. 4p

Q n +1 = 1; Q n+1 = 0;

Tabelul simplificat de tranziii pentru un latch cu poart de tip D cu intrri asincrone active pe 1 logic este prezentat n tabelul alturat Intrri asincrone Intrri sincrone Ieiri Comentarii SET RST EN Dn Qn+1

0 0 1 1 1 1

0 1 0 1 1 1

X X X 0 1 1

X X X X 1 0

Qn+1= Q n+1 =1 1 0 Qn 1 0

Intr. asincr. nepermise Poziionare pe 1 Poziionare pe 0 Menine stare Poziionare pe 1 Poziionare pe 0

Dac SET=1; RST=1; EN=0; Dn=0 atunci Qn+1 (starea viitoare) devine: a.) b.) c.) d.) 57. 1p

Q n+1 = Q n Q n+1 = Q n Q n +1 = 1; Q n+1 = 0;

Simbolul unui bistabil de tip D cu comutare pe frontul pozitiv n standardul ANSI este prezentat n figura notat: a.) c.)

b.)

d.)

58. 1p

Simbolul unui bistabil de tip D cu comutare pe frontul pozitiv n standardul DIN este prezentat n figura notat: a.) c.)

193

Circuite secveniale

b.)

d.)

59. 1p

Simbolul unui bistabil de tip D cu comutare pe frontul negativ n standardul ANSI este prezentat n figura notat: a.) c.)

b.)

d.)

60. 1p

Simbolul unui bistabil de tip D cu comutare pe frontul negativ n standardul DIN este prezentat n figura notat: a.) c.)

b.)

d.)

61. 3p

Tabelul simplificat de tranziii pentru un bistabil D cu comutare pe frontul pozitiv al impulsului de ceas este prezentat n tabelul alturat.

Intrri sincrone CLK D

Ieiri

Comentarii

Qn+1

1 0 X

1 0 Qn

Q n+1 0 1 Qn
194

Poziionare pe 1 Poziionare pe 0 Menine starea

Bistabili - Teste

X X

Qn Qn

Qn

Menine starea Menine starea

Qn

Dac CLK=1 i D=0 atunci Qn+1 (starea viitoare) devine: a.) Q n +1 = Q n b.) c.) d.) 62. 3p

Q n+1 = Q n Q n +1 = 1; Q n+1 = 0;

Tabelul simplificat de tranziii pentru un bistabil D cu comutare pe frontul negativ al impulsului de ceas este prezentat n tabelul alturat. Intrri Ieiri sincrone Comentarii CLK D Qn+1 Q n+1

0 1

1 0 X X X

1 0 Qn Qn Qn

0 1
Q n Q n

Q n

Poziionare pe 1 Poziionare pe 0 Menine starea Menine starea Menine starea

Dac CLK=1 i D=0 atunci Qn+1 (starea viitoare) devine: a.) Q n +1 = Q n b.) c.) d.) 63. 1p

Q n+1 = Q n Q n +1 = 1; Q n+1 = 0;

Formele de und asociate funcionarii unui bistabil de tip D cu comutare pe frontul pozitiv al impulsului de ceas sunt prezentate n figura 6.6.

195

Circuite secveniale

Figura 6.6 Analiza de tip cnd pune n eviden faptul c tranziiile la ieire
a.) b.) c.) d.) 64. 1p

au loc pe frontul pozitiv al impulsului de ceas au loc pe frontul negativ al impulsului de ceas au loc pe palierul ce corespunde nivelului logic 1 al impulsului de ceas; au loc pe palierul ce corespunde nivelului logic 0 al impulsului de ceas

Formele de und asociate functionrii unui bistabil de tip D cu comutare pe frontul negativ al impulsului de ceas sunt prezentate n figura 6.7.

Figura 6.7 Analiza de tip cnd pune n eviden faptul c tranziiile la ieire
a.) b.) c.) d.) 65. 3p

au loc pe frontul pozitiv al impulsului de ceas au loc pe frontul negativ al impulsului de ceas au loc pe palierul ce corespunde nivelului logic 1 al impulsului de ceas; au loc pe palierul ce corespunde nivelului logic 0 al impulsului de ceas

Formele de und asociate funcionrii unui bistabil de tip D cu comutare pe frontul pozitiv al impulsului de ceas sunt prezentate n figura 6.6. Analiza de tip cum pune n eviden faptul c tranziiile la ieire a.) b.) c.) d.)

Momentul t1; D=1 foreaz Q=1 Q =0, Momentul t2; D=0 foreaz Q=0 Q =1. Momentul t1; D=0 foreaz Q=1 Q =0, Momentul t2; D=1 foreaz Q=0 Q =1. Momentul t1; D=1 foreaz Q=1 Q =1, Momentul t2; D=0 foreaz Q=0 Q =0. Momentul t1; D=0 foreaz Q=1 Q =1, Momentul t2; D=1 foreaz Q=0 Q =1.
196

Bistabili - Teste

66. 3p

Formele de und asociate funcionrii unui bistabil de tip D cu comutare pe frontul negativ al impulsului de ceas sunt prezentate n figura 6.6. Analiza de tip cum pune n eviden faptul c tranziiile la ieire a.) b.) c.) d.)

Momentul t1; D=1 foreaz Q=1 Q =0, Momentul t2; D=0 foreaz Q=0 Q =1. Momentul t1; D=1 foreaz Q=1 Q =0, Momentul t2; D=0 foreaz Q=0 Q =1. Momentul t1; D=1 foreaz Q=1 Q =0, Momentul t2; D=0 foreaz Q=0 Q =1. Momentul t1; D=1 foreaz Q=1 Q =0, Momentul t2; D=0 foreaz Q=0 Q =1.

67. 3p

Bistabilul de tip D cu comutare pe frontul pozitiv al impulsului de ceas a.) b.) c.) d.)

nu face o distincie clar ntre cnd-(momentul la care se fac tranziiile la ieire) i cum (modul cum se fac aceste tranziii). face o distincie clar ntre cnd-(momentul la care se fac tranziiile la ieire) i cum (modul cum se fac aceste tranziii). nu face o distincie clar ntre unde-(locul unde au loc tranziiile la ieire) i cum (modul cum se fac aceste tranziii). nu face o distincie clar ntre unde-(locul unde au loc tranziiile la ieire) i cnd-(momentul la care se fac tranziiile la ieire)

68. 3p

Bistabilul de tip D cu comutare pe frontul negativ al impulsului de ceas a.) b.) c.) d.)

nu face o distincie clar ntre cnd-(momentul la care se fac tranziiile la ieire) i cum (modul cum se fac aceste tranziii). face o distincie clar ntre cnd-(momentul la care se fac tranziiile la ieire) i cum (modul cum se fac aceste tranziii). nu face o distincie clar ntre unde-(locul unde au loc tranziiile la ieire) i cum (modul cum se fac aceste tranziii). nu face o distincie clar ntre unde-(locul unde au loc tranziiile la ieire) i cnd-(momentul la care se fac tranziiile la ieire)

69. 1p

Simbolul unui bistabil D cu comutare pe frontul negativ al ceasului i intrri asincrone active pe nivel 1; standard ANSI este prezentat n figura notat:

197

Circuite secveniale

a.)

c.)

b.)

d.)

70. 1p

Simbolul unui bistabil D cu comutare pe frontul negativ al ceasului i intrri asincrone active pe nivel 1; standard DIN este prezentat n figura notat: a.) c.)

b.)

d.)

71. 1p

Simbolul unui bistabil D cu comutare pe frontul negativ al ceasului i intrri asincrone active pe nivel 0; standard ANSI este prezentat n figura notat: a.) c.)

198

Bistabili - Teste

b.)

d.)

72. 1p

Simbolul unui bistabil D cu comutare pe frontul negativ al ceasului i intrri asincrone active pe nivel 0; standard DIN este prezentat n figura notat: a.) c.)

b.)

d.)

73. 2p

Tabelul simplificat de tranziii pentru un bistabil D cu comutare pe frontul negativ al impulsului de ceas i intrri asincrone active pe 1 logic este prezentat n tabelul alturat:

Intrri asincrone S R

Intrri sincrone CLK D

Ieiri

Comentarii

Qn+1

1 0 1 0 0

0 1 1 0 0

X X X

X X X 1 0

1 0 1 1 0
199

Q n+1 0 1

1 0 1

Poziionare pe 1 Poziionare pe 0 Intrri asincrone nepermise Poziionare pe 1 Poziionare pe 0

Circuite secveniale

0 0 0

0 0 0

0 1

X X X

Qn Qn Qn

Q n
Q n

Q n

Menine starea Menine starea Menine starea

Dac S=0; R=1; CLK=0; D=1 atunci Qn+1 (starea viitoare) devine: a.) b.) c.) d.) 74. 2p

Q n+1 = Q n Q n+1 = Q n Q n +1 = 1; Q n+1 = 0;

Tabelul simplificat de tranziii pentru un bistabil D cu comutare pe frontul negativ al impulsului de ceas i intrri asincrone active pe 0 logic este prezentat n tabelul alturat: Intrri Intrri Ieiri asincrone sincrone Comentarii S R CLK D Qn+1 Q n+1

0 1 0 1 1 1 1 1

1 0 0 1 1 1 1 1

X X X
0 1

X X X 1 0 X X X

1 0 1 1 0 Qn Qn Qn

0 1 1 0 1
Q n
Q n

Q n

Poziionare pe 1 Poziionare pe 0 Intrri asincrone nepermise Poziionare pe 1 Poziionare pe 0 Menine starea Menine starea Menine starea

Dac S=0; R=1; CLK=0; D=1 atunci Qn+1 (starea viitoare) devine: a.) b.) c.) d.) 75. 3p

Q n+1 = Q n Q n+1 = Q n Q n +1 = 1; Q n+1 = 0;

Formele de und asociate funcionrii unui bistabil de tip D cu comutare pe frontul negativ i intrri asincrone active pe nivel 1 logic sunt prezentate n figura 6.8
200

Bistabili - Teste

Analiza de tip cnd pune n eviden faptul c tranziiile la ieire au loc a.)

b.)

c.)

d.)

pe frontul negativ al impulsului de ceas (momentele t1 sau t2) i S=0. Dac S=1 (intervalul t3 t4 ) nu exist tranziii la ieire. Mai mult chiar, S=0 foreaz Q=0 i Q =1 pe frontul negativ al impulsului de ceas (momentele t1 sau t2) i S=0. Dac S=1 (intervalul t3 t4 ) nu exist tranziii la ieire. Mai mult chiar, S=0 foreaz Q=1 i Q =0 pe frontul negativ al impulsului de ceas (momentele t1 sau t2) i S=0. Dac S=1 (intervalul t3 t4 ) nu exist tranziii la ieire. Mai mult chiar, S=1 foreaz Q=0 i Q =1 pe frontul negativ al impulsului de ceas (momentele t1 sau t2) i S=0. Dac S=1 (intervalul t3 t4 ) nu exist tranziii la ieire. Mai mult chiar, S=1 foreaz Q=1 i Q =0

76. 3p

Formele de und asociate funcionrii unui bistabil de tip D cu comutare pe frontul negativ i intrri asincrone active pe nivel 1 logic sunt prezentate n figura 6.8. Analiza de tip cum pune n eviden faptul c: a.)

b.)

c.)

d.)

Momentul t1; S=0, D=1 i CLK= (front negativ) foreaz Q=1, Q =0 Momentul t2; S=0, D=0 i CLK= (front negativ) foreaz Q=0, Q =1 Intervalul t3- t4; S=1 foreaz Q=0, Q =1 Momentul t1; S=0, D=1 i CLK= (front negativ) foreaz Q=1, Q =0 Momentul t2; S=0, D=0 i CLK= (front negativ) foreaz Q=0, Q =1 Intervalul t3- t4; S=1 foreaz Q=0, Q =1 Momentul t1; S=0, D=1 i CLK= (front negativ) foreaz Q=1, Q =0 Momentul t2; S=0, D=0 i CLK= (front negativ) foreaz Q=0, Q =1 Intervalul t3- t4; S=1 foreaz Q=0, Q =1 Momentul t1; S=0, D=1 i CLK= (front negativ) foreaz Q=1, Q =0
201

Circuite secveniale

Momentul t2; S=0, D=0 i CLK= (front negativ) foreaz Q=0, Intervalul t3- t4; S=1 foreaz Q=0, Q =1
77. 3p

Q =1

Formele de und asociate funcionrii unui bistabil de tip D cu comutare pe frontul negativ i intrri asincrone active pe nivel 1 logic sunt prezentate n figura 6.8

Analiza de tip cnd pune n eviden faptul c tranziiile la ieire au loc a.)

b.)

c.)

d.)

pe frontul pozitiv al impulsului de ceas (momentele t3 sau t4 ) i S=1. Dac S=0 (intervalul t1 t2 ) nu exist tranziii la ieire. Mai mult chiar, S=0 foreaz Q=1 i Q =0. pe frontul negativ al impulsului de ceas (momentele t3 sau t4) i S=1. Dac S=0 (intervalul t1 t2 ) nu exist tranziii la ieire. Mai mult chiar, S=1 foreaz Q=1 i Q =0. pe frontul negativ al impulsului de ceas (momentele t3 sau t4) i S=1. Dac S=0 (intervalul t1 t2 ) nu exist tranziii la ieire. Mai mult chiar, S=0 foreaz Q=0 i Q =1. pe frontul negativ al impulsului de ceas (momentele t3 sau t4) i S=1. Dac S=0 (intervalul t1 t2 ) nu exist tranziii la ieire. Mai mult chiar, S=0 foreaz Q=1 i Q =0.

78. 3p

Formele de und asociate functionrii unui bistabil de tip D cu comutare pe frontul negativ i intrri asincrone active pe nivel 1 logic sunt prezentate n figura 6.8. Analiza de tip cum pune n eviden faptul c: a.)

Momentul t3; S=0, D=0 i CLK= (front negativ) foreaz Q=0, Momentul t4; S=0, D=1 i CLK= (front negativ) foreaz Q=1, Intervalul t1- t2; S=1 foreaz Q=1, Q =0
202

Q =1 Q =0

Bistabili - Teste

b.)

c.)

d.)

Momentul t3; S=0, D=0 i CLK= (front negativ) foreaz Q=0, Q =1 Momentul t4; S=0, D=1 i CLK= (front negativ) foreaz Q=1, Q =0 Intervalul t1- t2; S=1 foreaz Q=1, Q =0 Momentul t3; S=0, D=0 i CLK= (front negativ) foreaz Q=0, Q =1 Momentul t4; S=0, D=1 i CLK= (front negativ) foreaz Q=1, Q =0 Intervalul t1- t2; S=1 foreaz Q=1, Q =0 Momentul t3; S=0, D=0 i CLK= (front negativ) foreaz Q=0, Q =1 Momentul t4; S=0, D=1 i CLK= (front negativ) foreaz Q=1, Q =0 Intervalul t1- t2; S=1 foreaz Q=1, Q =0

79. 4p

Structura intern de principiu a unui bistabil JK este prezentat n figura notat: a.) c.)

b.)

d.)

80. 2p

Tabelul simplificat de tranziii al unui bistabil de tip JK este prezentat n tabelul 6.3. Intrri Stare viitoare Comentarii Jn Kn Qn+1

0 1 0 1

0 0 1 1

Qn 1 0
Q n

Menine stare Poziionare pe 0 Poziionare pe 1 Schimb stare

Tabelul 6.3 Dac Jn=0 i Kn=0 atunci Qn+1 (starea viitoare) devine:
203

Circuite secveniale

a.) b.) c.) d.) 81. 2p

Q n+1 = Q n Q n+1 = Q n Q n +1 = 1; Q n+1 = 0;

Tabelul simplificat de tranziii al unui bistabil de tip JK este prezentat n tabelul 6.3. Dac Jn=1 i Kn=0 atunci Qn+1 (starea viitoare) devine: a.) b.) c.) d.)

Q n+1 = Q n Q n+1 = Q n Q n +1 = 1; Q n+1 = 0;

82. 2p

Tabelul simplificat de tranziii al unui bistabil de tip JK este prezentat n tabelul 6.3. Dac Jn=0 i Kn=1 atunci Qn+1 (starea viitoare) devine: a.) b.) c.) d.)

Q n+1 = Q n Q n+1 = Q n Q n +1 = 1; Q n+1 = 0;

83. 2p

Tabelul simplificat de tranziii al unui bistabil de tip JK este prezentat n tabelul 6.3. Dac Jn=1 i Kn=1 atunci Qn+1 (starea viitoare) devine: a.) b.) c.) d.)

Q n+1 = Q n Q n+1 = Q n Q n +1 = 1; Q n+1 = 0;

84. 1p

Simbolul unui bistabil JK cu comutare pe frontul pozitiv al ceasului i intrri asincrone active pe nivel 1; standard ANSI este prezentat n figura notat:

204

Bistabili - Teste

a.)

c.)

b.)

d.)

85. 1p

Simbolul unui bistabil JK cu comutare pe frontul pozitiv al ceasului i intrri asincrone active pe nivel 1; standard DIN este prezentat n figura notat: a.) c.)

b.)

d.)

86. 1p

Simbolul unui bistabil JK cu comutare pe frontul pozitiv al ceasului i intrri asincrone active pe nivel 0; standard DIN este prezentat n figura notat: a.) c.)

205

Circuite secveniale

b.)

d.)

87. 1p

Simbolul unui bistabil JK cu comutare pe frontul pozitiv al ceasului i intrri asincrone active pe nivel 1; standard ANSI este prezentat n figura notat: a.) c.)

b.)

d.)

88. 1p

Simbolul unui bistabil JK cu comutare pe frontul negativ al ceasului i intrri asincrone active pe nivel 1; standard ANSI este prezentat n figura notat: a.) c.)

b.)

d.)

89. 1p

Simbolul unui bistabil JK cu comutare pe frontul negativ al ceasului i intrri asincrone active pe nivel 1; standard DIN este prezentat n figura notat:
206

Bistabili - Teste

a.)

c.)

b.)

d.)

90. 1p

Simbolul unui bistabil JK cu comutare pe frontul negativ al ceasului i intrri asincrone active pe nivel 0; standard ANSI este prezentat n figura notat: a.) c.)

b.)

d.)

91. 1p

Simbolul unui bistabil JK cu comutare pe frontul negativ al ceasului i intrri asincrone active pe nivel 0; standard DIN este prezentat n figura notat: a.) c.)

207

Circuite secveniale

b.)

d.)

92. 3p

Tabelul simplificat de tranziii pentru un bistabil JK cu comutare pe frontul pozitiv al impulsului de ceas i intrri asincrone active pe 1 logic este prezentat n tabelul alturat: Intrri asincrone S R Intrri sincrone Ieiri

Comentarii

CLK

Qn+1

1 0 1 0 0 0 0

0 1 1 0 0 0 0

X X X

X X X 1 0 1 0

X X X 0 1 1 0

1 0 1 1 0
Q n

Q n+1 0 1

1 0 1 Qn
Q n

Qn

Poziionare pe 1 Poziionare pe 0 Intr. asincr.nepermise Poziionare pe 1 Poziionare pe 0 Schimb starea Menine starea

Dac S=0, R=1, CLK=0, J=1, K=1 atunci Qn+1 (starea viitoare) atunci: a.) Q n +1 = Q n b.) c.) d.) 93. 3p

Q n+1 = Q n Q n +1 = 1; Q n+1 = 0;

Tabelul simplificat de tranziii pentru un bistabil JK cu comutare pe frontul pozitiv al impulsului de ceas i intrri asincrone active pe 0 logic este prezentat n tabelul alturat: Intrri asincrone Intrri sincrone Ieiri

Comentarii

S 0 1 0

R 1 0 0

CLK

Qn+1

X X X

X X X

X X X
208

1 0 1

Q n+1 0 1

Poziionare pe 1 Poziionare pe 0 Intr. asincr.nepermise

Bistabili - Teste

1 1 1 1

1 1 1 1

1 0 1 0

0 1 1 0

1 0
Q n

0 1 Qn
Q n

Qn

Poziionare pe 1 Poziionare pe 0 Schimb starea Menine starea

Dac S =0, R =1, CLK=0, J=1, K=1 atunci Qn+1 (starea viitoare) atunci: a.) b.) c.) d.) 94. 3p

Q n+1 = Q n Q n+1 = Q n Q n +1 = 1; Q n+1 = 0;

Tabelul simplificat de tranziii pentru un bistabil JK cu comutare pe frontul negativ al impulsului de ceas i intrri asincrone active pe 1 logic este prezentat n tabelul alturat: Intrri asincrone S R Intrri sincrone Ieiri

Comentarii

CLK

Qn+1

1 0 1 0 0 0 0

0 1 1 0 0 0 0

X X X

X X X 1 0 1 0

X X X 0 1 1 0

1 0 1 1 0
Q n

Q n+1 0 1

1 0 1 Qn
Q n

Qn

Poziionare pe 1 Poziionare pe 0 Intr. asincr.nepermise Poziionare pe 1 Poziionare pe 0 Comut starea Menine starea

Dac S=0, R=1, CLK=0, J=1, K=1 atunci Qn+1 (starea viitoare) atunci: a.) b.) c.) d.) 95. 3p

Q n+1 = Q n Q n+1 = Q n Q n +1 = 1; Q n+1 = 0;

Tabelul simplificat de tranziii pentru un bistabil JK cu comutare pe frontul negativ al impulsului de ceas i intrri asincrone active pe 0 logic este prezentat n tabelul alturat:
209

Circuite secveniale

Intrri asincrone

Intrri sincrone

Ieiri

Comentarii

S 0 1 0 1 1 1 1

R 1 0 0 1 1 1 1

CLK

Qn+1

X X X

X X X 1 0 1 0

X X X 0 1 1 0

1 0 1 1 0
Q n

Q n+1 0 1

1 0 1 Qn
Qn

Qn

Poziionare pe 1 Poziionare pe 0 Intr. asincr.nepermise Poziionare pe 1 Poziionare pe 0 Comut starea Menine starea

Dac S =0, R =1, CLK=0, J=1, K=1 atunci Qn+1 (starea viitoare) atunci: a.) b.) c.) d.) 96. 4p

Q n+1 = Q n Q n+1 = Q n Q n +1 = 1; Q n+1 = 0;

Rezultatele obinute n urma simulrii funcionrii unui bistabil JK cu comutare pe frontul pozitiv al impulsului de ceas i intrri asincrone active pe 1 logic n regim sincron sunt prezentate n figura alturat:

Analiza de tip cum pune n eviden faptul c: a.)

Momentul t1 Momentul t2

J=0, K=1 for eaz Q=0 ; Q =1 J=0, K=1 for eaz Q=0 Q =1
210

Bistabili - Teste

b.)

c.)

d.)

Momentul t3 Momentul t4 Momentul t5 Momentul t6 Momentul t7 Momentul t1 Momentul t2 Momentul t3 Momentul t4 Momentul t5 Momentul t6 Momentul t7 Momentul t1 Momentul t2 Momentul t3 Momentul t4 Momentul t5 Momentul t6 Momentul t7 Momentul t1 Momentul t2 Momentul t3 Momentul t4 Momentul t5 Momentul t6 Momentul t7

J=1, K=1 schimb starea Q=1 Q =0 J=1, K=1 schimb starea Q=0 Q =;1 J=0, K=0 menin starea Q=0; Q =1 J=0, K=0 menin starea Q=0 Q =1; J=1, K=0 for eaz Q=1 Q =0; J=0, K=1 for eaz Q=0 ; Q =1 J=0, K=1 for eaz Q=0 Q =1 J=1, K=1 schimb starea Q=1 Q =1 J=1, K=1 schimb starea Q=0 Q =;1 J=0, K=0 menin starea Q=0; Q =1 J=0, K=0 menin starea Q=0 Q =1; J=1, K=0 for eaz Q=1 Q =0; J=0, K=1 for eaz Q=0 ; Q =1 J=0, K=1 for eaz Q=0 Q =1 J=1, K=1 schimb starea Q=1 Q =0 J=1, K=1 schimb starea Q=0 Q =;1 J=0, K=0 menin starea Q=0; Q =1 J=0, K=0 menin starea Q=1 Q =1; J=1, K=0 for eaz Q=1 Q =0; J=0, K=1 for eaz Q=0 ; Q =1 J=0, K=1 for eaz Q=1 Q =1 J=1, K=1 schimb starea Q=1 Q =0 J=1, K=1 schimb starea Q=0 Q =;1 J=0, K=0 menin starea Q=0; Q =1 J=0, K=0 menin starea Q=0 Q =1; J=1, K=0 for eaz Q=1 Q =0;

97. 4p

Rezultatele obinute n urma simulrii funcionrii unui bistabil JK cu comutare pe frontul pozitiv al impulsului de ceas i intrri asincrone active pe 0 logic n regim sincron sunt prezentate n figura alturat:

211

Circuite secveniale

Analiza de tip cum pune n eviden faptul c: a.)

b.)

c.)

d.)

Momentul t1 Momentul t2 Momentul t3 Momentul t4 Momentul t5 Momentul t6 Momentul t7 Momentul t1 Momentul t2 Momentul t3 Momentul t4 Momentul t5 Momentul t6 Momentul t7 Momentul t1 Momentul t2 Momentul t3 Momentul t4 Momentul t5 Momentul t6 Momentul t7 Momentul t1 Momentul t2 Momentul t3 Momentul t4

J=0, K=1 for eaz Q=0 ; Q =1 J=0, K=1 for eaz Q=0 Q =1 J=1, K=1 schimb starea Q=1 Q =0 J=1, K=1 schimb starea Q=1 Q =;1 J=0, K=0 menin starea Q=0; Q =1 J=0, K=0 menin starea Q=1 Q =1; J=1, K=0 for eaz Q=1 Q =0; J=0, K=1 for eaz Q=0 ; Q =1 J=0, K=1 for eaz Q=1 Q =1 J=1, K=1 schimb starea Q=1 Q =0 J=1, K=1 schimb starea Q=0 Q =;1 J=0, K=0 menin starea Q=0; Q =1 J=0, K=0 menin starea Q=0 Q =1; J=1, K=0 for eaz Q=1 Q =0; J=0, K=1 for eaz Q=0 ; Q =1 J=0, K=1 for eaz Q=0 Q =0 J=1, K=1 schimb starea Q=1 Q =0 J=1, K=1 schimb starea Q=0 Q =;1 J=0, K=0 menin starea Q=0; Q =1 J=0, K=0 menin starea Q=0 Q =1; J=1, K=0 for eaz Q=1 Q =0; J=0, K=1 for eaz Q=0 ; Q =1 J=0, K=1 for eaz Q=0 Q =1 J=1, K=1 schimb starea Q=1 Q =0 J=1, K=1 schimb starea Q=0 Q =;1
212

Bistabili - Teste

Momentul t5 Momentul t6 Momentul t7


98. 4p

J=0, K=0 menin starea Q=0; Q =1 J=0, K=0 menin starea Q=0 Q =1; J=1, K=0 for eaz Q=1 Q =0;

Rezultatele obinute n urma simulrii funcionrii unui bistabil JK cu comutare pe frontul negativ al impulsului de ceas i intrri asincrone active pe 1 logic n regim sincron sunt prezentate n figura alturat:

Analiza de tip cum pune n eviden faptul c: a.)

b.)

c.)

Momentul t1 Momentul t2 Momentul t3 Momentul t4 Momentul t5 Momentul t6 Momentul t7 Momentul t1 Momentul t2 Momentul t3 Momentul t4 Momentul t5 Momentul t6 Momentul t7 Momentul t1 Momentul t2 Momentul t3 Momentul t4 Momentul t5

J=0, K=1 foreaz Q=1 ; Q =1 J=0, K=1 for eaz Q=0 Q =1 J=1, K=1 schimb starea Q=1 Q =0 J=1, K=1 schimb starea Q=0 Q =;1 J=0, K=0 menin starea Q=0; Q =1 J=0, K=0 menin starea Q=0 Q =1; J=1, K=0 for eaz Q=1 Q =0; J=0, K=1 foreaz Q=0 ; Q =1 J=0, K=1 for eaz Q=0 Q =1 J=1, K=1 schimb starea Q=1 Q =0 J=1, K=1 schimb starea Q=0 Q =;1 J=0, K=0 menin starea Q=0; Q =1 J=0, K=0 menin starea Q=0 Q =1; J=1, K=0 for eaz Q=1 Q =0; J=0, K=1 for eaz Q=0 ; Q =1 J=0, K=1 for eaz Q=1 Q =0 J=1, K=1 schimb starea Q=1 Q =0 J=1, K=1 schimb starea Q=0 Q =;1 J=0, K=0 menin starea Q=0; Q =1
213

Circuite secveniale

d.)

Momentul t6 Momentul t7 Momentul t1 Momentul t2 Momentul t3 Momentul t4 Momentul t5 Momentul t6 Momentul t7

J=0, K=0 menin starea Q=0 Q =1; J=1, K=0 for eaz Q=1 Q =0; J=0, K=1 for eaz Q=0 ; Q =1 J=0, K=1 for eaz Q=0 Q =0 J=1, K=1 schimb starea Q=1 Q =0 J=1, K=1 schimb starea Q=0 Q =;1 J=0, K=0 menin starea Q=0; Q =1 J=0, K=0 menin starea Q=0 Q =1; J=1, K=0 for eaz Q=1 Q =0;

99. 4p

Rezultatele obinute n urma simulrii funcionrii unui bistabil JK cu comutare pe frontul negativ al impulsului de ceas i intrri asincrone active pe 0 logic n regim sincron sunt prezentate n figura alturat:

Analiza de tip cum pune n eviden faptul c: a.)

b.)

Momentul t1 Momentul t2 Momentul t3 Momentul t4 Momentul t5 Momentul t6 Momentul t7 Momentul t1 Momentul t2 Momentul t3 Momentul t4 Momentul t5 Momentul t6

J=0, K=1 for eaz Q=1 ; Q =1 J=0, K=1 for eaz Q=0 Q =1 J=1, K=1 schimb starea Q=1 Q =0 J=1, K=1 schimb starea Q=0 Q =1 J=0, K=0 menin starea Q=0; Q =1 J=0, K=0 menin starea Q=0 Q =1; J=1, K=0 for eaz Q=1 Q =0; J=0, K=1 for eaz Q=0 ; Q =1 J=0, K=1 for eaz Q=1 Q =1 J=1, K=1 schimb starea Q=1 Q =0 J=1, K=1 schimb starea Q=0 Q =1 J=0, K=0 menin starea Q=0; Q =1 J=0, K=0 menin starea Q=0 Q =1;
214

Bistabili - Teste

c.)

d.)

Momentul t7 Momentul t1 Momentul t2 Momentul t3 Momentul t4 Momentul t5 Momentul t6 Momentul t7 Momentul t1 Momentul t2 Momentul t3 Momentul t4 Momentul t5 Momentul t6 Momentul t7

J=1, K=0 for eaz Q=1 Q =0; J=0, K=1 for eaz Q=0 ; Q =1 J=0, K=1 for eaz Q=0 Q =1 J=1, K=1 schimb starea Q=1 Q =0 J=1, K=1 schimb starea Q=0 Q =1 J=0, K=0 menin starea Q=0; Q =1 J=0, K=0 menin starea Q=0 Q =1; J=1, K=0 for eaz Q=1 Q =0; J=0, K=1 for eaz Q=0 ; Q =0 J=0, K=1 for eaz Q=0 Q =0 J=1, K=1 schimb starea Q=1 Q =0 J=1, K=1 schimb starea Q=0 Q =1 J=0, K=0 menin starea Q=0; Q =1 J=0, K=0 menin starea Q=0 Q =1; J=1, K=0 for eaz Q=1 Q =0;

100 1p

Rezultatele obinute n urma simulrii funcionrii unui bistabil JK cu comutare pe frontul pozitiv al impulsului de ceas i intrri asincrone active pe 1 logic n regim asincron sunt prezentate n figura alturat:

Analiza de tip cum pune n eviden faptul c: a.) b.) c.) d.) 101 1p

este respectat funcionarea unui bistabil RS nu este respectat funcionarea unui bistabil RS este respectat funcionarea unui bistabil R S nu este respectat funcionarea unui bistabil R S

Rezultatele obinute n urma simulrii funcionrii unui bistabil JK cu comutare pe frontul pozitiv al impulsului de ceas i intrri asincrone active
215

Circuite secveniale

pe 1 logic n regim asincron sunt prezentate n figura alturat:

Analiza de tip cum pune n eviden faptul c: a.) b.) c.) d.) 102 1p

este respectat funcionarea unui bistabil RS nu este respectat funcionarea unui bistabil RS este respectat funcionarea unui bistabil R S nu este respectat funcionarea unui bistabil R S

Rezultatele obinute n urma simulrii funcionrii unui bistabil JK cu comutare pe frontul pozitiv al impulsului de ceas i intrri asincrone active pe 0 logic n regim asincron sunt prezentate n figura alturat:

Analiza de tip cum pune n eviden faptul c: a.) b.) c.) d.) 103 1p

este respectat funcionarea unui bistabil RS nu este respectat funcionarea unui bistabil RS este respectat funcionarea unui bistabil R S nu este respectat funcionarea unui bistabil R S

Rezultatele obinute n urma simulrii funcionrii unui bistabil JK cu comutare pe frontul negativ al impulsului de ceas i intrri asincrone active pe 1 logic n regim asincron sunt prezentate n figura alturat:
216

Bistabili - Teste

Analiza de tip cum pune n eviden faptul c: a.) b.) c.) d.) 104 1p

este respectat funcionarea unui bistabil RS nu este respectat funcionarea unui bistabil RS este respectat funcionarea unui bistabil R S nu este respectat funcionarea unui bistabil R S

Rezultatele obinute n urma simulrii funcionrii unui bistabil JK cu comutare pe frontul negativ al impulsului de ceas i intrri asincrone active pe 0 logic n regim asincron sunt prezentate n figura alturat:

Analiza de tip cum pune n evident faptul c: a.) b.) c.) d.)

este respectat funcionarea unui bistabil RS nu este respectat funcionarea unui bistabil RS este respectat funcionarea unui bistabil R S nu este respectat funcionarea unui bistabil R S

217

Circuite secveniale

Rspunsuri
1. 2. 3. 4. 5. 6. 7. 8. 9. 10. 11. 12. 13. 14. 15. 16. 17. 18. 19. 20. 21. 22. 23. 24. 25. 26. 27. 28. 29. 30. 31. 32. 33. 34. 35. 36. 37. 38. 39. 40. 41.

Rspuns corect Rspuns corect Rspuns corect Rspuns corect Rspuns corect Rspuns corect Rspuns corect Rspuns corect Rspuns corect Rspuns corect Rspuns corect Rspuns corect Rspuns corect Rspuns corect Rspuns corect Rspuns corect Rspuns corect Rspuns corect Rspuns corect Rspuns corect Rspuns corect Rspuns corect Rspuns corect Rspuns corect Rspuns corect Rspuns corect Rspuns corect Rspuns corect Rspuns corect Rspuns corect Rspuns corect Rspuns corect Rspuns corect Rspuns corect Rspuns corect Rspuns corect Rspuns corect Rspuns corect Rspuns corect Rspuns corect Rspuns corect
218

a c c d b d a b a a b b b b b a d b a d c a b b a c a a c d c a c d c c d c c b b

Bistabili - Teste

42. 43. 44. 45. 46. 47. 48. 49. 50. 51. 52. 53. 54. 55. 56. 57. 58. 59. 60. 61. 62. 63. 64. 65. 66. 67. 68. 69. 70. 71. 72. 73. 74. 75. 76. 77. 78. 79. 80. 81. 82. 83. 84.

Rspuns corect Rspuns corect Rspuns corect Rspuns corect Rspuns corect Rspuns corect Rspuns corect Rspuns corect Rspuns corect Rspuns corect Rspuns corect Rspuns corect Rspuns corect Rspuns corect Rspuns corect Rspuns corect Rspuns corect Rspuns corect Rspuns corect Rspuns corect Rspuns corect Rspuns corect Rspuns corect Rspuns corect Rspuns corect Rspuns corect Rspuns corect Rspuns corect Rspuns corect Rspuns corect Rspuns corect Rspuns corect Rspuns corect Rspuns corect Rspuns corect Rspuns corect Rspuns corect Rspuns corect Rspuns corect Rspuns corect Rspuns corect Rspuns corect Rspuns corect
219

d c a a a c b d a a b b d b b a a b d b b a b a d b b a c b d d c a d d c b c c d a a

Circuite secveniale

85. 86. 87. 88. 89. 90. 91. 92. 93. 94. 95. 96. 97. 98. 99. 100 101 102 103 104

Rspuns corect Rspuns corect Rspuns corect Rspuns corect Rspuns corect Rspuns corect Rspuns corect Rspuns corect Rspuns corect Rspuns corect Rspuns corect Rspuns corect Rspuns corect Rspuns corect Rspuns corect Rspuns corect Rspuns corect Rspuns corect Rspuns corect Rspuns corect

b d c a b c d d c d c a d b c a a c a c

220

Bistabili - Teste

221

Capitolul 7 Registre i Numrtoare Teste


1. 2p O posibil definiie a registrului este: a.)

b.)

c.)

d.)

Circuit digital format din mai muli bistabili conectai serie astfel nct s poat executa anumite operaii cum ar fi memorarea simultan a mai multor bii (cuvnt digital), sau capacitatea de a circula informaia coninut ntr-un cuvnt digital; Circuit digital format din mai muli bistabili conectai paralel astfel nct s poat executa anumite operaii cum ar fi memorarea simultan a mai multor bii (cuvnt digital), sau capacitatea de a circula informaia coninut ntr-un cuvnt digital; Circuit digital format din mai muli bistabili conectai n cascad astfel nct s poat executa anumite operaii cum ar fi memorarea simultan a mai multor bii (cuvnt digital), sau capacitatea de a circula informaia coninut ntr-un cuvnt digital; Circuit digital format din mai muli bistabili conectai astfel nct s poat executa anumite operaii cum ar fi memorarea simultan a mai multor bii (cuvnt digital), sau capacitatea de a circula informaia coninut ntr-un cuvnt digital;

2. 2p

Circulaia informaiei const n aplicarea unor proceduri specifice de tipul: deplasare stnga respectiv deplasare dreapta. Figura alturat prezint procedeul:

a.) b.) c.) d.) 3. 2p

deplasare jos; deplasare sus; deplasare stnga; deplasare dreapta.

Circulaia informaiei const n aplicarea unor proceduri specifice de tipul: deplasare stnga respectiv deplasare dreapta. Figura alturat
221

Circuite secveniale

prezint procedeul:

a.) b.) c.) d.) 4. 3p

deplasare jos; deplasare sus; deplasare stnga; deplasare dreapta.

Figura alturat prezint

a.) b.) c.) d.) 5. 3p

un registru de memorie - grup de bistabili capabili da fi nscrii sau citii simultan; o grupare de registre (Register Files) - grupare bidimensional de bistabili; acestea permit adresarea (scriere sau citire) unui cuvnt digital. un registru de deplasare - grup de bistabili care au capacitatea de a circula informaia existent n registru intre diferiii bistabili din structur un registru I/O - registru utilizat n conversia paralel-serie sau serieparalel;

Figura alturat prezint

222

Registre i Numrtoare - Teste

a.) b.) c.) d.) 6. 3p

un registru de memorie - grup de bistabili capabili da fi nscrii sau citii simultan; o grupare de registre (Register Files) - grupare bidimensional de bistabili; acestea permit adresarea (scriere sau citire) unui cuvnt digital. un registru de deplasare - grup de bistabili care au capacitatea de a circula informaia existent n registru intre diferiii bistabili din structur un registru I/O - registru utilizat n conversia paralel-serie sau serieparalel;

Figura alturat prezint

a.) b.) c.)

un registruI/O utilizat n conversia paralel-serie ce folosete precedeul deplasare stnga; un registruI/O utilizat n conversia paralel-serie ce folosete precedeul deplasare dreapta; un registruI/O utilizat n conversia serie-paralel ce folosete precedeul
223

Circuite secveniale

d.) 7. 3p

deplasare stnga; un registruI/O utilizat n conversia serie-paralel ce folosete precedeul deplasare dreapta;

Figura alturat prezint

a.) b.) c.) d.) 8. 3p

un registruI/O utilizat n conversia paralel-serie ce folosete precedeul deplasare stnga; un registruI/O utilizat n conversia paralel-serie ce folosete precedeul deplasare dreapta; un registruI/O utilizat n conversia serie-paralel ce folosete precedeul deplasare stnga; un registruI/O utilizat n conversia serie-paralel ce folosete precedeul deplasare dreapta;

Figura alturat prezint

a.) b.) c.) d.) 9. 1p

un registruI/O utilizat n conversia paralel-serie; un registru de deplasare - grup de bistabili care au capacitatea de a circula informaia existent n registru intre diferiii bistabili din structur; un registruI/O utilizat n conversia serie-paralel ce folosete precedeul deplasare stnga; un registruI/O utilizat n conversia serie-paralel ce folosete precedeul deplasare dreapta;

Simbolul unui registru de deplasare de 4 bii universal bidirecional standard ANSI este prezentat n figura notat:

224

Registre i Numrtoare - Teste

a.)

c.)

b.)

d.)

10. 1p

Simbolul unui registru de deplasare de 4 bii universal bidirecional standard DIN este prezentat n figura notat: a.) c.)

b.)

d.)

11. 1p

Simbolul unui registru de deplasare de 4 bii intrare paralel, ieire paralel standard DIN este prezentat n figura notat:

225

Circuite secveniale

a.)

c.)

b.)

d.)

12. 1p

Simbolul unui registru de deplasare de 4 bii intrare paralel, ieire paralel standard ANSI este prezentat n figura notat: a.) c.)

b.)

d.)

13. 1p

Simbolul unui registru de deplasare de 8 bii intrare paralel, ieire serie standard ANSI este prezentat n figura notat: a.) c.)

226

Registre i Numrtoare - Teste

b.)

d.)

14. 1p

Simbolul unui registru de deplasare de 8 bii intrare paralel, ieire serie standard DIN este prezentat n figura notat: a.) c.)

b.)

d.)

15. 1p

Simbolul unui registru de deplasare de 8 bii intrare serie, ieire paralel standard DIN este prezentat n figura notat: a.) c.)

227

Circuite secveniale

b.)

d.)

16. 1p

Simbolul unui registru de deplasare de 8 bii intrare serie, ieire paralel standard ANSI este prezentat n figura notat: a.) c.)

b.)

d.)

17. 2p

Figura 7.1 prezint simbolul unui registru de deplasare de 4 bii universal bidirecional standard ANSI.

Figura 7.1
Intrrile A, B, C, D sunt:
228

Registre i Numrtoare - Teste

a.) b.) c.) d.) 18. 3p

intrri de date, sincrone, de tip paralel; intrri de date, asincrone, de tip paralel; intrri de control, sincrone, de tip paralel; intrri de control, asincrone, de tip paralel.

Figura 7.1 prezint simbolul unui registru de deplasare de 4 bii universal bidirecional standard ANSI. Terminalele S0 i S1 reprezint: a.)

b.)

c.)

d.)

intrri de control, asincrone; funcie de valorile logice aplicate la aceste intrri registrul funcioneaz n regim de ncrcare paralel sau serial, n cazul serial existnd posibilitate de a comanda deplasare stnga sau dreapta intrri de date, asincrone; funcie de valorile logice aplicate la aceste intrri registrul funcioneaz n regim de ncrcare paralel sau serial, n cazul serial existnd posibilitate de a comanda deplasare stnga sau dreapta intrri de control, sincrone; funcie de valorile logice aplicate la aceste intrri registrul funcioneaz n regim de ncrcare paralel sau serial, n cazul serial existnd posibilitate de a comanda deplasare stnga sau dreapta. intrri de date, sincrone; funcie de valorile logice aplicate la aceste intrri registrul funcioneaz n regim de ncrcare paralel sau serial, n cazul serial existnd posibilitate de a comanda deplasare stnga sau dreapta

19. 3p

Figura 7.1 prezint simbolul unui registru de deplasare de 4 bii universal bidirecional standard ANSI. Terminalul SL reprezint: a.) b.) c.) d.)

intrare de date, asincron, de tip serial, utilizat n cazul n care registrul funcioneaz n regim deplasare stnga; intrare de date, sincron, de tip serial, utilizat n cazul n care registrul funcioneaz n regim deplasare stnga; intrare de control, asincron, de tip serial, utilizat n cazul n care registrul funcioneaz n regim deplasare stnga; intrare de control, sincron, de tip serial, utilizat n cazul n care registrul funcioneaz n regim deplasare stnga;

20. 3p

Figura 7.1 prezint simbolul unui registru de deplasare de 4 bii universal bidirecional standard ANSI. Terminalul SR reprezint: a.)

intrare de date, asincron, de tip serial, utilizat n cazul n care registrul funcioneaz n regim deplasare dreapta;
229

Circuite secveniale

b.) c.) d.) 21. 3p

intrare de date, sincron, de tip serial, utilizat n cazul n care registrul funcioneaz n regim deplasare dreapta; intrare de control, asincron, de tip serial, utilizat n cazul n care registrul funcioneaz n regim deplasare dreapta; intrare de control, sincron, de tip serial, utilizat n cazul n care registrul funcioneaz n regim deplasare dreapta;

Figura 7.1 prezint simbolul unui registru de deplasare de 4 bii universal bidirecional standard ANSI. Terminalul CLR reprezint: a.) b.) c.) d.)

intrare asincron, poziioneaz ieirile pe 0 logic; intrare de sincronizare a tranziiile la ieire; intrare sincron, poziioneaz ieirile pe 0 logic; intrare sincron, poziioneaz ieirile pe 1 logic;

22. 3p

Figura 7.1 prezint simbolul unui registru de deplasare de 4 bii universal bidirecional standard ANSI. Terminalul CLK reprezint: a.) b.) c.) d.)

intrare asincron, poziioneaz ieirile pe 0 logic; intrare de sincronizare a tranziiile la ieire; intrare sincron, poziioneaz ieirile pe 0 logic; intrare sincron, poziioneaz ieirile pe 1 logic;

23. 2p

Figura 7.2 prezint simbolul unui registru de deplasare de 4 bii intrare paralel ieire paralel standard ANSI.

Figura 7.2
Intrrile A, B, C, D sunt: a.) b.) c.) d.) 24. 2p

intrri de date, sincrone, de tip paralel; intrri de date, asincrone, de tip paralel; intrri de control, sincrone, de tip paralel; intrri de control, asincrone, de tip paralel.

Figura 7.2 prezint simbolul unui registru de deplasare de 4 bii intrare paralel, ieire paralel standard ANSI. Terminalul DIN reprezint: a.)

intrare de control, sincron, de tip serial, utilizat n cazul n care


230

Registre i Numrtoare - Teste

b.) c.) d.) 25. 2p

registrul funcioneaz n regim deplasare dreapta; intrare de control, asincron, de tip serial, utilizat n cazul n care registrul funcioneaz n regim deplasare dreapta; intrare de date, sincron, de tip serial, utilizat n cazul n care registrul funcioneaz n regim deplasare dreapta; intrare de date, asincron, de tip serial, utilizat n cazul n care registrul funcioneaz n regim deplasare dreapta;

Figura 7.2 prezint simbolul unui registru de deplasare de 4 bii intrare paralel, ieire paralel standard ANSI. Terminalul ~SH/LD reprezint: a.)

b.)

c.)

d.)

intrare de date, asincron; dac pe aceast intrare se aplic 1 logic registrul trece n regim de ncrcare, transfernd informaia existent la intrrile parale n registru; dac pe aceast intrare se aplic 0 logic registrul trece n regim de deplasare dreapta situaie n care este activat intrarea serial DIN intrare de date, sincron; dac pe aceast intrare se aplic 1 logic registrul trece n regim de ncrcare, transfernd informaia existent la intrrile parale n registru; dac pe aceast intrare se aplic 0 logic registrul trece n regim de deplasare dreapta situaie n care este activat intrarea serial DIN. intrare de control, asincron; dac pe aceast intrare se aplic 1 logic registrul trece n regim de ncrcare, transfernd informaia existent la intrrile parale n registru; dac pe aceast intrare se aplic 0 logic registrul trece n regim de deplasare dreapta situaie n care este activat intrarea serial DIN intrare de control, sincron; dac pe aceast intrare se aplic 1 logic registrul trece n regim de ncrcare, transfernd informaia existent la intrrile parale n registru; dac pe aceast intrare se aplic 0 logic registrul trece n regim de deplasare dreapta situaie n care este activat intrarea serial DIN.

26. 2p

Figura 7.2 prezint simbolul unui registru de deplasare de 4 bii intrare paralel, ieire paralel standard ANSI. Terminalul CLR reprezint: a.) intrare asincron, poziioneaz ieirile pe 0 logic; b.) intrare de sincronizare a tranziiile la ieire; c.) intrare sincron, poziioneaz ieirile pe 0 logic; d.) intrare sincron, poziioneaz ieirile pe 1 logic; Figura 7.2 prezint simbolul unui registru de deplasare de 4 bii intrare paralel, ieire paralel standard ANSI. Terminalul CLK reprezint: a.)

27. 2p

intrare asincron, poziioneaz ieirile pe 0 logic;


231

Circuite secveniale

b.) c.) d.) 28. 2p

intrare de sincronizare a tranziiile la ieire; intrare sincron, poziioneaz ieirile pe 0 logic; intrare sincron, poziioneaz ieirile pe 1 logic;

Figura 7.3 prezint simbolul unui registru de deplasare de 8 bii intrare paralel, ieire serie standard ANSI.

Figura 7.3 Intrrile A, B, C, D, E, F,G, H sunt:


a.) b.) c.) d.) 29. 2p

intrri de date, sincrone, de tip paralel; intrri de date, asincrone, de tip paralel; intrri de control, sincrone, de tip paralel; intrri de control, asincrone, de tip paralel.

Figura 7.3 prezint simbolul unui registru de deplasare de 8 bii intrare paralel, ieire serie standard ANSI. Terminalul SER reprezint: a.) b.) c.) d.)

intrare de date, sincron, de tip serie; intrare de date, asincron, de tip serie; intrare de control, sincron, de tip serie; intrare de control, asincron, de tip serie;

30. 2p

Figura 7.3 prezint simbolul unui registru de deplasare de 8 bii intrare paralel, ieire serie standard ANSI. Terminalul ~SH/LD reprezint: a.)

b.)

intrare de control, asincron; dac pe aceast intrare se aplic 1 logic registrul trece n regim de ncrcare, transfernd informaia existent la intrrile paralel n registru; dac pe aceast intrare se aplic 0 logic registrul trece n regim de deplasare dreapta situaie n care este activat intrarea serial SER; intrare de control, sincron; dac pe aceast intrare se aplic 1 logic registrul trece n regim de ncrcare, transfernd informaia existent la intrrile paralel n registru; dac pe aceast intrare se aplic 0 logic
232

Registre i Numrtoare - Teste

c.)

d.)

registrul trece n regim de deplasare dreapta situaie n care este activat intrarea serial SER; intrare de date, asincron; dac pe aceast intrare se aplic 1 logic registrul trece n regim de ncrcare, transfernd informaia existent la intrrile paralel n registru; dac pe aceast intrare se aplic 0 logic registrul trece n regim de deplasare dreapta situaie n care este activat intrarea serial SER; intrare de date, sincron; dac pe aceast intrare se aplic 1 logic registrul trece n regim de ncrcare, transfernd informaia existent la intrrile paralel n registru; dac pe aceast intrare se aplic 0 logic registrul trece n regim de deplasare dreapta situaie n care este activat intrarea serial SER;

31. 2p

Figura 7.3 prezint simbolul unui registru de deplasare de 8 bii intrare paralel, ieire serie standard ANSI. Terminalul CLK reprezint: a.) b.) c.) d.)

intrare asincron, poziioneaz ieirile pe 0 logic; intrare de sincronizare a tranziiile la ieire; intrare sincron, poziioneaz ieirile pe 0 logic; intrare sincron, poziioneaz ieirile pe 1 logic;

32. 2p

Figura 7.4 prezint simbolul unui registru de deplasare de 8 bii, intrare serie, ieire paralel, standard ANSI.

Figura 7.4
Terminalul D reprezint: a.) b.) c.) d.) 33. 3p

intrare de date, sincron, de tip serie; intrare de date, asincron, de tip serie; intrare de control, sincron, de tip serie; intrare de control, asincron, de tip serie;

Figura 7.4 prezint simbolul unui registru de deplasare de 8 bii, intrare serie, ieire paralel, standard ANSI. Terminalul CLR reprezint: a.) b.) c.)

intrare asincron, poziioneaz ieirile pe 0 logic; intrare de sincronizare a tranziiile la ieire; intrare sincron, poziioneaz ieirile pe 0 logic;
233

Circuite secveniale

d.) 34. 3p

intrare sincron, poziioneaz ieirile pe 1 logic;

Figura 7.4 prezint simbolul unui registru de deplasare de 8 bii, intrare serie, ieire paralel, standard ANSI. Terminalul CLK reprezint: a.) b.) c.) d.)

intrare asincron, poziioneaz ieirile pe 0 logic; intrare de sincronizare a tranziiile la ieire; intrare sincron, poziioneaz ieirile pe 0 logic; intrare sincron, poziioneaz ieirile pe 1 logic;

35. 3p

Tabelul 7.1 prezint tabelul de tranziii, variant simplificat, pentru registrul de deplasare de 4 bii universal bidirecional.

Tabelul 7.1 Dac Clr=1; S1=1; S0=1; Clk= (frontul LH al impulsului); SL=0; SR=1; A=a; B=b; C=c; D=d i QA=qa; QB=qb; QC=qc; QD=qd atunci:
a.) b.) c.) d.) 36. 3p

QA+=0; QB+=0; QC+=0; QD+=0; QA+=a; QB+=b; QC+=c; QD+=d;


QA+=qa; QB+=qb; QC+=qc; QD+=qd QA+=0; QB+=qa; QC+=qb; QD+=qc

Tabelul 7.1 prezint tabelul de tranziii, variant simplificat, pentru registrul de deplasare de 4 bii universal bidirecional. Dac Clr=0; S1=0; S0=1; Clk= (frontul LH al impulsului); SL=0; SR=1; A=a; B=b; C=c; D=d i QA=qa; QB=qb; QC=qc; QD=qd atunci: a.) b.) c.) d.)

QA+=0; QB+=0; QC+=0; QD+=0; QA+=a; QB+=b; QC+=c; QD+=d;


QA+=qa; QB+=qb; QC+=qc; QD+=qd QA+=0; QB+=qa; QC+=qb; QD+=qc

37. 3p

Tabelul 7.1 prezint tabelul de tranziii, variant simplificat, pentru registrul de deplasare de 4 bii universal bidirecional. Dac Clr=1; S1=0; S0=1; Clk= (frontul LH al impulsului); SL=0; SR=1; A=a; B=b; C=c;
234

Registre i Numrtoare - Teste

D=d i QA=qa; QB=qb; QC=qc; QD=qd atunci: a.) b.) c.) d.) 38. 3p

QA+=0; QB+=0; QC+=0; QD+=0; QA+=a; QB+=b; QC+=c; QD+=d;


QA+=qa; QB+=qb; QC+=qc; QD+=qd QA+=0; QB+=qa; QC+=qb; QD+=qc

Tabelul 7.1 prezint tabelul de tranziii, variant simplificat, pentru registrul de deplasare de 4 bii universal bidirecional. Dac Clr=1; S1=0; S0=0; Clk= (frontul LH al impulsului); SL=0; SR=1; A=a; B=b; C=c; D=d i QA=qa; QB=qb; QC=qc; QD=qd atunci: a.) b.) c.) d.)

QA+=0; QB+=0; QC+=0; QD+=0; QA+=a; QB+=b; QC+=c; QD+=d;


QA+=qa; QB+=qb; QC+=qc; QD+=qd QA+=0; QB+=qa; QC+=qb; QD+=qc

39. 3p

Tabelul 7.2 prezint tabelul de tranziii, variant simplificat, pentru registrul de deplasare de 4 bii intrare paralel, ieire paralel.

Tabelul 7.2 Dac Clr=1; S1=1; S0=1; Clk= (frontul LH al impulsului); SL=0; SR=1; A=a; B=b; C=c; D=d i QA=qa; QB=qb; QC=qc; QD=qd atunci:
a.) b.) c.) d.) 40. 3p

QA+=0; QB+=0; QC+=0; QD+=0; QA+=a; QB+=b; QC+=c; QD+=d;


QA+=qa; QB+=qb; QC+=qc; QD+=qd QA+=0; QB+=qa; QC+=qb; QD+=qc

Tabelul 7.2 prezint tabelul de tranziii, variant simplificat, pentru registrul de deplasare de 4 bii intrare paralel, ieire paralel. Dac Clr=0; S1=0; S0=1; Clk= (frontul LH al impulsului); SL=0; SR=1; A=a; B=b; C=c; D=d i QA=qa; QB=qb; QC=qc; QD=qd atunci: a.)

QA+=0; QB+=0; QC+=0; QD+=0;


235

Circuite secveniale

b.) c.) d.) 41. 3p

QA+=a; QB+=b; QC+=c; QD+=d;


QA+=qa; QB+=qb; QC+=qc; QD+=qd QA+=0; QB+=qa; QC+=qb; QD+=qc

Tabelul 7.2 prezint tabelul de tranziii, variant simplificat, pentru registrul de deplasare de 4 bii intrare paralel, ieire paralel. Dac Clr=1; S1=0; S0=1; Clk= (frontul LH al impulsului); SL=0; SR=1; A=a; B=b; C=c; D=d i QA=qa; QB=qb; QC=qc; QD=qd atunci: a.) b.) c.) d.)

QA+=0; QB+=0; QC+=0; QD+=0; QA+=a; QB+=b; QC+=c; QD+=d;


QA+=qa; QB+=qb; QC+=qc; QD+=qd QA+=0; QB+=qa; QC+=qb; QD+=qc

42. 3p

Tabelul 7.2 prezint tabelul de tranziii, variant simplificat, pentru registrul de deplasare de 4 bii intrare paralel, ieire paralel. Dac Clr=1; S1=0; S0=0; Clk= (frontul LH al impulsului); SL=0; SR=1; A=a; B=b; C=c; D=d i QA=qa; QB=qb; QC=qc; QD=qd atunci: a.) b.) c.) d.)

QA+=0; QB+=0; QC+=0; QD+=0; QA+=a; QB+=b; QC+=c; QD+=d;


QA+=qa; QB+=qb; QC+=qc; QD+=qd QA+=0; QB+=qa; QC+=qb; QD+=qc

43. 4p

Tabelul 7.3 prezint tabelul de tranziii, variant simplificat, pentru registrul de deplasare de 8 bii intrare paralel, ieire serie.

Tabelul 7.3 Dac intrrile de control au valorile ~Sh/Ld=0; Inh=0; Clk=0, intrarile de date au valorile Ser=0; A=a, ... ,G=g; H=h, registrul intern QA=qa; ... , QG=qg; QH=qh atunci:
a.) b.) c.) d.)

QA+=0; ; QG+=0; QH+=0; QA+=a; ; ; QG+=g; QH+=h; QA+=qa; ; ; QG+=qg; QH+=qh; QA+=0; ; ; QG+=qf; QH+=qg;
236

Registre i Numrtoare - Teste

44. 4p

Tabelul 7.3 prezint tabelul de tranziii, variant simplificat, pentru registrul de deplasare de 8 bii intrare paralel, ieire serie. Dac intrrile de control au valorile ~Sh/Ld=1; Inh=0; Clk= (frontul LH al impulsului), intrarile de date au valorile Ser=0; A=a, ... ,G=g; H=h, registrul intern QA=qa; ... , QG=qg; QH=qh atunci: a.) b.) c.) d.)

QA+=0; ; QG+=0; QH+=0; QA+=a; ; ; QG+=g; QH+=h; QA+=qa; ; ; QG+=qg; QH+=qh; QA+=0; ; ; QG+=qf; QH+=qg;;

45. 4p

Tabelul 7.3 prezint tabelul de tranziii, variant simplificat, pentru registrul de deplasare de 8 bii intrare paralel, ieire serie. Dac intrrile de control au valorile ~Sh/Ld=1; Inh=0; Clk=0, intrarile de date au valorile Ser=0; A=a, ... ,G=g; H=h, registrul intern QA=qa; ... , QG=qg; QH=qh atunci: a.) b.) c.) d.)

QA+=0; ; QG+=0; QH+=0; QA+=a; ; ; QG+=g; QH+=h; QA+=qa; ; ; QG+=qg; QH+=qh; QA+=0; ; ; QG+=qf; QH+=qg;

46. 4p

Tabelul 7.3 prezint tabelul de tranziii, variant simplificat, pentru registrul de deplasare de 8 bii intrare paralel, ieire serie. Dac intrrile de control au valorile ~Sh/Ld=1; Inh=1; Clk=0, intrarile de date au valorile Ser=0; A=a, ... ,G=g; H=h, registrul intern QA=qa; ... , QG=qg; QH=qh atunci: a.) b.) c.) d.)

QA+=0; ; QG+=0; QH+=0; QA+=a; ; ; QG+=g; QH+=h; QA+=qa; ; ; QG+=qg; QH+=qh; QA+=0; ; ; QG+=qf; QH+=qg;

47. 4p

Tabelul 7.4 prezint tabelul de tranziii, variant simplificat, pentru registrul de deplasare de 8 bii intrare serie, ieire paralel.

237

Circuite secveniale

Tabelul 7.4 Dac intrrile au valorile Clr=0; Clk=_ (ntreaga durat a impulsului de ceas mai puin momentul de tranziie low high); D=1, starea prezent este QA=qa; ... , QG=qg; QH=qh atunci starea viitoare va fi:
a.) b.) c.) d.) 48. 4p

QA+=0; ; QG+=0; QH+=0; QA+=a; ; ; QG+=g; QH+=h; QA+=qa; ; ; QG+=qg; QH+=qh; QA+=1; ; ; QG+=qf; QH+=qg;

Tabelul 7.4 prezint tabelul de tranziii, variant simplificat, pentru registrul de deplasare de 8 bii intrare serie, ieire paralel. Dac intrrile au valorile Clr=1; Clk=_ (ntreaga durat a impulsului de ceas mai puin momentul de tranziie low high); D=1, starea prezent este QA=qa; ... , QG=qg; QH=qh atunci starea viitoare va fi: a.) b.) c.) d.)

QA+=0; ; QG+=0; QH+=0; QA+=a; ; ; QG+=g; QH+=h; QA+=qa; ; ; QG+=qg; QH+=qh; QA+=1; ; ; QG+=qf; QH+=qg;

49. 4p

Tabelul 7.4 prezint tabelul de tranziii, variant simplificat, pentru registrul de deplasare de 8 bii intrare serie, ieire paralel. Dac intrrile au valorile Clr=1; Clk tranziie LH (low - high) a impulsului de ceas D=1, starea prezent este QA=qa; ... , QG=qg; QH=qh atunci starea viitoare va fi: a.) b.) c.) d.)

QA+=0; ; QG+=0; QH+=0; QA+=a; ; ; QG+=g; QH+=h; QA+=qa; ; ; QG+=qg; QH+=qh; QA+=1; ; ; QG+=qf; QH+=qg;

50. 4p

Tabelul 7.4 prezint tabelul de tranziii, variant simplificat, pentru registrul de deplasare de 8 bii intrare serie, ieire paralel. Dac intrrile au valorile Clr=0; Clk tranziie LH (low - high) a impulsului de ceas D=1, starea prezent este QA=qa; ... , QG=qg; QH=qh atunci starea viitoare va fi: a.) b.) c.) d.)

QA+=0; ; QG+=0; QH+=0; QA+=a; ; ; QG+=g; QH+=h; QA+=qa; ; ; QG+=qg; QH+=qh; QA+=1; ; ; QG+=qf; QH+=qg;
238

Registre i Numrtoare - Teste

51. 2p

Figura 7.5 prezint formele de und rezultate n urma simulrii funcionrii n regim asincron a registrului de deplasare de 4 bii universal bidirecional.

Figura 7.5
a.) b.) c.) d.)

Analiza de tip cnd pune n eviden faptul c n perioada de timp (intervalul t1 t2) n care semnalul aplicat pe intrarea CLR are valoarea logic 0 semnalul aplicat pe intrare CLK este inactiv. Analiza de tip cnd pune n eviden faptul c n perioada de timp (intervalul t1 t2) n care semnalul aplicat pe intrarea CLR are valoarea logic 1 semnalul aplicat pe intrare CLK este inactiv. Analiza de tip cnd pune n eviden faptul c n perioada de timp (intervalul t1 t2) n care semnalul aplicat pe intrarea CLR are valoarea logic 0 semnalul aplicat pe intrare CLK este activ. Analiza de tip cnd pune n eviden faptul c n perioada de timp (intervalul t1 t2) n care semnalul aplicat pe intrarea CLR are valoarea logic 1 semnalul aplicat pe intrare CLK este activ.

52. 2p

Figura 7.5 prezint formele de und rezultate n urma simulrii funcionrii n regim asincron a registrului de deplasare de 4 bii universal bidirecional. Analiza de tip cum pune n eviden faptul c la: a.) b.)

momentul t1 CLR=1; CLK= tranziie LH; S0=1; S1=1 foreaz QA=A; QB=B; QC=C; QD=D; momentul t2 CLR=0; CLK= X; S0=1; S1=1 foreaz QA=1; QB=1; QC=1; QD=1; momentul t1 CLR=1; CLK= tranziie LH; S0=1; S1=1 foreaz; QA=0; QB=0; QC=0; QD=0; momentul t2 CLR=0; CLK= X; S0=1; S1=1 foreaz; QA=A; QB=B; QC=C; QD=D
239

Circuite secveniale

c.)

d.)

53. 2p

momentul t1 CLR=1; CLK= tranziie LH; S0=1; S1=1 foreaz QA=A; QB=B; QC=C; QD=D; momentul t2 CLR=0; CLK= X; S0=1; S1=1 foreaz QA=0; QB=0; QC=0; QD=0; momentul t1 CLR=1; CLK= tranziie LH; S0=1; S1=1 foreaz; QA=1; QB=1; QC=1; QD=1; momentul t2 CLR=0; CLK= X; S0=1; S1=1 foreaz QA=A; QB=B; QC=C; QD=D;

Figura 7.6 prezint formele de und rezultate in urma simulrii funcionrii n regim sincron - deplasare stnga - a registrului de deplasare de 4 bii universal bidirecional

Figura 7.6
a.) b.) c.) d.) 54. 2p

Analiza de tip cnd pune n eviden faptul c tranziiile la ieire au loc numai pe tranziia HL a impulsului CLK; Analiza de tip cnd pune n eviden faptul c tranziiile la ieire au loc numai dac CLK=0; Analiza de tip cnd pune n eviden faptul c tranziiile la ieire au loc numai pe tranziia LH a impulsului CLK Analiza de tip cnd pune n eviden faptul c tranziiile la ieire au loc numai dac CLK=1;

Figura 7.6 prezint formele de und rezultate in urma simulrii funcionrii n regim sincron - deplasare stnga - a registrului de deplasare de 4 bii universal bidirecional. Analiza de tip cum pune n eviden faptul c la: a.)

momentul t3; informaia existent anterior momentului t3 pe QD (1 logic) este transferat la ieirea QC, informaia existent anterior momentului t3 pe QC (1 logic) este transferat la ieirea QB;
240

Registre i Numrtoare - Teste

b.)

c.)

d.)

informaia existent anterior momentului t3 pe QB (0 logic) este transferat la ieirea QA; informaia existent la momentul t3 pe SL (0 logic) este transferat la ieirea QD; ieirea registrului devine: QA=1; QB=1; QC=1; QD=1; momentul t3; informaia existent anterior momentului t3 pe QD (1 logic) este transferat la ieirea QC, informaia existent anterior momentului t3 pe QC (1 logic) este transferat la ieirea QB; informaia existent anterior momentului t3 pe QB (0 logic) este transferat la ieirea QA; informaia existent la momentul t3 pe SL (0 logic) este transferat la ieirea QD; ieirea registrului devine: QA=0; QB=0; QC=; QD=0; momentul t3; informaia existent anterior momentului t3 pe QD (1 logic) este transferat la ieirea QC, informaia existent anterior momentului t3 pe QC (1 logic) este transferat la ieirea QB; informaia existent anterior momentului t3 pe QB (0 logic) este transferat la ieirea QA; informaia existent la momentul t3 pe SL (0 logic) este transferat la ieirea QD; ieirea registrului devine: QA=1; QB=0; QC=0; QD=1; momentul t3; informaia existent anterior momentului t3 pe QD (1 logic) este transferat la ieirea QC, informaia existent anterior momentului t3 pe QC (1 logic) este transferat la ieirea QB; informaia existent anterior momentului t3 pe QB (0 logic) este transferat la ieirea QA; informaia existent la momentul t3 pe SL (0 logic) este transferat la ieirea QD; ieirea registrului devine: QA=0; QB=1; QC=1; QD=0;

55. 2p

Figura 7.7 prezint formele de und rezultate in urma simulrii funcionrii n regim sincron - deplasare dreapta - a registrului de deplasare de 4 bii universal bidirecional.

Figura 7.7
a.) b.)

Analiza de tip cnd pune n eviden faptul c tranziiile la ieire au loc numai pe tranziia LH a impulsului CLK. Analiza de tip cnd pune n eviden faptul c tranziiile la ieire au
241

Circuite secveniale

c.) d.) 56. 2p

loc numai pe tranziia HL a impulsului CLK. Analiza de tip cnd pune n eviden faptul c tranziiile la ieire au loc numai dac CLK=0. Analiza de tip cnd pune n eviden faptul c tranziiile la ieire au loc numai dac CLK=1.

Figura 7.7 prezint formele de und rezultate in urma simulrii funcionrii n regim sincron - deplasare dreapta - a registrului de deplasare de 4 bii universal bidirecional. Analiza de tip cum:pune n eviden faptul c la: a.)

b.)

c.)

d.)

momentul t2; informaia existent anterior momentului t2 pe QA (1 logic) este transferat la ieirea QB, informaia existent anterior momentului t2 pe QB (0 logic) este transferat la ieirea QC; informaia existent anterior momentului t2 pe QC (0 logic) este transferat la ieirea QD; informaia existent la momentul t2 pe SL (1 logic) este transferat la ieirea QA; ieirea registrului devine: QA=0; QB=0; QC=0; QD=0; momentul t2; informaia existent anterior momentului t2 pe QA (1 logic) este transferat la ieirea QB, informaia existent anterior momentului t2 pe QB (0 logic) este transferat la ieirea QC; informaia existent anterior momentului t2 pe QC (0 logic) este transferat la ieirea QD; informaia existent la momentul t2 pe SL (1 logic) este transferat la ieirea QA; ieirea registrului devine: QA=1; QB=1; QC=1; QD=1; momentul t2; informaia existent anterior momentului t2 pe QA (1 logic) este transferat la ieirea QB, informaia existent anterior momentului t2 pe QB (0 logic) este transferat la ieirea QC; informaia existent anterior momentului t2 pe QC (0 logic) este transferat la ieirea QD; informaia existent la momentul t2 pe SL (1 logic) este transferat la ieirea QA; ieirea registrului devine: QA=0; QB=0; QC=1; QD=1; momentul t2; informaia existent anterior momentului t2 pe QA (1 logic) este transferat la ieirea QB, informaia existent anterior momentului t2 pe QB (0 logic) este transferat la ieirea QC; informaia existent anterior momentului t2 pe QC (0 logic) este transferat la ieirea QD; informaia existent la momentul t2 pe SL (1 logic) este transferat la ieirea QA; ieirea registrului devine: QA=1; QB=1; QC=0; QD=0;

57. 2p

Figura 7.8 prezint formele de und rezultate in urma simulrii funcionrii n regim asincron a registrului de deplasare de 4 bii intrare paralel, ieire paralel.
242

Registre i Numrtoare - Teste

Figura 7.8 Analiza de tip cnd:pune n eviden faptul c la:


a.) b.) c.) d.) 58. 2p

momentul t2 ieirile (QA, QB, QC i QD) sunt poziionate pe 1 logic, independent de semnalele CLK sau ~SH/LD. momentul t2 ieirile (QA, QB, QC i QD) sunt poziionate pe 0 logic, independent de semnalele CLK sau ~SH/LD. momentul t2 ieirile (QA, QB, QC i QD) sunt poziionate pe 1 logic, funcie de semnalele CLK sau ~SH/LD. momentul t2 ieirile (QA, QB, QC i QD) sunt poziionate pe 0 logic, funcie de semnalele CLK sau ~SH/LD.

Figura 7.8 prezint formele de und rezultate in urma simulrii funcionrii n regim asincron a registrului de deplasare de 4 bii intrare paralel, ieire paralel. Analiza de tip cum:pune n eviden faptul c la: a.) b.)

c.)

d.)

momentul t1 CLR=1; CLK= tranziie LH; ~SH/LD=0; foreaz QA=A; QB=B; QC=C; QD=D; momentul t2 CLR=0; CLK= X; ; ~SH/LD=X, foreaz QA=0; QB=0; QC=0; QD=0; momentul t1 CLR=1; CLK= tranziie LH; ~SH/LD=0; foreaz QA=A; QB=B; QC=C; QD=D; momentul t2 CLR=0; CLK= X; ; ~SH/LD=X, foreaz QA=1; QB=1; QC=1; QD=1; momentul t1 CLR=1; CLK= tranziie LH; ~SH/LD=0; foreaz QA=1; QB=0; QC=0 QD=1; momentul t2 CLR=0; CLK= X; ; ~SH/LD=X, foreaz QA=0; QB=0; QC=0; QD=0; momentul t1 CLR=1; CLK= tranziie LH; ~SH/LD=0; foreaz QA=A; QB=B; QC=C; QD=D; momentul t2 CLR=0; CLK= X; ; ~SH/LD=X, foreaz QA=D;
243

Circuite secveniale

QB=C; QC=B; QD=A;


59. 2p Figura 7.9 prezint formele de und rezultate in urma simulrii funcionrii n regim sincron, deplasare dreapta, a registrului de deplasare de 4 bii intrare paralel, ieire paralel.

Figura 7.9 Analiza de tip cum:pune n eviden faptul c la:


a.)

b.)

c.)

d.)

momentul t4; informaia existent anterior momentului t4 pe QA (0 logic) este transferat la ieirea QB, informaia existent anterior momentului t4 pe QB (1 logic) este transferat la ieirea QC; informaia existent anterior momentului t4 pe QC (0 logic) este transferat la ieirea QD; informaia existent anterior la momentul t3 pe QD (0 logic) este transferat la prin intermediul intrrii DIN la ieirea QA; ieirea registrului devine: QA=0; QB=0; QC=0; QD=0; momentul t4; informaia existent anterior momentului t4 pe QA (0 logic) este transferat la ieirea QB, informaia existent anterior momentului t4 pe QB (1 logic) este transferat la ieirea QC; informaia existent anterior momentului t4 pe QC (0 logic) este transferat la ieirea QD; informaia existent anterior la momentul t3 pe QD (0 logic) este transferat la prin intermediul intrrii DIN la ieirea QA; ieirea registrului devine: QA=1; QB=1; QC=1; QD=1; momentul t4; informaia existent anterior momentului t4 pe QA (0 logic) este transferat la ieirea QB, informaia existent anterior momentului t4 pe QB (1 logic) este transferat la ieirea QC; informaia existent anterior momentului t4 pe QC (0 logic) este transferat la ieirea QD; informaia existent anterior la momentul t3 pe QD (0 logic) este transferat la prin intermediul intrrii DIN la ieirea QA; ieirea registrului devine: QA=0; QB=0; QC=1; QD=0; momentul t4; informaia existent anterior momentului t4 pe QA (0 logic) este transferat la ieirea QB, informaia existent anterior momentului t4 pe QB (1 logic) este transferat la ieirea QC;
244

Registre i Numrtoare - Teste

informaia existent anterior momentului t4 pe QC (0 logic) este transferat la ieirea QD; informaia existent anterior la momentul t3 pe QD (0 logic) este transferat la prin intermediul intrrii DIN la ieirea QA; ieirea registrului devine: QA=1; QB=1; QC=0; QD=1;
60. 2p Figura 7.9 prezint formele de und rezultate in urma simulrii funcionrii n regim sincron, deplasare dreapta, a registrului de deplasare de 4 bii intrare paralel, ieire paralel. Analiza de tip cnd:pune n eviden faptul c: a.) b.) c.) d.) 61. 2p

faptul c tranziiile la ieire au loc numai pe tranziia LH a impulsului CLK. faptul c tranziiile la ieire au loc numai pe tranziia HL a impulsului CLK. faptul c tranziiile la ieire au loc numai dac CLK=0. faptul c tranziiile la ieire au loc numai dac CLK=1.

Figura 7.10 prezint formele de und rezultate in urma simulrii funcionrii n regim sincron, a registrului de deplasare de 8 bii intrare serie, ieire paralel. Analiza de tip cnd pune n eviden faptul c:

Figura 7.10
a.) b.) c.) d.)

Analiza de tip cnd pune n eviden faptul c tranziiile la ieire au loc numai pe tranziia HL a impulsului CLK. Analiza de tip cnd pune n eviden faptul c tranziiile la ieire au loc numai dac CLK=0. Analiza de tip cnd pune n eviden faptul c tranziiile la ieire au loc numai pe tranziia LH a impulsului CLK. Analiza de tip cnd pune n eviden faptul c tranziiile la ieire au loc numai dac CLK=1.
245

Circuite secveniale

62. 2p

Figura 7.10 prezint formele de und rezultate n urma simulrii funcionrii n regim sincron, a registrului de deplasare de 8 bii intrare serie, ieire paralel. Analiza de tip cum pune n eviden faptul c la: a.)

b.)

c.)

momentul t3; CLK=tranziie LH; D=0; informaia prezent pe intrarea D (0 logic) este transferat pe ieirea QA; informaia existent - anterior acestui moment - pe ieirea QA (0 logic) este transferat pe ieirea QB; informaia existent - anterior acestui moment - pe ieirea QB (1 logic) este transferat pe ieirea QC; informaia existent - anterior acestui moment - pe ieirea QC (0 logic) este transferat pe ieirea QD; informaia existent - anterior acestui moment - pe ieirea QD (0 logic) este transferat pe ieirea QE; informaia existent - anterior acestui moment - pe ieirea QE (0 logic) este transferat pe ieirea QF; informaia existent - anterior acestui moment - pe ieirea QF (0 logic) este transferat pe ieirea QG; informaia existent - anterior acestui moment - pe ieirea QG (0 logic) este transferat pe ieirea QH;starea registrului devine QA=0, QB=0, QC=0, QD=0, QE=0, QF=0, QG=0, QH=0; momentul t3; CLK=tranziie LH; D=0; informaia prezent pe intrarea D (0 logic) este transferat pe ieirea QA; informaia existent - anterior acestui moment - pe ieirea QA (0 logic) este transferat pe ieirea QB; informaia existent - anterior acestui moment - pe ieirea QB (1 logic) este transferat pe ieirea QC; informaia existent - anterior acestui moment - pe ieirea QC (0 logic) este transferat pe ieirea QD; informaia existent - anterior acestui moment - pe ieirea QD (0 logic) este transferat pe ieirea QE; informaia existent - anterior acestui moment - pe ieirea QE (0 logic) este transferat pe ieirea QF; informaia existent - anterior acestui moment - pe ieirea QF (0 logic) este transferat pe ieirea QG; informaia existent - anterior acestui moment - pe ieirea QG (0 logic) este transferat pe ieirea QH;starea registrului devine QA=1, QB=1, QC=1, QD=1, QE=1, QF=1, QG=1, QH=1; momentul t3; CLK=tranziie LH; D=0; informaia prezent pe intrarea D (0 logic) este transferat pe ieirea QA; informaia existent - anterior acestui moment - pe ieirea QA (0 logic) este transferat pe ieirea QB; informaia existent - anterior acestui moment - pe ieirea QB (1 logic) este transferat pe ieirea QC; informaia existent - anterior acestui moment - pe ieirea QC (0 logic) este transferat pe ieirea QD; informaia existent - anterior acestui moment - pe ieirea QD (0 logic) este transferat pe ieirea QE; informaia existent - anterior acestui moment - pe ieirea QE (0 logic) este transferat pe ieirea QF; informaia existent - anterior acestui moment - pe ieirea QF (0 logic) este transferat pe ieirea QG; informaia existent - anterior
246

Registre i Numrtoare - Teste

d.)

acestui moment - pe ieirea QG (0 logic) este transferat pe ieirea QH;starea registrului devine QA=1, QB=1, QC=1, QD=0, QE=0, QF=0, QG=0, QH=0; momentul t3; CLK=tranziie LH; D=0; informaia prezent pe intrarea D (0 logic) este transferat pe ieirea QA; informaia existent - anterior acestui moment - pe ieirea QA (0 logic) este transferat pe ieirea QB; informaia existent - anterior acestui moment - pe ieirea QB (1 logic) este transferat pe ieirea QC; informaia existent - anterior acestui moment - pe ieirea QC (0 logic) este transferat pe ieirea QD; informaia existent - anterior acestui moment - pe ieirea QD (0 logic) este transferat pe ieirea QE; informaia existent - anterior acestui moment - pe ieirea QE (0 logic) este transferat pe ieirea QF; informaia existent - anterior acestui moment - pe ieirea QF (0 logic) este transferat pe ieirea QG; informaia existent - anterior acestui moment - pe ieirea QG (0 logic) este transferat pe ieirea QH;starea registrului devine QA=0, QB=0, QC=1, QD=0, QE=0, QF=0, QG=0, QH=0;

63. 2p

Figura 7.11 prezint formele de und rezultate in urma simulrii funcionrii n regim sincron, a registrului de deplasare de 8 bii intrare paralel, ieire serie. Analiza de tip cnd pune n eviden faptul c:

Figura 7.11
a.) b.) c.) d.) 64.

tranziiile la ieire au loc numai pe tranziia LH a impulsului CLK att timp ct pe intrarea INH semnalul are valoare 0 logic. tranziiile la ieire au loc numai pe tranziia HL a impulsului CLK att timp ct pe intrarea INH semnalul are valoare 0 logic. tranziiile la ieire au loc numai pe tranziia LH a impulsului CLK att timp ct pe intrarea INH semnalul are valoare 1 logic. tranziiile la ieire au loc numai pe tranziia HL a impulsului CLK att timp ct pe intrarea INH semnalul are valoare 1 logic.

Figura 7.11 prezint formele de und rezultate in urma simulrii


247

Circuite secveniale

2p

funcionrii n regim sincron, a registrului de deplasare de 8 bii intrare paralel, ieire serie. Analiza de tip cum pune n eviden faptul c: a.) b.) c.) d.)

momentul t3; INH=1 (valideaz impulsul de ceas); ~SH/LD=1 (registrul trece n regim deplasare dreapta), CLK=tranziie LH; informaia existent pe intrarea F (0 logic) este transferat la ieirea QH momentul t3; INH=0 (valideaz impulsul de ceas); ~SH/LD=1 (registrul trece n regim deplasare dreapta), CLK=tranziie LH; informaia existent pe intrarea F (0 logic) este transferat la ieirea QH momentul t3; INH=0 (valideaz impulsul de ceas); ~SH/LD=0 (registrul trece n regim deplasare dreapta), CLK=tranziie LH; informaia existent pe intrarea F (0 logic) este transferat la ieirea QH momentul t3; INH=1 (valideaz impulsul de ceas); ~SH/LD=0 (registrul trece n regim deplasare dreapta), CLK=tranziie LH; informaia existent pe intrarea F (0 logic) este transferat la ieirea QH

65. 2p

Una dintre definiiile acceptate pentru un numrtor este: a.) b.)

c.) d.)

Numr torul este un circuit digital - format din mai muli bistabili capabil s execute numai anumite secvene de stri bine determinate fr a exista condiionri suplimentare pentru tranziia ntre stri. Numr torul este un circuit digital - format din mai muli bistabili capabil s execute numai anumite secvene de stri bine determinate, tranziia ntre stri fiind conditionata de existen unou anumite condiionaliti. Numr torul este un circuit analogic - format din mai muli bistabili capabil s execute numai anumite secvene de stri bine determinate fr a exista condiionri suplimentare pentru tranziia ntre stri. Numr torul este un circuit analogic - format din mai muli bistabili capabil s execute numai anumite secvene de stri bine determinate, tranziia ntre stri fiind conditionata de existen unou anumite condiionaliti.

66. 2p

Funcie de mecanismul de tranziie numrtoarele se pot clasifica n: a.)

b.)

Numrtoare binare, numrtoare n cod Gray, numrtoare zecimale, numrtoare n inel sau numrtoare Jhonson. Numrtoare care efectueaz numrarea n sens cresctor (direct) sau numrtoare care efectueaz numrarea n sens descresctor (invers). Numrtoare asincrone i
248

Registre i Numrtoare - Teste

c.)

d.)

67. 2p

Numrtoare sincrone. Numrtoare care efectueaz numrarea n sens cresctor (direct) sau umrtoare care efectueaz numrarea n sens descresctor (invers). Numrtoare sincrone Numrtoare binare, numrtoare n cod Gray, numrtoare zecimale, numrtoare n inel sau numrtoare Jhonson. Numrtoare asincrone

Funcie de modul de ordonare al strilor numrtoarele se pot clasifica n: a.) b.) c.)

d.)

68. 3p

Numrtoare binare, numrtoare n cod Gray, numrtoare zecimale, numrtoare n inel sau numrtoare Jhonson. Numrtoare care efectueaz numrarea n sens cresctor (direct) sau numrtoare care efectueaz numrarea n sens descresctor (invers). Numrtoare asincrone i Numrtoare sincrone. Numrtoare care efectueaz numrarea n sens cresctor (direct) sau umrtoare care efectueaz numrarea n sens descresctor (invers). Numrtoare sincrone Numrtoare binare, numrtoare n cod Gray, numrtoare zecimale, numrtoare n inel sau numrtoare Jhonson. Numrtoare asincrone

O posibil structur pentru un numrtor asincron de 4 bii realizat cu bistabili de tip JK este prezentat n figura alturat.

Tranziiile ntre stri este comandat de: a.) b.)

Semnalul aplicat pe intrarea IN. Semnalul de intrare IN comand bascularea primului bistabil din structur iar ieirea acestuia QA, comand tranziia celui de-al doilea bistabil. La rndul su ieirea acestui al doilea bistabil QB, comand tranziia celui de-al treilea bistabil, iar ieirea celui de-al treilea bistabil
249

Circuite secveniale

c.) d.) 69. 3p

QC, comand tranziia celui de-al patrulea bistabil. Semnalele aplicate pe intrrile de tip J. Semnalele aplicate pe intrrile de tip K

O posibil structur pentru un numrtor sincron de 4 bii realizat cu bistabili de tip JK este prezentat n figura alturat.

Tranziiile ntre stri este comandat de: a.) b.)

c.) d.) 70. 4p

Semnalul aplicat pe intrarea CLK. Semnalul de intrare CLK comand bascularea primului bistabil din structur iar ieirea acestuia QA, comand tranziia celui de-al doilea bistabil. La rndul su ieirea acestui al doilea bistabil QB, comand tranziia celui de-al treilea bistabil, iar ieirea celui de-al treilea bistabil QC, comand tranziia celui de-al patrulea bistabil. Semnalele aplicate pe intrrile de tip J. Semnalele aplicate pe intrrile de tip K

Modul de alocare al strilor asociate funcionrii unui numrtor binar de patru bii n cod Gray este prezentat n tabelul notat: a.)
Stare zecimal 0 1 2 3 4 5 6 7 8 9 10 11 12 13 Stare binar QD QC QB QA 0 0 0 0 0 0 0 1 0 0 1 0 0 0 1 1 0 1 0 0 0 1 0 1 0 1 1 0 0 1 1 1 1 0 0 0 1 0 0 1 1 0 1 0 1 0 1 1 1 1 0 0 1 1 0 1
250

c.)

Stare zecimal 0 1 2 3 4 5 6 7 8 9 10 11 12 13

Stare binar QD QC QB QA 0 0 0 0 0 0 0 1 0 0 1 1 0 0 1 0 0 1 1 0 0 1 1 1 0 1 0 1 0 1 0 0 1 1 0 0 1 1 0 1 1 1 1 1 1 1 1 0 1 0 1 0 1 0 1 1

Registre i Numrtoare - Teste 14 15 1 1 1 1 1 1 0 1 14 15 1 1 0 0 0 0 1 0

b.)
Stare Stare binar zecimal QD QC QB QA 0 0 0 0 1 1 0 0 1 0 2 0 1 0 0 3 1 0 0 0

d.)

Stare zecimal 0 1 2 3 4 5 6 7

Stare binar QD QC QB QA 0 0 0 0 0 0 0 1 0 0 1 1 0 1 1 1 1 1 1 1 1 1 1 0 1 1 0 0 1 0 0 0

71. 4p

Modul de alocare al strilor asociate funcionrii unui numrtor binar de patru bii este prezentat n tabelul notat: a.)
Stare zecimal 0 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 Stare binar QD QC QB QA 0 0 0 0 0 0 0 1 0 0 1 0 0 0 1 1 0 1 0 0 0 1 0 1 0 1 1 0 0 1 1 1 1 0 0 0 1 0 0 1 1 0 1 0 1 0 1 1 1 1 0 0 1 1 0 1 1 1 1 0 1 1 1 1

c.)

Stare zecimal 0 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 Stare zecimal 0 1 2 3 4 5 6 7

Stare binar QD QC QB QA 0 0 0 0 0 0 0 1 0 0 1 1 0 0 1 0 0 1 1 0 0 1 1 1 0 1 0 1 0 1 0 0 1 1 0 0 1 1 0 1 1 1 1 1 1 1 1 0 1 0 1 0 1 0 1 1 1 0 0 1 1 0 0 0 Stare binar QD QC QB QA 0 0 0 0 0 0 0 1 0 0 1 1 0 1 1 1 1 1 1 1 1 1 1 0 1 1 0 0 1 0 0 0

b.)
Stare Stare binar zecimal QD QC QB QA 0 0 0 0 1 1 0 0 1 0 2 0 1 0 0 3 1 0 0 0

d.)

72. 4p

Modul de alocare al strilor asociate funcionrii unui numrtor n inel de patru bii este prezentat n tabelul notat:
251

Circuite secveniale

a.)

Stare zecimal 0 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15

Stare binar QD QC QB QA 0 0 0 0 0 0 0 1 0 0 1 0 0 0 1 1 0 1 0 0 0 1 0 1 0 1 1 0 0 1 1 1 1 0 0 0 1 0 0 1 1 0 1 0 1 0 1 1 1 1 0 0 1 1 0 1 1 1 1 0 1 1 1 1

c.)

Stare zecimal 0 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 Stare zecimal 0 1 2 3 4 5 6 7

Stare binar QD QC QB QA 0 0 0 0 0 0 0 1 0 0 1 1 0 0 1 0 0 1 1 0 0 1 1 1 0 1 0 1 0 1 0 0 1 1 0 0 1 1 0 1 1 1 1 1 1 1 1 0 1 0 1 0 1 0 1 1 1 0 0 1 1 0 0 0 Stare binar QD QC QB QA 0 0 0 0 0 0 0 1 0 0 1 1 0 1 1 1 1 1 1 1 1 1 1 0 1 1 0 0 1 0 0 0

b.)
Stare Stare binar zecimal QD QC QB QA 0 0 0 0 1 1 0 0 1 0 2 0 1 0 0 3 1 0 0 0

d.)

73. 4p

Modul de alocare al strilor asociate funcionrii unui numrtor Jhonson de patru bii este prezentat n tabelul notat: a.)
Stare zecimal 0 1 2 3 4 5 6 7 8 9 10 11 12 Stare binar QD QC QB QA 0 0 0 0 0 0 0 1 0 0 1 0 0 0 1 1 0 1 0 0 0 1 0 1 0 1 1 0 0 1 1 1 1 0 0 0 1 0 0 1 1 0 1 0 1 0 1 1 1 1 0 0
252

c.)

Stare zecimal 0 1 2 3 4 5 6 7 8 9 10 11 12

Stare binar QD QC QB QA 0 0 0 0 0 0 0 1 0 0 1 1 0 0 1 0 0 1 1 0 0 1 1 1 0 1 0 1 0 1 0 0 1 1 0 0 1 1 0 1 1 1 1 1 1 1 1 0 1 0 1 0

Registre i Numrtoare - Teste 13 14 15 1 1 1 1 1 1 0 1 1 1 0 1 13 14 15 1 1 1 0 0 0 1 0 0 1 1 0

b.)
Stare Stare binar zecimal QD QC QB QA 0 0 0 0 1 1 0 0 1 0 2 0 1 0 0 3 1 0 0 0

d.)

Stare zecimal 0 1 2 3 4 5 6 7

Stare binar QD QC QB QA 0 0 0 0 0 0 0 1 0 0 1 1 0 1 1 1 1 1 1 1 1 1 1 0 1 1 0 0 1 0 0 0

74. 4p

Graful de fluen asociat funcionrii numrtorului binar de patru bii cu numrare n sens cresctor este prezentat n figura notat: a.)

b.)

c.)

d.)

75. 4p

Graful de fluen asociat funcionrii numrtorului binar de patru bii cu numrare n sens deacresctor este prezentat n figura notat:

253

Circuite secveniale

a.)

b.)

c.)

d.)

76. 4p

Graful de fluen asociat funcionrii numrtorului n cod Gray cu numrare n sens cresctor este prezentat n figura notat: a.)

b.)

c.)

254

Registre i Numrtoare - Teste

d.)

77. 4p

Graful de fluen asociat funcionrii numrtorului zecimal de patru bii cu numrare n sens descresctor este prezentat n figura notat: a.) c.)

b.)

d.)

78. 4p

Graful de fluen asociat functionrii numrtorului zecimal de patru bii cu numrare n sens cresctor este prezentat n figura notat: a.) c.)

b.)

d.)

255

Circuite secveniale

79. 4p

Graful de fluen asociat funcionrii numrtorului Jhonson de patru bii cu numrare n sens cresctor este prezentat n figura notat: a.) c.)

b.)

d.)

80. 4p

Graful de fluen asociat functionrii numrtorului n inel de patru bii cu numrare n sens cresctor este prezentat n figura notat: a.) c.)

b.)

d.)

81. 2p

Simbolul unui numrtor binar asincron de 4 bii n standard ANSI este prezentat n figura notat:

256

Registre i Numrtoare - Teste

a.)

c.)

b.)

d.)

82. 2p

Simbolul unui numrtor binar asincron de 4 bii n standard DIN este prezentat n figura notat: a.) c.)

b.)

d.)

83. 2p

Simbolul unui numrtor zecimal asincron de 4 bii n standard ANSI este prezentat n figura notat: a.) c.)

257

Circuite secveniale

b.)

d.)

84. 2p

Simbolul unui numrtor zecimal asincron de 4 bii n standard DIN este prezentat n figura notat: a.) c.)

b.)

d.)

85. 2p

Simbolul unui numrtor binar sincron de 4 bii n standard ANSI este prezentat n figura notat: a.) c.)

b.)

d.)

86.

Simbolul unui numrtor binar sincron de 4 bii n standard DIN este


258

Registre i Numrtoare - Teste

2p

prezentat n figura notat: a.) c.)

b.)

d.)

87. 2p

Simbolul unui numrtor zecimal sincron de 4 bii n standard ANSI este prezentat n figura notat: a.) c.)

b.)

d.)

88. 2p

Simbolul unui numrtor binar zecimal de 4 bii n standard DIN este prezentat n figura notat:

259

Circuite secveniale

a.)

c.)

b.)

d.)

89. 3p

Simbolul unui numrtor binar asincron de 4 bii standard ANSI este prezentat n figura 7.12

Figura 7.12
Terminalele A,B reprezint: a.) b.) c.) d.) 90. 3p

intrri de date, asincrone, utilizate n procesul de numrare. intrri de date, sincrone, utilizate n procesul de numrare. intrri de control, asincrone, utilizate n procesul de numrare. intrri de control, sincrone, utilizate n procesul de numrare.

Simbolul unui numrtor binar asincron de 4 bii standard ANSI este prezentat n figura 7.12. Terminalele R0(1), R0(2) reprezint: a.) b.) c.) d.)

intrri de control, sincrone; funcie de valorile logice aplicate la aceste intrri numrtorul funcioneaz n regim de numrare sau este poziionat pe 0 logic (QA=0; QB=0; QC=0; QD=0). intrri de control, asincrone; funcie de valorile logice aplicate la aceste intrri numrtorul funcioneaz n regim de numrare sau este poziionat pe 0 logic (QA=0; QB=0; QC=0; QD=0). intrri de date, sincrone; funcie de valorile logice aplicate la aceste intrri numrtorul funcioneaz n regim de numrare sau este poziionat pe 0 logic (QA=0; QB=0; QC=0; QD=0). intrri de date, asincrone; funcie de valorile logice aplicate la aceste intrri numrtorul funcioneaz n regim de numrare sau este
260

Registre i Numrtoare - Teste

poziionat pe 0 logic (QA=0; QB=0; QC=0; QD=0).


91. 3p Simbolul unui numrtor zecimal asincron de 4 bii standard ANSI este prezentat n figura 7.13

Figura 7.13
Terminalele A,B reprezint: a.) b.) c.) d.) 92. 3p

intrri de date, asincrone, utilizate n procesul de numrare. intrri de date, sincrone, utilizate n procesul de numrare. intrri de control, asincrone, utilizate n procesul de numrare. intrri de control, sincrone, utilizate n procesul de numrare.

Simbolul unui numrtor zecimal asincron de 4 bii standard ANSI este prezentat n figura 7.13. Terminalele R0(1), R0(2) reprezint: a.) b.) c.) d.)

intrri de control, sincrone; funcie de valorile logice aplicate la aceste intrri numrtorul funcioneaz n regim de numrare sau este poziionat pe 0 logic (QA=0; QB=0; QC=0; QD=0). intrri de control, asincrone; funcie de valorile logice aplicate la aceste intrri numrtorul funcioneaz n regim de numrare sau este poziionat pe 0 logic (QA=0; QB=0; QC=0; QD=0). intrri de date, sincrone; funcie de valorile logice aplicate la aceste intrri numrtorul funcioneaz n regim de numrare sau este poziionat pe 0 logic (QA=0; QB=0; QC=0; QD=0). intrri de date, asincrone; funcie de valorile logice aplicate la aceste intrri numrtorul funcioneaz n regim de numrare sau este poziionat pe 0 logic (QA=0; QB=0; QC=0; QD=0).

93. 3p

Simbolul unui numrtor zecimal asincron de 4 bii standard ANSI este prezentat n figura 7.13. Terminalele R9(1), R9(2) reprezint: a.) b.) c.)

intrri de control, sincrone; funcie de valorile logice aplicate la aceste intrri numrtorul funcioneaz n regim de numrare sau este poziionat pe 0 logic (QA=1; QB=0; QC=0; QD=1). intrri de control, asincrone; funcie de valorile logice aplicate la aceste intrri numrtorul funcioneaz n regim de numrare sau este poziionat pe 0 logic (QA=1; QB=0; QC=0; QD=1). intrri de date, sincrone; funcie de valorile logice aplicate la aceste
261

Circuite secveniale

d.)

intrri numrtorul funcioneaz n regim de numrare sau este poziionat pe 0 logic (QA=1; QB=0; QC=0; QD=1). intrri de date, asincrone; funcie de valorile logice aplicate la aceste intrri numrtorul funcioneaz n regim de numrare sau este poziionat pe 0 logic (QA=1; QB=0; QC=0; QD=1).

94. 3p

Simbolul unui numrtor binar sincron de 4 bii standard ANSI este prezentat n figura 7.14

Figura 7.14 Terminalele A, B, C, D reprezint:


a.) b.) c.) d.) 95. 3p

intrri de date, asincrone, folosite n cazul ncrcrii paralel. intrri de date, sincrone, folosite n cazul ncrcrii paralel. intrri de control, asincrone, folosite n cazul ncrcrii paralel. intrri de control, sincrone, folosite n cazul ncrcrii paralel.

Simbolul unui numrtor binar sincron de 4 bii standard ANSI este prezentat n figura 7.14. Terminalul CLR reprezint: a.) b.) c.) d.)

intrare de date, asincron; activ pe 0 logic; foreaz trecerea numrtorului n starea QA=0; QB=0; QC=0; QD=0. intrare de date, sincron; activ pe 0 logic; foreaz trecerea numrtorului n starea QA=0; QB=0; QC=0; QD=0. intrare de control, asincron; activ pe 0 logic; foreaz trecerea numrtorului n starea QA=0; QB=0; QC=0; QD=0. intrare de control, sincron; activ pe 0 logic; foreaz trecerea numrtorului n starea QA=0; QB=0; QC=0; QD=0.

96. 3p

Simbolul unui numrtor binar sincron de 4 bii standard ANSI este prezentat n figura 7.14. Terminalele ENP, ENT reprezint: a.) b.) c.)

intrri de control cu rol de invalidate a numrrii; pentru invalidare este necesar ca ambele intrri s fie activate simultan; intrri de control cu rol de validare al numrtorului; pentru validare este necesar ca ambele intrri s fie activate simultan; intrri de date cu rol de invalidate a numrrii; pentru invalidare este
262

Registre i Numrtoare - Teste

d.) 97. 3p

necesar ca ambele intrri s fie activate simultan; intrri de date cu rol de validare al numrtorului; pentru validare este necesar ca ambele intrri s fie activate simultan;

Simbolul unui numrtor binar sincron de 4 bii standard ANSI este prezentat n figura 7.14. Terminalul LOAD reprezint: a.) b.) c.) d.)

intrare de date asincron; comand modul de ncrcare paralel intrare de date sincron; comand modul de ncrcare paralel intrare de control asincron; comand modul de ncrcare paralel intrare de control sincron; comand modul de ncrcare paralel

98. 4p

Simbolul unui numrtor binar sincron de 4 bii standard ANSI este prezentat n figura 7.14. Terminalul RCO reprezint: a.) b.) c.) d.)

ieire activ n situaia n care numrtorul ajunge n starea 1111 utilizat pentru conectarea n cascad a numrtorului; ieire activ n situaia n care numrtorul ajunge n starea 0000 utilizat pentru conectarea n cascad a numrtorului; intrare asincron pentru comanda numrtorului n starea 1111; intrare sincron pentru comanda numrtorului n starea 1111;

263

Circuite secveniale

Rspunsuri
1. 2. 3. 4. 5. 6. 7. 8. 9. 10. 11. 12. 13. 14. 15. 16. 17. 18. 19. 20. 21. 22. 23. 24. 25. 26. 27. 28. 29. 30. 31. 32. 33. 34. 35. 36. 37. 38. 39. 40.

Rspuns corect Rspuns corect Rspuns corect Rspuns corect Rspuns corect Rspuns corect Rspuns corect Rspuns corect Rspuns corect Rspuns corect Rspuns corect Rspuns corect Rspuns corect Rspuns corect Rspuns corect Rspuns corect Rspuns corect Rspuns corect Rspuns corect Rspuns corect Rspuns corect Rspuns corect Rspuns corect Rspuns corect Rspuns corect Rspuns corect Rspuns corect Rspuns corect Rspuns corect Rspuns corect Rspuns corect Rspuns corect Rspuns corect Rspuns corect Rspuns corect Rspuns corect Rspuns corect Rspuns corect Rspuns corect Rspuns corect
264

d c d a b c d a a c d b b d c a a c b b a b a c d a b a a b b a a b b a d c b a

Registre i Numrtoare - Teste

41. 42. 43. 44. 45. 46. 47. 48. 49. 50. 51. 52. 53. 54. 55. 56. 57. 58. 59. 60. 61. 62. 63. 64. 65. 66. 67. 68. 69. 70. 71. 72. 73. 74. 75. 76. 77. 78. 79. 80. 81. 82. 83.

Rspuns corect Rspuns corect Rspuns corect Rspuns corect Rspuns corect Rspuns corect Rspuns corect Rspuns corect Rspuns corect Rspuns corect Rspuns corect Rspuns corect Rspuns corect Rspuns corect Rspuns corect Rspuns corect Rspuns corect Rspuns corect Rspuns corect Rspuns corect Rspuns corect Rspuns corect Rspuns corect Rspuns corect Rspuns corect Rspuns corect Rspuns corect Rspuns corect Rspuns corect Rspuns corect Rspuns corect Rspuns corect Rspuns corect Rspuns corect Rspuns corect Rspuns corect Rspuns corect Rspuns corect Rspuns corect Rspuns corect Rspuns corect Rspuns corect Rspuns corect
265

d c a d c c a c d a a c c d a d b a c a c d a b a b a b a c a c d a b d a c b d a b c

Circuite secveniale

84. 85. 86. 87. 88. 89. 90. 91. 92. 93. 94. 95. 96. 97. 98.

Rspuns corect Rspuns corect Rspuns corect Rspuns corect Rspuns corect Rspuns corect Rspuns corect Rspuns corect Rspuns corect Rspuns corect Rspuns corect Rspuns corect Rspuns corect Rspuns corect Rspuns corect

d a c a c a b a b b b d b c a

266

Capitolul 8 Verilog Teste


1. 3p Descrierea funcionrii unui latch RS este prezentat n programul 8.1
module latch (S, R, ieire_Q); // definirea porturilor de intrare i ieire input R, S; output [0:1] ieire_Q; // definire registre de lucru reg [0:1] ieire_Q; // modelarea tranziiilor de stare always @ (S or R) begin case ({S, R}) 2'b00: begin ieire_Q[0]=ie ire_Q[0]; ieire_Q[1]=ie ire_Q[1]; end 2'b01:ieire_Q=2'b01; 2'b10:ieire_Q=2'b10; 2'b11:ieire_Q=2'bxx; endcase end endmodule

Programul 8.1 Dimensiunea registrului de lucru este:


a.) b.) 2. 4p

1 bit; 2 bii;

c.) d.)

4 bii; 8 bii;

Descrierea funcionrii unui latch RS este prezentat n programul 8.1. Conform acestui program tranziiile (analiza de tip cnd) la ieire au loc: a.) b.) c.) d.)

pe tranzitia LH a semnalelor de intrare {S; R}; pe tranzitia HL a semnalelor de intrare {S; R}; pe palierul 1 logic a semnalelor de intrare {S; R}; pe palierul 0 logic a semnalelor de intrare {S; R};

3.

Descrierea funcionrii unui latch RS este prezentat n programul 8.1.


267

Circuite secveniale

4p

Conform acestui program (analiza de tip cum), dac semnalele de intrare au valorile {S; R}={0; 1} atunci semnalele de ieire capt valoarea: a.) b.)

{Q, Q}= {0, 0} {Q, Q}= {0, 1}

c.) d.)

{Q, Q}= {1, 0} {Q, Q}= {1, 1}

4. 4p

Programul de testare a funcionrii latch-ului RS descris de programul 8.1 este prezentat n programul 8.2.
module testbench; // definirea porturilor de intrare si ieire reg Rx, Sx; wire [0:1] Qx; // iniializarea intrrilor initial begin Rx=0; Sx=0; end always begin #10Rx=~Rx; #10Rx=~Rx; end always begin #17Sx=~Sx; #17Sx=~Sx; end // apelarea modului bistabil latch RS_latch (Sx, Rx, Qx); endmodule

Programul 8.2 Conform acestui program semnalul aplicat pe intrarea S are forma:
a.)

palierul 1 logic are o durat de 10 uniti de timp, dar palierul 0 logic are o durat de 17 uniti de timp;
b.)

palierul 0 logic are o durat de 10 uniti de timp, dar palierul 1 logic are o durat de 17 uniti de timp;
268

Verilog - Teste

c.) d.) 5. 4p

att palierul 0 logic ct i palierul 1 logic au o durat de 10 uniti de timp; att palierul 0 logic ct i palierul 1 logic au o durat de 17 uniti de timp;

Programul de testare a funcionrii latch-ului RS descris de programul 8.1 este prezentat n progamul 8.2. Conform acestui program semnalul aplicat pe intrarea R are forma: a.)

palierul 1 logic are o durat de 10 uniti de timp, dar palierul 0 logic are o durat de 17 uniti de timp;

b.)

palierul 0 logic are o durat de 10 uniti de timp, dar palierul 1 logic are o durat de 17 uniti de timp;

c.) d.) 6. 4p

att palierul 0 logic ct i palierul 1 logic au o durat de 10 uniti de timp; att palierul 0 logic ct i palierul 1 logic au o durat de 17 uniti de timp;

Rezultatele simulrii funcionrii unui latch RS cu ajutorul programelor 8.1, respectiv 8.2 sunt prezentate n figura 8.1.

Figura 8.1
Aceast figur pune n eviden faptul c n condiiile n care semnalele de intrare au valorile {S; R}={1; 0} atunci ieirile capt valoarea: a.)

{Q, Q}= {0, 0}


269

c.)

{Q, Q}= {1, 0}

Circuite secveniale

b.) 7. 3p

{Q, Q}= {0, 1}

d.)

{Q, Q}= {1, 1}

Descrierea funcionrii unui latch D este prezentat n programul 8.3


module latch_D (date, iesire); input date; output iesire; reg iesire; always @ (date) begin iesire=date; end endmodule

Programul 8.3 Dimensiunea registrului de lucru este:


a.) b.) 8. 4p

1 bit; 2 bii;

c.) d.)

4 bii; 8 bii;

Descrierea funcionrii unui latch D este prezentat n programul 8.3. Conform acestui program tranziiile la ieire (analiza de tip cnd) au loc: a.) b.) c.) d.)

pe tranzitia LH a semnalului de intrare; pe tranzitia HL a semnalului de intrare; pe palierul semnalului de intrare; pe tranzitia LH a semnalului de ceas.

9. 4p

Descrierea funcionrii unui latch D este prezentat n programul 8.3. Conform acestui program (analiza de tip cum), dac semnalul de intrare are valoarea 1 logic atunci: a.) b.) c.) d.)

semnalul de ieire capt valoarea 0 logic; semnalul de ieire capt valoarea 1 logic; semnalul de ieire i pstreaz valoarea anterioar; semnalul de ieire capta o valoare complementar valorii anterioare;

10. 4p

Programul de testare a funcionrii latch-ului D descris de programul 8.3 este prezentat n programul 8.4.
module test_latch_D; reg D; wire O; initial begin end
270

D=0;

Verilog - Teste

always

begin

#1D=~D; end latch_D L1 (D,O); endmodule

Programul 8.4 Conform acestui program semnalul aplicat pe intrarea D are forma:
a.)

palierul 1 logic are o durat de 10 uniti de timp, dar palierul 0 logic are o durat de 17 uniti de timp;

b.)

palierul 0 logic are o durat de 10 uniti de timp, dar palierul 1 logic are o durat de 17 uniti de timp;

c.) d.) 10. 2p

att palierul 0 logic ct i palierul 1 logic au o durat de 1 unitate de timp; att palierul 0 logic ct i palierul 1 logic au o durat de 17 uniti de timp;

Rezultatele simulrii funcionrii unui latch D cu ajutorul programelor 8.3, respectiv 8.4 sunt prezentate n figura 8.2.

Figura 8.2 Aceast figur pune n eviden faptul c:


a.) b.) c.) d.) 11.

valoarea semnalului de ieire este aceeai cu valoarea semnalului de intrare; valoarea semnalului de ieire complementeaz valoarea semnalului de intrare; valoarea semnalului de ieire este intotdeauna 0 logic; valoarea semnalului de ieire este intotdeauna 1 logic;

O posibil descriere a unui bistabil D cu comutare pe frontul pozitiv al


271

Circuite secveniale

4p

impulsului de ceas i intrri asincrone active pe 0 logic, cu ajutorul VERILOG HDL este prezentat n programul 8.5.
module bistabil (intrare_D, Clock, Preset, Clear, ieire_Q); // definirea porturilor de intrare si ieire input intrare_D, Clock, Preset, Clear; output [0:1] ieire_Q; // definire registre de lucru reg [0:1] ieire_Q; // modelarea tranziiilor de stare always @ ( posedge Clock or Clear or Preset) begin case ({Clear, Preset}) 2'b00:ieire_Q=2'b11; 2'b01:ieire_Q=2'b01; 2'b10:ieire_Q=2'b10; 2'b11: if (Clock) begin ieire_Q[0]=intrare_D; ieire_Q[1]=~intrare_D; end else begin iesire_Q[0]=iesire_Q[0]; iesire_Q[1]=iesire_Q[1]; end endcase end endmodule

Programul 8.5 Dimensiunea registrului de lucru este:


a.) b.) 12. 4p

1 bit; 2 bii;

c.) d.)

4 bii; 8 bii;

Descrierea funcionrii unui bistabil D cu comutare pe frontul pozitiv al impulsului de ceas i intrri asincrone active pe 0 logic este prezentat n programul 8.5. Conform acestui program n funcionarea n regim sincron - tranziiile la ieire (analiza de tip cnd) au loc:

a.) b.) c.)

pe tranzitia LH a semnalului Clock; pe tranzitia HL a semnalului Clock; pe palierul 1 logic a semnalului Clock;
272

Verilog - Teste

d.) 13. 4p

pe palierul 0 logic a semnalului Clock;

Descrierea funcionrii unui bistabil D cu comutare pe frontul pozitiv al impulsului de ceas i intrri asincrone active pe 0 logic este prezentat n programul 8.5. Conform acestui program, n funcionarea n regim sincron analiza de tip cum pune n evidena faptul c:

a.) b.) c.) d.) 14. 4p

valoarea semnalului de ieire este aceeai cu valoarea semnalului de intrare; valoarea semnalului de ieire complementeaz valoarea semnalului de intrare; valoarea semnalului de ieire este intotdeauna 0 logic; valoarea semnalului de ieire este intotdeauna 1 logic;

Programul de testare a funcionrii unui bistabil D cu comutare pe frontul pozitiv al impulsului de ceas i intrri asincrone active pe 0 logic descris de programul 8.5 este prezentat n programul 8.6.
module testbench; // definirea porturilor de intrare i ieire reg Dx, Clockx, Presetx, Clearx; wire [0:1] Qx; // iniializarea intrrilor initial begin Dx=0; Clockx=0; Presetx=1; Clearx=1; end // modelare clock always begin #1 Clockx=~Clockx; end // modelare intrri always begin #3Dx=~Dx; end always begin #17 Presetx=~Presetx; #17 Presetx=~Presetx; end always
273

Circuite secveniale

begin
#23 Clearx=~Clearx; #23 Clearx=~Clearx;

end // apelarea modului bistabil bistabil Bpos (Dx, Clockx, Presetx, Clearx, Qx); endmodule

Programul 8.6 Conform acestui program semnalul aplicat pe intrarea D are forma:
a.)

palierul 1 logic are o durat de 23 uniti de timp, dar palierul 0 logic are o durat de 17 uniti de timp;

b.)

palierul 0 logic are o durat de 23 uniti de timp, dar palierul 1 logic are o durat de 17 uniti de timp;

c.) d.) 15. 4p

att palierul 0 logic ct i palierul 1 logic au o durat de 1 unitate de timp; att palierul 0 logic ct i palierul 1 logic au o durat de 3 uniti de timp;

Rezultatele simulrii funcionrii unui unui bistabil D cu comutare pe frontul pozitiv al impulsului de ceas i intrri asincrone active pe 0 logic cu ajutorul programelor 8.5, respectiv 8.6 sunt prezentate n figura 8.3

Figura 8.3
Aceast figur pune n eviden faptul c n condiiile n care Preset=1,

274

Verilog - Teste

Clear=1, Clock= (tranziie LH), D=1 atunci:

a.) b.) 16. 4p

{Q, Q}= {0, 0} {Q, Q}= {0, 1}

c.) d.)

{Q, Q}= {1, 0} {Q, Q}= {1, 1}

O posibil descriere a unui bistabil D cu comutare pe frontul negativ al impulsului de ceas i intrri asincrone active pe 0 logic, cu ajutorul VERILOG HDL este prezentat n programul 8.7.
module bistabil (intrare_D, Clock, Preset, Clear, ieire_Q); // definirea porturilor de intrare si ieire input intrare_D, Clock, Preset, Clear; output [0:1] ieire_Q; // definire registre de lucru reg [0:1] ieire_Q; // modelarea tranziiilor de stare always @ ( negedge Clock or Clear or Preset) begin case ({Clear, Preset}) 2'b00:ieire_Q=2'b11; 2'b01:ieire_Q=2'b01; 2'b10:ieire_Q=2'b10; 2'b11: if (~Clock) begin ieire_Q[0]=intrare_D; ieire_Q[1]=~intrare_D; end else begin ieire_Q[0]=iesire_Q[0]; ieire_Q[1]=iesire_Q[1]; end endcase end endmodule

Programul 8.7 Dimensiunea registrului de lucru este:


a.) b.) 17. 4p

1 bit; 2 bii;

c.) d.)

4 bii; 8 bii;

Descrierea funcionrii unui bistabil D cu comutare pe frontul negativ al impulsului de ceas i intrri asincrone active pe 0 logic este prezentat
275

Circuite secveniale

n programul 8.7. Conform acestui program n funcionarea n regim sincron - tranziiile la ieire (analiza de tip cnd) au loc:

a.) b.) c.) d.) 18. 4p

pe tranzitia LH a semnalului Clock; pe tranzitia HL a semnalului Clock; pe palierul 1 logic a semnalului Clock; pe palierul 0 logic a semnalului Clock;

Descrierea funcionrii unui bistabil D cu comutare pe frontul negativ al impulsului de ceas i intrri asincrone active pe 0 logic este prezentat n programul 8.7. Conform acestui program, n funcionarea n regim sincron, analiza de tip cum pune n evidena faptul c:

a.) b.) c.) d.) 19. 4p

valoarea semnalului de ieire este aceeai cu valoarea semnalului de intrare; valoarea semnalului de ieire complementeaz valoarea semnalului de intrare; valoarea semnalului de ieire este intotdeauna 0 logic; valoarea semnalului de ieire este intotdeauna 1 logic;

Programul de testare a funcionrii unui bistabil D cu comutare pe frontul negativ al impulsului de ceas i intrri asincrone active pe 0 logic descris de programul 8.7 este prezentat n programul 8.8.
module testbench; // definirea porturilor de intrare si iesire reg Dx, Clockx, Presetx, Clearx; wire [0:1] Qx; // iniializarea intrrilor initial begin Dx=0; Clockx=0; Presetx=1; Clearx=1; end // modelare clock always begin
276

Verilog - Teste

#1 Clockx=~Clockx; end // modelare intrri always begin #3Dx=~Dx; end always begin #17 Presetx=~Presetx; #17 Presetx=~Presetx; end always begin #23 Clearx=~Clearx; #23 Clearx=~Clearx; end // apelarea modului bistabil bistabil Bneg (Dx, Clockx, Presetx, Clearx, Qx); endmodule

Programul 8.8 Conform acestui program semnalul aplicat pe intrarea D are forma:
a.)

palierul 1 logic are o durat de 23 uniti de timp, dar palierul 0 logic are o durat de 17 uniti de timp;

b.)

palierul 0 logic are o durat de 23 uniti de timp, dar palierul 1 logic are o durat de 17 uniti de timp;

c.) d.) 20. 4p

att palierul 0 logic ct i palierul 1 logic au o durat de 1 unitate de timp; att palierul 0 logic ct i palierul 1 logic au o durat de 3 uniti de timp;

Rezultatele simulrii funcionrii unui bistabil D cu comutare pe frontul negativ al impulsului de ceas i intrri asincrone active pe 0 logic cu ajutorul programelor 8.7, respectiv 8.8 sunt prezentate n figura 8.4

277

Circuite secveniale

Figura 8.4
Aceast figur pune n eviden faptul c n condiiile n care Preset=1,

Clear=1, Clock= (tranziie HL), D=1 atunci:

a.) b.) 21. 4p

{Q, Q}= {0, 0} {Q, Q}= {0, 1}

c.) d.)

{Q, Q}= {1, 0} {Q, Q}= {1, 1}

O posibil descriere a unui bistabil JK cu comutare pe frontul pozitiv al impulsului de ceas i intrri asincrone active pe 1 logic, cu ajutorul VERILOG HDL este prezentat n programul 8.9.
module bistabil (J, K, Clock, Preset, Clear, ieire_Q); // definirea porturilor de intrare si ieire input J, K, Clock, Preset, Clear; output [0:1] ieire_Q; // definire registre de lucru reg [0:1] ieire_Q; // modelarea tranziiilor de stare always @ (posedge Clock or Clear or Preset) begin case ({Clear, Preset}) 2'b00:ieire_Q=2'b11; 2'b01:iesire_Q=2'b01; 2'b10:ieire_Q=2'b10; 2'b11: if (Clock) case ({J,K}) 2'b00:

begin iesire_Q[0]=iesire_Q[0];
278

Verilog - Teste

else

iesire_Q[1]=iesire_Q[1]; end 2'b01:iesire_Q=2'b01; 2'b10:iesire_Q=2'b10; 2'b11: begin iesire_Q[0]=~iesire_Q[0]; iesire_Q[1]=~iesire_Q[1]; end endcase

endcase endmodule end

begin iesire_Q[0]=iesire_Q[0]; iesire_Q[1]=iesire_Q[1]; end

Programul 8.9 Dimensiunea registrului de lucru este:


a.) b.) 22. 4p

1 bit; 2 bii;

c.) d.)

4 bii; 8 bii;

Descrierea funcionrii unui bistabil JK cu comutare pe frontul pozitiv al impulsului de ceas i intrri asincrone active pe 1 logic este prezentat n programul 8.9. Conform acestui program n funcionarea n regim sincron - tranziiile la ieire (analiza de tip cnd) au loc:

a.) b.) c.) d.) 23. 4p

pe tranzitia LH a semnalului Clock; pe tranzitia HL a semnalului Clock; pe palierul 1 logic a semnalului Clock; pe palierul 0 logic a semnalului Clock;

Descrierea funcionrii unui bistabil JK cu comutare pe frontul pozitiv al impulsului de ceas i intrri asincrone active pe 1 logic este prezentat n programul 8.9. Conform acestui program, n funcionarea n regim sincron, analiza de tip cum pune n eviden faptul c n condiiile n care {J, K}={0; 1} atunci:
279

Circuite secveniale

a.) b.) 24. 4p

{Q, Q}= {0, 0} {Q, Q}= {0, 1}

c.) d.)

{Q, Q}= {1, 0} {Q, Q}= {1, 1}

Programul de testare a funcionrii unui bistabil JK cu comutare pe frontul pozitiv al impulsului de ceas i intrri asincrone active pe 1 logic descris de programul 8.9 este prezentat n programul 8.10.
module testbench; // definirea porturilor de intrare si ieire reg Jx, Kx, Clockx, Presetx, Clearx; wire [0:1] Qx; // iniializarea intrrilor initial begin Jx=0; Kx=0; Clockx=0; Presetx=1; Clearx=1; end // modelare clock always begin #1 Clockx=~Clockx; end // modelare intrri always begin #3Jx=~Jx; #3Jx=~Jx; end always begin #6Kx=~Kx; #6Kx=~Kx; end always begin #17 Presetx=~Presetx; #17 Presetx=~Presetx; end always begin #23 Clearx=~Clearx; #23 Clearx=~Clearx; end // apelarea modului bistabil bistabil JKpos (Jx, Kx, Clockx, Presetx, Clearx, Qx); endmodule

Programul 8.10
280

Verilog - Teste

Conform acestui program semnalul aplicat pe intrarea J are forma: a.)

palierul 1 logic are o durat de 3 uniti de timp, dar palierul 0 logic are o durat de 6 uniti de timp;

b.)

palierul 0 logic are o durat de 3 uniti de timp, dar palierul 1 logic are o durat de 6 uniti de timp;

c.) d.) 25. 4p

att palierul 0 logic ct i palierul 1 logic au o durat de 3 uniti de timp; att palierul 0 logic ct i palierul 1 logic au o durat de 6 uniti de timp;

Programul de testare a funcionrii unui bistabil JK cu comutare pe frontul pozitiv al impulsului de ceas i intrri asincrone active pe 1 logic descris de programul 8.9 este prezentat n programul 8.10. Conform acestui program semnalul aplicat pe intrarea K are forma: a.)

palierul 1 logic are o durat de 3 uniti de timp, dar palierul 0 logic are o durat de 6 uniti de timp;

b.)

palierul 0 logic are o durat de 3 uniti de timp, dar palierul 1 logic are o durat de 6 uniti de timp;

c.) d.) 26. 4p

att palierul 0 logic ct i palierul 1 logic au o durat de 3 uniti de timp; att palierul 0 logic ct i palierul 1 logic au o durat de 6 uniti de timp;

Rezultatele simulrii funcionrii unui bistabil JK cu comutare pe frontul pozitiv al impulsului de ceas i intrri asincrone active pe 1 logic cu ajutorul programelor 8.9, respectiv 8.10 sunt prezentate n figura 8.5
281

Circuite secveniale

Figura 8.5
Aceast figur pune n eviden faptul c n condiiile n care Preset=0,

Clear=0, Clock= (tranziie LH), J=0, K=1 atunci:

a.) b.) 27. 4p

{Q, Q}= {0, 0} {Q, Q}= {0, 1}

c.) d.)

{Q, Q}= {1, 0} {Q, Q}= {1, 1}

O posibil descriere a unui bistabil JK cu comutare pe frontul pozitiv al impulsului de ceas i intrri asincrone active pe 0 logic, cu ajutorul VERILOG HDL este prezentat n programul 8.11.
module bistabil (J, K, Clock, Preset, Clear, ieire_Q); // definirea porturilor de intrare si ieire input J, K, Clock, Preset, Clear; output [0:1] ieire_Q; // definire registre de lucru reg [0:1] ieire_Q; // modelarea tranziiilor de stare always @ (posedge Clock or negsedge Clear or negsedge Preset) begin case ({Clear, Preset}) 2'b00:iesire_Q=2'b11; 2'b01:iesire_Q=2'b01; 2'b10:iesire_Q=2'b10; 2'b11: if (Clock) case ({J,K}) 2'b00: begin iesire_Q[0]=iesire_Q[0];
282

Verilog - Teste

else

iesire_Q[1]=iesire_Q[1]; end 2'b01:iesire_Q=2'b01; 2'b10:iesire_Q=2'b10; 2'b11: begin iesire_Q[0]=~iesire_Q[0]; iesire_Q[1]=~iesire_Q[1]; end endcase

endcase endmodule end

begin iesire_Q[0]=iesire_Q[0]; iesire_Q[1]=iesire_Q[1]; end

Programul 8.11 Dimensiunea registrului de lucru este:


a.) b.) 28. 4p

1 bit; 2 bii;

c.) d.)

4 biti; 8 biti;

Descrierea funcionrii unui bistabil JK cu comutare pe frontul pozitiv al impulsului de ceas i intrri asincrone active pe 0 logic este prezentat n programul 8.11. Conform acestui program n funcionarea n regim sincron - tranziiile la ieire (analiza de tip cnd) au loc:

a.) b.) c.) d.) 29. 4p

pe tranzitia LH a semnalului Clock; pe tranzitia HL a semnalului Clock; pe palierul 1 logic a semnalului Clock; pe palierul 0 logic a semnalului Clock;

Descrierea funcionrii unui bistabil JK cu comutare pe frontul pozitiv al impulsului de ceas i intrri asincrone active pe 0 logic este prezentat n programul 8.11. Conform acestui program, n funcionarea n regim sincron, analiza de tip cum pune n eviden faptul c n condiiile n care {J, K}={0; 1} atunci:
283

Circuite secveniale

a.) b.) 30. 4p

{Q, Q}= {0, 0} {Q, Q}= {0, 1}

c.) d.)

{Q, Q}= {1, 0} {Q, Q}= {1, 1}

Programul de testare a funcionrii unui bistabil JK cu comutare pe frontul pozitiv al impulsului de ceas i intrri asincrone active pe 0 logic descris de programul 8.11 este prezentat n programul 8.12.
module testbench; // definirea porturilor de intrare si ieire reg Jx, Kx, Clockx, Presetx, Clearx; wire [0:1] Qx; // iniializarea intrrilor initial begin Jx=0; Kx=0; Clockx=0; Presetx=1; Clearx=1; end // modelare clock always begin #1 Clockx=~Clockx; end // modelare intrri always begin #3Jx=~Jx; #3Jx=~Jx; end always begin #6Kx=~Kx; #6Kx=~Kx; end always begin #17 Presetx=~Presetx; #17 Presetx=~Presetx; end always begin #23 Clearx=~Clearx; #23 Clearx=~Clearx; end // apelarea modului bistabil bistabil JKpos (Jx, Kx, Clockx, Presetx, Clearx, Qx); endmodule

Programul 8.12
284

Verilog - Teste

Conform acestui program semnalul aplicat pe intrarea J are forma: a.)

palierul 1 logic are o durat de 3 uniti de timp, dar palierul 0 logic are o durat de 6 uniti de timp;

b.)

palierul 0 logic are o durat de 3 uniti de timp, dar palierul 1 logic are o durat de 6 uniti de timp;

c.) d.) 31. 4p

att palierul 0 logic ct i palierul 1 logic au o durat de 3 uniti de timp; att palierul 0 logic ct i palierul 1 logic au o durat de 6 uniti de timp;

Programul de testare a funcionrii unui bistabil JK cu comutare pe frontul pozitiv al impulsului de ceas i intrri asincrone active pe 0 logic descris de programul 8.11 este prezentat n programul 8.12. Conform acestui program semnalul aplicat pe intrarea K are forma: a.)

palierul 1 logic are o durat de 3 uniti de timp, dar palierul 0 logic are o durat de 6 uniti de timp;

b.)

palierul 0 logic are o durat de 3 uniti de timp, dar palierul 1 logic are o durat de 6 uniti de timp;

c.) d.) 32. 4p

att palierul 0 logic ct i palierul 1 logic au o durat de 3 uniti de timp; att palierul 0 logic ct i palierul 1 logic au o durat de 6 uniti de timp;

Rezultatele simulrii funcionrii unui bistabil JK cu comutare pe frontul pozitiv al impulsului de ceas i intrri asincrone active pe 0 logic cu ajutorul programelor 8.11, respectiv 8.12 sunt prezentate n figura 8.6
285

Circuite secveniale

Figura 8.6
Aceast figur pune n eviden faptul c n condiiile n care Preset=1,

Clear=1, Clock= (tranziie LH), J=0, K=1 atunci:

a.) b.) 33. 4p

{Q, Q}= {0, 0} {Q, Q}= {0, 1}

c.) d.)

{Q, Q}= {1, 0} {Q, Q}= {1, 1}

O posibil descriere a unui bistabil JK cu comutare pe frontul negativ al impulsului de ceas i intrri asincrone active pe 1 logic, cu ajutorul VERILOG HDL este prezentat n programul 8.13.
module bistabil (J, K, Clock, Preset, Clear, ieire_Q); // definirea porturilor de intrare si ieire input J, K, Clock, Preset, Clear; output [0:1] ieire_Q; // definire registre de lucru reg [0:1] ieire_Q; // modelarea tranziiilor de stare always @ (negedge Clock or posedge Clear or posedge Preset) begin case ({Clear, Preset}) 2'b00:iesire_Q=2'b11; 2'b01:iesire_Q=2'b01; 2'b10:iesire_Q=2'b10; 2'b11: if (Clock) case ({J,K}) 2'b00: begin iesire_Q[0]=iesire_Q[0];
286

Verilog - Teste

else

iesire_Q[1]=iesire_Q[1]; end 2'b01:iesire_Q=2'b01; 2'b10:iesire_Q=2'b10; 2'b11: begin iesire_Q[0]=~iesire_Q[0]; iesire_Q[1]=~iesire_Q[1]; end endcase

endcase endmodule end

begin iesire_Q[0]=iesire_Q[0]; iesire_Q[1]=iesire_Q[1]; end

Programul 8.13 Dimensiunea registrului de lucru este:


a.) b.) 34. 4p

1 bit; 2 bii;

c.) d.)

4 bii; 8 bii;

Descrierea funcionrii unui bistabil JK cu comutare pe frontul negativ al impulsului de ceas i intrri asincrone active pe 1 logic este prezentat n programul 8.13. Conform acestui program n funcionarea n regim sincron - tranziiile la ieire (analiza de tip cnd) au loc:

a.) b.) c.) d.) 35. 4p

pe tranzitia LH a semnalului Clock; pe tranzitia HL a semnalului Clock; pe palierul 1 logic a semnalului Clock; pe palierul 0 logic a semnalului Clock;

Descrierea funcionrii unui bistabil JK cu comutare pe frontul negativ al impulsului de ceas i intrri asincrone active pe 1 logic este prezentat n programul 8.13. Conform acestui program, n funcionarea n regim sincron, analiza de tip cum pune n eviden faptul c n condiiile n care {J, K}={0; 1} atunci:
287

Circuite secveniale

a.) b.) 36. 4p

{Q, Q}= {0, 0} {Q, Q}= {0, 1}

c.) d.)

{Q, Q}= {1, 0} {Q, Q}= {1, 1}

Programul de testare a funcionrii unui bistabil JK cu comutare pe frontul negativ al impulsului de ceas i intrri asincrone active pe 1 logic descris de programul 8.13 este prezentat n programul 8.14.
module testbench; // definirea porturilor de intrare si ieire reg Jx, Kx, Clockx, Presetx, Clearx; wire [0:1] Qx; // initia izarea intrrilor initial begin Jx=0; Kx=0; Clockx=0; Presetx=1; Clearx=1; end // modelare clock always begin #1 Clockx=~Clockx; end // modelare intrri always begin #3Jx=~Jx; #3Jx=~Jx; end always begin #6Kx=~Kx; #6Kx=~Kx; end always begin #17 Presetx=~Presetx; #17 Presetx=~Presetx; end always begin #23 Clearx=~Clearx; #23 Clearx=~Clearx; end // apelarea modului bistabil bistabil JKneg (Jx, Kx, Clockx, Presetx, Clearx, Qx); endmodule

Programul 8.14
288

Verilog - Teste

Conform acestui program semnalul aplicat pe intrarea J are forma: a.)

palierul 1 logic are o durat de 3 uniti de timp, dar palierul 0 logic are o durat de 6 uniti de timp;

b.)

palierul 0 logic are o durat de 3 uniti de timp, dar palierul 1 logic are o durat de 6 uniti de timp;

c.) d.) 37. 4p

att palierul 0 logic ct i palierul 1 logic au o durat de 3 uniti de timp; att palierul 0 logic ct i palierul 1 logic au o durat de 6 uniti de timp;

Programul de testare a funcionrii unui bistabil JK cu comutare pe frontul negativ al impulsului de ceas i intrri asincrone active pe 1 logic descris de programul 8.13 este prezentat n programul 8.14. Conform acestui program semnalul aplicat pe intrarea K are forma: a.)

palierul 1 logic are o durat de 3 uniti de timp, dar palierul 0 logic are o durat de 6 uniti de timp;

b.)

palierul 0 logic are o durat de 3 uniti de timp, dar palierul 1 logic are o durat de 6 uniti de timp;

c.) d.) 38. 4p

att palierul 0 logic ct i palierul 1 logic au o durat de 3 uniti de timp; att palierul 0 logic ct i palierul 1 logic au o durat de 6 uniti de timp;

Rezultatele simulrii funcionrii unui bistabil JK cu comutare pe frontul negativ al impulsului de ceas i intrri asincrone active pe 1 logic cu ajutorul programelor 8.13, respectiv 8.14 sunt prezentate n figura 8.7
289

Circuite secveniale

Figura 8.7
Aceast figur pune n eviden faptul c n condiiile n care Preset=0,

Clear=0, Clock= (tranziie LH), J=0, K=1 atunci:

a.) b.) 39. 4p

{Q, Q}= {0, 0} {Q, Q}= {0, 1}

c.) d.)

{Q, Q}= {1, 0} {Q, Q}= {1, 1}

O posibil descriere a unui bistabil JK cu comutare pe frontul negativ al impulsului de ceas i intrri asincrone active pe 0 logic, cu ajutorul VERILOG HDL este prezentat n programul 8.15.
module bistabil (J, K, Clock, Preset, Clear, ieire_Q); // definirea porturilor de intrare si ieire input J, K, Clock, Preset, Clear; output [0:1] ieire_Q; // definire registre de lucru reg [0:1] ieire_Q; // modelarea tranziiilor de stare always @ (negedge Clock or Clear or Preset) begin case ({Clear, Preset}) 2'b00:iesire_Q=2'b11; 2'b01:iesire_Q=2'b01; 2'b10:iesire_Q=2'b10; 2'b11: if (Clock) case ({J,K}) 2'b00:

begin iesire_Q[0]=iesire_Q[0];
290

Verilog - Teste

else

iesire_Q[1]=iesire_Q[1]; end 2'b01:iesire_Q=2'b01; 2'b10:iesire_Q=2'b10; 2'b11: begin iesire_Q[0]=~iesire_Q[0]; iesire_Q[1]=~iesire_Q[1]; end endcase

endcase endmodule end

begin iesire_Q[0]=iesire_Q[0]; iesire_Q[1]=iesire_Q[1]; end

Programul 8.15 Dimensiunea registrului de lucru este:


a.) b.) 40. 4p

1 bit; 2 bii;

c.) d.)

4 bii; 8 bii;

Descrierea funcionrii unui bistabil JK cu comutare pe frontul negativ al impulsului de ceas i intrri asincrone active pe 0 logic este prezentat n programul 8.15. Conform acestui program n funcionarea n regim sincron - tranziiile la ieire (analiza de tip cnd) au loc:

a.) b.) c.) d.) 41. 4p

pe tranzitia LH a semnalului Clock; pe tranzitia HL a semnalului Clock; pe palierul 1 logic a semnalului Clock; pe palierul 0 logic a semnalului Clock;

Descrierea funcionrii unui bistabil JK cu comutare pe frontul negativ al impulsului de ceas i intrri asincrone active pe 0 logic este prezentat n programul 8.15. Conform acestui program, n funcionarea n regim sincron, analiza de tip cum pune n eviden faptul c n condiiile n care {J, K}={0; 1} atunci:
291

Circuite secveniale

a.) b.) 42. 4p

{Q, Q}= {0, 0} {Q, Q}= {0, 1}

c.) d.)

{Q, Q}= {1, 0} {Q, Q}= {1, 1}

Programul de testare a funcionrii unui bistabil JK cu comutare pe frontul negativ al impulsului de ceas i intrri asincrone active pe 0 logic descris de programul 8.15 este prezentat n programul 8.16.
module testbench; // definirea porturilor de intrare si ieire reg Jx, Kx, Clockx, Presetx, Clearx; wire [0:1] Qx; // iniializarea intrrilor initial begin Jx=0; Kx=0; Clockx=0; Presetx=1; Clearx=1; end // modelare clock always begin #1 Clockx=~Clockx; end // modelare intrri always begin #3Jx=~Jx; #3Jx=~Jx; end always begin #6Kx=~Kx; #6Kx=~Kx; end always begin #17 Presetx=~Presetx; #17 Presetx=~Presetx; end always begin #23 Clearx=~Clearx; #23 Clearx=~Clearx; end // apelarea modului bistabil bistabil JKneg (Jx, Kx, Clockx, Presetx, Clearx, Qx); endmodule

Programul 8.16
292

Verilog - Teste

Conform acestui program semnalul aplicat pe intrarea J are forma: a.)

palierul 1 logic are o durat de 3 uniti de timp, dar palierul 0 logic are o durat de 6 uniti de timp;

b.)

palierul 0 logic are o durat de 3 unitti de timp, dar palierul 1 logic are o durat de 6 uniti de timp;

c.) d.) 43. 4p

att palierul 0 logic ct i palierul 1 logic au o durat de 3 uniti de timp; att palierul 0 logic ct i palierul 1 logic au o durat de 6 uniti de timp;

Programul de testare a funcionrii unui bistabil JK cu comutare pe frontul negativ al impulsului de ceas i intrri asincrone active pe 0 logic descris de programul 8.15 este prezentat n programul 8.16. Conform acestui program semnalul aplicat pe intrarea K are forma: a.)

palierul 1 logic are o durat de 3 uniti de timp, dar palierul 0 logic are o durat de 6 uniti de timp;

b.)

palierul 0 logic are o durat de 3 uniti de timp, dar palierul 1 logic are o durat de 6 uniti de timp;

c.) d.) 44. 4p

att palierul 0 logic ct i palierul 1 logic au o durat de 3 uniti de timp; att palierul 0 logic ct i palierul 1 logic au o durat de 6 uniti de timp;

Rezultatele simulrii funcionrii unui bistabil JK cu comutare pe frontul negativ al impulsului de ceas i intrri asincrone active pe 0 logic cu ajutorul programelor 8.15, respectiv 8.16 sunt prezentate n figura 8.8
293

Circuite secveniale

Figura 8.8
Aceast figur pune n eviden faptul c n condiiile n care Preset=1,

Clear=1, Clock= (tranziie LH), J=0, K=1 atunci:

a.) b.) 45. 4p

{Q, Q}= {0, 0} {Q, Q}= {0, 1}

c.) d.)

{Q, Q}= {1, 0} {Q, Q}= {1, 1}

Programul prezentat alturat descrie funcionarea unui:

module shiftreg(E, A, clk, rst); output A; input E; input clk, rst; reg A, B, C, D; always @ (posedge clk or posedge rst) begin if (rst) begin A <= 0; B <= 0; C <= 0; D <= 0; end else begin A <= B; B <= C; C <= D; D <= E; end
294

Verilog - Teste

end endmodule
a.) b.) c.) d.) 46. 4p

unui registru utilizat n conversia serie-paralel; unui registru utilizat n conversia paralel-serie; unui registru de deplasare stnga; unui registru de deplasare dreapta;

Programul prezentat alturat descrie funcionarea:

module shiftreg(E, A, clk, rst); output A; input E; input clk, rst; reg A, B, C, D; always @ (posedge clk or posedge rst) begin if (rst) begin A <= 0; B <= 0; C <= 0; D <= 0; end else begin A <= B; B <= C; C <= D; D <= E; end end endmodule
a.) b.) c.) d.) 47. 4p

unui registru utilizat n conversia serie-paralel; unui registru utilizat n conversia paralel-serie; unui registru de deplasare stnga; unui registru de deplasare dreapta;

Programul prezentat alturat descrie funcionarea unei maini cu algoritm de stare:


module state_machine(sm_in,sm_clock,reset,sm_out); parameter stare0 = 2'b00; parameter stare1 = 2'b01; parameter stare2= 2'b11; parameter stare3= 2'b10; input sm_clock; input reset; input sm_in;
295

Circuite secveniale

output sm_out; reg [1:0] current_state, next_state; always @ (posedge sm_clock) begin if (reset == 1'b1) current_state <= 2'b00; else current_state <= next_state; end always @ (current_state or sm_in) begin // default values sm_out = 1'b1; next_state = current_state; case (current_state) stare0: sm_out = 1'b0; if (sm_in) next_state = 2'b11; stare1: sm_out = 1'b0; if (sm_in == 1'b0) next_state = 2'b10; stare2: if (sm_in == 1'b1) next_state = 2'b01; stare3: if (sm_in == 1'b1) next_state = 2'b00; endcase end endmodule

In funcionarea n regim sincron tranziiile ntre stri conform acestui program are loc: a.) b.) c.) d.)

pe tranziia HL a impulsului de ceas (clock); pe palierul 1 logic al impulsului de ceas (clock); pe palierul 0 logic al impulsului de ceas (clock); pe tranziia LH a impulsului de ceas (clock);

296

Verilog - Teste

Rspunsuri
1. 2. 3. 4. 5. 6. 7. 8. 9. 10. 10. 11. 12. 13. 14. 15. 16. 17. 18. 19. 20. 21. 22. 23. 24. 25. 26. 27. 28. 29. 30. 31. 32. 33. 34. 35. 36. 37. 38. 39.

Rspuns corect Rspuns corect Rspuns corect Rspuns corect Rspuns corect Rspuns corect Rspuns corect Rspuns corect Rspuns corect Rspuns corect Rspuns corect Rspuns corect Rspuns corect Rspuns corect Rspuns corect Rspuns corect Rspuns corect Rspuns corect Rspuns corect Rspuns corect Rspuns corect Rspuns corect Rspuns corect Rspuns corect Rspuns corect Rspuns corect Rspuns corect Rspuns corect Rspuns corect Rspuns corect Rspuns corect Rspuns corect Rspuns corect Rspuns corect Rspuns corect Rspuns corect Rspuns corect Rspuns corect Rspuns corect Rspuns corect
297

b c b d c c a c b c a b a a d c b b a d c b a b c d b b a b c d b b b b c d b b

Circuite secveniale

40. 41. 42. 43. 44. 45. 46. 47.

Rspuns corect Rspuns corect Rspuns corect Rspuns corect Rspuns corect Rspuns corect Rspuns corect Rspuns corect

b b c d b c d d

298

Verilog - Teste

299

Capitolul 9 Automate cu stri finite Teste


1. 2p Una dintre definiiile prezentate n literatura de specialitate pentru automatul cu stri finite este: a.) b.) c.) d.)

Automatul cu stri finite este un sistem digital de ordin trei constituit dintr-un sistem digital de ordin zero cruia i s-a ataat n paralel un sistem digital de ordin unu sau doi; Automatul cu stri finite este un sistem digital de ordin trei constituit dintr-un sistem digital de ordin zero cruia i s-a conectat n serie un sistem digital de ordin unu sau doi; Automatul cu stri finite este un sistem digital de ordin trei constituit dintr-un sistem digital de ordin zero conectat n cascad cu un sistem digital de ordin unu sau doi; Automatul cu stri finite este un sistem digital de ordin trei constituit dintr-un sistem digital de ordin zero cruia i s-a ataat o reacie folosind un sistem digital de ordin unu sau doi.

2. 2p

Main cu algoritm de stare este un automat finit: a.)

pentru care circuitul combinaional este construit cu pori logice;


b.) c.) d.) 3. 1p

pentru care circuitul combinaional este construit cu multiplexoare; pentru care circuitul combinaional este construit cu demultiplexoare; pentru care circuitul combinaional este construit cu memorii ROM;

Simbolul unui automat cu stri finite este prezentat n figura notat

295

Circuite secveniale

a.)

c.)

b.)

d.)

4. 2p

Simbolul unui automat cu stri finite este prezentat n figura 9.1

Figura 9.1 Terminalele notate IN1 IN 12 reprezint:


a.) b.) c.) d.) 5. 2p

intrri de date, asincrone; intrri de date, sincrone; intrri de control, asincrone; intrri de control, sincrone;

Simbolul unui automat cu stri finite este prezentat n figura 9.1. Terminalul CLK reprezint: a.) b.) c.) d.)

intrare de date, comand momentul n care au loc tranziiile la ieire; intrare de date, comand transferul informatiei de la intrare la ieire. intrare de control, comand momentul n care au loc tranziiile la ieire; intrare de control, comand transferul informatiei de la intrare la ieire.

6. 2p

Simbolul unui automat cu stri finite este prezentat n figura 9.1. Terminalul RESET reprezint: a.) b.) c.) d.)

intrare de control asincron, poziioneaz ieirile n starea 0; intrare de control sincron, poziioneaz ieirile n starea 0; intrare de date asincron, poziioneaz ieirile n starea 0; intrare de date sincron, poziioneaz ieirile n starea 0;
296

Automate cu stri finite - Teste

7. 4p

Logica de funcionare a unui automat cu stri finite este prezentat in figura alaturat

Conform acestei figuri: a.) b.) c.) d.) 8. 4p

Aceast structurare valideaz informaia conform creia i n cazul automatului finit semnalul de ieire depinde de semnalul de intrare dar i de starea n care se gsete automatul; Aceast structurare valideaz informaia conform creia i n cazul automatului finit semnalul de ieire depinde numai de semnalul de intrare; Aceast structurare valideaz informaia conform creia i n cazul automatului finit starea circuitului depinde att de intrri ct i de ieiri; Aceast structurare valideaz informaia conform creia i n cazul automatului finit starea circuitului depinde practic numai de ieiri.

Logica de funcionare a unui automat cu stri finite este prezentat in figura notat: a.) c.)

297

Circuite secveniale

b.)

d.)

9. 4p

Automatul cu stri finite este n general definit ca: a.) b.) c.) d.) unde: X Y Q q0 f g mulimea semnalelor de intrare; mulimea semnalelor de ieire; mulimea strilor; starea iniial; funcia de tranziie a strilor; funcia de tranziie a ieirilor

un sextuplu de tipul {X, Y, Q, q0, f, g} un qvintuplu de tipul {Y, Q, q0, f, g} un qvintuplu de tipul {X, Q, q0, f, g} un qvintuplu de tipul {X, Y, q0, f, g}

10. 2p

Automatul cu stri finite este n general definit ca un sextuplu de tipul {X, Y, Q, q0, f, g}, unde X = {X1 , X 2 , L, X m } reprezint: a.) b.) c.) d.)

mulimea semnalelor de ieire mulimea semnalelor de intrare; mulimea strilor; starea initial.

11. 2p

Automatul cu stri finite este n general definit ca un sextuplu de tipul {X, Y, Q, q0, f, g}, unde Y = Y1 , Y2 , L, Yp reprezint:

a.) b.) c.) d.)

mulimea semnalelor de ieire mulimea semnalelor de intrare; mulimea strilor; starea initial.
298

Automate cu stri finite - Teste

12. 2p

Automatul cu stri finite este n general definit ca un sextuplu de tipul {X, Y, Q, q0, f, g}, unde Q = {Q1 , Q 2 , L, Q r } reprezint: a.) b.) c.) d.)

mulimea semnalelor de ieire mulimea semnalelor de intrare; mulimea strilor; starea initial.

13. 2p

Automatul cu stri finite este n general definit ca un sextuplu de tipul {X, Y, Q, q0, f, g}, unde q0 reprezint: a.) b.) c.) d.)

mulimea semnalelor de ieire mulimea semnalelor de intrare; mulimea strilor; starea initial.

14. 2p

Automatul cu stri finite este n general definit ca un sextuplu de tipul {X, Y, Q, q0, f, g}, unde f reprezint: a.) b.) c.) d.)

mulimea semnalelor de ieire mulimea semnalelor de intrare; funcia de tranziie a strilor; funcia de tranziie a ieirilor.

15. 2p

Automatul cu stri finite este n general definit ca un sextuplu de tipul {X, Y, Q, q0, f, g}, unde g reprezint: a.) b.) c.) d.)

mulimea semnalelor de ieire mulimea semnalelor de intrare; funcia de tranziie a strilor; funcia de tranziie a ieirilor.

16. 4p

Automatul cu stri finite este n general definit ca un sextuplu de tipul {X, Y, Q, q0, f, g}, unde f reprezint funcia de tranziie a strilor. Aceasta este definit: a.) b.) unde: X Y mulimea semnalelor de intrare; mulimea semnalelor de ieire;
299

f :XQ Q f : XQ Y

c.) d.)

f :XQ X f :X X

Circuite secveniale

Q 17. 4p

mulimea strilor;

Automatul cu stri finite este n general definit ca un sextuplu de tipul {X, Y, Q, q0, f, g}, unde f reprezint funcia de tranziie a strilor. Aceasta este definit: a.) b.) unde: X Y Q mulimea semnalelor de intrare; mulimea semnalelor de ieire; mulimea strilor;

g : XQ Q g : XQ Y

c.) d.)

g : XQ X g:X X

18. 4p

Structura de principiu a unui automat de tip Mealy imediat este prezentat n figura notat: a.)

b.)

300

Automate cu stri finite - Teste

c.)

d.)

19. 4p

Structura de principiu a unui automat de tip Mealy cu ntrziere este prezentat n figura notat: a.)

b.)

301

Circuite secveniale

c.)

d.)

20. 4p

Structura de principiu a unui automat de tip Moore imediat este prezentat n figura notat: a.)

b.)

302

Automate cu stri finite - Teste

c.)

d.)

21. 4p

Structura de principiu a unui automat de tip Moore cu ntrziere este prezentat n figura notat: a.)

b.)

303

Circuite secveniale

c.)

d.)

22. 4p

Structura de principiu a unui automat de tip Mealy imediat este prezentat n figura alturat:

a.) b.) c.) d.) 23. 4p

Se observ c tranziia la ieire este comandat de tranziia informaiei existent n registrul de stare dar i de tranziia informaiei la intrare; Se observ c tranziia la ieire este comandat de impulsul de clock aplicat registrului de la ieire; Se observ c tranziia la ieire este comandat de tranziia informaiei existent n registrul de stare; Se observ c tranziia la ieire este comandat de semnalul de intrare

Structura de principiu a unui automat de tip Mealy cu ntrziere este prezentat n figura alturat:

304

Automate cu stri finite - Teste

a.) b.) c.) d.) 24. 4p

Se observ c tranziia la ieire este comandat de tranziia informaiei existent n registrul de stare dar i de tranziia informaiei la intrare; Se observ c tranziia la ieire este comandat de impulsul de clock aplicat registrului de la ieire; Se observ c tranziia la ieire este comandat de tranziia informaiei existent n registrul de stare; Se observ c tranziia la ieire este comandat de semnalul de intrare

Structura de principiu a unui automat de tip Moore imediat este prezentat n figura alturat:

a.) b.) c.) d.) 25. 4p

Se observ c tranziia la ieire este comandat de tranziia informaiei existent n registrul de stare dar i de tranziia informaiei la intrare; Se observ c tranziia la ieire este comandat de impulsul de clock aplicat registrului de la ieire; Se observ c tranziia la ieire este comandat de tranziia informaiei existent n registrul de stare; Se observ c tranziia la ieire este comandat de semnalul de intrare

Structura de principiu a unui automat de tip Moore cu ntrziere este prezentat n figura alturat:

305

Circuite secveniale

a.) b.) c.) d.)

Se observ c tranziia la ieire este comandat de tranziia informaiei existent n registrul de stare dar i de tranziia informaiei la intrare; Se observ c tranziia la ieire este comandat de impulsul de clock aplicat registrului de la ieire; Se observ c tranziia la ieire este comandat de tranziia informaiei existent n registrul de stare; Se observ c tranziia la ieire este comandat de semnalul de intrare

306

Automate cu stri finite - Teste

Rspunsuri
1. 2. 3. 4. 5. 6. 7. 8. 9. 10. 11. 12. 13. 14. 15. 16. 17. 18. 19. 20. 21. 22. 23. 24. 25.

Rspuns corect Rspuns corect Rspuns corect Rspuns corect Rspuns corect Rspuns corect Rspuns corect Rspuns corect Rspuns corect Rspuns corect Rspuns corect Rspuns corect Rspuns corect Rspuns corect Rspuns corect Rspuns corect Rspuns corect Rspuns corect Rspuns corect Rspuns corect Rspuns corect Rspuns corect Rspuns corect Rspuns corect Rspuns corect

d d a b c a a c a b a c d c d a b a b c g a b c b

307

Circuite secveniale

308

Bibliografie

1. 2. 3. 4. 5.

ABRAHAM MICHELEN AL. VALACHI, MARIUS BRSAN DAN POPA DUMITRU SCHEIANU GHEORGHE STEFAN; IOAN DRAGICI; TIBERIU MURESAN; ENEIA BARBU GHEORGHE TOACSE IOAN DANCEA

Digital Electronics Lab Manual ED. Prentice Hall 2000 Tehnici numerice i automate; Editura Junimea Iasi 1986 Circuite integrate digitale Editura Nautica Constanta Microelectronic; Editura militara Bucuresti 1988 Circuite integrate digitale; Editura didactic si pedagogica; Bucuresti 1983

6. 7. 8.

JAMES BIGNELL, ROBERT DONOVAN 9. R. L. MORRIS SI ALTII 10. ROGER L. TOKHEIM 11. SAMIR PALNITKAR 12. SANDA MAICAN 13. SHIRA A. SCHEINDLIN,

Introducere n microprocesoare; Editura Stiintific si enciclopedica; Bucuresti 1986 Microprocesoare. Arhitectur intern, Programare, Aplicaii; Editura Dacia Cluj Napoca 1979 Digital Electronics Ed. Thomson Learning United States 1999 Proiectarea cu circuite integrate TTL; Editura tehnic Bucuresti 1974 Digital Electronics McGraw-Hill Higher Education 2008
Verilog HDL : A Guide to Digital Design and Synthesis Prentice Hall 1996

Sisteme numerice cu circuite integrate; Editura tehnica Bucuresti 1980 Electronic Discovery and Digital Evidence In A Nutshell United States 2009
309

Bibliografie
DANIEL J. CAPRA 14. THOMAS BLAKESLEE 15. THOMAS, 16. WILLIAM KLEITZ

D,

Proiectarea cu circuite logice MSI si LSI standard Edirura tehnica Bucuresti 1988
The Verilog Hardware Description Language Academic Kluwer Academic, United States 1998

MOORBY, PHILIP

Digital Electronics: A Practical Approach Prentice Hall 1994

182