Proiectarea Microsistemelor Digitale

Curs 3

Proiectarea Microsistemelor Digitale

2.3. Unitatea central 2.3.1. Magistrale 2 probleme: amplificarea i demultiplexarea. Amplificarea:

Circuit Microprocesor Memorie SRAM 8255 Pori CMOS (HC, HCT) Pori TTL normale

IOH - 250 A - 1 mA - 400 A - 8 mA - 800 A

IOL 1,8 mA 2,1 mA 2,5 mA 8 mA 16 mA

IIH 10 A 2 A 10 A 1 A 40 A

IIL 10 A 2 A 10 A 1 A - 1,6 mA

Proiectarea Microsistemelor Digitale

Soluii: Amplificarea liniilor unidirecionale:

Proiectarea Microsistemelor Digitale

Cu facilitatea de cedare a magistralelor:

Amplificarea liniilor bidirecionale:

Proiectarea Microsistemelor Digitale

Schema intern a circuitului:

Proiectarea Microsistemelor Digitale

Demultiplexarea: multiplexarea terminalelor apare la:

8086, Slotul PCI al PC-ului i Microcontrolere.

Memoriile i porturile cer ca adresele s ramn stabile toat durata ciclului demultiplexarea necesit registre (ex. 74x373, 74x374). Registrul 74x373:

Proiectarea Microsistemelor Digitale

Schema intern a circuitului:

OC 1D D G 2D D G 3D D G 4D D G 5D D G 6D D G 7D D G 8D D G Q 8Q Q 7Q Q 6Q Q 5Q Q 4Q Q 3Q Q 2Q Q 1Q

Proiectarea Microsistemelor Digitale

Soluii:

Demultiplexarea central:

Demultiplexarea local:

Proiectarea Microsistemelor Digitale

2.3.2. Unitate central cu microprocesorul 8086

Circuitul 8284A:

genereaz tactul ctre microprocesor i pentru circuitele specializate pentru interfee, genereaz semnalul READY ctre microprocesor, sincronizndu - l cu tactul i genereaz semnalul de iniializare, RESET, ctre microprocesor, sincronizndu-l cu tactul.
RESET RES X1 X2 F/C EFI RDY1 AEN1 RDY 2 AEN 2 ASYNC OSC

Configuraia terminalelor:

8 2 8 4 A

CLK PCLK

READY

Proiectarea Microsistemelor Digitale

Schema intern:
RES
D Q

RESET

X1
OSC

CLK

X2 F/C EFI CSYNC RDY1 AEN1 AEN2 RDY2

D Q D Q
. . . . . .

OSC CLK 3
SYNC

2
SYNC

PCLK

READY

CLK

CLK

ASYNC
10

Proiectarea Microsistemelor Digitale

Circuitul 8288 (controler de magistral)

genereaz semnalele de comand pentru transferurile cu memoria sau cu porturile de intrare/ ieire cnd microprocesorul lucreaz n modul maxim, amplific ieirile de comand i date.

Configuraia terminalelor:
MRDC S2 S1 S0 DT / R AMWC

AEN CLK IOB CEN

8 2 8 8

IORC IOWC AIOWC INTA DT / R DEN MCE / PDEN ALE

2 moduri de lucru:
IOB = 1 logic: modul de comand a magistralei de intrare / ieire; semnalele care controleaz magistrala de intrare / ieire se vor activa independent de intrarea /AEN; IOB = 0 logic: modul de comand a magistralei sistem; generarea semnalelor de comand pentru transferuri va fi validat prin intermediul semnalului /AEN;
11

Proiectarea Microsistemelor Digitale

Unitate central cu microprocesorul 8086 n modul minim

3X

OC
RES RDY1 AEN1 8 2 8 4 A

BHE

BHE A19-16 RESET AD15-0 READY ALE

CLK

L S 3 7 3 G

Memorii Porturi

A19-0

8 RD 0 8 WR 6 M / IO

GSC

2X L S 2 DIR 4 5 G

MN / MX

D15-0

DT / R DEN

12

Proiectarea Microsistemelor Digitale

Unitate central cu microprocesorul 8086 n modul maxim

3X OC RES RDY1 AEN1 8 2 8 4 A

BHE

CLK RESET READY

BHE A19-16 AD15-0

G

L S 3 7 3

MRDC

A19-0

Memorii

Porturi

S2-0
8 0 8 6

S2 0 ALE 8 2 8 DEN 8 DT / R 2X L S 2 4 DIR 5 G

MWTC AMWC IORC IOWC AIOWC INTA

MN / MX

D15-0

13

Proiectarea Microsistemelor Digitale

Conectarea microprocesorului 8086 n sisteme multiprocesor

M1 M2

...
P2

I/O1

I/O2

...

Magistral comun

P1

...

Pm

2 probleme:

sincronizarea ntre microprocesoare n scopul evitrii conflictelor; cererile sunt nti sincronizate cu un tact extern de mare frecven i apoi intr n arbitru; arbitrarea cererilor de acces la magistrala comun: arbitrul de magistral 8289.
14

Proiectarea Microsistemelor Digitale

Circuitul 8289:

Acioneaz asupra circuitului 8288:

cnd arbitrul permite accesul procesorului la magistrala comun, el va activa linia /AEN; aceasta va permite accesul separatoarelor de pe liniile de adrese i date pe magistrala comun; semnalele de comand vor fi generate, de ctre circuitul 8288, n funcie de tipul de ciclu executat de procesor; cnd arbitrul nu permite accesul procesorului la magistrala comun, el va dezactiva semnalul /AEN; circuitul 8288 va trece toate semnalele de comand a transferurilor cu resursele de pe magistrala comun n starea lor inactiv, separatoarele de pe liniile de date i adrese ntre magistralele procesorului i magistrala comun vor fi trecute n a 3-a stare permind astfel accesul altor procesoare la magistrala comun.

Microprocesorul este introdus n stri de WAIT; ntr-un sistem multimaster este necesar definirea unei prioriti la existena cererilor de acces simultane la magistrala comun; 3 tehnici:

paralel, serial i rotativ.

15

Proiectarea Microsistemelor Digitale

Soluia paralel:
Vcc BUSY CBRQ

Arbitru 8289 1 BPRO

Arbitru 8289 2

Arbitru 8289 n

BPRN

BPRN . . .

BPRO

BPRN

BPRO

Codificator cu prioritate

Decodificator

. . .

16

Proiectarea Microsistemelor Digitale

Soluia serial:
Vcc

BUSY CBRQ

Arbitru 8289 1
BPRN BPRO

Arbitru 8289 2
BPRO

Arbitru 8289 n
BPRN BPRO

BPRN

Soluia rotativ:

similar cu cea paralel doar c prioritatea este reasignat n mod dinamic; codificatorul cu prioritate este nlocuit de un circuit mai complex care rotete prioritatea ntre arbitri care cer acces, asigurnd astfel fiecrui arbitru timp egal pe magistral.

17

Proiectarea Microsistemelor Digitale

Controlul magistralei comune de ctre circuitul 8289:

permite accesul la magistrala comun a procesoarelor master de mare i mic prioritate; procesorul cu prioritate mare va putea intra pe magistrala comun atunci cnd prezentul deintor al magistralei i ncheie ciclul iar procesorul cu prioritate mai mic va putea intra pe magistral dac nici un procesor cu prioritate mai mare nu o dorete; dac un procesor prioritar deine magistrala i dac un procesor mai puin prioritar o dorete, arbitrul acestuia va activa, la 0 logic, semnalul /CBRQ, indicndu-i procesorului mai prioritar c dorete magistrala atunci cnd aceasta va fi liber; configurarea arbitrului 8289 depinde de structura sistemului i va determina modul n care preia i elibereaz magistrala comun; dac arbitrul este conectat la un procesor care are acces att la magistrala comun ct i la o magistral rezident, arbitrul se va supune tehnicii de prioritizare doar pentru accesele la magistrala comun; cedarea magistralei comune poate fi mpiedicat de ctre un procesor, prin intermediul semnalului /LOCK; semnalul este folosit pentru a proteja secvene critice de cod, de ex.: lucrul cu semafoare, transferurile cu harddiskul, secven de refresh etc
18

Proiectarea Microsistemelor Digitale

Modul Single Bus:

1 IOB LOCK CLK DIR S2 S1 S0 AEN RESB BUSY CBRQ BPRO BPRN BREQ BCLR

RDY1 AEN 1

8 2 8 4 READY A CLK

8 2 8 9

S2 S1 S0

AEN

MRDC MWTC AMWC IORC IOWC AIOWC

CLK READY

8 0 8 6
MN / MX

S2 S1 S0 LOCK

CLK DEN DT / R ALE

8 2 8 8
IOB

M A g. c o m u n a

INTA

OC

BHE

A19-16 AD15-0
G

L S 3 7 3

BHE

A19-0

G DIR

L S 2 4 5

AD15-0

19

Proiectarea Microsistemelor Digitale

Modul IOB
XACK
RDY1

XACK 8 2 AEN 2 8 4 READY A

CLK CLK RDY2

AEN1

Comenzi ptr. I/E

READY CLK

8 2 8 9
S2 0 AEN

Control

8 0 8 9

S2 0

IOB RESB

A19-16 AD15-0 M a g. d e
OC G

S2 0 CLK

AEN

Comenzi ptr. memorii

ALE PDEN

8 2 8 8

IOB

DEN DT / R

M a g. c o m u n a

OC

I / E

Adrese

L S 3 7 3

L S 3 7 3

Adrese

DIR

DIR

Date

L S 2 4 5

L S 2 4 5

Date

20

Proiectarea Microsistemelor Digitale

Modul RESB
XACK RDY1 RDY2 XACK

8 2 8 AEN 4 AEN2 1 A
READY CLK

READY CLK CLK S2 0 AEN A19-16 AD15-0

Control 8 2 8 9

8 0 8 6

S2 0

RESB IOB SYSB / RESB M a g i s t r a l a

AEN

CEN

AEN

CEN

Comenzi
M a g i s t r a l a

Comenzi 8 2 8 8
CLK S2 0 DT / R DEN ALE CLK S2 0 DT / R DEN

8 2 8 8

ALE

c o m u n a

D E C OC G OC G

r e z i d e n t a

Adrese

L S 3 7 3

L S 3 7 3

Adrese

DIR

DIR

Date

L S 2 4 5

L S 2 4 5

Date

21

Proiectarea Microsistemelor Digitale

Conectarea la 2 magistrale comune:

XACK
RDY1

XACK
AEN 1 RDY2 AEN 2

8 2 8 4 A

READY CLK

8 0 8 6
S2 0 A19-16 A15-0

M a g. m u l t i m a s t e r 2 Control 8 2 8 9
SYSB / RESB CLK S2 0 CLK S2 0

M a g. 8 2 8 9
AEN

Control

AEN

D E C

SYSB / RESB

CEN

AEN

CEN CLK S2 0 DT / R DEN ALE

AEN

Comenzi

8 2 8 8

CLK S2 0 DT / R DEN ALE

8 2 8 8

Comenzi

mu l t i m a s t e r 1

OC

OC

Adrese

L S 3 7 3

L S 3 7 3

Adrese

DIR

DIR

Date

L S 2 4 5

L S 2 4 5

Date

22

Proiectarea Microsistemelor Digitale

2.3.3. Unitate central cu microprocesorul 80386

Circuitul 74x244
1A1 1A2 1A3 1Y1 1Y2 1Y3

1A4

1Y4

1G
2A1 2A2 2A3 2Y1 2Y2 2Y3

2A4

2Y4

2G

23

Proiectarea Microsistemelor Digitale

V CC

Unitate central
D0-7 B0
.

BS 16 A0 A0
.

Y0

. . B7

2 4 5

. . A7 G DIR

D0 . . . D7

A2 . . . A9

. 4 . . 4 . A7 Y7
1G 2G

A2-9

D8-15

B0
.

A0

. . B7

2 4 5

. . A7 G DIR

D8 . . . D15

3 8 6 D X

A10 . . . A17

A0
.

Y0

. . A7
1G 2G

2 4 4

A10-17

. . Y7

D16-23

B0
.

A0

. . B7

2 4 5

. . A7 G DIR

D16 . . . D23

A18 . . . A25

A0
.

Y0

. . A7
1G 2G

2 4 4

A18-25

. . Y7

D14-31

B0
.

A0

. 4 . . 5 . B7 A7 G DIR

D24 . . . D31

A26 . . . A31

A0
.

Y0

. . A7
1G 2G

2 . 4 . 4Y 6
Y7

A26-31
ADS LOCK

ASD HOLD DLDA NA READY INTR NMI PEREQ BUSY ERROR LOCK BE 0 ..... BE 3 W /R D/C M / IO CLK

A0
.

Y0

BE 0 3
.

. . A7
1G 2G

2 4 4

. . Y7

W/R D/C M / IO CLK

Generator de tact

24