Circuite basculante bistabile (CBB) [T,RS,JK]

Studenti: Olah Romeo Tiberiy, Lup Ionut Alexandru

Proiect Proiectare Logica (PL2)

CUPRINS
Circuite basculante bistabile (CBB)
[T,RS,JK]

Enun Aspecte teoretice oCircuite basculante bistabile (CBB) asincrone Circuite basculante bistabile asincrone de tip RS Circuite basculante bistabile asincrone de tip JK Circuite basculante bistabile asincrone de tip T

oCircuite basculante bistabile (CBB) sincrone Circuite basculante bistabile sincrone de tip D Circuite basculante bistabile sincrone de tip JK

oCircuite basculante bistabile sincrone cu intrri asincrone

Rezolvare

Proiect Proiectare Logica (PL2)

Bibliografie

www.etc.tuiasi.ro/cin/Courses/ED/Labs/curs_an.../ca p12.pdf http://electronics.ucv.ro/indrumar/lucrarea %20nr16.pdf http://www.etc.tuiasi.ro/cin/Courses/ED/Laboratoar e/LaboratorSLP_3.pdf

Proiect Proiectare Logica (PL2)

Circuite basculante bistabile (CBB)

[T,RS,JK]

Enun: Un circuit secvenial are o iesire i o intrare.Diagrama de stare este descris in fig.1.0. Descrieti circuitul secvenial cu: a) bistabile de tip JK b) bistabile de tip D c) bistabile de tip RS

Fig.1.0 Diagrama de stare

Proiect Proiectare Logica (PL2)

1.

Aspecte teoretice

Un circuit secvenial are memorie,adic ieirile curente ale circuitului nu depind numai de intrrile curente, ci i de intrrile anterioare. Un alt mod de caracterizare a unui circuit secvenial este c ieirile curente ale circuitului depind de intrrile curente i de starea curent a circuitului.

Fig1.1 Structura general a unui circuit secvenial.

Circuitele basculante bistabile sunt circuite secvenial elementare cu numai dou stri stabile, folosite ca elemente de memorie pentru circuitele secveiale mai complexe, n scopul memorrii strii interne a acestora. Circuitele basculante bistabile pot fi construite pentru a funciona fie numai n regim asincron, fie numai n regim sincron, fie att n regim asincron ct i n regim sincron, funcie de tipul circuitelor secveniale n care sunt folosite. De obicei, pentru circuitele secveniale sincrone se folosesc ca elemente de memorie, circuite basculante, care pot funciona att n regim sincron ct i asincron, intrrile asincrone fiind utilizate pentru aducerea circuitului n starea initial independent de impulsul de tact. Dup modul de aciune a impulsurilor de ceas, pot fi distinse : circuite basculante bistabile asincrone sau statice, care nu sunt comandate prin impuls de ceas i circuite basculante bistabile comandate prin impuls de ceas.

Proiect Proiectare Logica (PL2)

Circuite basculante bistabile (CBB) asincrone

Circuite basculante bistabile asincrone de tip RS

Circuitele basculante bistabile de tip RS, numite i circuite latch sau circuite de zvorre sunt circuite logice secveniale capabile s stocheze un bit de informaie (o cifr "0" sau o cifr "1"). Din cauza capacitii de stocare circuitul latch mai este numit i dispozitiv bistabil de memorare.
Figura 3.3. Latch SR

Circuitul latch Set-Reset, numit pe scurt latch SR, are dou intrri (S i R), o ieire nenegat (Q) i o ieire negat (Q) ca n figura 3.3. Cnd ieirea Q este n starea unu se spune c circuitul latch este setat; cnd ieirea Q este n starea zero, se spune c circuitul latch este ters sau resetat.

Simbolul unui latch SR este prezentat n figura 3.4. Tabelul de adevr indic modul n care se modific ieirile n raport cu schimbrile survenite la intrri. Tabelul de adevr al unui latch SR este redat n tabelul 3.1.Cnd ambele intrri S i R sunt n zero logic, nu are loc nici modificare n starea circuitului; se spune c circuitul pstreaz starea.
Figura 3.4. Simbolul unui latch SR

Cnd S=0 i R=1, ieirea este tears, circuitul latch intr n starea reset, iar operaia este numit resetare. Cnd S=1 i R=0, ieirea este setat, iar circuitul latch intr n starea setat. Cnd ambele intrri S i R sunt 1, circuitul devine instabil - combinaia R=1 i S=1 nu este permis la acest circuit. TABELUL 3.1-->

Proiect Proiectare Logica (PL2)

Introducnd o variabil de timp n tabelul de adevr, este posibil s fie folosite combinaiile la intrare i starea prezent a circuitului la momentul t (Qt) pentru a determina starea urmtoare a circuitului la momentul t+1 (Qt+1). Acest tip de tabel este numit tabel caracteristic i este ilustrat n tabelul 3.2. TABELUL 3.2 TABELUL 3.3

Un alt tip de tabel utilizat, echivalent cu tabelul caracteristic, este tabelul de excitaie; acesta red valorile variabilelor de intrare pentru toate tarnziiile posibile la ieire (tab. 3.3). n ceea ce privete starea nepermis pentru variabilele de intrare (S=1, R=1), este n sarcina proiectantului ca aceast combinaie s nu apar niciodat la intrare. Circuite basculante bistabile asincrone de tip JK Pentru a evita nedeterminrile ce apar n urma aplicrii al intrrile S i R nivelul ridicat unu, S = R = 1, se poate modifica schema circuitului astfel nct el s aib o evoluie cunoscut i n cazul unei astfel de comenzi. Schema bloc a unui bistabil de tip JK este prezentat n figura 3.5 iar tabelul caracteristic in tabelul 3.4. TABELUL 3.4
Figura 3.5. Simbolul unui CBB de tip JK

Proiect Proiectare Logica (PL2)

Aa cum rezult din cele artate mai sus, la circuitul basculant bistabil JK, intrarea J este echivalent cu intrarea S iar intrarea K este echivalent cu intrarea R de la bistabilul RS.

Circuite basculante bistabile asincrone de tip T Circuitul basculant bistabil de tip T este prezentat n figura 3.6 iar tabelul caracteristic n tabelul 3.5. TABELUL 3.5
Figura 3.6. Simbolul unui CBB de tip T

Acest bistabil este folosit n special n circuitele de numrare secveniale, datorit proprietii sale de divizare la doi a numrului de impulsuri aplicate la intrarea sa (figura 3.7). Bistabilul de tip T (T = trigger) nu este disponibil ca atare, dar este realizat prin intermediul altor bistabili (figura 3.8).

Figura 3.7. Divizarea frecvenei unui semnal aplicat la intrarea unui bistabil T

Figura 3.8. Bistabil T realizat cu bistabil JK

Proiect Proiectare Logica (PL2)

Circuite basculante bistabile (CBB) sincrone

n cazul circuitelor basculante bistabile sincrone apare suplimentar la intrarea acestora semnalul de tact sau de ceas (clock). Schimbarea strii ieirii unui astfel de circuit basculant bistabil se face n funcie de semnalul de tact (ceas) care este semnalul de comand. Comanda se poate face pe palier sau pe front. n cazul comenzii pe palier, simbolul folosit pentru semnalul de tact este prezentat n figura 3.9. n cazul comenzii pe palier este important ca semnalele aplicate pe intrrile circuitului basculant bistabil s fie stabile n momentul nceperii palierului. n caz contrar se pot produce mai multe tranziii pe un singur palier.

Activ pe palier HIGH

Activ pe palier LOW

Figura 3.9. Simbolul pentru bistabili JK activi pe palie

Principala diferen ntre circuitele latch i circuitele flip-flop este metoda folosit pentru a determina modificri de stare la ieire : circuitele latch sunt active pe palier; ieirile circuitului comut la nivel de tensiune (palier) i nu la o tranziie de semnal ; circuitele flip-flop sunt active pe front; ieirile circuitului comut la tranziia semnalului, fie din 1 n 0 (front negativ) fie din 0 n 1 (front pozitiv). n simbolul logic, circuitele active pe front sunt reprezentate cu un triunghi mic, n interiorul blocului, la intrarea de clock. Prezena sau absena unui cercule n afara blocului, la intrarea de clock indic tipul frontului activ (front negativ, respectiv front pozitiv). Simbolurile logice utilizate pentru circuite active pe front sunt prezentate n fig. 3.10.

Activ pe front pozitiv (cresctor)

Activ pe front negativ (descresctor)

Figura 3.10. Simbolul pentru bistabili JK activi pe front

Proiect Proiectare Logica (PL2)

Circuite basculante bistabile sincrone de tip D Circuitele basculante bistabile sincrone de tip D sunt circuite secveniale capabile s memoreze (stocheze) un bit de informaie (o cifr binar). Simbolul circuitului basculant bistabil sincron, cu comutare pe frontul cztor al semnalului de ceas, de tip D, este prezentat n figura 3.11 iar modul de lucru n tabelul 3.6.
Figura 3.11. Simbolul CBB tip D

TABELUL 3.6

Modul n care opereaz un circuit basculant bistabil sincron de tip D este ilustrat, de asemenea, prin diagrama de semnal din fig. 3.12.

Figura 3.12. Diagrama de semnal pentru un CBB de tip D

n figura 3.12, semnalul la ieirea bistabilului de tip D (semnalul notat cu Q) se modific pe frontul cztor al semnalului de ceas (CLK). n acest fel, dac la intrarea D circuitului basculant bistabil se produce o modificare a semnalului aceasta nu se va reflecta la ieirea bistabilului dect n momentul comutrii pe front descresctor a semnalului de
Proiect Proiectare Logica (PL2)

tact(CLK). Din acest motiv, pot exista la intrarea D a bistabilului, comutri care nu se vor reflecta n semnalul de ieire (Q). Aadar, aa cum rezult din tabelul 3.6 i din figura 3.12, semnalul de ieire copiaz semnalul de intrare la tranziia din unu n zero a semnalului de tact i-l memoreaz pn la urmtoarea eentionare a semnalului de intrare (urm. tranziie pe front descresctor a semnalului de tact). Poriunea de nceput a semnalului de ieire Q, pn n momentul comutrii pe front negativ a semnalului de - ceas cnd se copiaz valoarea logic a semnalului de intrare, are o valoare necunoscut (unu sau zero) i din acest motiv este reprezentat n diagrama de semnal cu dou linii paralele.

Circuite basculante bistabile sincrone de tip JK

Cel mai folosit tip de circuit basculant bistabil este cel de tip JK. Funcionarea acestuia este identic cu cea a circuitelor basculante bistabile de tip SR pentru strile de setare, resetare i meninere. Intrarea J opereaz ca intrarea S, iar intrarea K opereaz ca intrarea R. Diferena ntre acestea este reprezentat de faptul c circuitele JK nu au stare nepermis la intrare. Simbolul unui circuit basculant bistabil JK cu comutare pe front este redat n fig. 3.10. Tabelul de adevr care definete funcionarea circuitului basculant bistabil de tip JK cu comutare pe front negativ este tabelul 3.7. TABELUL 3.7.

Un exemplu de circuit integrat, circuit basculant bistabil de tip JK, este circuitul 74LS73 a crui foaie de catalog este prezentat n anexa 10.

Proiect Proiectare Logica (PL2)

Circuite basculante bistabile sincrone cu intrri asincrone

Circuitele basculante bistabile prezentate pn aici sunt circuite ale cror intrri acioneaz sincron cu un front activ al semnalului aplicat la intrarea clock. Cele mai multe circuite flipflop integrate au i intrri asincrone; acestea influeneaz starea circuitului independent de semnalul de clock. Intrrile sunt numite de ctre fabricani nscriere (preset) i tergere (clear). Intrrile asincrone sunt de obicei active n zero logic; un zero aplicat la intrarea de nscriere va determina comutarea imediat a ieirii n unu logic (Q=1), i un zero logic aplicat la intrarea de tergere va determina comutarea imediat a ieirii n zero logic (Q=0). Cnd intrrile sunt active pe zero logic, acestea sunt notate PRE i CLR . Simbolul logic al unui flip-flop JK activ pe front negativ cu intrriasincrone active n zero logic este prezentat n fig. 3.13.

Proiect Proiectare Logica (PL2)

Rezolvare:
a)

bistabilul de tip JK

Tabela strilor de tranziie, excitatie i tabela de ieire.

Proiect Proiectare Logica (PL2)

Proiect Proiectare Logica (PL2)

Fig3.14. Diagrama de stare folosind bistabilul JK

b)

bistabilul de tip D

Tabela strilor de tranziie i tabela de ieire.

Proiect Proiectare Logica (PL2)

Proiect Proiectare Logica (PL2)

Proiect Proiectare Logica (PL2)