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OUMNAD
A. Oumnad
III.4.16 Variante TTL Low Pwer Schottky ou TTL-LS ...........................................................41 III.4.17 Variantes TTL avance AS et ALS ..................................................................................41 III.4.18 Variante TTL-F ou TTL Fast .............................................................................................41 III.4.19 Performances typiques de la technologie bipolaire ..............................................42 III.4.20 Caractristiques de sortie de quelque famille TTL ................................................42 III.5 Les Familles CMOS (Complementary MOS) ......................................................................43 III.5.1 Srie 4000................................................................................................................................43 III.5.2 Porte analogique...................................................................................................................45 III.5.3 Srie High speed CMOS : HC, HCT, AHC et AHCT ....................................................48 III.5.4 Caractristiques typiques des technologies CMOS et HCMOS ..........................48 III.5.5 La Technologie BiCMOS : BCT et ABT..........................................................................49 III.5.6 Familles Low voltage ..........................................................................................................51 III.5.7 Positions compares des familles logiques...............................................................52 Chapitre IV: CIRCUITS COMBINATOIRES USUELS ..........................................................................53 IV.1 Les multiplexeurs .........................................................................................................................53 IV.1.1 Choix d'une voie (entre) parmi N ...............................................................................53 IV.1.2 Choix d'un mot parmi N ...................................................................................................53 IV.1.3 Exemple de multiplexeur du commerce ....................................................................55 IV.2 Les dmultiplexeurs ....................................................................................................................55 IV.2.1 Dmultiplexeur 1 parmi 4 ................................................................................................55 IV.2.2 Les dcodeurs ........................................................................................................................56 IV.2.3 Exemple de dmultiplexeur du commerce ...............................................................56 IV.3 Les comparateurs .........................................................................................................................57 IV.3.1 Comparateurs du commerce ...........................................................................................57 IV.4 Les additionneurs.........................................................................................................................59 IV.4.1 Additionneurs propagation de la retenue ..............................................................59 IV.4.2 Additionneur retenue anticipe. ................................................................................60 IV.4.3 Additionneurs du commerce...........................................................................................60 IV.5 Unit arithmtique et logique (ALU) ...................................................................................61 IV.6 Dcodeurs BCD-7 segments .....................................................................................................61 IV.6.1 Pilotage des afficheurs .......................................................................................................63 IV.6.2 Pilotage des afficheurs Anode commune. ..................................................................63 IV.6.3 Pilotage des afficheurs Cathode commune. ..............................................................64 IV.6.4 Dcodeur BCD-7 segments du commerce .................................................................64 Chapitre V: CIRCUITS SEQUENTIELS USUELS .................................................................................66 V.1 Les Bascules ........................................................................................................................................66 V.1.1 La Bascule RS .............................................................................................................................66 V.1.2 La Bascule RSH ..........................................................................................................................66 V.1.3 La Bascule JK et JKH ................................................................................................................66 V.1.4 La Bascule ragissant sur front dhorloge .....................................................................67 V.1.5 Bascule JK ragissant au front descendant ...................................................................67 V.1.6 Exemple de dtecteur de Front ..........................................................................................68 V.1.7 Bascule RS Matre Esclave ....................................................................................................68 V.1.8 Bascule JK Matre Esclave .....................................................................................................69 V.1.9 Bascule D ......................................................................................................................................69 V.1.10 Les entrs de forage CLear et Preset .........................................................................69 V.2 Les registres........................................................................................................................................70 V.2.1 Les registres raction sur fronts ....................................................................................70 V.2.2 Les Registres Latches .............................................................................................................71 V.3 Les registres dcalage .................................................................................................................71
V.3.1 Registres dcalage entre parallle sortie parallle..............................................72 V.4 les compteurs .....................................................................................................................................73 V.4.1 Les compteurs Asynchrones................................................................................................73 V.4.2 Les Dcompteurs Asynchrones ..........................................................................................74 V.4.3 Les Compteurs/Dcompteurs Asynchrones.................................................................75 V.4.4 Comptage incomplet ...............................................................................................................76 V.4.5 Mise en cascade des compteurs Asynchrone ...............................................................76 V.4.6 Les compteurs Synchrones ..................................................................................................77 Chapitre VI: LES MEMOIRES .....................................................................................................................82 VI.1 Les diffrents types de mmoire ...........................................................................................82 VI.1.1 Mmoire vive ou RAM ........................................................................................................82 VI.1.2 Mmoire Morte ou ROM ....................................................................................................82 VI.1.3 Mmoire MORTE PROGRAMMABLE ou PROM ...................................................................82 VI.1.4 Mmoire morte reprogrammable ou EPROM ..........................................................83 VI.1.5 Mmoire MORTE EFFAABLE lectriquement ou EEPROM ......................................83 VI.1.6 Mmoire FLASH ....................................................................................................................83 VI.1.7 Cellule statique d'une mmoire vive............................................................................83 VI.1.8 Organisation matricielle ....................................................................................................84 VI.1.9 Cellule dynamique d'une mmoire vive .....................................................................85 VI.1.10 Cellule d'une mmoire ROM ............................................................................................86 VI.1.11 Cellule d'une mmoire PROM .........................................................................................87 VI.1.12 Cellule d'une mmoire EPROM et EEPROM..............................................................88 VI.2 Organisation par mot ..................................................................................................................88 VI.2.1 Capacit d'une mmoire....................................................................................................89 VI.2.2 Entre de slection de botier .........................................................................................89 VI.2.3 Augmentation de capacit mmoire par association de plusieurs botiers89
Chapitre I:
Ve
Vs
R C Ve E
V ( t ) = V ( V V0 )e
Vs ( t ) = E ( 1 e
)
Vs E
t=0
est le temps que met le signal Vs pour atteindre 63% de sa valeur finale,
en Effet : Vs() = E(1-e-/) = E(1-1/e) = 0,63E
t=0
to
t1
Vs
Exercice : 1) On considre un circuit RC passe bas avec R=10k et C=100nF. On applique le signal d'entre reprsent ci-dessous. Ve 10V 2ms
to
t1
t 3ms Dessiner le signal de sortie et calculer ses valeurs aux instants remarquables. -5V
Ve
Vs
Ve E
to
Vc Vs t
Aprs le front de tension, il n'est pas toujours trivial de Figure I-3 : Rponse un chelon d'une cellule RC passe haut dterminer l'allure de la tension de sortie Vs. Le front de tension est suivi par phase transitoire qui correspond la charge de la capacit. A la fin du transitoire, le circuit se retrouve dans un tat de repos. On peut affirmer que Vs va voluer exponentiellement vers sa valeur de repos qui reste dterminer. La rgle est simple: la fin du transitoire (tat de repos) on peut affirmer que le courant I qui circule dans le circuit RC est nul. La tension RI aux bornes de la rsistance est nulle, donc les tensions aux deux extrmits de la rsistance sont les mmes. On peut donc affirmer que, au repos Vs = 0. Maintenant que nous avons l'allure de Vs, il est trs simple de dterminer l'quation de la partie exponentielle.
et on obtient :
V s ( t ) = 0 ( 0 E )e
V s ( t ) = Ee
Ve E
Vs ( t ) = Ee
to E Vs V1
t1
, V 2 = V 1 E = Ee
T E = E e 1
Vc t
V2
Figure I-4 : Rponse un rectangle d'un circuit RC passe haut
Dans le cas ou le signal Ve est un signal carr priodique, le signal de sortie est centr. La composante continue est arrte par la capacit. La forme du signal dpend de = RC :
faible : le montage fonctionne en drivateur, le signal de sortie est constitu d'aiguilles la place
des fronts de tension du signal d'entre.
Signal d'entre
Signal de sortie
grand : Le signal de sortie reste carr (il est trs lgrement dform) mais
composante continue (centr).
il est dbarrass de sa
Signal d'entre
Signal de sortie
Exercice : 2) On considre un circuit RC passe haut avec R=10k et C=100nF. On applique le signal d'entre reprsent ci-dessous. Ve 10V 2ms
Ve
Vs
t 3ms Dessiner le signal de sortie Vs et calculer ses valeurs aux instants remarquables. Exercice : 3) Dessiner le signal de sortie et calculer ses valeurs aux instants remarquables.
Vr=5V Ve E=10V C=10nF Ve R=10k Vs to 100s t
-5V
=0
V+ = VV
Pour || > s l'ampli-op fonctionne dans la zone non linaire dite aussi zone de saturation :
Vo
-12V
Nous savons aussi que s est trs faible et que l'on peut prendre s =0. Ceci revient adopter la caractristique de transfert idalise reprsente ci-contre.
Vo
Vcc
VOH
Vi
VOL
Vee
I.5.1
V+
On observe sur la figure que si le signal d'entre comporte un bruitage indsirable, le signal de sortie en tiendra compte et sera inutilisable dans la majeure partie des cas.
Vs
10
I.5.2
L'Ampli-Op avec la contre raction positive reprsente cidessous et connue sous le nom de Trigger de Schmitt. La contre raction positive va avoir deux consquences : a) L'ampli-Op fonctionne en Saturation. La tension de sortie ne peut prendre que deux valeurs VOL ou VOH b) La tension de comparaison sur l'entre (+) dpend de la tension de rfrence (fixe) Vref et de la tension de sortie Vs qui peut prendre deux valeurs. V+ peut donc prendre deux valeurs et on obtient un comparateur deux seuils de comparaison:
Vs
R1 R2 Vref
Figure I-11 : Trigger de Schmitt
Vs = VOL V = Vo = VOH V =
+
R2VOL + R1Vref R1 + R2
= VTL
Vs
VOH
R2VOH + R1Vref R1 + R2
= VTH
Analyse: Si Ve < VTL, On est sur que V+>V-, donc o Vs = VOH o V+ = VTH = seuil de comparaison en cours,
VOL
Figure I-12 : Caractristique de transfert
VTL
VTH
Ve
Si Ve augmente, quand elle devient >VTL, il ne se passe rien car le seuil de comparaison en cours est V+ = VTH Si Ve continue d'augmenter, quand elle devient > VTH, Vs bascule vers VOL et V+ bascule vers VTL, il y a changement du seuil de comparaison.
Si Ve continue augmenter au-del de VTH, il ne se passe rien Si Ve diminue, quand elle devient <VTH, il ne se passe rien car le seuil de comparaison en cours est VTL Si Ve continue de Diminuer, quand elle devient < VTL, Vo bascule vers VOH et V+ bascule vers VTH, il y a changement du seuil de comparaison On obtient la caractristique de transfert illustre sur la Figure I-12. Si on prend Vref = 0 et VOL = -VOH , on obtient VTL = -VTH. La caractristique de transfert devient symtrique (Figure I-13).
Vs
On remarque sur la figure ci-dessous (Figure I-14) que ce montage est insensible aux signaux parasites. Il est donc bien adapt la mise en forme d'un signal numrique affaibli et bruit durant une transmission par exemple. Les seuils doivent tre choisis tels que VTH-VTL soit suprieure l'amplitude crte crte du bruit.
VTL
VTH
Ve
11
VVTH VTL
V+
Vs
Exercice : 5) Avec VOH= 12 V et VOL = -12V, calculer R1/R2 et Vr pour avoir VTH = 6V et VTL = 2V
Vc(V-)
Vseuil(V+)
t2 t1 VTL
Pour simplifier on considre que VOL = -VOH et Vref = 0 d'o : R2 VTH = VTL = VOH R1 + R2
Supposons qu' la mise sous tension, la capacit est dcharge et Vs = VOH, on a donc V-=0 et V+=VTH. La capacit se charge travers R vers Vs=VOH. (Il est inutile de rappeler que les impdances d'entre de l'ampli-op sont supposes infinies). Vc = V- augmente, l'instant t1, elle devient > VTH, Vs passe VOL, V+ passe VTL, la capacit se dcharge vers Vs=VOL avec la constante de temps RC, l'instant t2, elle devient < VTL, Vs passe VOH, La capacit commence se charger vers VOH et le cycle recommence. Si on prend l'origine des temps en t1, on a l'quation de la dcharge :
t RC
t R1 + 2R2 RC e = VOL 1 R R + 1 2
A l'instant t2 = T/2 on a :
12
Vc( T ) = VTL = 2
R1 + 2 R2 T = 2 RC Ln R 1
Si R1=R2 On a VTL= -VTH = VOH / 2 et :
T = 2RC Ln( 3 )
Analyse : Au repos, V- = Vref et V+ = 0 => V- > V+ => Vs = VOL On applique l'entre un signal carr dont C R l'amplitude est suprieure Vref, on obtient sur V- le signal reprsent sur la figure ci-dessous. A chaque Figure I-16 : Monostable transition de Ve, le front est transmis sur V-, qui revient ensuite rapidement sa valeur de repos car la constante de temps R1C1 est faible. A l'instant t1, V- devient > Vref, comme V+= 0, Vs ne change pas, A l'instant t2, V- devient < 0, donc Vs bascule passe de VOL VOH, la capacit C transmet ce front sur V+ qui devient = 2VOH, V+ revient son tat de repos 0 avec la constante de temps RC Quand V+ devient < V-=Vref, la sortie bascule de nouveau vers VOL, La capacit C transmet ce front ngatif sur V+ qui devient = Vref - 2VOH, V+ revient son tat de repos 0 avec la constante de temps RC On se retrouve dans l'tat initial.
13
t1
t2 V+ V-
t t
Vref t3 t
Vs Voh
Voh
Conclusion : Le monostable est dclench chaque transition descendante du signal d'entre Ve. Il passe son tat instable, il y reste une dure T qui dpend de R et C, puis il revient son tat stable. C'est un temporisateur. Exercice : 6) Donner l'expression de T : largeur de l'impulsion obtenue la sortie
Son fonctionnement est rsum dans le tableau suivant: CAS 1 2 3 4 V2 < 1/3 Vcc > 1/3 Vcc > 1/3 Vcc < 1/3 Vcc V6 < 2/3 Vcc < 2/3 Vcc > 2/3 Vcc > 2/3 Vcc S H L L H R L L H H Q T H OFF inchang Inchang L ON Indtermin
14
La broche 4 (Clear ou Reset) est la broche de remise zro. Elle est active au niveau bas:
Clear = 0 Clear = 1 Sortie = 0 et interrupteur T ferm Le 555 fonctionne normalement
I.8.1
Utilisation en ASTABLE
Vcc
Condition initiale : C dcharge. V6=0, V2=0, on est dans le cas 1, l'interrupteur est ouvert (OFF). La capacit se charge travers Ra+Rb. A l'instant t1, on passe dans le cas 2, la situation reste inchange, la capacit continue de se charger. A l'instant t2, on passe dans le cas 3, l'interrupteur se ferme (ON), C se dcharge dans Rb. A l'instant t3, On passe de nouveau dans le cas 1, l'interrupteur s'ouvre (OFF), la capacit se charge travers Ra+Rb et le cycle recommence.
5 6 2
Vs 3 7 Rb
Ra
Vcc
Vs
T1
T2
VC ( T1 ) = 2 VCC 3
T1 = VCC 1 e ( Ra + Rb )C
2/3Vcc 1/3Vcc
Vc t t1 t2 t3 t4
T1 = (Ra + Rb )C Ln(2)
Dcharge de la capacit
2 VC ( t ) = Vcce RbC 3 t 2 1 VC ( T2 ) = Vcce RbC = Vcc 3 3 T2
T2 = RbC Ln(2)
Vcc
T = (R a + 2R b )C Ln(2)
Exercice : 7) Refaire l'tude du montage astable mais cette fois avec une tension de commande Vm relie l'entre 5 (Vm < Vcc)
Vm
5 6 2
Vs 3 7 Rb
Ra
15
Exercice : 8) Etudier la configuration suivante : Faire l'analyse. Donner l'expression des temps de charge et de dcharge Vcc
8 6 2 1
4 3 7
Vs
Ra
Rb
Vcc
6 2
C/10
I.8.2
Utilisation en monostable
Si on monte le 555 comme le montre la Figure I-20 et on applique sur son entre de dclenchement le signal Ve indiqu, son fonctionnement est le suivant: (voir Figure I-21) Au dpart, l'interrupteur T est ferm (ON), la capacit est dcharge, Vc = V6 = 0 A l'instant t1, V2 passe une valeur infrieure 1/3 Vcc, on se trouve dans le cas 1, l'interrupteur s'ouvre (OFF), la capacit commence se charger travers R. A l'instant t2, Ve=V2 repasse Vcc, deux scnarios sont alors possibles :
V2
a) La dure de l'impulsion Ve est suprieure RC, la tension au bornes de la capacit atteint 2/3 Vcc l'instant t' < t2 , donc l'instant t2, on se trouve dans le cas 4, les rsultats ne peuvent tre prvus, ce cas est prohib .
t1
t' t2 Vc
16
b) La dure de l'impulsion Ve est faible, (infrieure RC). A l'instant t2 on se trouve dans le cas 2, V2=Vcc > 1/3Vcc et V6=Vc < 2/3Vcc, la situation reste inchange, T reste bloqu et la capacit continue de se charger.
l'instant t3, la tension au bornes de la capacit devient suprieure 2/3 Vcc, on se trouve dans le cas 3, l'interrupteur conduit est la capacit se dcharge instantanment, la tension ses bornes passe aussitt en dessous de 2/3 Vcc et on se retrouve l'tat initial ( cas 2) : V2=Vcc, Vc0, T conducteur. Si une autre impulsion similaire se prsente sur l'entre 2, le phnomne se rpte gal lui mme et on recueillera une impulsion carr de dure T=t3-t1 sur la sortie.
Ve
8 Vcc Ve 6 1 2 4
Vcc
Vs 3
R
7
t1 t2 C
Figure I-20 : 555 utilis en monostable
Calculons la dure de l'impulsion T. L'quation de la charge de la capacit est : t t RC VC ( t ) = V ( V V0 )e RC = Vcc 1 e T RC VC ( T ) = 2 VCC = VCC 1 e 3
T = RC Ln(3)
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Ve
Vcc 2/3Vcc 1/3Vcc
Vs
Vcc
t1
t2
Vc
2/3Vcc
t1 T
t3
Vcc=12V R3
1k
Vcc
V3 4 3
R1
1k V1
8 2 V2 6 1
R4
5k 7
C2
R2 50k
10n
10n
C1
C3
50n
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Chapitre II:
COMPOSANTS EN COMMUTATION
Vcc R
L
A K
Un commutateur rel n'a ni une rsistance infinie l'tat ouvert, Fig. II-1 : Commutateur idal ni une rsistance nulle l'tat ferm. La figure II.2 reprsente le Vcc circuit quivalent d'un commutateur rel, RS est la rsistance l'tat ferm (de conduction), elle est faible mais non nulle. Plus le R L commutateur est de bonne qualit, plus elle est faible. RP est la rsistance l'tat ouvert (de fuite), elle est grande mais diffrente de A . Plus le commutateur est de bonne qualit, plus elle est grande. A l'tat ferm, la tension au point A n'est pas tout fait nulle, mais reste toutefois assez faible, cela dpendra de la nature du Rp commutateur. A l'tat ouvert, VA est lgrement infrieure Vcc Rs cause de la chute de tension dans RL due au courant de fuite du commutateur. Contrairement au commutateur idal, une dissipation de Fig. II-2 : Commutateur rel puissance se produit dans le commutateur rel, qu'il soit ouvert ou ferm.
td : Temps de retard (delay time) tr : Temps de monte (rising time) ts : Temps de stockage (storage) tf : Temps de descente (fall time) ton : Temps de conduction, de dblocage Toff : Temps de blocage
90%
La plus haute frquence avec laquelle le commutateur peut tre actionn, doit avoir une dure de priode Tmin au mois gale ton + toff soit
10%
t td t
on
tr
ts t off
tf
f max =
1 ton + toff
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Vd
Id If C
Quand Vc=+E, la diode est conductrice, la majeure -E partie de Vc se trouve aux borne de R, un courant IF Ir Vd important circule dans le circuit. La rsistance de B Fig. II-5 : Points de fonctionnement d'une diode en conduction (statique) RF=Vd/IF est faible, elle varie commutation entre quelques milliohms quelques dizaines d'ohms. Alors que le courant If augmente, la rsistance de conduction Rf diminue (voir point de fonctionnement C), il en rsulte que la tension Vd = Rf If reste quasiment constante (caractristique quasi verticale). Par consquent, dans le cas d'une diode conductrice, le calcul est gnralement fait non pas avec la rsistance de conduction mais avec la tension Vd qu'on prend gnralement gale 0.7 V pour les diodes au silicium. Pour viter que la diode soit dtruite par chauffement, il faut veiller ne pas dpasser la puissance maximale qu'elle peut dissiper, soit IFMAX . VDMAX < PDMAX . Pour faire conduire une diode il ne suffit pas que la polarit de la tension de commande soit correcte, il faut qu'elle soit suprieure la tension de seuil , sinon la diode restera bloque ou trs faiblement conductrice.. exemple: Si on a une diode telle que PDMAX = 500 mW, si on prend VDMAX,=2V et E=12V, il faut calculer R pour que le courant ne dpasse pas IFMAX = 500mW / 2V = 250 mA. R = (12 - 2)V / 250 mA = 40 Quand Vc = -E, la diode est bloque, le courant Ir est quasiment nul (dpends beaucoup de la temprature), la rsistance de blocage dpasse le gigaohms pour les diodes au silicium. Pratiquement toute la tension -E se trouve au borne de la diode, afin que la diode ne soit pas dtruite par claquage, la tension inverse -E ne doit pas dpasser la tension inverse maximale URMAX fournie par le constructeur.
20
t
ton
Vd
t rr
Vcesat
Fig. II-7 : Transistor en commutation
21
On distingue trois cas de fonctionnement : A) Fonctionnement linaire Le point de fonctionnement Q se trouve entre le point B et le point S, il volue selon les quations suivantes : (1) Ic = Ib , loi qui caractrise le transistor (2) E = RC IC + VCE , Loi d'ohm dans la maille de sortie = droite de charge Si IB , (1) IC , (2) VCE , charge de B vers S. le point de fonctionnement Q se dplace sur la droite de
B) Blocage C'est quant le point de fonctionnement Q se trouve au point B: IC = 0 , IB = 0 , VCE = VCC . Pour bloquer le transistor, il faut annuler IB, ce qui revient bloquer la jonction base metteur, pour ce, il suffit d'annuler la tension VBE ou la rendre ngative pour renforcer le blocage. Au blocage presque toute la tension VCC se retrouve au borne du transistor, une trs faible chute de tension se produit dans RC cause du courant rsiduel du collecteur ICER qui dpend du transistor utilis et des tension VBE et VCE. On ne fait pas une grande erreur en supposant qu'il est de l'ordre du A . Pour le 2N2222 ICERmax = 10 nA avec VBE = -3V et VCE=60V C) Saturation Le point de fonctionnement Q est au point S. IB = IBSAT IC = ICMAX = IBSAT VBE = VBESAT 0.7 V VCE = VCESAT 0.2V V -V ICMAX = CC CESAT RC Mme si IB augmente au del de IBSAT , IC reste gal ICMAX , VBE reste sensiblement gale VBESAT et VCE sensiblement gale VCESAT . Pour saturer un transistor il faut lui appliquer un courant IB tq:
Pour le 2N2222 VCEsat = 0.3V pour Ic=150mA, Ib=15mA = 1V pour Ic=0.5A, Ib=50mA (pendant 300 s) Le plus souvent on ne dispose pas du du transistor, on connat seulement la fourchette [MIN ,MAX] disponible sur le catalogue du constructeur.
22
Exemple : On dispose d'un transistor 2N1711 dont [100, 300] Vcc = 12V VBB = 9V Rc = 1K
I CMAX =
Pour tre sur qu'on aura saturation quelque soit le 2N1711 dont on dispose, il faut que IB soit > 120 A soit RB < 69 K. La condition de saturation devient alors :
I B > I BSAT = ICMAX
Quand le transistor est fortement satur ; IB > IBSAT, on dfinit le facteur de saturation comme :
= IB
IBsat
Quand le transistor est satur, la quasi totalit de la tension VCC se trouve au borne de la rsistance de charge du collecteur. De ce fait, mme si le courant IC est important, il y a une faible dissipation de puissance au niveau du transistor car VCESAT reste trs faible (0.2V 0.3 V , peut atteindre 1V pour certains transistor si IC est trop important)
23
I B2
t td tr t on
ts
tf
Pour rduire tS, il faut choisir un courant de IB juste suffisant pour la saturation. Il ne faut pas qu'il soit beaucoup plus grand que IBSAT afin que le nombre de porteurs stocks dans la base ne soit pas trop important. Pour le 2N2222 : td=10 ns, tr=25ns, ts=225ns Travaux dirigs : Faire les exercices 5, 6, 7 et 8
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Vcc Rc Rb Ic Vca Ib Ve C B E C
Ve
A partir de to+ on se trouve avec une tension bien suprieure 0.7V au borne de la jonction Vbe ce qui provoque une augmentation trs importante du courant IB qui provoque une charge trs rapide de la capacit C et on se retrouve trs vite l'tat statique Ve=E, Vi VB=0.7V . L'tat transitoire n'a pas chang l'tat du transistor car IB augmentant, n'a fait que E renforcer la saturation. A l'instant t1, Ve repasse 0, la capacit t0 transmet le front de tension sur la base qui VB voit sa tension passer 0.7V-E < 0, le transistor se bloque, La capa se trouve en 0.7+E prsence du circuit si dessous,
Vcc Rb C I B
0.7
t to t1
Fig. II-10 : commande dynamique
t1 Vcc
t2 t3
0.7-E
Vc
Vcc
elle se charge vers la tension Vcc selon l'quation suivante : (origine des temps en t1)
t
0.2
t
Fig. II-11 : Commande dynamique d'un transistor
A l'instant t2, VB commence devenir suprieure zro, la jonction VBE commence conduire IB augmente Ic augmente VCE commence diminuer (doucement) . A l'instant t3, VBE atteint 0.7V, le transistor se sature, VCE "tombe" 0.2V et VBE se stabilise 0.7V, tout le courant achemin par RB passe dans la base du transistor, la capacit s'arrte de ce charger, et on se retrouve l'tat initial. Si on ne tient pas compte du flchissement de la courbe de charge dans l'intervalle [t2,t3], la dure T de l'impulsion recueillie sur le collecteur peut tre calcule en posant VB(T)=0.7 soit : T T V 0.7 VCC + E 0.7 e RBC = CC T = RBC Ln VCC -(VCC + E 0.7)e R C =0 .7 VCC + E 0.7 VCC 0.7 Si VCC=E et si 0.7V est ngligeable devant VCC :
B
T = RB C Ln 2
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V(t) = Vcc-(Vcc+Vcc-0.9)exp(-t/RB1C1)
T = (RB1C1+RB2C2) Ln 2
Si RB1 = RB2 = RB et C1 = C2 = C :
T = 2 RBC Ln 2
26
Vcc
Rc1
Rb1
Rb2
Rc2 VC1
Q1 C1 C2
Q2
t
V B2 Vcc
T1
T2
27
Canal n
D G B S
Canal p
D G B S
ID
ID
V GB
OFF ON
VGSS
28
ID
Lieu deVGB-VTH
VGB1
Zonne Linaire : VDS < (VGB - VTH) Dans ce cas, ID varie quasi linairement avec VDS : ( ) ID k W L VGS VTH VDS
VGB1-VTH
Vds
Le transistor se comporte comme une rsistance : RDS Zonne de saturation : VDS > (VGB - VTH) ID ne dpend quasiment plus de VDS : I D
k W 2 L
W L
(VGS VTH )
(VGS VTH )2
Dans cette zone, le transistor ne peut pas tre caractris par sa rsistance car elle nest pas constante. On peut tout de mme affirmer quelle suffisamment faible pour considrer le transistor comme un interrupteur ferm. Le paramtre k dpend de la technologie de fabrication. W et L reprsente les dimension gomtrique du canal.
29
Chapitre III:
Les circuits intgrs Numriques (logiques) sont classs suivant leur technologie de fabrication. Les familles logiques principales sont :
Les familles bipolaires : Elles sont fabriques base de transistors bipolaires. La plus rpandues d'entre elles est la famille TTL (Transistor Transistor Logic) qui possde de nombreuses variantes. Les familles CMOS : Elles sont fabriques base de transistor CMOS. Les familles BiCMOS : Ces familles combinent les avantages des technologies Bipolaires et CMOS. Les familles Low Voltage : Ce sont des familles CMOS ou BiCMOS fonctionnant avec une faible tension d'alimentation.
Une famille logique est caractrise par ses paramtres lectriques : La plage des tensions dalimentation et la tolrance admise sur cette valeur, La plage des tensions associe un niveau logique, en entre ou en sortie, Les courants pour chaque niveau logique, en entre ou en sortie, Les courants maximums que lon peut extraire ou injecter dans une porte logique en entre ou en sortie, cette caractristique sera souvent dsigne par driving capability La puissance maximale consomme qui dpend souvent de la frquence de fonctionnement. Les performances dynamiques principales comme le temps de monte (transition bashaut) et de descente (transition haut-bas) des signaux en sortie dune porte, Les temps de propagation dun signal entre lentre et la sortie dune porte logique. Cette caractristique ainsi que les temps de monte/descente dfinissent la vitesse de fonctionnement d'une porte.
La raison de l'existence d'un nombre important de familles logiques, est qu'il est difficile de concevoir une porte logique qui a, la fois, de trs bonnes performances en consommation, vitesse, driving capability et d'immunit au bruit.
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I IL
Vcc Vcc
I IL ICC I OL VOL I IL
VIL
H Vo L
Selon la fonction logique ralise par la porte et la configuration des entres, le bloc logique dtermine la commande des deux commutateurs H et L, 3 configurations sont possibles : L ferm, H ouvert, La sortie est au niveau bas Vo = VOL niveau logique "0" L ouvert, H ferm, La sortie est au niveau haut Vo = VOH niveau logique "1" L ouvert, H ouvert, La sortie est isole Vo = VOZ niveau logique "Z" = haute impdance L ferm, H ferm, Cet tat est interdit car il correspond un court-circuit entre Vcc et la masse
Exemple :
1 SN
2 74
3 LVC
4 H
5 16
6 2
7 244
8 A
9 DGG
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1. Standard Prefix o Exemple : SN Circuit standard sans spcification particulire o Example: SNJ - Conforms to MIL-PRF-38535 (QML) 2. Plage de temprature o 54 Srie militaire o 74 Srie Commerciale 3. Famille o ABT - Advanced BiCMOS Technology o ABTE - Advanced BiCMOS Technology/Enhanced Transceiver Logic o AC/ACT - Advanced CMOS Logic o AHC/AHCT - Advanced High-Speed CMOS Logic o ALB - Advanced Low-Voltage BiCMOS o ALS - Advanced Low-Power Schottky Logic o ALVC - Advanced Low-Voltage CMOS Technology o AS - Advanced Schottky Logic o AVC - Advanced Very-low-voltage CMOS o BCT - BiCMOS Bus-Interface Technology o CBT - Crossbar Technology o CBTLV - Low-Voltage Crossbar Technology o F - F Logic o FB - Backplane Transceiver Logic/Futurebus+ o FIFO - First-In First-Out Memories o GTL - Gunning Transceiver Logic o GTLP - Gunning Transceiver Logic Plus o HC/HCT - High-Speed CMOS Logic o HSTL - High-Speed Transceiver Logic o LS - Low-Power Schottky Logic o LV - Low-Voltage CMOS Technology o LVC - Low-Voltage CMOS Technology o LVT - Low-Voltage BiCMOS Technology o S - Schottky Logic o SSTL - Stub Series-Terminated Logic 4. Special Features o Blank = No Special Features o D - Level-Shifting Diode (CBTD) o H - Bus Hold (ALVCH) o R - Damping Resistor on Inputs/Outputs (LVCR) o S - Schottky Clamping Diode (CBTS) 5. Bit Width o Blank = Gates, MSI, and Octals o 1G - Single Gate o 8 - Octal IEEE 1149.1 (JTAG) o 16 - Widebus(16, 18, and 20 bit) o 18 - Widebus IEEE 1149.1 (JTAG) o 32 - Widebus+(32 and 36 bit) 6. Options o Blank = No Options o 2 - Series-Damping Resistor on Outputs o 4 - Level Shifter o 25 - 25- Line Driver 7. Function : c'est le numro du circuit proprement dit
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o o o o o
00 - Porte Nand 244 - Noninverting Buffer/Driver 374 - D-Type Flip-Flop 573 - D-Type Transparent Latch 640 - Inverting Transceiver 8. Device Revision o Blank = No Revision o Letter Designator A-Z 9. Packages o D, DW - Small-Outline Integrated Circuit (SOIC) o DB, DL - Shrink Small-Outline Package (SSOP) o DBB, DGV - Thin Very Small-Outline Package (TVSOP) o DBQ - Quarter-Size Outline Package (QSOP) o DBV, DCK - Small-Outline Transistor Package (SOT) o DGG, PW - Thin Shrink Small-Outline Package (TSSOP) o FK - Leadless Ceramic Chip Carrier (LCCC) o FN - Plastic Leaded Chip Carrier (PLCC) o GB - Ceramic Pin Grid Array (CPGA) o GKE, GKF - MicroStar BGA Low-Profile Fine-Pitch Ball Grid Array (LFBGA) o HFP, HS, HT, HV - Ceramic Quad Flat Package (CQFP) o J, JT - Ceramic Dual-In-Line Package (CDIP) o N, NP, NT - Plastic Dual-In-Line Package (PDIP) o PAG, PAH, PCA, PCB, PM, PN, PZ - Thin Quad Flat Package (TQFP) o PH, PQ, RC - Quad Flat Package (QFP) o W, WA, WD - Ceramic Flat Package (CFP)
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Blanc : TTL Standard, c'est la premire srie, n'est pratiquement plus utilise. Consomme 10 mW pour un dlai de 10 ns H : TTL srie High speed : plus rapide mais consomme plus. N'est plus utilise de nos jours. (22 mW pour 6 ns) L : TTL srie Low power : Consomme peu mais trs lente. Sa structure est identique celle de la srie standard, amis elle fait appel des valeurs de rsistances plus leves. N'est plus utilise de nos jours. (1 mW pour 33 ns) S : TTL srie (Schottky) : Amliore les performances par l'utilisation de diodes et de transistors Schottky. En voie de remplacement par la srie AS et la srie F. (19 mW pour 3 ns). LS : TTL srie (Low power Schottky) : C'est une variante peu gourmande de la srie S. C'est une variante fortement utilise. En cours de remplacement par la srie ALS. (2mW pour 10 ns) ALS : TTL srie (advanced Low power Schottky) : C'est une version amliore de la srie LS. C'est probablement la srie des prochaines dcennies. Elle amliore dans un rapport de 2 les performances de la srie LS (1mW pour 4 ns). AS : TTL srie (Advanced Schottky) : C'est la srie la plus rapide de la famille TTL. Son utilisation demande beaucoup de prcaution. (8.5 mW pour 1.5 ns). F : TTL srie (Fast) : Plus rapide que la srie LS et consomme moins que la srie S. A les mmes rgles d'utilisation que la srie S.
En logique TTL la tension d'alimentation doit tre bien stabilise, elle doit pouvoir accepter les appels brusques de courant. Les pointes de courant se produisent quand plusieurs circuits changent d'tat en mme temps. Pour aider l'alimentation suivre les variations instantanes de courant, des condensateurs jouant le rle de rservoirs donc de filtres sont placs le plus prs possible des circuits afin de fournir les courants instantans liminant ainsi les pointes de tension. Des condensateurs au tantale sont fabriqus spcialement pour cet effet.
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R1 4K
R4 130
B3 B1
Q3 Q2 D3
Vi
B2
Q1
C1 B4
Vo
Q4
R3 1K
Le schma lectrique de la porte lmentaire de cette srie est illustr sur (Fig. III.3a). Cette porte possde une sortie qui a une structure dite totem-pole forme de R4, Q3, D3, et Q4, on verra par la suite que d'autre structure de sortie existent. B1 Le transistor Q1 ne fonctionne pas en transistor car les deux jonctions de l'metteur et du collecteur vont fonctionner en directe. Il est quivalent des diodes dont on a reli les anodes. III.4.3.1 Fonctionnement de la porte : Entre ltat bas Si lentre est l'tat bas = 0.2V, VB1 = 0.2+0.7=0.9V, Q2 ne peut conduire car il faudrait que VB1 soit de l'ordre de 2x0.7V pour faire conduire les deux jonctions VBC1 et VBE2 , Q2 bloqu VB4 = 0 donc Q4 bloqu. Q3 voit le circuit de la figure (Fig. III.4a), donc il conduit, la valeur de la tension de sortie ne peut tre dtermine avec prcision car on ne connat pas le gain du transistor Q3. On peut tout de mme en donner une valeur approche sachant que le courant de sortie est faible, le courant IB3 peut tre nglig, le seuil des jonctions (peu conductrices) est entre 0.5V et 0.6V : Vo = VOH = 5 - 1.6k IB3 - 0.6 - 0.6 3.8V Entre ltat haut Si Vi = 5V la jonction VBE1 est bloque car les trois jonctions VBC1, VBE2 et VBE4 conduisent et imposent VB1=2.1V. Q2 et Q4 sont saturs. Q3 et D3 sont bloqus. Vo = VOL = 0,2V
Caractristique de transfert
Voyons maintenant comment les chose se passent Quant on fait varier la tension dentre entre les 2 valeur prcedentes. Si les tensions d'entres Vi augmentent partir de 0. Vers vi= 0.6V, VB1 = 1.2V, Q2 commence conduire, Q4 ne peut conduire car VB4 0V , Q2 fonctionne en amplificateur de gain -R2/R3=-1.6 et Q3 en metteur suiveur, la sortie suit VC2 deux seuils de jonction prs (Fig. III.4b). Q2 voit la valeur de la tension d'entre Vi son entre car : VB2 = VB1 - 0.6 = Vi + 0.6 -0.6 = Vi. Si Vi continue de monter, Vo va
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diminuer 1.6 fois plus vite, quand Vi atteint 1.2V, (Vo est de l'ordre de 2.8V) Q4 commence conduire mais il n'est pas encore satur, la jonction BE4 shunte la rsistance R3, le gain de l'ampli augmente et devient de l'ordre de 50. Si Vi continue d'augmenter, Vo va diminuer 50 fois plus vite, quand elle atteint 0.2V, Q4 se sature et Vo ne diminue plus, en ce moment on a VC2=0.2+2x0.6=1.4V, si Vi continue augmenter, VC2 continue diminuer et Q3 se bloque et ds que VC2 est de l'ordre de 0.7+0.2=0.9, Q2 se sature. La chute de la tension Vo de 2.8V 0.2 V est quasiment verticale, de ce fait quand elle est de l'ordre de 0.2V Vi est peine lgrement suprieure 1.2V et VB1 est de l'ordre de 1.8V, si Vi continue augmenter, VB1 ne peut continuer augmenter car elle voie les trois jonction BC1, BE2 et BE4 donc la jonction BE1 se bloque et le courant d'entre qui tait sortant devient entrant (trs faible). La courbe de la figure (Fig. III.4c) illustre le fonctionnement dtaill ci-dessus.
Rle de la diode D3 : Le rle de la diode D3 est d'assurer que le transistor Q3 soit bloqu quand le transistor Q4 est satur. En l'absence de cette diode, quand Q2 et Q4 sont saturs, on a VC2 = VBE4 = 0.7+0.2 = 0.9V, cette tension est largement suffisante pour faire conduire Q3 car on aura VBE3 = 0.9-0.2 = 0.7V, ill en rsultera un courant statique permanent traversant Q3 et Q4. Ce courant augmente inutilement la consommation de la porte sans en amliorer les performances.
Vcc=5V Vcc=5V
Vo 4 3.8
pente -1.6
R2 1.6K
R4 130 Vi Q3 D3
R2 1.6K Q3 D3
3 2.4 2
pente -50
Q2
Vo
1 0.4 Vi 0.8 1 2 (c) 3 4
Voh
R3 1K
(a)
(b)
Les constructeurs nous disent que pour s'assurer d'un bon fonctionnement mme dans les conditions les plus dfavorables (Temprature, alimentation, charge), avec une petite marge de scurit, il faut adopter les limites suivantes Entre ( respecter) VILmax = 0.8V VIHmin = 2.0V Sortie (garantie par le constructeur) VOHmin = 2.4V VOLmax = 0.4V
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Niveau bas
Comme la tension d'entre 2 1 d'une porte n'est rien d'autre Vi2 Vo1 que la tension de sortie de la porte qui la prcde, on va dfinir la marge de bruit qui peut subsister sur la tension VOL sans que cela n'altre le fonctionnement normal. Etat bas : Dans le plus mauvais cas Vo1 est de 0.4 V, on sait que la porte 2 considre Vi2=Vo1 comme un niveau bas tant qu'elle infrieure 0.8V, donc un signal parasite de 0.4 V qui viendrait s'ajouter Vo1 n'altrerait pas le fonctionnement normal, ceci est la marge de bruit au niveau bas
VNL = 0.8 -0.4 = 0.4 V Etat haut : Au pire des cas Vo1 = 2.4V, la porte 2 considre Vi2=Vo1 comme un niveau haut tant qu'il est suprieur 2V, donc l aussi on peut tolrer un parasite de 0.4V sur Vo1 sans altrer le fonctionnement normal. VNH = 2.4 - 2 = 0.4 V L'immunit au bruit est donc : VN = 0.4 V
Vcc=5V
III.4.6.1 Courant d'entre l'tat bas IIL Le courant d'entre l'tat bas IIL sur une entre dpends comme R1 on peut le constater sur la figure ci-contre du nombre d'entre qui 4K sont relies au niveau bas. En effet le courant I1 qui circule dans la I1 base du transistor Q1 se partage sur les entre qui sont relie un niveau bas. Vi1 V VB1 5 ( 0. 2 + 0. 6) Q1 I1 = CC = mA = 1. 05mA Vi2 R1 4k IIL Si n entres sont relies au niveau bas, le courant IIL sur une entre est Fig. III.6 : circuit d'entre I1/n. Les constructeurs nous assurent que dans le cas le plus dfavorable le courant IIL ne peut dpasser 1.6 mA. (IILmax = - 1.6 mA ; le (-) indique que le courant est sortant) IILmax = 1.6 mA III.4.6.2 Courant d'entre l'tat haut IIH Si une entre est relie un tat haut, la jonction BE luit correspondant est bloque, donc le courant d'entre n'est rien d'autre que le courant inverse d'une jonction qui on le sait, trs faible mais dpend beaucoup de la temprature. Les constructeurs nous assurent que dans le cas le plus dfavorable le courant IIH ne peut dpasser 40 A. IIHmax = 40 A
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III.4.7.2 Courant de sortie l'tat haut IOH Vcc=5V Quand la sortie est au nivaux haut, la porte fournit le courant de sortie IOH aux circuits qui lui sont connects et R2 I R4 une charge rsistive ventuelle relie la masse. 1.6K 130 Dans le cas d'un fonctionnement normal o la charge I n'est constitue que de portes logiques de la mme famille, Q3 I le courant IOH reste trs faible et la tension VOH reste bien D3 suprieure VOHmin. Les constructeurs recommandent la I Voh valeur : IOHmax = 0.4 mA I ce qui garantit que les conditions, VOH reste > VOHmin tant Fig. III.8 : courant de sortie l'tat haut que IOH < 0.4 mA. Dans le cas d'une charge rsistive, il faut faire attention car quand IOH augmente, VOH diminue et peut descendre en dessous de VOHmin et de ce fait ne sera plus utilisable d'un point de vue LOGIQUE. Si on observe la courbe A2 (du constructeur) qui illustre la variation de VOH en fonction de IOH, on s'aperoit que la valeur de 0.4mA est vraiment trop confortable alors qu'on peut demander la porte un courant bien plus important ( 8 mA) avant que la tension VOH ne descende en dessous du seuil autoris (2.4 V) .
IH IH IH OH IH
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plus d'une sortie en court-circuit par botier et pour certaines sries comme la srie LS, le court-circuit ne doit pas durer plus d'une seconde.
III.4.10
Le courant que fournit l'alimentation un botier est not Icc, il permet de calculer la puissance consomme par ce circuit. Ci le botier contient plusieurs portes et on s'intresse au courant consomm par une seule porte, il faut diviser par le nombre de portes contenues dans le botier. Pour le botier 7400, la valeur typique de ICCH (sortie l'tat haut) est 4 mA ce qui fait 1mA par porte, et la valeur typique de ICCL (sortie l'tat bas) est 12 mA soit 3 mA par porte. La puissance moyenne dissipe par une porte est donc :
P=1mA+3mA5V =10mW 2
Il faut remarquer que le courant consomm prsente des pics pendant les transitions de la sortie, ceci est d au fait que les transistors Q3 et Q4 vont conduire tous les deux pendant un trs court instant, il en rsulte une circulation de courant dans le totem-pole, elle est heureusement limite par la rsistance R4. La consquence de ces pics de courant est une lgre augmentation de la consommation avec l'augmentation de la frquence des transitions. Ce phnomne est comme on va le voir beaucoup plus marqu chez la famille CMOS.
III.4.11
Temps de propagation
Entre
tPHLtyp = 8ns tPHLmax = 15 ns tPLHtyp = 12ns tPLHmax = 22 ns le temps de propagation moyen est : tp = 10 ns
Fmax = 1 1 = = 50 MHz + TPHL 20 ns
Sortie
PHL
TPLH
III.4.12
La figure Fig. III.10 montre une porte sortie collecteur ouvert, l'tage de sortie se rduit au transistor Q4, la partie suprieure du totem-pole a t supprime.
Pour assurer un niveau logique 1 en sortie, il faut complter la polarisation de Q4 par une rsistance de tirage VCC (pull up resistor)
Vi1 Vi2
R1 4K Q1
R2 1.6K Q2 Q4
Vo
Ces portes ont l'avantage de pouvoir piloter des charges externes quand la tension et le courant de sortie d'une porte normale ne suffisent plus pour le faire. Sur Fig. III.11, la tension d'alimentation de la charge VL peut tre suprieure 5V et le courant IL peut tre plus important que le courant de sortie maximum d'une porte TTL sortie totem-pole.
D1
D2
R3 1K
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Une deuxime application de ces portes est la V cc possibilit de raliser ce qu'on appelle un ET cbl VL sans recours l'utilisation d'une porte ET RL supplmentaire. Cette structure (Fig. III.11) ne RL prsente aucun risque de circulation de courant A S d'une porte vers l'autre car une porte OC ne peut que IL recevoir du courant en sortie. On vrifie facilement B que cette structure ralise la fonction S= A . B car on Fig. III.11 : pullup resistor Fig. III.12 : ET cabl ne peut avoir un niveau haut en S que si les deux transistors de sortie sont bloqus soit un niveau haut sur les deux sorties A et B.
III.4.13
Ces portes prsentent en plus des deux niveaux logiques classiques dits basse impdance, un 3me tat o la sortie est haute impdance "HZ", les deux transistors du totem-pole sont bloqus. Une porte trois tats possde en plus des entres logiques classiques une entre supplmentaire (Fig. III.13) qui permet de mettre la sortie en HZ. Le schma de la figure Fig. III.14 montre le principe d'une porte Tri-state :
Vcc=5V
Si Vc = "L", Q5 bloqu, la porte fonctionne en porte NAND classique. Si Vc = "H", Q5 satur, VC2 = 0.2V, La jonction base collecteur de Q2 conduit, VB2=0.7+0.2=0.9, la jonction base metteur conduit aussi, Q2 ne fonctionne pas en transistor, les deux jonctions conduisent dans le sens direct, il en rsulte : - VB3 = 0.2 V Q3 bloqus, - VB4 = 0.2V Q3 bloqus La sortie est donc isole, = haute impdance..
R1 4K
R2 1.6K
R4 130
Q3
Vi1 Vi2 Vc
D1 D2
Q1
Q2
Q5
D3
Vo
Q4 R3 1K
III.4.14
Ces portes prsentent deux seuils de basculement comme le montre Fig. Fig. III.15. Grce une structure de contre raction positive les basculements sont quasiment instantans. Les portes trigger de Schmitt trouvent de nombreuses applications comme la mise en forme des signaux, retardateur d'impulsions, largisseur d'impulsions, oscillateurs...
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III.4.14.1
Retardateur d'impulsion
R=100k
Ve
C=100n
Vs 1.6 0.8
Fig. III.16 : retardateur d'impulsion
III.4.15
est une diode La diode Schottky Vcc=5V jonction mtal semi-conducteur, elle a un seuil de conduction de 0.3V et un temps de R2 R6 commutation trs faible. Elle possde la 900 50 proprit de limiter laccumulation des porteurs R1 2.8K Q3 de charges au voisinage de la jonction PN. Les temps de changement dtat (passant-bloqu et Q4 bloqu-passant) sen trouvent donc fortement Q1 Q2 R5 diminus. 3.5k Vo Son utilisation comme diode de dsaturation des transistors amliore nettement les Vi1 Q6 performances temporelles. Un transistor Vi2 R3 R4 Schottky est un transistor sur lequel on a rajout 500 250 D1 une diode Schottky en // sur la jonction base D2 Q5 collecteur. Quand le transistor tend vers la saturation, VBE=0.7V et VCE diminue vers 0.2V, ds qu'elle atteint 0.4V, la diode Schottky conduit et freine la saturation par un effet de contre raction Fig. III.17 : Porte Schottky 74S00 ngative car, si la saturation continue, VCE diminue, donc VBE=VCE+VD diminue aussi, ce qui diminue la conduction du transistor. VCE reste voisin de 0.4V, on empche ainsi le transistor de se saturer, cela vite le stockage des charges dans la base et de ce fait, on diminue le temps de commutation. L'emploi des diodes et des transistors Schottky a donn naissance la srie TTL-S dont la porte lmentaire est illustre sur la figure. Elle a un temps de propagation de seulement 3 ns, mais l'utilisation de rsistances de faibles valeurs porte la consommation 23 mW.
La structure (R3, R4,Q5) dite LSD (Limited Saturation device) limite le courant de base de Q6 pour en acclrer la commutation. En effet le courant qui arrive de Q2 se partage entre Q5 et Q6, en effet si IB6 VB6 IB5 IC5 IB6 C'est une sorte de contre raction ngative.
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III.4.16
Pour rgler le problme de consommation de la technologie TTL S, on effectue un mixage avec le principe de la basse consommation des TTL L. Le rsultat est la technologie TTL LS qui joue "sur les deux tableaux" de la consommation et de la vitesse. La structure correspondante est illustre sur la figure Fig. III.18. On remarquera une complexit accrue de la structure. Cette technologie restait cependant jusqu il y a Vi1 encore peu de temps la TTL la plus utilise.
Notons que des versions de cette porte avec un transistor Schottky multimetteur l'entre existent. Cette srie amliore considrablement les caractristiques de la srie TTL-Standard, pour un mme temps de propagation (10 ns), elle ne consomme que 2mW.
Vi2
Q5
Vo
La caractristique de transfert est illustre sur la figures D1 et D2 (du constructeur) et la variation de la tension de sortie en fonction du courant de sortie est illustre sur les figures D3 et D5. Voici les valeurs typiques des courant de la famille TTL LS : IILmax = 0.4 mA IOLmax = 8 mA Sortance = 20 IIHmax = 20 A ICCHtyp = 0.8mA ICCLtyp = 2.4 mA Remarque : IOHmax n'est en gnral pas prcis, d'aprs la courbe D5 du constructeur, On peut adopter une valeur de 25 mA pour IOHmax
III.4.17
Drives des technologies prsentes prcdemment, les technologies avances Advanced Schottky et Advanced low power Schottky (A pour advanced) mettent en oeuvre les progrs rcent (fin des annes 80) en matire de circuits intgrs bipolaires.
III.4.18
Dans le souci toujours plus marqu de favoriser la rapidit des composants (toujours plus vite !), la technologie F (F pour fast) apporte sa contribution par lemploi de transistors bipolaires plus rapides que la srie S avec une consommation 5 fois plus faible environ.
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III.4.19
VILmax VIHmin VOLmax VOHmin Tp (ns) Pd (mW) IILmax (mA) IIHmax (A) IOLmax (mA) IOHmax Icch(typ, mA) Iccl(typ, mA) Fmax (Mhz)
III.4.20
50
100
150
43
Canal n
D G B S
Canal p
D G B S
ID
ID
V GB
OFF ON
III.5.1.1 Alimentation Les circuits de la famille CMOS ne sont pas forcment aliments entre une tension positive fixe et la masse comme c'est le cas de la famille TTL, ils peuvent tre aliments entre une tension VDD et VSS quelconques en respectant les limites suivantes 3V < VDD-VSS < 18V. Les niveaux logiques haut et bas seront dfinis ultrieurement avec plus de prcision mais on peut dj dire que VOH VDD et VOL VSS.
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III.5.1.2 Temprature de fonctionnement La plage de temprature de fonctionnement est : [-40 , 85]C pour la srie commerciale [-55,125]C pour la srie militaire. III.5.1.3 Porte lmentaire de la famille CMOS
V
C'est l'inverseur reprsent sur la figure Fig. III.22 Vi = "L" = Vss VGS1 = - (VDD-VSS) < -3V Q1 Conducteur Q2 Bloqu VGS2 0
V i
DD
Q1 V o Q2
Vo = VOH =VDD
Vi = "H" = VDD
VGS1 0 VGS2 = (VDD-VSS) > 3V Q1 Bloqu Q2 Conducteur
V
SS
Vo = VOL = VSS III.5.1.4 Caractristique de transfert La tension de transition des circuits CMOS est de V +V l'ordre de VT = DD SS . Le circuit CMOS que nous 2 venons de voir ne possde pas un gain trs lev, par consquent, la caractristique de transfert n'est pas trs raide dans la rgion de transition (Erreur ! Source du envoi introuvable.). Des versions "bufferises" sont disponibles, sur ces circuits, on a rajout un amplificateur (buffer) deux tage la sortie (Fig. III.23), l'amplification dans la rgion de transition passe de 15 (sans buffer) 2500 (avec buffer). Si les portes sans buffer ont une caractristique de transfert non idale ce qui diminue leur immunit au bruit, elles ont l'avantage d'avoir un meilleur temps de propagation puisque constitues d'un seul tage. Un autre avantage de ces portes, est que si on les utilise en linaire pour raliser des amplificateurs ou des oscillateurs, la faiblesse du gain se manifeste par une stabilit accrue et des signaux de sortie plus "propres." III.5.1.5 Portes NAND et NOR On obtient les deux portes de base NAND et NOR en connectant les transistors MOS-FET soit en srie soit en parallle. Pour la porte NAND (fig. 3.19a), il suffit qu'une entre soit "L" pour que la sortie soit "H" car Q1 et Q2 en // 'OU'. Pour que la sortie soit
Vdd Vo
avec buffer
sans buffer
Vi Vss
VT
VDD Buffer
Q1 Vi Q2 Vo
VSS
Fig. III.23 : Inverseur CMOS avec Buffer
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"L" il faut que les deux entres soient "H" car Q3 et Q4 en srie 'ET'. Pour la porte NOR (fig. 3.19b), il suffit qu'une entre soit "H" pour que la sortie soit "L" et il faut que les deux entres soit "L" pour que la sortie soit "H".
VDD Vi1
Q1 Q2
VDD
Q1
Vi1
Vo Vi2
Q3
Vi2
Q2
Vo
Q3 Q4
Q4
VSS
Fig. III.24 : Porte NAND CMOS
VSS
Fig. III.25 : Porte NOR CMOS
VDD VSS
V DD
Vsa
Vdd 14
13
12
11
10
V SS
Fig. III.26 : Porte analogique
Cet interrupteur analogique command par un signal logique n'est pas rellement un circuit logique, Je l'ai quand mme cit dans ce chapitre car je n'aurai pas l'occasion de le faire dans un autre cours. III.5.2.1 Niveaux logiques l'entre On a vu sur la caractristique de transfert que le seuil de basculement se situe vers la moiti de la tension d'alimentation, cette valeur n'est pas tout fait exacte et le basculement Vo peut se faire un peut avant ou un peut aprs selon les portes et selon la temprature de fonctionnement. Pour la VDD porte NAND par exemple le seuil de basculement peut ne pas tre le mme si les deux entres sont relies ou si une entre est l'tat haut et on considre l'autre entre. VSS Vi On va dfinir une zone de basculement VSS VILmax VDD VIHmin V T (scurit) autour de cette tension de VI V I basculement idale, ce qui dfinit les
Fig. III.28 : Zone de basculement d'une porte CMOS
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valeurs limites des tensions d'entre VIL et VIH. On garantit alors que les conditions de fonctionnement, Vi < VILmax Vo = VOH Vi > VIHmin Vo = VOL Les plages constituant le niveau bas et le niveau haut sont donnes par :
VI = 30% de Us
Us est la tension d'alimentation : US = Vdd Vss exercice : On dispose d'une porte alimente entre VDD=+10V et VSS=5V, donner les valeur de VT , VILmax et VIHmin . Mme chose pour VDD=+7V et VSS=7V
III.5.2.2 Niveaux logiques la sortie Pour ce qui concerne la tension de sortie, elle varie beaucoup avec la charge comme on peut le voir sur les courbes de la figure Fig. III.29. Dans le cas o le courant de sortie Io est infrieur 1A, (charge = porte CMOS), on a : VOL = VSS VOH = VDD
Dans le cas de charges donnant lieu des courants Io plus important, il faut se rfrer aux courbes de sorties (Fig. III.29).
V OH
5 4 3 2 1 1 2 3
125
Vdd=5v Vss=masse 5 4
-55 25
VOL
125
25 -55
3 2 1 1 2 3 4 5
IOH
4 5
6 7 8
mA
IOL
mA
47
III.5.2.3 Immunit au bruit L'immunit au bruit est : Vn = VILmax - VOLmax = VI - VO Dans les conditions de charge normales (utilisation de circuits de la mme famille), l'immunit au bruit est bien meilleure que celle de la TTL. On a vu que dans ces conditions, la tension de sortie est voisine de la tension d'alimentation (dviation < 0.05V) et la tension de basculement de l'ordre de US/2, ce qui donne une immunit au bruit peine plus faible que US/2. On peut donc garantir une immunit au bruit voisine de : VN = 30% de Us La diffrence par rapport la TTL est que ici, on peut amliorer l'immunit au bruit on augmentant la valeur de la tension d'alimentation. III.5.2.4 Temps de propagation Le temps de propagation tp en CMOS dpend fortement de la tension d'alimentation et de la capacit de charge CL et de la temprature, comme le montre la figure Fig. III.30.
t
200
100 15V
C L(pF)
100 200 Fig. III.30 : Variation du temp de propagation
III.5.2.5 Consommation P(mw) La puissance statique consomme est quasiment Vo 1.5 nulle, car, que la porte soit l'tat haut ou l'tat bas, 1 un des deux transistors constituant un tage est Idd bloqu, il n'y a donc pas de 0.5 courant absorb par la Vi f(Hz) porte. (IDD < 4A). Quand la tension 1k 10k 100k 1M Us 2 d'entre est voisine de la Fig. III.31 : Consommation dynamique d'une porte CMOS moiti de la tension d'alimentation, on est dans la zone de transition, les deux transistors sont conducteurs, (un est entrain de se bloquer, l'autre de se dbloquer) un courant circule entre Vcc et la masse. Une autre source de consommation est que chaque transition, il faut charger/dcharger les capacits de structure. On dit alors que les circuits CMOS consomment pendant les transitions ou ont une consommation dynamique. La figure Fig. III.31 montre la variation du courant consomm lors d'une transition et la variation de la consommation avec la frquence d'un botier contenant 4 portes NAND . Notons que cette courbe est trace en fonction de la frquence avec une capacit de charge CL fixe. Si on augment CL, la consommation augmente aussi. III.5.2.6 Sortance Si des sorties CMOS sont connectes des entres CMOS, il n'y a alors pratiquement aucune charge de sortie en courant continue, la sortance n'est donc pas limite par cet aspect mais surtout par la capacit de charge qui ne doit pas dpasser 1 nF. Puisque chaque entre a une capacit max. de 7.5 pF, on obtient une sortance de 133. Mais sachant que la capacit de charge agit fortement sur le temps de propagation et sur la consommation dynamique, il est conseill de ne pas dpasser une sortance de 50.
48
49
Vcc D1 R1 R2 Q2
Vi
M1
Q3
inverseur d'entre
contre raction
Vo
La technologie BiCMOS regroupe les avantages de faible consommation et de fort taux d'intgration de la technologie CMOS et de vitesse et de "driving" levs de la technologie bipolaire. Les performances typiques sont : tp 2-3 ns ICCmax/100MHz 35 mA IOL 64 mA IOH 32 mA
III.5.5.1 Considrations sur la consommation Il y a deux aspects de base considrer pour le calcul de la puissance consomme par un circuit logique, la puissance statique et la puissance dynamique. La puissance statique est calcule en utilisant la valeur du courant Icc fourni dans la fiche technique qui correspond au courant consomm par le circuit non charg La puissance dynamique est due la charge et I CC (mA) la dcharge des capacits internes et des capacits 180 de charge externes. C'est cette puissance 160 advanced Bipolar dynamique qui reprsente la majeure partie de la 140 puissance consomme. La figure Fig. III.36 illustre 120 la variation de cette puissance en fonction de la 100 frquence pour les trois technologies. 80 L'utilisation des transistors bipolaires dans 40 l'tage de sortie prsente un double avantage. 20 advanced BiCMOC Premirement, la dynamique de la tension de f (MHz) 20 40 60 80 100 sortie U=VOH - VOL est plus faible que celle de la Fig. III.36 : Icc en fonction de la frquence CMOS ce qui rduit la consommation dynamique due la capacit de charge Wdyn = CL U2 f Deuximement, le transistor bipolaire a la proprit de passer l'tat bloqu d'une faon plus efficace que le transistor MOS, ceci rduit le courant de fuite qui passe de Vcc la masse
60
advanced CMOS
50
pendant le basculement. La combinaison de ces deux proprits rduit la consommation de puissance en haute frquence. III.5.5.2 Caractristique d'entre Les circuits de la famille ABT sont conus pour tre compatibles avec la famille TTL. Le seuil de basculement en entre se situe entre 0.8V et 2 V, il est typiquement de 1.5V. L'tage d'entre est constitu d'un inverseur CMOS (Fig. III.34) pour rduire le courant et la capacit d'entre afin de minimiser la charge globale du Bus qui distribue les signaux tout les circuit d'un systme numrique. Avec cet tage d'entre CMOS, la tension de basculement serait de Vcc/2=2.5V, pour la ramener 1.5V, on utilise un circuit de chute de tension (D1 et Q1) pour abaisser la tension d'alimentation de l'tage d'entre. III.5.5.3 Caractristique de sortie La figure Fig. III.34 montre un schma simplifi de l'tage de sortie de la famille ABT. Son fonctionnement et trs similaire celui de la famille TTL. Si le transistor M1 est conducteur, le courant travers R1 et M1 fait conduire Q4 et engendre un niveau bas la sortie. En mme temps, la tension sur la base de Q2 est suffisamment faible pour que le Darlington soit bloqu. Si M1 est bloqu, Q4 l'est aussi. Le Darlington conduit l'aide du courant de R1 et engendre un niveau haut en sortie. La rsistance R2 limite le courant de sortie IOH .
La diode D1 vite le retour du courant vers Vcc dans le cas d'applications avec mise hors tension partielle de sous-ensemble de circuits.
En plus de la rduction de l'excursion de la tension de sortie ce qui diminue la consommation dynamique, l'utilisation de transistors bipolaires dans l'tage de sortie augmente le "driving capability" des circuits qui peuvent ainsi fournir un courant de sortie important sans une dgradation notable de la tension de sortie. La figure Fig. III.37 donne les caractristiques de sortie pour l'tat bas et l'tat haut.
V OL (V)
0.8 0.6 0.4 0.2
V OH (V)
6 5 4 3 2 1
0 20 40 60 80
I OL(mA)
-100
-80
-60
-40 -20
I OH (mA)
Les valeurs typiques de IOL est de 64 mA et celle IOH est de 32 mA. Cependant d'aprs les courbes de la figure Fig. III.37, on voit que la technologie ABT peut fournir jusqu' 80 mA pour les deux courants.
51
Les familles HC, AHC, et AC permettaient dj l'utilisation d'une tension d'alimentation infrieure 5V (jusqu' 2V pour HC et AHC et 3 V pour AC). Mais la diminution de Vcc diminue la vitesse de ces circuit et leur driving capability . Le tableau ci-dessous illustre cette constatation. HC245 Vcc=4.5V Vcc=2V TPLH type 15 ns 40 ns TPHL type 26 ns 130 ns IOH max -6 mA -20 A IOL max 6 mA 20 A (TPLH type VOH spcifie jusqu') AHC245 Vcc=4.5V Vcc=3.3 V 5.5 ns 8.5 ns -8 mA 8 mA 8.3 ns 13.5 ns -4 mA AC245 Vcc=4.5V Vcc=3.3 V 3.5 ns 5 ns 7 ns 9 ns -24 mA -12 mA 24 mA 12 mA
Il tait donc ncessaire de dvelopper de nouvelles familles logiques offrant de meilleures performances en dpit d'une faible tension d'alimentation.
52
III.5.6.1 Caractristiques typiques Les circuits des familles LV, LVC, ALVC, LVT et ALB ont t dvelopp pour une tension d'alimentation typique de 3.3 V. Ce sont des amliorations des familles HC, AC et ABT, elles ont donc une structure interne trs voisine.
LV LVC ALVC LVT ALB Famille (5V) HC AC BCT & ABT AC correspondante Procd CMOS 2.0 m CMOS 0.8 m CMOS 0.6 m BiCMOS 0.8m BiCMOS 0.6m Vcc min 2V 2.7 V 2.3 V 2.7 V 3.0 V Input TTL-compatible Input accepte TTL 5V Output TTL-compatible Vcc 2.7V .. 5.5V 2.7V .. 3.6V 2.3V .. 3.6V 2.3V .. 3.6V 3.0V .. 3.6V Input threshold Vcc/2 Vcc/2 Vcc/2 1.4V None voltage Typ. = 1.65V Typ. = 1.65V Typ. = 1.65V Output VOH Vcc Vcc Vcc Vcc Vi-0.2V Voltage VOL 0V 0V 0V 0V Vi+0.2V Output IOH -8 mA -24 mA -24 mA -32 mA -25 mA Curent IOL 8 mA 24 mA 24 mA 64 mA 25 mA Maximum ICCH 20 A 20 A 40 A 190 A 5.6mA/buffer Static ICCL 20A 20 A 40 A 5 mA 5.6mA/buffer Curent ICCZ 20 A 20 A 40 A 190 A 0.8 mA Propagat. Typ. 9.0 ns 4.0 ns 2.2 ns 2.4 ns Delay Max 14.0 ns 6.5 ns 4.0 ns 3.9 ns
Pour plus d'information voir : "Design Considerations for logic products SDYAE01" de Texas.
ALVT
LVT ABT
BCT 74F
5V 3.3V
ALB
ALVC
LVC AC/ACT
AHC 10
LV 15 20
HC/HCT
25 ns
53
Chapitre IV:
IV.1 Les multiplexeurs
Pour choisir une voie parmi N, il faut n entres d'adressage avec la relation 2n N . A chaque instant la sortie S est gale (connecte) l'entre E "pointe" par le mot adresse An-1 ... A1A0. 1 MXR 1/4 a 4 entres + 2 entres d'adresse 1 MXR 1/8 a 8 entres + 3 entres d'adresse 1 MXR 1/10 a 10 entres + 4 entres d'adresse 1 MXR 1/16 a 16 entres + 4 entres d'adresse
Exemple : Multiplexeur 1 parmi 4 (1/4) Faisons la synthse d'un multiplexeur 4 entres E0, E1, E2 et E3. et 2 entres adresse A0 et A1 . L'expression logique de la sortie est : (Fig. IV.2a) S = E0 A0 A1 + E1 A0 A1 + E2 A0 A1 + E3 A0 A1 Pour raliser des multiplexeurs qui ont un grand nombre d'entres, on peut utiliser de "petits" multiplexeurs monts en pyramide. (Fig. IV.2b)
E0 E1 E2 E3 E4 E5 E6 E7 E8 E9 E 10 E 11 E 12 E 13 E 14 E 15
E
0
1/4
E
1
E
2
1/4
Fig. IV.2
A2
A3
54
D'une manire gnrale, pour choisir un mot de M bits parmi N mots, il faut M multiplexeurs permettant de choisir une entre parmi N. Chaque multiplexeur a n bits d'adresse tels que 2n
N.
S7 S6 S5 7 6 5 4 3 A7 A6 A5 B7 B6 B5 C7 C6 C5 D7 D6 D5 D A4 3 D3 D2 D1 D A0 3 C4 C3 C2 C1 C0 B4 B3 B2 B1 B0 A4 A3 A2 A1 A0 2 1 0 S4 S3 S2 S1 S0
MXR 1/4
A0 A1
S3 S2 S1 S0 3 2 1 0 A3 A2 A1 B3 B2 B1 C3 C2 C1 D3 D2 D1 E3 E2 E F3 F2 F1 G3 G2 G1 H3 H2 H1 H A0 3 A0 A1 A2 G0 F0
1
A0
B0
C0
MXR 1/8
D A0 3
E0
55
E0 E1 E2 E3 E4 E5 E6 E7
E E E E E E E E
15 14 13 12 11 10 9 8
74LS151
S
E E E E E E E E
7 6 5 4 3 2 1 0
E A3A A A
Le dmultiplexeur est le circuit complmentaire du multiplexeur. Il a une entre et plusieurs sorties ainsi qu'un certain nombre d'entres d'adresse. La sortie "pointe" par l'adresse est connecte l'entre. Les autres sorties peuvent tre soit l'tat bas soit l'tat haut.
A1 0 0 1 1
A0 0 1 0 1
S3 0 0 0 E
S2 0 0 E 0
S1 0 E 0 0
S0 E 0 0 0
S0 E S1 S2 S3
S0 S1 S2 S3
S0
S1 S2 S3
A 1
A 1
A 0
A 1
A 0
56
Le schma de Fig. IV.8b montre un dmultiplexeur avec entre de validation, G=0 toutes les sortie sont "L' l'tat de E et des adresses. G=1 Le circuit fonctionne en dmultiplexeur normal.
Etudions maintenant un DMXR 1/4 dont les sorties non slectionnes sont l'tat haut. Si on rajoute des inverseurs la sortie du DMXR de Fig. IV.8a (ce qui revient remplacer les AND par des NAND), les sorties sont slectionnes sont "H" mais la sortie slectionne est gale au complment de E, il faut donc inverser l'entre aussi. On obtient le DMXR de la figure Fig. IV.8c
S1 S2 S3
S1 S2 S3
A1
A0
(a)
A1
Fig. IV.9 : Dcodeur
A0
(b)
G0 G1 74154
S0 S1 S2 S3 S4 S5 S6 S7 S8 S9 S 10 S 11 S 12 S 13 S 14 S 15
Le 74154 est dcodeur / dmultiplexeur 1/16 avec 4 bits d'adresse et deux entres qui servent de validation ou d'entre logique dans le cas d'utilisation en dmultiplexeur. Le fonctionne en dcodeur est obtenu pour G0=G1= "L". Le fonctionnement en dmultiplexeur est obtenu en prenant une des deux entres G comme entre logique, l'autre entre tant la masse. Dans le cas G0 = G1 = "H", toutes les sorties sont "H".
57
Les comparateurs Logiques dits aussi circuits d'identification permettent de tester l'galit de deux nombres. A = B S=1, A B S=0. Deux nombre A = an...a1a0 et B = bn ... b1b0 sont gaux si tous les bits du mme poids sont gaux. Etudions un circuit de comparaison entre deux bits : ai = bi si=1, ai bi si=0.
ai
bi 0 1
0 1 0
1 0 1
Si = ai bi + ai bi = ai + bi
ai bi
Si
So
S = a 0 b 0 . a 1 b1 ... a n b n
Son schma est reprsent sur Fig. IV.13
a1 b1
S1
an bn
Sn
74LS85
58
Chapitre IV: CIRCUITS COMBINATOIRES USUELS Son fonctionnement est illustr dans le tableau ci-dessus :
OA>B = 1, OA<B = 0, OA=B = 0 OA<B = 1, OA>B = 0, OA=B = 0 OA=B est connecte IA=B , pour les autres voir tableau
Les E/S de cascadage permettent de raliser des comparateurs de mots de longueur quelconques sans l'utilisation de circuits supplmentaires (Fig. IV.14). Le comparateur de poids faible doit avoir IA=B=1, IA>B=0, IA<B=0, Pour les autres, les entres de cascadage sont relies au sorties du comparateur prcdent
A0 A1 A2 A3 B0 B1 B2 B3 A4 A5 A6 A7 B4 B5 B6 B7 An-4 An-3 An-2 An-1 B -4 B -3 B -2 B -1
74LS85
74LS85
74LS85
0
Fig. IV.14 : Comparaison de deux mots de plus de 4 bits chacun
Le schma ci-dessous illustre la technique de cascadage parallle qui permet de rduire le temps de comparaison. Lexemple montre la comparaison de 2 mots de 24 bits. Le cascadage classique aurait produit un temps de comparaison de 6 fois le dlai dun comparateur, avec la mthode parallle on rduit ce temps seulement 2 dlais.
59
r1 ro a2 a1 ao b2 b1 bo s2 s1 so
Quand on additionne "manuellement" deux mots n bits A et B, on refait n fois l'addition des bit du mme poids en faisant attention de ne pas oublier d'inclure dans cette addition le reste de l'addition prcdente. Donc la ralisation d'un additionneur de deux mots revient cascader des additionneurs 3 bits. Faisons l'tude d'un additionneur lmentaire de 3 bits.
b i a i r i-1
biai
si
ri-1
0 00 0 1 01 1 0 11 0 1 10 1 0 biai
ri
ri-1
0 1 00 0 0 01 0 1 11 1 1 1 10 0
ri si
si = ri 1 ai bi + ai bi + ri 1 ai bi + ai bi si = ri 1 ai bi + ri 1 ai bi si = ai bi ri 1
ri = ai bi + ai bi ri 1 + ai bi ri 1 ri = ai bi + ri 1 (ai bi )
bi a
i
Pour l'expression de ri, on a fait exprs de ne pas choisir la fonction la plus simple sur la table de Karnaugh afin d'avoir le terme aibi en commun avec l'expression de si ce qui permettra une ralisation plus conomique (Fig. IV.16).
i-1
La figure Fig. IV.17 montre un additionneur 4 bits. Sur une machine qui a des registres de 4 bits, si le bit r3 est gal 1, il est perdu, il y a dpassement de capacit (overflow). Ce genre d'additionneur est dit propagation de la retenue, car chaque tage doit "attendre" que l'tage prcdent "termine" son calcul pour lui fournir le reste. Plus le nombre de bits est grand plus le dlai de calcul est important, pour cette raison ce genre de circuit n'est guerre utilis dans des applications professionnelles.
si
re
r2 r3 s
3
r1 s
2
r0 s
1
60
b3 a 3
b2 a 2
b1
a1
bo
ao
re
calcul calcul calcul calcul
r3
r2
r1
r0
r3
Si on note Gi = ai bi Pi = ai +bi on a : ri = Gi + Pi .ri-1 Gi est appel terme de gnration de retenue car si ai = bi = 1, Gi = 1 et on a une retenue indpendamment de ce qui ce passe sur les tages prcdents. Pi est appel terme de propagation de la retenue, car s'il est gal 1 (ai =1 ou bi=1), la retenue de l'tage prcdent est propage. On dtermine aisment l'expression de ri au nivaux de chaque tage en partant du premier tage. La premire retenue (retenue entrante) injecte dans l'additionneur par un autre additionneur ventuel est note re. ro = G o + P o re r 1 = G 1 + P 1 r o = G 1 + P 1G0 + P 1P0 r e r2 = G2 + P2 r1 = G2 + P2G1 + P2P1G0 + P2P1P0 re r 3 = G 3 + P 3 r 1 = G 3 + P 3G 2 + P 3P2G1 + P 3P2P1G0 + P3P 2P 1P0 r e
Le calcul d'une retenue ri quel que soit son rang ncessite toujours trois tages logiques
b1 bo
a 1 a o re
7482
Le 74LS83A est un additionneur retenue anticipe de deux mots de 4 bits. Il correspond au schma de la figure Fig. IV.18.
r1
s1 s o
61
A3 A2 A1 A0 B 3 B 2 B 1 B 0 Re C0 C1 C2 S3 S2 S1 S 0 OVR Rs
S
Fig. IV.20 : Unit arithmtique et logique
C2 C1 C0 0 0 0 0 0 1 0 1 0 0 1 1 1 0 0 1 0 1 1 1 0 1 1 1
Opration ralise S = 0000 S = B moins A S = A moins B S = A plus B S=A+B S=AB S=A.B S = 1111
AC
c
CC
d (c)
(b)
(b) : cathode commune, Fig. IV.21 : Afficheur sept segments
Les afficheurs cathode commune se commandent par niveau haut et ceux anode commune se commandent par niveau bas. Les nombres afficher sont cods en BCD, chaque digit est cod en binaire sur 4 bits. Le rle du dcodeur BCD-7segment et de gnrer partir du code binaire DCBA d'un chiffre, la configuration adquate des entre a, b, c, d, e, f et g de l'afficheur afin d'allumer les LEDs qui forment le chiffre considr.
62
On obtient les expressions suivantes pour les diffrents A segments ce qui donne le dcodeur reprsent sur la figure Fig. IV.22.
a = B + D + AC + AC b = C + AB + AB c = B + A+C d = D + AB + BC + AC + ABC e = AB + AC f = D + C + AB g = AB + BC + BC + D
Les chiffres gnrs par ce dcodeur sont : . Il parait vident que ce dcodeur ne doit tre utilis que pour des nombres d'entres < 9. On peut tendre l'utilisation de ce genre de dcodeur en affectant des symboles (caractres) aux combinaisons d'entre 10,11,12,13,14 et 15. On peut par exemple tudier un dcodeur BCH-7segment
C b c
d e f
g
Fig. IV.22 : Dcodeur BCD-7segments pour afficheurs CC
63
(Hexadcimal cod en binaires), ce dcodeur gnrera les fontes suivantes : . Le tableau ci-dessous fournit l'tat des segments d'un afficheur AA pour les diffrentes combinaisons d'entre. D 0 0 0 0 0 0 0 0 1 1 1 1 1 1 1 1 C 0 0 0 0 1 1 1 1 0 0 0 0 1 1 1 1 D 0 0 1 1 0 0 1 1 0 0 1 1 0 0 1 1 A 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 Dec 0 1 2 3 4 5 6 7 8 9 A B C D E F a 0 1 0 0 1 0 0 0 0 0 0 1 0 1 0 0 b 0 0 0 0 0 1 1 0 0 0 0 1 1 0 1 1 c 0 0 1 0 0 0 0 0 0 0 0 0 1 0 1 1 d 0 1 0 0 1 0 0 1 0 0 1 0 0 0 0 1 e 0 1 0 1 1 1 0 1 0 1 0 0 0 0 0 0 f 0 1 1 1 0 0 0 1 0 0 0 0 0 1 0 0 g 1 1 0 0 0 0 0 1 0 0 0 0 1 0 0 0
a = ABC D + ABC D + ABCD + ABCD e = BC D + ABC + AD b = ABC + ACD + ABC D + ABD c = ABC D + ACD + BCD d = ABC D + ABCD + ABC D + ABC f = AC D + ABCD + BC D + AB D g = ABCD + BC D + ABC D
b
R
g
R
a b
g
Fig. IV.23 : Pilotage d'un afficheur AC
64
on a
R=
Vcd VD VOLn I dn
a
Dcodeur
b Dcodeur g
R R R
a b
A B C D
BI 7449
a b c d e f g
7446/47/48
65
Ce sont des dcodeurs sortie collecteur ouvert commande par niveau bas, la tension Vcd d'alimentation des LED peut tre suprieure la tension d'alimentation Vcc=5v du dcodeur. Le brochage est reprsent sur la figure Fig. IV.26 .
Vcc 2K
74LS47
sortie
C'est un dcodeur sortie 2 tats commande par niveau haut. Il est conu pour attaquer directement les LEDs de l'afficheur sans rsistances extrieures supplmentaires. L'tage de sortie (Fig. IV.27) est dot d'une rsistance de 2K. Ceci en fait un dcodeur facile utiliser mais le courant de sortie de l'ordre de 2 mA reste assez faible et l'clairement obtenu sur la majorit des afficheurs est insuffisant.
Le brochage est le mme que celui du 7446/47 (Fig. IV.26). Les broche LT, RBI et BI/RBO fonctionnent de la mme faon sur les dcodeur 7446,7447 et 7448 :
L'entre LT permet de tester les LEDs de l'afficheur en les allumant tous. L'entre RBI permet d'teindre l'afficheur quand son contenu est gal zro, ceci dans le but de ne pas afficher les zros de gauche d'un nombre plusieurs digits. 00012458 12458 RBI 0 N 0 , il est affich et RBO = 1 N = 0, l'afficheur est teint et RBO passe 0 1 Le nombre d'entre est affich, y compris le zro, RBO = 1. La broche BI/RBO peut fonctionner soit en entre BI (Blanking input) soit en sortie RBO
Le schma de la figure Fig. IV.28 montre comment connecter les dcodeurs pour que les zros de gauche ne soient pas affichs.
LT RBI
D C B A RBO
LT RBI
D C B A RBO
LT RBI
D C B A RBO
LT RBI
D C B A RBO
g f e d c b a
g f e d c b a
g f e d c b a
g f e d c b a
Fig. IV.28 : Configuration permettant d'effacer les zros de gauche avec les dcodeur 7446/47/48
7449
A B C D BI a b c d e f g
C'est un dcodeur (14 broches) sortie collecteur ouvert commande par niveau haut. L'alimentation Vcd des lampes doit tre gale l'alimentation Vcc du dcodeur. L'entre BI permet quand elle est "L" d'teindre l'afficheur l'tat des entres. IOLmax = 8 mA (trop faible)
66
Chapitre V:
V.1 Les Bascules
V.1.1 La Bascule RS
S R
Q QN
S R 0 0 1 1 0 1 0 1
Q mmoire 0 1 Indtermin
R
V.1.2 La Bascule RSH
QN
H = 1, Bascule fonctionne normalement, les sorties suivent les entres (selon la table de vrit). Nous dirons que la bascule est transparente ou quelle a les yeux ouverts H = 0, la bascule passe en tat mmoire. Les sorties restent bloques dans le mme tat et ne suivent pas les entres, on dit quelles sont latchs. Nous dirons aussi que la bascule est opaque ou quelle a les yeux ferms
67
Utilisation de dtecteur de front sur lentre Horloge Utilisation de la structure matre esclave
J H
Dtecteur De front
H K /Q
H H
H J J Clk K Q Q 0 0 1 1 K Q 0 1 0 1 0 Observation
68
J H K Q Q J H K Q Q
Bascule ragissant sur Bascule ragissant sur niveau haut de H (latch) niveau bas de H (latch)
Bascule ragissant sur Bascule ragissant sur front montant de H front descendant de H
69
Esclave transparent Matre Opaque Transfert des sorties du matre vers la sortie
En analysant cette structure, on constate que les entres ne sont rpercutes sur les sorties que pendant le front descendant de lhorloge
V.1.9 Bascule D
D Clk Q Q H D Q 0 1 0 1 Observation Sortie suit D D J/S Clk K/R Q Q
Pr J H K C Q Q
On remarquera que cet exemple correspond des entres de forage actifs au niveau bas :
70
Pr 0 0 1 1
C Q 0 Interdit Forage simultan 0 et 1 1 1 Sortie force 1 0 0 Sortie force 0 1 libre Bascule fonctionne normalement
Clk A 3
D Q
A2
A1
A0
Clk
Clk
D Q
Clk
D Q
Clk
D Q
Q3
Q2
Q1
Q0
Exemple du commerce :
71
D Q
D Q
D Q
D Q
Q3
Q2
Q1
Q0
J/ S Clk K/R
J/ S Clk K/R
J/ S Clk K/R
Clk
Fig. V.3 : Registre dcalage bascules JK ou RS, 4 bits entre srie sortie parallle / srie
A ES
(SS)
D Clk
D Clk
D Clk
D Clk
Clk
Fig. V.4 : Registre dcalage bascules D ,4 bits entre srie sortie parallle / srie
Un registre dcalage est obtenu comme le montre la figure Fig. V.3 par la connexion de plusieurs bascules J-K ou R-S, ou comme le montre la figure Fig. V.4 par l'association de plusieurs bascule D. A chaque coup d'horloge (en gnral front montant), la sortie de chaque bascule prend la valeur de la sortie de la bascule qui la prcde. ES est l'entre srie. Le mot ABCD constitue la sortie parallle et SS est la sortie srie. Diffrents genres de registres dcalage existe : Dcalage droite Dcalage gauche Dcalage droite / gauche Entre srie sortie srie Entre srie sortie parallle / srie Entre parallle sortie srie entre parallle sortie parallle ...
72
QB
QC
QD
H A B C D
L'entre D de chaque bascule est prcde d'un multiplexeur 1 parmi 2. Si l'entre S/L (Shift / Load) est "H", on Di = Qi-1, au coup d'horloge, il y a dcalage droite. Si S/L est "L", Di = bit de poids i du nombre d'entre ABCD, au coup d'horloge, Le nombre ABCD est charg dans QAQBQCQD. Parmi les application de ce genre de registre on trouve la conversion srie-parallle ou parallle srie. Dans le premier cas, le registre est plac en mode dcalage (S/L=1), on charger le registre en srie (4 coups d'horloge sont ncessaires), et on vient lire le nombre de sortie QAQBQCQD. Dans le deuxime cas, on commence par charger le nombre d'entr ABCD dans le registre (S/L=0 suivi d'un coup d'horloge), puis on repasse en mode Chargement Synchrone dcalage (S/L=1) et on envoie une suite de 4 coups d'horloges, chaque coup d'horloge, un bit est disponible sur la sortie srie = QD. Le mode de chargement parallle dcrit ci-dessus est dit chargement Clk synchrone, car le chargement se fait au front d'horloge qui suit le passage S/L de S/L "L". Le chargement est synchrone avec l'horloge. Il arrive que Chargement certaines applications ncessitent que le chargement parallle se fait au Asynchrone moment ou S/L passe "L" sans attendre le front d'horloge, on parle alors d'un chargement asynchrone. QA QB QC QD
ES
c H S/L
73
J H
J H
J H
J H
H
1
Les compteurs asynchrones son obtenu par association de bascule J-K comme le montre la figure Fig. V.7 Toutes les bascules ont leurs entres J et K forces 1, il en rsulte qu' chaque coup d'horloge, leurs sortie changent d'tat. Pour ce qui concerne l'horloge, la "premire" bascule, celle dont la sortie constitue le LSB, reoit l'horloge externe. Les autres bascules, reoivent chacune sur son entre horloge, la sortie de la bascule (prcdente) de poids juste infrieur. Le chronogramme de la figure Fig. V.8 montre l'volution du compteur en fonction du temps (de l'horloge).
H A B C D
0 0 0 0 1 0 0 0 1 0 0 1 1 0 0 0 0 1 0 1 0 1 0 0 1 1 0 1 1 1 0 0 0 0 1 1 0 0 1 0 1 0 1 1 1 0 1 0 0 1 1 1 0 1 1 0 1 1 1 1 1 1 1 0 0 0 0 1 0 0 0
Dcimal 0
10
11
12
13
14
15
Les compteurs ainsi construits sont dits asynchrones car, chaque coup d'horloge les bascules ragissent l'une aprs l'autre. Chacune doit attendre que la bascule prcdente lui dlivre l'information horloge. Les bascules ne sont pas A synchronises sur l'horloge qui d'une certaine faon constitue la B commande du systme.
tats transitoires
Le fait que toutes les bascules ne changent pas d'tat C simultanment, il apparat des tats transitoires fugitifs chaque D fois qu'on passe d'un tat un autre. Si on note Tp le temps de propagation de chaque bascule, examinons en dtail ce qui se Tp Tp Tp produit quand on passe de l'tat 7 l'tat 8. (Fig. V.9). Quand A passe 0, B en fait de mme mais seulement aprs un retard Tp, il en rsulte un tat 0110=6 qui va exister pendant Tp. De la mme faon, quand B passe 0, C en fait de mme mais aprs un retard Tp, il en rsulte l'tat transitoire 0100=4. Quand C passe 0, D passe 1 mais aprs Tp, il en rsulte l'tat transitoire 0000=0. On remarque donc que pendant le changement d'tat 7 8, le systme en ralit passe par la squence suivante : 7 6 4 0 8 .
Fi
74
En gnral, ceci n'est pas trs gnant car les tats transitoires durent trs peut de temps. Mais dans certains cas, on est oblig d'utiliser d'autres compteurs qui ne prsentent pas cet inconvnient.
H
1
H
K Q
1
H
K Q
1
H
K Q
1
H
K Q
H A B C
0 0 0 1 1 1 1 0 1 1 1 1 0 1 1 0 0 1 1 1 1 0 1 0 1 0 1 1 0 0 1 0 0 0 1 1 1 1 0 0 1 1 0 1 0 1 0 0 0 1 0 1 1 0 0 1 0 0 1 0 0 0 0 0 0 0
D 0 Dcimal 0
15
14
13
12
11
10
Une deuxime mthode consiste prendre les sorties du compteur sur les sorties inverses des bascules (Fig. V.12 et Fig. V.13)
1 1 1 1
H
1
H
K Q
1
H
K Q
1
H
K Q
1
H
K Q
75
0 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15
D 0 0 0 0 0 0 0 0 1 1 1 1 1 1 1 1
C 0 0 0 0 1 1 1 1 0 0 0 0 1 1 1 1
B 0 0 1 1 0 0 1 1 0 0 1 1 0 0 1 1
A 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1
D
1 1 1 1 1 1 1 1 0 0 0 0 0 0 0 0
C
1 1 1 1 0 0 0 0 1 1 1 1 0 0 0 0
B
1 1 0 0 1 1 0 0 1 1 0 0 1 1 0 0
A
1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 15 14 13 12 11 10 9 8 7 6 5 4 3 2 1 0
1 j
H
1 k Q 1 k Q 1 k Q 1 k Q
U/D
A 1 J >H 1 K Q 1 J >H 1 K Q
B 1 J >H 1 K Q
C 1 J >H 1 K Q
H U/D
76
Compteur [5]
C
Compteur [6]
C
Pour ce qui concerne les compteurs synchrones, le problme ne se pose pas, car la squence de comptage est prise en considration lors de la synthse des compteurs.
Compteur
Compteur
[16]
H
compteur [256]
[16]
Compteur
Compteur
[10]
H
compteur BCD [100]
[10]
B C
Compteur
B C
Compteur
B C
Compteur
B C
Compteur
[10]
H
compteur BCD
[6]
[60]
[10]
[6]
Fig. V.17 : Compteur des secondes ( gauche) suivi du compteur des minutes
77
Pour la synthse des compteurs synchrones, on va prsenter la table de vrit de la bascule J-K d'une faon un peut diffrentes (Fig. V.18). Pour diffrentier "un peut" des compteurs asynchrones, on va prendre des bascules ragissant sur front montant.
JA
BA DC
JB
BA DC
JC
BA DC
JD
BA DC
00 01 11 10
00 01 11 10 1 x x 1 1 1 1 x x x x x x 1 1 1
00 01 11 10 0 0 0 0 1 x 1 x 1 x 1 x x x x x
00 01 11 10
00 01 11 10
00 01 11 10 0 0 1 0 x x 0 x x 0 x x 1 x x 0
00 01 11 10 0 0 x x 0 0 x x 0 0 1 0 x x x x
00 01 11 10
JA = 1
JB = A
JC = AB
JD = ABC
78
KA
BA DC
KB
BA DC
KC
BA DC
KD
BA DC
00 01 11 10 x x x x 1 1 1 1 1 1 1 1 x x x x
00 01 11 10 x x x x x x x x 1 1 1 1 0 0 0 0
00 01 11 10 x 0 x 0 x 1 x 0
00 01 11 10 x x 0 0 x x 0 0 x x 1 0 x x 0 0
00 01 11 10
00 01 11 10
00 01 11 10
00 01 11 10
x x x x 0 0 1 0
KA = 1
A
KB = A
B
K C = AB
C
KD = ABC
B
J
H
J
H
J
H
J
H
1 H
V.4.6.2 Gnralisation Compteur synchrone : Ja = Ka = 1 Jb = Kb = A Jc = Kc = AB Jd = Kd = ABC Jn = Kn = Q0Q1Q2 Qn-1 Dcompteur synchrone : ja = ka = 1 jb = kb = A jc = kc = A B jd = kd = A B C jn = kn = Q0Q1Q2 Qn-1
1 1 H
J H K
Q Q
J H K
Q Q
J H K
Q Q
J H K
Q Q
79
A
DIR
J 1 H K H
Q M Q
J H K
Q M Q
J H K
Q M Q
J H K
CLR
Figure V-2 : Compteur Dcompteur Synchrone
A DI 1 J > 1 K H Q J > K Q
B J > K Q
C J > K
QA
DIR
QB
QC
QD
J 1 H K H
C
Q M Q
P
J H K
C
Q M Q
P
J H K
C
Q M Q
P
J H K
C
Q Q
P
CLR L
80
JA
BA DC
JB
BA DC
JC
BA DC
JD
BA DC
00 01 11 10
00 01 11 10 1 x x 1 1 x x 1 x 1 x x x x x x
00 01 11 10
00 01 11 10 0 1 x x 0 1 x x x 0 x 0 x x x x
00 01 11 10
00 01 11 10 0 0 1 0 x x x x x 0 x 0 x x x x
00 01 11 10
00 01 11 10 0 0 0 0 0 0 1 0 x x x x x x x x
JA = 1
KA
BA DC
JB = AD
KB
BA DC
JC = AB
KC
BA DC
JD = ABC
KD
BA DC
00 01 11 10
00 01 11 10 x 1 1 x x 1 1 x x x x 1 x x x x
00 01 11 10
00 01 11 10 x x 1 0 x x 1 0 x x x x x x x x
00 01 11 10
00 01 11 10 x x x x 0 0 1 0 x 0 x x x x x x
00 01 11 10
00 01 11 10 x x x x x x x x x 0 x 1 x x x x
KA = 1
A
KB = A
B
K C = AB
C
KD = A
D
J
H
J
H
J
H
J
H
1 H
81
A B C
A B C
A B C
A B C
H H
CTR0
CTR1
CTR2
CTR3
Il faut quun compteur ne sincrmente que lors du dbordement du compteur prcdent. On va rajouter chaque compteur une entre de validation V et une sortie de retenue R Lentre de validation V permettra de le contrler : V=1 Comptage, V=0 arrt
La sortie de retenue R passe 1 pour indiquer que le compteur est arriv en fin de cycle. Compteur 4 bits, N=15 R=1, N15 R=0 Compteur par 10, N=9 R=1, N9 R=0
A
V
D
R
J H K
J H K
J H K
J H K
A B C
A B C
A B C
A B C
H H
CTR0
CTR1
CTR2
CTR3
82
Chapitre VI:
LES MEMOIRES
Une mmoire est un dispositif capable d'enregistrer, de conserver et de restituer des informations codes en binaire.
On distingue les RAMs statiques et les RAMs dynamiques : - Le taux d'intgration des RAM statique est assez faible et leur prix de revient (au Mbits) reste relativement lev, par contre, leur temps d'accs est faible. Elles sont utilises dans les mmoires caches (interne et externe) - Le taux d'intgration des RAM dynamique est lev et leur prix de revient (au Mbits) est plus faible mais leur temps d'accs est assez lev. Elles sont utilises dans la mmoire centrale.
83
T3 T3 T4 T1 T2
T4
T1
T2
84
Quelque soit le type de mmoire, les cellules son L0 organises en matrice XY. Une cellule est repre par son dcodeur numro de ligne et son numro de colonne qui constituent ce L1 qu'on appelle l'adresse de la cellule. L'exemple de Fig. VI.2 lignes L2 illustre l'exemple d'une mmoire 16 bits, organise en 4 L3 lignes et 4 colonnes. En utilisant des dcodeurs, on a besoin de deux bits d'adresse A1A0 Pour slectionner une ligne, et de deux bits d'adresse A3A2 pour slectionner une colonne, soit Dcodeur colonnes une adresse globale de 4 bits. Donc en gnral pour une mmoire de capacit N bits, il faut n bits d'adresses tels que A3 A2 A1 Ao N=2 n . Fig. VI.2 : structure matricielle Un dcodeur est un circuit numrique qui a n entres n d'adresse et N = 2 sorties. Les entres d'adresse 0 0 permettent de slectionner une seule sortie. Selon la 1 1 nature du dcodeur utilis, la sortie slectionne passe 2 2 l'tat logique "1" ou "0", toutes les autres sorties sont 3 3 dans l'tat logique contraire. La figure Fig. VI.3 montre la convention de dessin pour faire la diffrence entre les A1 A0 A1 A0 deux types de dcodeur. sortie slectionne = 1 sortie slectionne = 0 Le schma de Fig. VI.4 illustre l'exemple d'une RAM Fig. VI.3 : convention de dessin pour dcodeur statique 16 bits organise en matrice 4 x 4. Si on applique une adresse A3A2A1A0 = 0110. A1A0 = 10 La sortie 2 dcodeur colonne est mise "1" ce qui rend T7 et T8 conducteurs, on a accs toutes les cellules de la (double) colonne n 2 (2, 6, 10 et 14). Or,. A3A2 = 01 La ligne 1 est mise "1", seul le contenu de la cellule 6 est connecte la double colonne n 2 qui l'achemine vers la sortie travers les transistors T7 et T8. L'criture se fait de la mme faon en utilisant les lignes D et D comme entres. En fait, en utilise une seule entre de lecture/ecriture grace au circuit illustr sur Fig. VI.5 qui utilise des circuits logique 3 tats pour contrler la lecture et l'criture. Pour crire, on fait W=1, R=0, les buffers d'criture sont valids, alors que l'ampli de lecture est dconnect. Pour la lecture on fait R=1, W=0, les buffers d'criture son dconnects, et l'ampli de lecture est valid.
D
Vc
1
0
4
1
dcodeu
lign 2
8 12
3
10
11
13
T
14
T
15
W
D W
0 1 2 3
Dcodeur
de
R
A3 A2 A1 A0
85
buffers d'criture
Vers cellule
D +
ampli de lecture entre/sortie
D D
R
Fig. VI.5 : circuit de lecture criture d'une RAM statique
Ecriture : W=1, T1 conduit Si Din = 0 C est dcharge Si Din = 1 C est charge Lecture : W=0, R=1, T3 conduit - Si C charge T2 conduit Dout = 0 - Si C dcharge T2 bloqu Dout = 1
Din
Dout
C
lecture ecriture
Din
rafraichissement
86
0
1 dcodeur lignes 2 3
K1
K2
K3
K4
D
0 1 2 3
dcodeur colonnes
A3
A2
A1 A0 Fig. VI.8 : RAM Dynamique organise en matrice 4 x 4 avec son circuit de lecture criture
VI.1.10
Il s'agit essentiellement de prsence ou d'absence d'une connexion entre une ligne et une colonne. Cette connexion peut tre une mtallisation (court-circuit), une diode ou un transistor MOS. Pour lire le contenu cellule (i,j), on met la colonne j 0 et on lit la sortie D sur la ligne i.
so rtie D
y3
y2
y1
Fig. VI.9 : Cellule d'une mmoire ROM
Do
D1
En technologie MOS, le point de connexion est un transistor MOS avec ou sans grille selon si on dsire mmoriser un 0 ou un 1. Pour lire le contenu cellule (i,j), on met la ligne i 1 et on lit la sortie D sur la colonne j.
87
2 3 K1 D 0 1 2 3 0 1 2 3
K2
K3
K4
K2
K3
K4 D
dcodeur colonnes
dcodeur colonnes
A3
A2
A1
A0
A3
A2
A1
A0
Fig. VI.10 : ROM 16 bits (dcodeur ligne actif : (a) niveau haut, (b) niveau bas)
VI.1.11
La connexion est remplace par un micro fusible que l'utilisateur peut laisser intacte ou dtruire selon s'il veut mmoriser un 0 ou un 1. Le fusible peut tre dtruit par le passage d'un courant trs suprieur au courant normal de lecture. Dans le cas ou le fusible est constitu qu'une diode, celle ci peut tre dtruite par claquage en lui appliquant une tension inverse importante. On utilise aussi des transistor bipolaires dont on dtruit la jonction B-E ou des MOS dont on dtruit l'oxyde.
Vcc slection D
Vcc
slection
88
VI.1.12
Le point de connexion est constitu d'un transistor MOS grille flottante (FAMOS : Floating avalanche injection MOS.) qui a une grille au silicium polycristallin compltement isole. L'oxyde est de 1000 environ entre le drain et la grille flottante, les lectrons peuvent alors voyager entre le drain et la grille isole travers la couche d'oxyde sous l'effet dun champ lectrique issu d'une tension (10 30 V) entre le drain est la grille de contrle. Une fois l'impulsion termine, les lectrons restent pigs grce l'isolement de la grille. Si la grille de contrle charge de la grille est suprieure la tension de seuil, on aura SiO2 rendu le MOS conducteur et mmoriser un "0". L'effacement de la grille flottante mmoire est obtenu par rayonnement ultra violet (2537 ) d'intensit importante provoquant un photo-courant entre le S D substrat et la grille et dchargeant celle-ci. Aprs effacement, tous les bits sont "1". source drain Les EEPROMs utilisent une technologie semblable l'EPROM p+ p+ avec la proprit d'tre effaable lectriquement. En fait, on peut rcrire dans la mmoire avec une impulsion lectrique sans tre oblig de l'effacer. Ceci est rendu possible car la zone (tunnel) Substrat n isolant la grille et le drain a une paisseur trs mince (50 200 Fig. VI.12 : transistor FAMOS contre 1000 pour l'EEPROM) ce qui rend possible le dplacement des lectrons dans les deux sens grce au mcanisme de Fowler-Nordheim. Le dveloppement des EEPROMs a ouvert un champ d'utilisation trs important car on a enfin des mmoires lectroniques non volatiles. Elles ne sont pas aussi rapides que les RAM, mais en tout cas, bien plus rapides et surtout moins encombrantes que les mmoires magntiques. Les plus rapides sont appeles mmoires flash. Elles remplacent trs avantageusement les disquettes et les cartes magntiques, mais il faut attendre encore un peu pour arriver la capacit des disques durs.
A3 A2
dcodeur lignes
A1 A0
dcodeur colonnes
D3
D2
Fig. VI.13 : mmoire de 16 demi-octets
D1
D0
89
R W
B u s d e d o nnes
...
A2
A1
Ao
Fig. VI.15 : prsentation externe d'une mmoire
B u s d 'ad resse
90
sein des 4 botiers. Les deux bits d'adresses restant (A20 et A21) permettent l'aide d'un dcodeur 1 parmi 4 de slectionner un botier.
D0 D7
Botier 3
CS
Botier 2
CS
Botier 1
CS
Botier 0
CS
20
20
20
20
A0 A19
2 Dcodeur (1/4)
A20 A21
Position Adresse (Hexa) botier 0000000FFFFF me 2 1000001FFFFF botier 3me 2000002FFFFF botier 4me 3000003FFFFF botier 1er Nb bits adresse 10 11 12 13 14 15 16 17 18 19 20 21 22 23 24 25 26
Capacit 1024 2048 4096 8192 16384 32768 65536 131072 262144 524288 1048576 2097152 4194304 8388608 16777216 33554432 67108864 1 ko 2 ko 4 ko 8 ko 16 ko 32 ko 64 ko 128 ko 256 ko 512 ko 1 Mo 2 Mo 4 Mo 8 Mo 16 Mo 32 Mo 64 Mo