Capitolul 1 Capitolul 2 Capitolul 3 Capitolul 4 Capitolul 5 Capitolul 6 Capitolul 7 Capitolul 8 Capitolul 9 Capitolul 10 Capitolul 11

I. ELEMENTE DE ALGEBRA BOOLEANA In teoria circuitelor numerice si in electronica digitala in general, semnalele electrice pot lua numai valori discrete, in majoritatea cazurilor aceste valori fiind asociate conventional lui ‘0’ logic si ‘1’ logic. In limbaj tehnic ne vom referi la aceste doua valori cu notiunea de “bit” ( Binari Digit ). Definitia bitului: Bitul este o unitate de masura a informatiei, echivalenta cu informatia transmisa prin furnizarea unui mesaj din cele doua probabile. Pentru studiul circuitelor numerice (digitale) se foloseste ca suport matematic algebra booleana. 1.1 Axiome si teoreme: Algebra booleana opereaza pe o multime B = { x / x∈{0, 1}}. In aceasta multime binara se definesc trei legi de compozitie: complementarea, disjunctia ( suma logica, SAU, OR ) si conjunctia ( produs logic, sI, AND ), pentru care se dau in continuare tabelele de adevar, simbolurile grafice si implementerea prin contacte:

Toate relatiile definite pe B au un caracter dual, adica relatiile raman valabile daca se fac schimbarile: + cu * si respectiv 0 cu 1. In multimea B se poate alege o structura de 6 axiome duale: X+Y∈B; X,Y ∈ B XY∈B ; 1. Multimea B este o multime inchisa: X,Y ∈ B 2. Asociativitatea: X+(Y+Z) = (X+Y)+Z ; X(YZ) = (XY)Z ; 3. Comutativitatea: X+Y = Y+X ; XY = YX 4. Distributivitatea: X+YZ = (X+Y)(X+Z) ; X(Y+Z) = XY+XZ 5. Element neutru: X+0 = 0+X = X ; X1 = 1X = X 6. Complementul: X + X = 1; X X = 0 Teoreme ( proprietati ): 7. Idempotenta: X+X+…..+X = X ; XX…..X = X ; 8. Elemente neutre: X+1 = 1 ; X’0 = 0 ; 9. Involutia: X = X , X = X 10. Absortia: X+XY = X ; X(X+Y) = X ; 11. Relatiile lui De Morgan: X + Y = X Y , X Y = X + Y Pe multimea B sunt valabile teoremele enuntate. Demonstratia lor se poate face folosind axiomele, dar este mai comoda daca se folosesc tabelele de adevar. Tabela de adevar stabileste o corespondenta intre valorile de adevar ale variabilelor si valoarea de adevar a functiei. Ex: De Morgan:

Perechile de operatori NOT si AND, respectiv NOT si OR formeaza fiecare cate un sistem complet, adica orice relatie definita pe B poate fi exprimata folosind numai opeatorii unei singure perechi. Circuitul fizic care implementeaza un operator logic se numeste poarta logica. Sistemele complete prezentate au fost realizate cu cate o singura poarta: SI-NU (NAND) si SAU-NU ( NOR ). Un sistem complet de operatori poate exprima orice relatie logica ca in exemplul urmator, in care ne propunem sa exprimam operatorii NOT, OR si AND folosind operatori NAND si NOR.

1.2 Functii logice O functie f: Bn → B se numeste functie booleana. Altfel spus, o functie booleana de n variabile y = f(x1,x2,..xn), unde xi variabile de intrare, se caracterizeaza prin faptul ca atat functia cat si variabilele nu pot lua decat doua valorile distincte:0 si 1. Ex: Consideram trei robinete x,y si z. Ne propunem sa mentinem un rezervor plin cu ajutorul acestor trei robinete. Rezervorul poate fi mentinut plin daca cel putin doua robinete sunt deschise. Daca consideram ca un robinet are atribuita valoarea logica 1, atunci functia care descrie din punct de vedere logic aceasta situatie este urmatoarea:

1.3 Reprezentarea functiilor logice: Pentru reprezentarea functiior logice se folosesc in mod curent si in principal trei metode: 1. Reprezentare prin tabela de adevar: Aceasta reprezentare presupune marcarea: intr-un a corespondentei dintre valorile de adevar ale variabilelor de intrare si valoarea de adevar a functiei in fiecare punct al domeniului de definitie.

lucru ce devine posibil doar daca ne imaginam latura din stanga a diagramei Karnaugh in continuarea celei din dreapta.4 Expresii analitice ale functiilor logice: in majoritatea aplicatiilor practice este necesara utilizarea formei analitice a functiilor booleene.z ) = R1 ( 3. in acest fel.7 ) U( x.6. . Ex: U( x.z ) = R0 ( 0. iar latura de sus in continuarea celei de jos.presupune utilizarea unor functii elementare numite constituenti ai lui 0 (termeni maximali sau maxtermi). 100 .presupune utilizarea unor functii elementare numite constituenti ai unitatii (termeni minimali sau mintermi).1. punctul 000 devine vecin si cu punctul 010. in acest scop se utilizeaza doua forme de dezvoltare: .2. . in diagrama Karnaugh constatam ca 000 este vecin doar cu 001 si 100. Reprezentarea prin echivalenti zecimali ai mintermilor: Consta in indicarea echivalentilor zecimali ai conjunctiilor pentru care valoarea functiei este 1 sau a echivalentilor zecimali corespunzatori valorii 0 ale functiei. 010. ea trebuie sa pastreze acelasi vecinatati.4 ) 1. 3.pentru cazul considerat: 2.y.Ex: . constatam ca acest varf este vecin cu varfurile 001.forma canonica disjunctiva ( FCD ) . Reprezentarea prin diagrame Karnaugh: Consta in a marca punctele domeniului de definitie in o diagrama plana si a preciza valoarea functiei in fiecare din aceste puncte Daca luam in considerare varful cubului caracterizat prin coordonatele 000.5.y.forma caninica conjunctiva ( FCC ) . Pentru ca diagrama Karnaugh sa fie echivalenta cu reprezentarea prin cub.

Numim conjunctii vecine doua conjunctii care sunt constituite din aceleasi variabile si difera doar prin comlementarea uneia singure.0)] + x 1 [ x 0 f ( 0. pentru o functie de doua variabile f( x1. Q k( n ) = ∏x i =0 n −1 i σi . fie suma a doua conjunctii vecine: Q 9( 4 ) + Q 8( 4 ) = x 3 x 2 x 1 x 0 + x 3 x 2 x 1 x 0 = x 3 x 2 x 1 ( x 0 + x 0 ) = x 3 x 2 x 1 = Q 4( 3) Definitie: Se numeste constituent al lui 0 functia elementara D k( n ) care ia valoarea o logic in un singur puinct al domeniului de definitie. iar cele care iau valoarea 1 se vor lua negate... Prin sumarea a doua conjunctii vecine se obtine o conjunctie cu un numar de variabile mai mic cu 1. σ 0 ) = 0 dispar.σ 0 ∈{0.. Disjunctiile vecine se definesc in mod similar cu conjunctiile vecine. ... ceea ce este echivalent cu (n ) k x i = σ i . k(10) = σ n-1.0) + x 1 x 0 f ( 0.0) = σ 1 . Ex: Pentru cazul unei functii de 4 variabile....1) + x 1 x 0 f (1. Rezulta urmatoarea regula de scriere a maxtermenului D : in disjunctia variabilelor. σ 0 ) σ j =0 n −1 j =0 n −1 Ternemii de suma pentru care f (σ n −1 .1) + ∴ x 1 x 0 f ( 0.σ 0 Pentru ca Q k( n ) sa fie1 in un anumit punct al domeniului de definitie este necesar ca toti termenii produsului sa fie 1 logic. x 0 ) + x 1 f ( 0.. n −1 (∏ x j j )f (σ n −1 . D 8( 4 ) = ( x 3 + x 2 + x 1 + x 0 )( x 3 + x 2 + x 1 + x 0 ) = ( D 4( 3) + x 0 )( D 4( 3) + x 0 ) = = D 4( 3) D 4( 3) + D 4( 3) ( x 0 + x 0 ) + x 0 x 0 = D 4( 3) + D 4( 3) + 0 = D 4( 3) = x 3 + x 2 + x 1 Pentru o functie de o variabila x... x 0 ) = σ j ∈{0....0)] = = x 1 x 0 f (1.1} σ1 σ 0 x1 x 0 f (σ 1σ 0 ) Prin inductie rezulta: f (x n −1 . variabilele care iau valoarea 0 in punctul respectiv al domeniului de definitie se vor lua negate.FCD σ ... .σ 0 ) =1 (∏ x j j ) . Constituentul lui 0 va fi suma logica a tuturor variabilelor negate sau nenegate: D k( n ) = n −1 i =0 x iσ i k (10) = σ n −1 . iar cele care iau valoarea 1 se vor lua nenegate.σ 0 (2) Pentru ca D k( n ) sa fie 0 in un anumit punct al domeniului de definitie este necesar ca toti termenii sumei sa fie 0. j = 0 . lipsind variabila a carei complementaritate difera.1) + x 0 f ( 0. Constituentul unitatii va fi produsul logic al tuturor variabilelor negate sau nenegate.….. Prin inmultirea a doua disjunctii vecine se obtine o disjunctie cu o variabila mai putin ( cu acea variabila care isi modifica complementaritatea ). x0) avem relatia: f ( x 1 . D 9( 4 ) . f(x) se poate scrie sub forma: f ( x ) = xf (1) + x f ( 0) in mod similar. x 0 ) = f (σ n − 1 .. x 0 ) = x 1 [ x 0 f (1...deci: f (x n −1 .1) + x 0 f (1... rezulta urmatoarea regula de scriere a mintermenilor Q k( n ) : in conjunctia variabilelor....1}. ceea ce presupune ca xi = σI.Definitie: Se numeste constituent al unitatii functia elementara Q k( n ) caracterizata prin faptul ca ia valoarea 1 logic in un singur punct al domeniului de definitie.. x 0 ) = x 1 f (1. variabilele care iau valoarea 0 in punctul respectiv al domeniului de definitie se vor lua nenegate..

. Ex: U ( x ..σ 0 ) =1 n −1 (∏ x j j ) = σ j =0 n −1 f ( σ n − 1 ......... σ 0 ( 2 ) Functia f se obtine prin cuplarea iesirilor circuitelor NOR ce implementeza D k( n ) la intrarile unui alt circuit NOR..Q k( n ) = ∏ x j j .. σ 0 σ j =0 n −1 (1) Realizand Q k( n ) cu circuite NAND. Ex: U (x ...σ 0 ) = 0 D k( n ) .. Ex: Costul acestei implementari este: C1( f ) = 3’4 + 4 = 16 Pentru implementare cu circuite NOR se porneste de la FCC: f ( x n − 1 .. k 10 = σ n −1 .... ∏σ ( 0 )=0 j =0 xjj) σ Expresia functiei logice poate fi scrisa deci ca produsul maxtermenilor pentru care functia ia valoarea 0.....σ 0 ) = 1 Q k( n ) = f ( σ n − 1 . z ) = (x 0 + y 0 + z 0 )(x 0 + y 0 + z 1 )(x 0 + y 1 + z 0 )(x 1 + y 0 + z 0 ) = = ( x + y + z )( x + y + z )( x + y + z )( x + y + z ) 1. x 0 ) = (∏ x j j ) = σ j =0 n −1 f ( σ n − 1 . y .σ 0 ) = 1 ∏ Q k( n ) .. x 0 ) = f (x n −1 ..... x 0 ) = f ( σ n − 1 .. Pentru implementarea unei func%ii cu circuite NAND se porneste de la FCD: f ( x n −1 ...σ 0 ) = 0 f (σ n − 1 . ...Expresia unei functii logice este deci suma mintermilor pentru care functia ia valoarea 1.σ 0 ) = 0 ∏ D k( n ) = f (σ n − 1 ..σ 0 ) =1 (∏ x j j ) = σ j =0 n −1 f ( σ n − 1 ..5 Implementarea functiilor logice: Implementarea unei functii logice inseamna realizarea ei cu ajutorul circuitelor fundamentale.......... y . k (10) = σ n −1 . Se defineste costul unei implementari ca fiind egal cu numarul de intrari in circuitele fundamentale care realizeaza functia data.... z ) = x 1 y 1 z 0 + x 1 y 0 z 1 + x 0 y 1 z 1 + x 1 y 1 z 1 = xy z + x y z + x yz + xyz Forma canonica conjunctiva ( FCC ) se obtine astfel: f (x n −1 ...... x 0 ) = f (σ n − 1 .... D k( n ) = n −1 j =0 x jσ j .. func%ia f se obtine prin cuplarea iesirilor circuitelor NAND precedente la intrarile unui alt circuit NAND.

pentru anumite combinatii de variabile de intrare nu este precizata valoarea functiei sau aceste combinatii nu apar niciodata in sistemul fizic ce materializeaza functie.Ex: C2( f )= 3’4 + 4 = 16 Nivelul unei implementari logice se defineste ca fiind numarul maxim de circuite pe care le strabate un semnal de la intrare catre iesire. In cazurile precedente s-au considerat structuri logice cu doua nivele.6 Functii incomplet definite: in unele cazuri. N2 = 3 Scaderea costului in varianta a doua s-a facut pe seama cresterii nivelului.y.y. pe care in tabelul de adevar le vom nota cu x: . Ex: Fie f(x. N1 = 2 Fie f(x. ceea ce implica micsorarea vitezei.z) = xy + yz + zx = xy yz xz C1 = 2’3 + 3 = 9. Astfel de functii se numesc functii incomplet definite si prezinta valori indiferente. 1.z) = xy+ z(x+y) = xy z ( x + y + = xy z x y C2 = 2 + 2 + 2 + 2 = 8.

z ) = xy z + x y z + x yz + xyz C1 = 3’4 + 4 = 16 Prelucrand forma data a functiei. prin mintermi: Fiecare celula din diagrama contine un minterm.z ) = R0 ( 0 ) + Rx ( 3.5.7.1 Metoda analitica Metoda foloseste axiomele si teoremele algebrei booleene.z ) = R1 ( 1.y.7 ) f ( x. O diagrama Karnaugh poate fi privita ca o reprezentare a functiei booleene. ea se poate rescrie : f (x .7. pentru sinteza circuitelor numerice ( circuite in comutatie ).y. ceea ce conduce la configuratia optima de circuit. Rezulta o legatura fireasca intre gradul de complexitate al circuitului care se obtine si gradul de complexitate al functiei care il descrie.metoda Veitch . y .Un alt mod de reprezentare a acestor functii este prin echivalenti zecimali: f ( x.Karnaugh Transpune axiomele si teoremele algebrei booleene pe reprezentarea functiei cu diagrame Karnaugh. Ex: f ( x.6.y.metoda Quine . Din acest motiv.metoda analitica .7 ) f ( x.2. Prin adunarea mintermilor din doua celule vecine se elimina variabila care isi schimba valoarea. Minimizarea unei functii este procedeul prin care pentru un nivel dat se obtine o expresie care genereaza un cost minim pentru un numar dat de nivele logice. Ex: .2.2 Metoda Veitch . z ) = xy z + x y z + x yz + xyz + xyz + xyz = xy (z + z ) + xz ( y + y ) + yz (x + x ) f ( x. Implementarea practica a circuitului se realizeaza pe baza formei minimizate. Doua celule vecine contin mintermi care difera prin valoarea unei singure variabile.y.z ) = R1 ( 1.5.4 ) + R0 ( 0 ) 1.z ) = xy + xz + yz C2 = 3*2 + 3 = 9 1.Mc Clusky 1.7 Minimizarea functiilor logice: Analiza si sinteza sistemelor numerice se bazeaza pe algebra booleana. dupa etapa de definire a functiei urmeaza obligatoriu etapa de minimizare a functiei in scopul obtinerii unei forme simplificate ( forma minima ).y. daca se au in vedere produsele logice ale coordonatelor. Exista mai multe metode de minimizare: .Karnaugh .6.4 ) + Rx ( 3.

x 1 . Ex: f (x 4 . Prin gruparea celulelor vecine pentru care valoarea functiei este 1 se obtin: x2x1. dar poate fi inclusa in mai multe grupari. x1x0 prin eliminarea variabilelor careisi schimba valoarea in cadrul aceleiasi grupari. x 3 . Metoda consta in cuplarea de disjunctii vecine din care va disparea termenul corespunzator bitului ce se modifica in echivalentii binari. Ex: . x 0 ) = x 1 x 0 + x 2 x 0 Cel mai avansat grad de simplificare se obtine daca valorile 1 dintr-o diagrama Karnaugh sunt grupate intr-un numar minim de grupuri. x 0 ) = x 1 x 0 + x 4 x 2 x 0 + x 4 x 2 x 1 x 0 + x 3 x 2 x 1 x 0 + x 3 x 2 x 0 + x 4 x 2 x 1 . in general. C1 = ( 2 + 3 + 4 + 4 + 3 + 3 ) + 6 = 25 Implementarea cu circuite NAND: Pentru minimizarea functiilor scrise sub forma conjunctiva. x 2 . in diagrama Karnaugh se vor considera disjunctiile corespunzatoare valorilor 0 ale functiei si se va forma o procedura asemanatoare cu cea folosita la forma disjunctiva. Pentru exemplul considerat se obtine FMD: f ( x2. Ex: f (x 3 .FMD Pentru simplitate. acestea se pot contopi intr-un singur grup de 4 celule vecine. x 1 .FCD se obtine prin sumarea mintermilor pentru care functia ia valoarea 1. Daca un grup de doua celule vecine este vecin la randul sau cu un alt grup de doua celule vecine. x1. un grup de 2m celule vecine ocupate de unitati permite eliminarea a m variabile. fiecare grup continand un numar maxim de unitati. x 2 . in diagrama nu s-au trecut decat valorile 1 ale functiei. ceea ce va permite eliminarea a doua variabile. Fiecare celula ocupata de 1 trebuie sa faca perte din cel putin o grupare. x2x0. x0 ) = x2x1 + x2x0 + x1x0.

x 0 ) = ( x 4 + x 2 + x 0 )( x 4 + x 1 + x 0 )( x 4 + x 2 + x 1 + x 0 ) ( x 3 + x 2 + x 1 + x 0 )( x 3 + x 2 + x 1 + x 0 ) C2 = ( 3 + 3 + 4 + 4 + 4 ) + 5 = 23 Implementarea cu circuite NOR: In cazul functiilor incomplet definite. x 3 . x 2 .7. unde este suma algebrica. Definitie: Ponderea conjunctiei Q k( n ) = ∏ x j j este numarul P [Q k( n ) ] = σ j =0 n −1 n −1 j =0 σ j . metoda Veitch-Karnaugh devine greoaie si se foloseste metoda Quine .McCluskey.3 Metoda Quine . x 0 ) = x 3 ( x 2 + x 1 ). x 0 ) = x 3 x 1 x 0 + x 3 x 2 x 2 + x 3 x 2 x 1 . C 1 = 3 • 3 + 3 = 12 f (x 3 . x0 ) = R1( 0. Ex: f (x3. ponderea este P[Q]= P[Q1]+ P[Q2]. 1. x 2 .f ( x 4 . 15 ) f (x 3 . valorile indiferente ale functiei se iau 1 pentru forma disjunctiva si 0 pentru forma conjunctiva daca aceste valori participa la minimizare. Ex: 0 1 1 0 P [x 3x 2 x 1 x 0 ) = P [x 3 x 2x 1x 0 ) = 0 + 1+ 1+ 0 = 2 Pentru o conjunctie Q = Q1Q2. x 1 . x1. 10.McCluskey Pentru functii ce depind de mai mult de 5 variabile. 2. 5.C 2 = 2 • 2 + 2 = 6 f ( x 3 . x 1 . 4 ) + Rx( 3. Valorile indiferente care nu sunt cuplate devin 0 pentru forma disjunctiva si 1 pentru forma conjunctiva. minimizarea pentru aceasta metoda presupune parcurgerea urmatoarelor etape: 1) Ordonarea echivalentilor binari ai conjunctiilor corespunzatoare valorilor 1 ale functiei dupa pondere. x 2 . x 1 . . x 1 . x2. x 0 ) = x 3 x 1 + x 3 x 2 . x 2 . in cazul formei disjunctive. 1. C 4 = 2 + 2 = 4 Concluzia este ca prin participarea valorilor indiferente la minimizarea functiilor incomplet definite se obtine o reducere a costurilor.

se exprima aceasta cerinta cu ajutorul variabilelor Fx. Rezulta al doilea tabel de comparare si procedura se repeta.Lema: Pentru doua conjunctii vecine ponderile difera cu o unitate. 12. Pentru realizarea functiei este necesar ca in expresia ei sa existe toate conjunctiile corespunzatoare valirolor 1 ale functiei. 1. Fiecarui implicant prim X se ataseaza o variabila logica Fx care ia valoarea 1 cand implicantul prim este realizat ( conform tabelului de acoperire ). 4. la care liniile corespund implicantilor primi. x1. x2.se afla in acelasi rang si echivalentii binari difera doar printr-o cifra din acelasi rang. 4) Calculul formal de determinare a tuturor solutiilor functiei. Definitie: Se numeste implicant prim al unei functii un termen al acesteia care nu se mai poate reduce.Pentru determinarea tuturor solutiilor functiei. iar coloanele corespund echivalentilor zecimali ai conjunctiilor pentru care functia ia valoarea 1. 13. Pentru determinarea implicantilor primi se cupleaza echivalentii binari care difera doar printr-o cifra din acelasi rang. se pot cupla doua conjunctii din grupe vecine daca simbolul . Ex: f ( x3. Tabelul de acoperire este un tablou rectangular. 15 ) 1) 2) 3) . 8. 11. Tabloul se completeaza cu 1 in pozitiile pentru care conjunctiile de pe coloane realizeaza implicantii primi de pe linii. 7. 3) Determinarea tabelului de acoperire al functiei. x0 ) = R1 ( 0. Conjunctia care nu se mai poate cupla cu nici o alta conjunctie din tabel este un implicant prim al functiei date. Se obtine primul tabel de comparatii in care disparitia variabilei corespunzatoare cifrei care se modifica se noteaza cu -. in continuare. P [ xiQ] = P [ xi] + P [Q]=1 + P [Q] P [ x i Q ] = P [ x i ] + P [Q ] = 0 + P [Q ] = P [Q ] Reciproca nu este adevarata: P [ x 3 x 2 x 1 x 0 ) = P [ x 3 x 2 x 1 x 0 ] + 1 2) Determinarea implicantilor primi prin comparatii succesive ale echivalentilor binari. 3.

…. Codul se numeste uniform daca toate cuvintele si∈S au aceeasi lungime.…..…. Codificarea este o aplicatie de forma f : X → S. Informatia primara poate fi compusa numai din simboluri numerice. respectiv alfanumerice: . f ( x 3 . 1 }. x p ↔ b1b 3b 1 = s p Cuvintele de cod formeaza o multime S = { s1 . dar se vor considera valorile 0 ale functiei si disjunctiile corespunzatoare. in electronica digitala. CODURI Prin codificare se realizeaza o schimbarea aformei de exprimare a unei informatii. Daca X = { x1 . 2.4) ( FA + FE )( FA + FB )( FB + FF) FE FF FE FF ( FC + FE )( FC + FD )( FD + FF ) = 1 ( FA + FB ) FE FF ( FC + FD ) = 1 FA FC FE FF + FA FD FE FF + FB FC FE FF + FB FD FE FF = 1 Functia f poate avea 4 cazuri: f = A + C + E + F f = A + D+ E + F f = B + C+ E + F f = B + D+ E + F In prima varianta.. deci cuvintele multimii S sunt cuvinte binare de o anumita lungime. x 1 . sau atat din simboluri numerice. xp } este multimea simbolurilor primare care urmeaza a fi codificate prin intermediul unor simboluri elementare dintr-o multime B = { b1 . sp }.. bn } prin codificare se asociaza fiecarui element xi ∈ X o secventa de simboluri bj ∈ B astfel incat modelul de codificare va fi reprezentat de corespondenta biunivoca : x 1 ↔ b 1b 2 b 3 = s 1 x 2 ↔ b 2 b 5b 6b 7 = s s . x 0 ) = x 3 x 2 x 1 + x 3 x 2 x 1 + x 1 x 0 + x 1 x 0 Implementarea cu circuite NAND: In cazul formei conjunctive a functiilor. in general 8. x 2 . B = { 0. 16. procedura este similara. 24 sau 32 de biti. rezulta doua tipuir de coduri:numerice. cat si literale si semne de ortografie.

. 2..b − m . x < 0 x = b n − 2 .2-m].x ≥ 0 2n + x .1. x < 0 x = b n − 2 . iar gama reprezentabila va deveni: x ∈ [0 . b − 1 . iar ..(1-2-(n-1)-m)]. b −1 .2-m].prin 1. Prin scalare gama de reprezentare va fi: x∈[-(1-2 -(n-1)-m).2 -m ] in multe cazuri. Aceste reprezentari se numesc numere fractionare in virgula fixa.b − m .x ≥ 0 2 n −1 − n . Prin scalare (impartire la 2n-1 ).binare..2. Din cei n biti folositi pentru partea intreaga.x ≥ 0 2 n + x − 2 −m . zecimal.1 Coduri numerice: Prin intermediul cuvintelor binare se pot codifica numere din sistemele de numeratie binar. deci cuvantul de cod este chiar numarul respectiv. Gama numerelor reprezentate este: x = [ 0 ... b-1 … b-m Virgula nu se reprezinta fizic. Exista trei forme mai uzuale pentru reprezentarea numerelor cu semn: a) cod direct ( in modul si semn ): xd = x . b) cod invers ( in complement fata de 1 ): xi = x .binare etc. c) cod complementar fata de 2: xc = x . 2 n . hexazecimal . b i = 1 − b i pentru x < 0 n-1 -m Gama de reprezentare: x∈[-( 2 . iar gama de reprezentare va fi: x∈[-(1-2 -(n-1)-m). octal.. zecimal .. Corespondenta intre un numar binar si un cuvant de cod binar poate fi chiar identitate..b 1 b 0 ..b − m Regula de inversare a unui numar negativ este: se complementeaza toti bitii din reprezentarea in valoare absoluta si se ataseaza 1 in rangul semn: x i = 1b n − 2 ...b − m Gama de reprezentare: x∈[-( 2n-1. dar utilizatorul trebuie sa stie intre ce biti ai cuvantului este localizata. + se reprezinta prin 0. b −1 .(1-2-(n-1)-m)]. 2) Reprezentarea numerelor cu semn. b1b 0 ...1 Coduri binare: 1) Reprezentarea numerelor fara semn. x = bn-1 … b1b0 .. virgula binara va fi pozitionata in fata bitului cel mai semnificativ.1-2-n-m ].x < 0 x = b n − 2 .. b1b 0 .2 ).. virgula se va situa imediat dupa bitul de semn.. octal . rezultand coduri binare.2-m).2n-1. Prin conventie. hexazecimal etc. numerele din acest domeniu se scaleaza prin impartire la 2n.binare. b −1 .2n-1. b1b 0 . primul ( bitul bn-1 ) va fi folosit pentru reprezentarea semnului.

n biti ) Daca m are numai parte fractionara.. atasandu-se 1 in rangul semn. Pentru marirea preciziei calculelor.1.1011 28 2.7. deci pentru codificare sunt necesari minim 4 biti (23<10<24).2 Coduri zecimal ..mantisa ( numar fractionar cu semn.. 8421 0 1 2 3 4 5 6 7 8 9 0000 0001 0010 0011 0100 0101 0110 0111 1000 1001 2421 0000 0001 0010 0011 0100 1011 1100 1101 1110 1111 4221 0000 0001 0010 0011 0110 1001 1100 1101 1110 1111 exces3 0011 0100 0101 0110 0111 1000 1001 1010 1011 1100 Gray 0000 0001 0011 0010 0110 0111 0101 0100 1100 1101 2 din 5 00011 00101 00110 01001 01010 01100 10001 10010 10100 11000 8421 cu paritate 00000 10001 10010 00011 00100 00101 00110 10111 11000 01001 . Un numar rational x se reprezinta prin doua numere binare: X=M2E M ..0100 Toate codificarile scalate.3. ponderea fiecarui bit din tetroda fiind egala cu valoarea cifrei din denumirea codului.1.001011 210 = 0.. cu virgula binara situata imediat dupa bitul de semn se numesc reprezentari in virgula fixa. mantisa se normeaza dupa fiecare operatie aritmetica. astfel incat cifra binara de dupa virgula a modulului mantisei sa fie nenula . Gama de reprezentare: x∈[-2n-1.binare: in cadrul acestei clase. Ex: 0. deci exista A 16 variante: 1) Coduri ponderate: Un cod ponderat asociaza fiecarei cifre zecimale o tetroda binara .2 ( 2 −1) ) unde s-a presupus E reprezentat in complement fata de 2.b − m + 0.9 }. x = { 0.4.8.b 1 b 0 . gama de reprezentare este: n −1 n −1 x ∈ ( −2 ( 2 −1) . 3) Reprezentarea numerelor in virgula flotanta.2n-1. b −1 .5. Prin scalare gama de reprezentare va fi: x∈[-1.00.1 Alta regula de complementare: codul comlementar al unui numar negativ se obtine prin inversarea bitilor din reprezentarea in valoare absoluta incepand cu primul bit1(exclusiv) intalnit prin parcurgerea numarului de la dreapta la stanga.1-2-(n-1)-m]. Multimea S trebuie sa contina 10 cuvinte distincte.2-m].1100 xd = 11011. Ex: x = -1011. se sumeaza 1 la rangul -m si se ataseaza 1 in rangul semn: x c = 1b n − 2 .1100 xi = 10100..6.2.exponent ( numar intreg cu semn.Regula de complementare a unui numar negativ este: se inverseaza cifrele binare ale numarului in valoare absoluta.0011 xc = 10100. m biti ) E . in practica se folosesc anumite cuvinte de cod distincte. Cu acesti 4 biti se pot forma 16 10 posibilitati de codificare.

deci sunt necesari minim 7 biti. Codurile cu aceasta proprietate se numesc coduri autocomplementare. Codul Gray prezinta proprietatea de adiacenta: trecerea de la o cifra zecimala la urmatoarea se face prin modificarea unui singur bit din cuvantul de cod.binar si hexazecimal . Prin folosirea cestui cod se pot detecta erorile multiple aparute la transmiterea informatiei.In codul 8421. 26 de caractere speciale ). Se realizeaza astfel o unicitate a reprezentarii deoarece numai 10 din cele 32 de configuratii posibile pe 5 biti satisfac aceasta conditie. din acest motiv. 2. verificare transmiterii corecte a informatiilor se face prin folosirea codurilor detectoare de erori. litere. Codul 2 din 5 se caracterizeaza printr-un cuvant de cod de 5 biti. denumite in general caractere. Codul pentru 5 se obtine inversind codul pentru 4. din care numai doi biti sunt 1. 7 din 2. La emisie se adauga un bit 1 sau un bit 0 astfel incat numarul de biti 1 sa fie par sau impar.2 Coduri alfanumerice: in cazul acestor coduri.3 Codurile octal . cuvintele de cod sunt numere succesive in sistemul binar natural.1. in codul 8421 cu bit de paritate. care pe langa detectia erorilor asigura si corectarea lor. 10 cifre. comenzi speciale. codul se mai numeste cod zecimal-binar natural (NBCD) Codurile 2421 si 4221 au pentru primele 4 cifre zecimale aceeasi exprimare ca si codul 8421. . multomea X a informatiilor primare este formata din cifre. numarul acestora putand indica daca au aparut erori constand in modificarea unui numar impar de biti. Cel mai raspandit cod alfanumeric este codul ASCII. Exista coduri corectoare de erori. La receptie se numara bitii 1. Acest cod este util in cazul marimilor ce cresc succesiv.binar realizeaza corespondenta biunivoca intre cifrele sistemului de numeratie in baza 16 si tetradele binare succesive: 0 ↔ 0000 1 ↔ 0001 … 9 ↔ 1001 A ↔ 1010 … F ↔ 1111 2. la fel se obtine 6 din 3. Codificarea datelor alfanumerice este necesara pentru vehicularea diferitelor mesaje. 8 din 1 si 9 din 0. In mediile puternic influentate de zgomot. semne ortografice.binar: Codul octal . 2) Coduri neponderate: Codul exces 3 se obtine din codul 8421 la care se aduna 3 = 0011. fiecare cuvant de cod are un numar par sau impar de biti 1. In acest fel se poate face distinctie intre 0 si lipsa informatiei.binar realizeaza corespondenta biunivoca intre cifrele sistemului de numeratie in baza 8 si triadele binare succesive: 0 ↔ 000 1 ↔ 001 … 7 ↔ 111 Codul hexazecimal . Trebuie codificate minim 88 caractere distincte ( 2x26 litere.

0 → D2 0 → D1 1 → D1 1→ D 2 In practica se intalnesc ambele tipuri de corespondente. etc. Stabilirea nivelelor de tensiune corespunzatoare domeniilor D1 si D2 depinde de modul de realizare al circuitului. Cele doua nivele ( 0. tensiunile din D1 se numesc nivele H ( high).D2 se pot stabili 2 corespondente diferite: logica pozitiva si negativa . Nivelele de tensiune din cele doua domenii de valori respecta relatia: ∀V 1 ∈ D 1 . dintre care cea mai cunoscuta este familia logica TTL. I2L ). de tehnologie. ∀V 2 ∈ D 2 V 1 > V 2 . Stabilirea unor valori precise pentru cele doua nivele logice nu este convenabila din cauza complexitatii ridicate a circuitului electronic care trebuie sa realizeze acest lucru. Simbolizarea operatorilor logici elementari este prezentata in continuare: Din punct de vedere al tehnologiei folosite la realizarea portilor logice.1 Reprezentarea fizica a variabilelor booleene: Elementelor 0. iar cele din D2 se numesdc nivele L ( low). Etajul de iesire .2 Realizarea functiilor logice: Circuitele fizice sub forma integrata care realizeaza operatorii elementari definiti pe multimea B se numesc porti logice. 3. 1 ale multimii B li se atribuie valori ale unei marimi fizice electrice ( tensiune sau curent ). MOS. MATERIALIZAREA VARIABILELOR SI FUNCTIILOR LOGICE 3. de alimentare. exista o mare diversitate de solutii: ( ECL. Reprezentarea nivelelor logice prin nivele de tensiune este mai raspandita. Conditia disjunctiei ( D1∩D2 =∅) este absolut necesara deoarece valorile comune ar cea confuzii de interpretare. 1) sunt puse in corespondeta cu domenii disjuncte ale marimii fizice alese. 1 si cele doua domenii de valori ale tensiunilor D1.3. TTL. Intre nivelele logice 0. Din acest motiv.

mnale logice cu nivele H si L .iesiri cu colector in gol ( lipsesc T4 . Doua iesiri de circuite logice care nu sunt de tipurile cu colector in gol sau 3-state nu se pot lega impreuna. La circuitele cu colector in gol se poate obtine nivel logic H la iesire doar daca se introduce o rezistenta externa in colectorul lui T3.iesiri 3-state ( este posibila blocarea etajului final (T3. iar T4 conduce.T4)). T3 este blocat. Circuitele ce nu sunt conectate la un moment dat la linia comuna trebuie sa prezinte la iesire o impedanta mare pentru a inlatura situatiile de conflict. iesirile acestor circuite pot avea trei stari: H. . T3 este saturat iar T4 este blocat. Starea HZ se obtine prin blocarea simultana a tranzistoarelor de iesire T3 si T4 prin intermediul unei intrari de validare. . Circuitele logice TTL pot avea iesiri de trei feluri: .L.iesiri ce furnizeaza se.HZ. Cu aceste tipuri de circuite se pot realiza functii SI si SA U cablat prin interconectarea iesirilor unor circuite cu colector in gol: Circuitele cu iesirile 3-state au aparut din necesitatea utilizarii unor linii comune pentru mai multe subblocuri logice a caror informatie de iesire nu este necesar a fi cunoscuta simultan. notata E ( sau E ). R si D ). pentru ca ar putea apare situatii de conflict.pentru portile TTL standard este prezentat in figura urmatoare. . in starea logica 0 la iesire. in starea logica 1 la iesire. Ca urmare.

IOL. Curentii de intrare: curentii ce se pot inchide prin intrarea circuitului pentru nivelele logice de intrare: VIL. VOH .2 Caracteristici electrice dinamice : 1. Fan-in ( factor de incarcare la intrare ): numarul de intrari standard cu care este echivalenta intrarea unui circuit. VIH. IIH. 2. VIH. 4. Capacitate de intrare ( pentru MOS ): capacitatea intre intrare si masa. . Putere disipata pe poarta: Pd = Vcc Ic. tp = 1 (t + t pLH ) 2 pHL 2.1 Caracteristici electrice statice : 1. 7. 8. Curentii de iesire: curentii ce se pot inchide prin iesirea circuitului pentru nivelele logice de iesire: VOL. < Pd > = mW. tt = 1 (t + t tLH ) .3 Parametrii circuitelor logice: Parametrii circuitelor logice se pot imparti in 2 categorii: . 3.caracteristici electrice dinamice: descriu comportarea circuitelor la tranzitii rapide ale semnalelor. VNL = VOL .caracteristici electrice statice: descriu comportarea circuitelor in curent continuu sau la variatii lente in timp ale semnalelor. 3. Timpul de propagare: intervalul de timp scurs intre aplicarea semnalului la intrare si obtinerea raspunsului la iesirea circuitului logic: tpHL. 2 tHL .3. 5. Nivele logice de iesire: intervalele de tensiune pentru care se atribuie 0 si 1 la iesirea unui circuit : VOL. 6. Margine de zgomot: VNH = VOH . Fan-out ( factor de incarcare la iesire ): numarul de intrari standard ce pot fi comandate de o iesire. IOH. Pentru o cuplare corecta este necesar ca fan-out ≥ fan-in. IIL. 3. VOH.VIH. Nivele logice de intrare: intervalele de tensiune pentru care se atribuie nivelele logice 0 si 1 la intrarea unui circuit : VIL. Limitele domeniilor de tensiune corespunzatoare iesirilor si intrarilor sunt astfel alese incat sa fie posibila intotdeauna cuplarea a doua circuite cu o rezerva de tensiune care este chiar marginea de zgomot. ttLH. tpLH.3.VIL. Timpul de tranzitie: intervalul de tipm in care are loc tranzitia semnalului de la iesirea circuitului: ttHL.3.

4. tpLZ. tpZH. Timpul de comutare din regim de mare impedanta in regim activ si invers pentru circuitul 3-state: tpHZ. tpZL.3. Timpul de pregatire ( setup time ): intervalul de timp cu care trebuie sa preceada semnalul de pe o intrare a unui circuit semnalul de pe o alta intrare luata drept referinta de timp ( tsu ). . Timpul de mentinere ( hold time ): intervalul de timp cat trebuie mentinut semnalul de pe o intrare neschimbat fata de o alta intrare considerata drept referinta de timp ( th ): 5.

CIRCUITE LOGICE COMBINATIONALE Curcuitele combinationale se caracterizeaza prin faptul ca variabilele de iesire depind numai de variabilele de intrare si exista doar in prezenta acestora.NU ( NAND ).definirea functiei: . .4. Schema circuitului poate avea mai multe forme.2 Sinteza circuitelor logice combinationale: in cazul sintezei se cunoaste functia pe care trebuie sa o realizeze circuitul si trebuie determinata structura acestuia. AND. expresie analitica ).cu circuite sI .. Sinteza unui CLC presupune parcurgerea urmatoarelor etape: . m − 1 4. NOT ). Ex: 4.minimizarea functiei: . NU ( OR. .cu circuite SAU . y k = f k (x n −1 . in functie de expresia dupa care se implementeaza functia: . SAU.cu circuite SAU.1 Analiza circuitelor logice combinationale: in analiza CLC se cunoaste schema si se determina functionarea ( tabel de functionare. sI. OR... Ex: circuit de anticoincidenta ( XOR ): .NU ( NOR ).determinarea schemei circuitului. NU ( AND. .cu circuite sI. k = 1.. x 0 ). NOT ).

y ) = ( x + y )( x + y ) = x + y + x + y = x + y + x + x + y + y 4. y ) = ( x + y )( x + y ) d) f ( x .3. Decodificarea este necesara la adresarea memoriei. 4. la selectia porturilor.1 Decodificatoare de adresa: Sunt CLC care activeaza iesirea a carei adresa este aplicata pe intrari.1 Decodificatoare: Decodificatoarele sunt circuite logice combinationalecare activeaza una sau mai multe iesiri in functie de cuvantul de cod aplicat la intrare. la afisarea numerica.3 Structuri logice combinationale .exemple: 4.a) f ( x .1. etc. Un decodificator de adresa cu n intrari are 2n iesiri. y ) = x y + y x b) f ( x . . y ) = x y + x y = x y x y = xx y x yy c) f ( x .3. la multiplicarea datelor.

in general. Ecuatiile decodorului vor fi: y 15 = x 3 x 2 x 1 x 0 y 14 = x 3 x 2 x 1 x 0 : y 1 = x 3 x 2 x 1x 0 y 0 = x 3x 2 x1x 0 Implementarea acestor ecuatii conduce la obtinerea decodorului rectangular de adresa: Ex: 74154 in general. Costul pentru cecodorul rectangular este: CDR4 = (4+1)16+(4+1)=85. avand in vedere ca cele 16 diagrame Karnaugh contin fiecare cate o valoare 1 in celula care indica numarul iesirii. decodificatoarele sunt prevazute cu o intrare de validare E ( activa H ) sau E ( activa L ).Tabela de adevar pentru un decodificator cu 4 intrari este: Pentru cele 16 iesiri trebuie construite 16 diagrame Karnaugh. Ecuatiile decodorului de adresa cu 4 intrari se pot scrie si sub forma: y 15 = ( x 3 x 2 )( x 1 x 0 ) y 14 = ( x 3 x 2 )( x 1 x 0 ) : y 1 = ( x 3 x 2 )( x 1 x 0 ) y 0 = ( x 3 x 2 )( x 1 x 0 ) . Iesirile corespunzatoare adresei de pe intrari sunt activate numai daca semnalul de validare este activ. numita diagrama de referinta. CDRn = (n+1)2n +(n+1) = (n+1)(2n+1) . Acestea pot fi sintetizate intr-o singura diagrama.

1. Daca se implementeaza aceste relatii se obtine decodorul dual piramidal de adresa: C DDP 4 = ( 4 ⋅ 2 + 4 ⋅ 3) + (16 ⋅ 2) + ( 4 + 1) = 57 C DDPn = ( 2 n 2 ⋅ n 2 + 2 n 2 ⋅ ( n 2 + 1) + ( 2 n ⋅ 2) + ( n + 1) = ( n + 1)( 2 n 2 + 1) + 2 n +1 . n ≥ 3 4.Se observa ca fiecare termen din paranteze apare pentru cate 4 iesiri.zecimal este: . pt .3. Exista si cazuri in care trebuie realizata o decodificare din alt cod decat cel binar natural.zecimal: Decodificatoarele de adresa realizeaza practic o decodificare din binar natural in zecimal. Tabelul de adevar pentru un decodificator BCD8421. de exemplu BCD8421. ( n − par ) C DDRn < C DRn .2 Decodificatoare BCD .

.2. ele au fost considerate false.1 Codificatoare de adresa: Aceste codificatoare furnizeaza la iesiri adresa intrarii activate. 4. Renuntarea la aceasta protectie conduce la micsorarea costului: C = 4’2 + 3’6 + 2’2 + 4 = 34 Aparitia accidentala a unei date false pe intrare conduce la erori: 1010 pe intrari determina activarea iesirilor 2 si 8 simultan. Din acest motiv decodificatorul se numeste cu rejectia datelor false.2 Codificatoare: Codificatoarele sunt circuite logice combinationale la care activarea unei intrari conduce la aparitia unui cuvant de cod pe ietire. Toate starile sunt decodificate explicit. Daca pe intrarile acestui decodificator nu se pot stabili dat false.3. nu este necesara rejectia datelor false. eventualele date false de pe intrari determina stabilirea tuturor iesirilor in H ( inactive ).C = 4’ 10 + 4 = 44 Ex: 7442 Starile 1010 . Ca urmare.3.1111 nu fac parte din codul BCD8421. 4.

care prezinta la iesire adresa intrarii active cu prioritatea cea mai mare. ceea ce inseamna I5 activa. ecuatiile iesirilor sunt urmatoarele: Schema circuitului va fi: Dezavantajul acestei scheme este ca la activarea simultana a mai multor intrari. adresa furnizata la iesire este eronata.I0 active pe nivel L. . I1 si I4 active simultan determina la iesire C2C1C0 = 101. Iesirile circuitului sunt active tot pe L. o iesire GS activa ( pe L ) cand cel putin o intrare este activata si o iesire E 0 . Consideram intrarea I7 cu prioritate maxima si I7 . Circuitul va fi prevazut si cu o intrare de validare E 1 . activa cand toate intrarile sunt inactive.Pentru un circuit cu 7 intrari si 3 iesiri cu tabela de adevar din figura. Daca nu se poate evita activarea simultana a mai multor iesiri se folosesc codificatoare de adresa prioritare.

3.Gray: Pentru cazul cuvintelor de 4 biti.3 Convertoare de cod: Convertoarele de cod sunt circuite logice combinationale ce permit transformarea dintr-un cod binar in altul.3.E0 = E1I 7 I 6 I 5 I 4 I 3 I 2 I 1I 0 Gs = E 0 + E 1 = E 1 E 0 C 2 = E1 I 7 + E1 I 7 I 6 + E1 I 7 I 6 I 5 + E1 I 7 I 6 I 5 I 4 C1 = E1 I 7 + E1 I 7 I 6 + E1I 7 I 6 I 5 I 4 I 3 + E1 I 7 I 6 I 5 I 4 I 3 I 2 C 0 = E1 I 7 + E1 I 7 I 6 I 5 + E1 I 7 I 6 I 5 I 4 I 3 + E1 I 7 I 6 I 5 I 4 I 3 I 2 I 1 Ex: 74148 4.1 Convertor de cod binar natural .3. tabela de adevar este: . 4.

dar este mai simpla metoda analitica aplicata relatiilor deja determinate: g 3 = b3 g 3 = b3 b3 = g 3 g 2 = b3 ⊕ b2 g 2 ⊕ g 3 = b3 ⊕ b3 ⊕ b2 g 3 = b3 g 2 = b3 ⊕ b2 g 1 = b 2 ⊕ b1 g 1 ⊕ g 2 ⊕ g 3 = b 3 ⊕ b 3 ⊕ b 2 ⊕ b 2 ⊕ b1 b1 = g 1 ⊕ g 2 ⊕ g 3 b2 = g 2 ⊕ g 3 4.3. LED-uri. 7 segmente “ este folosit pentru sisteme de afisare numerice.3.2 Convertor de cod Gray ..3 Convertor de cod BCD . segmentele fiind becuri. cristale lichide. unde un digit este de forma din figura.3.7 segmente: Codul . Convertorul de cod va avea 4 intrari ( cod BCD8421 ) si 7 iesiri.3.binar natural: S-ar putea aceeasi procedura.4. tabela de adevar este prezentata in continuare: .

Ex: 7446. 7447 .

74157 (4x2:1) 4. Tabela de adevar pentru un multiplexor cu 8 intrari este: Y = E (A 2 A 1 A 0I 0 + A 2 A 1A 0 I 1 + A 2 A 1 A 0 I 2 + A 2 A 1A 0I 3 + A 2 A 1 A 0 I 4 + A 2 A 1A 0I 5 + +A 2 A1 A 0I 6 + A 2 A1A 0I 7 ) Ex: 74151 (8:1). catre iesirea unica. circuitele de multiplexare sunt prevazute si cu o intrare de validare.4 Multiplexoare: Circuitele de multiplexare sunt CLC care permit trecerea datelor de la una din intrari. Tabela de adevar pentru un demultiplexor cu 8 iesiri este: . Uneori.5 Demultiplexoare: Aceste circuite sunt CLC care permit trecerea datelor de pe o intrare comuna catre una din iesiri.3.4. selectata prin cuvantul de pe intrarile de adresa. selectata de cuvantul de pe intrarea de adresa.3. 74153 (2x4:1).

indicand la iesire situatiile: >.( A = A n −1 . Comparatoarele de un bit permit compararea a doua numere de cate un bit. respectiv A<B indiferent de valoarea bitilor mai putin semnificativi ( An-2…A0 . <..Bn-2…B0 ).Y 0 = E A 2 A 1 A 0D Y 1 = E A 2 A 1A 0D .+ B 1 2 1 + B 0 2 0 .6 Comparatoare numerice: Comparatoarele sunt CLC care permit compararea a doua numere.. Y 7 = E A 2 A 1A 0D 4. s.d. Daca An-1 > Bn-1 sau An-1 < Bn-1 rezulta A>B..( B = B n −1 .. B 1 B 0 ( 2)) Procesul de comparare incepe cu compararea bitilor cei mai semnificativi ( An-1 : Bn-1 ). pentru determinarea relatiei A:B este necesara compararea bitilor An-2. A 1 A 0 ( 2)) B = B n −1 2 n −1 + . Bn-2 . Daca An-1 = Bn-1. Fie doua numere de n biti: A = A n −1 2 n −1 + . Tabela de adevar este: Prin interconactarea a n comparatoare de un bit se pot realiza comparatoare de n biti....+ A 1 2 1 + A 0 2 0 ..Tabela de functionare pentru un comparator pe 4 biti cu intrari de expandare este: .. Daca se doreste compararea a doua numere ale caror lungimi depasesc posibilitatile comparatorului disponibil.a.. se recurge la expandare folosind intrari prevazute in acest scop.m.3. =..

.

7 Sumatoare: Sumatoarele elementare sunt CLC care aduna doua numere de cate un bit si un bit de transport din rangul inferior. conform tabelei de adevar: Pentru a aduna doua numere pe n biti sunt necesare n sumatoare elementare conectate astfel: Prin conectarea a 4 sumatoare elementare se obtine sumatorul pe 4 ranguri: Pentru realizarea unui sumator pe n ranguri folosind sumatoare pe 4 ranguri sunt necesare [n/4]=k circuite sumatoare pe 4 ranguri. generand suma si un bit de transport spre rangul urmator. Timpul de rezolutie al schemei este calculat in situatia cea mai dezavantajoasa: 011…111+000…001: .4.3.

B3:0 . Unitati aritmetico-logice (ALU) ALU sunt CLC complexe care executa pe baza unor comenzi functii de tip aritmetic si logic.intrari pentru operanzi: A3:0.: 74LS83A 4.intrare de transport : c −1 .7.t r = t p ( x 0 . ALU se utilizeaza in sisteme digitale complexe sau ca parti componente in unitatile de prelucrare ale sistemelor de calcul.intrare de mod: M = 0 → functii aritmetice = 1 → functii logice . ALU de 4 biti are urmatoarele intrari si iesiri tipice: .y 0 →c 3 ) + ( k − 2)t p (c − 1 →c 3 ) + t p (c − 1 → s 3 ) trcreste liniar cu n. cresterea se datoreaza transportului succesiv intre ranguri.3. Pentru reducerea timpului de rezolutie se foloseste sumatorul cu transport anticipat : c i = x i y i + c i −1 ( x i + y i ) G i = x i y i − transport generat : x i y i = 1 c i = G i + c i −1Pi c 0 = G 0 + c −1P0 c1 = G1 + c 0 P1 = G1 + (G 0 + c −1P0 )P1 = G1 + G 0 P1 + c −1P0 P1 c 2 = G 2 + c1P2 = G 2 + (G1 + G 0 P1 + c −1P0 P1 )P2 = G 2 + G1P2 + G 0 P1P2 + c −1P0 P1P2 c 3 = G 3 + c 2 P3 = G 3 + (G 2 + G1P2 + G 0 P1P2 + c −1P0 P1P2 )P3 = G 3 + G 2 P3 + G1P2 P3 + G 0 P1P2 P3 + c −1P0 P1P2 P3 c i −1 \ x i y i 00 01 11 10 c i = 1 indiferent de c i −1 c i traversează i Pi = x i + y i − transport propagat : x i + y i = 1 0 1 0 1 1 0 0 1 1 0 s i = c i −1 ( x i y i + x i y i ) + c i −1 ( x i y i + x i y i ) = c i −1 ( x i ⊕ y i ) + c i −1 ( x i ⊕ y i ) = c i −1 ⊕ x i ⊕ y i G i Pi = x i y i ( x i + y i ) = ( x i + y i )( x i + y i ) = x i ⊕ y i s1 = G 0 P0 ⊕ c −1 s 2 = G1P1 ⊕ c 0 s 3 = G 2 P2 ⊕ c1 s 4 = G 3 P3 ⊕ c 2 Ex.

GTA genereaza transporturile C + x . Ex. ALU sunt combinate cu circuite de generare anticipata a transportului (GTA).G. C + z . 4 intrari de transport generat (G3:0). C − x = G 0 + C −1P0 C − y = G 1 + G 0 P1 + C −1 P0 P1 C − z = G 2 + G 1P2 + G 0 P1P2 + C −1 P0 P1P2 G = G 3 + G 2 P3 + G 1P2 P3 + G 0 P1P2 P3 P = P0 P1P2 P3 Ex. GTA sunt prevazute si cu 2 iesiri de transport generat (G) si de transport propagat (P).iesiri pentru transport anticipat: P.:74181 Pentru realizarea unor ALU pe mai multi biti in conditiile in care nu se mai urmareste realizarea unor viteze mari de prelucrare se foloseste transportul succesiv prin conectarea c 3 de la un circuit la c −1 de la circuitul urmator: Pentru operatii de mare viteza .: 74182 . o intrare pentru transportul din rangul inferior ( C −1 ).iesire pentru indicarea egalitatii operanzilor: (A=B) .iesiri pentru functie : F3:0 .. C + y .intrari pentru selectarea functiei : S3:0 .iesire pentru transport: c 3 . pentru dezvoltarea sistemului de transport. prevazute cu 4 intrari de transport propagat (P0:3).

la cuvintele de transmis se mai adauga un bit “0” sau “1” astfel incat toate cuvintele transmise sa aiba un numar par (impar) de biti “1”.8. se poate stabili si felul paritatii (para sau impara). Aceste operatii sunt realizate de CLC numite generatoare. Detectorul elementar de paritate este circuitul de anticoincidenta (XOR): b1 0 0 1 1 b0 0 1 0 1 y 0 1 1 0 p=0 → paritate para p=1 → paritate impara Daca pe langa cuvantul de transmis b0b1 se mai transmite si y. .Expandarea ALU cu generarea anticipata a transportului se poate face pe doua sau mai multe nivele: 4.3. respectiv detectoare de paritate. Daca se mai foloseste inca o poarta XOR. se obtine o transmisie in cod cu bit de paritate para. Generatoare si detectoare de paritate Pentru detectarea eventualelor erori in transmisia datelor se poate folosi un cod cu bit de paritate. La receptie se verifica paritatea (imparitatea) numarului de biti “1” din cuvantul receptionat. La emisie.

Corespunzator.In cazul unor cuvinte de 8 biti se poate folosi circuitul din figura: Circuitul este prevazut cu intrarile P(par) si I(impar) care permit functionarea ca generator / detector de paritate sau imparitate. circuitul are si doua iesiri YP si YI.4 Timpi de propagare la o structura logica combinationala Modificarea unor variabile la intrarile unui CLC poate produce modificarea unor variabile la iesirea lui. iesirea yj se modifica dupa cum urmeaza: . Aceste intrari si iesiri permit expandarea circuitului: Pentru utilizarea circuitului la transmisii de date se poate folosi schema: 4. Presupunem ca la modificarea variabilei xi.

putem scrie: Daca impartim timpul in intervale δ si notam a n ≡ ì y n +1 = x 0 n y n x1n í îz n = x 2 n y n Vom numi in continuare y variabila secundara interna sau variabila de stare. Sa consideram in continuare un circuit cu mai multe bucle: .timp de propagarea a xi la yj 2 [ ] 5.Se definesc urmatorii timpi de propagare: t pLH ( x i → y j ) = ˆ t pLHij . unde ∆ este un circuit de intarziere (cu tp). circuitul se poate redesena ca in figura.timp de propagarea a xi la yj H→L t p ( xi → y j ) = 1 t pLH ( x i → y j ) + t pHL ( x i → y j ) = ˆ t pij .timp de propagarea a xi la yj L→H t pHL ( x i → y j ) = ˆ t pHLij . Tinand cont de acest aspect. y( t ) = y′( t − 2t p ) 2t p ≅ δ (Am considerat ca x0. CIRCUITE LOGICE SECVENTIALE 5.1. Notiunea de circuit secvential (automat finit) Consideram circuitul din figura urmatoare: Iesirea acestui circuit nu poate fi descrisa numai cu ajutorul variabilelor de intrare. In expresia ei va interveni si timpul. Circuitul de mai sus prezinta o singura bucla.) y′( t ) = y( t + δ) ˆ a (nδ) . avand in vedere ca ea descrie starea atinsa de circuit la un moment dat. x2 nu se mai modifica. avand in vedere ca un circuit NAND real poate fi reprezentat ca in figura de mai sus. x1.

In cazul general. sunt reprezentate circuitele de iesire si circuitele ce definesc variabilele de stare.. trebuie introduse p variabile de stare pentru a putea defini toate iesirile intr-un mod combinational. xkn .. yjn si zln sunt valorile intrarilor. Daca xin. respectiv iesirilor la momentul de timp nδ.. xkn . p í î zln = gl (x1n . y1n .... Astfel. Se poate scrie: ì y 0 n +1 = x 1n y 0 n x 2 n ⋅ x 0 n y1n y1n +1 = y 0 n + y 2 n + x 1n y 0 n x 2 n í y 2n +1 = y1n + x 1n y 0 n x 2 n z 0 n = y1n + y 2n z = y1n î 1n Corespunzator acestor ecuatii. variabilelor de stare... se introduc p intarzieri fictive δ in schema. l = 1. daca se considera un sistem cu bucle de reactie cu k intrari si m iesiri.. y pn )... m . introducand inaintea fiecarei variabile de stare propusa cate un circuit de intarziere. y pn ). j = 1. Trebuie studiata evolutia sistemului dupa fiecare esantion de timp δ. identificam buclele circuitului..Procedand ca mai sus.. y1n .. se poate scrie : ì y jn+1 = f j (x1n ...

iar ramurile orizontale sunt conexiunile dintre circuite. 5. Se vor scrie si ecuatiile sistemului.y. O bucla fundamentala este o bucla pentru care orice subansamblu al circuitelor ce o alcatuiescnu poate constitui o bucla. se folosesc circuite combinationale pentru implementarea functiilor f si g si elemente de memorare pentru implementarea circuitelor de intarziere.g sunt functii definite pe aceste multimi.2.f. unde x. Un alt caz particular este g :y → z (automat de tip Moore) La automatele de tip Mealey. Pentru determinarea acestor variabile se ataseaza sistemului secventional un graf in care fiecare nod reprezinta un circuit al sistemului.multimea starilor multimi finite z. iar f. y n ) f : x×∅ → ∅ → nu este definibila notiunea de stare g : x×∅ → z → y:x → z Acest caz particular defineste circuitele combinationale (se mai numesc automate triviale sau automate combinative).z sunt multimi nevide. in timp ce la automatele Moore. Analiza circuitelor secventiale Introducerea variabilelor de stare permite trnsformarea circuitelor de iesire in circuite combinationale. In etapa a doua se va face o minimizare a numarului variabilelor de stare car permit scrierea ecuatiilor de functionare. Un automat finit este deci un cvintuplu A=(x.Un sistem a carui functionare este descrisa de astfel de ecuatii se numeste sistem secvential sau automat finit. Intr-o prima etapa trebuie determinate variabilele de stare in numar suficient. la care liniile corespund buclelor fundamentale.z. Pentru aceasta se construieste un tabel de acoperire. Pentru realizarea fizica a acestor structuri. x. iesirile acestora sunt complet determinate la orice moment de timp numai de intrari.y. yn ) í z n = y ( xn . Se rzolva apoi problema de acoperire si se descompune sistemul in circuite de iesire si circuite de descriere a Observatii: y = ∅ . descris de ecuatiile: ì yn +1 = f ( xn . Aceastase face notand iesirile circuitelor ce fac parte din cel putin o bucla si suprimand ramurile din graf corespunzatoare acestor iesiri pana cand graful nu mai prezinta bucle.multimea semnalelor de iesire (alfabet de iesire) f : x×y→y – functie de tranzitie g : x×y→z –functie de iesire In figura urmatoare este prezentata figura unui automat astfel definit: Acesta este un automat de tip Mealey. iesirile sunt definite la iesirea starilor. iar coloanele – circuitelor ce constituie buclele. Circuitul initial se va descompune in final in circuite de definire a evolutiei variabilelor de stare si in circuite de iesire. Tabelul se completeaza cu 1 in pozitiile pentru care circuitul de pe coloana intervine in bucla de pe linie.g).multimea semnalelor de intrare (alfabet de intrare) y. iesirile sun definite in timpul tranzitiilor dintre stari.

Graful de fluenta se construieste dupa urmatoarele reguli: nodurile corespund starilor. coloanele corespund intrarilor (starilor). arcele corespund tranzitiilor intre stari. respectiv de iesire. In continuare. caz in care g se defineste pe o coloana (linie) separata. de asemenea. obtinandu-se matricile de excitatie. se determina tabela de fluenta si graficul de fluenta. Pornind dela acestea.evolutiei de stare. graful se marcheaza in functie de tipul de automat definit: xe / ze Mealey: Moore: xh yi yj yi / zi yj / zj Exemplu: . la intersectia liniilor cu coloanele se definesc f si g in cadrul automatelor Mealey sau numai f in cadrul automatelor Moore. corespunzator celei mai economice solutii obtinuta. se scriu ecuatiile corespunzatore. Tabela de fluenta se construieste dupa urmatoarele reguli: liniile corespund starilor (intrarilor). se construiesc diagramele Karnaugh pentru variabilele de stare si pentru variabilele de iesire.

. + F2 F7 + ..3 − 4 − 2 : y3 7 − 8 − 6 : y6 ì y1n+1 = xn y3n ⋅ xn + y6 n í ( y3n+1 = y1n + y3n ⋅ xn + y6 n ⋅ y3n ( ) ) 1 − 3 − 4 − 5 − 7 : y1 y6 n+1 = xn ⋅ y3n y3n ⋅ xn + y6 n î zn = y3n + y3n ⋅ xn + y6 n ( ( ) ) 1 3-4-2 7-8-6 1-3-4-5-7 1 2 1 3 1 1 4 1 1 5 1 6 1 7 1 1 8 1 (F2 + F3 + F4 )(F6 + F7 + F8 )(F1 + F3 + F4 + F5 + F7 ) = 1 (F2 (F1 + F3 + F4 + F5 + F7 ) + F3 + F4 )(F6 + F7 + F8 ) = 1 (F3 + F4 + F1F2 + F2 F3 + F2 F4 + F2 F5 + F2 F7 )(F6 + F7 + F8 ) = 1 F3 F6 + F3 F7 + F3 F8 + F4 F6 + F4 F7 + F4 F8 + . variabilele interne sunt deci y2 si y7... . = 1 Oricare dintre solutiile evidentiate mai sus este mai economica decat solutia adoptata initial. Alegem de exemplu solutia oferita de F2F7=1.

ì y2 n+1 = y7 n xn y7 n + y2 n í y7 n+1 = y7 n xn + y2 n xn + ( y7 n xn + y2 n )xn y7 n z = y7 n + ( xn y7 n + y2 n ) î n ( ( ) ) Fiecarei stari ii este atasata o cifra zecimala: 5. Sisteme secventiale sincrone Sistemele secventionale studiate anterior sunt sisteme asincrone deoarece la o modificare a marimii de intrare nu se poate controla intotdeauna evolutia sistemului.3. Cand x devine 1... Sistemul intra deci intr-un ciclu necontrolabil. pentru y2y7=00 si x=0 sistemul se afla in starea stabila 00.. y2y7/Tx 00 01 11 10 00 00 01 11 10 01 00 01 11 10 11 00 10 00 01 10 01 00 00 00 taT>tp∆ Pentru un sistem sincron. sistemul trece in starea 01. Se introduce o variabila suplimentara T(tact.. ramanand intr-o stare stabila.. apoi 00. p . xkn .. din nou 01 etc. y1n . Numai pentru T=1 sistemul va evolua spre o noua stare. In exemplul anterior. ecuatiile variabilelor de stare sunt: yin+1 = f i (x1n .. i = 1. Sisteme secventiale asincrone. clock) si se impune ca pentru T=0 sistemul sa evolueze. y pn )..

Introducerea unor intarzieri suplimentare pe buclele sistemului....) ' T1 = 1 → yn = yn+1 T2 = 1 → yn → yn+1 taT1 si taT2 sunt dictati de timpuri de si ∆1 si ∆2 t1 > tp∆1 t2 > tp∆2+tpf ∆1 si ∆2 formeaza o structura MASTER-SLAVE (∆1-MASTER. Ecuatiile de control trebuie sa rezulte cat mai simple.Ecuatiile de stare a unui sistem sincron vor fi: tp∆ . In caz contrar. Sinteza are doua mari etape: A. ∆2-SLAVE) 3... Fiecare stare se ataseaza unor conditii distincte in care se poate gasi sistemul. y1n . ecuatiile de excitatie ale circuitelor de memorare.timp de propagare prin structura combinationala ce realizeaza f taT . Sinteza circuitelor secventiale. iesirile. se stabilesc elementele automatului finit atasat(intrarile.durata activa a ceasului T Pentru o functionare corecta este necesar ca taT < tp∆+tpf. starile.. Sinteza abstracta: pornind de la datele problemei. Definirea primara a starilor: se stabilesc multimile de intrare.. xkn ..solutie neeconomica. Folosirea a doua circuite de intarziere comandate de doua ceasuri sincronizate dar defazate: ( Se folosesc cate doua circuite de intarziere pentru fiecare variabila interna. . Sinteza abstracta presupune parcurgerea urmatorilor pasi: 1. ecuatiile de iesire). Determinarea grupului si matricii de fluenta. 2. Pentru a elimina aceasta constrangere se poate adopta una din urmatoarele solutii: 1. cunoscand corespondentele intrare-iesire si evolutia sistemului. i = 1.timp de bascularea circuitului de intarziere ∆ yin +1 = Tn yin + Tn f i (x1n . p tpf . y pn ). 2. Metodologie Rezolvarea unei probleme de sinteza presupune stabilirea structurii fizice a automatului.4. Utilizarea de circuite integrate de tip MASTER-SLAVE 5. sistemul poate evolua spre o alta stare decat cea impusa in matricea de excitatie. Se incearca eventuale simplificari pe multimea starilor. de iesire si de stari pentru automat.

Acest ultim aspect este esential. rezolvarea acestei probleme se face folosind matricea de fluente: daca liniile (coloanele) corespunzstoare celor doua stari sunt identice. R=1: Qn+1=0 S=R=1: nu intereseaza (nu are sens inscrierea simultana a unui 1 si a unui 0). 6. R=reset) si doua iesiri (Q. Sinteza structurala: Pornind de la rezultatele obtinute in etapa precedenta se realizeaza implementarea fizica a automatuluiin functie de circuitele integrate pe care le are la dispozitie proiectantul. Reducerea starilor: se urmareste eliminarea eventualelor stari redundante introduse la etapa1 prin evidetierea starilor echivalente. numarul acestora trebuind sa satisfaca relatia: 2p-1<k<=2p p = numarul variabilelor de stare k = numarul starilor distincte Este indicata folosirea unui codcare pastreaza adiacentelepentru starile vecine. Folosind variabilele de stare introduse se construiesc matricile de excitatie si de iesire. Practic. Alocarea variabilelor de stare: Se realizeaza o exprimare a starilor prin cuvinte dintr-un anumit cod. doua stari sI si sj sunt echivalente daca si numai daca pentru aceeasi secventa de intrare automatul elaboreaza aceeasi secventa de iesire indiferent de starea din care porneste experimentul (sI sau sj). ceea ce permite o verificare a corectitudinii sintezei.3. Circuite basculante bistabile de tip R-S CBB de tip R-S asincrone au doua intrari (S=set. CBB se pot folosi pentru realizarea circuitelor de intarziere din structuracircuitelor secentiale. Pentru a pezenta posibilitatea de memorare. 6. La sfarsitul sintezei se poate face o analiza a functionarii structurii obtinute. ca urmare se impune SR=0 .CIRCUITE BASCULANTE BISTABILE Circuitele basculante bistabile (CBB)sunt circuite cu doua stari stabile. R=0: Qn+1=1 S=0. B. avand in vedere ca principala caracteristica a CBB este posibilitatea de memorare. evitandu-se astfel hazardul in functionare. In principiu.1. deoarece in functie de tipul circuitelor integrate folosite se poate simplifica sau complica etapa de sinteza abstracta. Pentru codificarea starilor se folosesc variabile de stare. 4. ele se pot contopi. circuitul ar trebui sa functioneze astfel: S=R=0: starea circuitului nu se schimba S=1. ). treeecerea dintr-o stare in alta facandu-se numai a modificarea uneivariabile de intrare.

din aceste motive. S = 0 (Q ) = 1. in plus. comanda R=S=1 este interzisa. S=1 (→Q=1) sau prin R=1. Bn+1=1 Rn=0. S = 1 (Q ) = 0. Fie schema: Qn=0. (Q ) = 1 inscriere − R = 1. Qn+1=? An=1. S=0 (→Q=0). (Q ) = 0 stergere − R = S = 1 (Q ) = (Q ) = 0 Circuitul functioneaza dupa cum urmeaza: 2 stari posibile circuitul pierde caracteristica de circuit in doua stari. se va trece deci sau prin R=0. Rn+1=0 . la acestei comenzi (R=S=0) apare o ambiguitate asupra starii in care va ramane circuitul deoarece practic este imposibila comutarea simultana a celor doua comenzi. (Q ) = 1 → (Q ) − R = 0. An+1=0 Bn=0.Matricea de excitatie pentru un astfel de circuit este: SR\Q 00 01 11 10 0 1 0 1 0 0 x x 1 1 Qn+1 = Sn + Rn ⋅ Qn = Sn ⋅ Rn ⋅ Qn Qn+1 = Rn + Sn ⋅ Qn = Rn ⋅ Sn ⋅ Qn −R=S =0 Qn+1 = Rn (S n + Qn ) = Rn + S n + Qn Qn+1 = S n Rn + Qn = S n + Rn + Qn ( ) (Q ) = (Q ) : (Q ) = 0 → (Q ) = 1.

folosind pentru aceasta o intrare de ceas (T): T=0: portile de intrare sunt blocate T=0→1:functionare sincrona T=1:functionare asincrona (bistabilul este transparent pentru intrarile R. care comanda evolutia circuitului independent de prezenta semnalului de tact.Realizarea practica a comutarii simultane a semnalelor A si B este imposibila. Se mentine interdictia RdSd=0. Dupa cum am vazut. deci pot fi considerate prioritare fata de celelalte intrari. Sd). CBB sincron de tip R–S este transparent pentru intrarile R.S) R T Rd Q Q S Sd Matricea de excitatie a acestui circuit este: RS/TQ 00 01 11 10 00 0 0 0 0 01 1 1 1 1 11 1 1 X 0 10 0 1 X 0 Qn+1 = T n ⋅ Qn + Tn ( Sn + Qn ⋅ R n ) îSn ⋅ Rn ⋅ Tn = 0 CBB sincron poate fi prevazut si cu intrari sincrone (Rd. deci dupa inchiderea portilor de intrare. S in cazul T=1. dar apare la iesire pentru T=0. In unele aplicatii este necesar controlul asupra momentului aparitiei informatiei la iesirea CBB. Pentru aceasta ar fi de dorit o functionare de felul urmator: informatia se inscrie pentru T=1. ceea ce determina aparitia unei ambiguitatii a starii bistabilului dupa comutare. Din acest motiv se introduce notiunea de sincronizare. O astfel de functionare este realizata de CBB de tip R–S MASTER–SLAVE: .

T 2 1 3 4 S t R Q Q S T Functionarea circuitului este urmatoarea: – 1-2: portile de intrare inca nu sunt deschise. R Sd Q Q S T Rd . Daca sunt necesare intrari asincrone ele pot fi prevazute numai la SLAVE sau atat la MASTER cat si la SLAVE. portile de transfer inca nu sunt deschise – 4-5: portile de transfer se deschid permitand trecere informatiei din MASTER in SLAVE. – 2-3: portile de intrare se deschid permitand inscrierea informatiei in MASTER – 3-4: portile de intrare se inchid. portile de transfer se inchid izoland MASTRE de SLAVE.

Matricea de excitatie devine: CBB de tip J–K sincron se obtine prin introducerea unei intrari de tact: JK\Q 00 01 11 10 00 0 0 1 1 01 1 0 0 1 ì ïQn +1 = J n ⋅ Q n + K n ⋅ Qn = K n ⋅ Qn + J n ⋅ Q n + Qn í ï îQ n +1 = J n ⋅ Q n + K n ⋅ Qn = J n ⋅ Q n + K n ⋅ Qn + Q n æR → Kö ç çS → J è K Q J Q Qn +1 = T ⋅ Qn + Tn J n ⋅ Q n + K n ⋅ Qn ( ) 11 1 0 0 1 10 0 0 1 1 JK\TQ 00 00 0 01 0 11 0 10 0 01 1 1 1 1 T=0 → portile de intrare sunt blocate T=1 → functionare asincrona K Q J T Q . Circuite basculante bistabile de tip J–K Pentru a evita nedeterminarile ce pot apare in urma aplicarii pe intrarile R.6. Sale unui CBB R–S asincron a combinatiei R=S=1 se poate modifica schema circuitului astfel incat el sa aiba o evolutie cunoscuta si dupa o astfel de comanda si anume: R=S=1→ Qn =1 = Qn .2.

…. ypn) i= 1. -diagrama de semnale.tPLH . xhn. -diagrama (graf) sau matricea de fluenta.z) m Ecuatiile ce descriu functionarea unui astfel de automat sunt de forma: yin+1= T n⋅yin+Tn⋅fi(x1n.th-timp de mentinere 7.tSN-timp de prestabilire .6. ypn) j= 1. ci sub alte forme: -descrierea functionala. AUTOMATE SIMPLE 7. parametri dinamici sunt: .1 Sinteza absoluta Structura unui automat este urmatoarea: T X Y H z f(x. .tPHL timpi de propagare .5.….z) ∆ p g(x. prezentarea automatului ce trebuie sintetizat nu se face prin ecuatiile de stare si de iesire. y1n. p zjn=yj(x1n.…. Parametri dinamici ai CBB Cele mai utilizate CBB in Romania sunt: J T S 7472 Q Q J T S 1/2x 7473 R Q Q J T S 1/2x 7476 R Q Q D K R K K S Q 1/2x 7474 Q T R Pentru CBB. y1n.n In general.…. xhn.

ceea ce poate conduce la functionarii defectuoase. construirea grafului si matrici de fluenta . Se prefera sincronizarea lui X cu ceasul T.-asteptare 2. definirea primara a starilor: variabile de intrare: XS variabile de iesire: Z stari: 1. acest T X T D S Q T R Q XS XS X XS lucru se realizeaza cel mai bine cu ajutorul unui bistabil D sincron pe front pozitiv: 1 2 3 1 1.-automatul genereaza Z=1 3.-matrici de excitatie si de iesire. XS=1 Z=0 2. Pentru sinteza automatului trebuie realizata mai intai sinteza abstracta folosind pentru aceasta metodologia expusa intr-un capitol anterior Ex: Sa se sintetizeze un generator de monoimpuls a carui functionare este descrisa prin urmatoarele diagrame de semnal: T X Z Semnalul X este asincron in raport cu semnalul de ceas T.

Pentru Tn=0 automatului nu evolueaza. p Ecuatia unui CBB tip D este: Qn+1= T n⋅Qn+Tn⋅Dn Comparand cele doua relatii se observa ca variabilele de stare se pot obtine folosind CBB tip D sincrone daca: Di=fi(x1. ypn)=yin+1 .…. xh.2. ypn) i= 1.…. care au maxim 5-6 variabile de intrare si de stare.…. y1n. yp) Pentru sinteza automatului sunt necesare p CBB tip D sincrone (p variabile de stare). caz in care ecuatiile de stare devin: yin+1=fi(x1n. Sinteza in CBB tip D Ecuatiile de stare ale automatului sincron sunt de forma: yin+1= T n⋅yin+Tn⋅fi(x1n. alocarea variabilelor de stare y1y0\T XS 00 01 11 10 y1y0\T XS 00 01 11 10 00 00 00 01 00 00 0 0 0 0 01 xx 01 11 xx 01 x 1 1 x 11 11 11 11 00 11 0 0 0 0 10 xx xx xx xx 10 x x x x In cazul automatelor simple.…. reducerea starilor: nu este cazul 4. xhn. Q 1 2 3 y1 y0 0 0 0 0 1 1 7. ypn) i= 1.….….0X/0 11/0 01/1 marcarea ramurilor: Q\TXs 1 2 3 00 1/0 X/X 3/0 T ⋅ XS Z 01 1/0 2/1 3/0 11 2/0 3/1 3/0 10 1/0 X/X 1/0 1 10/0 10/0 2 11/1 obs: T=1 → frontul negativ al lui T 3 00/0 X1/0 3. acestea vor implementa circuitele de intarziere D din structura automatelor finite. y1. In cadrul sintezei se poate considera Tn=1. p Rezulta: Din= fi(x1n. y1n. xhn. sinteza structurala se face in CBB.…. y1n.…. xhn.

Ex: y1y0\X S 00 01 11 10 0 0 x 0 x 1 1 1 1 x y1y0\X S 00 01 11 10 0 0 x 0 x 1 0 1 1 x y1y0\X S 00 01 11 10 0 1 0 0 x 1 0 0 x x D0n=X⋅Sn Din=X⋅Sn⋅y0n Zn= y 1n⋅y0n X D S Q Xs Xs D T Q 1 Q Z T R Q D T T Q 0 Q 7. tip J-K Pentru Tn=1 rezultă: y in +1 = y in ⋅ y in +1 + Kin ⋅ y in y in = 0 Þ y in = y in +1 .3 Sinteza cu CBB. y in = x Ex: y1y0\X S 00 01 11 10 0 0 x x x 1 1 x x x y1y0\X S 00 01 11 10 XS XS 0 x x 1 x 1 x 0 0 x y1y0\X S 00 01 11 10 Jin=y0n J T Q 0 1 0 0 x 1 x x x x y1y0\X S 00 01 11 10 0 x x 1 x 1 x x 0 x JX 0n=X⋅Sn Z n = y in ⋅ y in D T Q Q K0n= X ⋅ Sn 0 Q Kin= X ⋅ Sn K T J T Q 1 Q Z K . K in = x y in = 1 Þ K in = y in +1 .

R in ⋅ Sin = 0 7. procedura repetându-se până se epuizează toate posibilităţile.5.m.7. Se completează apoi matricea de excitaţie şi se construieşte graful de fluenţă corespunzător. Pentru aceasta. Analiza funcţionării Valorile indiferente din diagramă conduc la obţinerea unor structuri mai ieftine. apoi se trece la starea următoare (cea spre care evoluează sistemul)..d. R in ⋅ Sin = 0 X D T Q Xs S Q Q Xs T 1 Q R Z S T T Q R 0 Q y in = 1 Þ Sin + R in = Sin + R in ( )(S in + R in )=S in ⋅ R in + R in Sin + R in ( ) =R in = y in +1 . s. Ex: Y1Y0 D1 D0 Y1Y0\XS 0 1 Q XS=0 00 0 0 00 00 01 1 01 0 0 01 00 11 2 00 0 0 11 00 11 3 10 0 0 10 00 01 4 .4.a. se consideră nouă stare iniţială. Dacă această stare este stabilă. se porneşte de la o stare iniţială şi se calculează valorile semnalelor de comandă care se obţin. Sinteza cu CBB tip R-S Pentru Tn=1 rezultă: ì ïy in +1 = Sin + R in ⋅ y in í ï îSin ⋅ R in = 0 Þ Sin + R in = 1 y in = 0 Þ Sin = y in +1 . În acelaşi timp însă este necesară verificarea corectitudini modului de fixare al valorilor indiferente din matricea de excitaţie.

6. În unele situaţii nu este permisă ieşirea din ciclul de funcţionare. pentru funcţionarea corectă a sistemului secvenţial este necesară respectarea anumitor condiţii. Sistemul se numeşte în reintrare automată în ciclul de funcţionare. 7. tPHL(Q)]-timpul de basculare al unui CBB tr-timpul de răspuns al unei structuri combinate (timp de propagare) Ţinând seama de trt. sistemul este prevăzut cu un circuit de iniţializare automată la cuplarea tensiunii de alimentare.XS=1 00 11 00 00 01 11 10 01 11 0 0 0 0 1 1 0 1 1 0 0 0 1 1 1 1 1 1 0 1 1 0 0 0 1 1 2 4 3 1 Indiferent de starea în care va fi plasat sistemul la punerea sub tensiune. t su + t b + t r ] . Regimuri tranzitorii în sisteme logice secvenţiale realizate în CBB Durata regimului tranzitoriu la un astfel de sistem este: trt=tb+tr. unde: trt-durata regimului tranzitoriu tb=max [tPLH(Q). specifice tipului de CBB folosite: a) CBB tip D active pe front pozitiv (7474): T TL tb th tr TH ≥ TH min TL TL ≥ TL min tb + tr ≥ th T − ( t b + t r ) ≥ t su tsu T ≥ max[TH min + TL min . În acest caz. din graf se observă că el va evolua spre o stare admisă.

b) CBB tip I-K MASTER-SLAVE (7472.divizor: TT>tb (nu interesează decodificarea stărilor numărătorului). în 4 (Y1). . 7473. t B + t R ] tb tr Schema prezentată poate fi privită ca numărator (Y3 Y2 Y1Y0 ) sau ca divizor : în 2 (Y0). 7476): T TL TL TH ≥ TH min TL ≥ TL min t b + t r ≤ TL T ≥ TH min + max[TL min .numărător: TT>n·tb+TSH (depinde de numărul CBB conectate). Prin combinarea schemelor de numărător direct şi invers invers cu ajutorul unor multiplexoare comandate în semnalul de mod (CM) se obţine un numărător reversibil. . Frecvenţa minimă de lucru este data de de relaţiile: . Dacă la intrarea de ceas T a fiecărei celule se conectează ieşirea Q a celulei precedente se obţine un numărător liniar sincron invers.în 8 (Y2) sau în 16 (Y3) al frecvenţei ceasului T.

8. Y3 Y2 \Y1 Y2 00 01 11 10 ì ïI = Qn +1 Qn = 0 Þ í n ï îK n = x 00 0001 0101 1101 1001 01 0010 0110 1110 1010 11 0100 1000 0000 1100 10 0011 0111 1111 1011 ì In = x ï Qn = 1 Þ í = ï îK n Qn +1 Y3 Y2 Y1 Y0 T (Y3 Y2 Y1 Y0)n+1 x x x x 0 Y3 Y2 Y1 Y0 0 0 0 0 1 0 0 0 1 0 0 0 1 1 0 0 1 0 0 0 1 0 1 0 0 1 1 0 0 1 1 1 0 1 0 0 0 1 0 0 1 0 1 0 1 0 1 0 1 1 0 1 1 0 0 1 1 0 1 0 1 1 1 0 1 1 1 1 1 0 0 0 1 0 0 0 1 1 0 0 1 1 0 0 1 1 1 0 1 0 1 0 1 0 1 1 0 1 1 1 0 1 1 1 1 1 0 0 1( 1 0= 0 1 + 1 1 0 1 Qn +1 In Qn K n Qn ) 1 1 0 1 1 1 1 1 0 1 1 1 0 1 1 1 1 1 1 1 1 1 1 0 0 0 0 I0=1 K0=1 I1=Y0 K1=Y0 .Numărătoarele pot fi prevăzute şI cu o intrare de ştergere dacă se folosesc intrările prioritare de resetare ( R ) ale CBB ce alcătuiesc numărătorul (semnalul RES). NUMARATOARE Aceste numărătoare au în alcătuire CBB ce comută simultan sub acţiunea unui semnal de ceas. Tabela de adevăr pentru un astfel de circuit cu 4 CBB este: T=1 (frontul negativ al T pentru CBB tip J-K MASTERSLAVE ).

Dezavantajul schemei constă în faptul că fiecare poartă nou introdusă (pentru un rang superior) măreşte cu o unitate factorul de încărcare al CBB . Acest dezavantaj se poate elimina dacă pentru implementare se folosesc relaţiile Yi=Ki=Ci-λ. n − 1 : Qn + 1 = T n Qn + T n Qn Qn = 0 Þ T n = Qn + 1 Qn = 1 Þ T n = Qn + 1 T0=T . i = 0. O altă variantă de numărător binar sincron binar sincron direct de tip paralel se obţine dacă se impune Ii=Ki=1. care conduce Frecvenţa maximă de lucru a unui astfel de numărător este dată de relaţia: TT > t b SH p la o frecvenţă mai mare decît numărătorul sincron.Prin implementarea acestor relaţii se obţine un numărător binar sincron direct de tip paralel în schema: Yi = K i = ∏ Yn n =0 i−1 ' + t + T . unde Ci-λ se numeşte transport din rangul I-λ: i ì = ∏ ïCi Yn = Ci−1 Yi n =0 í ï îCi−1 = i Frecvenţa maximă este dată de relaţia : TT > t b + (n − 2) t p + TSH se obţine dintr-o frecvenţă maximă mai mică decît în cazul anterior.ceia ce conduce la mărirea tb şi dacă la scăderea frecvenţei de lucru.Numărătorul astfel obţinut este un numărător binar sincron direct de tip serie. Un alt dezavantaj este creşterea numărului de intrări penru porţile folosite pentru rangurile superioare.

se poate realiza foarte uşor un numărător binar sincron reversibil dacă se folosesc două semnale de ceas (CU pentru numărătorul direct şi CD pentru numărătorul invers): Pentru a conferi schemei flexibilitate maximă se pot folosi CBB tip J-K MASTER-SLAVE cu intrări sincrone ( R .pornind de la această schemă. S ): .T1=Y0T T2=Y1Y0T T3=Y2Y1Y2T Numărătoarele pot fi prevăzute cu ieşire de transport pentru expandare (CY).

Din cele 2 stări posibile se elimină 2n-k stări. se determină numărul minim de celule necesare n=[log2k]. stările omise se aleg astfel încît decodificarea stărilor rămase să se poată face cît mai simplu.Dacă stăstările sunt cele din figură.În practică.3. rezultănd mai multe variante de numărător modulo k.ştergere paralelă PL - încarcare 8.MR 1 0 0 0 PL D i x x 0 0 0 1 1 x Qi 0 0 1 0 Si 0 0 1 1 Ri 1 1 0 1 R i = MR D i + MR PL Si = MR + PL + D i MR .Folosim procedeul descris mai sus pentru sinteza unui numărător modulo 5.Aceste numărătoare evoluează prin toate cele 2p stări posibile: Pentru a realiza un numărător modulo P2≠2p. Alegerea stărilor omise poate fi făcută arbitrar. matricea de excitaţii pentru numărătorul modulo 5 este: n T=1 .1. Numărătoare modulo k ≠ 2 p Numărătoarele prezentate pînă acum sunt numărătoare binare realizate prin interconectarea a p celule.

O altă metodă de realizare a numărătoarelor modulo k≠2p este metoda reducerii la 0 . apoi la stingerea stării k se resetează toate celulele numărătorului. care presupune următoarele: se lasă un numărător modulo 2n să evolueze normal de la starea 0 la starea k-1. Pentru un numărător modulo 5 se obţine R = Y2 Y0 .K0=1 I1=Y0 Qn + 1 = In Qn + K n Qn ìI n = Q n + 1 Qn = 0 → í îK n = x ìK = Q n + 1 Qn = 1 → í n îI n = x K1=Y0 I2=Y1Y0 K2=1 Pentru a verifica corectitudinea schemei se face analiza ei: Y2 Y1 Y0 I0R0 I1R1 I2R2 0 0 0 11 00 01 0 0 1 11 11 01 0 1 0 11 00 01 0 1 1 11 11 11 1 0 0 01 00 01 0 0 0 1 0 1 01 11 01 0 1 0 1 1 0 01 00 01 0 1 0 1 1 1 01 11 11 0 0 0 Y2Y1\Y0 0 0 0 1 1 1 1 0 0 001 011 010 000 1 010 100 000 010 Numărătorul sintetizat este deci cu reintrare automată în ciclul de funcţionare.

Din acest motiv pentru resetare trebuie determinată starea 4 (100) pentru realizarea unui numărător modulo 5. se sincronizează R cu frontul pozitiv al ceasului T. D=Y2 . În acest caz. apoi după încă TT/2 trece din starea 0 în starea 1. Numărătorul rămîne în ultima stare a ciclului de numărare un timp TT/2. după care R devine activ. durata activă a lui R este T RL =TT. numărătorul devine resetat un timp TT. Aceste evenimente durează deci 2TT.R = Y2 + Y0 = Y2 Y0 Dezavantajul acestei scheme este durata manifestată a semnalului R : t RL = t PHL ( Q ) + t PHL( L ) ≥ t RL min Pentru eliminarea acestui dezavantaj.

2 intrări de ştergere: MR0⋅MR1=1 .2.1.4.4 secţiuni: divizor în 2 (C0) divizor în 6 (C1) . De remarcat că starea 0 nu face parte din ciclul de numărare.cînd numărătorul ajunge în starea 0. 8. apare un impuls pe ieşirea de împrumut (BW) care se foloseşte pentru încărcarea numărătorului în starea k.De remarcat că starea 4 (100) divizează TT/2...după cum urmează: se încearcă numărătorul în starea iniţială k şi se aplică impulsului pe intrarea de numărare inversă (CD).Acest numărător realizează o divizare în 5 a frecvenţei ceasului T.. Acest neajuns se poate elimina prin sincronizarea recţiei în cazul T (similar metodei anterioare).k-2. iar starea 0 (000) divizează 3 TT/2. Numărătoare integrate uzuale Cele mai frecvent utilizate numărătoare integrate sunt: 7492 .1. apoi ciclul se reia. O altă metodă de divizare a unui numărător modulo k≠2p este utilizarea unui numărător prim stabil invers . numărătorul trece succesiv prin stările k-1. Dezavantajul schemei este că nu se poate asigura o durată suficientă pentru semnalul PL = BW .semnalului BW (care există doar atît timp cît conţinutul numărătorului este 0) datorită încărcării numărătorului ( PL = BW ) ar putea compromite operaţia de încărcare..

7493 - 2 secţiuni:

divizor în 2 (C0) divizor în 8 (C1) - 2 intrări de ştergere: MR0⋅MR1=1

7490 - 2 secţiuni :

divizor în 2 (C0) divizor în 5 (C1) - 2 intrări de ştergere: MR0⋅MR1=1 - 2 intrări de iniţializare în 9 (1001) MS0⋅MS1=1

74193 - numărător binar sincron reversibil prestabil 74192 - numărător zecimal sincron ireversibil prestabil

8.2. Registre Registrele circuite ce permit stocarea şi sau deplasarea unor cuvinte binare. În funcţie de modul de funcţionare, registrele pot fi: de memorie, de deplasare,combinate,inversabile. 8.2.1. Registre de memorie Sunt utilizate pentru stocarea cuvintelor binare.Funcţionarea unui astfel de registru de memorie este descrisă în următoarea tabelă de adevăr:

Yin+1=

Tn 0 1

Yin+1 Yin Xin

T nYin+TnXin

Având în vedere că ecuaţia ce descrie funcţionarea unui CBB tip D sincron este Qin+1= T nQin+TnDin , rezultă că se poate realiza un registru de memorie pe k biţi dacă se folosesc k CBB tip D sincrone cu Din=Xin.

Dacă se folosesc CBB tip D active pe front pozitiv,informaţia se înscrie în registru pe frontul pozitiv al ceasului.Dacă se folosesc CBB tip D latech ,pentru T=1 registrul este transparent pentru informaţia de pe intrări,iar pentru T=0 registrul se zăvoreşte,memorînd informaţia care se află pe intrări în momentul frontului negativ al T. Dacă se folosesc CBB tip D MASTER-SLAVE în registru se memorează informaţia care se află pe intrări în momentul frontului negativ al ceasului.registrele de memorie se pot implementa şI în CBB tip I-K sau R-S dacă se realizează conexiunile respectiv.Registrele de memorie multiport sunt constituite din CBB adresabile care au o intrare comună de date,CBB folosite sunt de tip D-latch

În cazul registrelor de memorie intrerea de ceas a bistabilelor poartă numele de WE sau WR dacă se folosesc CBB tip D active pe front pozitiv, **** pentru CBB tip D-latch,respectiv *** sau **** pentru CBB tip D MASTER-SLAVE. 8.2.1. Registre de deplasare Sunt registre care la fiecare impuls de tact deplasează conţinutul spre dreapta sau spre stânga cu cîte o celulă. Funcţionarea unui registru cu deplasare stînga-dreapta este ilustra tă
de următoarea tabelă de adevăr:

Tn 0 1

Y0 Y1 ⋅⋅⋅ Yp SO Y0 Y1 ⋅⋅⋅ Yp Yp SI Y0 ⋅⋅⋅ Yp-1 Yp1

Y0n+1= T nY0n+TnSIin Yin+1= T nYin+TnYi-1n SOin=Ypn

D0n=SIn Din=Yi-1n

i=1, p

Pentru un registru de deplasare dreapta-stînga, funcţionarea este următoarea: Tn 0 1 SO Y0 Y1 ⋅⋅⋅ Yp Y0 Y0 Y1 ⋅⋅⋅ Yp Y1 Y1 Y2 SI Ypn+1= T nYpn+TnSIn Dpn=SIn Yin+1= T nYin+TnYi+1n Din=Yi+1n i= 0, p − 1 SOn=Yon

Prin combinarea celor două scheme se obţine un registru de deplasare comandat stînga-dreapta sau dreaptastînga:

CM=0 : MUX realizează legătura 0-0 → deplasare stînga-dreapta CM=1 : MUX realizează legătura 0-0 → deplasare dreapta-stînga
8.2.3. Registre combinate
Acest tip de registre cumulează funcţiile registrelor de memorare cu cele ale registrelor de deplasare

CM=0 → încărcare serială pe Ts → registru de deplasare stînga-dreapta CM=1 → încărcare paralelă pe TP → registru de memorie
8.2.4. Regiştri universali Acest tip de regiştri cumulează funcţiile tuturor tipurilor de registre examinate anterior:

iar CLC2 realizează funcţia de ieşire(generează secvenţa necesară ) .. Ypn) Yin+1=Y0n : : Ypn+1=YP-in Sn=g(Y0n .graful de fluenţă edte următorul: .M1 M0 0 0 0 1 1 0 1 1 MUX 0-C 1-C 2-C 3-C mod de lucru nefolosit deplasare stînga-reapta deplasare dreapta-stînga memorare *ES . .. Schema generală utilizată pentru acest scop este următoarea: Registrului de deplasare i se asociază două circuite logice combinaţionale: CLC1 realizează funcţia de reacţie. este necesar cunoaşterea grafului de fluenţă corespunzător registrului..care ilustrează evoluţia posibilă a stărilor.intrare sincronă pentru ştergerea registrului 8. Circuitul de ieşire se foloseşte numai în cazul generatoarelor de secvenţă şi numai atunci cînd circuitul de reacţie nu poate determina singur generarea secvenşei dorite..Secvenţele ce caracterizează această schemă sunt următoarele: Y0n+1=SIn=f(Y0n . .2. Ypn) Circuitul de reacţie produce o valoare ce se aplică pe intrarea serială a registrului şi care dfetermină deci starea următoare a acestuia.5. Registre de deplasare cu reacţie Registrele de deplasare se pot folosi pentru realizarea numărătoarelor şi a generatoarelor de secvenţe. Pentru a putea proiecta numărătoare sau generatoare de secvenţă cu ajutorul registrelor de deplasare. . . În unui registru de deplasare de 4 biţi.

Rezultă: Q Y3 Y2 Y1 Y0 1 0 0 0 1 2 0 0 1 0 4 0 1 0 0 8 1 0 0 0 SI 0 0 0 1 Y3Y2\Y1Y0 00 01 11 10 00 x 0 x 1 01 0 x x x 11 x x x x 10 0 x x x SI=Y3 De remarcat ca pentru orice numarator realizat prin aceasta tehnica diagrama Karnaugh corespunzatoare reactiei trebuie sa contina 1 in celula 0000 si 0 in celula 1111. . Pentru a proiecta un numărător cu n stări trebuie aleasă o secvenţă de n stări din diagramă.Pe acest graf sunt puse în evidenţă toate stările şi tranziţiile posibile între stări.se poate alege de exemplu secvenţa de stări 1-2-4-8. in caz contrar producandu-se blocarea numaratorului la atingerea starilor respective. iar apoi trebuie realizat circuitul de reacţie astfel încît registrul de deplasare să oscileze în secvenţa de stări aleasă. Pentru realizarea unui numărător cu 4 stări.

Pentru un registru de 4 biti. pentru care se obtine: Q 0 1 3 7 15 14 12 8 y3y2y1y0 SI 0000 1 0001 1 0011 1 0111 1 1111 0 1110 0 1100 0 1000 0 y3y2\ y1y0 00 00 01 10 1 1 x 01 x x x 11 0 x SI = y 3 0 10 0 x x 11 1 1 0 x Numaratorul astfel obtinut se numeste numarator Johnson. putem atinge secventa de stari 0-1-3-7-15-14-128. Pentru eliminarea acestui neajuns se folosesc secvente psindoaleatoare. care sunt secvente determinate de lungime ? .Daca dorim realizarea unui numarator in 8 stari. Nici acest numarator nu asigura reintrarea in ciclul de functionare la parasirea accidentala. Daca se utilizeaza o portiune dintr-o secventa pseudoaleatoare mult mai mica decat lungimea acesteia. Secventele aleatoare au dezavantajul ca nu sunt repetabile. Prin completarea matricei de iesire in pozitiile indiferente se elimina acest neajuns si se obtine urmatoarea structura pentru numara torul Johnson: y3y2\ y1y0 00 01 11 10 00 10 1 1 0 0 0 0 0 0 01 1 1 0 0 11 1 1 0 0 SI = y 3 y 2 + y 3y 0 = y 3 y 2 + y 0 = y 3 + y 2 + y 0 = y 3 + y 2 y 0 ( ) Generatoarele de secventa sunt ? care genereaza o succesiune de 1 si 0 in o structura data. Secventele binare pot fi secvente aleatoare (de lungime infinita) sau secvente determinate (de lungime finita). Un registru de deplasare de n biti are 2n -1 stari nenule. secventa utilizata apare ca fiind aleatoare. Secventa obtinuta astfel este o secventa de lungime maxima. o secventa de lungime maxima este: 1-2-4-5-3-6-13-10-5-11-7 .

Rezulta: Q 1 2 4 9 3 6 13 10 5 11 7 15 14 12 8 y3 y0 0 1 0 0 0 0 1 1 0 1 0 0 1 1 1 0 0 1 1 1 0 1 1 1 1 0 1 0 1 0 y2 y1 S I 0 0 0 0 1 0 0 1 1 0 1 0 1 1 1 1 0 1 0 0 1 1 0 1 0 1 1 1 1 0 0 0 1 1 0 1 0 1 1 1 1 0 0 0 1 y3y2\ y1y0 00 01 11 10 Y3y2\ y1y0 00 01 11 10 00 01 11 10 x 0 0 0 1 1 1 1 0 0 0 0 1 1 1 1 00 01 10 1 0 0 1 1 1 0 0 0 1 1 1 11 0 1 0 1 SI = y 3 ⊕ y 2 + y 3 + y1 + y 0 SI = y 3y 2 + y 3 y 2 = y 3 ⊕ y 2 Dezavantajul schemei este imposibilitatea revenirii in ciclul normal la atingerea accidentala a starii 0 (x=0) si se poate elimina impunand x=1 In tabelul urmator sunt prezentate reactii ce permit obtinerea secventelor de lungime maxima pentru n≤10: .15-14-12-8.

iar din 5 trebuie sa se treaca sau in 10 sau in 11. sa treaca prin urmatoarele stari: y3 y2\ y1 00 y0 10 00 1 01 x 11 0 10 0 01 0 1 x x x 1 0 1 11 1 x 0 x y3y2 \ y1 00 y0 10 00 1 1 01 x x 11 1 0 10 0 x 01 0 1 x x 11 x 1 1 0 . Un astfel de exemplu este prezentat in continuare: trebuie proiectat un circuit care sa genereze secventa: 1011011010. Secventa are 10 biti. 13. deci trebuie folosit un registru de deplasare de 4 biti.n 1 2 3 4 5 6 7 8 9 10 SI y0 y1 ⊕ y0 y2 ⊕ y1 y3 ⊕ y2 y4 ⊕ y3 y5 ⊕ y4 y6 ⊕ y5 y7 ⊕ y5 ⊕ y4 ⊕ y3 y8 ⊕ y5 y9 ⊕ y6 Exista secvente ce nu pot fi obtinute doar prin folosirea unui circuit de reactie. Pentru rezolvarea acestei probleme. 10. 6. care va trebui y3 y2 y1 y0 1 0 1 1 0 1 1 0 1 1 0 1 1 0 1 1 0 1 1 0 1 1 0 1 1 0 1 0 0 1 0 1 1 0 1 0 0 1 0 1 Q 11 6 13 11 6 13 10 5 10 5 Se observa ca starile 11. Cele 10 combinatii nu pot fi obtinute prin metoda circuitului de reactie. Este deci necesar ca ciclul sa aiba 10 stari. 5 apar mai mult daca o data in ciclul de functionare. se foloseste un circuit de reactie pentru obtinerea celor 10 stari si un circuit de iesire pentru obtinerea secventei dorite. Numarul de stari ale acestui ciclu nu poate fi micsorat deoarece din starea 1 trebuie sa se treaca fie in 11 fie in 10.

care este un registru combinat avand posibilitati de intrare paralela sau seriala.intrare paralela pe C2 . Corespunzator celor doua moduri de intrare. iesire paralela si seriala.starea seriala pe C0 1 . Problema se rezolva prin completarea corespunzatoare a diagonalei Karnaugh a lui SI. Intrarea de mod determina functionarea in unul din cele doua moduri de intrare. 8.2.Secventa de 10 stari poate fi de exemplu 0-1-2-5-11-7-15-14-12-8: Q 0 1 2 5 11 7 15 14 12 8 y3 y2 y0 0 0 0 0 0 1 0 0 0 0 1 1 1 0 1 0 1 1 1 1 1 1 1 0 1 1 0 1 0 0 y1 SI 0 0 1 0 1 1 1 1 0 0 1 0 1 1 1 1 0 0 0 0 S 1 0 1 1 0 1 1 0 1 0 SI = y 3 y 0 + y 3y 2 + y 3 y 2 y 0 S = y 3 y 0 + y 2 y 0 + y 2 y1 Circuitul nu asigura reintoarcerea in ciclul de functionare la parasirea accidentala a acestuia.6 Registre integrate uzuale Cel mai cunoscut registru TTL este 7495. 7495 este prevazut cu doua ? de ceas. MC = 0 .

In realitate. x = (1. x = (0.1 Hazardul in circuitele logice combinationale . x = (11 . HAZARDUL STRUCTURILOR LOGICE Circuitele logice folosesc elemente de comutatie pe care le-am considerat pana acum ca fiind elemente ideale in sensul ca x. pe durata regimurilor tranzitorii apar situatii in care x. 9. ).Prin realizarea unor conexiuni adecvate.0) .1) sau x. 9. Exemple: 1.0) sau x. 7495 se poate transforma in registru de deplasare considerat stanga-dreapta sau dreapta-stanga. x = (0. ( ) ( ) ( ) ( ) 2. Influenta acestor regimuri tranzitorii asupra functionarii circuitelor logice este cunoscuta sub numele de hazard in functionare.

Circuitul poate prezenta deci hazard static in 1 comutatiile x2 in situatiile: 011 ↔ 111 ⇔ 3 ↔ 7 Pentru a elimina acest tip de hazard. 9. x1 = 1 z = x 2 + x 0 → 0 1 1 1 1 1 Hazardul static de 1 apare in diagrama Karnaugh exista celule adiacente ce contim 1 care acoperite de acelasi implicit prim.1. deci B z = x 2 x 0 + x 2 x1 + x1x 0 2. x 1 = 1 z = x 2 + x 2 + 1 b)metoda Quine-McCluskey: ( x. a)metoda Veitch-Karnaugh: z = x 2 x 0 + x 2 x1 x2 \ x1 00 01 11 hazard static in 1 x0 10 x 0 = 1.In cazul CLC. B = x1 x 0 ) C=x x 2 1 z = x 2 x 0 + x 2 x1 Exista hazard static in 1 daca x0=1.7 ) C 11R(6. C = 0 z = x + x = 1 Pentru eliminarea acestui tip de hazard trebuie respectata conditia C ≥ AB.7 A = x 2 x 0 .1 Hazardul static Un CLC prezinta hazard static daca pentru doua valori adiacente ale intrarilor iesirea trebuie sa ramana constanta. x) = (11 R = S = 0. Iesirea z a unui circuit se poate scrie in raport cu variabila x sub una din urmatoarele doua forme: 1. hazard dinamic si hazard de curse.3. in expresia functiei trebuie adaugati implicantii primi care sunt egali cu 1 pentru aceste comutari. z = Ax + Bx + C A = B = 1.3 ) B -11 R(3. eliminarea acestui tip de hazard poate fi realizata daca elimina situatiile descrise prin introducerea unor termeni ? in expresia functiei: z = x 2 x 0 + x 2 x1 + x1x 0 x 0 = 1.0) z = 0 → hazard static in 1 0 1 2 3 001 011 110 111 1 3 6 7 A 0-11 R(1.7). dar exista un regim tranzitoriu pe durata caruia iesirea isi schimba valoarea. x1=1. z = ( R + x) S + x T FA ( FA+ FB ) FC ( FB + FC ) = 1 FA FC =1 1 3 6 7 A 1 1 B 1 1 C 1 1 z=A+C ( ) . Fie functia logica z=R1(1. hazardul in functionare este clasificat dupa regimul tranzitoriu al variabilelor de iesire in: hazard static. x) = (0.6. T = 1 z = xx z = 1 → hazard static in 0 .) ( x.

Z=1 C=0 C=1 CC :1-2 6-5-2 3-4-5-2 ( ) In cazul CLC pe doua nivele sintetizate corect nu poate sa apara hazard dinamic (considerand ca timpii de propagare sunt aceeasi pentru porti similare). dar ea isi schimba valoarea pe durata regimului tranzitoriu. insa pe durata regimului tranzitoriu iesirea evolueaza in secventa 0 → 1 → 0 → 1 (respectiv 1 → 0 → 1 → 0 ). marimile luate sunt similare celor de la forma disjunctiva.1. rezulta: z = x 2 + x 2 x 1 + x 1 . Conditia necesara si suficienta pentru ca intre doua puncte de functionare sa nu existe hazard de surse este ca functia de iesire a circuitului sa contina implicantul prim ce inchide cele doua puncte. .3 Hazardul de surse Un CLC prezinta hazard de surse daca atunci cand cel putin doua intrari se modifica iesirea trebuie sa ramana constanta. X2 \ x1 x0 0 1 00 01 11 10 1 1 1 1 La comutarea 001 → 111 . Z=0 A=B=1. Exemplu: A=B=1. 9.1. Hazardul dinamic poate sa apara in circuitele in care exista 3 sau mai multe cai de semnal in timpi de propagare diferiti pentru aceeasi variabila.Pentru eliminarea acestui tip de hazard trebuie respectata conditia T ≤ R+S. Exemplu: z = x 2 + x 2 x 1 + x 1 x 0 .nu prezinta hazard static in 1.2 Hazardul dinamic Un CLC prezinta hazard dinamic daca pentru doua intrari adiacente iesirea trebuie sa comute 0→1 (1 → 0) . variabila care nu se modifica este x 0 = 1 . 9.

apare hazard de surse: Cele doua puncte (intre care apare hazard de surse) nu pot fi incluse in acelasi implicant prim. atunci el trece in starea 2. iar starea urmatoare este aceeasi pentru o anumita intrare. automatul trece in starea 0. x 2 si x1 comuta dupa cum urmeaza. automatul nu evolueaza spre o stare stabila si trece periodic prin aceeasi succesiune de stari. Pentru x=1.y0) sa se modifice simultan.Daca x 2 .2. In toate cele 3 cazuri. ilustrate pe matricea de excitatie.1 Hazardul de curse Fie un sistem secvential asincron cu graful de fluenta din figura: Q\ x 0 1 2 3 0 2 2 3 3 1 1 2 3 0 Q 0 1 2 3 y1 y0 0 0 0 1 1 1 1 0 y1 y0 \ x 00 01 11 10 Daca automatul se afla intr-o anumita stare. tranzitia 0 → 2 se codifica 00 → 11 . automatul ajunge in starea stabila 3 (10). apoi in 1. apoi in starea stabila 3. 3 si din nou in 0 etc. Daca automatul se afla in starea 3 si x=0. Daca x devine 1. Exista 3 posibilitati de modificare a variabilelor de stare y1 y0 din 00 in 11: O succesiune de comutatii care inlocuieste o comutatie mica se numeste cursa. O solutie ar fi validarea iesirilor numai dupa terminarea regimului tranzitoriu. Corespunzator acestor 3 variante. nu are loc nici o tranzitie. In cazul CLC. fara a schimba regimul permanent. Tehnologic este imposibil ca ambele variabile (y1. pe care nu o mai paraseste 0 1 11 01 11 11 10 10 10 00 . hazardul nu modifica decat regimul tranzitoriu al circuitului . 2. descriind un ciclu. desi hazardul de surse nu poate fi eliminat prin metoda mentionata.2 Hazardul in sisteme secventiale asincrone 9. Daca asigurarea de stare se face conform tabelei de mai sus. . Daca x devine din nou 0 atunci cand automatul se afla in starea 0. 9. atunci starea respectiva se numeste stabila si se incercuieste (starea 3 pentru x=0). exista 3 variante de evolutie a automatului.

daca se trece si prin 01. de asemenea starile 1 si 2. trece direct in 11 daca y1y0 comuta simultan. este necesar ca si starile 1 si 2 sa fie adiacente. pentru aceasta. 2. Pentru a ilustra astfel de surse. Rezolvarea acestei probleme presupune ca starile intre care au loc tranzitii sa fie codificate prin valori adiacente ale variabilelor de stare. se introduce starea fictiva f si se impune conditia ca automatul sa treaca neconditionat din f in 0. In schimb. In acelasi mod pot fi ? variabilelor de intrare atunci cand automatul are mai multe intrari ce se modifica simultan. Exista si surse pentru care starea finala depinde de ordinea in care are loc comutarea variabilelor de stare. starile 0 si 1 sunt adiacente. rezolvandu-se astfel problema adiacentilor intre starile intre care au loc tranzitii.pana la o noua modificare a intrarii x. In continuare sunt ilustrate asigurarile de stare fara hazard de surse pentru automate in 3 si 4 stari: Se observa ca este imposibila o asigurare de 0 0 1 stare fara hazard de surse 1 f 2 daca au loc tranzitii intre fiecare doua stari. automatul ajunge in starea 10 (3) din care nu mai poate fi scos. astfel de surse se numesc surse critice. 2. Daca y0 comuta primul. tranzitiile intre stari sa se faca prin schimbarea unei singure variabile de stare: starile intre care au loc tranzitii trebuie sa fie codificate prin valori adiacente ale variabilelor de stare. Hazardul de surse se elimina daca sunt respectate urmatoarele conditii: 1. modificarea intrarii sa se faca prin schimbarea unei singure variabile de intrare: sunt necesare circuite suplimentare care sa asigure aceasta conditie. deoarece rezultatul comutarilor succesive este identic cu cel prevazut in matricea de excitatie (atingerea starii stabile 3). Q\ x 0 1 2 3 0 0 2 0 3 1 1 1 1 3 Q 0 1 2 3 y1 y0 0 0 1 1 0 1 1 0 y1 y0 \ x 0 00 00 11 01 00 11 11 01 11 10 10 10 1 Daca automatul se afla in starea 00 cu x=0 si apoi devine .f 0. y1 y0 0 1 1 2 3 \ 1 0 0 Q 0 1 2 3 y1 y0 0 0 0 1 1 1 1 0 y1 y0 \ 0 1 . se spune ca aceasta sursa nu este critica.0 devine in acest caz 2 . pentru asigurarea propusa. consideram sistemul cu graful de fluenta din figura urmatoare. daca y1 comuta primul. tranzitia 2 . Adiacenta este simplu pusa in evidenta pe diagramele Karnaugh. 1 . indiferent de valoarea lui x. starea finala este tot 11.

y2 \ y1 00 y0 10 0 f1 1 0 01 3 1 f2 2 11 f3 Daca graful de fluenta are 2 diagonale. y2 \ y0 0 1 y1 00 01 11 10 f 1 3 f2 0 1 2 In cazul automatelor cu 4 stari al caror graf de fluenta are o diagonala. eliminarea hazardului de surse nu se poate rezolva doar cu doua variabile de stare. dintre care 2 fictive. in care toate tranzitiile au loc intre stari vecine. Se obtine un graf de fluenta modificat cu 7 stari. care sa rezolve adiacenta intre starile 0-2: 0-f3-2. Graful de fluenta modificat contine 6 stari. . se introduc doua stari fictive f1 si f2. Problema se poate rezolva daca se vor aloca 3 variabile de stare. 1-3. 0-1. dintre care 3 fictive. problema hazardului de surse poate fi rezolvata prin introducerea unei a treia stari fictive. oricum s-ar alege aceste variabile. 4.Asigurarea de stare fara hazard de surse se poate realiza numai cu doua variabile de stare. deci a fost rezolvata problema hazardului de surse. urmatoarele perechi de stari sunt adiacente: 0-1. Fiecare tranzitie din acest graf are loc intre stari adiacente (2-f2-3. vor rezulta tranzitii care se realizeaza prin modificarea a doua variabile de stare. 1-2. 3. 3-f1-0. pentru a rezolva si adiacenta intre starile 2-3 si 3-0. 1-3). 1-2.

3 Hazardul de propagare Consideram un sistem secvential la care structura combinationala f este constituita din mai multe blocuri f1.3. Hazardul de continuitate Hazardul de continuitate se refera la regimul tranzitoriu al unei variabile logice: (x.9.2. care nu modifica decat regimul tranzitoriu al structurii. 2. 9.…. reducerea duratelor regimurilor tranzitorii ale variabilelor sub timpii de reactie ai sistemului( timpii de trecere dintr-o stare in alta ). ceea ce poate conduce la nerespectarea timpilor de prestabilire si de mentinere sau la obtinerea unor impulsuri de durata prea scurta. pot apare decalaje de timp la un bloc relativ la celalalt. Hazardul sistemelor secventiale sincrone In cazul sistemelor secventiale sincrone. Realizarea numaratoarelor modulo p ≠ 2k prin metoda aducerii la zero sau prin metoda resetarii controlate daca se foloseste o reactie asincrona.2. fj. fenomene ce pot produce hazard in functionare. Solutia de eliminare a acestui tip de hazard este introducerea unor intarzieri suplimentare pentru unele blocuri. se poate ajunge la o evolutie nedorita. timpii de propagare.2. Exemple: 1. 1). Solutia consta in sincronizarea reactiei prin utilizarea unui bistabil care sa memoreze semnalul de reactie. astfel incat sa dispara decalajele relative de timp. daca aceasta este mai mare decat timpul de reactie al sistemului. 9. frecventa maximã de lucru ). prezenta hazardului de continuitate in structura f poate determina modificarea variabilelor de stare pe durata regimului tranzitoriu. Problemele care apar se datoreazã nerespectãrii conditiilor impuse de parametrii dinamici ai circuitelor utilizate (duratele impulsurilor.. asigurandu-i astfel o durata satisfacatoare. x ) = (1.3. Daca un semnal decomanda se aplica unor blocuri diferite fi. 0) sau (x. 9. x ) = (0.1. iar pe de altã parte de semnalele externe si ceasurile interne sunt oarecare. Hazardul de continuitate pentru structura g poate fi asimilat hazardului static al CLC..fp. Problema se poate rezolva prin urmatoarele masuri: 1. ` . eliminarea hazardului static in structurile combinationale f si g . sistemul prezinta hazard de propagare. timpii de mentinere. tipurile de hazard mentionate pentru sistemele asincrone pot fi eliminate prin introducerea semnalului de ceas. fara a schimba regimul permanent. Hazardul Un sistem secvential sincron este comandat pe de o parte de ceasurile interne. In schimb. Daca sub influenta acestor decalaje automatul evolueaza spre o stare stabila diferita de cea din matricea de excitatie. timpii de prestabilire.

comanda tuturor intrarilor de ceas de la o singura sursa obtinuta prin conectarea in paralel a mai multor parti in colector in gol. sau un registru de memorie.2.3Hazardul datorat decalajului de ceas In unele situatii trebuie comandate mai multe intrari de ceas. se poate folosi un numar corespunzator de bistabile. Pot apare insa probleme daca durata frontului pozitiv este prea mare. care sa sincronizeze semnalul exterior N. este necesar ca palierul H al ceasului sa dureze cat mai putin posibil. deoarece nu sunt luate in considerare modificarile intrarii D inainte sau dupa frontul pozitiv al ceasului T. Semnalul CU care determinã incrementarea continutului numãrãtorului poate avea in unele cazuri o duratã activã prea micã. Aceasta anomalie nu poate sa apara la bistabilele D active pe front daca se respecta tsu si th. Solutia consta in utilizarea unui al doilea ceas decalat fata de primul. 9. Datorita neidentitatii circuitelor 2. semnalele parazite pe intrarile J sau K pe durata palierului H al ceasului pot determina bascularea circuitului MASTER.3. incat.In consecinta trebuie asigurate fronturi pozitive cat mai bune. Pentru eliminarea acestui tip de hazard se poate folosi una din urmatoarele solutii: 1.3 pot apare decalaje intre T' si T'' ( shew time). . memorandu-l intr-un bistabil: Pentru sincronizarea mai multor semnale.2. a carui stare este copiata pe frontul negativ al ceasului in bistabilul SLAVE. pentru respectarea …………… este necesara multiplicarea ceasului. in durata de minim 50 ns.3.Hazardul datorat semnalelor parazite pe intrari In cazul bistabilelor J-K MASTER-SLAVE. 9. Pentru a evita acest hazard. ceea ce poate conduce la hazard in functionare. datorita zgomotelor suprapuse peste semnalul de ceas (efectul de ceas multiplu).

1. Daca in . Semnalul CS realizeaza selectia circuitului (el poate controla si starea iesirilor). Liniile matricei (0÷2n-1) sunt activate de iesirile unui decodificator ale unei intrari sunt conectate la liniile de adresare. Coloanele matricei sunt conectate la liniile de date prin intermediul unor amplificatoare 3S.Semnalul OE controleaza numai starea circuitelor de iesire.1.Memorii ROM Memoriile ROM sunt folosite doar pentru citirea informatiei inscrisa la fabricare. CIRCUITE DE MEMORIE. adica informatia nu se distruge la disparitia tensiunii. EPROM. PROM. cuvantul aplicat pe intrarile de adresa determina activarea unei linii a matricei de memorare.memorii ce permit atat citirea cat si inscrierea informatiei. stergerea informatiei este posibila doar in cazul EPROM si nu este selectiva -RAM.ARII LOGICE PROGRAMABILE(PLA) SECVENTIATOARE LOGICE PROGRAMABILE(PLS) 10.1. EEPROM . Din punct de vedere al modului de utilizare memoriile se clasifica in : -ROM. Structura lor interna este conceputa matricial in fiecare nod al matricei fiind memorat bit de informatie.memorii ce pot fi doar citite in sistemul care le utilizeaza. Daca CS =1.Circuite de memorie Circuite de memorie sunt circuite care asigura posibilitatea de regasire a unor informatii reprezentate sub forma binara care au fost stocate anterior. 10. 10.2. sunt nevolatile.comanda intrarilor de ceas pentru bistabilele legate in cascada astfel incat ultimul bistabil din cascada sa basculeze primul.

Un ciclu de memorie consta in selectarea unei linii (CS.1". daca celula de memorare are la baza inmagazinarea pentru o durata finita a unei sarcini electrice pe un condensator. Daca celula de memorare are la baza o structura de bistabil. Structura interna poate fi regandita dupa cum urmeaza: Cu ajutorul liniilor de adresa A1÷An se poate selecta. determinat prin rezistentele legate la Vcc. una din liniile matricei de memorare. deci .1.nodurile de pe aceasta linie exista conexiuni pe colonele respective potentialul va fi determinat de iesirile decodificatorului. A1 ÷ An ) si apoi. Memoriile PROM sunt circuite de memorie a cãror continut poate fi programat o singura datã.timpul scurs de la OE=1 la aparitia datelor la iesire tOH . prin intermediul decodificatorului.durata ciclului de citire (intervalul de timp intre doua schimbari de adresa) tA . in fiecare nod al matricei existand o celula de memorare. conectand-o la linia externa de date D.timp de acces la memorie (timpul scurs de la stabilirea adreselor la obtinerea datelor de iesire) tCS . O " dacã nu sunt realizate conexiuni in noduri. timp de stergere ridicat. Structura unei memorii SRAM este prezentata in continuare: Caile de inscriere (D1) si de citire (D0) pot fi separate sau comune. selectarea unei coloane (An+1 ÷ Am. Liniile de adresa An+1 ÷ Am selecteaza una dintre coloanele de date. Structura unei memorii RAM este tot matriciala.. potentialul coloanelor respective este . scoaterea circuitului din soclu pentru stergere. Bitii ce constituie linia adresata de decodificator sunt aplicati unui multiplexor/ demultiplexor comandat de semnalul WR. memoria este de tip dinamic (DRAM). de la adresa prezenta la adresa dorita. O denumire mai corecta ar fi fost EWM. stergerea acestuia facandu-se prin expunere la radiatie ultravioleta sau X. aceasta nu poate fi stearsã. caz in care intrarea se face printr-o poarta cu validare (CS+WR=0). memoria este de tip static (SRAM). de utilizator dupã inscrierea informatiei.timpul de mentinere a datelor la iesire dupa ce OE=0.2 Memorii RAM Denumirea (Random Access Memory) se datoreaza faptului ca accesul la orice cuvant al memoriei se realizeaza in acelasi interval de timp. Decodificatorul este validat de semnalul CS. WR=1). . Memoriile E2PROM elimina dezavantajele circuitelor EPROM: stergerea intregului continut. Pentru functionarea corecta este necesara satisfacerea anumitor conditii de timp: tRC . spre deosebire de memoriile cu acces serial. dupa o intarziere dictata de propagarea prin decodificator si matricea de memorie. iar iesirea printr-un amplificator 3S comandat (CS = 0. Memoriile EPROM au posibilitatea de inscriere repetata a continutului. 10. Stergerea informatiei din celule de memorare se realizeaza prin aplicarea unei tensiuni pozitive pe linia de selectie a cuvantului.. la care trebuie parcurse toate cuvintele. Informatia de pe cele m coloane de date este prezentata la iesire daca OE=1.timpul scurs de la CS=1 la iesirea datelor la iesire tOE .

Semnalele de control si adresele sunt comune. caz in care din schema trebuie sa faca parte si circuite pentru memorarea starii. Sensul datelor si functia structurii MUX/DMUX sunt determinate de polaritatea semnalului WR. Pentru modificarea numarului de cuvinte.1. Adresa de rang imediat superior se foloseste pentru aplicarea selectiva a semnalelor de control (CS). se poate imagina o schema in care liniile pentru A1 ÷ An sa fie comune cu cele pentru An+1 ÷ Am. Adresele liniilor si coloanelor nu sunt deci necesare simultan. . Operarea se face prin aplicarea pe liniile de adresa a adresei de linie. In fiecare locatie a memoriei se inscriu valorile functiilor corespunzatoare vectorului de intrare ce reprezinta adresa locatiei respective. Aplicatii ale memoriilor in sinteza dispozitivelor numerice Circuitele de memorie pot fi folosite pentru a sintetiza circuite logice combinationale sau circuite logice secventiale. Modificarea geometriei memoriilor Prin modificarea geometriei se realizeaza circuite de memorie si *******de cuvinte sau numar de biti pe cuvant diferit de cel al circuitelor disponibile. se aplica memoriilor folosite un numar de linii de adresa corespunzator capacitatii memoriilor. Reimprospatarea se poate face simultan pentru toate celulele de pe o linie. Liniile de date sunt comune. Pentru a realiza un circuit combinational. Pentru modificarea numarului de biti pe cuvant se conecteaza in paralel circuitele de memorie disponibile. Avand in vedere ca celulele memoriei DRAM functioneaza pe baza stocarii unei sarcini electrice pe o capacitate si ca aceasta capacitate se descarca in timp este necesara o operatie de reimprospatare a memoriei care sa reincarce capacitatea cel putin o data la 2ms. daca n=m/2. functionarea circuitelor fiind simultana.WR). 10. apoi pe aceleasi linii de adresa se aplica adresa de coloana care este strobata in CL cu frontul negativ al CAS.3.4. Acesta este principiul folosit la realizarea memoriilor DRAM. 10. care este memorata in RL pe frontul negativ al RAS. variabilele de intrare se aplica pe liniile de adresa. Utilizand latchuri.1.

y n ) Semnalul R este folosit pentru resetarea registrului de memorie.2.urile sunt circuite ce contin numeroase porti logice interconectabile ce permit realizarea unei game foarte variate de CLC. adresa locatiei fiind fixata de yn si xn. 10. Evolutia sistemului este determinata de ceasul T.Pentru sinteza unui sistem secvential este necesara obtinerea vectorului de stare. deci pentru aducerea sistemului in starea initiala. In punctele de conexiune interna sunt plasate sigurante fuzibile care pot fi sau nu arse de catre utilizator. Matrici logice programabile (PLA) PLA. Forma canonica disjunctiva a unei functii booleene este: Z= f =1 (∏ x j j ) = σ j =0 n −1 (n) Qh f =1 . obtinandu-se astfel schema dorita. memorarea acestuia si realizarea vectorului de iesire. Circuitul contine o matrice SI. ì y n +1 = f ( x n . in functie de vectorul de stare si de vectorul intrare. Sistemul secvential va fi constituit dintr-o memorie care contine in fiecare locatie a sa vectorii yn+1 si zn. o matrice SAU si un circuit de iesire. y n ) í z n = g ( xn .

buffere de intrare SI. SAU' .3.urile permit realizarea circuitelor logice secventiale prin materializarea relatiilor cunoscute: ì y n +1 = f ( x n . B' . y n ) í z n = g ( xn . y n ) Schema bloc a unui astfel de circuit este prezentata in continuare: B. utilizandu-se pentru obtinerea vectorilor de stare yn+1 si de iesire zn. se folosesc posibilitatile oferite de matricea CPL: . Circuitul de iesire contine circuite XOR care permit obtinerea functiei logice Z sau inversei acesteia (Z) si buffere 3S controlate de un semnal OE.urile pot fi folosite si la sinteza sistemelor secventiale. sigurantele fuzibile vor fi arse in totalitatea lor.Matricea SI este constituita din circuite SI ce realizeaza termenii Qh(n) .matrici SAU M. Matricea SAU contine circuite conectabile la toate iesirile circuitelor SI si permite realizarea FCD a functiei booleene (Z).ceas Structura matricei complementare CPL este prezentata in continuare: Daca nu se utilizeaza matricea CPL. PLA.validare iesiri T .matrici SI CPL . M' .elemente de memorare (bistabile R-S) A . Secventiatoare logice programabile (PLS) PLS. care au pe intrari variabilele de intrare Xi. 10. Pentru intarzierea vectorului de stare se foloseste un circuit de memorare (bistabilele sau registru de memorie) ca si in cazul folosirii memoriilor pentru sinteza CLS. Daca de exemplu doua matrici SI furnizeaza mintermii Q1 si Q2 si este necesara si realizarea unui termen Qi = Q1+Q2. SI' .amplificatoare 3S de iesire OE .matricea complementara (permite realizarea unei reactii asincrone intre SAU si matricea SI in scopul minimizarii de termeni SI) SAU. Xi.

AUTOMATE COMPLEXE In cazul in care un automat prezinta mai mult de 5÷6 variabile de stare si de intrare. care furnizeaza functiile de excitatie pentru EFA conform organigramei: 11. Actiunile automatului se executa in mod secvential. proiectarea se face pe baza organismelor ce descriu algoritmii de lucru ale automatelor.1 Descrierea automatelor prin organigrame Un automat poate fi descris printr-o organigrama logica in care sunt evidentiate operatiile prevazute de algoritmul de lucru si deciziile ce se iau la un moment dat.11. Structura generala a unui automat secvential descris prin organigrama contine doua blocuri distincte: elementele functionale ale aplicatiei (EFA). In astfel de cazuri. Exemplu: problema muzeului C – sistemul de comanda (secvential) E – circuitul de evidenta Dupa construirea organigramei se pun in evidenta secventele distincte (s0÷s4) . o secventa fiind intervalul de timp in care se executa o operatie si/sau se ia o decizie. care constituie schemele cu rol de executie si sistemul de comanda (SC) sau secventiatorul. minimizarea functiilor de transfer si de iesire utilizand diagrame Karnaugh devine practic inoperanta datorita dificultatilor ce apar in determinarea vecinatatilor. Astfel. proiectarea prin metodele descrise anterior devine dificila.

11.2 Elementele functionale de aplicatie (EFA) Organigrama asociata automatului scoate in evidenta pe langa algoritmul de lucru si elementele ce vor constitui schemele de executie. Aceste elementele formeaza asa numitele elemente functionale de aplicatie (EFA). Pentru exemplul considerat, schemele EFA sunt redate in continuare: Schemele EFA contin un numarator zecimal reversibil (74192), ale carui iesiri sunt conectate la intrarile unui decodificator BCD-7 segmente (7446), care piloteaza in afisor "7 segmente" cu LED-uri. Pentru stergerea numaratorului la punerea la tensiuni sau la o comanda exterioara (SW), schema este prevazuta cu un circuit de initializare realizat cu o poarta trigger-schmit 7413, care furnizeaza si semnalul de initializare pentru secventiator, in scopul aducerii acestuia in secvente s0.

11.3. Sistemul de comanda (SC) Blocul din componenta automatului care genereaza secventele de lucru si semnalele de comanda pentru EFA se numeste sistem de comanda (SC) sau secventiator. In fiecare secventa de lucru se poate executa o anumita operatie (numita micro-operatie) si se trece la secventa urmatoare; aceasta trecere poate fi conditionata. 11.3.1. Secventiator cablat Aceasta solutie presupune utilizarea unui element de memorare a starii (registru de memorie, numarator presetabil, bistabile etc.) cuplat ca un decodificator, fiecare vector decodificat producand o actiune specifica asupra EFA. In vederea proiectarii, fiecare secventa i se ataseaza un vector binar distinct. Organigrama logica se transpune intr-o tabela de adevar care contine vectorii binari (codurile) corespunzatori secventei urmatoare. Pentru exemplul considerat: Secventa urmatoare Secventa curenta C B C B A A s0 0 0 0 0 X1 X0 s0∪s1∪s3 ⊕X1 s1 0 0 1 0 X1 X0X1 s0∪s1∪s2 s2 0 1 0 0 X X0 s1∪s2∪s3 1 ⊕X1 s3 0 1 1 X0 X0X1 X0X1 s0∪s3∪s4 s4 1 0 0 X0X1 X0 X0 s1∪s3∪s4 ⊕X1

ì A = ( s 0 + s 2 + s 4 )( X 0 ⊕ X 1 ) + s1 X 0 X 1 + s 3 X 0 X 1 í B = ( s 0 + s1 + s 2 ) X 1 + s3 X 0 X 1 + s 4 X 0 C = s3 X 0 + s 4 X 0 X 1 î Tot pe baza organigramei se determina si expresiile semnalelor de comanda pentru EFA, tinand cont si de particularitatile acestora:
ì U = s1 X 1 + s 0 X 0 í D = s 2 X 1 + s3 X 0

Daca se folosesc circuite basculante bistabile de tip D (7474) pentru realizarea elementului de memorare a starii, schema secventiatorului rezulta de forma din figura urmatoare: (Pentru implementarea functiilor logice C, B, A se folosesc porti.)

Fig.2 In anumite situatii, trecerea de la o secventa la alta se face prin incrementarea sau prin decrementarea secventa. Existenta acestei situatii sugereaza posibilitatea implementarii elementului de memorare cu ajutorul unui numarator zecimal reversibil prestabil, pentru a putea asigura si incarcarea paralela a secventelor neconsecutive. Din tabela de adevar a secventelor se stabilesc ecuatiile functiilor de incrementari, decrementari si incarcare paralela:

ìCU = s 0 X 0 X 1 + s1 X 1 + s 2 X 0 X 1 + s 3 X 0 íCD = s1 X 0 X 1 + s 2 X 0 X 1 + s 4 X 0 X 1 î PL = s 0 X 0 + s1 X 0 X 1 + s 2 X 0 X 1 + s3 X 3 + s 4 X 0
In cazul in care PL este activ, trebuie determinate si secventele urmatoare:

Secventa curenta C A s0 0 s1 0 s2 0 s3 0 1 4 Secventa urmatoare B 0 0 1 1 0 0 1 0 1 0 s0∪s3 s1 s2 s0∪s3 s1∪s4 C 0 0 0 0 X1 B X1 0 1 X1 0 A X1 1 0 X1 X1 ì A = ( s0 + s3 ) X 1 + s 2 + s 4 X 1 í B = ( s0 + s3 ) X 1 + s 2 îC = s 4 X 1 Schema secventiatorului daca pentru elementul de memorare se foloseste 74193 este urmatoarea: Fig. 3 .

corespunzatoare celor doua tipuri de adresare: . Adresarea micro-instructiunilor se poate face in doua moduri: explicit (adresa urmatoare este specificata in campul instructiunii curente) sau implicit (adresa urmatoare este adresa imediat superioara celei a micro-instructiunii curente).tipul instructiunii (T=0 instructiune de comanda) E . Pentru sinteza automatelor micro-programate sunt necesare cel putin doua tipuri de instructiuni. programul continue cu instructiunea urmatoare. secventele organigramei sunt furnizate de continutul locatiilor unei memorii adresata de un element de secventiere ************* Una din caracteristicile secventiatorului micro-programat este lungimea cuvantului din memoria program.Poarta de schema care implementeaza semnalele de comanda (U. cuvant care se numeste micro-instructiune. D) ramane aceeasi ca la schema precedenta. in caz contrar.Instructiuni de salt conditionat: T C A T . se continua se continue cu instructiunea urmatoare.instructiune de comanda: T E O T . 11.Instructiuni de comanda: se da o anumita comanda catre EFA.instructiuni de salt conditionat: daca este indeplinita o anumita conditie.codul comenzii de executat O .adresa da salt .3.experimentul comenzii (de exemplu. se executa un salt la o adresa specificata.codul conditiei ce provoaca saltul A .tipul instructiunii (T=1 instructiune de salt conditionat) C . daca E codifica incarcarea unui registru de memorie. . O este cuvantul ce va fi memorat) . Campul instructiunii trebuie deci sa contina 3 zone: . Totalitatea microinstructiunilor utilizate de un sistem micro-programat constituie setul de micro-instructiuni.2 Secventiator microprogramat In cazul adaptarii acestei solutii.

registru de adrese program RMA .Avand in vedere cele expuse.selector de conditii DECE .registru de memorie pentru adresa de salt MEM .memorie program DEC1 .decodificator de instructiuni MUX . deci tipul instructiunii poate fi codificat pe un bit Simb S0 adresa 0000 0001 0010 0011 0100 0101 0110 0111 1000 1001 1010 1011 1100 1101 1110 1111 binar 10000000 10101001 10000000 10010010 00000000 10110101 10101001 00010000 11000010 10000000 10101001 00010000 10111100 10010010 00000000 11001001 Hexa 80 A9 80 92 00 B5 A9 10 C2 80 A9 10 BC 92 00 C9 S1 S2 S3 S4 .registrul de memorie pentru operandul comenzii Fig. schema bloc a unui secventiator micro-programat este urmatoarea: RAP . EX).decodificator de comenzi RM . 4 Programul de functionare al automatului este descris de secventa de micro-instructiuni inscrisa in memoria programului. Pentru exemplul considerat programul este urmatorul: Exista doua tipuri de instructiuni (IP.

folosindu-se codificarile enumerate. 8) daca se foloseste un decodificator (7442) pentru obtinerea semnalelor de comanda. daca se schimba programul (alt PROM). Cu aceste specificatii. schema secventiatorului este cea prezentata in continuare: Se observa ca acest secventiator poate fi utilizat si pentru comanda altor EFA-uri. Numarul iesirilor de comanda poate fi marit (max.: IP : 1 EX: 0 Conditiile de salt se pot codifica pe 3 biti: X1X0 = 1 100 X1X0 = 1 001 X1X0 = 1 010 X1X0 = 1 011 NC 100 Comenzile furnizate de secventiator (U. Adresele de salt au lungimea de 4 biti (programul cuprinde 16 instructiuni plasate intre adresele 000 si 1111). 44-2 . Se poate folosi un circuit 74188 (PROM 32×8 ti iesiri cu selector in gol). Programul scris in binar si in hexa este prezentat in tabelul de mai sus. cu conditia sa nu existe mai mult de 7 conditii de salt si mai mult de 2 iesiri de comanda. dar lungimea zonei 2 a campului instructiunii este dictata de lungimea codului de salt (3 biti) U (INC) 000 D(DEC) 001 Comenzile nu necesita operanzi. Pentru implementarea memoriei program este necesara un circuit de memorie cu dimensiunile 16×8. D) pot fi codificate pe un singur bit. Fig.

validarea / selectarea celor doua porturi. Din acest motiv. functiile X si Y sunt generate la momente diferite de timp. Avand in vedere aceste cerinte. folosind acelasi suport hardware (procesorul). Interfata comunica cu microcalculatorul prin registrele de adrese. precum si transmiterea de comenzi catre proces. interfata trebuie sa asigure indeplinirea urmatoarelor cerinte: . este necesar un port de iesire de 2 biti. conferind insa o flexibilitate maxima datorita posibilitatii implementarii oricarei functii logice. D catre EFA. schema interfetei este urmatoarea: port P1 P2 Adresa 00xxxxxx 00xxxxxx 00xxxxxx Continut x x x x x x X1 X0 xxxxxx1 0 WR 1 0 0 Actiune Citire U (INC) D (DEC) xxxxxx 0 1 .transmiterea comenzilor U. . trebuie proiectata o interfata intre proces si microcalculator si trebuie proiectat programul care sa realizeze functia respectiva. Interfata trebuie sa asigure citirea marimilor de intrare si a conditiilor furnizate de proces. Pe structurile prezentate. avand in vedere si faptul ca structurile logice de baza pot fi combinate pentru a produce orice functie. cu ajutorul unui microcalculator. cu iesiri pe 3 biti pentru a putea fi conectat la magistrala de date a microcalculatorului. . magistrala de date si magistrala de comanda. X0. este necesar o logica de decodificare.citirea marimilor de intrare X1.3. Interfata consta intr-o serie de porturi de intrare fisiere prin care se realizeaza comunicatia proces-microcalculator. Pentru exemplul considerat (problema muzeului). logica programata este mai lenta.3 Secventiator programat Intre functiile logice si structura unei organigrame exista o echivalenta directa: Aceasta echivalenta conduce la ideea inlocuirii portilor logice si a conexiunilor dintre ele cu secvente de program corespunzatoare. Pentru a implementa o functie logica solicitata de o anumita aplicatie.11. este deci necesar un port de intrare de 2 biti.

solicita modificari. dar nu este deloc flexibila. una din urmatoarele variante: 03 1. 1. Z. A. lucru si la care nu este necesara vehicularea unui numar mare de date.4 Criterii de alegere a tehnicii de realizare a secventiatorului 0. A RES A OUT (00). logica microprogramata: aceasta tehnica de realizare confera secventiatorului posibilitatea de a fi modificat fara modificarea totala a structurii (uneori trebuie modificat doar PROM-ul). A. A.(00) AND CP IR S0 IR S1 S3: IN (00) AND CP IR S0 IR S3 LD 01 OUT (00). A. A S3 RES 0. A 11. logica programata cu microcalculator: se foloseste in aplicatiile ce nu necesita viteze mari de lucru. 03 02 C. A 01 IR S1 C. A S4: IN (00) AND CP IR S1 IR C1 IN 03 01 C. logica cablata: se foloseste pentru 03 02 automate mici (max. (00). Z. 20÷40 C1) care nu 02 C. A OUT 03 (00). . OUT (00). 02 S3 (00). A. necesita viteze mari de C. IR S2 C2: LD A. aceasta solutie Z. viteza de lucru est mai mica decat la secventiatorul cablat datorita micro-instructiunilor de salt. 3.Organigrama programului este prezentata in continuare: Fig 45-2 Programul in limbaj de asamblare Z80 este urmatorul: S0: A. 1. Z. confera viteza maxima de lucru. 2.3. cost minim de proiectare. A. A 01 (00). dar care solicita calcule aritmetice si/sau memorarea/prelucrarea unui volum mare de date. IR C1: ID OUT A RES OUT A IR S1: IN (00) AND CP IR S0 IR S1 LD 02 OUT A RES OUT (00). Realizarea unui secventiator se poate face in A. A S2: IN (00) AND CP IR C2 S4 IR Z.

Sign up to vote on this title
UsefulNot useful