Capitolul 1 Capitolul 2 Capitolul 3 Capitolul 4 Capitolul 5 Capitolul 6 Capitolul 7 Capitolul 8 Capitolul 9 Capitolul 10 Capitolul 11

I. ELEMENTE DE ALGEBRA BOOLEANA In teoria circuitelor numerice si in electronica digitala in general, semnalele electrice pot lua numai valori discrete, in majoritatea cazurilor aceste valori fiind asociate conventional lui ‘0’ logic si ‘1’ logic. In limbaj tehnic ne vom referi la aceste doua valori cu notiunea de “bit” ( Binari Digit ). Definitia bitului: Bitul este o unitate de masura a informatiei, echivalenta cu informatia transmisa prin furnizarea unui mesaj din cele doua probabile. Pentru studiul circuitelor numerice (digitale) se foloseste ca suport matematic algebra booleana. 1.1 Axiome si teoreme: Algebra booleana opereaza pe o multime B = { x / x∈{0, 1}}. In aceasta multime binara se definesc trei legi de compozitie: complementarea, disjunctia ( suma logica, SAU, OR ) si conjunctia ( produs logic, sI, AND ), pentru care se dau in continuare tabelele de adevar, simbolurile grafice si implementerea prin contacte:

Toate relatiile definite pe B au un caracter dual, adica relatiile raman valabile daca se fac schimbarile: + cu * si respectiv 0 cu 1. In multimea B se poate alege o structura de 6 axiome duale: X+Y∈B; X,Y ∈ B XY∈B ; 1. Multimea B este o multime inchisa: X,Y ∈ B 2. Asociativitatea: X+(Y+Z) = (X+Y)+Z ; X(YZ) = (XY)Z ; 3. Comutativitatea: X+Y = Y+X ; XY = YX 4. Distributivitatea: X+YZ = (X+Y)(X+Z) ; X(Y+Z) = XY+XZ 5. Element neutru: X+0 = 0+X = X ; X1 = 1X = X 6. Complementul: X + X = 1; X X = 0 Teoreme ( proprietati ): 7. Idempotenta: X+X+…..+X = X ; XX…..X = X ; 8. Elemente neutre: X+1 = 1 ; X’0 = 0 ; 9. Involutia: X = X , X = X 10. Absortia: X+XY = X ; X(X+Y) = X ; 11. Relatiile lui De Morgan: X + Y = X Y , X Y = X + Y Pe multimea B sunt valabile teoremele enuntate. Demonstratia lor se poate face folosind axiomele, dar este mai comoda daca se folosesc tabelele de adevar. Tabela de adevar stabileste o corespondenta intre valorile de adevar ale variabilelor si valoarea de adevar a functiei. Ex: De Morgan:

Perechile de operatori NOT si AND, respectiv NOT si OR formeaza fiecare cate un sistem complet, adica orice relatie definita pe B poate fi exprimata folosind numai opeatorii unei singure perechi. Circuitul fizic care implementeaza un operator logic se numeste poarta logica. Sistemele complete prezentate au fost realizate cu cate o singura poarta: SI-NU (NAND) si SAU-NU ( NOR ). Un sistem complet de operatori poate exprima orice relatie logica ca in exemplul urmator, in care ne propunem sa exprimam operatorii NOT, OR si AND folosind operatori NAND si NOR.

1.2 Functii logice O functie f: Bn → B se numeste functie booleana. Altfel spus, o functie booleana de n variabile y = f(x1,x2,..xn), unde xi variabile de intrare, se caracterizeaza prin faptul ca atat functia cat si variabilele nu pot lua decat doua valorile distincte:0 si 1. Ex: Consideram trei robinete x,y si z. Ne propunem sa mentinem un rezervor plin cu ajutorul acestor trei robinete. Rezervorul poate fi mentinut plin daca cel putin doua robinete sunt deschise. Daca consideram ca un robinet are atribuita valoarea logica 1, atunci functia care descrie din punct de vedere logic aceasta situatie este urmatoarea:

1.3 Reprezentarea functiilor logice: Pentru reprezentarea functiior logice se folosesc in mod curent si in principal trei metode: 1. Reprezentare prin tabela de adevar: Aceasta reprezentare presupune marcarea: intr-un a corespondentei dintre valorile de adevar ale variabilelor de intrare si valoarea de adevar a functiei in fiecare punct al domeniului de definitie.

Pentru ca diagrama Karnaugh sa fie echivalenta cu reprezentarea prin cub. 3. ea trebuie sa pastreze acelasi vecinatati. Reprezentarea prin diagrame Karnaugh: Consta in a marca punctele domeniului de definitie in o diagrama plana si a preciza valoarea functiei in fiecare din aceste puncte Daca luam in considerare varful cubului caracterizat prin coordonatele 000. in acest fel.z ) = R1 ( 3.y.forma caninica conjunctiva ( FCC ) .1.z ) = R0 ( 0. in acest scop se utilizeaza doua forme de dezvoltare: .2. .5. 100 .presupune utilizarea unor functii elementare numite constituenti ai lui 0 (termeni maximali sau maxtermi). punctul 000 devine vecin si cu punctul 010.7 ) U( x.6.presupune utilizarea unor functii elementare numite constituenti ai unitatii (termeni minimali sau mintermi). in diagrama Karnaugh constatam ca 000 este vecin doar cu 001 si 100.forma canonica disjunctiva ( FCD ) . Ex: U( x. constatam ca acest varf este vecin cu varfurile 001. Reprezentarea prin echivalenti zecimali ai mintermilor: Consta in indicarea echivalentilor zecimali ai conjunctiilor pentru care valoarea functiei este 1 sau a echivalentilor zecimali corespunzatori valorii 0 ale functiei. lucru ce devine posibil doar daca ne imaginam latura din stanga a diagramei Karnaugh in continuarea celei din dreapta. iar latura de sus in continuarea celei de jos. .4 ) 1.pentru cazul considerat: 2. 010.Ex: .4 Expresii analitice ale functiilor logice: in majoritatea aplicatiilor practice este necesara utilizarea formei analitice a functiilor booleene.y.

..0) + x 1 x 0 f ( 0.. σ 0 ) σ j =0 n −1 j =0 n −1 Ternemii de suma pentru care f (σ n −1 . Numim conjunctii vecine doua conjunctii care sunt constituite din aceleasi variabile si difera doar prin comlementarea uneia singure.0)] + x 1 [ x 0 f ( 0.1} σ1 σ 0 x1 x 0 f (σ 1σ 0 ) Prin inductie rezulta: f (x n −1 .0) = σ 1 .. iar cele care iau valoarea 1 se vor lua nenegate.....FCD σ . Rezulta urmatoarea regula de scriere a maxtermenului D : in disjunctia variabilelor. pentru o functie de doua variabile f( x1..deci: f (x n −1 . ceea ce este echivalent cu (n ) k x i = σ i . variabilele care iau valoarea 0 in punctul respectiv al domeniului de definitie se vor lua nenegate. rezulta urmatoarea regula de scriere a mintermenilor Q k( n ) : in conjunctia variabilelor.. variabilele care iau valoarea 0 in punctul respectiv al domeniului de definitie se vor lua negate. Prin inmultirea a doua disjunctii vecine se obtine o disjunctie cu o variabila mai putin ( cu acea variabila care isi modifica complementaritatea ).. Q k( n ) = ∏x i =0 n −1 i σi ..σ 0 ) =1 (∏ x j j ) ..σ 0 ∈{0.1) + x 1 x 0 f (1. Ex: Pentru cazul unei functii de 4 variabile.σ 0 Pentru ca Q k( n ) sa fie1 in un anumit punct al domeniului de definitie este necesar ca toti termenii produsului sa fie 1 logic. Disjunctiile vecine se definesc in mod similar cu conjunctiile vecine..0)] = = x 1 x 0 f (1. k(10) = σ n-1... x 0 ) = x 1 f (1. fie suma a doua conjunctii vecine: Q 9( 4 ) + Q 8( 4 ) = x 3 x 2 x 1 x 0 + x 3 x 2 x 1 x 0 = x 3 x 2 x 1 ( x 0 + x 0 ) = x 3 x 2 x 1 = Q 4( 3) Definitie: Se numeste constituent al lui 0 functia elementara D k( n ) care ia valoarea o logic in un singur puinct al domeniului de definitie. D 9( 4 ) .1}. Constituentul unitatii va fi produsul logic al tuturor variabilelor negate sau nenegate... ceea ce presupune ca xi = σI. Prin sumarea a doua conjunctii vecine se obtine o conjunctie cu un numar de variabile mai mic cu 1. lipsind variabila a carei complementaritate difera. x 0 ) = f (σ n − 1 . Constituentul lui 0 va fi suma logica a tuturor variabilelor negate sau nenegate: D k( n ) = n −1 i =0 x iσ i k (10) = σ n −1 ..1) + x 0 f ( 0. j = 0 .. x 0 ) = x 1 [ x 0 f (1.1) + ∴ x 1 x 0 f ( 0. iar cele care iau valoarea 1 se vor lua negate. f(x) se poate scrie sub forma: f ( x ) = xf (1) + x f ( 0) in mod similar.…. σ 0 ) = 0 dispar. x 0 ) + x 1 f ( 0.Definitie: Se numeste constituent al unitatii functia elementara Q k( n ) caracterizata prin faptul ca ia valoarea 1 logic in un singur punct al domeniului de definitie. .... n −1 (∏ x j j )f (σ n −1 . ...σ 0 (2) Pentru ca D k( n ) sa fie 0 in un anumit punct al domeniului de definitie este necesar ca toti termenii sumei sa fie 0..1) + x 0 f (1.. D 8( 4 ) = ( x 3 + x 2 + x 1 + x 0 )( x 3 + x 2 + x 1 + x 0 ) = ( D 4( 3) + x 0 )( D 4( 3) + x 0 ) = = D 4( 3) D 4( 3) + D 4( 3) ( x 0 + x 0 ) + x 0 x 0 = D 4( 3) + D 4( 3) + 0 = D 4( 3) = x 3 + x 2 + x 1 Pentru o functie de o variabila x. x0) avem relatia: f ( x 1 . x 0 ) = σ j ∈{0.

.. k (10) = σ n −1 .. σ 0 σ j =0 n −1 (1) Realizand Q k( n ) cu circuite NAND..σ 0 ) = 1 Q k( n ) = f ( σ n − 1 .σ 0 ) = 1 ∏ Q k( n ) . ..... D k( n ) = n −1 j =0 x jσ j ... x 0 ) = f ( σ n − 1 .. x 0 ) = f (σ n − 1 ... x 0 ) = (∏ x j j ) = σ j =0 n −1 f ( σ n − 1 . y ....... func%ia f se obtine prin cuplarea iesirilor circuitelor NAND precedente la intrarile unui alt circuit NAND... k 10 = σ n −1 .. y . ∏σ ( 0 )=0 j =0 xjj) σ Expresia functiei logice poate fi scrisa deci ca produsul maxtermenilor pentru care functia ia valoarea 0.......... Ex: Costul acestei implementari este: C1( f ) = 3’4 + 4 = 16 Pentru implementare cu circuite NOR se porneste de la FCC: f ( x n − 1 ... Ex: U (x ....5 Implementarea functiilor logice: Implementarea unei functii logice inseamna realizarea ei cu ajutorul circuitelor fundamentale.. Se defineste costul unei implementari ca fiind egal cu numarul de intrari in circuitele fundamentale care realizeaza functia data...... z ) = (x 0 + y 0 + z 0 )(x 0 + y 0 + z 1 )(x 0 + y 1 + z 0 )(x 1 + y 0 + z 0 ) = = ( x + y + z )( x + y + z )( x + y + z )( x + y + z ) 1.. Pentru implementarea unei func%ii cu circuite NAND se porneste de la FCD: f ( x n −1 ....σ 0 ) = 0 f (σ n − 1 ...σ 0 ) = 0 D k( n ) . Ex: U ( x .σ 0 ) = 0 ∏ D k( n ) = f (σ n − 1 ... z ) = x 1 y 1 z 0 + x 1 y 0 z 1 + x 0 y 1 z 1 + x 1 y 1 z 1 = xy z + x y z + x yz + xyz Forma canonica conjunctiva ( FCC ) se obtine astfel: f (x n −1 .Q k( n ) = ∏ x j j ...σ 0 ) =1 (∏ x j j ) = σ j =0 n −1 f ( σ n − 1 .σ 0 ) =1 n −1 (∏ x j j ) = σ j =0 n −1 f ( σ n − 1 . σ 0 ( 2 ) Functia f se obtine prin cuplarea iesirilor circuitelor NOR ce implementeza D k( n ) la intrarile unui alt circuit NOR. x 0 ) = f (x n −1 ..Expresia unei functii logice este deci suma mintermilor pentru care functia ia valoarea 1....

In cazurile precedente s-au considerat structuri logice cu doua nivele.6 Functii incomplet definite: in unele cazuri.y.y. Astfel de functii se numesc functii incomplet definite si prezinta valori indiferente.z) = xy+ z(x+y) = xy z ( x + y + = xy z x y C2 = 2 + 2 + 2 + 2 = 8. 1. Ex: Fie f(x.z) = xy + yz + zx = xy yz xz C1 = 2’3 + 3 = 9. N1 = 2 Fie f(x. pe care in tabelul de adevar le vom nota cu x: . N2 = 3 Scaderea costului in varianta a doua s-a facut pe seama cresterii nivelului.Ex: C2( f )= 3’4 + 4 = 16 Nivelul unei implementari logice se defineste ca fiind numarul maxim de circuite pe care le strabate un semnal de la intrare catre iesire. pentru anumite combinatii de variabile de intrare nu este precizata valoarea functiei sau aceste combinatii nu apar niciodata in sistemul fizic ce materializeaza functie. ceea ce implica micsorarea vitezei.

Rezulta o legatura fireasca intre gradul de complexitate al circuitului care se obtine si gradul de complexitate al functiei care il descrie. Ex: . daca se au in vedere produsele logice ale coordonatelor.z ) = R1 ( 1. z ) = xy z + x y z + x yz + xyz + xyz + xyz = xy (z + z ) + xz ( y + y ) + yz (x + x ) f ( x.Mc Clusky 1.z ) = xy + xz + yz C2 = 3*2 + 3 = 9 1.y.y.7 ) f ( x. dupa etapa de definire a functiei urmeaza obligatoriu etapa de minimizare a functiei in scopul obtinerii unei forme simplificate ( forma minima ). Implementarea practica a circuitului se realizeaza pe baza formei minimizate. Doua celule vecine contin mintermi care difera prin valoarea unei singure variabile.metoda Veitch .6.z ) = R1 ( 1. Minimizarea unei functii este procedeul prin care pentru un nivel dat se obtine o expresie care genereaza un cost minim pentru un numar dat de nivele logice. pentru sinteza circuitelor numerice ( circuite in comutatie ).z ) = xy z + x y z + x yz + xyz C1 = 3’4 + 4 = 16 Prelucrand forma data a functiei.4 ) + Rx ( 3.6.7 ) f ( x. ceea ce conduce la configuratia optima de circuit.2.7 Minimizarea functiilor logice: Analiza si sinteza sistemelor numerice se bazeaza pe algebra booleana.7.z ) = R0 ( 0 ) + Rx ( 3.y.2.y.4 ) + R0 ( 0 ) 1.5. prin mintermi: Fiecare celula din diagrama contine un minterm.Karnaugh .5.Un alt mod de reprezentare a acestor functii este prin echivalenti zecimali: f ( x.1 Metoda analitica Metoda foloseste axiomele si teoremele algebrei booleene.metoda Quine .y.Karnaugh Transpune axiomele si teoremele algebrei booleene pe reprezentarea functiei cu diagrame Karnaugh. O diagrama Karnaugh poate fi privita ca o reprezentare a functiei booleene.2 Metoda Veitch .7. Din acest motiv. Ex: f ( x. ea se poate rescrie : f (x . Prin adunarea mintermilor din doua celule vecine se elimina variabila care isi schimba valoarea. Exista mai multe metode de minimizare: .metoda analitica . y .

in general.FCD se obtine prin sumarea mintermilor pentru care functia ia valoarea 1. x 1 . Ex: f (x 3 . C1 = ( 2 + 3 + 4 + 4 + 3 + 3 ) + 6 = 25 Implementarea cu circuite NAND: Pentru minimizarea functiilor scrise sub forma conjunctiva. ceea ce va permite eliminarea a doua variabile.FMD Pentru simplitate. x1. Fiecare celula ocupata de 1 trebuie sa faca perte din cel putin o grupare. x 1 . x0 ) = x2x1 + x2x0 + x1x0. x 3 . un grup de 2m celule vecine ocupate de unitati permite eliminarea a m variabile. in diagrama nu s-au trecut decat valorile 1 ale functiei. x 0 ) = x 1 x 0 + x 4 x 2 x 0 + x 4 x 2 x 1 x 0 + x 3 x 2 x 1 x 0 + x 3 x 2 x 0 + x 4 x 2 x 1 . x2x0. Ex: . x 2 . dar poate fi inclusa in mai multe grupari. x 2 . Metoda consta in cuplarea de disjunctii vecine din care va disparea termenul corespunzator bitului ce se modifica in echivalentii binari. fiecare grup continand un numar maxim de unitati. x 0 ) = x 1 x 0 + x 2 x 0 Cel mai avansat grad de simplificare se obtine daca valorile 1 dintr-o diagrama Karnaugh sunt grupate intr-un numar minim de grupuri. x1x0 prin eliminarea variabilelor careisi schimba valoarea in cadrul aceleiasi grupari. in diagrama Karnaugh se vor considera disjunctiile corespunzatoare valorilor 0 ale functiei si se va forma o procedura asemanatoare cu cea folosita la forma disjunctiva. acestea se pot contopi intr-un singur grup de 4 celule vecine. Ex: f (x 4 . Pentru exemplul considerat se obtine FMD: f ( x2. Daca un grup de doua celule vecine este vecin la randul sau cu un alt grup de doua celule vecine. Prin gruparea celulelor vecine pentru care valoarea functiei este 1 se obtin: x2x1.

Definitie: Ponderea conjunctiei Q k( n ) = ∏ x j j este numarul P [Q k( n ) ] = σ j =0 n −1 n −1 j =0 σ j . 4 ) + Rx( 3. C 1 = 3 • 3 + 3 = 12 f (x 3 . x 1 . x 0 ) = x 3 ( x 2 + x 1 ). x0 ) = R1( 0.f ( x 4 . x 0 ) = x 3 x 1 x 0 + x 3 x 2 x 2 + x 3 x 2 x 1 . x 1 . x 2 . valorile indiferente ale functiei se iau 1 pentru forma disjunctiva si 0 pentru forma conjunctiva daca aceste valori participa la minimizare.3 Metoda Quine . x 0 ) = x 3 x 1 + x 3 x 2 .C 2 = 2 • 2 + 2 = 6 f ( x 3 . metoda Veitch-Karnaugh devine greoaie si se foloseste metoda Quine . x 0 ) = ( x 4 + x 2 + x 0 )( x 4 + x 1 + x 0 )( x 4 + x 2 + x 1 + x 0 ) ( x 3 + x 2 + x 1 + x 0 )( x 3 + x 2 + x 1 + x 0 ) C2 = ( 3 + 3 + 4 + 4 + 4 ) + 5 = 23 Implementarea cu circuite NOR: In cazul functiilor incomplet definite. unde este suma algebrica. x 1 . 5. x 3 . x 2 . 15 ) f (x 3 . x 2 . in cazul formei disjunctive. C 4 = 2 + 2 = 4 Concluzia este ca prin participarea valorilor indiferente la minimizarea functiilor incomplet definite se obtine o reducere a costurilor. x 1 . 1. x1. 2. 1.7. x2.McCluskey. x 2 . Valorile indiferente care nu sunt cuplate devin 0 pentru forma disjunctiva si 1 pentru forma conjunctiva. Ex: f (x3. . Ex: 0 1 1 0 P [x 3x 2 x 1 x 0 ) = P [x 3 x 2x 1x 0 ) = 0 + 1+ 1+ 0 = 2 Pentru o conjunctie Q = Q1Q2.McCluskey Pentru functii ce depind de mai mult de 5 variabile. 10. ponderea este P[Q]= P[Q1]+ P[Q2]. minimizarea pentru aceasta metoda presupune parcurgerea urmatoarelor etape: 1) Ordonarea echivalentilor binari ai conjunctiilor corespunzatoare valorilor 1 ale functiei dupa pondere.

4) Calculul formal de determinare a tuturor solutiilor functiei.se afla in acelasi rang si echivalentii binari difera doar printr-o cifra din acelasi rang. Ex: f ( x3. x0 ) = R1 ( 0. 3. P [ xiQ] = P [ xi] + P [Q]=1 + P [Q] P [ x i Q ] = P [ x i ] + P [Q ] = 0 + P [Q ] = P [Q ] Reciproca nu este adevarata: P [ x 3 x 2 x 1 x 0 ) = P [ x 3 x 2 x 1 x 0 ] + 1 2) Determinarea implicantilor primi prin comparatii succesive ale echivalentilor binari. x2. Fiecarui implicant prim X se ataseaza o variabila logica Fx care ia valoarea 1 cand implicantul prim este realizat ( conform tabelului de acoperire ).Lema: Pentru doua conjunctii vecine ponderile difera cu o unitate. 4. Se obtine primul tabel de comparatii in care disparitia variabilei corespunzatoare cifrei care se modifica se noteaza cu -. in continuare. 7. Conjunctia care nu se mai poate cupla cu nici o alta conjunctie din tabel este un implicant prim al functiei date. x1. se exprima aceasta cerinta cu ajutorul variabilelor Fx. Definitie: Se numeste implicant prim al unei functii un termen al acesteia care nu se mai poate reduce.Pentru determinarea tuturor solutiilor functiei. 12. se pot cupla doua conjunctii din grupe vecine daca simbolul . 15 ) 1) 2) 3) . Rezulta al doilea tabel de comparare si procedura se repeta. 3) Determinarea tabelului de acoperire al functiei. 11. la care liniile corespund implicantilor primi. 1. iar coloanele corespund echivalentilor zecimali ai conjunctiilor pentru care functia ia valoarea 1. Pentru determinarea implicantilor primi se cupleaza echivalentii binari care difera doar printr-o cifra din acelasi rang. Pentru realizarea functiei este necesar ca in expresia ei sa existe toate conjunctiile corespunzatoare valirolor 1 ale functiei. Tabloul se completeaza cu 1 in pozitiile pentru care conjunctiile de pe coloane realizeaza implicantii primi de pe linii. 8. Tabelul de acoperire este un tablou rectangular. 13.

. 2. 16. 1 }. x p ↔ b1b 3b 1 = s p Cuvintele de cod formeaza o multime S = { s1 . deci cuvintele multimii S sunt cuvinte binare de o anumita lungime. procedura este similara. f ( x 3 . B = { 0.. Informatia primara poate fi compusa numai din simboluri numerice. bn } prin codificare se asociaza fiecarui element xi ∈ X o secventa de simboluri bj ∈ B astfel incat modelul de codificare va fi reprezentat de corespondenta biunivoca : x 1 ↔ b 1b 2 b 3 = s 1 x 2 ↔ b 2 b 5b 6b 7 = s s . Codul se numeste uniform daca toate cuvintele si∈S au aceeasi lungime.. cat si literale si semne de ortografie. x 0 ) = x 3 x 2 x 1 + x 3 x 2 x 1 + x 1 x 0 + x 1 x 0 Implementarea cu circuite NAND: In cazul formei conjunctive a functiilor. x 2 . respectiv alfanumerice: . Codificarea este o aplicatie de forma f : X → S. CODURI Prin codificare se realizeaza o schimbarea aformei de exprimare a unei informatii. Daca X = { x1 .…. x 1 . in electronica digitala. in general 8.4) ( FA + FE )( FA + FB )( FB + FF) FE FF FE FF ( FC + FE )( FC + FD )( FD + FF ) = 1 ( FA + FB ) FE FF ( FC + FD ) = 1 FA FC FE FF + FA FD FE FF + FB FC FE FF + FB FD FE FF = 1 Functia f poate avea 4 cazuri: f = A + C + E + F f = A + D+ E + F f = B + C+ E + F f = B + D+ E + F In prima varianta.…. dar se vor considera valorile 0 ale functiei si disjunctiile corespunzatoare. sp }. rezulta doua tipuir de coduri:numerice.…. xp } este multimea simbolurilor primare care urmeaza a fi codificate prin intermediul unor simboluri elementare dintr-o multime B = { b1 . 24 sau 32 de biti. sau atat din simboluri numerice.

(1-2-(n-1)-m)]..binare... b1b 0 . Prin scalare (impartire la 2n-1 ).x < 0 x = b n − 2 . iar gama de reprezentare va fi: x∈[-(1-2 -(n-1)-m).1 Coduri numerice: Prin intermediul cuvintelor binare se pot codifica numere din sistemele de numeratie binar. b − 1 .. 2 n . b −1 . octal.2 ). iar .x ≥ 0 2 n −1 − n ..b − m Gama de reprezentare: x∈[-( 2n-1.. primul ( bitul bn-1 ) va fi folosit pentru reprezentarea semnului. b −1 . zecimal .binare etc.(1-2-(n-1)-m)]. iar gama reprezentabila va deveni: x ∈ [0 . b i = 1 − b i pentru x < 0 n-1 -m Gama de reprezentare: x∈[-( 2 . virgula se va situa imediat dupa bitul de semn.. b1b 0 .. 2) Reprezentarea numerelor cu semn. deci cuvantul de cod este chiar numarul respectiv..binare.1-2-n-m ].b 1 b 0 . b-1 … b-m Virgula nu se reprezinta fizic. Din cei n biti folositi pentru partea intreaga.2n-1.. zecimal.. numerele din acest domeniu se scaleaza prin impartire la 2n.x ≥ 0 2n + x .b − m .2-m]. Prin scalare gama de reprezentare va fi: x∈[-(1-2 -(n-1)-m). hexazecimal . Aceste reprezentari se numesc numere fractionare in virgula fixa. b1b 0 .x ≥ 0 2 n + x − 2 −m . + se reprezinta prin 0. b −1 ..2 -m ] in multe cazuri. octal .2-m]. Gama numerelor reprezentate este: x = [ 0 . hexazecimal etc. virgula binara va fi pozitionata in fata bitului cel mai semnificativ. x = bn-1 … b1b0 ...1 Coduri binare: 1) Reprezentarea numerelor fara semn. Exista trei forme mai uzuale pentru reprezentarea numerelor cu semn: a) cod direct ( in modul si semn ): xd = x . x < 0 x = b n − 2 . dar utilizatorul trebuie sa stie intre ce biti ai cuvantului este localizata.b − m .2.2n-1.prin 1.. rezultand coduri binare. Corespondenta intre un numar binar si un cuvant de cod binar poate fi chiar identitate.. x < 0 x = b n − 2 . Prin conventie. b) cod invers ( in complement fata de 1 ): xi = x . c) cod complementar fata de 2: xc = x .b − m Regula de inversare a unui numar negativ este: se complementeaza toti bitii din reprezentarea in valoare absoluta si se ataseaza 1 in rangul semn: x i = 1b n − 2 .2-m).1... 2.

1011 28 2.1. Cu acesti 4 biti se pot forma 16 10 posibilitati de codificare.1.1 Alta regula de complementare: codul comlementar al unui numar negativ se obtine prin inversarea bitilor din reprezentarea in valoare absoluta incepand cu primul bit1(exclusiv) intalnit prin parcurgerea numarului de la dreapta la stanga. Gama de reprezentare: x∈[-2n-1.mantisa ( numar fractionar cu semn.binare: in cadrul acestei clase. se sumeaza 1 la rangul -m si se ataseaza 1 in rangul semn: x c = 1b n − 2 .9 }. deci pentru codificare sunt necesari minim 4 biti (23<10<24). Un numar rational x se reprezinta prin doua numere binare: X=M2E M .1100 xd = 11011..2 Coduri zecimal ..5.6. Pentru marirea preciziei calculelor. Ex: 0.2n-1. atasandu-se 1 in rangul semn.Regula de complementare a unui numar negativ este: se inverseaza cifrele binare ale numarului in valoare absoluta. Multimea S trebuie sa contina 10 cuvinte distincte. in practica se folosesc anumite cuvinte de cod distincte.4.3.2-m]..b 1 b 0 . mantisa se normeaza dupa fiecare operatie aritmetica. 8421 0 1 2 3 4 5 6 7 8 9 0000 0001 0010 0011 0100 0101 0110 0111 1000 1001 2421 0000 0001 0010 0011 0100 1011 1100 1101 1110 1111 4221 0000 0001 0010 0011 0110 1001 1100 1101 1110 1111 exces3 0011 0100 0101 0110 0111 1000 1001 1010 1011 1100 Gray 0000 0001 0011 0010 0110 0111 0101 0100 1100 1101 2 din 5 00011 00101 00110 01001 01010 01100 10001 10010 10100 11000 8421 cu paritate 00000 10001 10010 00011 00100 00101 00110 10111 11000 01001 . ponderea fiecarui bit din tetroda fiind egala cu valoarea cifrei din denumirea codului.2.exponent ( numar intreg cu semn.1100 xi = 10100. x = { 0.00.001011 210 = 0.0100 Toate codificarile scalate. 3) Reprezentarea numerelor in virgula flotanta. n biti ) Daca m are numai parte fractionara..b − m + 0. gama de reprezentare este: n −1 n −1 x ∈ ( −2 ( 2 −1) .1-2-(n-1)-m].0011 xc = 10100. Ex: x = -1011.. Prin scalare gama de reprezentare va fi: x∈[-1. astfel incat cifra binara de dupa virgula a modulului mantisei sa fie nenula . deci exista A 16 variante: 1) Coduri ponderate: Un cod ponderat asociaza fiecarei cifre zecimale o tetroda binara . cu virgula binara situata imediat dupa bitul de semn se numesc reprezentari in virgula fixa. b −1 .2 ( 2 −1) ) unde s-a presupus E reprezentat in complement fata de 2.7. m biti ) E .8..

Codul Gray prezinta proprietatea de adiacenta: trecerea de la o cifra zecimala la urmatoarea se face prin modificarea unui singur bit din cuvantul de cod. multomea X a informatiilor primare este formata din cifre. in codul 8421 cu bit de paritate. Codul 2 din 5 se caracterizeaza printr-un cuvant de cod de 5 biti. verificare transmiterii corecte a informatiilor se face prin folosirea codurilor detectoare de erori. 8 din 1 si 9 din 0. semne ortografice. denumite in general caractere. deci sunt necesari minim 7 biti. In acest fel se poate face distinctie intre 0 si lipsa informatiei. La emisie se adauga un bit 1 sau un bit 0 astfel incat numarul de biti 1 sa fie par sau impar. comenzi speciale. la fel se obtine 6 din 3.binar si hexazecimal . numarul acestora putand indica daca au aparut erori constand in modificarea unui numar impar de biti. litere.2 Coduri alfanumerice: in cazul acestor coduri. Codificarea datelor alfanumerice este necesara pentru vehicularea diferitelor mesaje.binar realizeaza corespondenta biunivoca intre cifrele sistemului de numeratie in baza 8 si triadele binare succesive: 0 ↔ 000 1 ↔ 001 … 7 ↔ 111 Codul hexazecimal . 26 de caractere speciale ). Cel mai raspandit cod alfanumeric este codul ASCII. codul se mai numeste cod zecimal-binar natural (NBCD) Codurile 2421 si 4221 au pentru primele 4 cifre zecimale aceeasi exprimare ca si codul 8421.3 Codurile octal . 10 cifre. fiecare cuvant de cod are un numar par sau impar de biti 1.binar realizeaza corespondenta biunivoca intre cifrele sistemului de numeratie in baza 16 si tetradele binare succesive: 0 ↔ 0000 1 ↔ 0001 … 9 ↔ 1001 A ↔ 1010 … F ↔ 1111 2. Acest cod este util in cazul marimilor ce cresc succesiv. .In codul 8421. care pe langa detectia erorilor asigura si corectarea lor. Prin folosirea cestui cod se pot detecta erorile multiple aparute la transmiterea informatiei. Codurile cu aceasta proprietate se numesc coduri autocomplementare.1. 7 din 2. Codul pentru 5 se obtine inversind codul pentru 4. din acest motiv. Trebuie codificate minim 88 caractere distincte ( 2x26 litere.binar: Codul octal . Se realizeaza astfel o unicitate a reprezentarii deoarece numai 10 din cele 32 de configuratii posibile pe 5 biti satisfac aceasta conditie. cuvintele de cod sunt numere succesive in sistemul binar natural. din care numai doi biti sunt 1. 2) Coduri neponderate: Codul exces 3 se obtine din codul 8421 la care se aduna 3 = 0011. In mediile puternic influentate de zgomot. La receptie se numara bitii 1. 2. Exista coduri corectoare de erori.

iar cele din D2 se numesdc nivele L ( low). TTL. Conditia disjunctiei ( D1∩D2 =∅) este absolut necesara deoarece valorile comune ar cea confuzii de interpretare. 0 → D2 0 → D1 1 → D1 1→ D 2 In practica se intalnesc ambele tipuri de corespondente. 3. Cele doua nivele ( 0.2 Realizarea functiilor logice: Circuitele fizice sub forma integrata care realizeaza operatorii elementari definiti pe multimea B se numesc porti logice. Simbolizarea operatorilor logici elementari este prezentata in continuare: Din punct de vedere al tehnologiei folosite la realizarea portilor logice. I2L ). MOS. de alimentare. de tehnologie. tensiunile din D1 se numesc nivele H ( high). Reprezentarea nivelelor logice prin nivele de tensiune este mai raspandita.3. dintre care cea mai cunoscuta este familia logica TTL. Nivelele de tensiune din cele doua domenii de valori respecta relatia: ∀V 1 ∈ D 1 . MATERIALIZAREA VARIABILELOR SI FUNCTIILOR LOGICE 3. etc. Intre nivelele logice 0. Stabilirea unor valori precise pentru cele doua nivele logice nu este convenabila din cauza complexitatii ridicate a circuitului electronic care trebuie sa realizeze acest lucru.1 Reprezentarea fizica a variabilelor booleene: Elementelor 0. exista o mare diversitate de solutii: ( ECL. ∀V 2 ∈ D 2 V 1 > V 2 . Etajul de iesire . Stabilirea nivelelor de tensiune corespunzatoare domeniilor D1 si D2 depinde de modul de realizare al circuitului. 1 ale multimii B li se atribuie valori ale unei marimi fizice electrice ( tensiune sau curent ). Din acest motiv.D2 se pot stabili 2 corespondente diferite: logica pozitiva si negativa . 1 si cele doua domenii de valori ale tensiunilor D1. 1) sunt puse in corespondeta cu domenii disjuncte ale marimii fizice alese.

T4)). iar T4 conduce. Starea HZ se obtine prin blocarea simultana a tranzistoarelor de iesire T3 si T4 prin intermediul unei intrari de validare.pentru portile TTL standard este prezentat in figura urmatoare. in starea logica 0 la iesire. notata E ( sau E ).L. Circuitele logice TTL pot avea iesiri de trei feluri: .mnale logice cu nivele H si L . La circuitele cu colector in gol se poate obtine nivel logic H la iesire doar daca se introduce o rezistenta externa in colectorul lui T3. T3 este saturat iar T4 este blocat. in starea logica 1 la iesire.iesiri 3-state ( este posibila blocarea etajului final (T3. .iesiri cu colector in gol ( lipsesc T4 . . T3 este blocat.iesiri ce furnizeaza se. R si D ). pentru ca ar putea apare situatii de conflict. Doua iesiri de circuite logice care nu sunt de tipurile cu colector in gol sau 3-state nu se pot lega impreuna. iesirile acestor circuite pot avea trei stari: H. Ca urmare. Circuitele ce nu sunt conectate la un moment dat la linia comuna trebuie sa prezinte la iesire o impedanta mare pentru a inlatura situatiile de conflict.HZ. Cu aceste tipuri de circuite se pot realiza functii SI si SA U cablat prin interconectarea iesirilor unor circuite cu colector in gol: Circuitele cu iesirile 3-state au aparut din necesitatea utilizarii unor linii comune pentru mai multe subblocuri logice a caror informatie de iesire nu este necesar a fi cunoscuta simultan. .

3. 8. 6. 3. Limitele domeniilor de tensiune corespunzatoare iesirilor si intrarilor sunt astfel alese incat sa fie posibila intotdeauna cuplarea a doua circuite cu o rezerva de tensiune care este chiar marginea de zgomot. 3. VIH. VNL = VOL .caracteristici electrice statice: descriu comportarea circuitelor in curent continuu sau la variatii lente in timp ale semnalelor.1 Caracteristici electrice statice : 1. Curentii de iesire: curentii ce se pot inchide prin iesirea circuitului pentru nivelele logice de iesire: VOL. 2.2 Caracteristici electrice dinamice : 1. VIH. tpLH. 2 tHL . Putere disipata pe poarta: Pd = Vcc Ic. Capacitate de intrare ( pentru MOS ): capacitatea intre intrare si masa.caracteristici electrice dinamice: descriu comportarea circuitelor la tranzitii rapide ale semnalelor.VIH. Curentii de intrare: curentii ce se pot inchide prin intrarea circuitului pentru nivelele logice de intrare: VIL.3 Parametrii circuitelor logice: Parametrii circuitelor logice se pot imparti in 2 categorii: . . ttLH.3.3. VOH . Pentru o cuplare corecta este necesar ca fan-out ≥ fan-in. < Pd > = mW. Timpul de tranzitie: intervalul de tipm in care are loc tranzitia semnalului de la iesirea circuitului: ttHL. Timpul de propagare: intervalul de timp scurs intre aplicarea semnalului la intrare si obtinerea raspunsului la iesirea circuitului logic: tpHL. 5. tt = 1 (t + t tLH ) . Nivele logice de intrare: intervalele de tensiune pentru care se atribuie nivelele logice 0 si 1 la intrarea unui circuit : VIL. IOH. 7. Fan-in ( factor de incarcare la intrare ): numarul de intrari standard cu care este echivalenta intrarea unui circuit. Margine de zgomot: VNH = VOH . tp = 1 (t + t pLH ) 2 pHL 2. VOH. IIL. Nivele logice de iesire: intervalele de tensiune pentru care se atribuie 0 si 1 la iesirea unui circuit : VOL.3. 4. Fan-out ( factor de incarcare la iesire ): numarul de intrari standard ce pot fi comandate de o iesire. IIH. IOL.VIL.

4. tpLZ. tpZH. tpZL.3. Timpul de pregatire ( setup time ): intervalul de timp cu care trebuie sa preceada semnalul de pe o intrare a unui circuit semnalul de pe o alta intrare luata drept referinta de timp ( tsu ). . Timpul de comutare din regim de mare impedanta in regim activ si invers pentru circuitul 3-state: tpHZ. Timpul de mentinere ( hold time ): intervalul de timp cat trebuie mentinut semnalul de pe o intrare neschimbat fata de o alta intrare considerata drept referinta de timp ( th ): 5.

Ex: 4. in functie de expresia dupa care se implementeaza functia: . k = 1.1 Analiza circuitelor logice combinationale: in analiza CLC se cunoaste schema si se determina functionarea ( tabel de functionare. . y k = f k (x n −1 .. NOT ). Sinteza unui CLC presupune parcurgerea urmatoarelor etape: . Schema circuitului poate avea mai multe forme. NU ( OR.cu circuite sI. Ex: circuit de anticoincidenta ( XOR ): . . .cu circuite SAU.. sI. m − 1 4..cu circuite SAU .2 Sinteza circuitelor logice combinationale: in cazul sintezei se cunoaste functia pe care trebuie sa o realizeze circuitul si trebuie determinata structura acestuia.NU ( NOR ). expresie analitica ).. SAU.NU ( NAND ). CIRCUITE LOGICE COMBINATIONALE Curcuitele combinationale se caracterizeaza prin faptul ca variabilele de iesire depind numai de variabilele de intrare si exista doar in prezenta acestora. AND.cu circuite sI .4. NOT ).definirea functiei: . x 0 ). NU ( AND.determinarea schemei circuitului.minimizarea functiei: . OR.

y ) = x y + x y = x y x y = xx y x yy c) f ( x .a) f ( x . .3. etc. 4.exemple: 4. Un decodificator de adresa cu n intrari are 2n iesiri. y ) = x y + y x b) f ( x . y ) = ( x + y )( x + y ) = x + y + x + y = x + y + x + x + y + y 4. y ) = ( x + y )( x + y ) d) f ( x . Decodificarea este necesara la adresarea memoriei. la selectia porturilor.1.3 Structuri logice combinationale .1 Decodificatoare: Decodificatoarele sunt circuite logice combinationalecare activeaza una sau mai multe iesiri in functie de cuvantul de cod aplicat la intrare. la afisarea numerica. la multiplicarea datelor.3.1 Decodificatoare de adresa: Sunt CLC care activeaza iesirea a carei adresa este aplicata pe intrari.

Ecuatiile decodorului de adresa cu 4 intrari se pot scrie si sub forma: y 15 = ( x 3 x 2 )( x 1 x 0 ) y 14 = ( x 3 x 2 )( x 1 x 0 ) : y 1 = ( x 3 x 2 )( x 1 x 0 ) y 0 = ( x 3 x 2 )( x 1 x 0 ) .Tabela de adevar pentru un decodificator cu 4 intrari este: Pentru cele 16 iesiri trebuie construite 16 diagrame Karnaugh. Costul pentru cecodorul rectangular este: CDR4 = (4+1)16+(4+1)=85. CDRn = (n+1)2n +(n+1) = (n+1)(2n+1) . Ecuatiile decodorului vor fi: y 15 = x 3 x 2 x 1 x 0 y 14 = x 3 x 2 x 1 x 0 : y 1 = x 3 x 2 x 1x 0 y 0 = x 3x 2 x1x 0 Implementarea acestor ecuatii conduce la obtinerea decodorului rectangular de adresa: Ex: 74154 in general. Iesirile corespunzatoare adresei de pe intrari sunt activate numai daca semnalul de validare este activ. in general. Acestea pot fi sintetizate intr-o singura diagrama. decodificatoarele sunt prevazute cu o intrare de validare E ( activa H ) sau E ( activa L ). numita diagrama de referinta. avand in vedere ca cele 16 diagrame Karnaugh contin fiecare cate o valoare 1 in celula care indica numarul iesirii.

Daca se implementeaza aceste relatii se obtine decodorul dual piramidal de adresa: C DDP 4 = ( 4 ⋅ 2 + 4 ⋅ 3) + (16 ⋅ 2) + ( 4 + 1) = 57 C DDPn = ( 2 n 2 ⋅ n 2 + 2 n 2 ⋅ ( n 2 + 1) + ( 2 n ⋅ 2) + ( n + 1) = ( n + 1)( 2 n 2 + 1) + 2 n +1 .Se observa ca fiecare termen din paranteze apare pentru cate 4 iesiri. Exista si cazuri in care trebuie realizata o decodificare din alt cod decat cel binar natural.3. ( n − par ) C DDRn < C DRn . Tabelul de adevar pentru un decodificator BCD8421. pt .1.zecimal este: .2 Decodificatoare BCD . n ≥ 3 4.zecimal: Decodificatoarele de adresa realizeaza practic o decodificare din binar natural in zecimal. de exemplu BCD8421.

Toate starile sunt decodificate explicit.1 Codificatoare de adresa: Aceste codificatoare furnizeaza la iesiri adresa intrarii activate.C = 4’ 10 + 4 = 44 Ex: 7442 Starile 1010 .3. nu este necesara rejectia datelor false. . Renuntarea la aceasta protectie conduce la micsorarea costului: C = 4’2 + 3’6 + 2’2 + 4 = 34 Aparitia accidentala a unei date false pe intrare conduce la erori: 1010 pe intrari determina activarea iesirilor 2 si 8 simultan. Daca pe intrarile acestui decodificator nu se pot stabili dat false.1111 nu fac parte din codul BCD8421. Ca urmare.2 Codificatoare: Codificatoarele sunt circuite logice combinationale la care activarea unei intrari conduce la aparitia unui cuvant de cod pe ietire. Din acest motiv decodificatorul se numeste cu rejectia datelor false. eventualele date false de pe intrari determina stabilirea tuturor iesirilor in H ( inactive ).3. 4.2. 4. ele au fost considerate false.

o iesire GS activa ( pe L ) cand cel putin o intrare este activata si o iesire E 0 . ceea ce inseamna I5 activa. I1 si I4 active simultan determina la iesire C2C1C0 = 101.I0 active pe nivel L. activa cand toate intrarile sunt inactive. Circuitul va fi prevazut si cu o intrare de validare E 1 .Pentru un circuit cu 7 intrari si 3 iesiri cu tabela de adevar din figura. Consideram intrarea I7 cu prioritate maxima si I7 . care prezinta la iesire adresa intrarii active cu prioritatea cea mai mare. . adresa furnizata la iesire este eronata. Iesirile circuitului sunt active tot pe L. Daca nu se poate evita activarea simultana a mai multor iesiri se folosesc codificatoare de adresa prioritare. ecuatiile iesirilor sunt urmatoarele: Schema circuitului va fi: Dezavantajul acestei scheme este ca la activarea simultana a mai multor intrari.

Gray: Pentru cazul cuvintelor de 4 biti.3.E0 = E1I 7 I 6 I 5 I 4 I 3 I 2 I 1I 0 Gs = E 0 + E 1 = E 1 E 0 C 2 = E1 I 7 + E1 I 7 I 6 + E1 I 7 I 6 I 5 + E1 I 7 I 6 I 5 I 4 C1 = E1 I 7 + E1 I 7 I 6 + E1I 7 I 6 I 5 I 4 I 3 + E1 I 7 I 6 I 5 I 4 I 3 I 2 C 0 = E1 I 7 + E1 I 7 I 6 I 5 + E1 I 7 I 6 I 5 I 4 I 3 + E1 I 7 I 6 I 5 I 4 I 3 I 2 I 1 Ex: 74148 4.3.3 Convertoare de cod: Convertoarele de cod sunt circuite logice combinationale ce permit transformarea dintr-un cod binar in altul.1 Convertor de cod binar natural . 4. tabela de adevar este: .3.

segmentele fiind becuri.3.3.3 Convertor de cod BCD .4. dar este mai simpla metoda analitica aplicata relatiilor deja determinate: g 3 = b3 g 3 = b3 b3 = g 3 g 2 = b3 ⊕ b2 g 2 ⊕ g 3 = b3 ⊕ b3 ⊕ b2 g 3 = b3 g 2 = b3 ⊕ b2 g 1 = b 2 ⊕ b1 g 1 ⊕ g 2 ⊕ g 3 = b 3 ⊕ b 3 ⊕ b 2 ⊕ b 2 ⊕ b1 b1 = g 1 ⊕ g 2 ⊕ g 3 b2 = g 2 ⊕ g 3 4..binar natural: S-ar putea aceeasi procedura.2 Convertor de cod Gray . Convertorul de cod va avea 4 intrari ( cod BCD8421 ) si 7 iesiri.3. 7 segmente “ este folosit pentru sisteme de afisare numerice. unde un digit este de forma din figura.3. tabela de adevar este prezentata in continuare: . LED-uri. cristale lichide.7 segmente: Codul .

Ex: 7446. 7447 .

circuitele de multiplexare sunt prevazute si cu o intrare de validare.3. 74157 (4x2:1) 4.3. 74153 (2x4:1). Tabela de adevar pentru un demultiplexor cu 8 iesiri este: .4. catre iesirea unica.4 Multiplexoare: Circuitele de multiplexare sunt CLC care permit trecerea datelor de la una din intrari. Uneori. selectata de cuvantul de pe intrarea de adresa. selectata prin cuvantul de pe intrarile de adresa.5 Demultiplexoare: Aceste circuite sunt CLC care permit trecerea datelor de pe o intrare comuna catre una din iesiri. Tabela de adevar pentru un multiplexor cu 8 intrari este: Y = E (A 2 A 1 A 0I 0 + A 2 A 1A 0 I 1 + A 2 A 1 A 0 I 2 + A 2 A 1A 0I 3 + A 2 A 1 A 0 I 4 + A 2 A 1A 0I 5 + +A 2 A1 A 0I 6 + A 2 A1A 0I 7 ) Ex: 74151 (8:1).

.. <.Y 0 = E A 2 A 1 A 0D Y 1 = E A 2 A 1A 0D . A 1 A 0 ( 2)) B = B n −1 2 n −1 + .( A = A n −1 .6 Comparatoare numerice: Comparatoarele sunt CLC care permit compararea a doua numere. =..+ A 1 2 1 + A 0 2 0 . respectiv A<B indiferent de valoarea bitilor mai putin semnificativi ( An-2…A0 . se recurge la expandare folosind intrari prevazute in acest scop. Fie doua numere de n biti: A = A n −1 2 n −1 + ... s. B 1 B 0 ( 2)) Procesul de comparare incepe cu compararea bitilor cei mai semnificativi ( An-1 : Bn-1 ).Tabela de functionare pentru un comparator pe 4 biti cu intrari de expandare este: . pentru determinarea relatiei A:B este necesara compararea bitilor An-2.+ B 1 2 1 + B 0 2 0 ....a.d. Daca se doreste compararea a doua numere ale caror lungimi depasesc posibilitatile comparatorului disponibil. Bn-2 .. Daca An-1 = Bn-1. Daca An-1 > Bn-1 sau An-1 < Bn-1 rezulta A>B...m. Comparatoarele de un bit permit compararea a doua numere de cate un bit. Y 7 = E A 2 A 1A 0D 4.( B = B n −1 .3. Tabela de adevar este: Prin interconactarea a n comparatoare de un bit se pot realiza comparatoare de n biti. indicand la iesire situatiile: >.Bn-2…B0 ).

.

7 Sumatoare: Sumatoarele elementare sunt CLC care aduna doua numere de cate un bit si un bit de transport din rangul inferior. Timpul de rezolutie al schemei este calculat in situatia cea mai dezavantajoasa: 011…111+000…001: .3.4. generand suma si un bit de transport spre rangul urmator. conform tabelei de adevar: Pentru a aduna doua numere pe n biti sunt necesare n sumatoare elementare conectate astfel: Prin conectarea a 4 sumatoare elementare se obtine sumatorul pe 4 ranguri: Pentru realizarea unui sumator pe n ranguri folosind sumatoare pe 4 ranguri sunt necesare [n/4]=k circuite sumatoare pe 4 ranguri.

ALU se utilizeaza in sisteme digitale complexe sau ca parti componente in unitatile de prelucrare ale sistemelor de calcul. cresterea se datoreaza transportului succesiv intre ranguri. B3:0 . Unitati aritmetico-logice (ALU) ALU sunt CLC complexe care executa pe baza unor comenzi functii de tip aritmetic si logic.y 0 →c 3 ) + ( k − 2)t p (c − 1 →c 3 ) + t p (c − 1 → s 3 ) trcreste liniar cu n. ALU de 4 biti are urmatoarele intrari si iesiri tipice: .3.t r = t p ( x 0 . Pentru reducerea timpului de rezolutie se foloseste sumatorul cu transport anticipat : c i = x i y i + c i −1 ( x i + y i ) G i = x i y i − transport generat : x i y i = 1 c i = G i + c i −1Pi c 0 = G 0 + c −1P0 c1 = G1 + c 0 P1 = G1 + (G 0 + c −1P0 )P1 = G1 + G 0 P1 + c −1P0 P1 c 2 = G 2 + c1P2 = G 2 + (G1 + G 0 P1 + c −1P0 P1 )P2 = G 2 + G1P2 + G 0 P1P2 + c −1P0 P1P2 c 3 = G 3 + c 2 P3 = G 3 + (G 2 + G1P2 + G 0 P1P2 + c −1P0 P1P2 )P3 = G 3 + G 2 P3 + G1P2 P3 + G 0 P1P2 P3 + c −1P0 P1P2 P3 c i −1 \ x i y i 00 01 11 10 c i = 1 indiferent de c i −1 c i traversează i Pi = x i + y i − transport propagat : x i + y i = 1 0 1 0 1 1 0 0 1 1 0 s i = c i −1 ( x i y i + x i y i ) + c i −1 ( x i y i + x i y i ) = c i −1 ( x i ⊕ y i ) + c i −1 ( x i ⊕ y i ) = c i −1 ⊕ x i ⊕ y i G i Pi = x i y i ( x i + y i ) = ( x i + y i )( x i + y i ) = x i ⊕ y i s1 = G 0 P0 ⊕ c −1 s 2 = G1P1 ⊕ c 0 s 3 = G 2 P2 ⊕ c1 s 4 = G 3 P3 ⊕ c 2 Ex.intrare de mod: M = 0 → functii aritmetice = 1 → functii logice .intrare de transport : c −1 .intrari pentru operanzi: A3:0.7.: 74LS83A 4.

prevazute cu 4 intrari de transport propagat (P0:3).iesiri pentru functie : F3:0 . ALU sunt combinate cu circuite de generare anticipata a transportului (GTA). C + y .iesire pentru transport: c 3 . C + z .:74181 Pentru realizarea unor ALU pe mai multi biti in conditiile in care nu se mai urmareste realizarea unor viteze mari de prelucrare se foloseste transportul succesiv prin conectarea c 3 de la un circuit la c −1 de la circuitul urmator: Pentru operatii de mare viteza .iesire pentru indicarea egalitatii operanzilor: (A=B) ..: 74182 .intrari pentru selectarea functiei : S3:0 .G.iesiri pentru transport anticipat: P. GTA sunt prevazute si cu 2 iesiri de transport generat (G) si de transport propagat (P). GTA genereaza transporturile C + x . Ex. 4 intrari de transport generat (G3:0). o intrare pentru transportul din rangul inferior ( C −1 ). pentru dezvoltarea sistemului de transport. C − x = G 0 + C −1P0 C − y = G 1 + G 0 P1 + C −1 P0 P1 C − z = G 2 + G 1P2 + G 0 P1P2 + C −1 P0 P1P2 G = G 3 + G 2 P3 + G 1P2 P3 + G 0 P1P2 P3 P = P0 P1P2 P3 Ex.

8. Daca se mai foloseste inca o poarta XOR. Detectorul elementar de paritate este circuitul de anticoincidenta (XOR): b1 0 0 1 1 b0 0 1 0 1 y 0 1 1 0 p=0 → paritate para p=1 → paritate impara Daca pe langa cuvantul de transmis b0b1 se mai transmite si y. La receptie se verifica paritatea (imparitatea) numarului de biti “1” din cuvantul receptionat. respectiv detectoare de paritate. Aceste operatii sunt realizate de CLC numite generatoare. la cuvintele de transmis se mai adauga un bit “0” sau “1” astfel incat toate cuvintele transmise sa aiba un numar par (impar) de biti “1”. . se obtine o transmisie in cod cu bit de paritate para. Generatoare si detectoare de paritate Pentru detectarea eventualelor erori in transmisia datelor se poate folosi un cod cu bit de paritate.3. La emisie.Expandarea ALU cu generarea anticipata a transportului se poate face pe doua sau mai multe nivele: 4. se poate stabili si felul paritatii (para sau impara).

Presupunem ca la modificarea variabilei xi. Corespunzator. iesirea yj se modifica dupa cum urmeaza: .4 Timpi de propagare la o structura logica combinationala Modificarea unor variabile la intrarile unui CLC poate produce modificarea unor variabile la iesirea lui. Aceste intrari si iesiri permit expandarea circuitului: Pentru utilizarea circuitului la transmisii de date se poate folosi schema: 4.In cazul unor cuvinte de 8 biti se poate folosi circuitul din figura: Circuitul este prevazut cu intrarile P(par) si I(impar) care permit functionarea ca generator / detector de paritate sau imparitate. circuitul are si doua iesiri YP si YI.

CIRCUITE LOGICE SECVENTIALE 5. In expresia ei va interveni si timpul.timp de propagarea a xi la yj L→H t pHL ( x i → y j ) = ˆ t pHLij . avand in vedere ca un circuit NAND real poate fi reprezentat ca in figura de mai sus.Se definesc urmatorii timpi de propagare: t pLH ( x i → y j ) = ˆ t pLHij . y( t ) = y′( t − 2t p ) 2t p ≅ δ (Am considerat ca x0. putem scrie: Daca impartim timpul in intervale δ si notam a n ≡ ì y n +1 = x 0 n y n x1n í îz n = x 2 n y n Vom numi in continuare y variabila secundara interna sau variabila de stare. x2 nu se mai modifica. x1.) y′( t ) = y( t + δ) ˆ a (nδ) . Tinand cont de acest aspect. Sa consideram in continuare un circuit cu mai multe bucle: . unde ∆ este un circuit de intarziere (cu tp). Notiunea de circuit secvential (automat finit) Consideram circuitul din figura urmatoare: Iesirea acestui circuit nu poate fi descrisa numai cu ajutorul variabilelor de intrare.timp de propagarea a xi la yj 2 [ ] 5. circuitul se poate redesena ca in figura.1. avand in vedere ca ea descrie starea atinsa de circuit la un moment dat. Circuitul de mai sus prezinta o singura bucla.timp de propagarea a xi la yj H→L t p ( xi → y j ) = 1 t pLH ( x i → y j ) + t pHL ( x i → y j ) = ˆ t pij .

. y pn ). se poate scrie : ì y jn+1 = f j (x1n .. p í î zln = gl (x1n .. trebuie introduse p variabile de stare pentru a putea defini toate iesirile intr-un mod combinational. yjn si zln sunt valorile intrarilor. Trebuie studiata evolutia sistemului dupa fiecare esantion de timp δ. y pn ).... j = 1. l = 1.. m . respectiv iesirilor la momentul de timp nδ. identificam buclele circuitului.. y1n .... xkn . Astfel... xkn . Daca xin.. variabilelor de stare. y1n . introducand inaintea fiecarei variabile de stare propusa cate un circuit de intarziere. sunt reprezentate circuitele de iesire si circuitele ce definesc variabilele de stare. In cazul general. Se poate scrie: ì y 0 n +1 = x 1n y 0 n x 2 n ⋅ x 0 n y1n y1n +1 = y 0 n + y 2 n + x 1n y 0 n x 2 n í y 2n +1 = y1n + x 1n y 0 n x 2 n z 0 n = y1n + y 2n z = y1n î 1n Corespunzator acestor ecuatii...Procedand ca mai sus. daca se considera un sistem cu bucle de reactie cu k intrari si m iesiri. se introduc p intarzieri fictive δ in schema.

unde x. Pentru determinarea acestor variabile se ataseaza sistemului secventional un graf in care fiecare nod reprezinta un circuit al sistemului. Analiza circuitelor secventiale Introducerea variabilelor de stare permite trnsformarea circuitelor de iesire in circuite combinationale. iesirile sunt definite la iesirea starilor.multimea semnalelor de intrare (alfabet de intrare) y. la care liniile corespund buclelor fundamentale. O bucla fundamentala este o bucla pentru care orice subansamblu al circuitelor ce o alcatuiescnu poate constitui o bucla. iesirile sun definite in timpul tranzitiilor dintre stari. Tabelul se completeaza cu 1 in pozitiile pentru care circuitul de pe coloana intervine in bucla de pe linie. iar ramurile orizontale sunt conexiunile dintre circuite.multimea starilor multimi finite z.y. descris de ecuatiile: ì yn +1 = f ( xn . Pentru realizarea fizica a acestor structuri. in timp ce la automatele Moore.g sunt functii definite pe aceste multimi.multimea semnalelor de iesire (alfabet de iesire) f : x×y→y – functie de tranzitie g : x×y→z –functie de iesire In figura urmatoare este prezentata figura unui automat astfel definit: Acesta este un automat de tip Mealey. x. Circuitul initial se va descompune in final in circuite de definire a evolutiei variabilelor de stare si in circuite de iesire. 5. In etapa a doua se va face o minimizare a numarului variabilelor de stare car permit scrierea ecuatiilor de functionare. se folosesc circuite combinationale pentru implementarea functiilor f si g si elemente de memorare pentru implementarea circuitelor de intarziere.2.z. yn ) í z n = y ( xn .z sunt multimi nevide. Aceastase face notand iesirile circuitelor ce fac parte din cel putin o bucla si suprimand ramurile din graf corespunzatoare acestor iesiri pana cand graful nu mai prezinta bucle. Un alt caz particular este g :y → z (automat de tip Moore) La automatele de tip Mealey. iar coloanele – circuitelor ce constituie buclele. iar f. Intr-o prima etapa trebuie determinate variabilele de stare in numar suficient. iesirile acestora sunt complet determinate la orice moment de timp numai de intrari. y n ) f : x×∅ → ∅ → nu este definibila notiunea de stare g : x×∅ → z → y:x → z Acest caz particular defineste circuitele combinationale (se mai numesc automate triviale sau automate combinative). Un automat finit este deci un cvintuplu A=(x.g).f. Se rzolva apoi problema de acoperire si se descompune sistemul in circuite de iesire si circuite de descriere a Observatii: y = ∅ . Pentru aceasta se construieste un tabel de acoperire.Un sistem a carui functionare este descrisa de astfel de ecuatii se numeste sistem secvential sau automat finit. Se vor scrie si ecuatiile sistemului.y.

se scriu ecuatiile corespunzatore. Pornind dela acestea. coloanele corespund intrarilor (starilor). Graful de fluenta se construieste dupa urmatoarele reguli: nodurile corespund starilor. obtinandu-se matricile de excitatie. Tabela de fluenta se construieste dupa urmatoarele reguli: liniile corespund starilor (intrarilor). respectiv de iesire. de asemenea. caz in care g se defineste pe o coloana (linie) separata. graful se marcheaza in functie de tipul de automat definit: xe / ze Mealey: Moore: xh yi yj yi / zi yj / zj Exemplu: .evolutiei de stare. la intersectia liniilor cu coloanele se definesc f si g in cadrul automatelor Mealey sau numai f in cadrul automatelor Moore. se construiesc diagramele Karnaugh pentru variabilele de stare si pentru variabilele de iesire. In continuare. corespunzator celei mai economice solutii obtinuta. arcele corespund tranzitiilor intre stari. se determina tabela de fluenta si graficul de fluenta.

.. + F2 F7 + ...3 − 4 − 2 : y3 7 − 8 − 6 : y6 ì y1n+1 = xn y3n ⋅ xn + y6 n í ( y3n+1 = y1n + y3n ⋅ xn + y6 n ⋅ y3n ( ) ) 1 − 3 − 4 − 5 − 7 : y1 y6 n+1 = xn ⋅ y3n y3n ⋅ xn + y6 n î zn = y3n + y3n ⋅ xn + y6 n ( ( ) ) 1 3-4-2 7-8-6 1-3-4-5-7 1 2 1 3 1 1 4 1 1 5 1 6 1 7 1 1 8 1 (F2 + F3 + F4 )(F6 + F7 + F8 )(F1 + F3 + F4 + F5 + F7 ) = 1 (F2 (F1 + F3 + F4 + F5 + F7 ) + F3 + F4 )(F6 + F7 + F8 ) = 1 (F3 + F4 + F1F2 + F2 F3 + F2 F4 + F2 F5 + F2 F7 )(F6 + F7 + F8 ) = 1 F3 F6 + F3 F7 + F3 F8 + F4 F6 + F4 F7 + F4 F8 + . variabilele interne sunt deci y2 si y7.. Alegem de exemplu solutia oferita de F2F7=1. = 1 Oricare dintre solutiile evidentiate mai sus este mai economica decat solutia adoptata initial.

. y2y7/Tx 00 01 11 10 00 00 01 11 10 01 00 01 11 10 11 00 10 00 01 10 01 00 00 00 taT>tp∆ Pentru un sistem sincron.3. apoi 00. p ... Cand x devine 1. Numai pentru T=1 sistemul va evolua spre o noua stare.. Sisteme secventiale sincrone Sistemele secventionale studiate anterior sunt sisteme asincrone deoarece la o modificare a marimii de intrare nu se poate controla intotdeauna evolutia sistemului. Sistemul intra deci intr-un ciclu necontrolabil.. ecuatiile variabilelor de stare sunt: yin+1 = f i (x1n . xkn . clock) si se impune ca pentru T=0 sistemul sa evolueze.. sistemul trece in starea 01. Sisteme secventiale asincrone. Se introduce o variabila suplimentara T(tact. ramanand intr-o stare stabila. In exemplul anterior.ì y2 n+1 = y7 n xn y7 n + y2 n í y7 n+1 = y7 n xn + y2 n xn + ( y7 n xn + y2 n )xn y7 n z = y7 n + ( xn y7 n + y2 n ) î n ( ( ) ) Fiecarei stari ii este atasata o cifra zecimala: 5.. y1n . din nou 01 etc. i = 1.. pentru y2y7=00 si x=0 sistemul se afla in starea stabila 00. y pn ).

Ecuatiile de control trebuie sa rezulte cat mai simple. Determinarea grupului si matricii de fluenta. de iesire si de stari pentru automat. Utilizarea de circuite integrate de tip MASTER-SLAVE 5. In caz contrar. xkn . Pentru a elimina aceasta constrangere se poate adopta una din urmatoarele solutii: 1. cunoscand corespondentele intrare-iesire si evolutia sistemului...) ' T1 = 1 → yn = yn+1 T2 = 1 → yn → yn+1 taT1 si taT2 sunt dictati de timpuri de si ∆1 si ∆2 t1 > tp∆1 t2 > tp∆2+tpf ∆1 si ∆2 formeaza o structura MASTER-SLAVE (∆1-MASTER. y pn ). ecuatiile de iesire). Folosirea a doua circuite de intarziere comandate de doua ceasuri sincronizate dar defazate: ( Se folosesc cate doua circuite de intarziere pentru fiecare variabila interna.durata activa a ceasului T Pentru o functionare corecta este necesar ca taT < tp∆+tpf. starile.solutie neeconomica.. iesirile.. p tpf . Metodologie Rezolvarea unei probleme de sinteza presupune stabilirea structurii fizice a automatului.. Sinteza abstracta presupune parcurgerea urmatorilor pasi: 1. i = 1.timp de propagare prin structura combinationala ce realizeaza f taT . sistemul poate evolua spre o alta stare decat cea impusa in matricea de excitatie. Definirea primara a starilor: se stabilesc multimile de intrare..4. 2. Sinteza abstracta: pornind de la datele problemei.timp de bascularea circuitului de intarziere ∆ yin +1 = Tn yin + Tn f i (x1n . Introducerea unor intarzieri suplimentare pe buclele sistemului. Se incearca eventuale simplificari pe multimea starilor. se stabilesc elementele automatului finit atasat(intrarile. Sinteza are doua mari etape: A. Sinteza circuitelor secventiale. ∆2-SLAVE) 3. .Ecuatiile de stare a unui sistem sincron vor fi: tp∆ .. Fiecare stare se ataseaza unor conditii distincte in care se poate gasi sistemul. y1n .. 2. ecuatiile de excitatie ale circuitelor de memorare.

Practic. La sfarsitul sintezei se poate face o analiza a functionarii structurii obtinute. ). Circuite basculante bistabile de tip R-S CBB de tip R-S asincrone au doua intrari (S=set. doua stari sI si sj sunt echivalente daca si numai daca pentru aceeasi secventa de intrare automatul elaboreaza aceeasi secventa de iesire indiferent de starea din care porneste experimentul (sI sau sj). R=0: Qn+1=1 S=0. R=reset) si doua iesiri (Q. B. Folosind variabilele de stare introduse se construiesc matricile de excitatie si de iesire. ca urmare se impune SR=0 . Alocarea variabilelor de stare: Se realizeaza o exprimare a starilor prin cuvinte dintr-un anumit cod. Pentru a pezenta posibilitatea de memorare. 6. 6. Pentru codificarea starilor se folosesc variabile de stare. Acest ultim aspect este esential. circuitul ar trebui sa functioneze astfel: S=R=0: starea circuitului nu se schimba S=1. numarul acestora trebuind sa satisfaca relatia: 2p-1<k<=2p p = numarul variabilelor de stare k = numarul starilor distincte Este indicata folosirea unui codcare pastreaza adiacentelepentru starile vecine. In principiu. 4. avand in vedere ca principala caracteristica a CBB este posibilitatea de memorare.3. deoarece in functie de tipul circuitelor integrate folosite se poate simplifica sau complica etapa de sinteza abstracta.CIRCUITE BASCULANTE BISTABILE Circuitele basculante bistabile (CBB)sunt circuite cu doua stari stabile. Sinteza structurala: Pornind de la rezultatele obtinute in etapa precedenta se realizeaza implementarea fizica a automatuluiin functie de circuitele integrate pe care le are la dispozitie proiectantul. R=1: Qn+1=0 S=R=1: nu intereseaza (nu are sens inscrierea simultana a unui 1 si a unui 0). evitandu-se astfel hazardul in functionare. CBB se pot folosi pentru realizarea circuitelor de intarziere din structuracircuitelor secentiale. rezolvarea acestei probleme se face folosind matricea de fluente: daca liniile (coloanele) corespunzstoare celor doua stari sunt identice.1. ele se pot contopi. ceea ce permite o verificare a corectitudinii sintezei. treeecerea dintr-o stare in alta facandu-se numai a modificarea uneivariabile de intrare. Reducerea starilor: se urmareste eliminarea eventualelor stari redundante introduse la etapa1 prin evidetierea starilor echivalente.

in plus. la acestei comenzi (R=S=0) apare o ambiguitate asupra starii in care va ramane circuitul deoarece practic este imposibila comutarea simultana a celor doua comenzi. S = 1 (Q ) = 0. Rn+1=0 . din aceste motive. comanda R=S=1 este interzisa. Qn+1=? An=1. S=1 (→Q=1) sau prin R=1. S=0 (→Q=0). S = 0 (Q ) = 1. Bn+1=1 Rn=0. Fie schema: Qn=0. (Q ) = 1 → (Q ) − R = 0. An+1=0 Bn=0. se va trece deci sau prin R=0. (Q ) = 1 inscriere − R = 1. (Q ) = 0 stergere − R = S = 1 (Q ) = (Q ) = 0 Circuitul functioneaza dupa cum urmeaza: 2 stari posibile circuitul pierde caracteristica de circuit in doua stari.Matricea de excitatie pentru un astfel de circuit este: SR\Q 00 01 11 10 0 1 0 1 0 0 x x 1 1 Qn+1 = Sn + Rn ⋅ Qn = Sn ⋅ Rn ⋅ Qn Qn+1 = Rn + Sn ⋅ Qn = Rn ⋅ Sn ⋅ Qn −R=S =0 Qn+1 = Rn (S n + Qn ) = Rn + S n + Qn Qn+1 = S n Rn + Qn = S n + Rn + Qn ( ) (Q ) = (Q ) : (Q ) = 0 → (Q ) = 1.

deci pot fi considerate prioritare fata de celelalte intrari. Dupa cum am vazut. Se mentine interdictia RdSd=0. S in cazul T=1. deci dupa inchiderea portilor de intrare. ceea ce determina aparitia unei ambiguitatii a starii bistabilului dupa comutare.S) R T Rd Q Q S Sd Matricea de excitatie a acestui circuit este: RS/TQ 00 01 11 10 00 0 0 0 0 01 1 1 1 1 11 1 1 X 0 10 0 1 X 0 Qn+1 = T n ⋅ Qn + Tn ( Sn + Qn ⋅ R n ) îSn ⋅ Rn ⋅ Tn = 0 CBB sincron poate fi prevazut si cu intrari sincrone (Rd. folosind pentru aceasta o intrare de ceas (T): T=0: portile de intrare sunt blocate T=0→1:functionare sincrona T=1:functionare asincrona (bistabilul este transparent pentru intrarile R. O astfel de functionare este realizata de CBB de tip R–S MASTER–SLAVE: . dar apare la iesire pentru T=0. Sd).Realizarea practica a comutarii simultane a semnalelor A si B este imposibila. Pentru aceasta ar fi de dorit o functionare de felul urmator: informatia se inscrie pentru T=1. Din acest motiv se introduce notiunea de sincronizare. care comanda evolutia circuitului independent de prezenta semnalului de tact. CBB sincron de tip R–S este transparent pentru intrarile R. In unele aplicatii este necesar controlul asupra momentului aparitiei informatiei la iesirea CBB.

portile de transfer se inchid izoland MASTRE de SLAVE. R Sd Q Q S T Rd . – 2-3: portile de intrare se deschid permitand inscrierea informatiei in MASTER – 3-4: portile de intrare se inchid. Daca sunt necesare intrari asincrone ele pot fi prevazute numai la SLAVE sau atat la MASTER cat si la SLAVE. portile de transfer inca nu sunt deschise – 4-5: portile de transfer se deschid permitand trecere informatiei din MASTER in SLAVE.T 2 1 3 4 S t R Q Q S T Functionarea circuitului este urmatoarea: – 1-2: portile de intrare inca nu sunt deschise.

6. Circuite basculante bistabile de tip J–K Pentru a evita nedeterminarile ce pot apare in urma aplicarii pe intrarile R. Matricea de excitatie devine: CBB de tip J–K sincron se obtine prin introducerea unei intrari de tact: JK\Q 00 01 11 10 00 0 0 1 1 01 1 0 0 1 ì ïQn +1 = J n ⋅ Q n + K n ⋅ Qn = K n ⋅ Qn + J n ⋅ Q n + Qn í ï îQ n +1 = J n ⋅ Q n + K n ⋅ Qn = J n ⋅ Q n + K n ⋅ Qn + Q n æR → Kö ç çS → J è K Q J Q Qn +1 = T ⋅ Qn + Tn J n ⋅ Q n + K n ⋅ Qn ( ) 11 1 0 0 1 10 0 0 1 1 JK\TQ 00 00 0 01 0 11 0 10 0 01 1 1 1 1 T=0 → portile de intrare sunt blocate T=1 → functionare asincrona K Q J T Q .2. Sale unui CBB R–S asincron a combinatiei R=S=1 se poate modifica schema circuitului astfel incat el sa aiba o evolutie cunoscuta si dupa o astfel de comanda si anume: R=S=1→ Qn =1 = Qn .

y1n.n In general.….6.tPLH . parametri dinamici sunt: .…. p zjn=yj(x1n.z) ∆ p g(x.z) m Ecuatiile ce descriu functionarea unui astfel de automat sunt de forma: yin+1= T n⋅yin+Tn⋅fi(x1n.5. . ci sub alte forme: -descrierea functionala.th-timp de mentinere 7. AUTOMATE SIMPLE 7. Parametri dinamici ai CBB Cele mai utilizate CBB in Romania sunt: J T S 7472 Q Q J T S 1/2x 7473 R Q Q J T S 1/2x 7476 R Q Q D K R K K S Q 1/2x 7474 Q T R Pentru CBB. -diagrama de semnale. y1n. xhn. -diagrama (graf) sau matricea de fluenta.tPHL timpi de propagare .….1 Sinteza absoluta Structura unui automat este urmatoarea: T X Y H z f(x.…. ypn) j= 1. prezentarea automatului ce trebuie sintetizat nu se face prin ecuatiile de stare si de iesire. xhn.tSN-timp de prestabilire . ypn) i= 1.

Se prefera sincronizarea lui X cu ceasul T. acest T X T D S Q T R Q XS XS X XS lucru se realizeaza cel mai bine cu ajutorul unui bistabil D sincron pe front pozitiv: 1 2 3 1 1.-asteptare 2. Pentru sinteza automatului trebuie realizata mai intai sinteza abstracta folosind pentru aceasta metodologia expusa intr-un capitol anterior Ex: Sa se sintetizeze un generator de monoimpuls a carui functionare este descrisa prin urmatoarele diagrame de semnal: T X Z Semnalul X este asincron in raport cu semnalul de ceas T. construirea grafului si matrici de fluenta . definirea primara a starilor: variabile de intrare: XS variabile de iesire: Z stari: 1. ceea ce poate conduce la functionarii defectuoase.-automatul genereaza Z=1 3.-matrici de excitatie si de iesire. XS=1 Z=0 2.

p Rezulta: Din= fi(x1n. Sinteza in CBB tip D Ecuatiile de stare ale automatului sincron sunt de forma: yin+1= T n⋅yin+Tn⋅fi(x1n.…. In cadrul sintezei se poate considera Tn=1. xhn.…. alocarea variabilelor de stare y1y0\T XS 00 01 11 10 y1y0\T XS 00 01 11 10 00 00 00 01 00 00 0 0 0 0 01 xx 01 11 xx 01 x 1 1 x 11 11 11 11 00 11 0 0 0 0 10 xx xx xx xx 10 x x x x In cazul automatelor simple.….…. p Ecuatia unui CBB tip D este: Qn+1= T n⋅Qn+Tn⋅Dn Comparand cele doua relatii se observa ca variabilele de stare se pot obtine folosind CBB tip D sincrone daca: Di=fi(x1. xh. caz in care ecuatiile de stare devin: yin+1=fi(x1n. y1n.…. reducerea starilor: nu este cazul 4.…. ypn) i= 1. acestea vor implementa circuitele de intarziere D din structura automatelor finite. yp) Pentru sinteza automatului sunt necesare p CBB tip D sincrone (p variabile de stare).…. sinteza structurala se face in CBB. xhn. y1n. Pentru Tn=0 automatului nu evolueaza. y1n. xhn.0X/0 11/0 01/1 marcarea ramurilor: Q\TXs 1 2 3 00 1/0 X/X 3/0 T ⋅ XS Z 01 1/0 2/1 3/0 11 2/0 3/1 3/0 10 1/0 X/X 1/0 1 10/0 10/0 2 11/1 obs: T=1 → frontul negativ al lui T 3 00/0 X1/0 3.….2. ypn)=yin+1 . care au maxim 5-6 variabile de intrare si de stare. Q 1 2 3 y1 y0 0 0 0 0 1 1 7. ypn) i= 1. y1.

y in = x Ex: y1y0\X S 00 01 11 10 0 0 x x x 1 1 x x x y1y0\X S 00 01 11 10 XS XS 0 x x 1 x 1 x 0 0 x y1y0\X S 00 01 11 10 Jin=y0n J T Q 0 1 0 0 x 1 x x x x y1y0\X S 00 01 11 10 0 x x 1 x 1 x x 0 x JX 0n=X⋅Sn Z n = y in ⋅ y in D T Q Q K0n= X ⋅ Sn 0 Q Kin= X ⋅ Sn K T J T Q 1 Q Z K .3 Sinteza cu CBB. tip J-K Pentru Tn=1 rezultă: y in +1 = y in ⋅ y in +1 + Kin ⋅ y in y in = 0 Þ y in = y in +1 .Ex: y1y0\X S 00 01 11 10 0 0 x 0 x 1 1 1 1 x y1y0\X S 00 01 11 10 0 0 x 0 x 1 0 1 1 x y1y0\X S 00 01 11 10 0 1 0 0 x 1 0 0 x x D0n=X⋅Sn Din=X⋅Sn⋅y0n Zn= y 1n⋅y0n X D S Q Xs Xs D T Q 1 Q Z T R Q D T T Q 0 Q 7. K in = x y in = 1 Þ K in = y in +1 .

apoi se trece la starea următoare (cea spre care evoluează sistemul). R in ⋅ Sin = 0 X D T Q Xs S Q Q Xs T 1 Q R Z S T T Q R 0 Q y in = 1 Þ Sin + R in = Sin + R in ( )(S in + R in )=S in ⋅ R in + R in Sin + R in ( ) =R in = y in +1 .m. se consideră nouă stare iniţială.5. În acelaşi timp însă este necesară verificarea corectitudini modului de fixare al valorilor indiferente din matricea de excitaţie. Ex: Y1Y0 D1 D0 Y1Y0\XS 0 1 Q XS=0 00 0 0 00 00 01 1 01 0 0 01 00 11 2 00 0 0 11 00 11 3 10 0 0 10 00 01 4 .d.a. Pentru aceasta. Sinteza cu CBB tip R-S Pentru Tn=1 rezultă: ì ïy in +1 = Sin + R in ⋅ y in í ï îSin ⋅ R in = 0 Þ Sin + R in = 1 y in = 0 Þ Sin = y in +1 . se porneşte de la o stare iniţială şi se calculează valorile semnalelor de comandă care se obţin. R in ⋅ Sin = 0 7. Dacă această stare este stabilă. Analiza funcţionării Valorile indiferente din diagramă conduc la obţinerea unor structuri mai ieftine.4.7. s.. procedura repetându-se până se epuizează toate posibilităţile. Se completează apoi matricea de excitaţie şi se construieşte graful de fluenţă corespunzător.

t su + t b + t r ] .XS=1 00 11 00 00 01 11 10 01 11 0 0 0 0 1 1 0 1 1 0 0 0 1 1 1 1 1 1 0 1 1 0 0 0 1 1 2 4 3 1 Indiferent de starea în care va fi plasat sistemul la punerea sub tensiune. Regimuri tranzitorii în sisteme logice secvenţiale realizate în CBB Durata regimului tranzitoriu la un astfel de sistem este: trt=tb+tr.6. pentru funcţionarea corectă a sistemului secvenţial este necesară respectarea anumitor condiţii. În acest caz. din graf se observă că el va evolua spre o stare admisă. sistemul este prevăzut cu un circuit de iniţializare automată la cuplarea tensiunii de alimentare. tPHL(Q)]-timpul de basculare al unui CBB tr-timpul de răspuns al unei structuri combinate (timp de propagare) Ţinând seama de trt. specifice tipului de CBB folosite: a) CBB tip D active pe front pozitiv (7474): T TL tb th tr TH ≥ TH min TL TL ≥ TL min tb + tr ≥ th T − ( t b + t r ) ≥ t su tsu T ≥ max[TH min + TL min . 7. unde: trt-durata regimului tranzitoriu tb=max [tPLH(Q). Sistemul se numeşte în reintrare automată în ciclul de funcţionare. În unele situaţii nu este permisă ieşirea din ciclul de funcţionare.

. . Dacă la intrarea de ceas T a fiecărei celule se conectează ieşirea Q a celulei precedente se obţine un numărător liniar sincron invers. Frecvenţa minimă de lucru este data de de relaţiile: .în 8 (Y2) sau în 16 (Y3) al frecvenţei ceasului T. 7476): T TL TL TH ≥ TH min TL ≥ TL min t b + t r ≤ TL T ≥ TH min + max[TL min . Prin combinarea schemelor de numărător direct şi invers invers cu ajutorul unor multiplexoare comandate în semnalul de mod (CM) se obţine un numărător reversibil.numărător: TT>n·tb+TSH (depinde de numărul CBB conectate).b) CBB tip I-K MASTER-SLAVE (7472.divizor: TT>tb (nu interesează decodificarea stărilor numărătorului). în 4 (Y1). 7473. t B + t R ] tb tr Schema prezentată poate fi privită ca numărator (Y3 Y2 Y1Y0 ) sau ca divizor : în 2 (Y0).

Numărătoarele pot fi prevăzute şI cu o intrare de ştergere dacă se folosesc intrările prioritare de resetare ( R ) ale CBB ce alcătuiesc numărătorul (semnalul RES). NUMARATOARE Aceste numărătoare au în alcătuire CBB ce comută simultan sub acţiunea unui semnal de ceas. Tabela de adevăr pentru un astfel de circuit cu 4 CBB este: T=1 (frontul negativ al T pentru CBB tip J-K MASTERSLAVE ). 8. Y3 Y2 \Y1 Y2 00 01 11 10 ì ïI = Qn +1 Qn = 0 Þ í n ï îK n = x 00 0001 0101 1101 1001 01 0010 0110 1110 1010 11 0100 1000 0000 1100 10 0011 0111 1111 1011 ì In = x ï Qn = 1 Þ í = ï îK n Qn +1 Y3 Y2 Y1 Y0 T (Y3 Y2 Y1 Y0)n+1 x x x x 0 Y3 Y2 Y1 Y0 0 0 0 0 1 0 0 0 1 0 0 0 1 1 0 0 1 0 0 0 1 0 1 0 0 1 1 0 0 1 1 1 0 1 0 0 0 1 0 0 1 0 1 0 1 0 1 0 1 1 0 1 1 0 0 1 1 0 1 0 1 1 1 0 1 1 1 1 1 0 0 0 1 0 0 0 1 1 0 0 1 1 0 0 1 1 1 0 1 0 1 0 1 0 1 1 0 1 1 1 0 1 1 1 1 1 0 0 1( 1 0= 0 1 + 1 1 0 1 Qn +1 In Qn K n Qn ) 1 1 0 1 1 1 1 1 0 1 1 1 0 1 1 1 1 1 1 1 1 1 1 0 0 0 0 I0=1 K0=1 I1=Y0 K1=Y0 .

ceia ce conduce la mărirea tb şi dacă la scăderea frecvenţei de lucru. O altă variantă de numărător binar sincron binar sincron direct de tip paralel se obţine dacă se impune Ii=Ki=1. Dezavantajul schemei constă în faptul că fiecare poartă nou introdusă (pentru un rang superior) măreşte cu o unitate factorul de încărcare al CBB . care conduce Frecvenţa maximă de lucru a unui astfel de numărător este dată de relaţia: TT > t b SH p la o frecvenţă mai mare decît numărătorul sincron. n − 1 : Qn + 1 = T n Qn + T n Qn Qn = 0 Þ T n = Qn + 1 Qn = 1 Þ T n = Qn + 1 T0=T .Numărătorul astfel obţinut este un numărător binar sincron direct de tip serie. Un alt dezavantaj este creşterea numărului de intrări penru porţile folosite pentru rangurile superioare. unde Ci-λ se numeşte transport din rangul I-λ: i ì = ∏ ïCi Yn = Ci−1 Yi n =0 í ï îCi−1 = i Frecvenţa maximă este dată de relaţia : TT > t b + (n − 2) t p + TSH se obţine dintr-o frecvenţă maximă mai mică decît în cazul anterior.Prin implementarea acestor relaţii se obţine un numărător binar sincron direct de tip paralel în schema: Yi = K i = ∏ Yn n =0 i−1 ' + t + T . i = 0. Acest dezavantaj se poate elimina dacă pentru implementare se folosesc relaţiile Yi=Ki=Ci-λ.

se poate realiza foarte uşor un numărător binar sincron reversibil dacă se folosesc două semnale de ceas (CU pentru numărătorul direct şi CD pentru numărătorul invers): Pentru a conferi schemei flexibilitate maximă se pot folosi CBB tip J-K MASTER-SLAVE cu intrări sincrone ( R . S ): .pornind de la această schemă.T1=Y0T T2=Y1Y0T T3=Y2Y1Y2T Numărătoarele pot fi prevăzute cu ieşire de transport pentru expandare (CY).

MR 1 0 0 0 PL D i x x 0 0 0 1 1 x Qi 0 0 1 0 Si 0 0 1 1 Ri 1 1 0 1 R i = MR D i + MR PL Si = MR + PL + D i MR .3.În practică. matricea de excitaţii pentru numărătorul modulo 5 este: n T=1 . Alegerea stărilor omise poate fi făcută arbitrar. rezultănd mai multe variante de numărător modulo k.ştergere paralelă PL - încarcare 8. stările omise se aleg astfel încît decodificarea stărilor rămase să se poată face cît mai simplu.Din cele 2 stări posibile se elimină 2n-k stări. Numărătoare modulo k ≠ 2 p Numărătoarele prezentate pînă acum sunt numărătoare binare realizate prin interconectarea a p celule.Dacă stăstările sunt cele din figură.1.Aceste numărătoare evoluează prin toate cele 2p stări posibile: Pentru a realiza un numărător modulo P2≠2p.Folosim procedeul descris mai sus pentru sinteza unui numărător modulo 5. se determină numărul minim de celule necesare n=[log2k].

Pentru un numărător modulo 5 se obţine R = Y2 Y0 . care presupune următoarele: se lasă un numărător modulo 2n să evolueze normal de la starea 0 la starea k-1.O altă metodă de realizare a numărătoarelor modulo k≠2p este metoda reducerii la 0 . apoi la stingerea stării k se resetează toate celulele numărătorului.K0=1 I1=Y0 Qn + 1 = In Qn + K n Qn ìI n = Q n + 1 Qn = 0 → í îK n = x ìK = Q n + 1 Qn = 1 → í n îI n = x K1=Y0 I2=Y1Y0 K2=1 Pentru a verifica corectitudinea schemei se face analiza ei: Y2 Y1 Y0 I0R0 I1R1 I2R2 0 0 0 11 00 01 0 0 1 11 11 01 0 1 0 11 00 01 0 1 1 11 11 11 1 0 0 01 00 01 0 0 0 1 0 1 01 11 01 0 1 0 1 1 0 01 00 01 0 1 0 1 1 1 01 11 11 0 0 0 Y2Y1\Y0 0 0 0 1 1 1 1 0 0 001 011 010 000 1 010 100 000 010 Numărătorul sintetizat este deci cu reintrare automată în ciclul de funcţionare.

după care R devine activ. apoi după încă TT/2 trece din starea 0 în starea 1. Numărătorul rămîne în ultima stare a ciclului de numărare un timp TT/2. Din acest motiv pentru resetare trebuie determinată starea 4 (100) pentru realizarea unui numărător modulo 5. Aceste evenimente durează deci 2TT.R = Y2 + Y0 = Y2 Y0 Dezavantajul acestei scheme este durata manifestată a semnalului R : t RL = t PHL ( Q ) + t PHL( L ) ≥ t RL min Pentru eliminarea acestui dezavantaj. D=Y2 . se sincronizează R cu frontul pozitiv al ceasului T. În acest caz. numărătorul devine resetat un timp TT. durata activă a lui R este T RL =TT.

.4. Acest neajuns se poate elimina prin sincronizarea recţiei în cazul T (similar metodei anterioare). apare un impuls pe ieşirea de împrumut (BW) care se foloseşte pentru încărcarea numărătorului în starea k.k-2.. De remarcat că starea 0 nu face parte din ciclul de numărare. Numărătoare integrate uzuale Cele mai frecvent utilizate numărătoare integrate sunt: 7492 .1. O altă metodă de divizare a unui numărător modulo k≠2p este utilizarea unui numărător prim stabil invers .cînd numărătorul ajunge în starea 0.4 secţiuni: divizor în 2 (C0) divizor în 6 (C1) .2 intrări de ştergere: MR0⋅MR1=1 .. 8.semnalului BW (care există doar atît timp cît conţinutul numărătorului este 0) datorită încărcării numărătorului ( PL = BW ) ar putea compromite operaţia de încărcare. iar starea 0 (000) divizează 3 TT/2.Acest numărător realizează o divizare în 5 a frecvenţei ceasului T.. numărătorul trece succesiv prin stările k-1. apoi ciclul se reia.2.De remarcat că starea 4 (100) divizează TT/2.1.după cum urmează: se încearcă numărătorul în starea iniţială k şi se aplică impulsului pe intrarea de numărare inversă (CD). Dezavantajul schemei este că nu se poate asigura o durată suficientă pentru semnalul PL = BW .

7493 - 2 secţiuni:

divizor în 2 (C0) divizor în 8 (C1) - 2 intrări de ştergere: MR0⋅MR1=1

7490 - 2 secţiuni :

divizor în 2 (C0) divizor în 5 (C1) - 2 intrări de ştergere: MR0⋅MR1=1 - 2 intrări de iniţializare în 9 (1001) MS0⋅MS1=1

74193 - numărător binar sincron reversibil prestabil 74192 - numărător zecimal sincron ireversibil prestabil

8.2. Registre Registrele circuite ce permit stocarea şi sau deplasarea unor cuvinte binare. În funcţie de modul de funcţionare, registrele pot fi: de memorie, de deplasare,combinate,inversabile. 8.2.1. Registre de memorie Sunt utilizate pentru stocarea cuvintelor binare.Funcţionarea unui astfel de registru de memorie este descrisă în următoarea tabelă de adevăr:

Yin+1=

Tn 0 1

Yin+1 Yin Xin

T nYin+TnXin

Având în vedere că ecuaţia ce descrie funcţionarea unui CBB tip D sincron este Qin+1= T nQin+TnDin , rezultă că se poate realiza un registru de memorie pe k biţi dacă se folosesc k CBB tip D sincrone cu Din=Xin.

Dacă se folosesc CBB tip D active pe front pozitiv,informaţia se înscrie în registru pe frontul pozitiv al ceasului.Dacă se folosesc CBB tip D latech ,pentru T=1 registrul este transparent pentru informaţia de pe intrări,iar pentru T=0 registrul se zăvoreşte,memorînd informaţia care se află pe intrări în momentul frontului negativ al T. Dacă se folosesc CBB tip D MASTER-SLAVE în registru se memorează informaţia care se află pe intrări în momentul frontului negativ al ceasului.registrele de memorie se pot implementa şI în CBB tip I-K sau R-S dacă se realizează conexiunile respectiv.Registrele de memorie multiport sunt constituite din CBB adresabile care au o intrare comună de date,CBB folosite sunt de tip D-latch

În cazul registrelor de memorie intrerea de ceas a bistabilelor poartă numele de WE sau WR dacă se folosesc CBB tip D active pe front pozitiv, **** pentru CBB tip D-latch,respectiv *** sau **** pentru CBB tip D MASTER-SLAVE. 8.2.1. Registre de deplasare Sunt registre care la fiecare impuls de tact deplasează conţinutul spre dreapta sau spre stânga cu cîte o celulă. Funcţionarea unui registru cu deplasare stînga-dreapta este ilustra tă
de următoarea tabelă de adevăr:

Tn 0 1

Y0 Y1 ⋅⋅⋅ Yp SO Y0 Y1 ⋅⋅⋅ Yp Yp SI Y0 ⋅⋅⋅ Yp-1 Yp1

Y0n+1= T nY0n+TnSIin Yin+1= T nYin+TnYi-1n SOin=Ypn

D0n=SIn Din=Yi-1n

i=1, p

Pentru un registru de deplasare dreapta-stînga, funcţionarea este următoarea: Tn 0 1 SO Y0 Y1 ⋅⋅⋅ Yp Y0 Y0 Y1 ⋅⋅⋅ Yp Y1 Y1 Y2 SI Ypn+1= T nYpn+TnSIn Dpn=SIn Yin+1= T nYin+TnYi+1n Din=Yi+1n i= 0, p − 1 SOn=Yon

Prin combinarea celor două scheme se obţine un registru de deplasare comandat stînga-dreapta sau dreaptastînga:

CM=0 : MUX realizează legătura 0-0 → deplasare stînga-dreapta CM=1 : MUX realizează legătura 0-0 → deplasare dreapta-stînga
8.2.3. Registre combinate
Acest tip de registre cumulează funcţiile registrelor de memorare cu cele ale registrelor de deplasare

CM=0 → încărcare serială pe Ts → registru de deplasare stînga-dreapta CM=1 → încărcare paralelă pe TP → registru de memorie
8.2.4. Regiştri universali Acest tip de regiştri cumulează funcţiile tuturor tipurilor de registre examinate anterior:

.. Schema generală utilizată pentru acest scop este următoarea: Registrului de deplasare i se asociază două circuite logice combinaţionale: CLC1 realizează funcţia de reacţie.2.Secvenţele ce caracterizează această schemă sunt următoarele: Y0n+1=SIn=f(Y0n . Pentru a putea proiecta numărătoare sau generatoare de secvenţă cu ajutorul registrelor de deplasare..M1 M0 0 0 0 1 1 0 1 1 MUX 0-C 1-C 2-C 3-C mod de lucru nefolosit deplasare stînga-reapta deplasare dreapta-stînga memorare *ES .care ilustrează evoluţia posibilă a stărilor.graful de fluenţă edte următorul: . . Ypn) Circuitul de reacţie produce o valoare ce se aplică pe intrarea serială a registrului şi care dfetermină deci starea următoare a acestuia.. În unui registru de deplasare de 4 biţi.. Circuitul de ieşire se foloseşte numai în cazul generatoarelor de secvenţă şi numai atunci cînd circuitul de reacţie nu poate determina singur generarea secvenşei dorite.intrare sincronă pentru ştergerea registrului 8. este necesar cunoaşterea grafului de fluenţă corespunzător registrului. iar CLC2 realizează funcţia de ieşire(generează secvenţa necesară ) . . Ypn) Yin+1=Y0n : : Ypn+1=YP-in Sn=g(Y0n . Registre de deplasare cu reacţie Registrele de deplasare se pot folosi pentru realizarea numărătoarelor şi a generatoarelor de secvenţe. .5.

in caz contrar producandu-se blocarea numaratorului la atingerea starilor respective.se poate alege de exemplu secvenţa de stări 1-2-4-8. iar apoi trebuie realizat circuitul de reacţie astfel încît registrul de deplasare să oscileze în secvenţa de stări aleasă.Pe acest graf sunt puse în evidenţă toate stările şi tranziţiile posibile între stări. Pentru a proiecta un numărător cu n stări trebuie aleasă o secvenţă de n stări din diagramă. Pentru realizarea unui numărător cu 4 stări. .Rezultă: Q Y3 Y2 Y1 Y0 1 0 0 0 1 2 0 0 1 0 4 0 1 0 0 8 1 0 0 0 SI 0 0 0 1 Y3Y2\Y1Y0 00 01 11 10 00 x 0 x 1 01 0 x x x 11 x x x x 10 0 x x x SI=Y3 De remarcat ca pentru orice numarator realizat prin aceasta tehnica diagrama Karnaugh corespunzatoare reactiei trebuie sa contina 1 in celula 0000 si 0 in celula 1111.

Pentru un registru de 4 biti. Secventa obtinuta astfel este o secventa de lungime maxima. putem atinge secventa de stari 0-1-3-7-15-14-128. Nici acest numarator nu asigura reintrarea in ciclul de functionare la parasirea accidentala. Pentru eliminarea acestui neajuns se folosesc secvente psindoaleatoare. Daca se utilizeaza o portiune dintr-o secventa pseudoaleatoare mult mai mica decat lungimea acesteia. o secventa de lungime maxima este: 1-2-4-5-3-6-13-10-5-11-7 . pentru care se obtine: Q 0 1 3 7 15 14 12 8 y3y2y1y0 SI 0000 1 0001 1 0011 1 0111 1 1111 0 1110 0 1100 0 1000 0 y3y2\ y1y0 00 00 01 10 1 1 x 01 x x x 11 0 x SI = y 3 0 10 0 x x 11 1 1 0 x Numaratorul astfel obtinut se numeste numarator Johnson. Secventele aleatoare au dezavantajul ca nu sunt repetabile. secventa utilizata apare ca fiind aleatoare. care sunt secvente determinate de lungime ? . Secventele binare pot fi secvente aleatoare (de lungime infinita) sau secvente determinate (de lungime finita).Daca dorim realizarea unui numarator in 8 stari. Un registru de deplasare de n biti are 2n -1 stari nenule. Prin completarea matricei de iesire in pozitiile indiferente se elimina acest neajuns si se obtine urmatoarea structura pentru numara torul Johnson: y3y2\ y1y0 00 01 11 10 00 10 1 1 0 0 0 0 0 0 01 1 1 0 0 11 1 1 0 0 SI = y 3 y 2 + y 3y 0 = y 3 y 2 + y 0 = y 3 + y 2 + y 0 = y 3 + y 2 y 0 ( ) Generatoarele de secventa sunt ? care genereaza o succesiune de 1 si 0 in o structura data.

15-14-12-8. Rezulta: Q 1 2 4 9 3 6 13 10 5 11 7 15 14 12 8 y3 y0 0 1 0 0 0 0 1 1 0 1 0 0 1 1 1 0 0 1 1 1 0 1 1 1 1 0 1 0 1 0 y2 y1 S I 0 0 0 0 1 0 0 1 1 0 1 0 1 1 1 1 0 1 0 0 1 1 0 1 0 1 1 1 1 0 0 0 1 1 0 1 0 1 1 1 1 0 0 0 1 y3y2\ y1y0 00 01 11 10 Y3y2\ y1y0 00 01 11 10 00 01 11 10 x 0 0 0 1 1 1 1 0 0 0 0 1 1 1 1 00 01 10 1 0 0 1 1 1 0 0 0 1 1 1 11 0 1 0 1 SI = y 3 ⊕ y 2 + y 3 + y1 + y 0 SI = y 3y 2 + y 3 y 2 = y 3 ⊕ y 2 Dezavantajul schemei este imposibilitatea revenirii in ciclul normal la atingerea accidentala a starii 0 (x=0) si se poate elimina impunand x=1 In tabelul urmator sunt prezentate reactii ce permit obtinerea secventelor de lungime maxima pentru n≤10: .

Este deci necesar ca ciclul sa aiba 10 stari. care va trebui y3 y2 y1 y0 1 0 1 1 0 1 1 0 1 1 0 1 1 0 1 1 0 1 1 0 1 1 0 1 1 0 1 0 0 1 0 1 1 0 1 0 0 1 0 1 Q 11 6 13 11 6 13 10 5 10 5 Se observa ca starile 11. Secventa are 10 biti. 13. se foloseste un circuit de reactie pentru obtinerea celor 10 stari si un circuit de iesire pentru obtinerea secventei dorite. Un astfel de exemplu este prezentat in continuare: trebuie proiectat un circuit care sa genereze secventa: 1011011010. 6. 5 apar mai mult daca o data in ciclul de functionare. Pentru rezolvarea acestei probleme. Cele 10 combinatii nu pot fi obtinute prin metoda circuitului de reactie. sa treaca prin urmatoarele stari: y3 y2\ y1 00 y0 10 00 1 01 x 11 0 10 0 01 0 1 x x x 1 0 1 11 1 x 0 x y3y2 \ y1 00 y0 10 00 1 1 01 x x 11 1 0 10 0 x 01 0 1 x x 11 x 1 1 0 . Numarul de stari ale acestui ciclu nu poate fi micsorat deoarece din starea 1 trebuie sa se treaca fie in 11 fie in 10.n 1 2 3 4 5 6 7 8 9 10 SI y0 y1 ⊕ y0 y2 ⊕ y1 y3 ⊕ y2 y4 ⊕ y3 y5 ⊕ y4 y6 ⊕ y5 y7 ⊕ y5 ⊕ y4 ⊕ y3 y8 ⊕ y5 y9 ⊕ y6 Exista secvente ce nu pot fi obtinute doar prin folosirea unui circuit de reactie. deci trebuie folosit un registru de deplasare de 4 biti. iar din 5 trebuie sa se treaca sau in 10 sau in 11. 10.

Intrarea de mod determina functionarea in unul din cele doua moduri de intrare. Problema se rezolva prin completarea corespunzatoare a diagonalei Karnaugh a lui SI. 8. 7495 este prevazut cu doua ? de ceas.2.6 Registre integrate uzuale Cel mai cunoscut registru TTL este 7495. iesire paralela si seriala.starea seriala pe C0 1 .Secventa de 10 stari poate fi de exemplu 0-1-2-5-11-7-15-14-12-8: Q 0 1 2 5 11 7 15 14 12 8 y3 y2 y0 0 0 0 0 0 1 0 0 0 0 1 1 1 0 1 0 1 1 1 1 1 1 1 0 1 1 0 1 0 0 y1 SI 0 0 1 0 1 1 1 1 0 0 1 0 1 1 1 1 0 0 0 0 S 1 0 1 1 0 1 1 0 1 0 SI = y 3 y 0 + y 3y 2 + y 3 y 2 y 0 S = y 3 y 0 + y 2 y 0 + y 2 y1 Circuitul nu asigura reintoarcerea in ciclul de functionare la parasirea accidentala a acestuia. MC = 0 . care este un registru combinat avand posibilitati de intrare paralela sau seriala. Corespunzator celor doua moduri de intrare.intrare paralela pe C2 .

Prin realizarea unor conexiuni adecvate. x = (0. pe durata regimurilor tranzitorii apar situatii in care x.0) sau x. ( ) ( ) ( ) ( ) 2. 9. x = (1. ). HAZARDUL STRUCTURILOR LOGICE Circuitele logice folosesc elemente de comutatie pe care le-am considerat pana acum ca fiind elemente ideale in sensul ca x. x = (11 . In realitate. 7495 se poate transforma in registru de deplasare considerat stanga-dreapta sau dreapta-stanga.0) . Influenta acestor regimuri tranzitorii asupra functionarii circuitelor logice este cunoscuta sub numele de hazard in functionare. 9. Exemple: 1.1) sau x. x = (0.1 Hazardul in circuitele logice combinationale .

B = x1 x 0 ) C=x x 2 1 z = x 2 x 0 + x 2 x1 Exista hazard static in 1 daca x0=1.) ( x. Iesirea z a unui circuit se poate scrie in raport cu variabila x sub una din urmatoarele doua forme: 1.7). x) = (0.0) z = 0 → hazard static in 1 0 1 2 3 001 011 110 111 1 3 6 7 A 0-11 R(1.3. deci B z = x 2 x 0 + x 2 x1 + x1x 0 2.6.7 ) C 11R(6. a)metoda Veitch-Karnaugh: z = x 2 x 0 + x 2 x1 x2 \ x1 00 01 11 hazard static in 1 x0 10 x 0 = 1. hazard dinamic si hazard de curse. Circuitul poate prezenta deci hazard static in 1 comutatiile x2 in situatiile: 011 ↔ 111 ⇔ 3 ↔ 7 Pentru a elimina acest tip de hazard.7 A = x 2 x 0 . dar exista un regim tranzitoriu pe durata caruia iesirea isi schimba valoarea. x 1 = 1 z = x 2 + x 2 + 1 b)metoda Quine-McCluskey: ( x. x1=1. in expresia functiei trebuie adaugati implicantii primi care sunt egali cu 1 pentru aceste comutari. z = Ax + Bx + C A = B = 1. z = ( R + x) S + x T FA ( FA+ FB ) FC ( FB + FC ) = 1 FA FC =1 1 3 6 7 A 1 1 B 1 1 C 1 1 z=A+C ( ) . C = 0 z = x + x = 1 Pentru eliminarea acestui tip de hazard trebuie respectata conditia C ≥ AB.1. eliminarea acestui tip de hazard poate fi realizata daca elimina situatiile descrise prin introducerea unor termeni ? in expresia functiei: z = x 2 x 0 + x 2 x1 + x1x 0 x 0 = 1.In cazul CLC. x) = (11 R = S = 0. T = 1 z = xx z = 1 → hazard static in 0 . hazardul in functionare este clasificat dupa regimul tranzitoriu al variabilelor de iesire in: hazard static.3 ) B -11 R(3.1 Hazardul static Un CLC prezinta hazard static daca pentru doua valori adiacente ale intrarilor iesirea trebuie sa ramana constanta. 9. x1 = 1 z = x 2 + x 0 → 0 1 1 1 1 1 Hazardul static de 1 apare in diagrama Karnaugh exista celule adiacente ce contim 1 care acoperite de acelasi implicit prim. Fie functia logica z=R1(1.

X2 \ x1 x0 0 1 00 01 11 10 1 1 1 1 La comutarea 001 → 111 . Z=1 C=0 C=1 CC :1-2 6-5-2 3-4-5-2 ( ) In cazul CLC pe doua nivele sintetizate corect nu poate sa apara hazard dinamic (considerand ca timpii de propagare sunt aceeasi pentru porti similare). 9. Exemplu: A=B=1.2 Hazardul dinamic Un CLC prezinta hazard dinamic daca pentru doua intrari adiacente iesirea trebuie sa comute 0→1 (1 → 0) .1.Pentru eliminarea acestui tip de hazard trebuie respectata conditia T ≤ R+S.1. Z=0 A=B=1. rezulta: z = x 2 + x 2 x 1 + x 1 . marimile luate sunt similare celor de la forma disjunctiva. variabila care nu se modifica este x 0 = 1 . . insa pe durata regimului tranzitoriu iesirea evolueaza in secventa 0 → 1 → 0 → 1 (respectiv 1 → 0 → 1 → 0 ). Exemplu: z = x 2 + x 2 x 1 + x 1 x 0 . Hazardul dinamic poate sa apara in circuitele in care exista 3 sau mai multe cai de semnal in timpi de propagare diferiti pentru aceeasi variabila.nu prezinta hazard static in 1. 9. dar ea isi schimba valoarea pe durata regimului tranzitoriu.3 Hazardul de surse Un CLC prezinta hazard de surse daca atunci cand cel putin doua intrari se modifica iesirea trebuie sa ramana constanta. Conditia necesara si suficienta pentru ca intre doua puncte de functionare sa nu existe hazard de surse este ca functia de iesire a circuitului sa contina implicantul prim ce inchide cele doua puncte.

2. ilustrate pe matricea de excitatie. exista 3 variante de evolutie a automatului. In cazul CLC. Daca automatul se afla in starea 3 si x=0. In toate cele 3 cazuri. fara a schimba regimul permanent. atunci starea respectiva se numeste stabila si se incercuieste (starea 3 pentru x=0). atunci el trece in starea 2.y0) sa se modifice simultan. x 2 si x1 comuta dupa cum urmeaza.2 Hazardul in sisteme secventiale asincrone 9. Tehnologic este imposibil ca ambele variabile (y1. Exista 3 posibilitati de modificare a variabilelor de stare y1 y0 din 00 in 11: O succesiune de comutatii care inlocuieste o comutatie mica se numeste cursa. Daca x devine 1. nu are loc nici o tranzitie. apoi in 1. O solutie ar fi validarea iesirilor numai dupa terminarea regimului tranzitoriu. Daca x devine din nou 0 atunci cand automatul se afla in starea 0. Corespunzator acestor 3 variante. Daca asigurarea de stare se face conform tabelei de mai sus.Daca x 2 . automatul ajunge in starea stabila 3 (10). automatul trece in starea 0.2. hazardul nu modifica decat regimul tranzitoriu al circuitului . pe care nu o mai paraseste 0 1 11 01 11 11 10 10 10 00 . automatul nu evolueaza spre o stare stabila si trece periodic prin aceeasi succesiune de stari. iar starea urmatoare este aceeasi pentru o anumita intrare. 9. Pentru x=1. desi hazardul de surse nu poate fi eliminat prin metoda mentionata. tranzitia 0 → 2 se codifica 00 → 11 . apoi in starea stabila 3.1 Hazardul de curse Fie un sistem secvential asincron cu graful de fluenta din figura: Q\ x 0 1 2 3 0 2 2 3 3 1 1 2 3 0 Q 0 1 2 3 y1 y0 0 0 0 1 1 1 1 0 y1 y0 \ x 00 01 11 10 Daca automatul se afla intr-o anumita stare. descriind un ciclu. apare hazard de surse: Cele doua puncte (intre care apare hazard de surse) nu pot fi incluse in acelasi implicant prim. 3 si din nou in 0 etc. .

Daca y0 comuta primul. astfel de surse se numesc surse critice. Hazardul de surse se elimina daca sunt respectate urmatoarele conditii: 1. starile 0 si 1 sunt adiacente. de asemenea starile 1 si 2.pana la o noua modificare a intrarii x. In schimb. indiferent de valoarea lui x. este necesar ca si starile 1 si 2 sa fie adiacente. In continuare sunt ilustrate asigurarile de stare fara hazard de surse pentru automate in 3 si 4 stari: Se observa ca este imposibila o asigurare de 0 0 1 stare fara hazard de surse 1 f 2 daca au loc tranzitii intre fiecare doua stari.0 devine in acest caz 2 . 2. Adiacenta este simplu pusa in evidenta pe diagramele Karnaugh. pentru aceasta. modificarea intrarii sa se faca prin schimbarea unei singure variabile de intrare: sunt necesare circuite suplimentare care sa asigure aceasta conditie. tranzitia 2 . Pentru a ilustra astfel de surse. daca y1 comuta primul. Q\ x 0 1 2 3 0 0 2 0 3 1 1 1 1 3 Q 0 1 2 3 y1 y0 0 0 1 1 0 1 1 0 y1 y0 \ x 0 00 00 11 01 00 11 11 01 11 10 10 10 1 Daca automatul se afla in starea 00 cu x=0 si apoi devine . y1 y0 0 1 1 2 3 \ 1 0 0 Q 0 1 2 3 y1 y0 0 0 0 1 1 1 1 0 y1 y0 \ 0 1 . tranzitiile intre stari sa se faca prin schimbarea unei singure variabile de stare: starile intre care au loc tranzitii trebuie sa fie codificate prin valori adiacente ale variabilelor de stare.f 0. se spune ca aceasta sursa nu este critica. Rezolvarea acestei probleme presupune ca starile intre care au loc tranzitii sa fie codificate prin valori adiacente ale variabilelor de stare. rezolvandu-se astfel problema adiacentilor intre starile intre care au loc tranzitii. Exista si surse pentru care starea finala depinde de ordinea in care are loc comutarea variabilelor de stare. starea finala este tot 11. In acelasi mod pot fi ? variabilelor de intrare atunci cand automatul are mai multe intrari ce se modifica simultan. deoarece rezultatul comutarilor succesive este identic cu cel prevazut in matricea de excitatie (atingerea starii stabile 3). daca se trece si prin 01. se introduce starea fictiva f si se impune conditia ca automatul sa treaca neconditionat din f in 0. automatul ajunge in starea 10 (3) din care nu mai poate fi scos. trece direct in 11 daca y1y0 comuta simultan. 2. consideram sistemul cu graful de fluenta din figura urmatoare. 1 . pentru asigurarea propusa.

3-f1-0. eliminarea hazardului de surse nu se poate rezolva doar cu doua variabile de stare. vor rezulta tranzitii care se realizeaza prin modificarea a doua variabile de stare. 0-1. 1-3). 1-3. dintre care 2 fictive. 1-2. urmatoarele perechi de stari sunt adiacente: 0-1. Graful de fluenta modificat contine 6 stari. care sa rezolve adiacenta intre starile 0-2: 0-f3-2. 1-2. 4. Se obtine un graf de fluenta modificat cu 7 stari. 3. problema hazardului de surse poate fi rezolvata prin introducerea unei a treia stari fictive.Asigurarea de stare fara hazard de surse se poate realiza numai cu doua variabile de stare. dintre care 3 fictive. oricum s-ar alege aceste variabile. pentru a rezolva si adiacenta intre starile 2-3 si 3-0. se introduc doua stari fictive f1 si f2. . Fiecare tranzitie din acest graf are loc intre stari adiacente (2-f2-3. y2 \ y1 00 y0 10 0 f1 1 0 01 3 1 f2 2 11 f3 Daca graful de fluenta are 2 diagonale. in care toate tranzitiile au loc intre stari vecine. y2 \ y0 0 1 y1 00 01 11 10 f 1 3 f2 0 1 2 In cazul automatelor cu 4 stari al caror graf de fluenta are o diagonala. Problema se poate rezolva daca se vor aloca 3 variabile de stare. deci a fost rezolvata problema hazardului de surse.

2. eliminarea hazardului static in structurile combinationale f si g . astfel incat sa dispara decalajele relative de timp. Hazardul de continuitate pentru structura g poate fi asimilat hazardului static al CLC. x ) = (0. timpii de propagare.3. In schimb. ` .3. ceea ce poate conduce la nerespectarea timpilor de prestabilire si de mentinere sau la obtinerea unor impulsuri de durata prea scurta. pot apare decalaje de timp la un bloc relativ la celalalt. 9.9.. reducerea duratelor regimurilor tranzitorii ale variabilelor sub timpii de reactie ai sistemului( timpii de trecere dintr-o stare in alta ). Hazardul sistemelor secventiale sincrone In cazul sistemelor secventiale sincrone. sistemul prezinta hazard de propagare. 1).1. timpii de mentinere. Problema se poate rezolva prin urmatoarele masuri: 1. tipurile de hazard mentionate pentru sistemele asincrone pot fi eliminate prin introducerea semnalului de ceas. timpii de prestabilire. 9. Solutia consta in sincronizarea reactiei prin utilizarea unui bistabil care sa memoreze semnalul de reactie. daca aceasta este mai mare decat timpul de reactie al sistemului. Problemele care apar se datoreazã nerespectãrii conditiilor impuse de parametrii dinamici ai circuitelor utilizate (duratele impulsurilor. care nu modifica decat regimul tranzitoriu al structurii.3 Hazardul de propagare Consideram un sistem secvential la care structura combinationala f este constituita din mai multe blocuri f1. fj. fara a schimba regimul permanent. Hazardul Un sistem secvential sincron este comandat pe de o parte de ceasurile interne. Daca un semnal decomanda se aplica unor blocuri diferite fi. frecventa maximã de lucru ).2. Hazardul de continuitate Hazardul de continuitate se refera la regimul tranzitoriu al unei variabile logice: (x. Solutia de eliminare a acestui tip de hazard este introducerea unor intarzieri suplimentare pentru unele blocuri.…. 9. fenomene ce pot produce hazard in functionare.2. Exemple: 1.fp. prezenta hazardului de continuitate in structura f poate determina modificarea variabilelor de stare pe durata regimului tranzitoriu. x ) = (1. 0) sau (x. se poate ajunge la o evolutie nedorita. asigurandu-i astfel o durata satisfacatoare. iar pe de altã parte de semnalele externe si ceasurile interne sunt oarecare. Realizarea numaratoarelor modulo p ≠ 2k prin metoda aducerii la zero sau prin metoda resetarii controlate daca se foloseste o reactie asincrona.. Daca sub influenta acestor decalaje automatul evolueaza spre o stare stabila diferita de cea din matricea de excitatie.2.

ceea ce poate conduce la hazard in functionare. Aceasta anomalie nu poate sa apara la bistabilele D active pe front daca se respecta tsu si th. memorandu-l intr-un bistabil: Pentru sincronizarea mai multor semnale.comanda tuturor intrarilor de ceas de la o singura sursa obtinuta prin conectarea in paralel a mai multor parti in colector in gol. datorita zgomotelor suprapuse peste semnalul de ceas (efectul de ceas multiplu).3. deoarece nu sunt luate in considerare modificarile intrarii D inainte sau dupa frontul pozitiv al ceasului T. semnalele parazite pe intrarile J sau K pe durata palierului H al ceasului pot determina bascularea circuitului MASTER. a carui stare este copiata pe frontul negativ al ceasului in bistabilul SLAVE. se poate folosi un numar corespunzator de bistabile. este necesar ca palierul H al ceasului sa dureze cat mai putin posibil.3Hazardul datorat decalajului de ceas In unele situatii trebuie comandate mai multe intrari de ceas. care sa sincronizeze semnalul exterior N. Pot apare insa probleme daca durata frontului pozitiv este prea mare.3. Solutia consta in utilizarea unui al doilea ceas decalat fata de primul.In consecinta trebuie asigurate fronturi pozitive cat mai bune.2. . Pentru a evita acest hazard. Semnalul CU care determinã incrementarea continutului numãrãtorului poate avea in unele cazuri o duratã activã prea micã.3 pot apare decalaje intre T' si T'' ( shew time). sau un registru de memorie. in durata de minim 50 ns.2. 9.Hazardul datorat semnalelor parazite pe intrari In cazul bistabilelor J-K MASTER-SLAVE. pentru respectarea …………… este necesara multiplicarea ceasului. 9. incat. Datorita neidentitatii circuitelor 2. Pentru eliminarea acestui tip de hazard se poate folosi una din urmatoarele solutii: 1.

EEPROM . adica informatia nu se distruge la disparitia tensiunii.1.1. Structura lor interna este conceputa matricial in fiecare nod al matricei fiind memorat bit de informatie.memorii ce permit atat citirea cat si inscrierea informatiei.memorii ce pot fi doar citite in sistemul care le utilizeaza. PROM.comanda intrarilor de ceas pentru bistabilele legate in cascada astfel incat ultimul bistabil din cascada sa basculeze primul. 10. Semnalul CS realizeaza selectia circuitului (el poate controla si starea iesirilor).Semnalul OE controleaza numai starea circuitelor de iesire.Circuite de memorie Circuite de memorie sunt circuite care asigura posibilitatea de regasire a unor informatii reprezentate sub forma binara care au fost stocate anterior. cuvantul aplicat pe intrarile de adresa determina activarea unei linii a matricei de memorare.2. stergerea informatiei este posibila doar in cazul EPROM si nu este selectiva -RAM. Liniile matricei (0÷2n-1) sunt activate de iesirile unui decodificator ale unei intrari sunt conectate la liniile de adresare. Coloanele matricei sunt conectate la liniile de date prin intermediul unor amplificatoare 3S.Memorii ROM Memoriile ROM sunt folosite doar pentru citirea informatiei inscrisa la fabricare. Din punct de vedere al modului de utilizare memoriile se clasifica in : -ROM. CIRCUITE DE MEMORIE. Daca CS =1. Daca in . sunt nevolatile.1. EPROM. 10.ARII LOGICE PROGRAMABILE(PLA) SECVENTIATOARE LOGICE PROGRAMABILE(PLS) 10.

deci . . una din liniile matricei de memorare. conectand-o la linia externa de date D. selectarea unei coloane (An+1 ÷ Am. Pentru functionarea corecta este necesara satisfacerea anumitor conditii de timp: tRC .nodurile de pe aceasta linie exista conexiuni pe colonele respective potentialul va fi determinat de iesirile decodificatorului. memoria este de tip static (SRAM). Memoriile PROM sunt circuite de memorie a cãror continut poate fi programat o singura datã.1. WR=1). potentialul coloanelor respective este . spre deosebire de memoriile cu acces serial.timpul scurs de la OE=1 la aparitia datelor la iesire tOH .timpul de mentinere a datelor la iesire dupa ce OE=0. scoaterea circuitului din soclu pentru stergere. Decodificatorul este validat de semnalul CS. 10. dupa o intarziere dictata de propagarea prin decodificator si matricea de memorie. caz in care intrarea se face printr-o poarta cu validare (CS+WR=0).durata ciclului de citire (intervalul de timp intre doua schimbari de adresa) tA . Structura interna poate fi regandita dupa cum urmeaza: Cu ajutorul liniilor de adresa A1÷An se poate selecta.. in fiecare nod al matricei existand o celula de memorare. Informatia de pe cele m coloane de date este prezentata la iesire daca OE=1. timp de stergere ridicat. A1 ÷ An ) si apoi.timp de acces la memorie (timpul scurs de la stabilirea adreselor la obtinerea datelor de iesire) tCS . memoria este de tip dinamic (DRAM). stergerea acestuia facandu-se prin expunere la radiatie ultravioleta sau X. O " dacã nu sunt realizate conexiuni in noduri. O denumire mai corecta ar fi fost EWM. la care trebuie parcurse toate cuvintele.2 Memorii RAM Denumirea (Random Access Memory) se datoreaza faptului ca accesul la orice cuvant al memoriei se realizeaza in acelasi interval de timp. Liniile de adresa An+1 ÷ Am selecteaza una dintre coloanele de date. determinat prin rezistentele legate la Vcc. Structura unei memorii SRAM este prezentata in continuare: Caile de inscriere (D1) si de citire (D0) pot fi separate sau comune.. Structura unei memorii RAM este tot matriciala.1".timpul scurs de la CS=1 la iesirea datelor la iesire tOE . Bitii ce constituie linia adresata de decodificator sunt aplicati unui multiplexor/ demultiplexor comandat de semnalul WR. prin intermediul decodificatorului. de la adresa prezenta la adresa dorita. Memoriile E2PROM elimina dezavantajele circuitelor EPROM: stergerea intregului continut. iar iesirea printr-un amplificator 3S comandat (CS = 0. Memoriile EPROM au posibilitatea de inscriere repetata a continutului. daca celula de memorare are la baza inmagazinarea pentru o durata finita a unei sarcini electrice pe un condensator. Daca celula de memorare are la baza o structura de bistabil. Un ciclu de memorie consta in selectarea unei linii (CS. Stergerea informatiei din celule de memorare se realizeaza prin aplicarea unei tensiuni pozitive pe linia de selectie a cuvantului. aceasta nu poate fi stearsã. de utilizator dupã inscrierea informatiei.

Adresele liniilor si coloanelor nu sunt deci necesare simultan. Sensul datelor si functia structurii MUX/DMUX sunt determinate de polaritatea semnalului WR. Liniile de date sunt comune. apoi pe aceleasi linii de adresa se aplica adresa de coloana care este strobata in CL cu frontul negativ al CAS. In fiecare locatie a memoriei se inscriu valorile functiilor corespunzatoare vectorului de intrare ce reprezinta adresa locatiei respective.1. Pentru modificarea numarului de cuvinte. Reimprospatarea se poate face simultan pentru toate celulele de pe o linie. Aplicatii ale memoriilor in sinteza dispozitivelor numerice Circuitele de memorie pot fi folosite pentru a sintetiza circuite logice combinationale sau circuite logice secventiale.4. care este memorata in RL pe frontul negativ al RAS. caz in care din schema trebuie sa faca parte si circuite pentru memorarea starii. Utilizand latchuri. Avand in vedere ca celulele memoriei DRAM functioneaza pe baza stocarii unei sarcini electrice pe o capacitate si ca aceasta capacitate se descarca in timp este necesara o operatie de reimprospatare a memoriei care sa reincarce capacitatea cel putin o data la 2ms.WR).3. Pentru modificarea numarului de biti pe cuvant se conecteaza in paralel circuitele de memorie disponibile. daca n=m/2. Pentru a realiza un circuit combinational. 10. . Acesta este principiul folosit la realizarea memoriilor DRAM. se aplica memoriilor folosite un numar de linii de adresa corespunzator capacitatii memoriilor. variabilele de intrare se aplica pe liniile de adresa. Operarea se face prin aplicarea pe liniile de adresa a adresei de linie.1. Adresa de rang imediat superior se foloseste pentru aplicarea selectiva a semnalelor de control (CS). 10. Modificarea geometriei memoriilor Prin modificarea geometriei se realizeaza circuite de memorie si *******de cuvinte sau numar de biti pe cuvant diferit de cel al circuitelor disponibile. se poate imagina o schema in care liniile pentru A1 ÷ An sa fie comune cu cele pentru An+1 ÷ Am. functionarea circuitelor fiind simultana. Semnalele de control si adresele sunt comune.

2. adresa locatiei fiind fixata de yn si xn. o matrice SAU si un circuit de iesire. obtinandu-se astfel schema dorita. Circuitul contine o matrice SI. Forma canonica disjunctiva a unei functii booleene este: Z= f =1 (∏ x j j ) = σ j =0 n −1 (n) Qh f =1 . 10. y n ) í z n = g ( xn . Evolutia sistemului este determinata de ceasul T. memorarea acestuia si realizarea vectorului de iesire. In punctele de conexiune interna sunt plasate sigurante fuzibile care pot fi sau nu arse de catre utilizator. deci pentru aducerea sistemului in starea initiala. Matrici logice programabile (PLA) PLA. y n ) Semnalul R este folosit pentru resetarea registrului de memorie. ì y n +1 = f ( x n .urile sunt circuite ce contin numeroase porti logice interconectabile ce permit realizarea unei game foarte variate de CLC. Sistemul secvential va fi constituit dintr-o memorie care contine in fiecare locatie a sa vectorii yn+1 si zn. in functie de vectorul de stare si de vectorul intrare.Pentru sinteza unui sistem secvential este necesara obtinerea vectorului de stare.

matrici SAU M.urile pot fi folosite si la sinteza sistemelor secventiale.ceas Structura matricei complementare CPL este prezentata in continuare: Daca nu se utilizeaza matricea CPL.matrici SI CPL . Secventiatoare logice programabile (PLS) PLS. Matricea SAU contine circuite conectabile la toate iesirile circuitelor SI si permite realizarea FCD a functiei booleene (Z).validare iesiri T . Pentru intarzierea vectorului de stare se foloseste un circuit de memorare (bistabilele sau registru de memorie) ca si in cazul folosirii memoriilor pentru sinteza CLS.urile permit realizarea circuitelor logice secventiale prin materializarea relatiilor cunoscute: ì y n +1 = f ( x n . care au pe intrari variabilele de intrare Xi. Daca de exemplu doua matrici SI furnizeaza mintermii Q1 si Q2 si este necesara si realizarea unui termen Qi = Q1+Q2. se folosesc posibilitatile oferite de matricea CPL: . utilizandu-se pentru obtinerea vectorilor de stare yn+1 si de iesire zn.buffere de intrare SI. sigurantele fuzibile vor fi arse in totalitatea lor.elemente de memorare (bistabile R-S) A . SAU' . B' . 10. SI' .Matricea SI este constituita din circuite SI ce realizeaza termenii Qh(n) .matricea complementara (permite realizarea unei reactii asincrone intre SAU si matricea SI in scopul minimizarii de termeni SI) SAU. Circuitul de iesire contine circuite XOR care permit obtinerea functiei logice Z sau inversei acesteia (Z) si buffere 3S controlate de un semnal OE. y n ) Schema bloc a unui astfel de circuit este prezentata in continuare: B. Xi. PLA. y n ) í z n = g ( xn .3.amplificatoare 3S de iesire OE . M' .

Astfel. proiectarea prin metodele descrise anterior devine dificila.1 Descrierea automatelor prin organigrame Un automat poate fi descris printr-o organigrama logica in care sunt evidentiate operatiile prevazute de algoritmul de lucru si deciziile ce se iau la un moment dat.11. care furnizeaza functiile de excitatie pentru EFA conform organigramei: 11. minimizarea functiilor de transfer si de iesire utilizand diagrame Karnaugh devine practic inoperanta datorita dificultatilor ce apar in determinarea vecinatatilor. care constituie schemele cu rol de executie si sistemul de comanda (SC) sau secventiatorul. Structura generala a unui automat secvential descris prin organigrama contine doua blocuri distincte: elementele functionale ale aplicatiei (EFA). AUTOMATE COMPLEXE In cazul in care un automat prezinta mai mult de 5÷6 variabile de stare si de intrare. Exemplu: problema muzeului C – sistemul de comanda (secvential) E – circuitul de evidenta Dupa construirea organigramei se pun in evidenta secventele distincte (s0÷s4) . o secventa fiind intervalul de timp in care se executa o operatie si/sau se ia o decizie. In astfel de cazuri. Actiunile automatului se executa in mod secvential. proiectarea se face pe baza organismelor ce descriu algoritmii de lucru ale automatelor.

11.2 Elementele functionale de aplicatie (EFA) Organigrama asociata automatului scoate in evidenta pe langa algoritmul de lucru si elementele ce vor constitui schemele de executie. Aceste elementele formeaza asa numitele elemente functionale de aplicatie (EFA). Pentru exemplul considerat, schemele EFA sunt redate in continuare: Schemele EFA contin un numarator zecimal reversibil (74192), ale carui iesiri sunt conectate la intrarile unui decodificator BCD-7 segmente (7446), care piloteaza in afisor "7 segmente" cu LED-uri. Pentru stergerea numaratorului la punerea la tensiuni sau la o comanda exterioara (SW), schema este prevazuta cu un circuit de initializare realizat cu o poarta trigger-schmit 7413, care furnizeaza si semnalul de initializare pentru secventiator, in scopul aducerii acestuia in secvente s0.

11.3. Sistemul de comanda (SC) Blocul din componenta automatului care genereaza secventele de lucru si semnalele de comanda pentru EFA se numeste sistem de comanda (SC) sau secventiator. In fiecare secventa de lucru se poate executa o anumita operatie (numita micro-operatie) si se trece la secventa urmatoare; aceasta trecere poate fi conditionata. 11.3.1. Secventiator cablat Aceasta solutie presupune utilizarea unui element de memorare a starii (registru de memorie, numarator presetabil, bistabile etc.) cuplat ca un decodificator, fiecare vector decodificat producand o actiune specifica asupra EFA. In vederea proiectarii, fiecare secventa i se ataseaza un vector binar distinct. Organigrama logica se transpune intr-o tabela de adevar care contine vectorii binari (codurile) corespunzatori secventei urmatoare. Pentru exemplul considerat: Secventa urmatoare Secventa curenta C B C B A A s0 0 0 0 0 X1 X0 s0∪s1∪s3 ⊕X1 s1 0 0 1 0 X1 X0X1 s0∪s1∪s2 s2 0 1 0 0 X X0 s1∪s2∪s3 1 ⊕X1 s3 0 1 1 X0 X0X1 X0X1 s0∪s3∪s4 s4 1 0 0 X0X1 X0 X0 s1∪s3∪s4 ⊕X1

ì A = ( s 0 + s 2 + s 4 )( X 0 ⊕ X 1 ) + s1 X 0 X 1 + s 3 X 0 X 1 í B = ( s 0 + s1 + s 2 ) X 1 + s3 X 0 X 1 + s 4 X 0 C = s3 X 0 + s 4 X 0 X 1 î Tot pe baza organigramei se determina si expresiile semnalelor de comanda pentru EFA, tinand cont si de particularitatile acestora:
ì U = s1 X 1 + s 0 X 0 í D = s 2 X 1 + s3 X 0

Daca se folosesc circuite basculante bistabile de tip D (7474) pentru realizarea elementului de memorare a starii, schema secventiatorului rezulta de forma din figura urmatoare: (Pentru implementarea functiilor logice C, B, A se folosesc porti.)

Fig.2 In anumite situatii, trecerea de la o secventa la alta se face prin incrementarea sau prin decrementarea secventa. Existenta acestei situatii sugereaza posibilitatea implementarii elementului de memorare cu ajutorul unui numarator zecimal reversibil prestabil, pentru a putea asigura si incarcarea paralela a secventelor neconsecutive. Din tabela de adevar a secventelor se stabilesc ecuatiile functiilor de incrementari, decrementari si incarcare paralela:

ìCU = s 0 X 0 X 1 + s1 X 1 + s 2 X 0 X 1 + s 3 X 0 íCD = s1 X 0 X 1 + s 2 X 0 X 1 + s 4 X 0 X 1 î PL = s 0 X 0 + s1 X 0 X 1 + s 2 X 0 X 1 + s3 X 3 + s 4 X 0
In cazul in care PL este activ, trebuie determinate si secventele urmatoare:

3 .Secventa curenta C A s0 0 s1 0 s2 0 s3 0 1 4 Secventa urmatoare B 0 0 1 1 0 0 1 0 1 0 s0∪s3 s1 s2 s0∪s3 s1∪s4 C 0 0 0 0 X1 B X1 0 1 X1 0 A X1 1 0 X1 X1 ì A = ( s0 + s3 ) X 1 + s 2 + s 4 X 1 í B = ( s0 + s3 ) X 1 + s 2 îC = s 4 X 1 Schema secventiatorului daca pentru elementul de memorare se foloseste 74193 este urmatoarea: Fig.

codul conditiei ce provoaca saltul A .experimentul comenzii (de exemplu. Adresarea micro-instructiunilor se poate face in doua moduri: explicit (adresa urmatoare este specificata in campul instructiunii curente) sau implicit (adresa urmatoare este adresa imediat superioara celei a micro-instructiunii curente). se continua se continue cu instructiunea urmatoare. O este cuvantul ce va fi memorat) .instructiune de comanda: T E O T . secventele organigramei sunt furnizate de continutul locatiilor unei memorii adresata de un element de secventiere ************* Una din caracteristicile secventiatorului micro-programat este lungimea cuvantului din memoria program. .codul comenzii de executat O .Instructiuni de salt conditionat: T C A T . Totalitatea microinstructiunilor utilizate de un sistem micro-programat constituie setul de micro-instructiuni. in caz contrar. D) ramane aceeasi ca la schema precedenta. Campul instructiunii trebuie deci sa contina 3 zone: . se executa un salt la o adresa specificata.tipul instructiunii (T=1 instructiune de salt conditionat) C .3. Pentru sinteza automatelor micro-programate sunt necesare cel putin doua tipuri de instructiuni.Instructiuni de comanda: se da o anumita comanda catre EFA.Poarta de schema care implementeaza semnalele de comanda (U. daca E codifica incarcarea unui registru de memorie.instructiuni de salt conditionat: daca este indeplinita o anumita conditie. programul continue cu instructiunea urmatoare.tipul instructiunii (T=0 instructiune de comanda) E . cuvant care se numeste micro-instructiune. 11.2 Secventiator microprogramat In cazul adaptarii acestei solutii.adresa da salt . corespunzatoare celor doua tipuri de adresare: .

registrul de memorie pentru operandul comenzii Fig.memorie program DEC1 . 4 Programul de functionare al automatului este descris de secventa de micro-instructiuni inscrisa in memoria programului.selector de conditii DECE . EX).registru de memorie pentru adresa de salt MEM .decodificator de instructiuni MUX . Pentru exemplul considerat programul este urmatorul: Exista doua tipuri de instructiuni (IP. deci tipul instructiunii poate fi codificat pe un bit Simb S0 adresa 0000 0001 0010 0011 0100 0101 0110 0111 1000 1001 1010 1011 1100 1101 1110 1111 binar 10000000 10101001 10000000 10010010 00000000 10110101 10101001 00010000 11000010 10000000 10101001 00010000 10111100 10010010 00000000 11001001 Hexa 80 A9 80 92 00 B5 A9 10 C2 80 A9 10 BC 92 00 C9 S1 S2 S3 S4 .registru de adrese program RMA .Avand in vedere cele expuse. schema bloc a unui secventiator micro-programat este urmatoarea: RAP .decodificator de comenzi RM .

Cu aceste specificatii. Se poate folosi un circuit 74188 (PROM 32×8 ti iesiri cu selector in gol). 44-2 . dar lungimea zonei 2 a campului instructiunii este dictata de lungimea codului de salt (3 biti) U (INC) 000 D(DEC) 001 Comenzile nu necesita operanzi. Adresele de salt au lungimea de 4 biti (programul cuprinde 16 instructiuni plasate intre adresele 000 si 1111). cu conditia sa nu existe mai mult de 7 conditii de salt si mai mult de 2 iesiri de comanda. 8) daca se foloseste un decodificator (7442) pentru obtinerea semnalelor de comanda. Programul scris in binar si in hexa este prezentat in tabelul de mai sus. Numarul iesirilor de comanda poate fi marit (max. Pentru implementarea memoriei program este necesara un circuit de memorie cu dimensiunile 16×8. daca se schimba programul (alt PROM). Fig.: IP : 1 EX: 0 Conditiile de salt se pot codifica pe 3 biti: X1X0 = 1 100 X1X0 = 1 001 X1X0 = 1 010 X1X0 = 1 011 NC 100 Comenzile furnizate de secventiator (U. folosindu-se codificarile enumerate. D) pot fi codificate pe un singur bit. schema secventiatorului este cea prezentata in continuare: Se observa ca acest secventiator poate fi utilizat si pentru comanda altor EFA-uri.

3 Secventiator programat Intre functiile logice si structura unei organigrame exista o echivalenta directa: Aceasta echivalenta conduce la ideea inlocuirii portilor logice si a conexiunilor dintre ele cu secvente de program corespunzatoare. trebuie proiectata o interfata intre proces si microcalculator si trebuie proiectat programul care sa realizeze functia respectiva.validarea / selectarea celor doua porturi. Avand in vedere aceste cerinte. este necesar o logica de decodificare. Interfata trebuie sa asigure citirea marimilor de intrare si a conditiilor furnizate de proces. logica programata este mai lenta. interfata trebuie sa asigure indeplinirea urmatoarelor cerinte: . folosind acelasi suport hardware (procesorul). schema interfetei este urmatoarea: port P1 P2 Adresa 00xxxxxx 00xxxxxx 00xxxxxx Continut x x x x x x X1 X0 xxxxxx1 0 WR 1 0 0 Actiune Citire U (INC) D (DEC) xxxxxx 0 1 . functiile X si Y sunt generate la momente diferite de timp. conferind insa o flexibilitate maxima datorita posibilitatii implementarii oricarei functii logice.transmiterea comenzilor U.11. cu iesiri pe 3 biti pentru a putea fi conectat la magistrala de date a microcalculatorului. avand in vedere si faptul ca structurile logice de baza pot fi combinate pentru a produce orice functie. Interfata consta intr-o serie de porturi de intrare fisiere prin care se realizeaza comunicatia proces-microcalculator. este necesar un port de iesire de 2 biti. Pentru a implementa o functie logica solicitata de o anumita aplicatie. Din acest motiv.3. Pentru exemplul considerat (problema muzeului). precum si transmiterea de comenzi catre proces.citirea marimilor de intrare X1. D catre EFA. Interfata comunica cu microcalculatorul prin registrele de adrese. cu ajutorul unui microcalculator. este deci necesar un port de intrare de 2 biti. magistrala de date si magistrala de comanda. Pe structurile prezentate. . X0. .

IR S2 C2: LD A. A 01 (00). 02 S3 (00). logica microprogramata: aceasta tehnica de realizare confera secventiatorului posibilitatea de a fi modificat fara modificarea totala a structurii (uneori trebuie modificat doar PROM-ul).Organigrama programului este prezentata in continuare: Fig 45-2 Programul in limbaj de asamblare Z80 este urmatorul: S0: A. A.(00) AND CP IR S0 IR S1 S3: IN (00) AND CP IR S0 IR S3 LD 01 OUT (00). dar nu este deloc flexibila. viteza de lucru est mai mica decat la secventiatorul cablat datorita micro-instructiunilor de salt. 1. IR C1: ID OUT A RES OUT A IR S1: IN (00) AND CP IR S0 IR S1 LD 02 OUT A RES OUT (00). lucru si la care nu este necesara vehicularea unui numar mare de date. A RES A OUT (00). cost minim de proiectare. necesita viteze mari de C.4 Criterii de alegere a tehnicii de realizare a secventiatorului 0. logica cablata: se foloseste pentru 03 02 automate mici (max. OUT (00). A. A. Z. A 11. 3. A. Z. aceasta solutie Z. Realizarea unui secventiator se poate face in A. A. A OUT 03 (00). Z. . dar care solicita calcule aritmetice si/sau memorarea/prelucrarea unui volum mare de date. solicita modificari. A 01 IR S1 C. 2. confera viteza maxima de lucru. una din urmatoarele variante: 03 1. A S3 RES 0. A. A S2: IN (00) AND CP IR C2 S4 IR Z. (00).3. 1. logica programata cu microcalculator: se foloseste in aplicatiile ce nu necesita viteze mari de lucru. 20÷40 C1) care nu 02 C. 03 02 C. A S4: IN (00) AND CP IR S1 IR C1 IN 03 01 C.

Sign up to vote on this title
UsefulNot useful