LIMBAJUL VHDL - 1

INTRODUCERE

VHDL
VHSIC - Very High Speed Integrated Circuit HDL - Hardware Description Language nceput - 1980; standard 1987; extins 1993; variante 2002, 2004, 2006; acum 1076/2008 Scop - metodologie riguroas de proiectare n ciclul de dezvoltare a sistemelor hardware

27.02.2013

Curs 1 VHDL

INTRODUCERE

Definiie
limbaj de descriere a sistemelor electronice hardware
structur de blocuri relaii interconexiuni

VHDL definit i integrat n instrumentele CAD (Computer-Aided Design) toate instrumentele CAE (Computer-Aided Engineering) - produse cu intrri / ieiri standard VHDL 27.02.2013 Curs 1 VHDL 3

STRUCTURA PROGRAMULUI

Proiectare ierarhic
model VHDL: pereche entitate + arhitectur
Entitate Arhitectur

Declaraia de entitate Descrierea arhitecturii

27.02.2013 Curs 1 VHDL 4

STRUCTURA PROGRAMULUI

Proiectare ierarhic
entitatea - declaraie a intrrilor i ieirilor modulului arhitectura
descriere detaliat a structurii modulului sau descriere detaliat a funcionrii modulului

27.02.2013

Curs 1 VHDL

CARACTERISTICI

sistemele hardware - n mod natural concurente modelare n:

domeniul concurent i domeniul secvenial

27.02.2013

Curs 1 VHDL

CARACTERISTICI

Obiecte
constante variabile semnale
specifice sistemelor hardware modeleaz informaia care tranziteaz ntre componente (legtur fizic prin fire) exist tot timpul simulrii, indiferent de zona de vizibilitate
27.02.2013 Curs 1 VHDL 7

CARACTERISTICI

Obiecte
pilot (driver) de semnal
Valoarea curent a semnalului Pereche timp / valoare prevzut 10 ns 1 0 15 ns 1 20 ns 0 25 ns 1

Coad de ateptare a valorilor prevzute pentru semnal

27.02.2013 Curs 1 VHDL 8

CARACTERISTICI

Obiecte
orice obiect clasificat ntr-un tip tipul este obligatoriu i nu se schimb niciodat tipurile impun valori i operaii permise i interzise 4 tipuri:
scalare (ntregi, flotante, fizice, enumerate) compuse (tablouri, articole) acces (pointeri) fiier

tipuri predefinite:
27.02.2013

bit, bit-vector, boolean, character, integer, real, Curs 1 VHDL severity-level, string, time

CARACTERISTICI

Funcii i proceduri
funciile:
argumente - au tip definit returneaz rezultat - are tip definit

procedurile
argumente - au tip definit se pot folosi n locul unei instruciuni secveniale
27.02.2013 Curs 1 VHDL 10

CARACTERISTICI

Biblioteci i pachete
VHDL limbaj modular se descriu uniti mici, ierarhizate descrieri compilate separat = uniti de proiectare unitile de proiectare salvate n biblioteca de lucru generat de mediul VHDL: WORK biblioteci de resurse - apelare cu library nainte de unitatea de proiectare folosire cu use unitate.all WORK i STD - au o clauz library implicit
27.02.2013 Curs 1 VHDL 11

CARACTERISTICI

Biblioteci i pachete
w ork IE E E entity E package std_logic_1164

ST D package standard

architecture A

package body std_logic_1164

package textio

configuration C

package std_logic_arith

package body textio

package P

package body std_logic_arith

package body P

27.02.2013

Curs 1 VHDL

12

CARACTERISTICI

Biblioteci i pachete
bibliotecile conin doar uniti de proiectare fiierele surs (cu cod VHDL) analizate i compilate nu mai exist pentru proiectant dup compilarea fiierelor utilizm (referim) doar uniti de proiectare

27.02.2013

Curs 1 VHDL

13

CARACTERISTICI

Biblioteci i pachete
uniti de proiectare:
entitate (interfaa sistemului) arhitectur (descrierea sistemului) specificaie de pachet (vedere extern a posibilitilor puse la dispoziie) corp de pachet (descrierea intern a funcionalitilor) configuraie (asociere component - model)
27.02.2013 Curs 1 VHDL 14

DOMENII DE APLICARE

Obiective VHDL
specificare sisteme hardware simulare evoluie temporal a descrierilor
instrumentele de simulare realizeaz simularea (execuia) codului VHDL n paralel codul nu descrie modul de proiectare sau de realizare a funciei, ci doar ce trebuie s fac aceasta
27.02.2013 Curs 1 VHDL 15

DOMENII DE APLICARE

Obiective VHDL
pentru faza de proiectare - sinteza logic n cadrul instrumentelor CAD care integreaz VHDL (faz automatizat)
descrierea proiectrii unui sistem prin descrierea att a funcionrii ct i a structurii exacte a fiecrei pri descrierea realizrii finale n termeni de interconexiuni de componente logice elementare pornete de la o descriere VHDL sintetizabil i conduce la o schem logic clasic (pori logice + bistabili) Curs 1 VHDL 16

27.02.2013