PROIECT

S se proiecteze un numrtor asincron cu transport succesiv, care s numere pn la 9 (N = 9). Se vor utiliza bistabili de tip JK cu intrare PRESET de iniializare.

Consideratii teoretice
n circuitele numrtoare asincrone celulele flip-flop nu sunt declanate de un semnal de clock comun. Primul flip-flop este comandat de un semnal de clock extern iar circuitele flip-flop urmtoare sunt comandate fiecare de ieirea Q sau Q negat a circuitului flip-flop anterior. n figura 1 este propus spre analiz un numrtor asincron pe 2 bii.

Fig.1 Numrtor asincron pe 2 bii Numrtorul const din dou circuite flip-flop i are doi bii de ieire (Q0 i Q1); circuitul este un numrtor pe dou nivele. Semnalul clock aplicat la intrare nu declaneaz ambele celule flipflop, de aceea este un asincron. Circuitele flip-flop sunt active pe frontul pozitiv al semnalului de clock. Intrrile J i k sunt conectate mpreun la 1 logic, astfel bistabilele vor comuta alternativ dintr-o stare n cealalt. Diagrama de timp asociat circuitului din figura.1 este prezentat n figura.2 (presupunem c starea iniial a ieirilor este 0, Q0 = Q1= 0).

Fig.2 Diagrama de timp pentru numrtorul din figura 10.1 Secventa de numrare este 00, 01, 10, 11, 00, 01, ... unde Q0 este LSB (Last Significant bit). Circuitul este un numrtor direct modulo 4. Direct se refer la ordinea de numrare numrare cresctoare. Semnalul clock aplicat din exterior este conectat doar la intrarea de sincronizare a primului flipflop. Primul flip-flop va schimba starea pe fiecare front cresctor al impulsului de clock, iar al doilea flip-flop va schimba starea doar atunci cnd ieirea Q a primului flip-flop va face o tranziie din 0 n 1. Din cauza ntrzierilor de propagare prin flip-flop inerente, tranziiile ieirii Q nu vor avea niciodat loc n acelai moment cu tranziiile semnalului clock aplicat la intrare, prin urmare, circuitele flip-flop nu vor fi declanate sincron, ci acestea vor opera n mod asincron. Pentru ca

explicarea funcionrii s fie mai clar, n diagramele de timp prezentate n figura 10.2 tranziiile pentru Q0, Q2 i CLK sunt considerate simultane, dei numrtorul este un numrtor asincron. Numrtoarele asincrone sunt cunoscute i ca numrtoare cu propagare deoarece efectul semnalului clock aplicat primei celule nu este resimit imediat de circuitul flip-flop de la nivelul urmtor, fapt datorat ntrzierilor de propagare. Efectul se semnalului clock de intrare se propag din celul n celul pn ce ultima celul din structur "simte" efectul. Propagarea poate fi asemnat cu cea a valurilor pe ap. Din analiza formelor de und se poate observa c ieirea Q0 este ieirea mai puin semnificativ (LSB) i c frecvena semnalului la aceast ieire este egal cu 1/2 din frecvena semnalului clock. Se poate observa n continuare c ieirea Q1 este ieirea mai semnificativ (MSB) i frecvena acestui semnal este 1/4 din frecvena semnalului clock de la intrare. Numrtorul asincron pe doi bii din figura 10.1 poate avea patru stri distincte, fiecare din ele corespunde unei valori de numrare. Prin extensie, un numrtor format cu n celule flip-flop poate n avea 2 stri. Numrul de stri distincte posibile este cunoscut ca numr modulo. Un numrtor pe 2 bii poate fi un numrtor modulo-4. Un numrtor modulo-n poate fi referit i ca divizor cu n deoarece la ieirea circuitului flip-flop cel mai ndeprtat de intrarea clock se produce un puls la fiecare n pulsuri ale semnalului clock aplicat primei celule flip-flop. Numrtorul exemplificat n figura 10.1 este un divizor cu 4. }n figura 10.3 este prezentat un numrtor asincron pe 3 bii i diagrama de semnal asociat unui ciclu de numrare. Ieirile sunt Q0Q1Q2 i circuitele flip-flop sunt active pe front negativ. Circuitul funcioneaz la fel ca i numrtorul asincron pe 3 bii, cu excepia c acest circuit are 8 stri datorit prezenei celui de-al treilea flip-flop.

Fig. 3 Numrtor asincron pe 3 bii: (a) Circuit logic; (b) Diagram de semnal Numrtoarele binare prezentate pn n acest punct au 2 stri. Exist i numrtoare care au mai n n puin de 2 stri; acestea sunt proiectate s aib un numr de stri diferit de 2 . Aceste numrtoare sunt numrtoare cu secven de numrare trunchiat. Trunchierea secvenei de numrare se obine prin forarea numrtorului s reia secvena de la nceput nainte de a parcurge toate strile. Un numrtor cu secven trunchiat des ntlnit este numrtorul modulo 10. Un numrtor cu 10 stri este numit numrtor decadic. Circuitul prezentat n figura 10.4 este un numrtor decadic.
n

Fig.4 Numrtor decadic Cnd numrtorul ajunge la zece (1010 - binar), toate circuitele flip-flop sunt terse.

Observai c pentru decodificarea cifrei 10 sunt utilizate doar ieirile Q1 i Q3. Acest mod de decodificare este numit decodificare parial. Acest lucru este posibil deoarece prima stare dup 0 care are Q1 i Q3 n 1 simultan este starea ce corespunde numrului zece. n anumite aplicaii, exist necesitatea de a numra att cresctor ct i descresctor; acest numrtor este numit numrtor reversibil. Circuitul din figura 10.5 prezint o implementare posibil a unui numrtor pe trei bii reversibil. Circuitul numr cresctor sau descresctor, n funcie de starea semnalelor aplicate la o intrrile de comand UP i DOWN.

Fig..5 Numrtor pe 3 bii reversibil Cnd intrarea UP este 1 i DOWN este 0, circuitul NAND dintre FF0 i FF1 va permite propagarea ieirii neinversate Q a celulei FF0 spre intrarea clock a celulei FF1. n mod asemntor, trecerea ieirii Q a celulei FF1 spre intrarea clock a urmtoarei celule va fi controlat prin poarta NAND dintre FF1 i FF2. Prin aceast condiionare a aplicrii semnalelor la intrrile clock numrtorul va numra cresctor. Cnd intrarea UP este 0 i DOWN este 1, se va permite trecerea ieirilor inversate ale celulelor FF0 i FF1 ctre intrrile clock ale celulelor FF1, respectiv FF3. Dac starea iniial a celulei flip-flop este 0, atunci numrtorul va parcurge, pe msur ce se aplic pulsuri la intrarea clock, secvena redat n tabelul 10.1 dintre FF0 i FF1 Q2 0 1 1 1 1 0 0 0 Q1 0 1 1 0 0 1 1 0 Q0 0 1 0 1 0 1 0 1

Este de reinut faptul c un numrtor reversibil asincron este mai lent dect un numrtor direct (cresctor) sau un numrtor invers (descresctor) din cauza ntrzierilor suplimentare introduse de circuitele NAND.

Algoritm de proiectare
Pentru a proiecta un numarator asincron divizor prin se procedeaza astfel: - se determina numarul n de bistabile necesare folosind relatia: 2n-1 < N 2n ; - se leaga bistabilele intr-o schema de numarator asincron cu transport succsiv; - se exprima numarul N sub forma binara; - se exprima in binar numarul N ; - se conecteaza iesirile tuturor bistabilelor care au Q =1 la momentul N la intrarile unei porti SAU-NU.Iesirea portii SAU-NU se conecteaza la intrarile de stergere ale bistabilelor din cascada ce formeaza numaratorul asincron; In continuare se prezinta un exemplu de proiectare a unui numarator asincron cu N=9, care reprezinta tema actualului proiect.Folosind algoritmul de proiectare prezentat mai sus,rezulta:
N = 9 8 < 9 16 2 3 < 9 2 4 n = 4

Se vor utiliza n = 4 bistabile de tip J-K. Numarul N = 9 are forma binara: 1001 ;

= 0110

Schema logica
Schema logica a numaratorului asincron este prezentata in figura de mai jos.Se observa ca s-au folosit bistabile J-K de tipul 4027,iar pentru poarta SAU-NU circuitul integrat CMOS 4001.

Tabel de stari

Tabelul de stari pentru circuitul prezentat mai sus este evidentiat mai jos: Stare 0 1 2 3 4 5 6 7 8 9 Q0 0 1 0 1 0 1 0 1 0 1 Q1 0 0 1 1 0 0 1 1 0 0 Q2 0 0 0 0 1 1 1 1 0 0 Q3 0 0 0 0 0 0 0 0 1 1

De mentionat e faptul ca Q0 reprezinta cel mai putin semnificativ bit (LSB),iar Q3 cel mai semnificativ bit (MSB).Starile 0,1,2,9 corespund fiecarui impuls de tact aplicat pe intrarea CLK a primului bistabil.

Functionare
Functionarea numaratorului se face conform tabelului de adevar de mai sus. Cu fiecare impuls de tact aplicat pe intrarea de ceas a primului bistabil din cascada numaratorul pe 4 biti incepe sa numere in binar de la 0 (0000 in binar) pana la 9 (1001 in binar).Atunci cand se ajunge la cifra 9 (1001) circuitul se reseteaza si reincepe numaratoarea de la 0. Resetarea circuitului se realizeaza cu ajutorul unei porti SAU-NU a carei iesire este conectata la intrarea de RESET R a bistabilelor.Cele doua intrari ale portii sunt iesirile Q0 si Q3.Astfel, cand Q0 si Q3 se afla ambele in 1 logic (acest lucru se intampla in cazul nostru doar la reprezentarea cifrei (9) 10 = (1001)2 ) iesirea portii SAUNU devine 0 logic,care aplicat pe intrarile R ale bistabilelor J-K produce resetarea acestora.