Cuatro Tipos de Flip-Flop en la GAL22V10

Un mtodo para eliminar los estados transitorios inestables en el diseo de circuitos digitales secuenciales es el uso de flip-flops disparados por flanco, esto es, que dichos dispositivos slo son sensibles a sus entradas de excitacin solamente cuando ocurren las transiciones ascendentes o descendentes de una seal llamada reloj. Se dice que un dispositivo de estos es manejado por flancos positivos si slo cambia de estado cuando su seal de reloj va de 0 a 1, o por el contrario es impulsado por flancos negativos si slo cambia cuando la seal de reloj va de 1 a 0. El proyecto que ahora nos ocupa es implementar cuatro tipos de flip-flops muy semejantes a los comerciales, en la GAL22V10, mediante el uso del lenguaje ABEL-HDL. Mdulo flip-flop tipo D dual 74LS74 La figura 1 muestra el circuito para implementar el mdulo comercial. Adems de las seales de reloj y del dato se cuenta con dos seales asincrnicas: una que enva la salida a 1 y la otra que enva la salida a 0. Estas dos seales son activas bajas y afectan de inmediato al dispositivo, sin esperar al flanco activo del reloj.

Figura 1 Flip-flop tipo D disparado por flanco positivo: a) Diagrama lgico y b) Smbolo lgico genrico. Tabla 1 Tabla de excitacin del 74LS74

Entradas
PRE

Salidas D X X X 1 0 X CLK X X X 0
Q
Q

CLR

0 1 0 1 1 1

1 0 0 1 1 1

1 0 1 1 0
Q0

0 1 1 0 1
Q

Modo Set Clear No permitido Funcin con flanco Funcin con flanco Retencin

Prof. S. Saucedo

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Los modos de operacin del 74LS74 se dan en la tabla 1. Notar que las seales set y clear ( PRE y CLR ) tienen precedencia sobre las entradas D y CLK en el funcionamiento. Cuando PRE y CLR estn inactivas (en 1) CLK controla al dispositivo. La ecuacin caracterstica de este flip-flop es:
Q*
=

Flip-flop tipo JK dual disparado por flanco negativo 74LS73A Los flip-flops disparados por flanco son comunes en la familia TTL. El flip-flop 74LS73 responde a los flancos de bajada del reloj y su diagrama viene dado en la siguiente figura.

Figura 2 Flip-flop JK disparado por flanco: a) Diagrama lgico del 74LS73 y b) Smbolo lgico genrico.

Este flip-flop cuenta con una seal clear asincrnica individual. La tabla de excitacin, cuando CLR est inactiva, es:
Tabla 2 Tabla de verdad para el flip-flop JK.

J 0 0 0 0 1 1 1 1

K 0 0 1 1 0 0 1 1

Q 0 1 0 1 0 1 0 1

CLK

Q* 0 1 0 0 1 1 1 0

Modo Retencin Reset Set Conmuta

La ecuacin caracterstica del flip-flop JK disparado por flanco viene dada por:
Q*
=

KQ + J Q

La tabla de excitacin para tal slip-flop se da en la siguiente tabla:

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Q 0 0 1 1 Flip-flop T disparado por flanco

Q* 0 1 0 1

J 0 1 X X

K X X 1 0

Un bloque de construccin de uso comn en los circuitos digitales secuenciales es el flip flop que conmuta en cada flanco activo del reloj, el tipo T (toggle). Aunque no est disponible como un TTL comercial, se implementa usando un flip-flop tipo D o un tipo JK. La funcin de este dispositivo es cambiar su salida en cada flanco activo de reloj, segn sugiere la figura 3.

Figura 3 Flip-flop T disparado por flanco negativo a) Smbolo lgico genrico y b) Equivalente funcional.

De acuerdo con la figura la ecuacin caracterstica para el flip-flop T es:

Q*
= Q

Uno de los flip-flops que contempla el presente proyecto es implementar un flip-flop tipo T usando el flip-flop tipo D con que viene la GAL, dotndolo de tercer estado en la salida, de acuerdo al siguiente diagrama:

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Figura 4 Equivalente del flip-flop T en la GAL22V10, con salida de tres estados.

Al implementar el circuito anterior en la GAL22V10, el resultado ser algo semejante al dibujo de la figura 5.

Figura 5 Extensiones DOT e independencia de arquitectura.

Otro flip-flop a implementar es el JK disparado con flanco positivo, mismo que se implementa mediante el diagrama dado en la figura 6. La seal clear es asincrnica, mientras que el preset es sincrnico.

Figura 6 Emulacin del flip-flop JK mediante el tipo D con una XOR.

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Recordar que la salida para diseos de registro cuenta con una macro celda dada a continuacin.

Figura 7 Diagrama esquemtico de una macro celda de la GAL22V10.

Flip-Flop SR maestro-esclavo Un mtodo para evitar el comportamiento inestable utiliza dos biestables en una configuracin maestro-esclavo como se muestra en la figura 8. Las seales de activacin de los dos latches son controladas por versiones complementarias de una seal de reloj. Cuando la seal de reloj es baja el match maestro est en modo de compuerta y el esclavo en modo de retencin.

Figura 8 Flip-flop SR maestro-esclavo a) Diagrama lgico y b) Smbolo lgico.

Tabla de verdad del slip-flop SR de pulsos:

S 0 0 0 0 1 1 1 1 R 0 0 1 1 0 0 1 1 Q 0 1 0 1 0 1 0 1 C Q* 0 sin 1 cambio 0 0 reset 1 1 Set No permitido

La siguiente tabla ofrece la excitacin para el flip-flop SR.

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Q 0 0 1 1

Q* 0 1 0 1

S 0 1 0 1

R X 0 1 0

La figura 9 muestra el listado para implementar los cuatro flip-flops

MODULE flipFlop TITLE 'Cuatro tipos de Flip Flop' X,C,Z = .x.,.c.,.z.; " Entradas REL,D,PRE,CLR,S,R pin 1,2,3,4,8,9; Toggle pin 6; Ena pin 7; J,K pin 10,11; "salidas Q1 Qo Q2 Q3 pin pin pin pin 21 18 15 23 istype istype istype istype 'reg'; 'reg'; 'reg'; 'reg'; " " " " D T JK SR maestro-esclavo

equations Q1.ar = !CLR; Q2.ar = !CLR; Q1.clk = REL; Q1.sp = !PRE; Q2.sp = !PRE; Q1.d = D; Qo := !Qo.FB & Toggle; Qo.CLK = REL; Qo.OE = !Ena; Q2 := (Q2) $ (J & !Q2 # K & Q2); Q2.clk = REL; Q3 := S # !R&Q3; Q3.clk = REL; test_VECTORS ([REL,D,PRE,CLR,Ena,Toggle,J,K,S,R]-> [Q1,Qo,Q2,Q3]) [C, 0, 1, 1, 0, 0, 0, 0,1,0] -> [0,0,0,1]; [C, 1, 1, 0, 0, 1, 0, 1,0,0] -> [0,0,0,0]; [C, 1, 1, 1, 0, 1, 1, 0,1,0] -> [1,1,1,1]; [C, 1, 1, 1, 0, 1, 1, 1,0,1] -> [1,0,0,0]; [C, 0, 1, 1, 1, 1, 1, 1,0,1] -> [0,Z,1,0]; [C, 0, 0, 1, 0, 0, 0, 0,0,0] -> [1,1,1,1]; [C, 1, 1, 1, 1, 1, 1, 1,1,0] -> [1,Z,X,1]; [C, 0, 0, 1, 0, 1, 0, 1,0,1] -> [X,1,1,X]; [C, 1, 1, 1, 0, 1, 0, 1,0,0] -> [1,0,0,X]; END

Figura 9 Archivo fuente para asignar pines, ecuaciones y vectores de prueba.

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La figura 10 exhibe la respuesta simulada para los vectores propuestos

Figura 10 Respuesta de los tres flip-flops.

Tarea prctica. Disear con ABEL-HDL un flip-flop cudruple y otro octal que emulen a los integrados 74LS175 y 74LS273, cuyos diagramas se ofrecen enseguida.

Flip-flop tipo D cudruple 74LS175 con reset comn asincrono.

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Flip-flop octal 74LS273 (fragmento) con reset comn.

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