Indrumator CID1

CLAUDIU LUNG RADU JOIAN
TEFAN ONIGA CIPRIAN GAVRINCEA

CIRCUITE INTEGRATE DIGITALE

ndrumtor de laborator

ISBN 978-973-1729-86-2

PREFA

Cartea de fa conine 14 lucrri care surprind principalele
aspecte ale utilizrii n practic a circuitelor digitale. Ea este destinat n
special studenilor din anii II i IV, Facultatea de Inginerie, domeniile
Electronic i Telecomunicaii / Calculatoare i Tehnologia Informaiei/
Electromecanic / Electroenergetic, din cadrul Universitii de Nord
Baia Mare, dar poate fi utilizat de orice inginer interesat de acest
domeniu.
Lucrarea urmrete ndeaproape structura cursului ,,Circuite
Integrate Digitale susinut de conf. dr. ing. tefan Oniga, cu studenii
Facultii de Inginerie.
Structura i coninutul crii atest capacitatea autorilor de a
evidenia, n cadrul unei concepii clare de ansamblu, aspectele cele mai
reprezentative privind procesul evolutiv al Circuitelor Integrate Digitale.
Materialul a fost atent corectat n etape succesive, n efortul de a
furniza informaii corecte i actuale. Pe de alt parte, autorii sunt
contieni c, n ciuda oricrui efort depus, pot aprea erori n textul
scris, i de aceea mulumim pe aceast cale tuturor acelora care ne vor
face observaii critice referitoare la coninut sau la forma de prezentare.

Baia Mare, 31.10.2008 AUTORII

LABORATORUL 1

STUDIUL PORIILOR LOGICE FUNDAMENTALE
,,I logic - ,,SAU logic

1.1 OBIECTIVE

Dup parcurgerea acestui laborator studentul trebuie s poat:

1. S reueasc s completeze tabelul de adevr al funciilor ,,I /
,,SAU;
2. S deseneze simbolul porilor ,,I / ,,SAU;
3. S scrie ecuaiile booleene corespunztoare funciilor ,,I / ,,SAU.

1.2 INTRODUCERE TEORETIC

Circuitele integrate la ora actual au o mare rspndire n electronic
i comunicaii i nu n cele din urm n viaa de zi cu zi. Chiar dac vorbim
de electronica medical sau de cea auto, de automatic, circuitele integrate
joac un rol hotrtor n funcionarea unui aparat electronic. Cel mai simplu
astfel de integrat conine patru pori logice, care la rndul lor (fiecare
poart) au n componen tranzistoare, diode, rezistoare i condensatoare. n
figura 1.1 este prezentat structura intern a circuitului integrat SN 7408N
(CDB 408E varianta romneasc) din familia de circuite numerice TTL,
avnd tensiunea de alimentare de 5 voli. Acest circuit conine patru pori
logice ,,I.

Figura 1.1
1
Circuite integrate digitale
Ca i funcionare, poarta I poate fi asemnat cu o reea de
comutatoare (vezi fig.1.2). Atta timp ct cel puin unul dintre cele dou
comutatoare este deschis (nivel ,,0 logic) becul nu va lumina, nefiind
strbtut de curent (nivel ,,0 logic). Singura condiie ca becul din figur s
lumineze este ca cele dou comutatoare s fie nchise (nivel ,,1 logic).

Figura 1.2

Simbolul porii I precum i tabelul de adevr sunt prezentate n
figura 1.3. A i B sunt considerate intrri iar ,,y = A*B este ieirea
circuitului, i se citete ,,y egal cu A I B. Se observ c ieirea este ,,1
numai n cazul cnd ambele intrri sunt n starea logic ,,1 n restul
cazurilor ieirea va fi ,,0,aa cum am amintit i mai sus. Nivelul logic ,,1
corespunde alimentrii porii de la o surs de curent continuu de 5 voli, iar
nivelul logic ,,0 corespunde punerii la mas a intrrii circuitului (adic 0
voli).

Figura 1.3

Exist de asemenea i pori logice I cu mai mult de 2 intrri. Orice
poart I, indiferent de numrul de intrri, poate fi nlocuit, ca
funcionalitate, cu un circuit echivalent realizat din pori logice I cu 2
intrri. n figura 1.4 este prezentat circuitul echivalent al unei pori logice I
cu 3 intrri.

2

Figura 1.4

n figura 1.5 este prezentat structura intern a circuitului SN 7432N
(CDB 432E varianta romneasc), un circuit integrat ce are n
componen 4 pori logice ,,SAU. Acest circuit este folosit n cadrul
acestui laborator pentru a studia poarta logic ,,SAU.

Figura 1.5

La fel ca i n cazul porii logice ,,I, poarta logic ,,SAU poate fi
echivalat cu o reea de comutatoare, circuit prezentat n figura 1.6. Att
timp ct ambele comutatoare sunt deschise (nivel logic ,,0), becul din
figur nu va fi strbtut de curent (nivel logic ,,0). n cazul n care cel
puin unul dintre comutatoare este nchis (nivel logic ,,1), becul va fi
strbtut de curent (nivel logic ,,1).

Figura 1.6
3
Vom simboliza n continuare poarta ,,SAU i vom defini de
asemenea i tabelul de adevr al acesteia.
Operaia elementar SAU (OR n limba englez) ntre variabilele
binare A i B se noteaz:

y = A+B

i se citete ,,y este (egal) cu A SAU B. Semnul ,,+ din expresia logic
SAU nu trebuie confundat cu semnul adunrii , operaia aritmetic de
adunare i operaia logic SAU sunt chestiuni diferite. Tabelul de adevr al
operaiei SAU nu mai este identic cu cel al adunrii deoarece n algebra
boolean nu se poate depi valoarea 1. Adic 1 + 1 = 1 (aici semnul +
indic operaia logic SAU), pe cnd 1 + 1 = 2 n aritmetic. Acest lucru
este valabil i pentru operaia SAU ntre mai multe variabile, de exemplu
1 + 1 + 1 = 1.

Poarta SAU este cu cel puin 2 intrri i o singur ieire. Circuitul
funcioneaz astfel: nivelul de tensiune la ieirea circuitului corespunde lui
1 logic atunci cnd cel puin uneia dintre intrri i se aplic nivelul de
tensiune ce corespunde lui 1 logic.

Figura 1.7

Exist de asemenea i pori SAU cu mai mult de dou intrri. n figura
1.8 este reprezentat o echivalen a unei pori ,,SAU cu trei intrri
realizat exclusiv cu pori care dispun numai de dou intrri.

Figura 1.8

4
1.3 DESFURAREA LUCRRII DE LABORATOR
.3.1 Obiective
1. Utilizarea porii ,,I / ,,SAUi determinarea relaiilor ntre intrrile
adevr cu rezultatele experimentale;
entru a
3.2 Echipament necesar
1. un cadru de baz PU 2000

1

porii i ieirea acesteia;
2. Completarea tabelului de
3. Scrierea ecuaiilor booleene pentru dou pori ,,I / ,,SAU;
4. Utilizarea a dou pori ,,I / ,,SAU (cu dou intrri) p
construi o singur poart ,,I / ,,SAUcu trei intrri.

1.

2. o plac EB 131

Placa EB 131

1.3.3 Efectuarea lucrrii
1. Expresia logic a funciei ,,I este:
F = ...............................................

5
2. Cte pori ,, u a construi una cu
3. Vom realiza un circuit cu trei intrri i dou ieiri distincte.
I cu 2 intrri sunt necesare pentr
trei intrri.
R:

Localizai pe placa EB-131 circuitul prezentat n figura 1.9.
Realizai toate conexiunile necesare folosind cablurile aflate n
dotarea standului de laborator. Nivelurile logice la intrarea unei pori
pot fi ,,0 sau ,,1. Cu ajutorul comutatoarelor A, B putem aplica
semnale logice la cele dou intrri ale circuitului. Pentru un circuit
logic cu 2 intrri avem 2
2
combinaii posibile. Intrarea C nu se va
utiliza n acest caz.

Figura 1.9

4. Notai n tabelul urmtor starea ieirii F
1
:
A B F
1

0 0
0 1
1 0
1 1

5. Expresia boolean la ieirea porii 1 va fi:
F
1
= ...........................................

6. Vom utiliza acum toate intrrile circuitului (deci vom conecta i

intrarea C). Nivelurile logice la intrarea porilor vor fi tot ,,0 sau
,,1 (pentru un circuit logic cu 3 intrri avem 2
3
combinaii
posibile).

6

Figura 1.10

2
:

A B C F
2
0 0 0
0 0 1
0 1 0
0 1 1
1 0 0
1 0 1
1 1 0
1 1 1

8. Expresia boolean pentru ieirea F
2
va fi:

F
2
= ............................................

9. Pentru a vedea simultan ce se ntmpl cu cele dou ieiri, va trebui
s realizm un tabel mai voluminos n care vom trece att cele trei
intrri (A, B i C) ct i cele dou ieiri (F
1
i F
2
).

A B C F
1
F
2
0 0 0
0 0 1
0 1 0
0 1 1
1 0 0
1 0 1
1 1 0
1 1 1

7
10. Dac la o intrare a unei pori ,,I avem nivelul logic ,,0 atunci
ieirea va fi tot timpul:
R:

11. n care caz ieirea unei pori ,,I va fi tot timpul n ,,1 logic ?
R:

12. n cazul n care avem o poart ,,I cu trei intrri, ce trebuie s
facem pentru a obine la ieire funcia B A ?
R:

13. Se d circuitul din figura 1.11. De cte pori avem nevoie (evident
mai puine) pentru a obine la ieire aceeai funcie:
R:

Figura 1.11

14. S se scrie expresia boolean pentru o poart ,,I cu trei intrri:

F = ..................................................

15. Expresia logic a funciei ,,SAU este:

F = ..................................................

16. Cte pori ,,SAU cu dou intrri sunt necesare pentru a construi o
poart ,,SAU cu trei intrri ?
R:

17. Tabelul cu expresia funciei de ieire pentru o poart ,,SAU este:

Figura 1.12

8

A B F
1
0 0
0 1
1 0
1 1

18. Expresia logic la ieirea porii 1 va fi:

F
1
= ................................................

dotarea standului de laborator. Nivelurile logice la intrarea porilor
pot fi ,,0 sau ,,1. Cu ajutorul comutatoarelor A, B, C putem
aplica semnale logice la cele trei intrri ale circuitului. Pentru un
circuit logic cu 3 intrri avem 2
3
combinaii posibile.

Figura 1.13

2

A B C F
2
0 0 0
0 0 1
0 1 0
0 1 1
1 0 0
1 0 1
1 1 0
1 1 1

9
10
21. Expresia boolean pentru ieirea F
2
va fi:

F
2
= ............................................

22. Pentru a vedea simultan ce se ntmpl cu cele dou ieiri, va trebui
s realizm un tabel mai voluminos n care vom trece att cele trei
intrri (A, B i C) ct i cele dou ieiri (F
1
i F
2
).

A B C F
1
F
2
0 0 0
0 0 1
0 1 0
0 1 1
1 0 0
1 0 1
1 1 0
1 1 1

23. Dac la o intrare a unei pori ,,SAU avem nivelul logic ,,1 i la
cealalt intrare ,,0 logic, atunci la ieire vom avea:
R:

24. n cazul n care ambele intrri ale unei pori ,,SAU sunt n ,,0
logic, la ieire vom avea:
R:

25. n cazul n care avem o poart ,,SAU cu trei intrri, ce trebuie s
facem (cu una dintre intrri) pentru a obine la ieire funcia B A+ ?
R:

26. Se d circuitul din figura 1.14. De cte pori avem nevoie (evident
mai puine) pentru a obine la ieire aceeai funcie:
R:

Figura 1.14
LABORATORUL 2

CIRCUITE SIMPLE REALIZATE CU AJUTORUL PORILOR
,,I SAU

2.1 OBIECTIVE

Dup parcurgerea acestei lucrri de laborator studentul va trebui:

1. S determine ecuaia boolean la ieirea unui circuit realizat cu pori
,,I SAU;
2. S construiasc tabelul de adevr pentru un circuit realizat cu pori ,,I
SAU.


n acest laborator studentul este introdus n teoria celor mai simple
circuite digitale existente i anume cele realizate cu pori logice. Pentru
nceput vom dezbate doar circuitele realizate cu porile studiate pn n
prezent i anume ,,I respectiv ,,SAU. n continuare sunt prezentate
dou astfel de circuite precum i modul de determinare al funciei de ieire
corespunztoare fiecrui circuit.
n figura 2.1 este prezentat un prim circuit.

Figura 2.1

Circuitul are patru intrri (A, B, C, D) i o singur ieire (F). Poarta
1 este o poart logic ,,I, deci la ieirea porii 1 avem produsul
variabilelor de intrare (A I B). Poarta 2 este tot o poart logic ,,I, deci
la ieirea porii 2 avem produsul variabilelor de intrare (C I D ). Cele dou
produse notate cu F
1
i F
2
sunt introduse n poarta 3, care este o poart
logic ,,SAU, astfel c la ieirea circuitului vom avea F
1
+ F
2
( adic AB
+ CD). De remarcat este faptul c ieirea circuitului nu se determin direct
11
ci urmrind anumii pai intermediari. n figura 2.2 este prezentat cel de-al
doilea circuit. Deoarece poarta 1 este o poart logic ,,I, funcia ei de
ieire este dat de produsul variabilelor de intrare (A I B). Funcia de
ieire a porii 2 este dat de produsul variabilelor de intrare (B I C). Dup
cum se poate observa, intrarea B este comun ambelor pori. Poarta 3 este o
poart logic ,,SAU, funcia ei de ieire este dat de suma variabilelor de
intrare F1 + F2 (adic AB + BC = B(A+C)).

Figura 2.2

12
2.3 PARTEA PRACTIC

2.3.1 Obiective

1. Obinerea expresiei ieirii la un circuit format din pori logice
combinate ,,I SAU;
2. Determinarea tabelului de adevr pentru un circuit format din pori
logice combinate ,,I SAU;
3. Scrierea ecuaiei booleene la ieirea unui astfel de circuit.

2.3.2 Echipament necesar

2. o plac EB 131

Placa EB 131


1. Localizai pe placa EB-131 circuitul prezentat n figura 2.3. Realizai
toate conexiunile necesare folosind cablurile aflate n dotarea standului
de laborator. Nivelurile logice la intrarea unei pori pot fi ,,0 sau
,,1. Cu ajutorul comutatoarelor A, B, C putem aplica semnale logice
la cele dou intrri ale circuitului. Pentru un circuit logic cu 3 intrri
avem 2
3
combinai posibile.
13

Figura 2.3

2. Determinai tabelul de adevr corespunztor celor trei ieiri :

A B C F
1
F
2
F
3
0 0 0
0 0 1
0 1 0
0 1 1
1 0 0
1 0 1
1 1 0
1 1 1

3. Expresia logic la ieirea F
3
a circuitului va fi:

F
3
= F
1
+ F
2
= .............................................

4. Cnd este aprins becul (ledul, lampa) de la ieirea F
3
?
R:

5. Realizai circuitul din figura 2.4 cu ajutorul circuitelor existente pe
placa EB-131. Determinai funcia de ieire a fiecrei pori logice din
circuit:

Figura 2.4
14
6. Determinai tabelul de adevr corespunztor ieirii F a circuitului.

A B C F
0 0 0
0 0 1
0 1 0
0 1 1
1 0 0
1 0 1
1 1 0
1 1 1

7. S se deseneze tabelul de adevr pentru expresia funciei urmtoare:

] ) [( ] ) [( C B A B B A F + + + =

A B C F
0 0 0
0 0 1
0 1 0
0 1 1
1 0 0
1 0 1
1 1 0
1 1 1

de laborator. Nivelurile logice la intrarea unei pori pot fi ,,0 sau
,,1. Cu ajutorul comutatoarelor A, B, C putem aplica semnale logice
la cele dou intrri ale circuitului. Pentru un circuit logic cu 3 intrri
avem 2
3
combinaii posibile.

Figura 2.5
15
9. Determinai tabelul de adevr corespunztor celor dou ieiri:

A B C F
1
F
2
0 0 0
0 0 1
0 1 0
0 1 1
1 0 0
1 0 1
1 1 0
1 1 1

10. Expresia boolean pentru cele dou ieiri va fi:

F
1
= .......................................
F
2
= .......................................

1
?
R:

2
?
R:

13. Studiai circuitul din figura 2.6:

figura 2.6

16
17
14. Determinai expresia boolean corespunztoare fiecrei ieiri:

F
1
= ...................................
F
2
= ...................................
F
3
= ...................................
F
4
= ...................................
F
5
= ...................................
LABORATORUL 3

STUDIUL ,,INVERSORULUI LOGIC . NIVELE LOGICE.
POARTA TTL STANDARD

3.1 OBIECTIVE

Dup parcurgerea laboratorului studentul va trebui s fie capabil s:

1. Poat determina tabelul de adevr al funciei NU;
2. Cunoasc nivelurile logice de tensiune (LOW i HIGH) pentru familia
TTL;
3. Cunoasc procedura de determinare a curentului n stare cobort
respectiv ridicat.


V vom prezenta pentru nceput structura intern a circuitului
integrat SN 7404N (CDB 404E varianta romneasc) pentru a putea
observa configuraia terminalelor i a face distincia cu celelalte circuite
prezentate pn acum.

Figura 3.1

Cea mai simpl operaie logic elementar opereaz cu o singur
variabil de intrare. Operaia elementar NU (NOT n limba englez)
aplicat variabilei binare A se noteaz:
18
A y =

i se citete ,,y este (egal) cu A negat sau ,,y este (egal) cu non A. Poarta
logic care ndeplinete funcia NU (negare) se numete inversor. Cerculeul
din figur este asociat inversrii, triunghiul fiind consacrat amplificrii
neinversoare a semnalului, amplificare evident n putere n acest caz.
Circuitul are o singur intrare i o singur ieire i se numete circuit
inversor, sau de complementare.

Figura 3.2

Semnalele cu care se lucreaz n electronica digital pot avea dou
stri distincte: 0 logic (sau nivel LOW) respectiv 1 logic (sau nivel HIGH).
Nivelul 0 logic corespunde unei tensiuni de aproximativ 0V, iar nivelul 1
logic corespunde unei tensiuni de aproximativ 5V. Valoarea efectiv a
tensiunilor corespunztoare celor dou nivele logice poate varia ntre
anumite limite. Sunt admise anumite limite pentru parametrii semnalului
prezent la intrarea unui circuit digital, respectiv sunt admise anumite limite
pentru parametrii semnalului prezent la ieirea unui circuit digital. Parametri
ce caracterizeaz un semnal digital prezent la intrarea sau ieirea unui
circuit sunt:

V
IH
: tensiune de intrare pentru nivel HIGH
V
IL
: tensiune de intrare pentru nivel LOW
V
OH
: tensiune de ieire pentru nivel HIGH
V
OL
: tensiune de ieire pentru nivel LOW
I
IH
: curent de intrare pentru nivel HIGH
I
IL
: curent de intrare pentru nivel LOW
I
OH
: curent de ieire pentru nivel HIGH
I
OL
: curent de ieire pentru nivel LOW

Structura porii I-NU (NAND) n tehnologie TTL standard este
dat n figura 3.3.

19

Figura 3.3

Dac tensiunea pe cel puin una din intrri este nul, tranzistorul T1
are cel puin o jonciune polarizat direct i potenialul bazei lui T1 este de
circa 0,6V. n aceste condiii, tranzistorii T2 i T3 sunt blocai, iar
tranzistorul T4 conduce, rezultnd la ieire starea 1 logic. Tensiunea la
ieire este VOH (output high):

) 1 ( ) 4 ( D F T BE CC OH
V V V V =

Dac tensiunile pe intrri sunt n 1 logic, jonciunea BC a
tranzistorului T1 conduce, polariznd baza tranzistorului T2. Intrarea n
conducie a lui T2 determin i conducia lui T3, rezultnd la ieire 0 logic.
Tensiunea la ieire este VOL (output low):

) 3 (T CEsat OL
V V =

Caracteristica ) (
in out
V f V = se numete caracteristica de transfer de tensiune
a porii i are forma din figura 3.4, pentru o anumit tensiune de alimentare
i temperatur. Tensiunea de intrare se aplic simultan pe cele 2 intrri A i
B ale porii, care devine astfel un simplu inversor.

Figura 3.4 Caracteristica de transfer a inversorului TTL standard
20

Figura 3.5 Consumul de curent de la sursa de alimentare

Caracteristica ) (
in in
V f I = se numete caracteristic de intrare i este
reprezentat n figura 3.6, pentru o anumit tensiune de alimentare i
temperatur.

Figura 3.6

Caracteristica ) (
out out
I f V = se numete caracteristic de ieire.
Exist dou caracteristici de ieire, cte una pentru fiecare din cele dou
stri logice (figura 3.7).

Caracteristica de ieire n 1 logic Caracteristica de ieire n 0 logic
Figura 3.7
21
Figura 3.8 prezint o comparaie ntre caracteristicile de transfer
pentru diverse grupe ale familiei logice TTL. Se observ asemnarea lor,
deci putem spune c toate grupele TTL se pot interconecta direct, cu
observaia c frecvena de lucru trebuie s fie mai mic dect frecvena
maxim a celor mai lente circuite din structur.

Figura 3.8

n tabelul de mai jos sunt prezentate limitele admise pentru
parametrii unui semnal digital prezent la intrare respectiv ieirea unui circuit
digital din familia TTL:

Seria
Param.
74 74S 74LS 74AS 74ALS 74F
V
OHmin
2,4V 2,7V 2,7V 2,7V 2,7V 2,7V
V
OLmax
0,4V 0,5V 0,5V 0,5V 0,5V 0,5V
V
IHmin
2,0V 2,0V 2,0V 2,0V 2,0V 2,0V
V
ILmax
0,8V 0,8V 0,8V 0,8V 0,8V 0,8V
I
OHmin
-0,4mA -1,0mA -0,4mA -2,0mA -0,4mA -1,0mA
I
OLmin
16mA 20mA 8mA 20mA 4mA 20mA
I
IHmax
40 A 50 A 20 A 20 A 20 A 20 A
I
ILmax
-1,6mA -2,0mA -0,4mA -0,6mA -0,2mA -0,6mA
t
p
10ns 3ns 10ns 1,5ns 4ns 2,5ns
P
d
10mW 20mW 2mW 20mW 1mW 4mW

22
3.3 PARTEA PRACTIC

3.3.1 Obiective

1. Utilizarea inversorului logic;
2. Verificarea ctorva postulate ale algebrei logice;
3. Msurarea tensiunilor la intrarea i ieirea unei pori logice;
4. Msurarea curentului la intrarea i ieirea unei pori logice;
5. Determinarea unor parametrii specifici porii logice.


2. o plac EB 131
3. un ampermetru
4. un voltmetru

Placa EB 131


1. Dac legm n cascad dou inversoare la ieire vom avea .. ?
R:

23
2. Dac avem un numr par de inversoare legate n cascad, acestea vor
fi echivalente cu .. ?
R:

de laborator:

Figura 3.9

4. Pentru a determina tabelul de adevr al porii NU vom utiliza prima
parte a circuitului (vezi figura 3.10). Cu ajutorul comutatorului A vom
aplica la intrarea porii inversoare 0 respectiv 1 logic si vom urmrii
strile de la ieire:

Figura 3.10

5. Tabelul de adevr al inversorului va fi:

A
A
0
1

6. Folosim circuitul din figura 3.11 pentru a demonstra principiul dublei
negaii:
A A =

Figura 3.11
24
7. n funcie de combinaiile aprute la intrare, la ieirea F
1
vom avea:

A F
1
0
1

8. Vom verifica principiul contradiciei cu ajutorul circuitului prezentat
n figura 3.12:

Figura 3.12
0 = A A

2
vom avea:

A F
2
0
1

10. Pentru verificarea principiului terului exclus se va folosi urmtorul
circuit:

Figura 3.13

1 = + A A

3
vom avea:

A F
3
0
1

25
12. Cnd va semnaliza ,,0 logic ieirea F
3
?
R:

13. Dac la intrarea unui circuit format dintr-un numr par de inversoare
logice avem ,,A, la ieirea circuitului vom avea ?
R:

14. Dac la intrarea unui circuit format dintr-un numr impar de
inversoare logice avem ,,A, la ieirea circuitului vom avea ?
R:

15. Se d circuitul din figura 3.9. Ce avem la ieirea F
1
? Care dintre ieiri
va fi tot timpul ,,1 pentru orice configuraie de intrare? Care ieire va
fi tot timpul ,,0 pentru orice configuraie a intrrii:

R
1
: .............................. R
2
: ................................. R
3
: ..........................

de laborator:

Figura 3.14

17. Ajustai poteniometrul PS-1 pentru a obine o tensiune de 0V la
intrarea inversorului.

18. Am aplicat 0 logic la intrarea inversorului, deci la ieire vom avea 1
logic. Tensiunea de la ieirea inversorului reprezint, n acest caz,
tensiunea de ieire pentru nivel HIGH. Msurai tensiunea de la ieirea
inversorului:

V
OH
= .............................................. V

26
19. Conectai rezistena R
L
la mas:

20. Msurai tensiunea de la ieirea inversorului:

V
OH
= .............................................. V

21. tiind c R
L
= 1 k , putem determina valoarea lui I
OH
cu ajutorul
formulei:

L
OH
OH
R
V V
I

=
0

I
OH
= .............................................. mA

22. Pentru a determina valoarea curentului de intrare vom utiliza circuitul
din figura 3.15:

Figura 3.15

23. Msurai curentul de la intrarea inversorului:

I
IL
= .............................................. mA

24. Realizai circuitul din figura 3.16:

27
28

Figura 3.16

25. Ajustai poteniometrul PS-1 pentru a obine o tensiune de 5V la
intrarea inversorului.

26. Am aplicat 1 logic la intrarea inversorului, deci la ieire vom avea 0
logic. Tensiunea de la ieirea inversorului reprezint, n acest caz,
tensiunea de ieire pentru nivel LOW . Msurai tensiunea de la ieirea
inversorului:

V
OL
= .............................................. V

27. tiind c R
L
= 1 k , putem determina valoarea lui I
OL
cu ajutorul
formulei:

L
OL
OL
R
V V
I

=
5

I
OL
= .............................................. mA

28. Conectm un ampermetru la intrarea inversorului (nlocuim
scurtcircuitul din figura 3.16 cu un ampermetru). Msurai curentul de
la intrarea inversorului:

I
IH
= .............................................. mA

LABORATORUL 4

STUDIUL PORILOR LOGICE FUNDAMENTALE ,,I-NU-logic/
,,SAU-NU-logic

4.1 OBIECTIVE

Dup parcurgerea acestui laborator studentul trebuie s poat::

1. S reueasc s completeze tabelul de adevr al funciilor ,,I-NU /
,,SAU-NU;
2. S deseneze simbolul porilor ,,I-NU / ,,SAU-NU;
3. S scrie ecuaiile booleene corespunztoare funciilor ,,I-NU /
,,SAU-NU.


Structura intern a circuitului integrat SN 7400N (CDB 400E
varianta romneasc) este prezentat n figura 4.1. Se observ c n
structura lui intr 4 pori de tipul ,,I-NU ca i la integratele prezentate
pn acum (excepie fcnd circuitul SN 7404, care conine 6 pori
inversoare), pinul 7 fiind masa, iar pinul 14 alimentarea.

Figura 4.1

29
Simbolul porii ,,I-NU mpreun cu tabelul de adevr este
prezentat n figura 4.2. Ieirea porii ,,I-NU (NAND) rmne n stare
definit ca ,,0 atunci i numai atunci cnd toate intrrile sunt n stare
definit ca ,,1. Poarta realizeaz funcia logic ,,I-NU.

Figura 4.2

Dup cum se poate observa n figura 4.3 prin conectarea a dou
pori logice: ,,I respectiv ,,NU putem obine o poart ,,I-NU.

Figura 4.3

Exist de pori logice ,,I-NU cu 2 mai multe intrri. n figura 4.4
este prezentat o poart ,,I-NU cu trei intrri. Se observ c ieirea este
practic produsul intrrilor negat:

Figura 4.4

Ca i funcionare, poarta I-NU poate fi asemnat cu o reea de
comutatoare (vezi figura 4.5). Atta timp ct cel puin unul dintre cele trei
comutatoare este deschis (nivel ,,0 logic) becul va lumina, fiind strbtut
de curent (nivel ,,1 logic). Singura condiie ca becul din figur s nu
lumineze este ca cele trei comutatoare s fie nchise simultan (nivel ,,1
logic).
30

Figura 4.5

Structura integrat a circuitului SN 7402N (CDB 402E varianta
romneasc) are n componen patru pori ,,SAU-NU. Ea poate fi
urmrit n figura 4.6. Acest circuit este folosit n cadrul acestui laborator
pentru a studia poarta logic ,,SAU-NU

Figura 4.6

n figura 4.7 se observ simbolul porii ,,SAU-NU i tabelul de
adevr aferent acesteia. Ieirea porii ,,SAU-NU (NOR) rmne n starea
definit ,,1 atunci cnd nici una dintre intrrile sale nu este n stare definit
ca ,,1 (toate intrrile sunt n stare definit ca ,,0). n rest cnd intrrile
sunt diferite poarta va semnaliza la ieire nivelul logic ,,0. Poarta
realizeaz funcia logic SAU-NU.

Figura 4.7
31
De asemenea i poarta ,,SAU-NU se echivaleaz prin
conectarea a dou pori logice: ,,SAU respectiv ,,NU exact ca i n figura
4.8:

Figura 4.8

Exist de asemenea i pori SAU-NU cu mai mult de dou intrri.
Un exemplu de acest fel poate fi observat n figura 4.9, unde este prezentat
o poart ,,SAU-NU cu trei intrri.

Figura 4.9

La fel ca i n cazul porii logice ,,I-NU, poarta logic ,,SAU-
NU poate fi echivalat cu o reea de comutatoare, circuit prezentat n
figura 4.10. Att timp ct cele trei comutatoare sunt deschise (nivel logic
,,0), becul din figur va fi strbtut de curent (nivel logic ,,1). n cazul n
care unul dintre cele trei comutatoare este nchis (nivel logic ,,1), becul nu
va fi strbtut de curent (nivel logic ,,0).

Figura 4.10

32
4.3 PARTEA PRACTIC

4.3.1 Obiective

1. Utilizarea porii ,,I-NU / ,,SAU-NUi determinarea relaiilor ntre
intrrile porii i ieirea acesteia;
2. Completarea tabelului de adevr cu rezultatele experimentale;
3. Scrierea ecuaiilor booleene pentru dou pori ,,I-NU / ,,SAU-NU;
4. Utilizarea o dou pori ,,I-NU / ,,SAU-NU (cu dou intrri) pentru
a construi o singur poart ,,I-NU / ,,SAU-NUcu trei intrri.


2. o plac EB 132

Placa EB 132


1. Se va realiza circuitul din figura 4.11. Localizai pe placa EB-132
circuitul prezentat n figura 4.11. Realizai toate conexiunile
necesare folosind cablurile aflate n dotarea standului de laborator.
Nivelurile logice la intrarea unei pori pot fi ,,0 sau ,,1. Cu
33
ajutorul comutatoarelor A, B putem aplica semnale logice la cele
dou intrri ale circuitului. Pentru un circuit logic cu 2 intrri avem
2
2
combinai posibile:

Figura 4.11

2. Dac la o intrare a porii avem nivel logic ,,0 i la cealalt intrare
avem A, ieirea va fi:
R:

3. Expresia logic a funciei ,,I-NU este:

F = ...................................................

4. Urmrii strile logice de la ieirea F si completai tabelul de adevr
al porii ,,I-NU:

A B F
0 0
0 1
1 0
1 1

5. Ce nivel logic trebuie s avem la intrrile unei pori ,,I-NU pentru
ca aceasta s semnalizeze la ieire tot timpul zero ?
R:

6. Dac pe o intrare a unei pori ,,I-NU avem nivel logic ,,1 i pe
cealalt intrare avem A, ce poart echivalent se poate obine la
ieire ?
R:

7. Vom realiza un circuit cu dou intrri i o singur ieire. Localizai
pe placa EB-132 circuitul prezentat n figura 4.12. Realizai toate
conexiunile necesare folosind cablurile aflate n dotarea standului de
laborator. Nivelurile logice la intrarea unei pori pot fi ,,0 sau ,,1.
Cu ajutorul comutatoarelor A, B putem aplica semnale logice la cele
34
2
2
combinai posibile:

Figura 4.12

8. Notai n tabelul de adevr starea celor trei ieiri F
1
, F
2
respectiv F
3
:

A B F
1
F
2
F
3
0 0
0 1
1 0
1 1

9. Funcionarea acestui circuit este similar cu cea a unei pori I-NU ?
R:

10. Expresia boolean la ieirile F
1
, F
2
respectiv F
3
va fi:

F
1
= ........................................
F
2
= ........................................
F
3
= ........................................

11. Se va realiza circuitul din figura 4.13. Localizai pe placa EB-132
circuitul prezentat n figura 4.13. Realizai toate conexiunile
necesare folosind cablurile aflate n dotarea standului de laborator.
Nivelurile logice la intrarea unei pori pot fi ,,0 sau ,,1. Cu
ajutorul comutatoarelor A, B putem aplica semnale logice la cele
2
2
combinai posibile:

Figura 4.13
35
12. Expresia logic a funciei ,,SAU-NU este:

F = ..................................................

13. Urmrii strile logice de la ieirea F i completai tabelul de adevr
al porii ,,SAU- NU:

A B F
0 0
0 1
1 0
1 1

14. Dac la o intrare a porii avem nivel logic ,,1 i la cealalt intrare
avem A, ieirea va fi:
R:

15. Ce nivel logic trebuie s avem la intrrile unei pori ,,SAU-NU
pentru ca aceasta s semnalizeze la ieire tot timpul unu ?
R:

16. Dac pe o intrare a unei pori ,,SAU-NU avem nivel logic ,,0 i
pe cealalt intrare avem A, ce poart echivalent se poate obine la
ieire ?
R:

2
combinai posibile:

Figura 4.14
36
37
1
, F
2
respectiv F
3
.

A B F
1
F
2
F
3
0 0
0 1
1 0
1 1

19. Funcionarea acestui circuit este similar cu cea a unei pori SAU-
NU ?
R:

20. Expresia boolean la ieirile F
1
, F
2
, respectiv F
3
va fi:

F
1
= ........................................
F
2
= ........................................
F
3
= ........................................
LABORATORUL 5

STUDIUL PORII LOGICE FUNDAMENTALE ,,SAU-EXCLUSIV,
,,SAU-EXCLUSIV NEGAT I A ,,COMPARATORULUI DIGITAL

5.1 OBIECTIVE


1. S reueasc s completeze tabelul de adevr al funciilor ,,SAU-
EXCLUSIV / ,,SAU-EXCLISIV NEGAT;
2. S scrie ecuaiile booleene corespunztoare funciilor ,,SAU-
EXCLUSIV / ,,SAU-EXCLUSIV NEGAT.
3. S explice funcionarea comparatorului pe un bit;
4. Determina tabelul de adevr al comparatorului digital;


Funcia SAU-EXCLUSIV (Exclusive OR sau XOR n limba
englez) este o funcie logic care poate fi implementat cu ajutorul porilor
I, SAU, NU. Funcia SAU-EXCLUSIV ntre variabilele A i B este:

B A B A B A B A B A y + = + = =

i se citete ,,y este (egal) cu A SAU-EXCLUSIV B. Simbolul porii i
tabelul de adevr aferent sunt prezentate mai jos. Poarta SAU-EXCLUSIV
are 2 intrri i o singur ieire, care este 1 logic doar dac cele 2 intrri au
valori logice complementare.

Figura 5.1
38
n variant integrat avem circuitul SN 7486N (CDB 486E
varianta romneasc), care este un circuit realizat cu pori ,,SAU-
EXCLUSIV. Acesta este prezentat n figura 5.2:

Figura 5.2

Funcia SAU-EXCLUSIV NEGAT (NXOR) ntre variabilele binare
A i B este:

B A B A B A B A B A y = + = =

i se citete ,,y este (egal) cu A SAU-EXCLUSIV NEGAT B. Simbolul
porii i tabelul de adevr aferent sunt prezentate mai jos:

Figura 5.3

Comparatorul este un circuit care permite determinarea valorii
relative a dou numere binare. Pe intrrile circuitului se vor aplica biii
cuvintelor ce urmeaz a fi comparate. Circuitul este prevzut cu 3 ieiri:

39
a. A < B
b. A = B
c. A > B

Compararea se face ncepnd cu cei mai semnificativi bii, A i B
fiind cuvintele de comparat. Comparatoarele pot fi de un bit sau de mai
muli bii. Mrimile de intrare ale comparatorului sunt cei n bii ai fiecrei
dintre cele 2 numere. Ieirile au rolul de a indica care dintre relaii este
adevrat.
Pentru exemplificare vom considera un comparator pe un bit, unde
A i B sunt intrrile. Alctuind tabelul de funcionare putem scrie relaiile
de mai jos.

A
i
B
i
A
i
<B
i
A
i
=B
i
A
i
>B
i
0 0 0 1 0
0 1 1 0 0
1 0 0 0 1
1 1 0 1 0

i
i
i i
B A B A * = <
i
i i i
B A B A * = >
i i
i i i i i
i
i i i i
B A B A B A B A B A B A * * * * + = + = = =

Figura 5.4

Ca i circuitul integrat avem circuitul SN 7485N care este un
comparator numeric de patru bii cu posibiliti de expandare. Pentru a
putea compara numere cu mai muli bii, circuitul este prevzut cu borne de
intrare de expandare notate A > B, A < B, A = B. Expandarea se realizeaz
astfel: bornele de intrare ale unui etaj de patru bii se leag la ieirile
comparatorului de rang inferior. n figura 5.5 se exemplific realizarea unui
40
comparator pentru dou numere de cte 8 bii utiliznd comparatoare de
cte 4 bii.

Figura 5.5

41
5.3 PARTEA PRACTIC

5.3.1 Obiective

1. Utilizarea porii ,,SAU-EXCLUSIV / ,,SAU-EXCLUSIV
NEGATi determinarea relaiilor ntre intrrile porii i ieirea
acesteia;
2. Completarea tabelului de adevr cu rezultatele experimentale;
3. Scrierea ecuaiilor booleene pentru dou pori ,,SAU-EXCLUSIV /
,,SAU-EXCLUSIV NEGAT;
4. nelegerea funcionrii comparatorului digital pe mai muli bii.


2. o plac EB 132

Placa EB 132


1. Expresia logic a funciei ,,SAU-EXCLUSIV este:

F = ..............................................

42
2. Cnd ambele intrri ale unei pori ,,SAU-EXCLUSIV sunt n ,,0
logic, la ieire vom avea nivelul ?
R:

pot fi ,,0 sau ,,1. Cu ajutorul comutatoarelor A, B, C putem
aplica semnale logice la cele dou intrri ale circuitului. Pentru un
circuit logic cu 3 intrri avem 2
3
combinai posibile:

Figura 5.6

4. Notai n tabelul urmtor starea ieirilor F
1
i F
2
:

A B C F
1
F
2
0 0 0
0 0 1
0 1 0
0 1 1
1 0 0
1 0 1
1 1 0
1 1 1

5. Expresiile booleenele pentru ieirile circuitului vor fi:

F
1
= ..............................................
F
2
= ..............................................

6. Localizai pe placa EB-132 circuitul prezentat n figura 5.7.
43
2
combinai posibile:

Figura 5.7

7. Notai n tabel urmtor starea celor 5 ieiri:

A B F
1
F
2
F
3
F
4
F
5
0 0
0 1
1 0
1 1

8. Expresiile booleenele pentru ieirile circuitului vor fi:

F
1
= ....................................................
F
2
= ....................................................
F
3
= ....................................................
F
4
= ....................................................
F
5
= ....................................................

9. Dac la intrarea unei pori ,,SAU-EXCLUSIV NEGAT avem ,,0
logic i la a doua intrarea un semnal logic oarecare A, ieirea va
semnaliza ?
R:

44
45
10. Dac la intrarea unei pori ,,SAU-EXCLUSIV NEGAT avem ,,1
logic i la a doua intrarea un semnal logic oarecare A, ieirea va
semnaliza ?
R:

11. Dac la intrrile unei pori ,,SAU-EXCLUSIV NEGAT avem nivel
logic identic (0 sau 1), ieirea va semnaliza tot timpul:
R:

12. Dac la intrrile unei pori ,,SAU-EXCLUSIV NEGAT avem nivel
logic diferit (0 sau 1), ieirea va semnaliza tot timpul:
R:

13. S se deseneze schema logic a comparatorului digital pe 2 bii:
R:

14. S se deseneze schema logic a comparatorului digital pe 4 bii:
R:

15. Precizai dou dintre aplicaiile comparatoarelor digitale:
R:

LABORATORUL 6

CODIFICATOARE I DECODIFICATOARE

6.1 OBIECTIVE

Dup parcurgerea acestui laborator studentul trebuie s reueasc:

1. Determinarea tabelului de adevr la un codificator;
2. Determinarea tabelului de adevr la un decodificator;
3. S proiecteze cu circuitele combinaionale propuse.


6.2.1 Codificatorul

Codificatorul este circuitul logic combinaional la care activarea
unei intrri conduce la apariia unui cuvnt de cod la ieire.
n variant integrat exist codificatorul de adres prioritar SN
74148N (CDB 4148E), care este astfel conceput nct n cazul acionrii
simultane a mai multor intrri, la ieire s semnalizeze adresa ieirii cu
prioritatea cea mai mare. De aceea, fiecrei intrri i se atribuie o anumit
prioritate, care n exemplul de fa crete cu numrul de ordine al intrri
(intrarea 0 va fi cu prioritatea cea mai mic, iar intrarea 7 cu prioritatea cea
mai mare). Acest circuit va permite codificarea pe 3 bii a uneia din cele 8
intrri, respectiv a intrrii cu prioritatea cea mai mare dintre cele activate.

Schema bloc:

Figura 6.1

Se poate observa c n compoziia circuitului, avem:

46
- 7 0 I I - intrri active pe 0.
- EI - intrare de autorizare a funcionrii care trebuie pus la mas pentru
a permite funcionarea.
- 2 1 0 , , A A A - ieiri pe care apare codul negat al intrrii cu prioritatea cea
mai mare care a fost activat.
- 0 E - ieire care devine activ (0) cnd toate intrrile sunt inactive.
- GS - ieire care devine activ (0) cnd cel puin o intrare este activat.

Tabelul ce ilustreaz funcionarea circuitului este prezentat mai jos:

EI 0 I 1 I 2 I 3 I 4 I 5 I 6 I 7 I 0 A 1 A 2 A GS EO
1 X X X X X X X X 1 1 1 1 1
0 1 1 1 1 1 1 1 1 1 1 1 1 0
0 X X X X X X X 0 0 0 0 0 1
0 X X X X X X 0 1 0 0 1 0 1
0 X X X X X 0 1 1 0 1 0 0 1
0 X X X X 0 1 1 1 0 1 1 0 1
0 X X X 0 1 1 1 1 1 0 0 0 1
0 X X 0 1 1 1 1 1 1 0 1 0 1
0 X 0 1 1 1 1 1 1 1 1 0 0 1
0 0 1 1 1 1 1 1 1 1 1 1 0 1

Astfel: - primul rnd circuit blocat
- al doilea rnd nu avem intrare activ

n mod obinuit codificatoarele constituie subsisteme ale unor
circuite MSI sau LSI (convertoare de cod, ROM, PLA). n majoritatea
cazurilor, n aplicaii, codificatoarele se utilizeaz la telecomenzi.

6.2.2 Decodificatorul

Circuitele de decodificare sunt CLC-uri care selecteaz una sau mai
multe ieiri n funcie de un cuvnt de cod aplicat la intrare.
Scopul principal al unui decodificator este de a ,,decoda, adic de a
recunoate o combinaie binar particular care apare la intrrile sale, i de a
indica aceasta prin activarea ieirii corespunztoare. Vom analiza un
decodificator cu n = 2 intrri de adres i m = 4 ieiri.

47
Schema bloc:

Figura 6.2

Se observ c n compoziia lui, exist:

- n intrri de adres, pe care se pune codul n binar al ieirii pe care
vrem s o selectm;
- o intrare de condiionare a funcionrii, E care permite funcionarea
numai atunci cnd este pus la mas;
- 2
n
ieiri care se noteaz negate pentru a sugera faptul c ieirea
selectat este pe 0 n timp ce celelalte sunt pe 1.

Tabelul de funcionare:

- Circuit blocat
B A P B A P = = = 0
0
0 ; 0 =
B A P B A P = = = 1
1
1 ; 1 =
B A P B A P = = = 2
2
2 ; 2 =
B A P B A P = = = = 3
3
3 ; 3
E
A B
0 1 2 3
1 X X 1 1 1 1
0 0 0 0 1 1 1
0 0 1 1 0 1 1
0 1 0 1 1 0 1
0 1 1 1 1 1 0
Din tabelul de funcionare rezult c funciile care descriu ieirile
sunt constituieni ai unitii (mintermeni) ai unei funcii de dou variabile.
n figura 6.3 este prezentat schema logic a unui decodificator de adres.

Figura 6.3
48
6.3 PARTEA PRACTIC

6.3.1 Obiective

1. Determinarea funcionrii un ,,Codificatorului prioritar;
2. Completarea tabelului de adevr pentru un ,,Decodificator.


2. o plac EB 134

Placa EB 134


1. n ce condiii poate funciona un ,,Decodificator?
R:

2. Enumerai dou dintre aplicaiile ,,Decodificatorului:
R:

3. Localizai circuitul de decodare pe placa EB-134. Intrrile circuitului
de decodare sunt legate la ieirile unui numrtor pe 4 bii. Intrrile de
49
selecie I0, I1 sunt conectate la ieirile 2
1
, 2
2
ale numrtorului 1, iar
intrarea EN este conectata la ieirea 2
0
a numrtorului 1.

4. n prima parte a experimentului, numrtorul este folosit ca i un
registru de stocare ce poate fi ncrcat cu ajutorul comutatoarelor A, B,
C i E. Comutatoarele A, B i C sunt folosite pentru a controla
intrrile EN, I0 respectiv I1 ale decodorului. Comutatorul E se leag la
intrarea LD a numrtorului 1 si va controla ncrcarea acestuia.

5. Setai comutatorul E pe 1.

6. Setai comutatoarele A, B, C pe 0.

7. Pentru a ncrca numrtorul comutai comutatorul E pe 0 i napoi pe
1. Acum avei ncrcat n numrtor valoarea 000.

8. Verificai starea logic a ieirilor decodorului. nregistrai valorile n
tabel.

9. Repetai paii anteriori pentru toate strile prezentate n tabel i
completai n tabel strile logice ale ieirilor. Acest tabel reprezint
tabelul de adevr al decodificatorului 1 din 4.

I1(2
2
)
C
I0(2
1
)
B
EN(2
0
)
A
Q3 Q2 Q1 Q1
0 0 0
1 0 0
0 1 0
1 1 0
0 0 1
1 0 1
0 1 1
1 1 1

10. Descriei modul de operare i tabelul de adevr al decodificatorului:
R:

11. Cunoscnd funcionarea codificatorului prioritar de 8 intrri 74148, s
se explice funcionarea schemei din figura 6.4:

50
51

Figura 6.4
LABORATORUL 7

CONVERTOARE DE COD

7.1 OBIECTIVE


1. Determinarea tabelului de adevr la convertoare de cod;
2. Cunoasc funcionarea acestui circuit.


Convertoarele de cod sunt CLC-uri care pentru un cuvnt de cod
aplicat la intrare genereaz un alt cuvnt la ieire, deci realizeaz trecerea
dintr-un cod n altul. n principiu, organizarea unui convertor de cod se
bazeaz pe un tabel care exprim corespondena dintre cuvintele de intrare
i cele de ieire, coresponden care trebuie s fie unu-la-unu. Codul de
intrare poate fi considerat un argument, n timp ce codul de ieire este o
anumit funcie de acest argument.
Ca i organizare convertorul de cod este alctuit dintr-o pereche
decodificator-codificator. Codul de intrare de n bii este nti aplicat
nivelului de decodificare rezultnd o singur ieire activ din cele 2
n

posibile, apoi aceasta este aplicat nivelului de codificare care va genera un
alt cod.

Figura 7.1

52
7.3 PARTEA PRACTIC

7.3.1 Obiective

1. Determinarea tabelului de adevr pentru ,,Convertoare de cod;
2. Completarea tabelului de adevr pentru un ,, Convertoare de cod.


1. Utilizarea programului Multisim pentru simularea ctorva circuite logice.


1. S se realizeze circuitul prezentat n figura 7.2:

Figura 7.2

2. Completai tabelul de adevr corespunztor funcionalitii circuitului
prezentat n figura 7.2:

53

A B C D O0 O1 O2 O3 O4 O5 O6 O7 O8 O9


Figura 7.3


54

Cod Intrare Cod intermediar Cod Ieire
A B C D O0 O1 O2 O3 O4 O5 O6 O7 O8 O9 A B C D

5. n figura 7.4 s-a prezentat o schem complet pentru aplicaia propus
n acest laborator:

Figura 7.4
55
56
6. Completai tabelul de adevr corespunztor:

Cod intermediar Cod Ieire
O0 O1 O2 O3 O4 O5 O6 O7 O8 O9 A0 A1 A2

Cod intermediar Cod Ieire
A B C D O0 O1 O2 O3 O4 O5 O6 O7 O8 O9

LABORATORUL 8

MULTIPLEXOARE I DEMULTIPLEXOARE

8.1 OBIECTIVE


1. Determinarea tabelului de adevr la un multiplexor;
2. Determinarea tabelului de adevr la un demultiplexor;
3. S proiecteze cu circuitele combinaionale propuse.


8.2.1 Multiplexorul

Acest tip de circuit este folosit pentru a selecta una dintre cele n
intrri de date i de a permite transferul de date ntre intrarea selectat i
ieirea multiplexorului. Multiplexorul (MUX) are dou categorii de intrri :
intrri de selecie i intrri de date.
Am ales spre analiz multiplexorul de 4 ci (SN 74153N).

Schema bloc:

Figura 8.1
Astfel avem:

- n intrri de adres pe care se pune codul n binar al intrrii de date pe
care vrem s o selectm;
- 2
n
intrri de date;
- o intrare de condiionare a funcionrii E care autorizeaz funcionarea
cnd este pus la mas.
- o singur ieire y.
Observaie: Exist circuite care au i ieire y sau numai y .
57
Tabelul de adevr:

- circuit blocat
Sel. X
0

Sel. X
1

Sel. X
2

Sel. X
3

E
A B X
0
X
1
X
2
X
3
y
1 X X X X X X 0
0 0 0 0 X X X 0
0 0 0 1 X X X 1
0 0 1 X 0 X X 0
0 0 1 X 1 X X 1
0 1 0 X X 0 X 0
0 1 0 X X 1 X 1
0 1 1 X X X 0 0
0 1 1 X X X 1 1
Schema logic este prezentat n figura 8.2:

Figura 8.2

Multiplexorul digital poate fi utilizat n tehnica telecomunicaiilor
pentru transmiterea unui numr mare de semnale digitale pe o singur linie.
Se mai utilizeaz n implementarea funciilor logice, pentru conversia
datelor paralel/serie, realizarea sistemelor de transmisie a datelor pe un
singur canal.

8.2.2 Demultiplexorul

Demultiplexoarele (DMUX) sunt CLC-uri care transmit datele de pe
o unic intrare la una dintre ieiri, selecia ieirii realizndu-se cu ajutorul
unui cuvnt de selecie aplicat la intrarea de selecie a demultiplexorului.
Practic demultiplexorul este un decodificator care are n plus o intrare de
date notat I. El distribuie semnalul (0 sau 1) de pe acea intrare la una din
ieirile selectate prin adresa corespunztoare.
Ne vom ndrepta atenia asupra unui demultiplexor de 4 ci.
58
Schema bloc:

Figura 8.3

Circuitul conine:

- n intrri de adres;
- o intrare de date I, comun tuturor ieirilor;
- o intrare de condiionare a funcionrii E , care permite funcionarea
numai cnd este pus la mas;
- 2
n
ieiri.

Observaie: ca circuit integrat exist DMUX-ul ce poate fi folosit ca DCD
de adres dac nu se folosete intrarea de date, legat n acest caz mpreun
cu intrarea de condiionare a funcionrii la mas. Schema logic este ca la
orice decodificator de adres, avnd n plus intrarea I comun.

Cu ajutorul tabelului de funcionare putem observa
comportamentul circuitului.

- circuit blocat
- Sel. 0

- Sel. 1

- Sel. 2

- Sel. 3

E
I A B
0 1 2 3
1 X X X 1 1 1 1
0 0 0 0 0 1 1 1
0 1 0 0 1 1 1 1
0 0 0 1 1 0 1 1
0 1 0 1 1 1 1 1
0 0 1 0 1 1 0 1
0 1 1 0 1 1 1 1
0 0 1 1 1 1 1 0
0 1 1 1 1 1 1 1
Ca i circuite integrate exist demultiplexoarele (SN 74154N, SN
74155N, SN 74156N), iar n varianta romneasc avem (CDB 4154E, CDB
4155E). Acest tip de circuit poate fi ntlnit i n staiile radio.

59
8.3 PARTEA PRACTIC

8.3.1 Obiective

1. Completarea tabelului de adevr pentru un ,,Multiplexor;
2. Analiza circuitului 555 cu ajutorul circuitului de multiplexare.


2. o plac EB 134

Placa EB 134


1. Localizai circuitul de multiplexare pe placa EB-134. Intrrile de
selecie ale multiplexorului sunt legate la ieirile 2
2
, 2
1
ale unui
numrtor pe 4 bii.

2. Conectai intrarea EN a multiplexorului la mas.

3. Setai comutatorul E pe 1.

4. Setai comutatoarele B, C pe 0.
60
61
5. Pentru a ncrca numrtorul comutai comutatorul E pe 0 i napoi pe
1. Acum avei ncrcat n numrtor valoarea 00.

6. Verificai care dintre cele 4 intrri de date ale multiplexorului este
conectat la ieirea acestuia. Pentru aceasta conectai pe rnd intrrile
la mas i determinai care dintre cele 4 intrri controleaz ieirea
multiplexorului.

7. Repetai paii anteriori pentru toate strile prezentate n tabel i
completai tabelul de adevr a multiplexorului.

2
2
(C) 2
1
(B) Intrarea selectat
0 0
1 0
0 1
1 1

8. Ce fel de intrri gsim la un ,,Multiplexor ?
R:

9. Descriei modul de operare i tabelul de adevr al multiplexorului:
R:

10. n continuare vom realiza lucrarea de laborator n modul dinamic de
operare. n modul dinamic de operare vom folosi secvene de
impulsuri ca i date de intrare, nu valori logice statice ca i n
msurtorile anterioare.

11. Conectai circuitul 555 ca i un oscilator astabil (vezi figura 8.4).
Folosii R2, R4 i C2 pentru a nlocui Ra, Rb respectiv C.

Figura 8.4
12. Conectai ieirea circuitului 555 la intrarea clock numrtorului 1.

13. Conectai ieirea Qd (2
3
) la intrarea de clock a numrtorului 2.

14. Folosii osciloscopul pentru a observa formele de und
corespunztoare ieirilor 2
2
, 2
1
, 2
0
ale numrtorului 1 i formele de
und corespunztoare ieirilor Q3, Q2, Q1, Q0 ale circuitului de
decodificare. Folosii ca i semnal de sincronizare (trigger) semnalul
de la ieirea 2
0
a numrtorului 1.

15. Completai diagrama urmtoare.

Figura 8.5

16. Conectai ieirea 2
4
a numrtorului 2 la intrarea I0 a circuitului de
multiplexare.

17. Conectai intrarea EN a circuitului de multiplexare la mas.

18. Conectai ieirea Q0 a circuitului de decodificare la intrarea de clock
a bistabilului D prezent pe placa EB 134.

19. Conectai ieirea multiplexorului la intrarea D a bistabilului D.

20. Conectai CH1 a osciloscopului la ieirea Q0 a circuitului de
decodificare.

21. Conectai CH2 a osciloscopului la ieirea circuitului de multiplexare.

62

63
22. Completai diagrama 2 pe o perioad de 8 pulsuri a semnalului Q0.

23. Conectai CH2 a osciloscopului la ieirea Q a bistabilului D.

24. Completai n diagrama 2 forma de und corespunztoare.

25. Conectai CH2 a osciloscopului la ieirea 2
4
a numrtorului 2.

26. Completai n diagrama 2 forma de und corespunztoare.

Figura 8.6

LABORATORUL 9

SUMATORUL I UNITATEA LOGIC I ARITMETIC

9.1 OBIECTIVE


1. nelege funcionarea unui ,,Semisumator / ,,Sumator;
2. nelege funcionarea unei ,,Uniti logice i aritmetice.


9.2.1 Sumatorul

Sumatorul este circuitul logic combinaional care asigur efectuarea
operaiilor aritmetice i logice ntr-un sistem de calcul. Pentru a ajunge la
conceptul de sumator trebuie definit ns termenul de semisumator.
Semisumatorul este CLC-ul care servete la efectuarea sumei a dou
numere binare, de cte un bit, fr a ine seama de transportul de la bitul cu
semnificaia imediat urmtoare.

) ( ) ( B A B A B A B A S + + = + =
C=A*B

A B S C
0 0 0 0
0 1 1 0
1 0 1 0
1 1 0 1

Figura 9.1

64
Sumatorul complet este circuitul combinaional care efectueaz
suma a dou numere binare de cte un bit lund n considerare i transportul
de la bitul cel mai puin semnificativ. Schema logic va fi obinut prin
combinarea a dou semisumatoare. Aici cu C
i-1
s-a notat transportul de la
bitul de rang imediat inferior, iar cu C
i
transportul ctre bitul de rang
imediat superior. Tabelul de adevr n acest caz este prezentat mai jos,
mpreun cu schema logic.

A
i
B
i
C
i-1
S
i
C
i
0 0 0 0 0
0 1 0 1 0
1 0 0 1 0
1 1 0 0 1
0 0 1 1 0
0 1 1 0 1
1 0 1 0 1
1 1 1 1 1

Figura 9.2

9.2.2 Unitatea logic i aritmetic

Odat cu creterea densitii de integrare a circuitelor digitale,
funciile aritmetice i logice se execut n circuite integrate complexe
numite uniti aritmetico-logice, (Arithmetic and Logic Unit- ALU). Aceste
circuite se pot folosi ca atare, sau se vor regsi ca elemente componente (de
execuie) ale unor structuri programabile i mai complexe (procesoare).
Structura intern a unei uniti ALU cuprinde n esen urmtoarele
tipuri de circuite:
65
- un circuit logic de intrare, comandat, care efectueaz operaii logice
elementare asupra operanzilor;
- un sumator binar paralel cu calcul anticipat al transportului;
- circuite de comparare.
- un generator de transport anticipat;

O unitate ALU are urmtoarele intrri i ieiri tipice:

- intrri operanzi (A
0
...A
3
, B
0
...B
3
);
- ieiri funcie (F
0
...F
3
);
- intrare de transport (C
n
);
- ieire de transport (C
n+4
);
- ieiri pentru calculul anticipat al transportului (X,Y);
- ieiri indicatoare de egalitate ntre operanzi (A = B);
- intrri de comand;
- comanda modului (M cu M = 0 pentru aritmetic, M = 1 pentru logic);
- selecia funciei (S
0
...S
3
).

Figura 9.3

Ca i circuit integrat este circuitul SN 74181N, care realizeaz 16
funcii aritmetice i 16 logice. Prin programarea circuitului, putem comanda
succesiunea de operaii necesare unei anumite prelucrri. Unitile
aritmetice pot fi conectate n cascad pentru a putea prelucra operatori de
lungime mai mare dect 4 bii.
n cazul conectrii n cascad a mai multor circuite ALU (74181),
trebuie folosit i un circuit de calcul anticipat al transportului ntre celule
(SN 74182N) pentru a asigura noului ALU astfel realizat o vitez mare de
lucru.

66
9.3 PARTEA PRACTIC

9.3.1 Obiective

1. Studiul funcionrii unui ALU de tipul 74LS181


2. o plac EB 134

Placa EB 134

3. n cadrul acestei lucrri de laborator, numrtoarele Counter1 i
Counter2 vor fi folosite ca i registre de stocare pentru a stoca datele
de intrare pentru intrrile A i B ale unitii ALU. Counter1 va furniza
date pentru intrarea A, iar Counter2 va furniza date pentru intrarea B.
ncrcarea datelor n Counter1 sau Counter2 se face cu ajutorul
comutatoarelor A, B, C, D astfel: se seteaz cu ajutorul comutatoarelor
cei 4 bii corespunztori datei de intrare (A LSB, D MSB), iar
pentru a stoca data respectiv n numrtor se conecteaz intrarea LD a
numrtorului respectiv la mas timp de o secund. Dup ce ambele
date de intrare sunt stocate n Counter1 respectiv Counter2,
comutatoarele A, B, C, D vor fi folosite ca intrri de selecie pentru a
selecta operaia pe care dorim sa o efectueze unitatea ALU.

67

1. n prima parte a lucrrii de laborator se vor studia operaiile logice
pe care le poate efectua unitatea ALU 74LS181. Pentru aceasta se
seteaz unitatea ALU pe modul logic de lucru prin setarea pe 1
logic a intrrii MODE a unitii ALU . Datorit faptului ca placa
EB-134 , prin construcie, prezint a reea de rezistoare pull-up care
conecteaz intern intrare MODE la 5V, pentru a seta unitatea ALU
n modul logic de lucru se las intrarea MODE neconectat.

2. Se va testa funcionarea unitii ALU conform datelor prezentate n
tabelului 10.1. Pai necesari efecturii primei operaii sunt prezentai
n continuare

3. Se ncarc data de intrare pentru intrarea A n Counter1 astfel:

a.
Se seteaz comutatoarele D=1, C=0, B=0, A=1

b.
Se conecteaz intrarea LD, corespunztoare lui Counter1, la
mas timp de 0 secund

4. Se ncarc data de intrare pentru intrarea B n Counter2 astfel:

a.

b.

5. Se seteaz operaia dorit cu ajutorul comutatoarelor A, B, C, D (n
acest caz avem operaia de transfer F= A*)
a.

6. Se urmrete starea ieirilor cu ajutorul unui multimetru digital sau
cu ajutorul osciloscopului aflat n dotarea standului de laborator.

7. Se nregistreaz starea ieirilor n tabel .

8. n tabelul 7.1, pentru fiecare operaie sunt prezentate 3 seturi de date
de intrare. Dup introducerea fiecrui set de date se va identifica
operaie efectuat de ctre unitatea ALU. Dac studentul nu poate
identifica , cu ajutorul celor 3 seturi de date de intrare, operaia
efectuat va introduce seturi de date de intrare suplimentare.

9. Se repet paii anteriori pentru toate datele de intrare prezentate n
tabel.

68
S B A F
S
3
S
2
S
1
S
0
B
3
B
2
B
1
B
0
A
3
A
2
A
1
A
0
F
3
F
2
F
1
F
0
Operaie
0 0 0 0

0
1
0
1
0
0
1
0
1
1
1
1
1
0
1
0
0
1
0
1
1
1
1
0

0 0 0 1

1
1
0
1
1
0
0
1
0
0
0
1
0
1
0
0
1
0
0
0
1
0
0
1

0 0 1 1

1
0
1
0
1
1
1
1
1
0
0
0
1
0
0
1
0
1
0
1
1
0
0
0

0 1 0 0

0
1
0
1
0
0
1
1
0
0
1
1
0
1
0
0
1
1
1
1
1
1
0
1

0 1 0 1

1
0
0
1
1
0
0
0
0
0
1
0
0
1
1
0
1
0
0
1
0
1
0
1

0 1 1 0

1
1
1
0
1
0
0
0
1
1
0
0
1
0
1
1
1
0
0
1
0
0
0
0

1 0 0 1

1
1
1
0
0
1
0
1
0
1
0
0
1
0
1
1
1
0
0
1
0
0
0
0

1 0 1 0

0
1
1
0
0
0
1
1
0
1
0
1
1
0
0
1
0
1
1
0
0
1
0
1

1 0 1 1

1
0
1
0
1
0
0
1
1
1
1
1
0
1
1
0
0
1
1
0
1
1
1
0

1 1 0 0

1
1
1
1
0
1
0
0
1
0
1
0
0
1
0
0
1
1
0
0
0
0
0
0

1 1 1 0

1
0
1
0
0
1
1
0
0
0
0
0
0
1
1
0
0
0
0
1
0
0
1
1

1 1 1 1

1
1
1
1
0
0
0
1
0
0
0
1
0
1
0
1
1
1
1
0
0
0
0
1

Tabelul 9.1
69
10. n continuarea se vor studia operaiile aritmetice pe care le poate
efectua unitatea ALU 74LS181. Pentru aceasta se seteaz unitatea
ALU pe modul aritmetic de lucru prin setarea pe 0 logic a intrrii
MODE a unitii ALU. Conectai intrarea MODE la mas.

11. Pentru modul aritmetic de lucru, comutatorul E este folosit pentru a
controla intrarea de carry a unitii ALU (Cin). Atenie! Intrarea Cin
este o intrarea negat deci este activ pe 0 logic. Setai comutatorul
E=1.

n continuare


a.

b.


a.

b.

15. Se seteaz operaia dorit cu ajutorul comutatoarelor A,B,C,D (n
acest caz avem operaia de transfer F=A)
a.


17. Se nregistreaz starea ieirilor n tabel.

18. n tabelul 10.2, pentru fiecare operaie sunt prezentate 3 seturi de
date de intrare. Dup introducerea fiecrui set de date se va
identifica operaie efectuat de ctre unitatea ALU. Dac studentul
nu poate identifica , cu ajutorul celor 3 seturi de date de intrare,
operaia efectuat va introduce seturi de date de intrare suplimentare.

tabel.

70
S B A F
S
3
S
2
S
1
S
0
B
3
B
2
B
1
B
0
A
3
A
2
A
1
A
0
F
3
F
2
F
1
F
0
Operaie
0 0 0 0

0
1
0
1
0
0
1
0
1
1
1
1
1
0
1
0
0
1
0
1
1
1
1
0

0 0 0 1

1
1
0
1
1
0
0
1
0
0
0
1
0
1
0
0
1
0
0
0
1
0
0
1

0 0 1 1

1
0
1
0
1
1
1
1
1
0
0
0
1
0
0
1
0
1
0
1
1
0
0
0

0 1 0 0

0
1
0
1
0
0
1
1
0
0
1
1
0
1
0
0
1
1
1
1
1
1
0
1

0 1 0 1

1
0
0
1
1
0
0
0
0
0
1
0
0
1
1
0
1
0
0
1
0
1
0
1

0 1 1 0

1
1
1
0
1
0
0
0
1
1
0
0
1
0
1
1
1
0
0
1
0
0
0
0

1 0 0 1

1
1
1
0
0
1
0
1
0
1
0
0
1
0
1
1
1
0
0
1
0
0
0
0

1 0 1 0

0
1
1
0
0
0
1
1
0
1
0
1
1
0
0
1
0
1
1
0
0
1
0
1

1 0 1 1

1
0
1
0
1
0
0
1
1
1
1
1
0
1
1
0
0
1
1
0
1
1
1
0

1 1 0 0

1
1
1
1
0
1
0
0
1
0
1
0
0
1
0
0
1
1
0
0
0
0
0
0

1 1 1 0

1
0
1
0
0
1
1
0
0
0
0
0
0
1
1
0
0
0
0
1
0
0
1
1

1 1 1 1

1
1
1
1
0
0
0
1
0
0
0
1
0
1
0
1
1
1
1
0
0
0
0
1

Tabelul 9.2
71
20. Intrarea de transport Cin este folosit n cazul conectrii n serie a
mai multor uniti ALU, pentru a efectua operaii cu date de intrare
pe mai mult de 4 bii. n continuare se va studia funcionarea
unitii ALU n cazul n care avem bit de transport.

21. Setai comutatorul E = 0

n continuare


a.

b.


a.

b.

25. Se seteaz operaia dorit cu ajutorul comutatoarelor A, B, C, D (n
acest caz avem operaia de transfer F=A)
a.


27. Se nregistreaz starea ieirilor n tabel.

28. n tabelul 10.3, pentru fiecare operaie sunt prezentate 3 seturi de
date de intrare. Dup introducerea fiecrui set de date se va
identifica operaie efectuat de ctre unitatea ALU. Dac studentul
nu poate identifica, cu ajutorul celor 3 seturi de date de intrare,
operaia efectuat va introduce seturi de date de intrare suplimentare.

tabel.

72
73
S B A F
S
3
S
2
S
1
S
0
B
3
B
2
B
1
B
0
A
3
A
2
A
1
A
0
F
3
F
2
F
1
F
0
Cout Operaie
1 0 0 1

0
1
1
0
0
0
1
1
0
1
1
1
0
0
1
1
0
0
0
0
0
1
0
1
0
1
0
1
0
1
0
1

0 1 1 0

0
1
1
0
0
1
1
1
0
1
0
1
0
1
0
0
0
1
0
1
0
1
1
1
0
1
1
0
0
1
0
0

Tabelul 9.3

LABORATORUL 10

DETECTORUL I GENERATORUL DE PARITATE

10.1 OBIECTIVE


1. Determinarea tabelului de adevr pentru detectorul i generatorul de
paritate;
2. Cunoaterea funcionrii acestui circuit.


n procesul transmiterii informaiilor numerice pot aprea erori. O
metod simpl de detectare a acestora const n utilizarea codurilor
detectoare de erori (cu verificare la paritate sau imparitate). Aceste coduri se
bazeaz pe faptul c la emisie se formeaz un nou cuvnt de cod prin
adugarea unui bit suplimentar la cei existeni, astfel nct numrul de cifre
de 1 din cuvntul nou format s fie par (sau impar). La recepie se verific
paritatea sau imparitatea numrului de cifre de 1 din cuvntul recepionat
care trebuie s corespund cu cel de la emisie.
Detectoarele de paritate au rolul de a determina paritatea sau
imparitatea numrului de variabile de intrare egale cu 1. Detectorul
elementar de paritate (pentru cuvinte de doi bii) este circuitul de
anticoinciden (sumatorul modulo 2). Proprietatea acestui circuit (SAU-
EXCLUSIV) este de a rspunde prin 1 logic cnd una din intrri este pe 1 i
cea de a doua pe 0 (imparitate), sau prin 0 logic cnd ambele intrri sunt pe
1, respectiv 0 (paritate).
Cu patru astfel de pori se poate realiza schema unui generator sau
detector de paritate pentru cuvinte de 4 bii, ca n figura 10.1:

Figura 10.1
74
Poarta P
1
verific paritatea biilor A
0
i A
1
, iar poarta P
2
paritatea
biilor A
2
i A
3
. Cele dou rezultare reprezint intrri n poarta P
3
, pe ieirea
Y
3
a acestuia apare nivelul logic 1 dac cuvntul A
0
A
1
A
2
A
3
conine un
numr impar de cifre de 1 i nivelul logic 0 n caz contrar. Introducerea
porii P
4
n schem mpreun cu comanda P asigur pe ieirea Y nivelul
logic 1 sau 0 n funcie de numrul unitilor din cuvntul de cod i
comanda P aplicat dup cum urmeaz:
- pentru P = 0 avem Y = Y
3
i circuitul este generator de paritate (pe
ieirea Y apare nivelul logic 1 dac numrul unitilor din cuvntul de
la intrare este impar);
- pentru P = 1 avem 3 Y Y = i circuitul este un generator de imparitate
(pe ieirea Y apare nivelul logic 1 cnd numrul de uniti din cuvntul
de intrare este par).

Utilizarea circuitului ntr-o schem de transmisie arat ca n figura 10.2:

Figura 10.2

Se observ c la emisie la cei 4 bii informaionali se adaug bitul de
paritate formnd cuvntul de cod transmis. Primul bloc din figur lucreaz
ca generator de paritate.
La punctul de recepie cei 4 bii ai cuvntului de cod recepionat
sunt introdui ntr-un circuit de acelai tip, care de aceast dat funcioneaz
ca detector de paritate, validnd sau nu prin bitul su de paritate
recepionarea cuvntului de cod.
Un detector de paritate pentru 8 variabile de intrare se obine
folosind dou circuite identice cu cel din prima figur i aplicnd ieirile
acestora unei pori SAU-EXCLUSIV. La ieirea porii se obine funcia
egal cu 1 n caz de imparitate i 0 n caz de paritate. Prin dublarea
75
circuitului astfel obinut i ataarea a nc unei pori se obine un detector de
paritate pentru 16 bii, i aa mai departe.
Tot n cazul unor cuvinte de mai muli bii se poate utiliza C.I.
specializat (SN 74180N) care este de fapt un generator, detector de paritate
(imparitate) de 8 bii cu posibiliti de expandare. Prin interconectarea mai
multor circuite de acest tip se pot realiza generatoare (detectoare) de paritate
(imparitate) cu un numr arbitrar de bii. Circuitul este prevzut cu intrrile
P (par) i I (impar) care permit funcionarea ca generator (detector) de
paritate sau imparitate. Corespunztor celor dou funcii, circuitul este
prevzut cu dou ieiri Y
P
i Y
I
.

76
10.3 PARTEA PRACTIC

10.3.1 Obiective

1. Determinarea tabelului de adevr pentru detectorul i generatorul de
paritate;
2. Completarea tabelului de adevr pentru un detector i generator de
paritate.


1. Utilizarea programului Multisim pentru simularea ctorva circuite
logice.



Figura 10.3


77

A B C D Led2

Interpretai rezutatele obinute:


Figura 10.4
78

A B C D Led2


5. n figura 10.5 s-a prezentat o schem complet pentru aplicaia
propus n acest laborator:

79
80

Figura 10.5

6. Completai tabelul de adevr corespunztor:

A B C D Led2 Led1


LABORATORUL 11

ELEMENTE DE TESTARE A CIRCUITELOR LOGICE - ,,Defecte
de tip scurtcircuit n funcionarea circuitelor logice

11.1 OBIECTIVE

1. Definirea conceptului de testare
2. Definirea principalelor defecte de tip scurtcircuit
3. Utilizarea programului OrCAD pentru simularea ctorva circuite
logice.


Prin testare se urmrete s identificm prezena unui anumit tip de
defect (sau un set de defecte). Aceste defecte sunt generate de puni de
legtur ce apar ntre trasee diferite. Ele se pot gsi fie pe placheta cu trasee
de cablaj imprimat, fie n interiorul chipului. Dac defectele sunt prezente la
nivelul cablajului imprimat ele sunt cauzate fie n procesul tehnologic de
realizare a cablajului, fie n procesul tehnologic de realizare a lipiturilor.
Scurtcircuitele pot apare ntre mai multe categorii de trasee:
ntre trasee de alimentare
ntre traseu de semnal i traseu de alimentare
ntre dou trasee de semnal

Scurtcircuite ntre bare de alimentare diferite

Acest tip de scurtcircuit provoac creterea excesiv a curentului
debitat de sursa de alimentare. Deci, echipamentul de test trebuie s posede
surse de alimentare cu limitarea curentului debitat i semnalizare a
procesului de limitare. Acest tip de scurtcircuit nu implic nici un fel de
tratare logic deoarece circuitele nu devin funcionale pn la nlturarea
defectului.

81
Scurtcircuit ntre traseu de semnal i bara de alimentare

Din punct de vedere logic defectul este echivalent cu PP0 sau PP1.
Defectul de tip PP0 este nsoit i de urmtoarea comportare electric. Dac
ieirea circuitului este comandat s ia valoarea ,,0 scurtcircuitul nu
provoac efecte neplcute circuitului (tranzistorul Q
1
fiind blocat i Q
2

saturat). n schimb, dac ieirea este comandat s ia valoarea ,,1, apare un
curent de valoarea foarte mare care se nchide de la bara de alimentare prin
R, Q
1
, D spre mas. Diferena de potenial dintre cele dou bare de
alimentare se divide pe cele trei elemente amintite mai sus. Defectul de tip
PP1 determinat de scurtcircuitul la bara de alimentare este nsoit de
urmtoarea manifestare electric. Dac ieirea este comandat s ia
valoarea ,,1 nu apare o anomalie electric n funcionarea porii,
tranzistorul Q1 fiind comandat s fie saturat, iar Q2 blocat. ns n
momentul n care ieirea este comandat s ia valoarea ,,0 apare un curent
excesiv de mare prin tranzistorul Q2. Acesta are colectorul fixat la tensiunea
barei de alimentare i emitorul la potenialul barei de mas, deci nu mai are
nici o posibilitate de a se satura. Curentul injectat n baza lui este de valoare
mare pentru a impune saturarea n condiiile funcionrii normale.
Ca efect secundar apare creterea curentului absorbit de la sursa de
alimentare i nclzirea circuitului datorit puterii mari disipate.

Figura 11.1. Scurtcircuite la barele de alimentare a ieirilor bipolare

n cazul circuitelor CMOS manifestarea este simetric pentru ambele
situaii de scurtcircuit. Se poate deduce c i de aceast dat apare un
conflict electric ntre comanda dat la ieire i scurtcircuitul existent, exact
n aceleai situaii ca i n cazul precedent. n situaia n care Q
1
este
comandat deschis scurtcircuitul la mas determin apariia unui curent prin
acest tranzistor limitat numai de rezistena sa n conducie. Acelai lucru
82
este valabil i pentru situaia n care Q
2
este comandat deschis i exist un
scurtcircuit la bara VDD.
Pentru a evita distrugerea circuitelor se execut operaiile de testare cu
modulele alimentate la tensiunea VDD=5V, chiar dac n sistem aceste
module vor fi alimentate la o tensiune mai mare. Evident, testele funcionale
de performan, cele care se execut la frecvene ridicate, vor putea fi
realizate numai dup eliminarea defectelor de tip scurtcircuit i alimentarea
modulelor la tensiunile nominale prevzute.

Figura 11.2. Scurtcircuite la barele de alimentare a ieirilor MOS

Cele dou tranzistoare au rezistene dren-surs comparabile atunci
cnd sunt deschise. Drept urmare, ele vor disipa puteri comparabile. Aceste
puteri sunt dependente de valoarea tensiunii de alimentare VDD:

ON
DD
R
V
P
2
=

Scurtcircuit ntre dou trasee de semnal

Aa cum se poate observa n figura 11.3, ntre traseele scurtcircuite
apare un conflict numai atunci cnd ieirile porilor P1 i P3 sunt comandate
n stri diferite. Trebuie s vedem ce nivel logic se poate detecta n aceast
situaie n cele dou noduri. n funcie de acesta se poate deduce dac
defectul este vizibil n nodurile care urmeaz spre ieiri sau este obligatorie
investigarea direct a nodului defect. Nivelul logic stabilit n nodurile
scurtcircuitate este dependent de natura ieirilor porilor care comand
aceste noduri.
Din punct de vedere logic defectul este echivalent cu introducerea
funciei logice OR, dac n nod se impune nivelul logic H, sau AND, dac
n nod se impune nivelul logic L.
Ca efect secundar apare creterea curentului absorbit de la sursa de
alimentare i nclzirea circuitului datorit puterii mari disipate.
83
n figurile urmtoare sunt prezentate dou situaii posibile n funcie de
natura porilor cu ieiri scurtcircuitate.

Figura 11.3. Ilustrarea scurtcircuitului ntre dou trasee de semnal

n cazul circuitelor bipolare n general ntre nodurile scurtcircuitate
se realizeaz funcia AND.
Acest tip de scurtcircuit nu reprezint o defect care poate conduce la
distrugerea circuitului.

Figura 11.4. Scurtcircuit ntre dou ieiri bipolare

Dac ambele pori au ieiri CMOS (figura 11.5), atunci n prezena
conflictului la ieire sunt deschise dou tranzistoare n diagonal, de
exemplu Q
1
din P1 i Q
2
din P3.

Figura 11.5. Scurtcircuit ntre dou ieiri CMOS

84
Un alt efect secundar care poate aprea este transformarea
circuitului combinaional n unul secvenial. Aa cum poate fi urmrit n
figura 11.6 scurtcircuitul de la ieirea porii spre intrare va determina ca
circuitul s aib o comportare secvenial, strile ieirilor vor depinde i de
valorile lor anterioare. Pentru a pune n eviden acest tip de defect trebuie
adoptat o metod adecvat de test care eventual s nu presupun aplicarea
unei succesiuni de semnale de test.

Figura 11.6. Scurtcircuitul transform circuitul n unul secvenial

Dac scurtcircuitul apare ntre dou puncte ntre care exist un
numr impar de inversri, atunci circuitul poate oscila. Dac timpul de
propagare prin porile din bucla creat este mic, rezult oscilaii de
frecven ridicat care pot determina pentru semnalele din noduri valori
intermediare celor dou nivele logice.

Figura 11.7. Apariia oscilaiilor datorit scurtcircuitelor

n exemplul din figura 11.7 valorile logice din nodurile circuitului
permit propagarea variabilei u pe bucla creat prin existena scurtcircuitului.
Dac n schimb la intrrile primei pori I, P1 ambele valori ar fi 0, atunci
propagarea variabilei ar fi blocat la trecerea prin poarta P3.

85


1. Se analizeaz prin simulare OrCAD urmtoarea schem care
modeleaz prezena unui scurtcircuit la una din barele de alimentare.
Prezena rezistenelor R1 i R2 determin activarea interfeei digital-
analogice, n felul acesta se pot urmri tensiunile ce apar la ieirea
porii. Dac R1 se alege de valoare foarte mic, de exemplu 1 i
R2 de valoare foarte mare, va fi simulat situaia prezenei unui
scurtcircuit la mas. Dac R2 se alege de valoare foarte mic, de
exemplu 1 i R1 de valoare foarte mare, va fi simulat prezena
unui scurtcircuit la bara de alimentare. La intrarea porii se va aplica
un tren de impulsuri pentru a putea observa modificarea nivelelor
logice la ieire n cele dou situaii. Se vor considera mai multe pori
din diferite familii logice.

a. Se vizualizeaz tensiunile de la ieirea porii i se noteaz
nivelul logic care este modificat n prezena defectului.
b. Se determin puterea disipat n poart n situaiile de defect
i se apreciat care situaiei este mai grav n funcionare.
Pentru determinarea acestor puteri se vizualizeaz:
- Pentru scurtcircuitul la mas I(R1)*(5-V
O
)
- Pentru scurtcircuitul la bara de alimentare I(R2)*V
O

c. n situaia n care alegei o poart din familia CMOS, variai
i tensiunea de alimentare VDD mpreun cu V2. Urmrii
efectul produs asupra puterilor disipate de poart.

Figura 11.8

86
87
2. Se analizeaz prin simulare OrCAD urmtoarea schem care
modeleaz prezena unui scurtcircuit ntre dou trasee de semnal. Se
vor considera pe rnd pori din diferite familii logice. Sursa V1 va
aplica un semnal dreptunghiular pentru a urmri modul n care
defectul alterneaz nivelele logice. Pentru sursa V2 se vor alege pe
rnd tensiuni continue corespunztoare celor dou nivele logice.
d. Se vor analiza semnalele din nodul scurtcircuitat i de la
ieirile porilor U2 i U4.
e. Se vor determina puterile disipate pe porile cu ieirile
scurtcircuitate.
f. Pentru porile din familia CMOS se variaz tensiunea de
alimentare urmrindu-se modificrile care apar n puterea
disipat pe porile cu ieiri scurtcircuitate.

Figura 11.9

3. Se analizeaz apariia oscilaiilor n circuitul urmtor. Sursa V2
aplic un impuls de scurt durat. Iar prin sursa V1 se urmrete
modul n care se poate invalida apariia oscilaiilor. Rezistena R2
modeleaz scurtcircuitul.

Figura 11.10
LABORATORUL 12

CIRCUITE BASCULANTE BISTABILE

12.1 OBIECTIVE

Obiectivele acestui laborator sunt:

1. Identificarea tipurilor de circuite basculante bistabile ;
2. nelegerea funcionrii bistabilului ,,RS;
3. nelegerea funcionrii bistabilului ,,JK;
4. Determinarea expresiei la ieirea unui bistabil de tipul ,,T / ,,D;
5. Determinarea tabelului de adevr pentru un bistabil de tipul ,,T/
,,D;
6. Determinarea formelor de und pentru un bistabil ,,T / ,,D;


Circuitele bistabile sunt circuite care au dou stri stabile, trecerea
dintr-o stare n alta fcndu-se numai la apariia unei comenzi din exterior.
Prin examinarea strii ieirilor se poate deduce ultima comand primit de
circuit.
Circuitele basculante bistabile sunt cele mai simple circuite
secveniale. Ele sunt realizate cu pori logice cu legturi de reacie de la
ieire la intrare. Prezena legturilor de reacie confer acestor circuite
proprietatea de memorare, n sensul c semnalul de ieire va fi o funcie
care depinde de starea curent a circuitului precum i de comenzile primite
pe intrare (starea circuitului memoreaz de fapt ultimele comenzi primite).

12.2.1 Circuite basculante bistabile de tipul ,,RS

Circuitele basculantele bistabile sunt de dou tipuri: asincrone i
sincrone. Obiectivul acestui laborator este ns de a studia funcionarea
circuitelor asincrone, care pot fi de dou feluri: circuit cu comenzi active
pe 1; circuit cu comenzi active pe 0.
88
a) circuitul cu comenzi active pe 1

n figura 12.1 este prezentat circuitul basculant bistabil realizat cu
pori ,,SAU-NU mpreun cu schema bloc i tabelul de adevr. Se
observ c un asemenea circuit are dou intrri de comand S i R cu
urmtoarea semnificaie:

- R(Reset) terge informaia;
- S(Set) nscrie informaia.

Bistabilul are dou ieiri complementare i Q Q. Aducerea
simultan a intrrilor S i R pe ,,1 determin comutarea ambelor ieiri pe
,,0 (fapt posibil, dar lipsit de sens deoarece acestea trebuie s fie
complementare). Din acest motiv, aceast stare nu este permis.

Figura 12.1

Examinnd tabelul de funcionare putem spune c dac avem pe
intrri (R
n
= 0 S
n
= 0) n lipsa unui semnal de intrare starea circuitului nu
se schimb, astfel circuitul pstreaz starea sa anterioar. n cazul n care
R
n
= 0 i S
n
= 1 se nscrie informaia n circuit, n situaia cnd avem R
n
=
1 i S
n
= 0 se terge informaia. Cnd ambele intrri sunt pe nivel logic
,,1 este vorba de o comand interzis.

Funcia de transfer este dat mai jos:

n n n n
n n n n
Q R S Q
Q S R Q
+ + =
+ + =
+
+
1
1

89
b) circuit cu comenzi active pe 0

Analiza exact a circuitului secvenial asincron reprezentnd
bistabilul R-S realizat cu pori NOR a fost fcut la punctul a. O analiz
similar poate fi fcut i pentru circuitul basculant bistabil realizat cu
pori NOR. n figura 12.2 este reprezentat schema bloc, schema logic i
tabelul de funcionare a unui astfel de circuit:

Figura 12.2

Dac analizm tabelul de funcionare vom constata ca atunci
cnd pe ambele intrri avem nivel logic ,,0 circuitul este blocat, n
situaia n care 1 ; 0 = = n n S R informaia se terge din circuit, n cazul
cnd 0 ; 1 = = n n S R informaia se nscrie n circuit, iar n ultimul caz cnd
11 = n n S R circuitul pstreaz starea sa anterioar. Astfel starea de
nedeterminare n acest caz este 00 = n n S R . Se poate spune c n acest caz
circuitul funcioneaz contrar comparativ cu cazul circuitului ,,cu comenzi
active pe 1.

Expresiile ieirilor sunt:
n
n n
n
n
n n
n
Q S R Q
Q R S Q
* *
* *
1
1
=
=
+
+

12.2.2 Circuite basculante bistabile de tipul ,,JK

Acest tip de bistabil poate fi realizat n mai multe variante
tehnice, printre care i asincron i sincron. Deoarece este larg utilizat la
realizarea numrtoarelor i registrelor, se poate afirma c este cel mai
rspndit tip de bistabil. Scopul urmrit la realizarea lui este legat i de
eliminarea strilor de nedeterminare. Cele dou variante de circuite
propuse pentru studiu sunt:
90
a) asincron

Bistabilul pe care-l vom descrie va ti s se comporte coerent n
cazul n care primete o comand neuzual de a trece simultan n starea
,,0 i n starea ,,1, astfel c mai jos sunt prezentate schema bloc, tabelul
de funcionare i schema logic:

Figura 12.3

Schema logic se obine din schema bistabilului RS asincron prin
eliminarea strii de nedeterminare. Fa de bistabilul asincron (cu comenzi
active pe 1) mai are la intrare nc dou pori I. n acest caz intrrii J
n
i
revine funcia de nscriere a informaiei n circuit pe cnd celeilalte intrri
K
n
i revine funcia de tergere din circuit. n urma minimizrii s-au
obinut i expresiile ieirilor:

n n n n n n
n n n n n n
Q Q K Q J Q
Q J Q Q K Q
+ + =
+ + =
+
+
1
1

b) sincron

Bistabilul J-K se obine prin completarea latch-ului R-S cu dou
pori I-NU. Acesta permite funcionarea, n anumite condiii, i n cazul
n care intrrile sunt aduse simultan n starea ,,1. Tabelul de funcionare,
schema bloc i schema logic sunt prezentate n figura 12.4:

91

Figura 12.4

Circuitul bistabil JK sincron este obinut dintr-un bistabil RS
sincron, prin utilizarea unor bucle suplimentare de reacie. Caracteristic
acestui bistabil este faptul c, aducerea simultan a intrrilor n stare ,,1
determin comutarea ieirii n starea anterioar negat (
n n
Q Q =
+1
). Dac
intrrile sunt meninute un timp prea ndelungat n aceast stare, ieirea va
comuta de mai multe ori sau chiar va ncepe s oscileze. Pentru prevenirea
acestor fenomene se recomand ca acest interval de timp s fie de ordinul
timpilor de propagare prin circuit (latch). Comutarea nesimultan a
intrrilor J i K poate duce, de asemenea, la apariia, la ieire, a altor
nivele logice dect cele ateptate. Trecerea n starea 1 a unei intrri
naintea celeilalte furnizeaz timp ieirii s comute i (cnd cea de-a doua
intrare a ajuns pe ,,1) s se stabilizeze pe un alt nivel logic dect cel dorit
fenomen numit hazard 1 logic n bistabilul JK. Aceeai situaie poate
aprea i la comutarea intrrilor n 0.
Circuitul JK sincron basculeaz numai pe durata tactului conform
tabelului de funcionare. Cnd tactul trece n 0 circuitul nu mai basculeaz
rmnnd n starea pe care a avut-o n acel moment. Se observ c i n
acest caz se elimin starea de nedeterminare.

12.2.3 CBB de tip T

O alt variant de circuit basculant cu o unic intrare de date
sincron este bistabilul de tip T. El este obinut prin efectuarea legturii
T = J = K. Potrivit tabelului de funcionare dac intrarea T este la nivelul
1, dup aplicarea tactului, ieirea i complementeaz starea avut anterior,
n caz contrar se menine starea anterioar. Aa cum se poate remarca,
bistabilele T sunt circuite care mpart la 2 frecvena semnalului aplicat la
intrarea de tact i din acest caz sunt utilizate foarte des n circuite
secveniale de numrare. Acest tip de circuit nu este disponibil sub form
integrat, dar ele pot fi uor implementate pe baza circuitelor JK MS sau
D. Ieirea acestui bistabil poate oscila dac intrarea T este meninut prea
92
mult n starea ,,1 dar nu apar probleme datorate hazardului (exist o
singur ieire). Aducerea ieirii ntr-o anumit stare nu este posibil fr
cunoaterea, n prealabil, a strii anterioare (latch-ul nu este deosebit de
folositor fr un circuit de iniializare).

Figura 12.5

12.2.4 CBB de tip D

Bistabilul D este un circuit folosit pentru stocarea temporar sau
realizarea unei ntrzieri de un tact. Exist mai multe variante constructive
i anume:

a) asincron

Se obine dintr-un CBB de tip RS sau JK n urma efecturii
legturilor:
- R S D = =
- K J D = =

Avem de a face cu un circuit pentru care condiia de neoperare nu
exist. Circuitul va urmri, prin ieirea sa, tot timpul valoarea de pe
intrare. n figura 12.6 este prezentat schema bloc i tabelul de funcionare
al acestui tip de circuit:

Figura 12.6

Se observ c ieirea copiaz intrarea Q
n+1
= D
n
i de aceea nu se
utilizeaz n practic.
93
b) sincron

O structur mai complicat, ns mai eficient este ce a unui circuit
sincron. n figura 12.7 este prezentat schema bloc i cea logic pentru
acest tip de circuit:

Figura 12.7

Funcionarea:
-T = 0, porile 1 i 2 sunt blocate,
n n
Q Q R S = =
+1
11 *
-T = 1, porile 1 i 2 sunt deschise

-D
n
= 0S
n
R
n
= 01Q
n+1
= 0
-D
n
= 1S
n
R
n
= 10 1
1
=
+ n
Q

Pe durata tactului ieirea copiaz intrarea, iar cnd tactul trece n
zero circuitul rmne zvort n starea pe care a avut-o n acel moment i
de aceea acest circuit se mai numete D ,,cu zvorre sau D ,,latch.
Structura simpl a bistabilelor D i utilizarea lor ca elemente de memorie a
impus realizarea acestui tip de circuite n cadrul familiilor logice.
Ca circuite integrate avem circuitele SN 7474N, 2 bistabili cu
tergere i setare i SN 7475N 4 bistabili.

94

12.3.1 Obiective

1. Determinarea ieirii pentru circuit de tipul ,,RS / ,,JK;
2. Determinarea tabelului de adevr;
3. Analiza diagramelor de timp;
4. Analizarea funcionrii unui bistabil de tipul ,,T / ,,D cu ajutorul
diagramelor de timp.


2. o plac EB 133

Placa EB 133


de laborator.

95

Figura 12.8

2. n cazul circuitului cu comenzi active pe ,,1, dac ambele intrri
sunt pe nivel logic ,,0, atunci ieirea va semnaliza ?
R:

3. Starea interzis pentru un circuit cu comenzi active pe ,,0, este:
R:

4. n figura 12.9 este prezentat diagrama de timp a circuitului bistabil
,,RS (cu comenzi active pe 1). Sunt trasate strile intrrilor
circuitului. Setai intrarea circuitului RS conform diagramei de timp.
Completai n diagrama de timp succesiunea strilor ieirilor F1 ( Q)
i F2 ( Q).

Figura 12.9

5. Notai n tabelul urmtor starea ieirilor. n determinarea ieirilor se
va ine cont de urmtoarele convenii ,,0 low, 1 high, 2 fr
schimbare:

OPERAIA R S Q
Q
HOLD 0 0
SET 0 1
RESET 1 0
ILLEGAL 1 1
96
6. n figura 12.10 este prezentat diagrama de timp a circuitului bistabil
,,RS (cu comenzi active pe 0). Sunt trasate strile intrrilor
circuitului. Setai intrarea circuitului RS conform diagramei de timp.
Completai n diagrama de timp succesiunea strilor ieirilor F1 ( Q)
i F2 ( Q).

Figura 12.10

va ine cont de urmtoarele convenii ,,0 low, 1 high, 2 fr
schimbare.
8.
OPERAIA
R S
Q
Q
ILLEGAL 0 0
RESET 0 1
SET 1 0
HOLD 1 1

9. Starea interzis pentru un circuit cu comenzi active pe ,,1, este:
R:

10. Dac la intrrile unui circuit cu comenzi active pe ,,1 avem
1 ; 0 = =
n n
S R , atunci ieirea va semnaliza:
R:

1 ; 0 = = n n S R , atunci ieirea va semnaliza:
R:

97
0 ; 1 = =
n n
S R , atunci ieirea va semnaliza:
R:

0 ; 1 = = n n S R , atunci ieirea va semnaliza:
R:
14. Pentru ce stri de intrri la un bistabil ,,JK asincron i pstreaz
starea sa anterioar?
R:

15. Pentru ce combinaii ale intrrilor bistabilul ,,JK asincron i
complementeaz starea:
R:

16. n ce condiii un bistabil de tip ,,JK sincron basculeaz ?
R:

17. Starea de nedeterminare pentru un bistabil ,,JK sincron este ?
R:

18. S se precizeze n ce condiii bistabilul ,,JK sincron oscileaz ?
R:

19. Propunei o soluie pentru nlturarea oscilaiilor la un bistabil ,,JK
sincron :
R:

dotarea standului de laborator.

Figura 12.11
98
va ine cont de urmtoarele convenii ,,0 , 1, 2 fr schimbare, 3
schimbare .

OPERAIA J K S CLK Q
SET X X 0 X
HOLD 0 0 1 Front
descresctor

RESET 0 1 1 Front
descresctor

SET 1 0 1 Front
descresctor

TOGGLE 1 1 1 Front
descresctor

22. S se precizeze ce legturi trebuie fcute pentru a obine un
basculant de tip ,,T:
R:

23. Ce legtur trebuie fcut pentru ca bistabilul de tip ,,T definit prin
expresia urmtoare:
n n n
n
n
Q T Q T Q + =
+1
, s se realizeze cu un
bistabil de tip ,,D de tipul SN 7474N ?
R:

24. Pe ce front va comuta bistabilul realizat la punctul anterior ?
R:

25. Proprietatea cea mai important a unui bistabil ,,T este:
R:

26. n ce condiii poate oscila un bistabil ,,T ?
R:

27. n ce cazuri apar probleme datorate hazardului la un CBB de tip ,,T ?
R:

28. Ce circuit trebuie folosit pentru ca un bistabil de tip ,,T s fie ct mai
eficient ?
R:
99
29. Formele de und la ieirea unui bistabil ,,T vor fi:

Figura 12.12

30. Un CBB de tip ,,D asincron, se obine n urma efecturii legturilor :
R:

31. La un bistabil ,,D asincron ieirea circuitului va copia ?
R:

32. La un CBB de tip ,,D sincron, cnd tactul trece n ,,0 circuitul
rmne ?
R:

33. Bistabilele ,,D sunt folosite n cea mai mare parte ca i:
R:

34. S se deseneze schema logic a unui circuit basculant bistabil ,,D
sincron obinut n urma cuplrii R S D = = :
R:

35. Ce diferene exist ntre bistabilii SN 7474N i SN 7475N n privina
frontului impulsului de tact care le determin funcionarea ?
R:

dotarea standului de laborator.

100

Figura 12.13

37. Completai ieirile circuitului bistabil de tip ,,D utiliznd diagramele
de timp:

Figura 12.14

38. Notai n tabelul urmtor starea ieirilor, utiliznd i conveniile 2
Set, 3 Reset, rise front cresctor:

OPERAIA S R D
1
CLK Q
1
Q
SET 0 1 X X
RESET 1 0 X X
3 1 1 0 rise
2 1 1 1 rise

39. Tabelul de adevr al bistabilului ,,D va avea urmtoarele ieiri:

101
102

S R D
1
CLK Q
1
Q
0 1 X X
1 0 X X
1 1 0 rise
1 1 1 rise

40. Completai ieirile circuitului bistabil de tip ,,D din figura 12.15
utiliznd diagrammele de timp:

Figura 12.15

LABORATORUL 13

NUMRTOARE ELECTRONICE

13.1 OBIECTIVE


1. Clasifica numrtoarele;
2. Defini cteva caracteristici mai importante ale numrtoarelor;
3. Proiecta numrtoarele asincrone.


Circuitele de numrare sunt circuite de memorie realizate cu CBB-
uri ce memoreaz numrul de impulsuri de tact aplicate la intrarea lor.
Codul care este furnizat la ieirea numrtorului depinde de aplicaia n care
se dorete a fi utilizat circuitul. Despre numrtor se poate afirma c este un
automat, deoarece primind aceeai comand de mai multe ori la rnd trece
de fiecare dat n alt stare.
n funcie de structura intern, distingem dou categorii de
numrtoare:

- numrtoare asincrone, caracterizate prin faptul c bistabilii de stare
comut progresiv, pe msur ce ,,se ia decizia ca ei s comute;
bistabilii vor ajunge cu toii n stare final ntr-un timp proporional cu
numrul lor.
- numrtoare sincrone, caracterizate prin faptul c toi bistabilii de
stare primesc n acelai timp comanda de comutare, drept urmare a unei
,,decizii luate prin analiza strii globale a numrtorului.

Structura mai simpl a numrtoarelor asincrone le recomand
pentru aplicaiile unde viteza de comutare a strii nu este important.
Pentru aplicaii de vitez, numrtoarele sincrone reprezint singura
soluie, chiar dac pltim preul unor structuri de dimensiuni mai mari.

n funcie de modul n care i modific coninutul avem:
103
- numrtoare directe, care i cresc coninutul cu o unitate la fiecare
impuls de tact.
- numrtoare inverse, care i scad coninutul cu o unitate la fiecare
impuls de tact.
- numrtoare reversibile, care pot funciona att ca numrtoare
directe ct i ca numrtoare inverse.

Foarte important de tiut este c:

1. Celulele binare componente ale unui numrtor sunt bistabili de tip T,
care au proprietatea de a diviza cu 2 frecvena semnalului aplicat la intrare.
Starea numrtorului la un moment dat este caracterizat printr-un cuvnt
de cod de lungime egal cu numrul celulelor binare componente i
reprezentnd coninutul acestora. Succesiunea cuvintelor de cod d codul n
care numr numrtorul. Exist mai multe coduri: binar, binar zecimal,
Gray etc. Ne vom referi numai la numrtoarele binare.

2. Numrul strilor distincte posibile ale unui numrtor cu ,,n celule
binare este 2
n
. n multe aplicaii nu se folosesc toate cele 2
n
stri distincte
posibile srindu-se peste un numr ,,k de stri. Va rezulta un numrtor cu
2
n
k stri numit ,,modulo p, unde p = 2
n
k.

3. Capacitatea unui numrtor este dat de numrul strilor distincte ale
acestuia.

4. Raportul dintre numrul impulsurilor aplicate la intrare i cel al
impulsurilor obinute la ieire se numete factor de divizare.

104

13.3.1 Obiective

1. Proiectarea unui numrtor asincron ,,modulo p;
2. Analizarea funcionrii numrtoarelor asincrone;
3. Analizarea funcionrii numrtoarelor sincrone;
4. Studiul diagramelor de timp.


2. o plac EB 133

Placa EB 133


1. n funcie de structura lor intern numrtoarele pot fi ?
R:

2. n funcie de modul n care i modific coninutul numrtoarele
sunt ?
R:

105
3. Celulele binare componente ale unui numrtor sunt bistabili de
tipul ?
R:

4. Factorul de divizare la un numrtor este ?
R:

5. Capacitatea unui numrtor reprezint ?
R:

6. La numrarea n binar starea urmtoare strii 001, este:
R:

7. La numrarea n binar starea precedent strii 111, este:
R:

8. Numrul strilor distincte posibile ale unui numrtor cu ,,n celule
binare este ?
R:

9. Se d structura numrtorului pe 3 bii din figura 13.1. Identificai
pe placa EB-133 circuitul si cu ajutorul cablurilor aflate in dotarea
standului face-i conexiunile de rigoare pentru cazul cnd circuitul
numr inainte de la 0 7 :

Figura 13.1

10. Tabelul de adevr corespunztor ieirilor numrtorului este:

106

Count Q
3
Q
2
Q
1
0
1
2
3
4
5
6
7

11. Trasai diagramele de timp corespunztoare acestui circuit.
R:

12. Se d structura numrtorului pe 3 bii din figura 13.1. Identificai
pe placa EB-133 circuitul si cu ajutorul cablurilor aflate in dotarea
standului face-i conexiunile de rigoare pentru cazul cnd circuitul
numr napoi de la 7 0 :

13. Tabelul de adevr corespunztor ieirilor numrtorului este:

Count Q
3
Q
2
Q
1
0
1
2
3
4
5
6
7

14. Trasai diagramele de timp corespunztoare acestui tip de circuit.
R:

15. n figura 13.2 se d structura unui numrtor asincron care numr
direct de la 0 la 5.
107

Figura 13.2

16. Tabelul de adevr corespunztor ieirilor acestui tip de numrtor
este:

Count Q
3
Q
2
Q
1
0
1
2
3
4
5

17.S se proiecteze un numrtor asincron care numr napoi de de 4 la
0.

18. S se realizeze un numrtor asincron modulo 13.

Numrtorul se realizeaz prin tehnica aducerii la zero, a crei
considerente teoretice au fost prezentate n partea de curs a acestei lucrri.
Amintim doar c numrtorul se las s evolueze normal pn n starea
p 1 (aici p 1 = 12). n momentul n care se atinge starea p (aici 13) se
aplic un impuls de tergere tuturor celulelor, pe borna CLEAR. Numrul
celulelor binare, care sunt bistabile de tip T , care compun numrtorul se
determin cu relaia , deci pentru p = 13 rezult n = 4. Ieirile
numrtorului sunt cuplate la un circuit de recunoatere a strii p, o port
I-NU, care comand aducerea sa n zero.
p
n
2
Figura circuitului este prezentat mai jos:

108

Figura 13.3

Examinnd diagramele observm c numrtorul trece succesiv prin
strrile 0, 1, 2, ... , 12 i ajunge n starea 13 (Q
3
= 1, Q
2
= 1, Q
1
= 0, Q
0
= 1).
Dup ce numrtorul a trecut n starea 13 circuitul de recunoatere a acestei
stri (poarta I-NU cu intrrile Q
0
, Q
2
, Q
3
) se activeaz i comand
aducerea la zero a numrtorului. Rezult c numrtorul este efectiv n
starea 13 un timp necesar recunoaterii acestei stri dup care, avnd n
vedere c aducerea la zero este o comand prioritar, va trece n starea 0 (
Q
3
= Q
2
= Q
1
= Q
0
= 0).

19. S se realizeze un numrtor asincron modulo 10.

109
20. La numrtoarele sincrone aplicarea impulsurilor de tact se face ?
R:

21. La numrtoarele sincrone bistabilii componeni vor comuta ?
R:

22. De cine este determinat timpul de propagare la numrtoarele
sincrone ?
R:

23. Circuitul integrat SN 74193N este un numrtor reversibil, avnd
structura prezentat n figura 13.4:

Figura 13.4

Intrri:

- CU (Cout Up) este intrarea care comand, pe frontul pozitiv al
semnalului, numrarea nainte.
- CD (Count Down) este intrarea care comand, pe frontul negativ al
semnalului, numrarea napoi.
Obs: Sensul de numrare este determinat de intrarea activat, n timp ce
cealalt intrare este n starea 1.

- CL (Clear) este intrarea prioritar de tergere care foreaz ieirile n
0000, atunci cnd este n starea 1.
- LD (LoaD) este intrarea de ncrcare care permite schimbarea secvenei
de numrare astfel:
-pt. LD = 1, N numr normal nainte sau napoi.
-pt. LD = 0, N se ncarc cu datele de pe A, B, C, D.

110
- A, B, C, D sunt intrrile pe care apar datele ce trebuie nscrise n
numrtor.
Celelalte conexiuni ale circuitului sunt:
- Q
A
, Q
B
, Q
C
, Q
D
sunt ieiri care pot fi citite simultan, dac circuitul
lucreaz ca numrtor , sau numai cte una, dac este un divizor de
frecven.
- CY (CarrY), ieire care semnalizeaz trecerea prin 1111(15) la
numrarea nainte.
- BR (BoRow), ieire care semnalizeaz trecerea prin 0000(0) la
numrarea napoi.

24. S se deseneze graful de tranziii i forma de und la ieire pentru
circuitele de mai jos, tiind c numrtoarele sunt complet sincrone
iar ncrcarea i numrarea, LD, se fac pe frontul pozitiv al tactului.

figura 13.5

Vom nota intrrile, iar dup aceea ncepem analiza circuitului:

A = 0 0000 0110 1110 0001 0111 1111 0000
B = 1
C = 1
LD = Q
D

D = Q
D

1000 0110 1001 0111
0100 0110 0101 0111
1100 0110 1101 0111
0011 1011 - 0111
111
112

Figura 13.6

Figura 13.7

25. Pentru circuitul din figura 13.8 s se deduc formele de und la
ieire i graful de tranziii tiind c circuitul este un numrtor
sincron:

Figura 13.8

26. n afar de numrtoare reversibile, numrtoarele sincrone mai pot
fi ?
R:

LABORATORUL 14

REGISTRUL DE DEPLASARE (shiftare)

14.1 OBIECTIVE

Dup parcurgerea laboratorului studentul trebuie s poat face:

1. Cunoasc funcionarea registrului de deplasare;
2. Cunoasc aplicaiile acestor tipuri de registre;


Acest tip de registru se realizeaz cu ajutorul bistabilelor de tip D,
conform figurii 14.1:

Figura 14.1

Registrele de deplasare sunt folosite pentru stocare i transmiterea
informaiei. Este un dispozitiv de memorie foarte important fiind capabil sa
stocheze informaii sub form de 1 i 0 logic. n acest registru de deplasare
intrarea de date este serial. Aceasta nseamn c datele sunt aplicate la
intrarea D cte un bit la un moment dat.
Ieirea acestui registru de deplasare este la fiecare dintre ieirile Q
ale bistabilelor i sunt numite ieiri paralele. Ledul este aprins pentru a
indica 1 logic i este stins pentru a indica 0 logic. De ndat ce ntregul
numr este aplicat la intrarea D al bistabilului ,,1, starea ieirilor va aprea
la ieire.
113

14.3.1 Obiective

1. Analiza funcionrii registrului de deplasare


2. o plac EB 133

Placa EB 133


1. Localizai pe placa EB 133 circuitul prezentat n figura 14.2:

Figura 14.2

114
2. Conectai trei jumperi n locul indicat de sgeat pentru intrrile A,
C i clock. Setai comutatorul A pe 0 iar comutatorele B i C pe
1. Aplicai cteva impulsuri de tact pentru a reseta cele patru
bistabile de tip D.

3. Setai comutatorul A pe 1 i aplicai un impuls de clock pentru a
seta primul bistabil de tip D pe 1. Deconectai jumperul A i
conectai-l la ieirea porii logoice 9. Acest circuit i modific
sincron cu clockul strile de la ieire la fiecare tact aplicat la intrare.

4. Folosii comutatorul CLK pentru a schimba starea intrrilor de tact
i completai diagrama de stare din figura 14.3. Ledul este aprins
pentru a indica starea logic 1.

Figura 14.3

5. Completai tabelul de adevr de mai jos:

115
COUNT Q
4
Q
3
Q
2
Q
1

1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16
17
18
19
20
21
22

6. Observai n diagrama de timp c ieirile Q se schimb numai pe
front cresctor al intrrii clock.

7. n figura 14.4 este prezentat un numrtor n inel:

Figura 14.4
116
8. Aducei momentan comutatorul B pe 0 apoi trecei-l din nou pe
1. Aplicai impulsul de tact ca i n figura 14.5 i completai
diagrama de timp:

Figura 14.5

9. Completai tabelul de adevr al Ring Counter Syncronous:

COUNT Q
4
Q
3
Q
2
Q
1

1
2
3
4
5
6
7
8
10. Urmeaz s implementm un registru de deplasare. Reconectai
circuitul din figura 14.4, astfel nct acesta s deplaseze informaiile
aplicate primului bistabil de tip D la fiecare impuls de tact. Setai
comutatorele B i C pe 1. Setai comutatorul A pe 0 i aplicai
cteva impulsuri de clock pentru a reseta patru bistabile de tip D.

11. Aducei comutatorul A pe 1. Aplicai un impuls de clock apoi
mutai comutatorul A pe 0. Aplicai patru impulsuri de clock,
apoi mutai comutatorul A pe 1 pentru a aplica alte patru
impulsuri ceasului.

12. Completai diagrama de timp din figura 14.6:

117
118

Figura 14.6

13. Completai tabelul de adevr al registrului de deplasare:

DATA
IN
CLK Q
4
Q
3
Q
2
Q
1

1

0

0

0

14. Folosii comutatorele pentru a completa diagrama de timp din figura
14.7:

Figura 14.7

15. Funciile unui registru sunt ?
R:

16. Tipurile de registre existente pe pia sunt ?
R:
ANEX

STANDUL DE LABORATOR PU - 2000

Lucrrile de laborator se realizeaz practic folosind standul PU -
2000 al firmei DEGEM SYSTEMS. Standul este compus din dou pri
distincte:
unitatea de baz pe care se vor asambla plcile de baz
specifice fiecrei lucrri de laborator;
unitatea de msur cu ajutorul careia se pot efectua operaiile
de msurare necesare.
Unitatea de msur este compus din trei instrumente de msur
diferite: un frecvenmetru, un generator de semnal i un multimetru digital.
Unitatea de msur este alimentat direct de la unitatea de baz.
n figura de mai jos este prezentat panoul frontal al unitii de
msur:

1. Afiaj digital pentru afiarea frecvenei respectiv a perioadei
semnalului de intrarea sau a semnalului generat de generatorul de
semnal
2. Display test buton de testare a afiajului digital
3. Reset buton de reiniializare a frecvenmetrului
4. Display indication buton de selecie a semnalului de intrare -
comut semnalul de intrare n frecvenmetru ntre generatorul intern
de semnal i un semnal extern de intrare
5. Function buton de selecie frecven/perioad - comut ntre
msurarea frecvenei sau msurarea perioadei semnalului de intrare
6. Range - selecteaz rezoluia frecvenmetrului
7. External input conectori de intarea pentru conectare unui semnal
extern la intrarea frecvenmetrului
8. Mas conector de mas
9. Waveforms selecteaz forma de und a semnalului generat de ctre
generatorul de semnal (sinusoidal, triunghiular, dreptunghiular,
dreptunghiular nivel TTL)
10. Freq. range selecteaz domeniul de frecven pentru generatorul
de semnal
11. Frequency coarse permite reglare frecvenei, n limitele
domeniului de frecven, a semnalului generat de ctre generatorul
de semnal
119
120
12. Frequency fine permite reglarea fin a frecvenei semnalului
generat de ctre generatorul de semnal
13. Amplitude permite reglarea amplitudinii semnalului generat de
ctre generatorul de semnal
14. DC offset permite ajustarea devierii de curent continuu
15. 50 output born de ieire cu impedan intern de 50
16. High output born de ieire cu impedan intern de 600
17. Low output born de ieire cu impedan intern de 600 , semnal
atenuat cu 20dB
18. TTL aut born de ieire pentru semnal nivel TTL
19. +5V,+12V,-12V conectori alimentare a unitii de msur dac
unitate de msur nu se folosete mpreun cu unitatea de baz
20. DMM multimetru digital

Indrumator CID1

Încărcat de

Informații document

Titlu original

Drepturi de autor

Formate disponibile

Partajați acest document

Partajați sau inserați document

Opțiuni de partajare

Vi se pare util acest document?

Este necorespunzător acest conținut?

Drepturi de autor:

Formate disponibile

Indrumator CID1

Încărcat de

Drepturi de autor:

Formate disponibile

CLAUDIU LUNG RADU JOIAN

TEFAN ONIGA CIPRIAN GAVRINCEA

S-ar putea să vă placă și