Sunteți pe pagina 1din 24

3 CIRCUITE NUMERICE

STRUCTURI DE
3.1 Structura TTL standard
Familia circuitelor integrate TTL (Transistor Transistor Logic) a fost creat de Texas
Instruments i standardizat n anul 1964. Circuitele integrate SN (Semiconductor Network)
din seria 54 au fost destinate iniial aplicaiilor militare (avnd funcionare garantat n gama
de temperatur 55
0
C +125
0
C i tensiune de alimentare cuprins ntre +4,5V +5,5V).
Ulterior a aprut seria 74, versiunea industrial cu pre de cost redus (avnd funcionare
garantat n gama de temperatur 0
0
C +70
0
C i tensiune de alimentare cuprins ntre
+4,75V +5,25V).
Familia TTL a cunoscut n timp permanente mbuntiri tehnologice. Pn n anul
1970 au aprut cele patru grupe de baz : standard (SN54/74), rapid (SN54H/74H High
Speed), de mic putere (SN54L/74L Low Power), i cu diode Schottky (SN54S/74S
Schottky TTL). n anul 1975 apare o nou grup care face cel mai bun compromis ntre
consum i timpul de propagare : (SN54LS/74LS Low Power-Schottky). Dup anul 1980 au
aprut alte grupe avansate tehnologic : (SN54AS/74AS Advanced Schottky), (SN54ALS/
74ALS Advanced Low-Power Schottky) i (SN54F/ 74F Fast). Toate aceste grupe sunt
compatibile ntre ele, iar circuitele integrate se pot interconecta direct.
Pe parcursul acestei evoluii de aproape dou decenii a structurii TTL standard, timpul
de propagare pe poart s-a micorat de aproape 10 ori, apropiindu-se de valoarea de 1ns, iar
consumul mediu de putere pe poart a variat ntre 1 mW i 20 mW. Aceast gam larg de
valori ale raportului vitez/consum permite proiectantului s optimizeze toate poriunile unui
sistem numeric n concordan cu specificaiile impuse.
Perfecionarea tehnologiei planar-epitaxiale a impus familia TTL ca "variant de
structuri logice cu tranzistoare bipolare cu cea mai larg utilizare n realizarea sistemelor
numerice, indiferent de complexitatea lor". ([Cupcea, 1999]).
Schema electric a porii I-NU cu dou intrri n tehnologie TTL standard este
reprezentat n figura 3.1. Tensiunea nominal de alimentare este V
CC
= +5V, iar
tranzistoarele au parametrii tipici tranzistoarelor de comutaie integrate.
30 3 STRUCTURI DE CIRCUITE NUMERICE
V
A
B V
out
cc
D
A
D
B
D
1
T
1
T
2
T
3
T
4
R
1
R
2
R
3
R
4
4K 1K6 130
1K
A
B
A
.
B
Fig. 3.1 Structura porii I-NU cu dou intrri n tehnologie TTL standard
Dac ambele intrri ale circuitului sunt la 1 logic (tensiune ridicat), cele dou
jonciuni baz-emitor ale tranzistorului multiemitor T
1
sunt blocate, iar jonciunea baz-
colector este deschis, asigurnd curentul de baz pentru deschiderea tranzistorului T
2
.
Curentul prin T
2
asigur intrarea tranzistorului T
3
n saturaie i blocarea tranzistorului T
4
,
prin scderea potenialului bazei acestuia fa de emitor. Dioda D
1
are rolul de a grbi
blocarea lui T
4
nainte de saturaia lui T
3
.

La ieirea V
out
se obine o tensiune sczut, notat
cu
OL
V (Voltage Output Low), i egal cu tensiunea de saturaie a lui

T
3
:
V V V
T CEsat OL
1 , 0
) 3 (
=
Dac cel puin una dintre intrri este la 0 logic (tensiune apropiat de 0V), jonciunea
baz-emitor corespunztoare a tranzistorului T
1
este n conducie, fixnd potenialul bazei
lui T
1
la o valoare de tensiune apropiat de 0,7V, insuficient pentru deschiderea
tranzistoarelor T
2
i T
3
. Repetorul pe emitor realizat cu tranzistorul T
4
, funcionnd n zona
liniar, va asigura la ieire o tensiune ridicat, corespunztoare nivelului logic 1. n lipsa
sarcinii la ieire, tranzistorul T
4
i dioda D
1
sunt la limita de conducie, iar tensiunea de
ieire
OH
V (Voltage Output High) se poate determina aproximativ cu relaia :
V V V V V
D F T BE CC OH
8 , 3 6 , 0 6 , 0 5
) 1 ( ) 4 (
= =
Tranzistorul T
1
este ntotdeauna saturat pentru c jonciunea baz-colector este
polarizat direct. Conexiunea permite astfel evitarea scoaterii tranzistorului din saturaie i
are ca efect reducerea substanial a timpului de propagare. Diodele D
A
i D
B
nu au un rol
direct n funcionarea circuitului ca poart logic

I-NU. Ele intr n conducie atunci cnd
apar tensiuni negative pe intrri, datorate n general reflexiilor care apar pe liniile lungi de la
intrri din cauza frecvenelor mari de comutare i a neadaptrii impedanelor.
Dac tensiunea aplicat pe cele dou intrri ale porii (sau numai pe una dintre ele,
cealalt fiind la nivel logic 1 sau pur i simplu n aer) depete 0,6V, se deschide
tranzistorul T
2
, dar T
3
rmne blocat, potenialul bazei fiind sub valoarea de 0,6V.
Caracteristica de transfer are o pant cztoare (poriunea a-b din figura 3.2), determinat de
raportul rezistenelor R
2
i R
3
(aproximativ 1,6), ca pentru un tranzistor cu sarcin n
colector i n emitor, avnd n vedere funcia de transfer liniar i cu panta unitar a
repetorului format din T
4
i D
1
.
La depirea tensiunii de 1,2V pe intrri, intr n conducie i tranzistorul T
3
,
amplificarea de tensiune a tranzistorului T
2
crete foarte mult datorit micorrii rezistenei
.
3.1 Structura TTL standard 31
Fig. 3.2 Caracteristica de transfer a inversorului TTL standard

Fig. 3.3 Consumul de curent de la sursa de alimentare
echivalente din emitorul su odat cu deschiderea tranzistorului T
3
, iar tensiunea la ieire
scade rapid (poriunea b-c a caracteristicii din figura 3.2).
Caracteristica din figura 3.3 indic consumul de curent de la sursa de alimentare n
toat gama de variaie a tensiunii de intrare. Se poate observa c tranziia pe poriunea b-c a
caracteristicii din figura 3.2 determin un vrf de curent, iar consumul este mai mare atunci
cnd ieirea porii este n starea logic 0.
Parametrii circuitului sunt garantai prin standard, dac se respect condiiile impuse
asupra variaiei tensiunii de alimentare, temperaturii, sau sarcinii de la ieirea porii logice.
Numrul de intrri TTL care se pot conecta la ieirea unei pori se numete fan-out (evantai
de ieire) i este un parametru impus pentru fiecare grup TTL. Grupa TTL standard are un
fan-out de 10.
n aceste condiii se definesc nivelele de tensiune la ieirea i la intrarea porii TTL,
nivele care sunt valabile pentru toate grupele TTL :
-
IL
V , nivelul de tensiune necesar pentru a avea 0 logic la intrare. Aceast valoare
trebuie s fie mai mic dect o valoare maxim garantat: V 8 , 0 =
ILMAX IL
V V .
-
IH
V , nivelul de tensiune necesar pentru a avea 1 logic la intrare. Aceast valoare
trebuie s fie mai mare dect o valoare minim garantat: V 2 =
IHMIN IH
V V .
-
OL
V , nivelul de tensiune de la ieire n starea 0 logic. Aceast valoare trebuie s fie
mai mic dect o valoare maxim garantat: V 4 , 0 =
OLMAX OL
V V .
32 3 STRUCTURI DE CIRCUITE NUMERICE
-
OH
V , nivelul de tensiune de la ieire n starea 1 logic. Aceast valoare trebuie s fie
mai mare dect o valoare minim garantat: V 4 , 2 =
OHMIN OH
V V .
Se poate imediat observa c tensiunea de ieire maxim garantat pentru 0 logic este
cu 0,4V mai mic dect tensiunea de intrare maxim garantat pentru 0 logic. Diferena
constituie marginea de zgomot n curent continuu garantat pentru 0 logic,
L
M :
V V V M
OLMAX ILMAX L
4 , 0 4 , 0 8 , 0 = = =
Asemntor se definete i marginea de zgomot n curent continuu garantat pentru 1
logic,
H
M , ca diferena dintre tensiunea de ieire minim garantat pentru 1 logic i
tensiunea minim de intrare garantat pentru 1 logic :
V V V M
IHMIN OHMIN H
4 , 0 2 4 , 2 = = =
Figura 3.5 ilustreaz variaia curentului de intrare
IN
I cu tensiunea de intrare
IN
V
pentru tensiunea de alimentare V V
CC
5 + = i temperatura de 25
0
C. Orice dispozitiv care
comand o poart TTL trebuie s poat absorbi sau genera curent. Convenional, curentul
care intr n poarta logic este considerat pozitiv, iar curentul care iese este considerat
negativ. Curentul maxim garantat pentru 0 logic la intrare este mA I
ILMAX
6 , 1 = , pentru
tensiunea de intrare de 0,4V, iar curentul maxim garantat pentru 1 logic la intrare este
A I
IHMAX
40 + = , pentru tensiunea de intrare de 2,4V.
0 V
0,4 V
0,8 V
2,0 V
2,4 V
5 V
Gama tensiunii de ieire
garantat pentru 1 logic
Marginea de zgomot n c.c.
garantat pentru 1 logic
Marginea de zgomot n c.c.
garantat pentru 0 logic
Gama tensiunii de ieire
garantat pentru 0 logic
}
Gama tensiunii de intrare
permis pentru 1 logic
}
Gama tensiunii de intrare
permis pentru 0 logic
Zon interzis
Fig. 3.4 Definirea marginii de zgomot n curent continuu
Fig. 3.5 Caracteristica de intrare a porii TTL standard
3.1 Structura TTL standard 33
Fig. 3.6 Caracteristica de ieire pentru 1 logic

Fig. 3.7 Caracteristica de ieire pentru 0 logic
Etajul de ieire este proiectat pentru un fan-out de 10, deci tranzistorul T
3
poate
absorbi un curent de 10 ori mai mare dect
ILMAX
I , adic 16mA, fr a depi valoarea de
0,4V pentru tensiunea de la ieirea porii. Similar, tranzistorul T
4
poate debita un curent de
10 ori mai mare dect
IHMAX
I , adic A 400 , fr ca tensiunea la ieire s scad sub 2,4V. Ce
se ntmpl ns dac sarcina la ieire se micoreaz foarte mult, n afara valorilor precizate
de standard? Caracteristica din figura 3.6 ne arat c valoarea de 1 logic se deterioreaz
odat cu creterea curentului de sarcin, iar n cazul unui scurtcircuit la ieire, curentul
absorbit din poart este limitat la circa 32mA, valoare care nu pune n pericol integritatea
structurii logice.
Rezistena R
4
asigur limitarea curentului de scurtcircuit la ieire, atunci cnd ieirea
este n 1 logic. Dac ieirea este n 0 logic, micorarea rezistenei de sarcin ntre ieire i
tensiunea de alimentare are ca efect creterea curentului prin tranzistorul T
3
, concomitent cu
creterea tensiunii
OL
V . Depirea valorii de 16 mA pentru curentul de ieire ar putea duce la
depirea tensiunii V 4 , 0 =
OLMAX
V . Dup cum se observ i pe caracteristica din figura 3.7,
un scurtcircuit, chiar accidental, de la ieire la
CC
V va distruge tranzistorul T
3
, pentru c de
data aceasta nu mai exist nici o rezisten care s limiteze curentul prin tranzistor.
Puterea medie disipat pe poart este de circa 10 mW la frecvene joase i poate fi de
3-4 ori mai mare la frecvene de peste 10 MHz, unde apar i componente ale puterii disipate
determinate de elementele reactive din circuit.
34 3 STRUCTURI DE CIRCUITE NUMERICE
Fig. 3.8 Comparaie ntre caracteristicile de transfer ale diverselor grupe TTL
Dei lsarea unei intrri TTL n aer este interpretat de circuit ca 1 logic, nu se
recomand acest lucru, deoarece un zgomot extern, cum ar fi cel produs de comutarea altor
pori din circuit, poate produce o funcionare defectuoas. Pentru aplicarea nivelului logic 0
pe o intrare se conecteaz aceasta la mas, iar pentru aplicarea nivelului logic 1 se
conecteaz la
CC
V printr-o rezisten extern de 15K.
Caracteristicile din figura 3.8 indic compatibilitatea diverselor grupe TTL. Ele pot fi
interconectate direct, dac avem grij ca frecvena cu care comut porile din circuit s fie
suportat de cele mai lente pori din structur.
3.2 Structuri TTL specifice
n unele aplicaii specifice se utilizeaz structuri TTL care au intrri sau ieiri
modificate fa de structura TTL standard. Vom prezenta aici porile care au ieiri cu
colectorul n gol, porile cu ieiri n trei stri i porile cu intrri de tip trigger Schmitt.
Poarta I-NU cu dou intrri, cu colector n gol, este reprezentat n figura 3.9. Lipsa
componentelor R
4
, T
4
, i D
1
din structura porii TTL standard determin introducerea unei
rezistene externe R
C
, care asigur polarizarea tranzistorului final T
3
. Valoarea acestei
rezistene, numit rezisten de pull-up (tragere n sus), este de cel puin cteva sute de ohmi i
reprezint rezistena de ieire a porii logice. n consecin, tranziiile din 0 n 1 logic la ieire
vor fi mai lente dect pentru poarta TTL standard.
Captul rezistenei R
C
se poate conecta la o tensiune mai mare de +5V, tensiune care
poate ajunge la unele circuite integrate la valoarea de +30V. n acest fel se poate realiza o
deplasare a nivelului logic de 1 la ieire, sau se pot comanda diverse sarcini (LED-uri,
bobine de releu etc.).
Dac ieirile unor pori cu colector n gol se conecteaz mpreun, folosind o singur
rezisten de pull-up, atunci se formeaz conexiunea "I cablat" . Este vorba de funcia binar
I, deoarece ieirea comun este n 1 logic dac ieirea fiecrei pori cu colector n gol este n 1
logic, iar dac cel puin una din pori are ieirea n 0 logic, atunci ieirea comun este n 0
logic. Ieirile a dou pori TTL standard nu se pot conecta mpreun pentru c este posibil
apariia unui conflict logic dac nivelele logice ale celor dou ieiri difer.
3.2 Structuri TTL specifice 35
V
A
B V
out
cc
D
A
D
B
T
1
T
2
T
3
R
1
R
2
R
3
4K 1K6
1K
A
B A
.
B
R
C
R
C
+
*
Fig. 3.9 Structura porii I-NU cu colector n gol
S vedem cum se dimensioneaz rezistena de colector R
C
pentru cazul n care n pori
cu colectorul n gol n conexiune "I cablat" comand N intrri TTL standard, dup cum se
poate observa n figura 3.10.
n starea logic 1, prin rezistena R
C
circul att curentul rezidual al fiecrui tranzistor
de ieire blocat din cele n pori de comand, notat cu
max OH
I , ct i curentul de intrare
pentru fiecare din intrrile celor N pori comandate, notat cu
max IL
I . Din condiia ca
tensiunea de ieire s nu scad sub valoarea
min OH
V , rezult o valoare maxim pentru R
C
.
( )
min max max OH C IH OH CC OH
V R I N I n V V + =
max max
min
max
IH OH
OH CC
C
I N I n
V V
R
+

=
n starea logic 0, n cazul cel mai defavorabil, un singur circuit de comand este n
starea 0, celelalte fiind n starea 1 logic. Aceast poart cu colectorul n gol asigur att
curenii de intrare ai celor N pori comandate, ct i curentul prin rezistena R
C
. Curentul
maxim acceptat de tranzistorul T
3
de la ieire este
max OL
I , pentru a nu se depi tensiunea
max OL
V din nodul analizat.
.
.
.
.
.
V
CC
R
C
n N
I
OH
I
OH
I
OH
I
IH
I
IH
*
*
*

.
.
.
.
.
V
CC
R
C
n N
I
OL
I
IL
I
IL
*
*
*
curenii n circuit pentru 1 logic curenii n circuit pentru 0 logic
Fig. 3.10 Calculul rezistenei
C
R
36 3 STRUCTURI DE CIRCUITE NUMERICE
( )
max max max OL C IL OL CC OL
V R I N I V V =
max max
max
min
IL OL
OL CC
C
I N I
V V
R

=
Se adopt pentru rezistena R
C
o valoare cuprins ntre cele dou limite calculate.
Dac totui numitorul lui R
C min
este zero, atunci se recomand alegerea unei rezistene de
4 K, care satisface condiia de 1 logic i limiteaz tensiunea de ieire n 0 logic la mai
puin de 0,43V ([Morris,1974]) .
Inversorul cu trei stri (Three-state) a fost conceput pentru cuplarea mai multor
ieiri de pori logice la o singur linie de semnale logice (magistral). Poarta care furnizeaz
la un moment dat informaia pe linie este selectat cu ajutorul unui semnal suplimentar de
intrare. Schema inversorului cu 3 stri este dat n figura 3.11.
Dac intrarea de selecie 0 = E , atunci dioda D
2
este blocat i structura se comport
ca un inversor, conform ecuaiei boolene A f = . Dac intrarea 1 = E , atunci dioda D
2
este
n conducie i coboar mult potenialul bazei lui T
4
. Potenialul bazei lui T
1
este i el sczut
i n consecin tranzistoarele T
2
, T
3
i T
4
sunt blocate, iar ieirea este izolat fa de V
CC
i
mas, adic este n starea de nalt impedan (High Z). Semnalul E (Enable) este activ pe
0 logic (permite accesul datelor prin poart dac este n 0 logic; bara amplasat deasupra
literei E sugereaz acest fapt).
Figura 3.12 ilustreaz simbolul grafic pentru o poart I-NU cu histerezis,
conectat ca inversor, precum i caracteristica ei de transfer. Se observ c exist dou
tensiuni prag de intrare diferite la care se produce comutarea tensiunii la ieire de la un nivel
logic la altul.
Pentru o tensiune mic de intrare, tensiunea de ieire V(out) este la nivel logic 1, o
valoare tipic de circa 3,4V. Dac tensiunea la intrare crete, ieirea va comuta n 0 logic
numai la atingerea pragului V
p2
, care are o valoare tipic de circa 1,7V. Revenirea ieirii n
1 logic nu se va face dect dac tensiunea de intrare scade pn la atingerea pragului V
p1
,
care are o valoare tipic de circa 0,9V. Diferena dintre cele dou praguri este numit
histerezis, iar circuitul care genereaz aceast caracteristic se numete trigger Schmitt.
Datorit imunitii sporite la zgomot, aceste circuite se utilizeaz pentru transformarea unor
semnale cu fronturi lente i zgomotoase n semnale numerice.
V
A
V
out
cc
D
A
D
1
T
1
T
2
T
3
T
4
R
1
R
2
R
3
R
4
4K 1K6 130
1K
E
D
2
A
E
f (A, E)
Fig. 3.11 Structura inversorului TTL cu trei stri
3.3 Alte grupe ale familiei logice TTL 37
V(in)
V(out)
V(in)
V(out)
0
V
p1
V
p2
Fig. 3.12 Caracteristica de transfer cu histerezis
V(in)
V(out)
0
V
p1
V
p2
0
t
t
Fig. 3.13 Comutarea inversorului cu histerezis
Exemplul din figura 3.13 arat cum un semnal de intrare analogic este transformat
ntr-un semnal numeric, folosind un inversor cu histerezis. Este evident c variaia
semnalului de intrare trebuie s depeasc cele dou praguri V
p1
i V
p2
.
3.3 Alte grupe ale familiei logice TTL
Pornind de la structura porii standard s-au dezvoltat mai multe grupe ale familiei logice
TTL n scopul accenturii unora dintre performanele circuitelor standard.
Poarta TTL de mic putere (L) a aprut din necesitatea reducerii consumului de la
sursa de alimentare. Este pstrat structura porii standard, dar valorile rezistenelor din
circuit sunt mrite de 4 pn la 10 ori (funcie de productor). Dezavantajul const n
creterea timpului mediu de propagare pe poart de 2-3 ori.
Poarta TTL de mare vitez (H) prezint unele modificri de structur: nlocuirea
ansamblului T
4
D
1
cu un tranzistor compus de tip Darlington, care determin o capacitate
de ncrcare static mai mare i o rezisten de ieire mai mic, i nlocuirea rezistenei R
3
cu o sarcin activ cu tranzistor, care asigur evacuarea rapid a sarcinii stocate n baza
tranzistorului T
3
. Valorile rezistenelor din circuit sunt ceva mai mici dect la structura
standard, timpul de propagare fiind de aproape 2 ori mai mic.
Poarta TTL Schottky (S) are structura porilor de mare vitez, dar se elimin timpii
de stocare ai tranzistoarelor prin utilizarea unor diode cu barier de suprafa cu o cdere de
tensiune direct de circa 0,25V i fr sarcini de purttori minoritari (diode Schottky).
Timpul de propagare este de circa 2 ori mai mic dect cel al porilor de mare vitez.
Poarta TTL Schottky de mic putere (LS) este o structur obinut prin aplicarea
tehnicii de evitare a intrrii n saturaie a tranzistoarelor cu diode Schottky i mrirea de
.
38 3 STRUCTURI DE CIRCUITE NUMERICE
0,6 V
0,5 V
0,1 V
0,6 V
0,25 V
0,35 V
Fig. 3.14 Tranzistor saturat i tranzistor Schottky, care nu se mai poate satura
circa 5 ori a valorilor rezistenelor din circuit. Schema electric a circuitului este dat n
figura 3.15. Tranzistorul T
1
a fost nlocuit cu un circuit cu diode care asigur un timp de
comutare mai bun i o tensiune de strpungere ridicat. Dioda D
3
formeaz o cale de
evacuare a sarcinii din baza lui T
4
prin T
2
, ceea ce contribuie la blocarea mai rapid a
tranzistorului T
4
i deci la micorarea lui t
pHL
. Dioda D
4
introduce un efect asemntor
pentru tranzistorul T
3
i contribuie la micorarea lui t
pLH
. Timpul de propagare este
comparabil cu cel al porii standard, dar consumul este de circa 5 ori mai mic.
Poarta TTL Schottky de mic putere avansat tehnologic (ALS) a fost obinut
prin micorarea dimensiunilor tranzistoarelor, care implic micorarea capacitilor
parazite pe intrri. Se observ pe schema circuitului din figura 3.15 c rezistenele au valori
duble fa de grupa LS, deci puterile disipate sunt mai mici. Introducerea lui T
1
ca repetor
pe emitor determin o cretere a potenialului bazei lui T
1
fa de potenialul bazei lui T
2
.
Pentru ca tensiunile pe intrrile A i B s rmn aceleai, potenialul bazei lui T
1
trebuie
deplasat n jos. Aceast deplasare se face prin conectarea tranzistoarelor de tip pnp T
7
i T
8
ca repetoare pe emitor n raport cu cele dou intrri A i B. Diodele D
6
i D
7
mresc viteza
de blocare a tranzistorului T
2
atunci cnd intrrile A i B comut n 0 logic. Poarta ALS
este de aproape 3 ori mai rapid dect varianta LS, i consum de 2 ori mai puin.
Poarta TTL Schottky avansat tehnologic (AS) este cea mai rapid structur TTL,
avnd un timp de propagare ceva mai mare de 1ns. Este o dezvoltare tehnologic a grupei
S, folosind intrrile modificate ca la grupa LS, prin nlocuirea tranzistorului T
1
cu diode,
avnd n plus i dioda D
4
conectat ca n figura 3.15. Consumul rmne comparabil cu cel
de la grupa Schottky, fiind de 20 ori mai mare dect la ALS.
Poarta TTL rapid (F) are performane intermediare ntre AS i ALS, avnd un timp
de propagare comparabil cu grupa Schottky, dar un consum de 5 ori mai mic.
A
V
out
V
cc
T
2
T
3
T
4
R
1
20K
R
2
8K
R
4
120
T
5
T
6
R
6
3K
R
3
1K5
R
5
4K
D
3
D
4
D
1
D
2
B
A
V
out
V
cc
2
T
3
T
4
R
1
40K
R
2
15K
R
4
50
T
5
T
6
R
6
6K
R
3
3K
R
5
4K
D
6
T
D
4
D
7
T
1
T
7
T
8
B
Fig. 3.15 Structura porii TTL Schottky de putere redus (LS TTL) i versiunea ei avansat
tehnologic (ALS TTL)
3.4 Structura NMOS 39
3.4 Structura NMOS
Structurile numerice MOS se mai numesc structuri unipolare, deoarece folosesc
tranzistoare MOS (Metal-Oxid-Semiconductor). Dac toate tranzistoarele folosite sunt cu
canal indus de tip n, atunci structura realizat este o structur NMOS. Tranzistoarele din
structur sunt fie blocate (au rezisten foarte mare ntre dren i surs), fie n conducie (au
rezisten foarte mic ntre dren i surs). Ele pot fi considerate ntr-o foarte bun
aproximaie ca simple comutatoare, care sunt fie deschise, fie nchise. Nu se folosesc
tranzistoare MOS cu canal iniial, deoarece tranzistorul trebuie s rmn blocat n lipsa unei
tensiuni pe poart.
O prim posibilitate de realizare a unui inversor NMOS este prezentat n figura 3.16.
Structura prezint ns un interes limitat pentru c valorile mari ale rezistenei R
D
, condiie
necesar pentru o funcionare corect a circuitului, nu permit o integrare monolitic
acceptabil datorit suprafeei mari ocupate pe cipul de siliciu.
Tensiunea de intrare este tensiunea poart-surs a tranzistorului MOS cu canal indus de
tip n, V
GS
(gate-source), tensiunea de ieire este tensiunea dren-surs, V
DS
(drain-source), iar
curentul dren-surs este I
DS
. Tensiunea de prag de la care tranzistorul intr n conducie este
V
T
(threshold) i are o valoare de circa 1,25V.
Caracteristica de transfer obinut prin simulare PSpice este reprezentat tot n figura
3.16. Pentru o tensiune de intrare mai mic dect tensiunea de prag, tranzistorul este blocat,
iar tensiunea la ieire, msurat n gol, este egal cu tensiunea de alimentare, adic 1 logic. La
depirea tensiunii de prag se formeaz canalul de tip n i tranzistorul intr n saturaie,
rezultnd o dependen parabolic a tensiunii de ieire fa de cea de intrare, dup cum se
vede i n figur. La valori mici ale tensiunii dren-surs tranzistorul este n zona de conducie
liniar i tensiunea la ieire este dat de raportul dintre rezistena dren-surs a tranzistorului
aflat n conducie i rezistena R
D
. Cu ct acest raport este mai mic, cu att tensiunea de 0
logic la ieire va fi mai apropiat de 0V.
n figura 3.17 s-au reprezentat caracteristicile statice ale tranzistorului MOS cu canal
indus de tip n. Trecerea de la zona de conducie liniar la zona de saturaie se realizeaz n
momentul n care canalul, care i modific adncimea i n funcie de tensiunea dren-surs,
dispare n apropierea drenei; tensiunea dren-surs la care are loc acest fenomen se numete
tensiune de saturaie i are expresia :
T GS Dsat
V V V = .
.
V
+
R
D
= 5V
100K
I
DS
V
DS
V
GS
V
in
V
T
= 1,25V
.
= V
out

Fig. 3.16 Inversorul NMOS cu sarcin rezistiv i caracteristica de transfer
40 3 STRUCTURI DE CIRCUITE NUMERICE

Fig. 3.17 Caracteristica de transfer ( )
GS D
V i i caracteristicile de ieire ( )
DS D
V i
V
+
= 5V
V
out V
in
.

Fig. 3.18 Inversorul NMOS cu sarcin activ i caracteristica de transfer
Inversorul NMOS care are ca sarcin un tranzistor MOS funcionnd n zona de
saturaie este structura de baz folosit la realizarea circuitelor integrate NMOS. Tranzistorul
de sarcin lucreaz n zona de saturaie indiferent de valoarea tensiunii de ieire. Se poate
observa din figura 3.18 c nivelul de 1 logic este acum mai mic dect tensiunea de alimentare.
Diferena este tensiunea de prag a tranzistorului de sarcin.
Cnd tensiunea aplicat pe intrare depete tensiunea de prag a tranzistorului
comutator, acesta se va deschide i va funciona iniial n zona de saturaie, deoarece
tensiunea dren-surs este mare n comparaie cu tensiunea poart-surs. Dependena tensiunii
de ieire fa de tensiunea de intrare este liniar.
Pentru un nivel de 0 logic ct mai mic i o caracteristic ct mai abrupt trebuie s
existe o diferen mare ntre formele geometrice ale celor dou tranzistoare MOS: tranzistorul
comutator trebuie s aib un canal de lungime mic, dar de lime mare, iar tranzistorul de
sarcin exact invers. Aceast condiie constituie o dificultate tehnologic n realizarea acestor
structuri. Dar cel mai mare dezavantaj l reprezint consumul permanent de la sursa de
alimentare atunci cnd ieirea este n 0 logic, consum care poate atinge valori importante la
densiti mari de integrare pe cip.
Dac toate tranzistoarele folosite sunt cu canal indus de tip p, atunci structura realizat
este o structur PMOS. Dei structurile PMOS se fabricau mai uor, s-a renunat repede la
ele datorit timpilor mari de propagare i a dificultilor de interfaare cu alte familii logice.
3.5 Structura CMOS 41
3.5 Structura CMOS
O poart logic CMOS (Complementary-symmetry MOS) are un numr de
tranzistoare MOS cu canal indus de tip n egal cu numrul de tranzistoare MOS cu canal indus
de tip p. Structura inversorului CMOS i caracteristicile de transfer i de curent sunt
reprezentate n figura 3.19.
Cele dou tranzistoare ale inversorului CMOS funcioneaz n contratimp, pentru fiecare
din cele dou nivele logice unul dintre tranzistoare fiind blocat, iar cellalt n conducie (de
fapt, la limita de conducie). Excursia semnalului logic la ieire este cuprins ntre 0V i
nivelul tensiunii de alimentare, curentul consumat de la surs n regim static este practic nul,
pragul de basculare a strii logice este situat la jumtatea tensiunii de alimentare, iar
fronturile semnalului de ieire sunt egale datorit simetriei. Toate acestea fac din structura
CMOS o familie logic cu caracteristici ideale, ea fiind structura de baz pentru tehnologia
actual de circuite integrate numerice.
Dac tensiunea aplicat pe intrarea inversorului CMOS este mai mic dect tensiunea
de prag a tranzistorului T
1
, adic
TN in
V V , atunci T
1
este blocat i T
2
este n conducie
liniar, pentru c tensiunea surs-dren a lui T
2
este mic. Ne aflm n zona I a caracteristicii
de transfer, iar tensiunea de ieire este
+
V V
out
, deoarece rezistena echivalent a
tranzistorului blocat este cu peste 4 ordine de mrime mai mare dect rezistena echivalent
a tranzistorului aflat n conducie.
Dac
TP out in TN
V V V V < , atunci tranzistorul T
1
este saturat (tensiunea dren -
surs este mare), iar T
2
este n conducie liniar (tensiunea surs-dren este mic). Ne aflm
.

V
+
= 15V
V
out
V
in
T
1
T
2


Caracteristici ideale:
- nivele logice
- consum
- prag de basculare
- fronturi
.
.
Fig. 3.19 Caracteristicile inversorului CMOS
42 3 STRUCTURI DE CIRCUITE NUMERICE
acum n zona II a caracteristicii de transfer. Cum am stabilit valoarea tensiunii de intrare
care separ zona II de zona III? La grania dintre cele dou zone tranzistorul T
2
trece din
conducie liniar n saturaie i
TP GS DS
V V V = . Din relaiile lui Kirchhoff pentru
circuitul din figura 3.19 rezult:
DS out
V V V =
+
i
GS in
V V V + =
+
. Prin substituie rezult:
TP out TP GS GS out DS GS out in
V V V V V V V V V V = + = + = .
Dac
TN out in TP out
V V V V V + < , atunci ambele tranzistoare sunt saturate (tensiunile
dren-surs ale lor, luate n modul, sunt mari). Ne aflm n zona III, rezistena de la V
+
la
mas este minim i n consecin consumul de curent de la sursa de alimentare este maxim,
dup cum se poate observa i pe caracteristica de curent din figura 3.19. Tensiunea de
intrare care separ zona III de zona IV se calculeaz la fel ca mai sus. Acum tranzistorul T
1
trece din saturaie n conducie liniar i
TN GS DS
V V V = . Dar
DS out
V V = i
GS in
V V = , i
fcnd substituia rezult:
TN out TN DS in
V V V V V + = + = .
Dac
TP in TN out
V V V V V < +
+
, atunci ne aflm n zona IV, tranzistorul T
1
este
n conducie liniar (tensiunea dren-surs este mic), iar tranzistorul T
2
este saturat
(tensiunea surs-dren este mare). Tensiunea de intrare care separ zona IV de zona V este
dat de relaia
TP in
V V V =
+
. Din considerente de simetrie, cele dou tranzistoare se
realizeaz astfel nct
TP TN
V V .
Pentru o tensiune de intrare
TP in
V V V >
+
ne situm n zona V, tranzistorul T
1
este
n conducie liniar iar tranzistorul T
2
este blocat. Tensiunea de ieire este 0
out
V , din
aceleai motive discutate la zona I. Se observ c n zonele I i V consumul de curent de la
surs este practic nul, deoarece unul din cele dou tranzistoare este blocat.
Nivelele logice de ieire i intrare garantate prin standard sunt definite la fel ca la
structurile TTL:
-
IL
V , nivelul de tensiune necesar pentru a avea 0 logic la intrare. Aceast valoare
trebuie s nu depeasc o valoare maxim garantat:
+
= V V V
ILMAX IL
% 30 .
-
IH
V , nivelul de tensiune necesar pentru a avea 1 logic la intrare. Aceast valoare
trebuie s depeasc o valoare minim garantat:
+
= V V V
IHMIN IH
70% .
-
OL
V , nivelul de tensiune de la ieire n starea 0 logic. Aceast valoare trebuie s fie
mai mic dect o valoare maxim garantat: V 05 , 0 =
OLMAX OL
V V .
-
OH
V , nivelul de tensiune de la ieire n starea 1 logic. Aceast valoare trebuie s fie
mai mare dect o valoare minim garantat: V 05 , 0 =
+
V V V
OHMIN OH
.
Se observ c nivelele logice depind de tensiunea de alimentare
+
V , care poate varia
ntre anumite limite. Marginea de zgomot n curent continuu garantat pentru 0 logic este
+
= V V V M
OLMAX ILMAX L
% 30 , iar marginea de zgomot n curent continuu garantat pentru
1 logic este
+ + +
= = V V V V V M
IHMIN OHMIN H
% 30 % 70 . Structura fiind simetric, cele
dou margini de zgomot garantate sunt de
+
V % 30 , dar n realitate ele se apropie pn la
+
V % 45 ([Ardelean, 1986]).
3.5 Structura CMOS 43

Fig. 3.20 Caracteristicile inversorului CMOS pentru 4 tensiuni de alimentare
Forma caracteristicii de transfer a inversorului CMOS depinde de tensiunea de
alimentare. Modificarea tensiunii de alimentare determin modificarea regiunilor II i IV,
aa cum se poate vedea n figura 3.20. Pentru o funcionare corect a circuitului sunt absolut
necesare regiunile I i V, deci tensiunea minim de alimentare este de circa 3V, dac
V V V
TP TN
5 , 1 . n figura 3.20 sunt reprezentate caracteristicile de transfer i de curent
pentru 4 tensiuni de alimentare tipice : 3V, 5V, 10V i 15V.
Tensiunea maxim este cea suportat de tranzistoarele din structur i poate atinge
18V sau 20V la seria 4000. Evident c aceasta este o valoare limit absolut care nu trebuie
depit dac nu dorim degradarea performanelor sau chiar distrugerea circuitului integrat.
n mod normal tensiunile de alimentare uzuale au valori mai mici (5V, 12V sau 15V).
Consumul de curent de la surs depinde de tensiunea de alimentare i de frecvena de
comutare a porii, deoarece el apare numai la modificarea valorii logice a ieirii. Dar
contribuia esenial n evaluarea consumului total de putere este sarcina de la ieirea porii,
care este format din capacitatea de intrare a circuitelor comandate, din capacitatea de ieire
a inversorului CMOS analizat i din capacitatea interconexiunilor, toate distribuite i
neliniare. Aceast capacitate de sarcin, notat cu
L
C , se ncarc prin T
2
, la o tranziie de la
0 la 1 logic a ieirii i se descarc prin T
1
la cealalt tranziie, de la 1 la 0 logic a ieirii.
Puterea disipat n acest caz se numete putere disipat n regim dinamic. Variaia de
tensiune pe capacitatea
L
C n timpul unei tranziii este
+
V , deci sarcina electric care este
vehiculat prin
L
C este
+
V C
L
. Energia total folosit ntr-o tranziie este produsul dintre
44 3 STRUCTURI DE CIRCUITE NUMERICE
tensiune i sarcin, adic
2
+
V C
L
. Dac notm cu f frecvena tranziiilor, atunci puterea
disipat total n regim dinamic este:
f V C P
L D
=
+
2
Puterea disipat medie a structurilor CMOS este mult mai mic dect a structurilor
TTL la frecvene mici i medii (pn la 1-10 MHz), dar la frecvene mari cele dou familii
logice au puteri disipate comparabile ([Cupcea,1999]).
Dac ncercm s trasm caracteristica de transfer a unei pori CMOS reale vom
constata c tranziia tensiunii la ieire se face brusc, indiferent de tensiunea de alimentare.
Reprezentarea din figura 3.21 explic aceast comportare a ieirii. Observm c ntre nodul
4 al circuitului, care este ieirea porii I-NU cu 2 intrri, i nodul 7, care este ieirea
efectiv a porii integrate, s-au intercalat 2 inversoare CMOS. Ele formeaz dou etaje de
separare (buffer) care asigur meninerea zonei de tranziie n limitele impuse prin
standard, simetria ieirii i micorarea timpului de propagare prin poart (rezistenele de
ieire care ncarc capacitatea de sarcin au valorile minime, date de existena unui singur
tranzistor spre mas sau spre
+
V ).
Comportamentul ieirii este preponderent rezistiv. Un tranzistor aflat n conducie are
o rezisten echivalent mai mic de 1K, n timp ce un tranzistor aflat n blocare are mai
mult de 10M. Din acest motiv structurile CMOS alimentate la o tensiune de 5V permit
fr probleme scurtcircuitarea ieirii la mas sau la borna + a tensiunii de alimentare.
Chiar i pentru tensiuni de 10V scurtcircuitele accidentale (cteva secunde) nu pun n
pericol circuitul integrat. Tranzistoarele de ieire limiteaz curentul, dar la tensiuni mari de
alimentare crete mult puterea disipat de canalul de ieire i circuitul integrat se poate
distruge prin ambalare termic. Aceast rezisten relativ mare de ieire are ns
dezavantajul c produce o sensibilitate crescut la sarcini capacitive de ieire.
V
+
1
2
3
4
5
0
6 7
.
Fig. 3.21 Structura CMOS a porii I-NU cu 2 intrri
3.5 Structura CMOS 45
Curentul continuu de intrare ntr-o structur CMOS este neglijabil i nu exist din
acest punct de vedere restricii teoretice de fan-out. Trebuie s avem ns n vedere c
fiecare nou intrare CMOS adaug o capacitate suplimentar de 5-15 pF capacitii de
sarcin. Efectul const n creterea duratei fronturilor semnalelor de ieire i a timpului de
propagare prin poart.
Circuitele seriei 4000 sunt prevzute cu o reea de protecie contra descrcrilor
electrostatice. Poarta unui circuit CMOS este complet izolat de substrat prin dielectricul
capacitorului poart-substrat, care are o grosime de circa 1000 . Chiar i o surs de
tensiuni electrostatice poate genera o tensiune mare pe poart, care s produc distrugerea
ireversibil a stratului izolator prin strpungere. Figura 3.22 arat cum se face protecia
intrrii la inversorul CMOS din seria 4000. Diodele de tip D
1
i D
2
se pot deschide fie n
conducie direct, fie n conducie invers, prin efect Zener. Dioda de tip D
1
are o tensiune
de strpungere n domeniul 3050V, iar dioda de tip D
2
are tensiunea de strpungere n
domeniul 3040V. R este o rezisten distribuit de circa 1,5K care permite limitarea
curentului prin diode. Curentul maxim permis prin diode este de 10mA, iar protecia
oxidului de poart se face pn la tensiuni electrostatice de circa 4KV (de aici i numele
seriei 4000).
Folosirea circuitelor CMOS n zona valorilor limit absolute este riscant i datorit
faptului c exist posibilitatea amorsrii unui efect parazit de tiristor, fenomen cunoscut sub
denumirea de latch-up (agare). Jonciunile pn care rezult la realizarea unui inversor
CMOS genereaz doi tranzistori bipolari parazii, care formeaz o structur echivalent de
tiristor. n anumite condiii tiristorul parazit poate amorsa (tensiune mare de alimentare,
ncrcare capacitiv mare, zgomot) i exist riscul distrugerii circuitului. S-a demonstrat
ns c, n unele situaii, fenomenul de latch-up ar putea fi utilizat pentru punerea n
eviden a unor defecte de ntrerupere ale traseelor de alimentare din circuit. Aceste defecte
nu pot fi descoperite prin alte metode de testare, ele fiind n permanen mascate de
rezistenele de cteva sute de ohmi ale substratului. Rezultatele testului conin ns un
anumit grad de incertitudine pentru c, pe de o parte, amorsarea tiristorului parazit depinde
de o serie de factori care nu sunt ntotdeauna repetabili, iar pe de alt parte, productorii de
circuite integrate se strduiesc s mbunteasc permanent imunitatea la latch-up a
circuitelor fabricate. Evidenierea din timp a acestor trasee ntrerupte este important pentru
utilizatori, pentru c altfel, dei circuitele funcioneaz aparent normal, poate apare oricnd
fenomenul de latch-up n aplicaia utilizatorului ([Popa, 1996]).
.
V
+
V
in
T
1
T
2
D
1
D
1
V
out
D
1
D
2
D
2
D
2
R
T
3
T
4
T
5
T
6
Fig. 3.22 Circuitul de protecie a intrrii la seria CMOS 4000
46 3 STRUCTURI DE CIRCUITE NUMERICE
3.6 Structuri CMOS specifice
Dintre structurile CMOS specifice vom prezenta porile care au ieiri cu drena n gol,
porile cu ieiri n trei stri i porile de transmisie. Acestea din urm permit transmiterea
unor semnale analogice, cerin imposibil de realizat cu structuri TTL.
Structurile CMOS care au ieirea cu drena n gol se obin prin eliminarea
tranzistorului MOS cu canal de tip p din etajul de ieire. Rmne numai tranzistorul MOS cu
canal de tip n, care poate s comande n general un curent important de sarcin. Aceste
structuri pot comanda direct diferite elemente de acionare din unele instalaii de automatizare
(bec, releu, triac, motor etc.).
Conectarea n paralel a ieirilor unor pori cu drena n gol genereaz funcia logic SAU
cablat, spre deosebire de funcia I cablat ntlnit la structurile TTL. Figura 3.23 sugereaz c
denumirea SAU-NU cablat ar fi fost poate mai potrivit.
Rezistena de dren se calculeaz la fel ca la structurile TTL, innd seama de numrul
de pori cu drena n gol i de numrul de pori comandate. Frecvena maxim este redus
pentru c i aici ncrcarea capacitii de sarcin se face prin rezistena de polarizare a drenei,
care are valori mari.
Inversorul cu ieiri n 3 stri are structura prezentat n figura 3.24. Dac intrarea E
(Enable) este pe nivel logic 1, atunci tranzistorul T
4
este n conducie (tensiunea poart-
surs este egal cu tensiunea de alimentare), iar T
1
este i el n conducie (tensiunea surs-
poart este egal cu tensiunea de alimentare). Rezistenele echivalente ale celor dou
tranzistoare sunt foarte mici i structura funcioneaz ca un inversor: 1 logic pe intrare
determin conducia lui T
3
i blocarea lui T
2
, deci ieirea va fi la 0 logic, iar 0 logic pe
intrare determin blocarea lui T
3
i conducia lui T
2
, deci ieirea va fi pe 1 logic.
Dac intrarea E trece n 0 logic, atunci tranzistoarele T
1
i T
4
se blocheaz, iar ieirea
va trece n starea de nalt impedan (high Z), adic va avea o rezisten foarte mare att
fa de mas, ct i fa de tensiunea de alimentare. Simularea PSPICE din figura 3.24
ilustreaz acest comportament, starea de nalt impedan aprnd ca un nivel logic
intermediar necunoscut. Se poate observa i existena timpului de propagare prin poart,
semnalul inversat la ieire fiind uor ntrziat fa de semnalul aplicat la intrare.
Poarta de transmisie a semnalelor analogice are structura prezentat n figura 3.25
i este un nou tip de comutator folosit n realizarea unui numr mare de circuite integrate
CMOS (multiplexoare-demultiplexoare de semnale analogice i numerice, circuite de
eantionare i meninere, comutatoare electronice etc.).
V
+
R
D
*
*
A
B
Y
*
A
B
Y
A
B
C
D
A
.
B +C
.
D
Fig. 3.23 Poarta I-NU cu 2 intrri cu drena n gol i configuraia SAU cablat
3.6 Structuri CMOS specifice 47

V
+
T
4
T
2
T
1
T
3
E
Intrare Ieire

Fig. 3.24 Structura i funcionarea inversorului CMOS cu 3 stri

V
+
T
2
T
1
E
Intrare Ieire
.

Fig. 3.25 Structura i funcionarea porii de transmisie CMOS
Dac intrarea E (Enable) este n 1 logic, atunci tensiunea pe poarta tranzistorului T
1
este tensiunea de alimentare, iar tensiunea pe poarta lui T
2
este nul i comutatorul este
deschis. n situaia n care tensiunea la intrare este mai mare dect cea de la ieire, T
1
este
blocat, iar T
2
permite trecerea curentului de la surs la dren. Invers, dac tensiunea la
intrare este mai mic, atunci T
2
este blocat, iar curentul trece de la drena la sursa lui T
1
.
Dac ns E este n 0 logic, atunci cele dou tranzistoare sunt blocate i ieirea este
complet izolat de intrare. Putem spune c ieirea este n starea de nalt impedan.
Pentru o funcionare corect a tranzistoarelor, tensiunea aplicat la intrare trebuie s
fie mai mare dect tensiunea de polarizare a substratului (potenialul masei), i mai mic
dect tensiunea de alimentare, pentru a se evita deschiderea diodelor fa de substrat a
tranzistoarelor respective. Simularea analogic din figura 3.25 arat funcionarea circuitului
pentru un semnal sinusoidal de intrare de 10KHz i amplitudine de 2,5V, care variaz ntre
mas i tensiunea de alimentare de +5V.
Se observ c, datorit interschimbabilitii funcionale dintre surs i dren,
semnalul poate fi transmis n ambele sensuri: ori de la intrare la ieire, ori de la ieire la
intrare. De aici rezult i denumirea de comutator bidirecional.
48 3 STRUCTURI DE CIRCUITE NUMERICE
Nu am discutat aici despre porile trigger Schmitt n structur CMOS pentru c ele
au o funcionare similar cu cele realizate n tehnologie TTL. De data aceasta histerezisul
depinde ns de tensiunea de alimentare.
3.7 Alte grupe ale familiei logice CMOS
Primul succes comercial al structurilor CMOS a fost seria 4000, despre care am
discutat pn acum. Dezavantajul major al acestor circuite este timpul mare de propagare,
de peste zece ori mai mare dect la structurile TTL standard. Tensiunile de alimentare mai
mari micoreaz timpul de propagare i mresc marginea de zgomot de curent continuu, dar
determin o cretere a consumului mediu pe poart.
Circuitele HC (High-speed CMOS) i HCT (High-speed CMOS, TTL compatible)
au timpi de propagare comparabili cu cei ai structurilor TTL standard i au ieiri care pot
furniza cureni mai mari comparativ cu circuitele din seria 4000 (circa 8 mA). Seria HC este
folosit numai n sisteme cu circuite CMOS, n timp ce intrrile seriei HCT sunt proiectate
pentru a recunoate nivele TTL (tensiunile prag ale tranzistoarelor de pe intrri mai mici).
Ulterior au aprut circuitele AC (Advanced CMOS) i ACT (Advanced CMOS,
TTL compatible), foarte rapide, comparabile din acest punct de vedere cu ALS TTL.
Curenii oferii la ieiri sunt mari (circa 12 mA), consumul este de dou ori mai mic dect la
HC/HCT, iar compatibilitatea seriei ACT cu familia TTL se face exact ca la HCT.
Circuitele AC i ACT au nivelele logice ale intrrilor diferite, dar caracteristicile de ieire
rmn identice.
Evident c au aprut i versiuni hibride cu performane intermediare ntre cele dou
grupe de mai sus. Este vorba de circuitele AHC (Advanced High-speed CMOS) i respectiv
AHCT (Advanced High-speed CMOS, TTL compatible). Ele sunt de circa dou ori mai
rapide dect circuitele din seriile HC/HCT i consum de dou ori mai puin.
Variaia permis a tensiunii de alimentare pentru toate aceste circuite este mult mai
mic dect la seria 4000. Ea poate varia de la 2 la 6V, dar tensiunea uzual de alimentare
este de 5V, mai ales atunci cnd circuitele CMOS se interfaeaz cu diferite circuite TTL.
Am vzut mai nainte c puterea disipat n regim dinamic este proporional cu ptratul
tensiunii de alimentare. Prin urmare, o reducere semnificativ a puterii disipate se poate
obine prin micorarea tensiunii de alimentare. Este ideea folosit la realizarea seriilor
CMOS de mic tensiune LV (Low Voltage). Pentru a pstra compatibilitatea cu nivelele
logice TTL, toate aceste circuite folosesc tensiuni de alimentare cuprinse ntre 2,7V i 3,6V,
dar 3,3V este o tensiune uzual.
Circuitele LV au performane comparabile cu cele din seriile 74HC i 74HCT, dar
consumul de curent este de 4 ori mai mic, fiind de circa 20 A pe poart. Numai circuitele
din seria LVC au un consum mai mic. Timpul de propagare este, totui, ceva mai mic dect
la seriile 74HC/HCT.
Seria LVC (Low Voltage CMOS) este mult mai rapid dect LV, fiind comparabil
din acest punct de vedere cu ALS TTL. Ieirea poate furniza un curent de 24mA n orice
stare logic, dei tranzistoarele din etajul de ieire sunt tranzistoare MOS. Consumul de
curent este de numai 10 A pe poart, cel mai mic dintre toate grupele familiei logice
CMOS. Unele pori din seria LVC conin un circuit suplimentar, care menine ultima
3.8 Structura BiCMOS 49
valoare logic cunoscut a intrrii pn la modificarea ei. Se poate renuna n acest caz la
regula de a conecta intrrile CMOS nefolosite la un anumit nivel logic. Acest circuit de
reinere a valorii de pe magistral (Bus Hold) se compune din dou inversoare conectate
anti-paralel i o rezisten. Pentru o funcionare normal a acestui circuit se specific i un
curent de intrare de meninere, de ordinul sutelor de A.
Cele mai bune performane de vitez le obin circuitele ALVC (Advanced Low
Voltage CMOS) care sunt mai rapide dect Schottky TTL la un consum de numai 40A pe
poart. Ieirea poate furniza un curent de 24mA n orice stare logic.
3.8 Structura BiCMOS
Circuitele BiCMOS mbin avantajele tehnologiei bipolare (vitez mare, curent mare
de ieire, protecie ESD (ElectroStatic Discharge)) cu avantajele tehnologiei CMOS
(consum redus, densitate mare de integrare).
Tranzistoarele de intrare sunt tranzistoare MOS cu o tensiune prag de circa 1,5V, iar
tranzistoarele de ieire sunt bipolare. Astfel se asigur o excursie a tensiunii la ieire mai mic
dect la structurile CMOS, deci puterea consumat pentru ncrcarea/descrcarea capacitii de
sarcin este redus. Pe de alt parte, tranzistoarele bipolare se blocheaz mai rapid dect
tranzistoarele MOS, deci se micoreaz consumul de curent de la sursa de alimentare.
Circuitele din seria LVT (Low Voltage Technology) se apropie de viteza circuitelor
Schottky TTL. Curenii de ieire pot fi foarte mari (64mA pentru 0 logic i 32mA pentru 1
logic la ieire). Acest lucru se realizeaz prin introducerea unor tranzistoare bipolare n
paralel cu tranzistoarele MOS din etajul de ieire. Consumul de curent variaz n funcie de
nivelul logic de la ieire: 5mA pentru 0 logic i 200 A pentru 1 logic.
Schema simplificat din figura 3.26 prezint structura parial a unui inversor din seria
ABT (Advanced BiCMOS Technology). Dioda i tranzistorul bipolar din circuitul de intrare
reduc tensiunea de alimentare a inversorului CMOS, pentru a asigura comanda lui cu nivele
TTL. Celelalte tranzistoare introduc o reacie care genereaz un histerezis de circa 100mV.
Circuitele din seria ALB (Advanced Low-voltage BiCMOS) sunt cele mai rapide,
avnd viteze comparabile cu seria AS TTL. Curentul maxim de ieire este 25mA pentru
ambele nivele logice, iar consumul este de 5mA pentru 0 logic i 800 A pentru 1 logic.
V
cc
V
in
V
out
V
T
= 1,5 V
V
IHmin
= 2 V
V
ILMAX
= 0,8 V
Fig. 3.26 Structura parial a unui inversor BiCMOS
50 3 STRUCTURI DE CIRCUITE NUMERICE
Probleme
3.1 S se calculeze valoarea maxim a rezistenei ce poate fi conectat n circuitul din figur
pentru ca poarta TTL-LS s interpreteze corect nivelul de 0 logic la intrare. Valoarea lui
ILMAX
I pentru seria LS este 0,4mA.
R
([Murean, 1996])
3.2 S se calculeze care este rezistena de pull-up necesar unei pori TTL standard cu
colectorul n gol, care s furnizeze o tensiune minim
OH
V de 2,4V la un curent de
sarcin de 500A. Care este curentul disponibil pentru comanda altor pori, n limitele
fan-out-ului cunoscut? Care este avantajul unei valori relativ mari pentru rezistena de
pull-up? Dar a unei valori relativ mici? Se d A I
OHMAX
250 = .
([Baumgartner, 1985])
3.3 Dou pori cu colector n gol sunt conectate ca n figur. Caracteristicile de intrare ale
porilor TTL sunt cele cunoscute din standard, iar caracteristicile de ieire ale porilor cu
colector n gol sunt: A I
OHMAX
100 = , V V
OLMAX
4 , 0 = , mA I
OLMAX
16 = . Se cere :
a) s se scrie expresia funciei de ieire ;
b) s se dimensioneze rezistena R, astfel nct marginea de zgomot n starea 1
logic s fie mai mare de 1V ;
c) marginea de zgomot n starea 0 logic.
Poarta cu intrrile A i B realizeaz funcia SAU EXCLUSIV, iar V
CC
= +5V.
V
CC
R
*
A
B
C
D
f (A, B, C, D)
.
.
.
n = 2 N = 8
*
([tefan, 2000])
3.4 Rezolvai din nou problema 3.3, nlocuind cele N = 8 pori TTL standard cu pori
CMOS din seria 4000. Tensiunea de alimentare nu se modific.
3.5 Verificai dac o poart CMOS din seria 4000 poate comanda corect o poart TTL
standard, i invers, dac poarta TTL standard poate comanda o poart CMOS din seria
4000. Dac rspunsul este negativ propunei, totui, o soluie de interfaare.
3.6 Explicai n ce situaie un circuit integrat CMOS din seria 4000 poate s funcioneze n
lipsa tensiunii de alimentare. Care sunt riscurile unei astfel de situaii i ce msuri de
prevenire recomandai ?
Probleme 51
3.7 Care este marginea de zgomot asigurat de conexiunea din figur? Porile sunt TTL
standard.
([tefan, 2000])
3.8 Analizai circuitul de mai jos, tiind c porile folosite sunt TTL standard. Modificai
circuitul pentru a elimina erorile de proiectare i pentru a realiza totui funcia dorit de
proiectant.
CC
V
R
A
B
C
D
f (A, B, C, D)
3.9 Proiectai un circuit pentru interfaarea unor circuite CMOS din seria 4000, alimentate
ntre +10V i 5V, cu circuite TTL alimentate ntre +5V i 0V. Circuitul conine de fapt
dou subcircuite care asigur transferul informaiei n ambele sensuri.
3.10 Proiectai un circuit pentru comanda unui LED folosind o poart TTL standard, iar pe
urm o poart CMOS din seria 4000. Tensiunea de alimentare este de 5V, iar valoarea
impus a curentului prin LED este de 10mA. Se consider V V
F
4 , 2 = .
3.11 S se determine puterea disipat de inversorul CMOS la frecvenele de 0,1MHz i
10MHz, dac capacitatea parazit de ieire este de 50pF, iar capacitatea parazit total a
sarcinii este de 20pF, n cazul n care durata fronturilor este redus.
([Murean, 1996])
3.12 S se determine puterea disipat total a circuitului din figur n dou cazuri: a)folosind
pori LS-TTL ; b) folosind pori HC. Considerm o capacitate de intrare de 3pF pentru
o poart TTL i de 7pF pentru o poart CMOS. Considerm c o poart LS are o
capacitate echivalent disipativ de 20pF. Exist i o capacitate parazit suplimentar
de 20pF, datorit traseelor de conexiuni. Intrrile W, X, Y i Z rmn mereu la nivel
logic 1. Alte eventuale informaii necesare se gsesc n datele de catalog. La ce
frecven circuitele TTL ajung s disipe mai puin dect circuitele CMOS?
A
W
X
Y
Z
([Wakerly, 1990])
52 3 STRUCTURI DE CIRCUITE NUMERICE
3.13 Realizai o interfa TTL CMOS alimentat la +10V, folosind un circuit cu colector n
gol ( A I
OHMAX
250 = ). S se calculeze :
a) valoarea rezistenei de colector, dac capacitatea total de sarcin este de 20pF, iar
timpul de cretere trebuie s fie de 50ns;
b) care este curentul
OL
I care trebuie vehiculat prin poart ;
c) marginile de zgomot n cele dou stri logice.
([Baumgartner, 1985])
3.14 Ca i structurile TTL, structurile CMOS pot realiza dou nivele de logic folosind un
singur "nivel" de tranzistoare. Circuitul din stnga figurii de mai jos este o structur
CMOS care implementeaz poarta logic I-SAU-NU. Analizai structura i
funcionarea circuitului. Artai ce poart logic implementeaz circuitul din dreapta
figurii i explicai funcionarea lui, folosind eventual un tabel de adevr.
V
+
A
C
D
B
V
+
A
C
D
B
Y Y
([Wakerly, 1990])