Capitolul 4

90




CAPI TOLUL 4


Circuite logice combinaionale

Circuitele logice combinaionale (c.l.c.) sunt circuite fr memorie
(independente de propriile stri anterioare), caracterizate prin faptul c semnalele de
ieire sunt combinaii logice ale semnalelor de intrare, existnd numai atta timp ct
acestea din urm exist.
Schema bloc a unui circuit logic combinaional este dat n fig. 4.1, iar
funciile de ieire ale acestuia pot fi scrise sub forma:
y
k
= y
k
(x
1
, x
2
, ... , x
n
), (4.1)
cu k = 1, 2, ... , m.








Fig. 4.1. Schema bloc a unui c.l.c.

Independena fa de timp a relaiilor 4.1 ar putea fi interpretat ca un rspuns
instantaneu i simultan al ieirilor circuitului logic combinaional la o modificare
simultan a intrrilor acestuia.
n realitate, situaia este puin mai complicat.
innd seama de faptul c un c.l.c. reprezint un ansamblu de pori logice
elementare interconectate ntre ele n diverse moduri, astfel nct informaiile
prezente la intrri parcurg, de regul, n drumul lor ctre ieiri, un numr variabil
de pori logice elementare, rezult c efectul modificrii valorilor logice ale
intrrilor c.l.c. se propag ctre ieiri n intervale de timp diferite, ntotdeauna
multipli de t
pd
.
Presupunnd c cea mai scurt cale intrare-ieire parcurge a pori, iar cea mai
lung b pori, nseamn c vectorul ieirilor va ncepe s varieze la un interval
de timp at
pd
dup modificarea vectorului de intrare i se va stabiliza abia dup un
interval de timp bt
pd
de la momentul respectiv.
Prin urmare, n intervalul (b-a)t
pd
, vectorul de ieire nregistreaz variaii
neconforme cu relaia 4.1, cunoscute sub denumirea de hazard combinaional sau
hazard logic.
Eliminarea inconvenientelor pe care le implic hazardul logic poate fi realizat
numai printr-o proiectare riguroas care const fie n asigurarea unor ntrzieri
.
.
.


C. L. C.


x
1

x
2

x
n

y
1

y
2

y
m

.
.
.
.
.
.

Circuite logice combinaionale


91

egale pe toate cile intrare-ieire, fie prin citirea informaiilor de la ieirea
circuitului numai dup terminarea intervalului (b-a)t
pd
, corespunztor procesului
tranzitoriu.


4.1. Analiza i sinteza circuitelor logice combinaionale
n legtur cu circuitele logice combinaionale, se pun de regul dou
probleme importante i anume: analiza i sinteza c.l.c.


4.1.1. Analiza circuitelor logice combinaionale
Analiza c.l.c. pornete de la schema logic cunoscut a circuitului i
urmrete stabilirea modului de funcionare a acestuia, fie prin construirea tabelului
de funcionare, fie prin scrierea formei analitice a funciei de ieire.
Spre exemplu, pornind de la schema logic a unui c.l.c. simplu, fig. 4.2,
deducem din aproape n aproape, urmrind transformrile semnalelor de intrare,
expresia analitic a funciei de ieire:
B A B A Y + = (4.2)








Fig. 4.2. Schema logic a unui XOR

Construirea tabelului de funcionare este acum extrem de simpl i urmeaz
paii prezentai n coloanele tabelului 4.1.

Tab. 4.1. Tabelul de funcionare al c.l.c. din fig. 4.2

B A
B A B A B A B A B A Y + =
0 0 1 1 0 0 0
0 1 1 0 0 1 1
1 0 0 1 1 0 1
1 1 0 0 0 0 0

Recunoatem funcia de ieire i tabelul de funcionare al circuitului SAU-
EXCLUSIV (XOR).

A
B
A

B
B A B A Y + =

B A

B A
Capitolul 4


92


4.1.2. Sinteza circuitelor logice combinaionale
Sinteza c.l.c. pornete de la funcia pe care trebuie s o ndeplineasc
circuitul i i propune obinerea unei variante (minimale) a structurii acestuia.
Etapele sintezei sunt: definirea funciei (funciilor) de ieire, minimizarea i,
n final, desenarea schemei circuitului.
Dup modul n care este scris funcia, implementarea se poate face n
diverse variante dintre care menionm:
a) cu orice combinaie de circuite logice elementare;
b) numai cu circuite NAND;
c) numai cu circuite NOR.
Spre exemplu, considernd funcia:
B A Y = (4.3)
i tabelul ei de funcionare, tab. 4.2, ne propunem s realizm sinteza circuitului
corespunztor n mai multe variante.

Tab. 4.2. Tabelul de adevr al funciei XOR

B A Y
0 0 0
0 1 1
1 0 1
1 1 0

a) Sinteza utiliznd mai multe tipuri de circuite logice elementare
Pornind de la tab. 4.2, observm c forma canonic disjunctiv (FCD) a
funciei este cea exprimat de relaia 4.2. Fiind o form deja minimal,
implementarea ei conduce la circuitul din fig. 4.2.
Procednd similar, dar utiliznd forma canonic conjunctiv (FCC), obinem:
( ) ( ) B A B A Y + + = , (4.4)
care n urma implementrii conduce la circuitul din fig. 4.3.









Fig. 4.3. O alt variant de implementare a XOR-ului

A
B
A+B
B A+
A

B
( ) ( ) B A B A Y + + =
Circuite logice combinaionale


93

b) Sinteza numai cu pori NAND
Aplicnd De Morgan asupra FCD, rel. 4.2, obinem:
( ) ( ) B A B A B A B A Y = + = , (4.5)
a crei implementare poate fi realizat numai cu NAND-uri i conduce la circuitul
din fig. 4.4.















Fig. 4.4. Implementarea XOR-ului numai cu NAND-uri

c) Sinteza numai cu pori NOR
Aplicnd De Morgan asupra FCC, rel. 4.4, obinem:
( ) ( ) ( ) ( ) B A B A B A B A Y + + + = + + = , (4.6)
a crei implementare poate fi fcut numai cu NOR-uri i conduce la circuitul din
fig. 4.5.











Fig. 4.5. Implementarea XOR-ului numai cu NOR-uri

n cele ce urmeaz, ne propunem prezentarea sintezei celor mai importante
circuite logice combinaionale utilizate n electronica digital.




A
B
Y
+Vcc
A
B
Y
Capitolul 4


94


4.2. Detectorul de paritate
Detectorul de paritate este un circuit logic combinaional care are rolul de a
determina paritatea sau imparitatea numrului de variabile de intrare egale cu 1
logic. El are la baz unele proprieti ale funciei SAU-EXCLUSIV (XOR).
Din motive legate de simplitatea expunerii, vom considera pentru nceput
poarta XOR cu dou intrri, fig. 4.6.




Fig. 4.6. Poarta logic XOR

Dup cum se poate observa din tabelul de adevr al funciei XOR de 2
variabile, tab. 4.2, la ieirea circuitului din fig. 4.6 se obine 1 logic cnd intrrile
sunt diferite (01 sau 10, deci un numr impar de intrri este 1 logic) i 0 logic - cnd
intrrile coincid (00 sau 11, deci un numr par de intrri este1 logic).
Spunem c circuitul XOR cu dou intrri este un detector de paritate impar,
sau, mai simplu, un detector de imparitate.

Prezentm n continuare cteva proprieti ale funciei logice XOR, care
urmeaz a fi folosite la sinteza detectorului de imparitate cu mai multe intrri.

Proprietatea nr. 1 (asociativitatea funciei XOR):
. (4.7)
Demonstraie:






Proprietatea nr. 2 (oricare ar fi numrul de intrri al unei pori XOR, ieirea
Y=1/0 dac un numr impar/par de variabile de intrare este egal cu 1):

; (4.8)


. (4.9)

Demonstraia se bazeaz pe tabelul de adevr al funciei XOR, tab. 4.2.
Pentru o mai bun edificare asupra acestei proprieti, pot fi construite tabeluri
de adevr ale funciei XOR cu 3 i 4 variabile (v. tab. 4.3).

Proprietatea nr. 3 (utilizarea XOR-ului ca circuit inversor/neinversor
comandat):
; (4.10)
. (4.11)
Ilustrarea relaiilor 4.10 i 4.11 este prezentat n fig. 4.7 a i b, care cumulate,
conduc la schema circuitului inversor / neinversor comandat din fig. 4.7 c.

A
B
B A B A B A Y + = =

C) (B A C B) (A Y = =
( ) ( )
. C) (B A C) (B A C) (B A
C) B C (B A ) C B (BC A C B A C B A C B A ABC
... C B A B A C B A B A C ) B A B A ( C B) (A Y
= +
= + + + = + + + =
= = + + + = + = =
0 0 ... 0 0 1 ... 1 1
"0" de oarecare nr. "1" de par nr.
=

1 0 ... 0 0 1 ... 1 1
"0" de oarecare nr. "1" de impar nr.
=

A 1 A 1 A 1 A = + =
A 0 A 0 A 0 A = + =
Circuite logice combinaionale


95




(a) Circuitul inversor (b) Circuitul neinversor






(c) Circuitul inversor / neinversor comandat

Fig. 4.7. Ilustrativ pentru proprietile funciei XOR


4.2.1. Detectorul de paritate impar cu 4 variabile de intrare
Pornind de la tabelul de adevr, tab. 4.3, n care valorile logice din coloanele
Y au fost obinute innd seama de proprietile (1) i (2) ale XOR-ului, rezult
pentru circuit dou variante de implementare.
Varianta prezentat n fig. 4.9 prezint avantajul unor ntrzieri egale cu 2t
pd

pe toate cile intrare-ieire, fapt care face s dispar pericolul hazardului logic.

Tab. 4.3. Tabelul de adevr al detectorului de imparitate

Var. intrare
Y=[(AB)C] D Y=(AB) (CD)
D C B A
Y
AB
=
A B
Y
ABC
=
Y
AB
C
Y=
Y
ABC
D
Y
AB
=
A B
Y
CD
=
C D
Y=
Y
AB
Y
CD

0 0 0 0 0 0 0 0 0 0
0 0 0 1 1 1 1 1 0 1
0 0 1 0 1 1 1 1 0 1
0 0 1 1 0 0 0 0 0 0
0 1 0 0 0 1 1 0 1 1
0 1 0 1 1 0 0 1 1 0
0 1 1 0 1 0 0 1 1 0
0 1 1 1 0 1 1 0 1 1
1 0 0 0 0 0 1 0 1 1
1 0 0 1 1 1 0 1 1 0
1 0 1 0 1 1 0 1 1 0
1 0 1 1 0 0 1 0 1 1
1 1 0 0 0 1 0 0 0 0
1 1 0 1 1 0 1 1 0 1
1 1 1 0 1 0 1 1 0 1
1 1 1 1 0 1 0 0 0 0
A

=
0
1
P

=
A
A
Y

A
1
KC (la
mas)


A
0
A Y =



Capitolul 4


96












Fig. 4.8. Schema detectorului de Fig. 4.9. Schema detectorului de
paritate impar - varianta 1 paritate impar - varianta 2


4.2.2. Detectorul de paritate comandat
n sinteza detectorului este necesar s se in seama de urmtoarele condiii:
1) Transformarea detectorului de paritate impar, fig. 4.9, n detector de
paritate par, trebuie realizat prin schimbarea valorii logice a unei singure "bare" de
comand, n maniera prezentat n fig. 4.7.
2) Indiferent de regimul de "imparitate" sau "paritate" n care lucreaz
detectorul, ieirea acestuia trebuie s fie "1" logic n momentul deteciei. Rezult
pentru regimul de "imparitate", Y Y = '
, iar pentru regimul de "paritate", Y Y' = (v.
tab. 4.4). Este deci necesar utilizarea proprietii (3) de maniera din fig. 4.10.











Fig. 4.10. Schema detectorului de paritate comandat

ntr-adevr,

= = '
paritate). de (detector 1 = P pentru , Y
); imparitate de (detector 0 = P pentru Y,
P Y Y (4.12)

Pentru confirmarea acestor rezultate, prezentm tabelul de adevr 4.4 al
detectorului de paritate comandat. Acest tabel reia practic de dou ori primele 4
coloane i ultima din tab. 4.3: o dat pentru P=0 i a doua oar pentru P=1. n final,
este adugat coloana Y, obinut prin aplicarea relaiei 4.12.
Y
ABC

+Vcc
A
B
C
D
Y
AB

Y
+Vcc
A
B
C
D
Y
AB

Y
Y
CD

+Vcc
A
B
C
D
Y
AB

Y
Y'
P
Y
CD

Circuite logice combinaionale


97


Tab. 4.4. Tabelul de adevr al detectorului de paritate comandat

D C B A Y P Y'
0 0 0 0 0 0 0
0 0 0 1 1 0 1
0 0 1 0 1 0 1
0 0 1 1 0 0 0
0 1 0 0 1 0 1
0 1 0 1 0 0 0
0 1 1 0 0 0 0
0 1 1 1 1 0 1
1 0 0 0 1 0 1
1 0 0 1 0 0 0
1 0 1 0 0 0 0
1 0 1 1 1 0 1
1 1 0 0 0 0 0
1 1 0 1 1 0 1
1 1 1 0 1 0 1
1 1 1 1 0 0 0
0 0 0 0 0 1 1
0 0 0 1 1 1 0
0 0 1 0 1 1 0
0 0 1 1 0 1 1
0 1 0 0 1 1 0
0 1 0 1 0 1 1
0 1 1 0 0 1 1
0 1 1 1 1 1 0
1 0 0 0 1 1 0
1 0 0 1 0 1 1
1 0 1 0 0 1 1
1 0 1 1 1 1 0
1 1 0 0 0 1 1
1 1 0 1 1 1 0
1 1 1 0 1 1 0
1 1 1 1 0 1 1

O aplicaie important a detectorului de paritate o constituie controlul de
paritate al transmisiunilor de date, capabil s detecteze erorile de transmisie i s
declaneze o procedur de corecie a acestora.
Astfel, considernd c informaia care se transmite prin magistrala de date se
compune din cuvinte a cte 4 bii, fig. 4.10, fiecrui cuvnt i se adaug la emisie (E)
Capitolul 4


98

un al 5-lea bit de control la paritate furnizat de ctre un detector de paritate cu 4
intrri, DP-I. n acest mod, pe cele 4+1 linii de transmitere a informaiei vom avea n
fiecare moment cte un cuvnt de cod format din 5 bii, n componena cuvntului
respectiv existnd ntotdeauna un numr par de bii egali cu 1 logic.
















Fig. 4.10. Detectarea erorilor de transmisie a informaiilor binare

La receptorul R exist un alt detector de paritate cu 5 intrri, DP-II, la ieirea
cruia se va obine 1 logic n cazul n care transmisia de date a fost corect (numr
par de 1 logic pe cele 5 linii) i 0 logic dac aceasta a fost perturbat. Evident, n
acest din urm caz, se ia decizia blocrii execuiei i a coreciei erorii aprute prin
metode specifice, cum ar fi transmiterea repetat a informaiei.


4.3. Multiplexoare
Multiplexoarele (MUX-urile) sunt circuite logice combinaionale care permit
trecerea datelor de la una din cele n intrri spre ieirea unic, fig. 4.11.











Fig. 4.11. Schema bloc general a unui multiplexor



MUX


A
p-1

A
0
A
1

I
n-1

I
1

I
0

Y
.
.
.
.
.
.
. . .

DP-I

E

R
A
B
C Y
a

D

P
a

A
B
C Y
b

D

P
b

MAGISTRAL
Decizie
Mesaj
Mesaj
DP-II
Circuite logice combinaionale


99

Selecia intrrii care urmeaz a avea acces la ieire se face printr-un cuvnt de
cod (adres) avnd p bii.
Se observ c n=2
p
, adic numrul de intrri este egal cu numrul
combinaiilor logice de adres a cror apariie urmeaz s autorizeze accesul
succesiv al intrrilor ctre ieire.


4.3.1. Circuitul de multiplexare cu 4 intrri
n cazul MUX-ului cu n=4 intrri (I
0
, I
1
, I
2
, I
3
), numrul barelor de adres este
p=2 (A
0
, A
1
).
Pornind de la definiia multiplexorului, construim tabelul de funcionare al
unui MUX cu 4 intrri, tab. 4.5, scriem forma canonic disjunctiv, rel. 4.13, i o
implementm n fig. 4.12.

Tab. 4.5. Tabelul de funcionare al unui MUX cu 4 intrri

E
A
1
A
0
I
0
I
1
I
2
I
3
Y
1 x x x x x x 0
0 0 0 I
0
x x x I
0

0 0 1 x I
1
x x I
1

0 1 0 x x I
2
x I
2

0 1 1 x x x I
3
I
3























Fig. 4.12. MUX-ul cu 4 intrri
E

I
0

I
1

I
2

I
3

A
0

A
1

0
A

Y
+Vcc
1
A
Capitolul 4


100

). I A A I A A I A A I A A ( E Y
3
P
0 1 2
P
0 1 1
P
0 1 0
P
0 1
3 2 1 0

+ + + = (4.13)
Observm c schema este prevzut i cu o intrare de autorizare ( ) ENABLE E
, activ n starea "L". Pentru 1 E= , indiferent de strile logice ale intrrilor i barelor
de adres, ieirea se fixeaz n 0 logic i MUX-ul este inactivat.


4.4. Demultiplexoare

Circuitele de demultiplexare (DMUX-urile) sunt c.l.c. care permit
transmiterea datelor de la o intrare unic, la una din cele m ieiri selectate printr-un
cuvnt de cod (adres).
Schema bloc a unui DMUX cu m ieiri i p bare de adres (m=2
p
) este
prezentat n fig. 4.13.













Fig. 4.13. Schema bloc general a unui DMUX


4.4.1. Circuitul de demultiplexare cu 4 ieiri
Circuitul de demultiplexare cu m=4 ieiri (Y
0
,Y
1
, Y
2
, Y
3
), are p=2 bare de
adres (A
0
,A
1
).

Tab. 4.6. Tabelul de funcionare al unui DMUX cu 4 ieiri

A
1
A
0
I Y
0
Y
1
Y
2
Y
3

0 0 I I 0 0 0
0 1 I 0 I 0 0
1 0 I 0 0 I 0
1 1 I 0 0 0 I



DMUX


A
p-1

A
0

A
1

Y
m-1

Y
1
1
Y
0

I .
.
.
.
.
.
. . .
. . .
Circuite logice combinaionale


101

Pornind de la tabelul de funcionare al unui astfel de circuit, tab. 4.6, se scriu
funciile de ieire:
,
0
A
1
A I
3
Y ,
0
A
1
A I
2
Y ,
0
A
1
A I
1
Y ,
0
A
1
A I
0
Y = = = = (4.14)
i se obine varianta de implementare din fig. 4.14.





















Fig. 4.14. DMUX-ul cu 4 ieiri


4.5. Comparatoare numerice
Comparatoarele numerice sunt c.l.c. care permit determinarea valorii relative
a dou numere exprimate n cod binar.
Schema bloc a unui comparator de n bii este prezentat n fig. 4.15.













Fig. 4.15. Schema bloc a unui comparator de n bii
I
A
1
A
0

Y
0

Y
1

Y
2

Y
3

+Vcc
COMPARATOR
A
n-1

A
0

A
1

B
n-1

B
0

B
1

A<B
A=B
A>B
.
.
.
.
.
.
.
.
.
.
.
.
Capitolul 4


102


4.5.1. Comparatorul numeric de un bit
Comparatorul numeric de un bit prezint schema bloc din fig. 4.16.







Fig. 4.16. Schema bloc a comparatorului de 1 bit

Compararea celor dou numere de cte un bit fiecare, permite definirea
urmtoarelor funcii, v. tab. 4.7:
- funcia de inferioritate,
k k i
B A f
k
= , care ia valoarea logic 1 numai cnd
A
k
<B
k
, adic atunci cnd A
k
=0 i B
k
=1;

- funcia de egalitate,
k k e
B A f
k
= , care ia valoarea logic 1 numai cnd
A
k
=B
k
, adic fie A
k
=B
k
=0, fie A
k
=B
k
=1 logic;
- funcia de superioritate,
k k s
B A f
k
= , care ia valoarea logic 1 numai cnd
A
k
>B
k
.
Sintetic, putem scrie:

> =
=
< =
, B A pentru 1 B A
; B = A pentru 1 B A
; B A pentru 1 B A
k k k k
k k k k
k k k k
(4.15)
relaii care ne ajut s construim tabelul de funcionare al comparatorului de 1 bit,
tab. 4.7.

Tab. 4.7. Tabelul de funcionare al comparatorului de 1 bit

fi
k
fe
k
fs
k

A
k
B
k

k k
B A
k k
B A
k k
B A
0 0 0 1 0
0 1 1 0 0
1 0 0 0 1
1 1 0 1 0
A
k
<B
k
A
k
=B
k
A
k
>B
k


Pornind de la tabelul de funcionare, tab. 4.7, n care coloanele 3, 4 i 5
reprezint ieirile comparatorului de 1 bit pentru cele 3 situaii posibile rezultate n
urma comparrii, se obine varianta de implementare din fig. 4.17.

COMPARATOR
A
k

B
k

A
k
< B
k

A
k
= B
k

A
k
> B
k

fi
k
(A
k
inferior lui

B
k
)
fe
k
(A
k
egal cu

B
k
)
fs
k
(A
k
superior lui

B
k
)
Circuite logice combinaionale


103














Fig. 4.17. Schema logic a comparatorului de 1 bit


4.5.2. Comparatorul numeric de 4 bii
Se poate obine prin interconectarea a patru comparatoare de un bit.
Cele dou numere de cte 4 bii fiecare se pot scrie astfel:
A = 2
3
A
3
+2
2
A
2
+2
1
A
1
+2
0
A
0
;
B = 2
3
B
3
+2
2
B
2
+2
1
B
1
+2
0
B
0
.
Procesul comparrii ncepe cu biii cei mai semnificativi. Astfel, pentru a
avea A<B este necesar ca:
sau A
3
< B
3
,
sau A
3
= B
3
i A
2
< B
2
,
sau A
3
= B
3
i A
2
= B
2
i A
1
< B
1
,
sau A
3
= B
3
i A
2
= B
2
i A
1
= B
1
i A
0
< B
0
.
Rezult funcia:
Fi = fi
3
+fe
3
fi
2
+fe
3
fe
2
fi
1
+fe
3
fe
2
fe
1
fi
0
. (4.16)
Pentru A = B ete necesar ca:
A
3
= B
3
i A
2
= B
2
i A
1
= B
1
i A
0
= B
0
.
Rezult funcia:
Fe = fe
3
fe
2
fe
1
fe
0
. (4.17)
Pentru A > B este necesar ca:
sau A
3
> B
3
,
sau A
3
= B
3
i A
2
> B
2
,
sau A
3
= B
3
i A
2
= B
2
i A
1
> B
1
,
sau A
3
= B
3
i A
2
= B
2
i A
1
= B
1
i A
0
> B
0
.
Rezult funcia:
Fs = fs
3
+fe
3
fs
2
+fe
3
fe
2
fs
1
+fe
3
fe
2
fe
1
fs
0
. (4.18)
ntruct relaiile 4.16, 4.17 i 4.18 nu pot fi adevrate simultan, se poate scrie
c oricare din cele 3 relaii este adevrat dac celelalte dou sunt false:
s; F e F Fi = (4.19)
+Vcc
fi
k

A
k

fe
k

B
k

fs
k

Capitolul 4


104

s; F i F Fe = (4.20)
e F i F Fs = . (4.21)
Prin urmare, teoretic este suficient obinerea a dou din relaiile 4.16, 4.17 i
4.18, a treia rezultnd (cu numai dou invesoare i o poart I) dintr-una din relaiile
4.19, 4.20 sau 4.21. Practic, se implementeaz toate relaiile 4.16, 4.17 i 4.18,
pentru a nu aprea diferene de timpi de propagare.






b)b








a) c)

Fig. 4.18. Schemele logice simplificate ale funciilor
de ieire ale comparatorului de 4 bii

n fig. 4.18 este prezentat implementarea funciilor Fi, fig. 4.18 a, i Fe, fig. 4.18 b,
cu observaia c circuitul corespunztor lui Fs poate fi realizat de maniera din fig. 4.18a
(evident cu alte mrimi de intrare) sau de maniera din fig. 4.18 c (v. relaia 4.21).
Fi', Fe' i Fs' sunt intrri de extensie la care se conecteaz ieirile
comparatorului de 4 bii de rang inferior.
Varianta integrat a comparatorului numeric de 4 bii este circuitul integrat
SN 7485, fig. 4.19.












Fig. 4.19. Schema comparatorului integrat de 4 bii

b)
fe
3

fe
2

fe
1

fi
0

Fe
A=B
Fe'
Fi
Fe
Fi'
Fs''
Fs
A>B
fi
3

fe
3

fi
2

fe
3

fe
2

fi
1

fe
3

fe
2

fe
1

fi
0

Fi
A<B
fe
3

fe
2

fe
1

fi
0

Fi'
SN 7485
A
0
A
1
A
2
A
3

10 12 13 15
B
0
B
1
B
2
B
3

9 11 14 1
6 Fe
1

A=B
7 Fi
1

5 Fs
1

A<B
A>B
+Vcc
I
A=B

I
A<B

I
A>B

GND
16
3
2
8
Circuite logice combinaionale


105


4.5.3. Comparatorul numeric de 8 bii
Conectnd n cascad dou comparatoare SN 7485, obinem un comparator
numeric de 8 bii, fig. 4.20.












Fig. 4.20. Schema unui comparator de 8 bii sintetizat cu 2 x SN 7485

n fig. 4.19 i 4.20 putem observa modul n care sunt conectate intrrile care
provin de la rangul inferior al comparatorului numeric integrat SN 7485.
Astfel, intrarea corespunztoare funciei de egalitate, A=B, se conecteaz la
+V
CC
(1 logic), simulndu-se astfel egalitatea biilor de rang inferior care de fapt nu
exist (v. tab. 4.6).
Similar, intrrile corespunztoare funciilor de inferioritate (A<B) i
superioritate (A>B) sunt conectate la mas, simulnd absena oricrei inegaliti
provenite de la rangul inferior.


4.6. Sumatoare
Sumatoarele sunt subsisteme logice combinaionale care asigur - direct sau
indirect - efectuarea tuturor operaiilor aritmetice dintr-un sistem de calcul.













Fig. 4.21. Schema bloc general a unui sumator
COMP. 2
SN 7485
A
4
A
5
A
6
A
7

10 12 13 15
B
4
B
5
B
6
B
7

9 11 14 1
6 Fe
2

A=B
7 Fi
2

5 Fs
2

A<B
A>B
+Vcc
I
A=B

I
A<B

I
A>B

GND
Fe'
1
3
Fi'
1
2
Fs'
1
4
16
8
COMP. 1
SN 7485
A
0
A
1
A
2
A
3

10 12 13 15
B
0
B
1
B
2
B
3

9 11 14 1
6 Fe
1

A=B
7 Fi
1

A<B
5 Fs
1

A>B
+Vcc
I
A=B

I
A<B

I
A>B

GND
16
3
2
4
8
SUMATOR
A
n-1

A
0

A
1

B
n-1

B
0

B
1

S
0

S
1

S
n-1

C
n-1

.
.
.

.
.
.

.
.
.

.
.
.

.
.
.

.
.
.

Capitolul 4


106

Schema bloc a unui sumator de 2 numere binare a cte n bii este prezentat
n fig. 4.21, unde s-au notat cu S
i
, i=0,1, ..., n-1, biii corespunztori sumei, iar cu C
i

transportul ctre rangul urmtor.


4.6.1. Semisumatorul
Semisumatorul realizeaz suma a dou numere binare de cte 1 bit, fr a ine
seama de transportul de la bitul imediat inferior ca semnificaie.
Pornind de la tabelul de adevr al unui semisumator de 1 bit, tab. 4.8, se obin
relaiile de calcul 4.22 i 4.23 a cror implementare conduce la schema din fig. 4.22
a, sau, la nivel de schem bloc, fig. 4.22 b.

Tab. 4.8. Tabelul de adevr al semisumatorului de 1 bit

=
=
. B A C
; B A S
i i i
i i i

) 23 . 4 (
) 22 . 4 (











a) schema logic b) schema bloc

Fig. 4.22. Semisumatorul de 1 bit


4.6.2. Sumatorul complet de 1 bit
Spre deosebire de semisumator, sumatorul complet de 1 bit ia n consideraie
i transportul C
i-1
de la bitul imediat inferior, conform schemei bloc din fig. 4.23.

A
i
B
i
Rezultatul
adunrii
Suma
(S
i
)
Transport
(C
i
)
0 0 00 0 0
0 1 01 1 0
1 0 01 1 0
1 1 10 0 1
C
i

S
i

A
i
0
B
i

1/2 E
A
i

B
i

S
i

C
i

+Vc
c
Circuite logice combinaionale


107










Fig. 4.23. Schema bloc a sumatorului complet de 1 bit

Tabelul de funcionare al sumatorului complet de 1 bit este tab. 4.9.

Tab. 4.9. Tabelul de funcionare al sumatorului complet de 1 bit

Intrri
Suma
Ieiri
A
i
B
i
C
i-1
S
i
C
i

0 0 0 00 0 0
0 0 1 01 1 0
0 1 0 01 1 0
0 1 1 10 0 1
1 0 0 01 1 0
1 0 1 10 0 1
1 1 0 10 0 1
1 1 1 11 1 1

Ca i n cazul semisumatorului, ieirea S
i
este suma modulo 2 a celor 3
intrri:
= =
1 i i i i
C B A S (4.24)

1 i i i 1 i i i 1 i i i 1 i i i
C B A C B A C B A C B A

+ + + = ,
relaie care se poate obine i direct din tab. 4.8, scriind S
iFCD
.
Din acelai tabel se poate deduce i C
i
:

1 i i i 1 i i i 1 i i i 1 i i i i
C B A C B A C B A C B A C

+ + + = . (4.25)
Grupnd succesiv fiecare din primii trei termeni ai relaiei (4.25) cu ultimul,
se obine:
C
i
= B
i
C
i-1
+ A
i
C
i-1
+ A
i
B
i
, (4.26)
iar dup negarea relaiei 4.26 i aplicarea lui De Morgan, vom avea:

1 i i 1 i i i i i
C B C A B A C

+ + = . (4.27)
Notnd primii trei termeni din S
i
cu D
i
:

1 i i i 1 i i i 1 i i i i
C B A C B A C B A D

+ + = , (4.28)
observm c acetia se pot obine din produsul logic al lui
i
C cu (A
i
+

B
i
+

C
i-1
):
C
i

S
i

A
i
0
B
i

E
C
i-1

Capitolul 4


108

Di = (A
i
+

B
i
+

C
i-1
)
i
C . (4.29)
ntr-adevr, introducnd
i
C din relaia 4.27 n 4.29 i efectund operaiile, se
obine expresia 4.28.
Rezult c S
i
se poate scrie:
= + =
1 i i i i i
C B A D S

1 i i i i 1 i i i i i
C B A C C C B C A

+ + + = . (4.30)
Implementarea relaiilor 4.26 i 4.30 conduce la sinteza schemei sumatorului
complet de 1 bit, fig. 4.24.


























Fig. 4.24. Schema logic a sumatorului complet de 1 bit


4.6.3. Sumatorul complet de 4 bii
Se obine prin interconectarea a 4 sumatoare complete de 1 bit, aa cum este
ilustrat n fig. 4.25. ntruct implementarea unui astfel de sumator cu ajutorul
circuitelor logice elementare este deosebit de laborioas, vom utiliza pentru ilustrare
sumatorul complet de 4 bii integrat CDB 483, a crui schem bloc este identic cu
cea prezentat n fig. 4.25.

A
i
B
i
C
i-1

+Vcc
S
i

C
i

i
C
i
C
Circuite logice combinaionale


109













Fig. 4.25. Schema bloc a sumatorului complet de 4 bii


4.7. Convertoare de cod
Convertoarele de cod sunt circuite logice combinaionale care permit
transformarea unui cod binar n altul.
Schema bloc a unui convertor de n / m bii este prezentat n fig. 4.26.







Fig. 4.26. Schema bloc general a unui convertor de cod


4.7.1. Convertorul de cod binar natural Gray
Schema bloc a unui convertor pe 4 bii din cod binar natural n cod Gray se
obine din fig. 4.26 pentru n = m = 4 i este prezentat n fig. 4.27.








Fig. 4.27. Schema bloc a convertorului de cod "binar natural - Gray"

Dup cum rezult i din tabelul de adevr, tab. 4.10, codul binar reflectat
(Gray) se obine din codul binar natural astfel:
G
0
- repet primele 2 locaii ale lui B
0
, dup care se reflect din 2 n 2 locaii;
S
1

S
2
S
3

2 15
S
0

9 6 12
C
0

A
0
0
B
0

E0
C
1

A
1
0
B
1

E1
C
2

A
2
0
B
2

E2
C
3

A
3
0
B
3

E3
C
-1

5
+Vcc
1 16 3 4 8 7 10 11
13
14
CDB483
Cod binar
iniial
Cod binar
final
I
0

I
1

I
n-1

O
0

O
1

O
m-1

Convertor
de cod
iniial
.
.
.

.
.
.

.
.
.

.
.
.

B
0

B
1

B
3

G
0

G
3

Cod binar
natural
Cod binar
reflectat
(Gray)
Convertor
de cod

B
2

G
1

G
2

Capitolul 4


110

G
1
- repet primele 4 locaii ale lui B
1
, dup care se reflect din 4 n 4 locaii;
G
2
- repet primele 8 locaii ale lui B
2
, dup care se reflect din 8 n 8 locaii;
G
3
- repet B
3
.

Tab. 4.10. Tabelul de adevr al convertorului de cod "binar natural - Gray"

Binar natural Gray
B
3
B
2
B
1
B
0
G
3
G
2
G
1
G
0

0 0 0 0 0 0 0 0
0 0 0 1 0 0 0 1
0 0 1 0 0 0 1 1
0 0 1 1 0 0 1 0
0 1 0 0 0 1 1 0
0 1 0 1 0 1 1 1
0 1 1 0 0 1 0 1
0 1 1 1 0 1 0 0
1 0 0 0 1 1 0 0
1 0 0 1 1 1 0 1
1 0 1 0 1 1 1 1
1 0 1 1 1 1 1 0
1 1 0 0 1 0 1 0
1 1 0 1 1 0 1 1
1 1 1 0 1 0 0 1
1 1 1 1 1 0 0 0

Pornind de la tab. 4.10, alctuim diagramele VK pentru G
3
, G
2
, G
1
i G
0
, fig.
4.28.












(a) (b)


Fig. 4.28. Diagramele VK corespunztoare funciilor de ieire ale convertorului

00 01 11 10
00
01
11
10
1 1 1 1
1 1 1 1
B
1
B
0

B
3
B
2

G
3
= B
3

00 01 11 10
00
01
11
10
1 1 1 1
1 1 1
1
B
1
B
0

B
3
B
2

3 2
3 2 3 2 2
B B
B B B B G
=
+ =

Circuite logice combinaionale


111














(c) (d)

Fig. 4.28. Diagramele VK corespunztoare funciilor de ieire ale convertorului (continuare)

Dup minimizare, obinem urmtoarele expresii:
,
1
B
0
B
0
G ;
2
B
1
B
1
G ;
3
B
2
B
2
G ;
3
B
3
G = = = = (4.31)
a cror implementare conduce la schema din fig. 4.29.











Fig. 4.29. Schema logic minimal a convertorului de cod "binar natural - Gray"


4.7.2. Convertorul de cod "Gray - binar natural"
Schema bloc a unui convertor din cod Gray n cod binar natural este
prezentat n fig. 4.30, iar tabelul de adevr este tab. 4.11.








Fig. 4.30. Schema bloc a convertorului de cod "Gray - binar natural"

00 01 11 10
00
01
11
10
1 1
1 1
1 1
1 1
B
1
B
0

B
3
B
2

2 1
2 1 2 1 1
B B =
B B B B G

+ =

1 0
0 1 0 1 0
B B
B B B B G
=
+ =

00 01 11 10
00
01
11
10
1
1
1
1
1
1
1
1
B
1
B
0

B
3
B
2

G
0

G
1

G
3

B
0

B
3

Cod binar
reflectat
(Gray)
Cod binar
natural
Convertor
de cod

G
2

B
1

B
2

B
3

B
2

B
1

G
3

G
2

G
1

+ Vcc
B
0

G
0

Capitolul 4


112


Tab. 4.11. Tabelul de adevr al convertorului de cod "Gray - binar natural"

Cod Gray Cod binar natural
G
3
G
2
G
1
G
0
B
3
B
2
B
1
B
0

0 0 0 0 0 0 0 0
0 0 0 1 0 0 0 1
0 0 1 0 0 0 1 1
0 0 1 1 0 0 1 0
0 1 0 0 0 1 1 1
0 1 0 1 0 1 1 0
0 1 1 0 0 1 0 0
0 1 1 1 0 1 0 1
1 0 0 0 1 1 1 1
1 0 0 1 1 1 1 0
1 0 1 0 1 1 0 0
1 0 1 1 1 1 0 1
1 1 0 0 1 0 0 0
1 1 0 1 1 0 0 1
1 1 1 0 1 0 1 1
1 1 1 1 1 0 1 0

ntruct aplicarea procedeului de la 4.7.1 este destul de laborioas, apelm
la urmtorul artficiu: cunoscut fiind faptul c B B A A = , calculm cu ajutorul
relaiilor 4.31 urmtoarele sume modulo 2:

.
3
G
2
G
1
G
0
G ,
3
G
2
G
1
G ,
3
G
2
G (4.32)
Obinem:

. G G G G B
; B B B B B B B G G G G
; G G G B ; B B B B B G G G
; G G B ; B B B G G
; G B ; B G
3 2 1 0 0
0
3 3
0
2 2
0
1 1 0 3 2 1 0
3 2 1 1
0
3 3
0
2 2 1 3 2 1
3 2 2
0
3 3 2 3 2
3 3 3 3
=
=
= =
= =
= =



(4.33)

Implementarea relaiilor 4.33 conduce la schema logic a convertorului de cod
"Gray - binar natural din fig. 4.31.



Circuite logice combinaionale


113












Fig. 4.31. Schema logic a convertorului de cod "Gray - binar natural"


4.8. Codificatoare

Codificatoarele sunt circuite logice combinaionale cu n intrri i m ieiri de
adres, constituind de fapt subsisteme ale unor circuite integrate pe scar medie
(M.S.I.) sau larg (L.S.I.) cum ar fi: convertoarele de cod, circuitele ROM, PLA, etc.
Schema bloc a unui codificator este prezentat n fig. 4.32.






Fig. 4.32. Schema bloc general a unui codificator


4.8.1. Codificatorul de adres simplu
Codificatorul de adres simplu furnizeaz la ieire un cuvnt binar de m bii
atunci cnd numai una din cele n intrri ale sale este activat.

Tab. 4.12. Tabelul de adevr al codificatorului de adres

INTRRI ADRESE
I
1
I
2
I
3
I
4
I
5
I
6
I
7
A
2
A
1
A
0

1 0 0 0 0 0 0 0 0 1
0 1 0 0 0 0 0 0 1 0
0 0 1 0 0 0 0 0 1 1
0 0 0 1 0 0 0 1 0 0
0 0 0 0 1 0 0 1 0 1
0 0 0 0 0 1 0 1 1 0
0 0 0 0 0 0 1 1 1 1
G
3

G
2

G
1

G
0

B
0

B
1

B
2

B
3

+Vcc
CD
I
1

I
2

I
n

A
0

A
2

A
m-1

.
.
.

.
.
.

.
.
.

.
.
.

Capitolul 4


114

Rezult c numrul cuvintelor furnizate la ieire este n=2
m
-1 i este egal cu
numrul intrrilor.
Pentru exemplificare, ne propunem s realizm sinteza unui codificator de
adres cu n=7 intrri, deci cuvntul de adres va fi format din m=3 bii.
Pornind de la tabelul de adevr, tab. 4.12, se deduc expresiile funciilor de
ieire, rel. 4.34, 4.35 i 4.36, i se obine varianta de implementare din fig. 4.33:
A
0
= I
1
+ I
3
+ I
5
+ I
7
; (4.34)
A
1
= I
2
+ I
3
+ I
6
+ I
7
; (4.35)
A
2
= I
4
+ I
5
+ I
6
+ I
7
. (4.36)















Fig. 4.33. Schema logic a codificatorului de adres

Observaie: este interzis activarea simultan a mai multor linii de intrare
deoarece se pot crea confuzii. De exemplu, activarea simultan a liniilor I
1
i I
2

genereaz cuvntul de cod A
2
=0, A
1
=1, A
0
=1 (011) care corespunde de fapt, ntr-o
funcionare normal, activrii lui I
3
. n cazul n care nu se poate evita activarea
simultan a mai multor intrri, se folosesc circuite de codificare (codare) prioritare.















Fig. 4.34. O alt variant de implementare a codificatorului de adres
I
1
I
2
I
3
I
4
I
5
I
6
I
7

+Vcc
A
0

A
1
1

A
2

1
I

A
0

A
1
1

A
2

2
I
3
I
4
I
5
I
6
I
7
I
+Vcc
Circuite logice combinaionale


115

O alt variant de implementare a CD cu 7 intrri i 3 ieiri de adres se
poate obine aplicnd relaiilor 4.34, 4.35 i 4.36 principiul dublei negaii i una din
relaiile lui De Morgan:

7 5 3 1 7 5 3 1 0
I I I I I I I I A = + + + = (4.37)

7 6 3 2 7 6 3 2 1
I I I I I I I I A = + + + = (4.38)

7 6 5 4 7 6 5 4 2
I I I I I I I I A = + + + = (4.39)
Se obine schema prezentat n fig. 4.34.


4.9. Decodificatoare
Decodificatoarele sunt circuite logice combinaionale cu n intrri i m ieiri,
realizate n tehnologie MSI, care activeaz una sau mai multe ieiri n funcie de
cuvntul de cod aplicat la intrare (m=2
n
).
Schema bloc a unui decodificator este prezentat n fig. 4.35.







Fig. 4.35. Schema bloc general a unui decodificator


4.9.1. Decodificatorul de adres
Decodificatorul de adres activeaz linia de ieire a crei adres codificat
binar este aplicat la intrri.
Schema bloc a unui decodificator de adres cu n=2 intrri i m=2
2
=4 ieiri
este prezentat n fig. 4.36.







Fig. 4.36. Schema bloc a unui decodificator cu 2 intrri i 4 ieiri

Din tabelul de adevr, tab. 4.13, se obin expresiile 4.40 ale funciilor de
ieire i varianta de implementare din fig. 4.37.

DCD
A
0

Y
0

A
1

A
n-1

.
.
.
.
.
.
.
.
.
.
.
.
Y
m-1

Y
1

DCD
A
0

A
1

Y
0

Y
1

Y
3

Y
2

Capitolul 4


116

Tab. 4.13. Tabelul de adevr al decodificatorului cu 2 intrri i 4 ieiri

A
1
A
0
Y
0
Y
1
Y
2
Y
3

0 0 1 0 0 0
0 1 0 1 0 0
1 0 0 0 1 0
1 1 0 0 0 1


0 1 3 0 1 2 0 1 1 0 1 0
A A Y ; A A Y ; A A Y ; A A Y = = = = (4.40)


















Fig. 4.37. Schema logic a decodificatorului cu 2 intrri i 4 ieiri


4.9.2. Decodificatorul BCD-zecimal
Prescurtarea BCD semnific n limba romn "zecimal codat binar".
Schema bloc a unui decodificator BCD-zecimal este prezentat n fig. 4.38.







Fig. 4.38. Schema bloc a decodificatorului BCD - zecimal

Spre deosebire de codul binar natural, BCD nu include combinaiile binare
1010, 1011, 1100, 1101, 1110, 1111, combinaii ce corespund numerelor zecimale
10, 11, 12, 13, 14 i 15.
A
1

A
0

+Vcc
Y
1

Y
2

Y
3

Y
0

DCD
Y
0

Y
1

Y
9

A
0

A
1

A
3

A
2

.
.
.
.
.
.
Circuite logice combinaionale


117

Apariia oricreia din cele 6 combinaii de intrare excluse, duce toate ieirile
n starea "1". Se spune c decodificatorul rejecteaz datele false.
Funcionarea decodificatorului din fig. 4.38 (n variant integrat - CDB 442)
este prezentat n tab. 4.14.

Tab. 4.14. Tabelul de adevr al decodificatorului BCD - zecimal

A
3
A
2
A
1
A
0

0
Y

1
Y

2
Y

3
Y

4
Y

5
Y

6
Y

7
Y

8
Y

9
Y

0 0 0 0 0 0 1 1 1 1 1 1 1 1 1
1 0 0 0 1 1 0 1 1 1 1 1 1 1 1
2
0 0 1 0 1 1 0 1 1 1 1 1 1 1
3 0 0 1 1 1 1 1 0 1 1 1 1 1 1
4 0 1 0 0 1 1 1 1 0 1 1 1 1 1
5
0 1 0 1 1 1 1 1 1 0 1 1 1 1
6 0 1 1 0 1 1 1 1 1 1 0 1 1 1
7 0 1 1 1 1 1 1 1 1 1 1 0 1 1
8
1 0 0 0 1 1 1 1 1 1 1 1 0 1
9 1 0 0 1 1 1 1 1 1 1 1 1 1 0
10 1 0 1 0 1 1 1 1 1 1 1 1 1 1
11
1 0 1 1 1 1 1 1 1 1 1 1 1 1
12 1 1 0 0 1 1 1 1 1 1 1 1 1 1
13 1 1 0 1 1 1 1 1 1 1 1 1 1 1
14
1 1 1 0 1 1 1 1 1 1 1 1 1 1
15 1 1 1 1 1 1 1 1 1 1 1 1 1 1


4.9.3. Decodificatorul BCD - 7 segmente
Decodificatorul BCD - 7 segmente prezint schema bloc din fig. 4.39,












Fig. 4.39. Schema bloc a unui decodificator BCD - 7 segmente
DCD
BCD - 7 sgm
A
0
A
3
A
1
A
2

. . . .
. . . .
a
b
g
Capitolul 4


118

accept un cod de intrare BCD i produce ieirile adecvate pentru selectarea
segmentelor unui digit cu 7 segmente utilizat pentru reprezentarea numerelor
zecimale 0, 1, .., 9.
Dac cele 7 ieiri ale decodificatorului sunt active n stare sus, ele se
noteaz cu a, b, , g i vor comanda un display cu 7 segmente, fig. 4.40 a, n care
LED-urile se afl n conexiune catod comun (KC), fig. 4.40 b.
Dac ieirile decodificatorului sunt active n stare jos, ele se noteaz cu
g ,..., b , a i vor comanda un digit ale crui LED-uri se afl n conexiune anod comun
(AC), fig. 4.40 c.

Este uor de neles faptul c, n condiiile n care LED-urile au catozii legai
mpreun (KC) i conectai la mas, singurul potenial care, aplicndu-se pe anozi,
poate deschide LED-urile, este +V
CC
, deci 1 logic.
Un raionament similar poate fi fcut pentru conexiunea AC.











(a) (b) (c)

Fig. 4.40. Display-ul cu 7 segmente
a) notarea segmentelor; b) schema electric pentru KC; c) schema electric pentru AC.


4.9.3.1. Decodificatorul BCD - 7 segmente cu componente discrete

Ca i n cazul celorlalte circuite logice combinaionale studiate pn n
prezent, ne propunem s realizm sinteza unui decodificator BCD - 7 segmente cu
componente discrete.
n acest scop, alctuim tabelul de adevr al decodificatorului, tab. 4.15,
trecnd n prima coloan numerele zecimale de la 0 la 15, n coloanele 2 5
combinaiile logice de intrare corespunztoare numerelor zecimale din prima
coloan (cod binar natural), iar n urmtoarele 7 coloane ieirile a, b, , g, active
n 1 logic.
Se completeaz, linie cu linie, cele 7 coloane corespunztoare funciilor de
ieire, astfel nct segmentele activate s formeze cifra nscris n prima coloan a
tab. 4.15, conform corespondenei din fig. 4.41.

a
b
c
d
e
f
g
.
.
.

.
.
.

b
g
.
.
.

.
.
.

AC (la +V
CC
)
a

b


g


Circuite logice combinaionale


119

Tab. 4.15. Tabelul de adevr al decodificatorului BCD 7 segmente

A
3
A
2
A
1
A
0
a b c d e f g
0 0 0 0 0 1 1 1 1 1 1 0
1 0 0 0 1 0 1 1 0 0 0 0
2
0 0 1 0 1 1 0 1 1 0 1
3 0 0 1 1 1 1 1 1 0 0 1
4 0 1 0 0 0 1 1 0 0 1 1
5
0 1 0 1 1 0 1 1 0 1 1
6 0 1 1 0 1 0 1 1 1 1 1
7 0 1 1 1 1 1 1 0 0 0 0
8
1 0 0 0 1 1 1 1 1 1 1
9 1 0 0 1 1 1 1 1 0 1 1
10 1 0 1 0 x x x x x x x
11
1 0 1 1 x x x x x x x
12 1 1 0 0 x x x x x x x
13 1 1 0 1 x x x x x x x
14
1 1 1 0 x x x x x x x
15 1 1 1 1 x x x x x x x

De exemplu, combinaiei binare 0000 i corespunde n zecimal cifra 0 a crei
vizualizare presupune aprinderea LED-urilor a, b, c, d, e i f, deci activarea prin 1
logic a liniilor de ieire corespunztoare ale decodificatorului. Prin urmare, se
completeaz prima linie a tabelului 4.15 cu 1 logic, exceptnd locaia
corespunztoare ieirii g, care rmne n 0 logic.
Se procedeaz similar pentru toate combinaiile binare corespunztoare
numerelor de la 0 la 9.







Fig. 4.41. Vizualizarea cifrelor zecimale pe un display cu 7 segmente

Pentru combinaiile binare care corespund numerelor de la 10 la 15, interzise
n BCD, starea ieirilor decodificatorului este indiferent, situaie pe care o
marcm prin x n tab. 4.15.

0 1 2 3 4 5 6 7 8 9
Capitolul 4


120

Observm c funciile de ieire a, b, , g, corespunztoare celor 7 segmente,
sunt incomplet definite, v. 1.6.3, fapt de care va trebui s inem seama n procesul
de minimizare.
Se completeaz diagramele Veitch-Karnaugh ale celor 7 funcii de ieire, fig.
4.42, i se alege minimizarea de tip conjunctiv, deoarece din analiza diagramelor se
constat c locaiile care conin 0 logic sunt mai puine.

(a) (b)











(c) (d)












(e) (f)












Fig. 4.42. Diagramele VK corespunztoare celor 7 segmente

00 01 11 10
00
01
11
10
0
0
x x x x
x x
A
1
A
0

A
3
A
2

00 01 11 10
00
01
11
10
x
0
x
0
x x
x x
A
1
A
0

A
3
A
2

00 01 11 10
00
01
11
10
x x x x
0
x x
A
1
A
0

A
3
A
2

0
00 01 11 10
00
01
11
10
0 0
x
x
A
1
A
0

A
3
A
2

x x x x
00 01 11 10
00
01
11
10
x x x x
0 0
x x
A
1
A
0

A
3
A
2

0 0 0
00 01 11 10
00
01
11
10
x x x x
x x
A
1
A
0

A
3
A
2

0 0 0
Circuite logice combinaionale


121


(g)



0








Fig. 4.42. Diagramele VK corespunztoare celor 7 segmente (continuare)

Observaie: Locaiile libere din diagramele VK sunt cele n care n mod normal
ar fi trebuit nscris valoarea logic 1. Din motive de simplitate a desenului i
uurin a gruprilor, locaiile respective au fost lsate libere.


























Fig. 4.43. Schema sintetizat a decodificatorului BCD 7 segmente


00 01 11 10
00
01
11
10
x x x x
x x
A
1
A
0

A
3
A
2

0
0
A
3
A
2
A
1
A
0
a
FMC
b
FMC
g
FMC
3
A

2
A 1
A
Capitolul 4


122

Expresiile formelor minimale conjunctive sunt:

( ) ( )
( ) ( );
0
A
1
A
2
A
0
A
1
A
2
A
FMC
b
;
0
A
1
A
2
A
0
A
1
A
2
A
3
A
FMC
a
+ + + + =
+ + + + + =
(4.41)

( ) ( ),
0
A
1
A
2
A
1
A
2
A
3
A
FMC
g + + + + =
iar implementarea lor conduce la schema decodificatorului BCD 7 segmente din
fig. 4.43.


4.9.3.2. Decodificatorul BCD - 7 segmente n variant integrat
O variant a decodificatorului BCD 7 segmente o constituie circuitul
integrat CDB 447, ale crui ieiri sunt active n 0 logic, v.tab. 4.16, impunndu-se
din acest motiv utilizarea unui display cu 7 segmente cu anod comun, fig. 4.40 c.

Tab. 4.16. Tabelul de funcionare al decodificatorului BCD - 7 segmente integrat (CDB 447)

ZECI MAL
SAU
FUNCIA
INTRRI IEIRI
LT RBI
A
3
A
2
A
1
A
0

) b ( RBO / BI
a
b
c
d
e
f
g
0 1 1 0 0 0 0 1 0 0 0 0 0 0 1
1 1 x 0 0 0 1 1 1 0 0 1 1 1 1
2 1 x 0 0 1 0 1 0 0 1 0 0 1 0
3 1 x 0 0 1 1 1 0 0 0 0 1 1 0
4 1 x 0 1 0 0 1 1 0 0 1 1 0 0
5 1 x 0 1 0 1 1 0 1 0 0 1 0 0
6 1 x 0 1 1 0 1 1 1 0 0 0 0 0
7 1 x 0 1 1 1 1 0 0 0 1 1 1 1
8 1 x 1 0 0 0 1 0 0 0 0 0 0 0
9 1 x 1 0 0 1 1 0 0 0 1 1 0 0
10 1 x 1 0 1 0 1 1 1 1 0 0 1 0
11 1 x 1 0 1 1 1 1 1 0 0 1 1 0
12 1 x 1 1 0 0 1 1 0 1 1 1 0 0
13 1 x 1 1 0 1 1 0 1 1 0 1 0 0
14 1 x 1 1 1 0 1 1 1 1 0 0 0 0
15 1 x 1 1 1 1 1 1 1 1 1 1 1 1
) b ( BI x x x x x x 0 1 1 1 1 1 1 1
) b ( RBI 1 0 0 0 0 0 0 1 1 1 1 1 1 1
) b ( LT 0 x x x x x 1 0 0 0 0 0 0 0
Circuite logice combinaionale


123

Nota (b):
RBO / RI (Blanking Input / Ripple Blanking Output);
BI - n "aer" sau la "1" dac dorim funciile de ieire 015;
RBI - n "aer" sau la "1" dac afiarea lui 0 nu este dorit;
LT (Lamp Test Input).

Din fig. 4.44 se observ c segmentele activate pentru obinerea cifrelor 6 i 9
realizeaz o vizualizate mai puin agreabil a acestora, iar cele corespunztoare
combinaiilor logice de intrare interzise n BCD (ce corespund numerelor zecimale
10, 11, ..., 15), nu au practic nici o semnificaie.

Fig. 4.44. Formarea cifrelor zecimale cu ajutorul celor 7 segmente


4.10. Memorii ROM
Memoria ROM (Read Only Memory = memorie numai cu citire) este o
memorie fix n sensul c odat nscris informaia n ea, aceasta nu mai poate fi
tears sau modificat, ci numai citit.
Memoria ROM poate fi privit ca un convertor de cod format dintr-un
decodificator de adres i un codificator, fig. 4.45.










Fig. 4.45. Schema bloc a memoriei ROM

Decodificatorul are la intrare un vector de adres format din n variabile (n
linii de adres) ale cror combinaii logice activeaz succesiv cele m=2
n
linii de
ieire.

0 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15
A
0
A
1


A
n-1


DCD


CD
n linii
adres
O
0
O
1


O
k-1

m cuvinte a
cte k bii
m=2
n
linii
de cuvnt
w
0
w
1


w
m-1
Capitolul 4


124

Codificatorul are la intrare cele m linii (de cuvnt) activate succesiv, fiecare
linie w
p
, cu p=0, 1, , m-1, fiind capabil prin activare s citeasc i s transmit la
ieirile O
0
, O
1
, , O
k-1
, cte un cuvnt format din k bii.

Intuitiv, codificatorul ar putea fi imaginat sub forma unui dulap cu m sertare, fig.
4.46, n fiecare sertar aflndu-se cte k bile albe i negre, simboliznd valorile
logice 1, respectiv 0. Dup ce au fost umplute cu bile, sertarele sunt ncuiate i
cheia este aruncat, astfel nct configuraia alb-negru a bilelor din sertare rmne
definitiv.



















Fig. 4.46. O prezentare intuitiv a codificatorului memoriei ROM

Activarea uneia dintre liniile de intrare w
p
, va face ca n sertarul corespunztor
s se aprind un bec, astfel nct, prin intermediul oglinzilor L
0
, L
1
, L
m-1
,
combinaia alb-negru (deci 1 i 0 logic) a bilelor din sertarul respectiv va putea fi
citit la ieirile O
0
, O
1
, , O
k-1
. Operaia de citire a coninutului oricrui sertar
poate fi repetat la infinit, fr a afecta n acest mod coninutul sertarului.

Capacitatea C a unei memorii ROM este determinat de numrul de bii ai
matricei de memorare, care pentru m linii de cuvnt a cte k bii fiecare, este:
C=m k=2
n
k. (4.42)
Datele furnizate la ieirea codificatorului, sub forma a m cuvinte a cte k bii
fiecare, reprezint informaia nmagazinat n codificator.
n funcie de locul unde se realizeaz nscrierea informaiei n codificator,
distingem memorii ROM programabile la productor, respectiv - la utilizator.
Dup tipul tehnologiei de fabricaie utilizate, memoriile ROM pot fi realizate
n tehnologie integrat bipolar sau unipolar.
Evident, structura codificatorului difer de la un tip de memorie ROM la
altul.
L
0
L
m-1
L
1
w
0
O
k-1
O
1
O
0
w
1
w
m-1
Circuite logice combinaionale


125





4.10.1. Memorii ROM bipolare
Memoriile ROM bipolare se caracterizeaz prin timpi redui de acces la
informaia memorat (de ordinul zecilor de nanosecunde).


4.10.1.1. Memorii ROM bipolare programabile la productor
n fig. 4.47 prezentm a m-a parte din structura codificatorului unei memorii
ROM bipolare programabile la productor, i anume acea parte care corespunde unei
linii de cuvnt oarecare, w
p
.
Schema conine k repetoare pe emiter realizate cu tranzistoarele T
0
, T
1
, ,
T
k-1
.
Procesul de fabricaie al circuitului integrat care nglobeaz memoria ROM
este oprit nainte de realizarea legturilor l
0
, l
1
, , l
k-1
, dintre bazele tranzistoarelor
i linia w
p
, i nu este reluat, din motive de rentabilitate, dect n momentul n care s-
au primit suficiente comenzi pentru o anumit configuraie de 0 i 1 logic a matricei
de memorare.
Zonele l
i
corespunztoare locaiilor n care se dorete nscrierea informaiei 1
logic vor fi metalizate, iar cele ce corespund locaiilor care trebuie s conin 0 logic
vor rmne nemetalizate.














Fig. 4.47. A m-a parte din codificatorul memoriei ROM bipolare programabile la productor

De exemplu, dac la ieirea O
0
dorim s citim 1 logic, zona l
0
va fi
metalizat, astfel nct activarea liniei w
p
va nsemna aplicarea unui potenial
+V
CC
l
k-1
O
k-1
T
k-1
l
1
O
1
T
1
l
0
O
0
T
0
w
p
Capitolul 4


126

apropiat de +V
CC
, corespunztor lui 1 logic, pe baza tranzistorului T
0
, saturarea
acestuia i obinerea n emiterul su a potenialului:
CC CC CE0sat CC O
V 0,1V V V V V
0
~ = = , (4.43)
deci 1 logic.
Dac la aceeai ieire O
0
dorim s obinem 0 logic, legtura l
0
va rmne
nemetalizat, astfel nct, indiferent de potenialul sau valoarea logic a liniei w
p
,
tranzistoarul T
0
va rmne permanent blocat i potenialul masei se va transfera la
ieire prin rezistena din emiter. Rezult 0V V
0
O
= , deci 0 logic.
Programarea memoriei ROM este, prin urmare, o etap a procesului de
fabricaie, legturile dintre bazele tranzistoarelor i liniile w
p
fiind realizate prin
metalizare, dup aplicarea pe chip-ul semiconductor a unei mti care las libere
numai acele zone l
i
care urmeaz a fi metalizate. Se spune c aceast memorie ROM
este programabil prin masc.


4.10.1.2. Memorii ROM bipolare programabile la utilizator
Acest tip de memorie este cunoscut sub denumirea de PROM (Programmable
ROM).
n fig. 4.48 prezentm acea parte a codificatorului care corespunde liniei w
p
.
Elementele de memorie sunt pelicule fuzibile subiri de crom-nichel (f
0
, f
1
,
, f
k-1
) care pot fi arse prin trecerea unui curent de programare I
p
, avnd o
intensitate de ordinul zecilor sau sutelor de miliamperi i o durat de cteva zeci de
milisecunde. Acest curent ia natere prin aplicarea unei anumite diferene de
potenial ntre ieirea corespunztoare locaiei de memorie respective i mas, v. fig.
4.48, n timp ce linia w
p
este activat.














Fig. 4.48. A m-a parte din codificatorul memoriei ROM bipolare programabile la utilizator

n timpul operaiei de citire a memoriei ROM, w
p
se activeaz i la ieirile ce
corespund fuzibilelor arse vom avea 1 logic (potenialul +V
CC
transferat prin
R
O
k-1
f
k-1
R
O
1
f
1
R
O
0
f
0
+V
CC
w
P
D
k-1
D
1
D
0
I
p
Circuite logice combinaionale


127

rezistenele R corespunztoare), n timp ce la celelalte ieiri vom avea 0 logic
(V
Oi
=V
CEsat
+V
DiON
=0,1+0,7=0,8V0V).
Evident, reprogramarea unei astfel de memorii este imposibil.


4.10.2. Memorii ROM unipolare
Memoriile ROM unipolare au capaciti mari, dar timpi de acces mai slabi
dect ai memoriilor bipolare (sute de nanosecunde).


4.10.2.1. Memorii ROM unipolare programabile la productor
Ca i n cazurile anterioare, prezentm numai o parte din structura
codificatorului, fig. 4.49. Este vorba despre k inversoare NMOS statice, ale cror
drivere au grilele conectate la linia de cuvnt w
p
.










Fig. 4.49. A m-a parte din codificatorul memoriei ROM unipolare programabile la productor

Programarea la productor se face prin masc, pe baza unei hri logice
furnizate de ctre utilizator i const n realizarea unui strat izolator al porii mai
gros la tranzistoarele ce urmeaz a fi dezactivate. Acestea vor rmne blocate
indiferent de nivelul logic al lui w
p
, la ieirile corespunztoare transferndu-se
potenialul +V
DD
prin tranzistorul sarcin respectiv, deci 1 logic.
Ieirile corespunztoare celorlalte tranzistoare vor furniza 0 logic n
momentul activrii liniei w
p
, potenialul masei fiind transferat la ieire prin
tranzistorul driver respectiv (v. funcionarea inversorului NMOS static, 3.2.2.1.1).


4.10.2.2. Memorii ROM unipolare programabile la utilizator
Acest tip de memorii ROM se mparte n dou categorii i anume:
- EPROM (Erasable PROM = PROM cu posibilitate de tergere);
- E
2
PROM (Electrically Erasable PROM = PROM cu posibilitate de tergere
pe cale electric), sau EAROM (Electrically Alterable ROM = ROM cu posibilitate
de modificare pe cale electric).
+V
DD
O
k-1

1 k
D
T


1 k
L
T


O
1

1
D
T
1
L
T

O
0

0
D
T

0
L
T
w
P
Capitolul 4


128


4.10.2.2.1. Memorii EPROM
Memoriile EPROM prezint o structur a codificatorului identic cu cea
prezentat n fig. 4.49.
Deosebirea fa de memoriile ROM unipolare programabile la productor,
const n construcia special a tranzistoarelor driver. Acestea sunt prevzute cu o
gril flotant, neconectat la circuitul exterior i plasat n interiorul stratului de oxid
ce separ grila principal de canalul virtual.
n fig. 4.50 am prezentat structura fizic i simbolizarea unui astfel de
tranzistor.









a) Structura fizic b) Simbolul

Fig. 4.50. Tranzistorul driver cu gril flotant

nscrierea unui 1 logic ntr-o locaie a memoriei se va face dezactivnd
tranzistorul driver respectiv prin ncrcarea porii flotante cu sarcini electrice
negative. Acestea vor respinge electronii din substratul de baz i vor face
imposibil inducerea canalului, indiferent de potenialul aplicat pe grila de lucru.
Injectarea sarcinilor electrice negative pe grila izolat se face prin aplicarea
unei tensiuni dren-surs mari, cu + pe dren, i a unei tensiuni gril-surs pozitive,
cu + pe gril. n aceste condiii are loc penetrarea canalului, deci formarea n canal,
foarte aproape de zona drenei, a unei regiuni libere de sarcini electrice care se
comport ca un izolator (v. cursul de D.C.E.). ntre extremitile acestei regiuni, n
lungul canalului, se aplic practic ntreaga tensiune V
DS
, lund natere un cmp
electric intens care accelereaz electronii din canal ctre dren. O parte dintre aceti
electroni, primesc energie suficient pentru a strpunge stratul de oxid i a ajunge pe
grila flotant, formnd un nor de sarcini electrice negative care dezactiveaz
tranzistorul respectiv, nscriind practic un 1 logic la locaia corespunztoare a
memoriei EPROM.
tergerea informaiilor din locaiile memoriei EPROM se realizeaz prin
expunerea la radiaii ultraviolete a grilelor tranzistoarelor driver, situate n dreptul
unei ferestre din cuar de pe suprafaa circuitului integrat. Electronii de pe grilele
flotante primesc de la radiaia ultraviolet energia necesar pentru a strpunge n
sens invers peliculele de oxid care despart grilele flotante de substratul de baz,
revenind astfel n substrat i reactivnd tranzistoarele driver.
S

G

D

n n
p
sau
intri
nse
c
SB


V
DS
V
GS
+ +
_
-

G
f
Circuite logice combinaionale


129

Memoria EPROM este acum gata pentru o nou nscriere.



4.10.2.2.2. Memoria E
2
PROM
Memoria E
2
PROM, EEPROM sau EAROM elimin inconvenientul pe care-l
reprezint, n cazul memoriei EPROM, duratele mari de expunere la radiaii
ultraviolete n timpul procesului de tergere.
Memoria E
2
PROM realizeaz o tergere relativ rapid a informaiilor stocate,
combinnd o modificare a structurii fizice a tranzistorului driver cu utilizarea unui
procedeu electric simplu de tergere.
Astfel, stratul de oxid care separ grila flotant de substratul de baz este
mult mai subire ctre zona drenei, atingnd valori de ordinul 0,01m.
nscrierea se face prin aplicarea, transversal fa de pelicula de oxid, ntre
dren i grila de lucru, a unei tensiuni de cca. 10V care determin strpungerea
oxidului, formarea norului electronic care dezactiveaz tranzistorul i, implicit,
nscrierea unui 1 logic la locaia respectiv a memoriei.
tergerea se realizeaz prin inversarea polaritii tensiunii necesare nscrierii
unui 1 logic.


4.10.3. Organizarea unei memorii ROM de 8Kb
Pornind de la schema bloc a memoriei ROM din fig. 4.45 i lund: n=10 linii
de adres, m=2
10
=1024 linii de cuvnt, i o lungime a cuvntului de cod k=8 bii,
obinem o capacitate a memoriei: C=mk=10248=8Kbii (1024 bii=1Kilobit=1Kb).
n acest exemplu, decodificatorul ar trebui s prezinte 1024 linii de ieire,
fiecare dintre acestea selectnd cte un cuvnt de cod de 8 bii.
















DCD
1 din
128
Matrice de memorare
128 x 64 bii

MUX
7
MUX
1
MUX
0

0 7
I I

0 7
I I

0 7
I I
w
O
0
O
1
O
7
CS
A
0
A
1
A
2
A
3
A
4
A
5
A
6
A
7
A
8
A
9
Capitolul 4


130



Fig. 4.51. Structura unei memorii ROM de 8Kb

O organizare mai judicioas din punctul de vedere al numrului de pori
utilizate, este cea prezentat n fig. 4.51.
n aceast schem, decodificatorul prezint numai n=7 linii de adres (A
3
, A
4
,
, A
9
) care activeaz m=2
7
=128 linii de cuvnt, fiecare dintre acestea selectnd cte
un cuvnt de cod format din 64 bii, grupai 8 cte 8 la intrrile a 8 multiplexoare.
Primele 3 linii de adres, i anume cele corespunztoare celor mai puin
semnificativi 3 bii (A
2
, A
1
, A
0
), sunt destinate seleciei succesive a cte 8 din cei 64
bii de la intrarea MUX-urilor i dirijrii acestora ctre ieirile O
0
, O
1
, , O
7
, v. tab.
4.17.

Tab. 4.17. Explicativ pentru funcionarea memoriei ROM de 8 Kb

Linia
selectat
2
9
2
8
. . . 2
3
2
2
2
1
2
0
Intrrile MUX-urilor
care au acces la ieiri A
9
A
8
. . . A
3
A
2
A
1
A
0

w
0
0 0 . . . 0 0 0 0 I
0
0 0 . . . 0 0 0 1 I
1

0 0 . . . 0 1 1 1 I
7

w
1

0 0 . . . 1 0 0 0 I
0
0 0 . . . 1 0 0 1 I
1

0 0 . . . 1 1 1 1 I
7

w
127
1 1 . . . 1 1 1 1 I
7


Astfel, pentru combinaia binar A
9
A
8
A
3
A
2
A
1
A
0
=00 0000, biii de
adres A
9
A
8
A
3
=00 0 vor activa linia de ieire w
0
a decodificatorului, care va
selecta la rndul ei un prim cuvnt de cod de 64 bii, transmindu-l la cele 8x8
intrri ale MUX-urilor.
Liniile de adres A
2
A
1
A
0
=000, v.tab. 4.17, vor permite celor 8 intrri I
0
s
accead la ieirile MUX-urilor i, presupunnd c bara de selecie
0 Select) Chip ( CS = , primul cuvnt de 8 bii, O
7
O
1
O
0
, va avea acces la ieirile
memoriei ROM.
Urmtoarea combinaie de adres A
9
A
8
A
3
A
2
A
1
A
0
=00 0001 va pstra
linia w
0
activ (A
9
A
8
A
3
=00 0) i va permite accesul ctre ieiri al
urmtoarelor 8 intrri (I
1
) ale MUX-urilor (A
2
A
1
A
0
=001). Cel de-al doilea cuvnt de
cod de 8 bii a fost citit la ieirea memoriei ROM.
Procesul continu pn cnd ultimii 8 bii din cei 64 de pe linia w
0
sunt citii
la ieire.
Circuite logice combinaionale


131

Urmeaz combinaia logic A
9
A
8
A
3
A
2
A
1
A
0
=00 1000, care va activa
linia de cuvnt w
1
, selectnd astfel un nou set de 64 bii care vor ajunge la ieirea
memoriei ROM sub forma altor 8 cuvinte a cte 8 bii fiecare, .a.m.d.
Cele 8 pori logice care permit accesul la ieire a celor 1024 cuvinte a cte 8
bii fiecare, sunt fie circuite cu colectorul n gol, fie circuite logice cu 3 stri, ambele
variante permind cuplarea memoriei ROM pe o magistral de date.
Simbolizarea unei memorii ROM de 8Kbii este prezentat n fig. 4.52.






Fig. 4.52. Simbolizarea memoriei ROM de 8Kb


4.10.4. Extinderea capacitii memoriilor ROM
Cunoscut fiind faptul c dimensiunea (capacitatea) unei memorii ROM este
dat de produsul dintre numrul de cuvinte de cod m=2
n
(unde n reprezint numrul
de linii de intrare) i lungimea k a cuvntului de cod (de ieire), rezult c extinderea
capacitii se poate realiza prin interconectarea la intrare, la ieire sau mixt a mai
multor memorii.


4.10.4.1. Extinderea la intrare a capacitii memoriei ROM
Extinderea la intrare (de adres) a capacitii memoriei ROM, implic o
cretere a numrului de cuvinte de cod m i pstrarea neschimbat a lungimii k a
cuvntului, fig. 4.53.
















ROM
1024 x 8
10 8
(A
0
,,A
9
)
CS
(A
0
,,A
9
)
ROM-0
1024 x 8
10
8
_
CS
ROM-1
1024 x 8
10
8
_
CS
ROM-2
1024 x 8
10
8
_
CS
ROM-3
1024 x 8
10
8
_
CS

DCD
1/4
A
10
(D
0
,,D
7
)
10
A
11
Capitolul 4


132



Fig. 4.53. Extinderea la intrare a capacitii memoriei ROM
Se observ activarea succesiv de ctre combinaiile de cod ale liniilor
suplimentare de adres, A
10
i A
11
, a celor 4 memorii ROM de cte 8Kb fiecare.
Astfel, pentru combinaia de adres A
11
A
10
=00, va fi activat memoria ROM-
0 al crei coninut de 1024 cuvinte de cod a cte 8 bii fiecare, va avea acces la
ieire. Urmeaz activarea memoriei ROM-1 (A
11
A
10
=01), .a.m.d.
La ieirea circuitului se obin 4x(1024x8)bii=(4096x8)bii=(4x8)Kbii.


4.10.4.2. Extinderea la ieire a capacitii memoriei ROM
Extinderea la ieire a capacitii memoriei ROM implic o cretere a lungimii
cuvntului de cod k i pstrarea neschimbat a numrului cuvintelor de cod m
furnizate la ieire.
Concret, pentru a obine k=32bii, vom comanda cele 4 memorii ROM de
8Kb cu aceleai 10 linii de adres, ieirile memoriilor respective urmnd a fi citite n
paralel.
La ieirea circuitului se obin (1024x8x4)bii=(1024x32)bii=(1x32)Kbii,
adic 1024 cuvinte a cte 32 bii fiecare.


4.10.4.3. Extinderea mixt a capacitii memoriei ROM

Extinderea mixt a capacitii memoriei ROM implic creterea simultan a
numrului de cuvinte de cod m, ct i a lungimii k a cuvintelor, fig. 4.54.
Se observ activarea simultan, pentru A
10
=0, a memoriilor ROM-0 i ROM-
2, urmat de activarea memoriilor ROM-1 i ROM-3, pentru A
10
=1.
















A
0
,,A
9

ROM-0
1024 x 8
10
8
_
CS
ROM-1
1024 x 8
10
8
_
CS
ROM-2
1024 x 8
10
8
_
CS
ROM-3
1024 x 8
10
8
_
CS
A
10

D
0
,,D
15

8
8
Circuite logice combinaionale


133



Fig. 4.54. Extinderea mixt a capacitii memoriei ROM
n prima faz se obin (1024x8x2)bii=(1024x16)bii=(1x16)Kbii, pentru ca
n final s rezulte (2x16)Kbii.
Dintre numeroasele aplicaii ale memoriei ROM amintim:
- memorarea instruciunilor i datelor n sistemele de calcul i automatele
secveniale;
- efectuarea transformrilor de adres i nmagazinarea microinstruciunilor
n microprogramare;
- implementarea circuitelor logice combinaionale cu un numr mare de
intrri i ieiri, fr a mai fi necesar minimizarea;
- conversia de cod n vederea afirii pe 7 segmente sau prin 35 puncte;
- realizarea unor tabele de funcii;
- generarea unor secvene de impulsuri, etc.


4.11. Arii logice programabile
n cazul unor aplicaii cu un numr mare de variabile de intrare i viteze de
lucru ridicate, utilizarea memoriilor fixe programabile la utilizator (PROM,
EPROM, E
2
PROM) poate deveni improprie sau neeconomic.
De asemenea, n situaiile n care este necesar construirea unor circuite
logice combinaionale complexe care nu se fabric n tehnologie integrat,
implementarea acestora ar conduce la utilizarea mai multor circuite integrate
interconectate ntre ele, ocupnd un spaiu mai mare pe circuitul imprimat, cu un
consum sporit i o fiabilitate mai redus.
n toate aceste situaii, ariile logice programabile prin masc la productor
(Programmable Logic Array = PLA) sau pe cale electric (Field PLA = FPLA) la
utilizator, reprezint o soluie salvatoare.
Ca i n cazul memoriei ROM, PLA / FPLA se compune dintr-un
decodificator format dintr-o matrice programabil de pori I, un codificator format
dintr-o matrice programabil de pori SAU, precum i amplificatoare de ieire
programabile.
Considernd schema logic a unei FPLA, fig. 4.55, observm c aceasta
prezint 16 intrri (I
0
, I
1
, , I
15
), 3 niveluri de programare (la intrrile porilor I, la
intrrile porilor SAU i la intrrile porilor SAU-EXCLUSIV), precum i un nivel
de pori TSL pentru cuplarea celor 8 ieiri (O
0
, O
1
, , O
7
) la magistrala de date.
Fuzibilele cu ajutorul crora se face programarea, sunt simbolizate n fig.
4.55 prin cerculee.
n condiiile n care toate fuzibilele sunt intacte, toi termenii P
k
sunt nuli (n
structura lor apar variabilele de intrare luate att direct ct i negate, v. principiul
contradiciei, 1.2), termenii sum S
r
la fel, deci toate ieirile circuitului vor fi n 0
logic.
Capitolul 4


134

Arderea fuzibilelor de la nivelul intrrilor matricei I, va permite formarea
termenilor produs de forma:
( )
[
+ =
15
0
n
I
n
j
n
I
n
i
k
P , (4.44)
cu k=0, 1, , 47 i:
0
n
j
n
i = = , dac intrarea este neprogramat;
n
j
n
i = , dac intrarea este programat;
1
n
j
n
i = = , dac intrarea este redundant.



























Fig. 4.55. Schema logic a unei FPLA

Programarea la nivelul intrrilor matricei SAU, permite formarea termenilor
sum de forma:

=
47
0
k
P
k
t
r
S ,
cu r=0, 1, , 7 i:
t
k
=0, dac P
k
este inactiv (programat);
t
k
=1, dac P
k
este activ (neprogramat);

SI-0 SI-1 SI-47 --------
---
---
-
---
-
I
0
I
1
I
15
15
I


0
I


SAU-0
SAU-1
SAU-7
P
0
P
1 P
47
S
0
S
1
S
7
O
0
O
1
O
7
_
CS
I
0
I
1
I
15
1
I




Circuite logice combinaionale


135

n fig. 4.56 am prezentat o schem concret a unei FPLA, n care porile I
sunt pasive i realizate cu diode Schottky nseriate cu pelicule fuzibile de crom-
nichel, iar porile SAU sunt constituite din tranzistoare n conexiune colector comun
(repetor pe emiter), avnd pelicula fuzibil conectat n emiter.








































I
0
_
I
0
I
0
I
1 _
I
1
I
1
I
15
_
I
15
I
15
R
SI0
R
SI1
R
SI47
+V
CC
P
0
P
1
P
47
+V
CC
R
SAU0
O
0
S
0
+V
CC
R
SAU1
O
1
S
1
+V
CC
R
SAU7
O
7
S
7

Capitolul 4


136

Fig. 4.56. Schema concret a unei FPLA

Programarea FPLA se realizeaz pe baza unui tabel, cu ajutorul unui
programator care permite selecia i arderea prin impulsuri de curent a fuzibilelor a
cror ntrerupere este necesar.
Comparativ cu o memorie ROM cu acelai numr de intrri (16) i de ieiri
(8), PLA / FPLA este mult mai economic, prezentnd o capacitate mult mai mic,
48 cuvinte x 8 bii, fa de 2
16
cuvinte x 8 bii n cazul memoriei ROM.
n general, n cazul unor aplicaii care presupun un numr mare de variabile
de intrare, principalele avantaje ale PLA / FPLA fa de memoria ROM constau n
posibilitatea programrii matricei I i a complementrii variabilelor de ieire.
Ca i n cazul memoriilor ROM, extinderea capacitii PLA / FPLA este
posibil i uzual.
































Circuite logice combinaionale


137