Platformdeelearningicurriculecontent pentrunvmntulsuperiortehnic

ProiectareaLogic

19.Circuitesecventialediagramedesemnal

CIRCUITE SECVENTIALE DIAGRAME DE SEMNAL

n rndurile care urmeaz vor fi introduse anumite definiii legate de formele de und ale circuitelor secveniale. Valorile ieirilor unui circuit secvenial sunt funcii, aa cum s-a artat deja, care depind att de valorile curente ale intrrilor ct i de valorile liniilor de reacie. Totalitatea liniilor de reacie alctuiete starea circuitului secvenial. Valorile curente ale acestor linii formeaz starea curent a circuitului secvenial. Una dintre liniile de intrare ale circuitelor secveniale sincrone este linia de ceas. Valoarea, periodic dealtfel, a acestei linii constituie semnalul circuitului secvenial, numit ceas. Acesta determin momentul cnd anume circuitul va decide schimbarea strii curente cu o nou stare. Atunci cnd apare acest semnal periodic extern, circuitul secvenial eantioneaz valorile curente ale liniilor de intrare i de stare, determinnd noua stare.
Linie de intrare Tsu Th

Linie de ceas Figura 7. Intervalele de timp pentru pregtire (Tsu) i meninere (Th)

Semnalul de ceas poate fi activ fie ca o tranziie pozitiv (atunci cnd semnalul de ceas face o tranziie de la o valoare joas spre o valoare ridicat) fie ca o tranziie negativ (atunci cnd acest semnal trece dintr-o valoare ridicat spre o valoare joas). Este important ca liniile de intrare care determin noua stare s fie nemodificate pe durata activitii semnalului de ceas. Se definete o fereastr de timp n jurul momentului n care devine activ semnalul de ceas. Aceast fereastr de timp are dou pri dispuse de-o parte i de-alta a momentului n care linia de ceas devine activ: intervalul de timp de pregtire (se noteaz tradiional prin Tsu indicele fiind abrevierea cuvntului n limba englez setup) i intervalul de timp de meninere (se noteaz tradiional prin Th indicele fiind abrevierea cuvntului englez hold). n figura 7 este prezentat dispunerea celor dou intervale de timp pentru cazul n care linia de ceas este activ pe frontul pozitiv. Este important de reinut c pe durata acestei ferestre de timp valorile liniilor de intrare nu trebuie s sufere modificri. Mai precis, pe durata intervalului de timp de pregtire, timp care precede evenimentul de linia de ceas, valorile liniilor de intrare trebuie s fie stabile pentru ca s fie corect recunoscute. Prin Tsu se specific, n fapt, durata minim de timp pentru care semnalele de intrare i pstreaz constante valorile. Durata intervalului de meninere, specificat, n mod obinuit, prin valoare minim a acestuia Th de asemenea se cere stabilitatea valorilor liniilor de intrare pentru ca tranziiile s aib loc n mod corect. Nerespectarea acestor restricii poate conduce la funcionri neconsistente specificaiei circuitului secvenial.

Asocierea unui semnal de ceas evenimentului eantionrii liniilor de intrare, poate fi privit ca un semnal prin care se acord permisiunea elementelor cu memorie s-i examineze valorile liniilor de intrare n vederea schimbrii strii acestora. Se poate folosi un singur semnal de ceas pentru sincronizarea actualizrii strii mai multor elemente cu memorie dintr-un sistem.

S Q

valid R

Figura 8. Latch R-S sensibil la variaii de nivel.

n figura 4 a fost prezentat elementul fundamental cu memorie R-S, numit tradiional latch-ul R-S. Elementele cu memorie utilizate n construcia circuitelor secveniale se clasific n dou mari grupe: latch-uri i bistabili. Atunci cnd liniile de ieire ale unui element cu memorie i schimb valorile imediat ce au avut loc schimbri ale valorilor liniilor de intrare, acestea se numesc elemente cu memorie cu ieiri transparente. Latch-ul R-S este un exemplu n acest sens; ieirile sale sunt imediat modificabile la schimbrile valorilor liniilor de intrare. Dac un latch are numai intrri de date i nu are linii de ceas, atunci acel latch se numete latch asincron. Latch-urile sensibile la valorile liniilor de intrare, au adesea o linie de intrare de validare, numit uneori linie de ceas. Aceste latch-uri eantioneaz continuu valorile liniilor lor de intrare pe durata asertrii liniei de validare. Orice modificare a valorilor liniilor de intrare se propag prin latch la ieirea acestuia. Circuitul prezentat n figura 8 este un latch sensibil la variaiile de nivel ale liniilor sale de intrare. Din cauza nivelului logic suplimentar impus de linia de validare liniile de intrare R i S sunt active prin valori zero, la fel ca i nou introdusa linie de validare. Atunci cnd linia de validare devine activ (are valoarea zero), ultimele valori ale celorlalte dou linii de intrare determin continuu starea memorat de latch. Valoarea stocat, final, este determinat n fereastra de timp format prin timpul de pregtire i timpul de meninere grupate n jurul momentului n care linia valid trece din valoarea 0 n valoarea 1. Bistabilii difer de latch-uri prin faptul c valorile liniilor lor de ieire se modific numai n raport cu linia de ceas, n timp ce latch-urile i schimb valorile liniilor de ieire corespunztor schimbrii valorilor liniilor lor de intrare. Din acest motiv bistabilii pot fi caracterizai ca fiind acionai fie pe front pozitiv, fie pe front negativ sau pot fi master-slave. Un bistabil acionat pe frontul pozitiv i eantioneaz valoarea liniilor de intrare la tranziia semnalului de ceas din valoarea zero n valoarea unu. Pentru o corect recunoatere a valorilor liniilor de intrare acestea trebuie s fie stabile pe durata

ferestrei de timp Tsu +Th. Schimbarea valorilor liniilor de ieire se face dup un timp de ntrziere msurat fa de momentul tranziiei semnalului de ceas. Duratele celor dou componente de timp Tsu i Th sunt, spre exemplu, n tehnologie TTL de ordinul nanosecundelor. Astfel, n tehnologie TTL cele dou componente de timp au valorile tipice de 30 ns, respectiv 5 ns.
Bistabilul J-K

Datorit problemelor care apar la elementul cu memorie R-S din cauza setului de valori interzise s-a ncercat construirea altui circuit la care s se evite aceast situaie. n figura 9 este prezentat diagrama de principiu a acestui bistabil.

Q Latch R-S

Figura 9. Latch-ul J-K. Folosind ca linii de reacie liniile Q i Q i introducnd dou linii noi de intrare se poate garanta acum c liniile interne R i S nu mai pot fi avea simultan valoarea 1. n afar de evitarea a setului de valori interzise a liniilor de intrare, acum apare o nou posibilitate de funcionare: complementarea strii curente. n adevr, dac J = K = 1, atunci oricare ar fi starea curent, starea viitoare este complementara acesteia. Funcionarea noului circuit poate fi urmrit n tabelul din figura 10. J(t) K(t) Q(t) Q(t+1) 0 0 Q(t) x 0 1 0 x 1 0 1 x 1 1 Q(t) x Figura 10. Tabelul de
funcionare al latch-ului J-K

Din tabelul figurii 10 se poate deduce urmtoarea ecuaie caracteristic: Q(t+1) =Q(t)K + Q(t)J Actuala construcie a latch-ului J-K are, totui, o problem de funcionare. O dat aplicate valorile de intrare J = K = 1, circuitul va intra n oscilaie pn cnd una dintre intrri devine 0. explicaia este simpl. Condiia de complementare a strii curente rmne asertat chiar i atunci cnd are loc complementarea, ceea ce induce comportamentul astabil, nedorit dealtfel, al circuitului. O soluie la aceast mal-funcionare este bistabilul J-L master-slave.

Bistabilul master-slave are drept idee fundamental construcia unui element cu memorie folosind dou elemente cu memorie conectate succesiv . Primul element cu memorie, master-ul, accept noile valori ale liniilor de intrare i genereaz valorile de ieire P i P sincron cu frontul cresctor (pozitiv) al impulsului de ceas. Cel de-al doilea element cu memorie, slave-ul, accept ca intrri valorile P i P i sincron cu frontul descresctor (negativ) al impulsului de ceas i schimb valorile liniilor sale de ieire. (a se vedea figura 11). P R Clck

Latch R-S J Clck S

Latch R-S S

Figura 11. Schema de principiu a bistabilului J-K master/slave.

n momentul n care valorile liniilor de ieire se propag prin liniile de reacie la nivelul liniilor de intrare, impulsul de ceas a ncetat i se mpiedic astfel intrarea n oscilaie a bistabilului. 100 Reset Prinde Basculeaz Set 1-uri timp (ns) J K Clck P P Q Liniile de ieire ale master-ului Liniile de ieire ale slave-ului
Figura 12. Forme de und pentru bistabilul J-K master/slave.

Diagrama cu formele de und ale bistabilului J-K master/slave din figura 12 relev anumite aspecte importante ale funcionrii acestui tip de bistabil. Prima remarc se refer la modul cum liniile de ieire ale master-ului P i P, trag dup acestea liniile de ieire ale slave-ului, respectiv Q i Q. Acestea din urm i modific valoare dup

o ntrziere de propagare fa de frontul cztor al impulsului de ceas. A doua remarc privete o proprietate general a bistabilului J-K master/slave care este numit, tradiional, prinde 1-uri. Aceast proprietate general se enun astfel: ori de cte ori o linie de intrare are valoare unu, chiar pentru un scurt interval de timp pe durata impulsului de ceas, apare ca un semnal unu la linia de ieire. Comportament specific acestui bistabil poate fi urmrit n figura 12. Se va face n continuare o trasare a funcionrii bistabilului n conformitate cu formele de und ale figurii 12. Iniial bistabilul a avut valoarea liniei de ieire zero. Linia de intrare J devine 1, i dup ce apare impulsul de ceas (dup o ntrziere inerial) linia P ia valoarea unu. Atunci cnd se termin impulsul de ceas, liniile P i P au trecut n a doua seciune a bistabilului cauznd trecerea n valoare unu a liniei de ieire Q. La ridicarea urmtorului impuls de ceas, liniile de intrare J i K sunt amndou cu valoarea zero. Din acest motiv prima seciune i conserv starea. Aproximativ pe la jumtatea impulsului de ceas, linia K i schimb valoarea i pentru un interval de timp (care depete momentul n care nceteaz palierul de unu al impulsului de ceas) devine unu, producnd aducerea n zero a primei seciuni. Valoarea zero a ieirii primei seciuni se propag n a doua seciune a crei ieire ia valoarea zero puin dup frontul negativ al impulsului de ceas. Fenomenul de prindere 1-uri este ilustrat cu urmtoarea condiie a liniilor de intrare, atunci cnd linia J este asertat pentru un foarte scurt interval de timp (mai scurt dect durata impulsului de ceas). Chiar dac valoarea liniei J revine la zero, i asta nainte ca impulsul de ceas s se termine, linia de ieire a slave-ului trece n valoarea unu i de aici linia de ieire a bistabilului trece i aceasta la valoarea unu pe frontul cztor al impulsului de ceas. Dac latch-urile din cele dou seciuni sunt construite cu pori INU se manifest un fenomen similar numit prinde 0-uri. Din aceste motive este recomandat ca s se acorde mult atenie hazardurilor logice, poteniale ale circuitelor combinaionale care produc semnalele logice care sunt apoi aplicate liniilor J i K. Restul configuraiilor de valori de intrare fac ca bistabilul s basculeze, schimbndu-i starea la fiecare impuls de ceas.
Bistabilii acionai pe frontul impulsului de ceas

Bistabilii J-K soluioneaz problema valorilor interzise ale liniilor de intrare printr-o construcie care garanteaz c latch-urile interne nu au niciodat ambele linii de intrare asertate. Dar funcionarea n basculare a acestor bistabili conduce la comportament oscilant al valorilor liniilor de ieire. Varianta master/slave soluioneaz problema oscilaiei prin autorizarea eantionrii valorilor liniilor de intrare numai atunci cnd este prezent impulsul de ceas, genernd valorile noi ale liniilor de ieire abia dup ce nceteaz palierul de unu al impulsului de ceas. Apare n schimb problema prinderii 1-unurilor. Proiectanii circuitelor secveniale au soluionat aceast problem prin introducerea bistabililor acionai pe front. Aceste circuite n loc s eantioneze valorile liniilor de intrare pe durata impulsului de ceas, i eantioneaz valorile liniilor de intrare numai

pe durata frontului pozitiv (acionare pe frontul cresctor) sau negativ (acionare pe frontul cztor al impulsului de ceas). n continuare se va considera structura general a bistabililor D acionai pe frontul negativ al impulsului de ceas (a se vedea figura 13). Schema prezentat n figura 13 poate fi simplu schimbat pentru acionarea pe frontul pozitiv, complementnd impulsul de ceas. D D 0 R Clk = 1 S 0 D
Va stoca D cnd cade impulsul de ceas Va stoca D cnd cade impulsul de ceas

Q Q

Figura 13. Bistabil D acionat pe frontul negativ al impulsului de ceas.

Modul de operare al bistabilului D

Operarea unui dispozitiv acionat pe front este considerabil mai complex dect cea a unui bistabil master/slave, spre exemplu. Circuitul din figura 13 conine trei latch-uri. Cel de la baza schemei eantioneaz linia de intrare D timp n care cel aflat n partea superioar stocheaz D. D D D R Clk = 0 S D D Q

Figura 14. Bistabil D acionat pe frontul negativ al impulsului de ceas.

Linia de ieire a latch-ului de la baz este conectat la linia de intrare S a latch-ului final, spre deosebire de cel superior care este conectat la linia de intrare R a aceluiai latch. Schema din figura 13, spre deosebire de cea din figura 14, prezint starea circuitului atunci cnd impulsul de ceas este prezent (are valoarea 1). Impulsul de ceas foreaz liniile de ieire ale latch-urilor de la baz i de sus la valoarea 0, aceasta instaurnd pentru latch-ul final starea de conservare a strii existent naintea apariiei impulsului de ceas. Orice schimbare pe linia de intrare D va fi eantionat de latchurile de la baz i de sus, dar aceste schimbri sunt inhibate s afecteze starea latchului final. Schema din figura 14 prezint ce se ntmpl atunci cnd impulsul de ceas trece din unu n 0. Porile SAU-NU conectate la latch-ul final acioneaz ca simple inversoare. Valoarea anterior eantionat pe linia de intrare D este prezent pe linia S a latch-ului final n timp ce valoarea D este prezent pe linia R a aceluiai latch. Dac D = 1, atunci linia de ieire a latch-ului final va avea valoarea 1, altfel va avea valoarea 0. D
4

D D R

Q Q

Clk = 0 D
2

S D 0

D* D* D

Figura 15. Bistabil D acionat pe frontul negativ al impulsului de ceas.

n figura 15 este prezentat analiza situaiei n care n absena impulsului de ceas are loc o schimbare a valorii liniei de intrare D, notat prin D*. Valoarea nou aplicat liniei de intrare va fora linia de ieire a porii 1 la valoarea 0 deoarece D* D. Datorit valorii acestei linii porile 2,4 i 5 i vor pstra valorile anterioare. D* poate afecta circuitul numai cnd liniile de ieire ale porilor 2 i 4 sunt forate la valoarea 0. Aceasta are loc numai atunci cnd este prezent impulsul de ceas. Examinarea funcionrii acestui circuit pune n eviden importana specificaiilor duratelor de timp pentru pregtire i pentru meninerea semnalului de intrare n jurul ridicrii impulsului de ceas.