Arhitecturi de SMP n variant distribuit Principii structurale (topologice)

Eficiena unui SMP e legat n principal de eficiena cu care se efectueaz schimburile de informaii ntre modurile (procesoarele) SMP. Prin procesor se nelege un sistem cu prosesor ce include unitatea de calcul i resursele periferice. Modurile de conectare a procesoarelor pentru a realiza schimbul de informaii n SMP pot fi grupate n patru categorii!

a) Stea. "fer simplitate# liniaritate i o bun toleran la defectare. $ac un procesor se defecteaz# acesta poate fi izolat sistemul fiind capabil s lucreze n continuare prin preluarea n mod dinamic a sarcinilor procesorului defect. %ceast arhitectur este utilizat intensi& n conducerea proceselor industriale datorit a&anta'elor mai sus menionate. b) (nel. Se caracterizeaz prin posibilitatea comunicrii directe numai cu ) &ecini. *omunicaia cu un procesor mai ndeprtat se face prin intermediul procesoarelor de pe calea care asigur legtura ntre aceste dou procesoare. %&anta'! dpd& hard+are# structura interfeelor cu cei doi &ecini este identic indiferent de numrul procesoarelor din SMP. $eza&anta'! la defectarea unui procesor sau a unei magistrale banda de comunicaii este ntrerupt ea put,nd fi realizat pe o alt cale mai lung. c) Matriceal. Prezint simplitate fa de soluia b). (interfaa cu M%-E este simpl! o singur legtur). $eza&anta'! comutatorul (partea logic) care diri'eaz cuplarea mag n nodurile reelei este comple. dpd& hard i la defectarea lui SMP nu mai funcioneaz.

d) Magistrala complet conectat. Se caracterizeaz printr0o nalt siguran n funcionare dar este costisitoare sub raportul cone.iunilor# al interfeelor i al prg de comunicaie. 1n procesor poate a&ea ) realizri fizice! a) un ansamblu de module standard! 1*# memorii# periferice2 bloc de interfa cu magistrala SMP (3(M). 4oate aceste module sunt conectate n 'urul unei magistrale interne (M%-().

b) un procesor este realizat dintr0un calculator pe o singur plac (Single 3oard *omputer 5 S3*) care include pe o singur plac toate modulele funcionale din fig.). Structura SMP stea a) se reduce la M%-E la care se conecteaz prin 3(M0uri module procesor Pi 2 i6/#n.

7umrul de procesoare P poate fi e.tins p,n la limita de ncrcare nominal a M%-E. " soluie pentru a e.tinde M%-E const n plasarea pe anumite procesoare a unuia sau mai multe canale de comunicaie serial. %cestea fac posibil conectarea la un alt procesor plasat pe o alt M%-E (aparin,nd altui SMP) o structur de SMP e.pandabil constituit din mai multe structuri stea care comunic prin linii seriale.

"rganizarea n SMP se realizeaz pe baza conceptului de localizare a sarcinilor procesoarelor care se caracterizeaz prin! a) Procesoarele care au un schimb de informaii mai frec&ent sunt plasate pe aceea i M%-E. b) Procesoarele cu schimb de informaii mai redus pot comunica prin linii seriale ele put,nd fi pe M%-E diferite (fig. 8). (mplementarea procesoarelor n &arianta distribuit se realizeaz utiliz,nd un numr de module standard interschimbabile care pot fi conectate i pe M%-E ca resurse comune (fig 9).

Problema implementrii hard a unui SMP se reduce la implementarea sistemelor de comunicaii ntre M%-( i M%-E. " soluie este plasarea pe M%-E a unei memorii :%M comun accesibil de orice procesor cuplat la M%-E. %ceast memorie 'oac rolul de cutie po tal! orice procesor &a depune mesa'e ptr celelalte procesoare i &a e.trage mesa'ele sale. %ccesul la aceast memorie se face direct prin instrucii normale de acces de date ntre registre i memorie. 3(M al oricrui procesor &a analiza adresele de pe M%-(. ;a detectarea unei adrese corespunztoare unei zone de memorie e.tern# 3(M &a lansa o cerere de acces la M%-E din partea procesorului P i. %ceast cerere o notm cu 3:E<i ( 3uss :e=uest a procesorului Pi ). $up lansarea cererii# procesorul Pi trece n stare de a teptare ( +ait ) dac M%-E e de'a ocupat cu un transfer de date sau dac memoria :%M e mai lent dec,t 1*.
>

*urs ) SMP
3(M al oricrui procesor &a analiza adresele de pe M%-( i la detectarea unei adrese e.terne &a lansa o cerere de acces la M%-E! 3:E< ( 3us :e=uest ). $up lansarea cererii procesorul &a trece n starea de a teptare ?%(4 dac M%-E este de'a ocupat sau dac memoria comun :%M ( cutie po tal ) este mai lent dec,t unitatea central. Pentru a rezol&a cererile simultane de acces la resursele de pe M%-E# se utilizeaz un mecanism logic de acordare a prioritilor pentru aceste cereri numit arbitru de magistral. %cesta asigur o ierarhizare a prioritilor de acces plas,nd prin linia ?%(4 un procesor mai puin prioritar ntr0un ir de a teptare. ;a un moment dat doar un singur procesor poate accesa M%-E# acesta fiind cel pentru care semnalul 3%*@ ( 3us %cAnoledge ) este acti&. Procesorul Master astfel desemnat se nume te Master curent pentru M%-E. %nsamblul de 3(M0uri de pe fiecare procesor Master poate fi pri&it ca un multiple.or digital i anume n B M%-( ctre una M%-E. Cn figura de mai 'os se prezint arbitrarea a ) procesoare P % i P3 unde P% are prioritate mai mare.

Soluia cu memorie :%M concentrat ( comun ) (fig. D) prezint deza&anta'ul dublrii timpului de ocupare a M%-E pentru comunicaia ntre P % i P 3. P% depune n M** un mesa' iar P 3 preia acest mesa' din M**2 M%-E este accesat de dou ori. Cntr0o structur SMP se poate parta'a memoria comun din sistem n ) zone! " memorie e.tern concentrat conectat fizic la M%-E# cu posibilitatea de acces direct din partea oricrui procesor Pi ( :%M* ) " memorie comun distribuit ( :%M$ ) cu acces din partea M%-( a procesorului propriu Pi i respecti& cu acces &ia M%-E din partea celorlalte procesoare ( Master ). %ceast memorie :%M$ se mai nume te :%M dublu port sau :%M dublu acces.

Principii de comunicaie ntre 2 procesoare

Se utilizeaz ) mecanisme de baz! a) mecanismul de plasare a procesorului P3 n starea ?%(4 ca urmare a faptului c procesorul P% a fost acti&at a obinut controlul M%-E. Cn acest caz segmentul de memorie :%M$ asociat oricrui procesor este de tip :%M dublu port cu di&erse separatoare pentru magistrala de date i adrese. ( fig. E ).

b) mecanism de forare a procesorului P3 n F";$. Cn acest caz se utilizeaz memorie :%M$ simplu port ( fig. G ).

Cn urma unei cereri de accesare de pe M%-E a :%M$# decodificatorul de adrese sesizeaz faptul c adresa pe de M%-E are ca destinaie o surs de pe M%-( proprie i lanseaz F";:E< ctre 1*. 1* i termin instrucia n curs i decupleaz liniile ei de la M%-( apoi 1* lanseaz F%. *a urmare memoria :%M$ este cuplat prin bufferele bidirecionale de adrese i date cu magistrala e.tern i deci poate fi accesat de Masterul curent ca o resurs proprie. Partajarea memoriei n SMP Memoria oricrui procesor Pi se poate repartiza n dou zone! Memoria local accesibil din e.terior M;E ctre procesorul i " memorie pri&at MPi accesibil doar de pe M%-( a procesorului Pi. *ele dou zone sunt accesibile de pe M%-(. M;Ei poate fi accesat at,t de pe M%-( c,t i de pe M%-E.

SMP utiliz nd procesoare monoplac

*lasificarea P) i a memoriilor dpd& al adresabilitii *lasificarea P! Procesoare Master de tip P/ M%-( i M%-E Procesoare Sla&e de tip P) M%-( *lasificarea memoriilor! Memorii dublu front 5 M/ M%-( i M%-E %dresabile doar de pe M%-( 5 M) M%-E 5 M> */6P/IM/ M%S4E: *)6P/IM) M%S4E: *>6P)IM/ S;%JE

Arhitecturi obinute prin comparaia !"#!2# !$ adug nd %i memorii concentrate de tip M$

SMP/6K*/
%ceast arhitectur este fle.ibil cu posibiliti de comunicare multiple ntre procesoare. $atorit utilizrii memoriilor M/ se mic oreaz gradul de ncrcare al M%-E i timpul afectat comunicrii pe M%-E scade. *omunicaia ntre procesoare se realizeaz prin cutii po tale distribuite prin memorii de tip M/. %ceste sisteme prezint modularitate i o depanare u oar.

SMP)6K*/IK*)
*omunicaia ntre calculatoare de tip *) se poate realiza doar printr0o memorie M/ a unui calculator de tip */ fapt care dubleaz timpul de utilizare a M%-E. *omunicaia */0*/ i */0*) se realizeaz tot prin memorii M/ de pe */ dar de aceast dat M%-E este utilizat o singur dat.

SMP>6K*/IK*>
*on&ersaia */0*> se realizeaz prin memorii de tip M / de pe *>. *omunicaia *>0*> nu se recomand deoarece Masterul curent ar &ehicula informaii ntre *> &ia M/ de pe */.

SMP86K*)IM>
E.istena M** M> ofer posibiliti de comunicaie depline. $eza&anta'ul acestei structuri este c scade &iteza de comunicaie pe M%-E ca urmare a unei duble adresri ctre M> pentru o comunicaie n *)0uri. %ceast arhitectur se preteaz la sisteme omogene cu alocare dinamic a tasA0urilor. $ac un procesor din SMP s0a defectat# super&izorul sesizeaz acest lucru i redistribuie sarcinile procesorului defect celorlalte procesoare &alide. Modulul cel mai sensibil la o e&entual defectare este M> care dac se defecteaz SMP nu mai funcioneaz.

SMP96K*)IK*>
*omunicaia ntre *)0*> se realizeaz prin intermediul modulelor de memorie M/ de pe *>. *omunicaia ntre *)0*) se face mai greu tot prin M/ de pe *>. comunicaia *>0*> nu se recomand.

SMPH6K*/IK*)IK*>
%ceast structur reune te a&anta'ele combinaiei a c,te dou tipuri de calculatoare. *omunicaia *)0*> nu se recomand. $eza&anta'ul este faptul c nu este omogen.%legerea unei anumite structuri de SMP se face funcie de aplicaie. Principalul element este &olumul de date de comunicat i &iteza cerut. Se alege ca indicele performan 5 pre s fie c,t mai mare.

Magistrale standard pentru SMP

(nterconectarea calculatoarelor monoplac necesit utilizarea unui sistem de magistrale care s permit o e.tensie modular a plcilor funcionale! modul procesoare# memorii# module (L"# cuplare de periferice# etc. ;a realizarea SMP destinate conducerii proceselor se utilizeaz magistrale standard. %ceste magistrale sunt utilizate de companiile productoare de SMP i au a&anta'ul c plci de companii diferite sunt compatibile la ni&elul sertarului care conine magistrala standard.

!&'S $ SMP " magistral standard des utilizat n SMP este magistrala M1;4(31S a firmei (74E;. Mirma S(EME7S are o magistral echi&alent cu numele %MS.
Magistrala M1;4(31S cuprinde! Magistrala sistem 5 magistrala E 5 magistrala M1;4(31S propriu0zis. Magistrala rezident 5 magistrala ( 5 specific P conectat Magistrala serial. Magistrala M1;4(31S asigur o comunicaie ntre P de E sau /H bii# ntre module periferice care se pot conecta la M3# memorii module de (L" numerice sau analogice# module procesoare de a.# module Master de tip calculator monoplac.
/N

M3 dispune de urmtoarele grupe de linii de magistral! )N linii de adres /H linii bidirecionale de date E linii de ntrerupere de magistral linii de arbitrare a magistralei linii de control a magistralei linii de ceas (*locA) linii de alimentare. ;iniile de adrese i date sunt de tip > stri. ;iniile de ntrerupere de magistral sunt de tip colector n gol (mai multe ie iri se pot conecta mpreun). Modulele conectate la magistral sunt n relaia Master 5 Sla&e. 1n modul Master poate controla magistrala E prin preluarea liniilor acesteia (prin 3(M) ca urmare a arbitrrii. 1n modul Sla&e nu potae controla magistrala E. Modulele Sla&e pot fi module de memorie# de (L" dar i module procesor de tip P># la care doar memoria de pe procesor poate fi accesat i de pe magistrala ( i de pe E. 1n SMP poate a&ea mai muli Master dar la un moment dat unul singur este acti& (Master curent). 1n singur modul Master furnizeaz ceasul de magistral care asigur o relaie temporal sincroniz,nd modulele pentru rezol&area conflictelor pe magistrala E. 4ransferurile de date pe magistrala E au loc asincron printr0un dialog emitor receptor (hand shaAe). ;iniile M3 sunt N acti&e deoarece o surs perturbatoare are ne&oie pentru a fi.a ni&elul N de o putere de )N ori mai mare dec,t pentru a fi.a ni&elul /. $in acest moti& marea ma'oritate a firmelor fac i ele O. ci n tehnologia 44;. Semnalele magistralei M3! (7(4 5 poziioneaz sistemul ntr0o stare cunoscut# poate fi generat e.tern sau de ctre unul dintre Master. %$:/>LO%$:NL 0 grup de linii destinate magistralei de adrese cu o capacitate de accesare de /Mb. (7M/L 0 inhibare :%M prioritatea o are :"M0ul2 dac o zon de :%M i una de :"M sunt selectate pentru aceast adres :"M0ul este prioritar dispoziti&ele (L" referite ca memorie sunt prioritare fa de :%M. (7M)L 0 inhibare :"M dispoziti&ele de (L" referite ca memorie sunt prioritare fa de :"M. 1n e.emplu n care s0ar putea utiliza (7M/L respecti& (7M)L este urmtorul! e.ist > zone de memorie cu acela i c,mp de adresabilitate. (nformaiile din aceste memorii sunt ns necesar disponibile la momente succesi&e de timp. $e e.emplu un :"M n care se afl programe de 3""4
//

al sistemului un :"M de diagnoz la pornirea sistemului i un :%M pe post de M**. (7M/L# (7M)L cu logica adec&at poate selecta cele > memorii succesi&. 3FE7L 0 3Pte Figh Enable 5 &alidarea acti&itii superior generat de 1* pe /H bii pentru a specifica faptul c &a a&ea loc un transfer de ) octei pe magistrala de date (pentru compatibilizarea formatelor EL/H bii).

Magistrala de date %i comenzi asociate( $%4MLO$%4NL 0 /H linii bidirecionale de date. M:$*L 0 MemorP :ead *locA 5 c,nd e acti& indic un ciclu de citire din memorie pe magistrala E. M?4*L 0 MemorP ?rite *locA 5 c,nd e acti& indic un ciclu de scriere n memorie pe magistrala E. (":*L 0 (L" :ead *locA 5 indic un ciclu de citire de la un periferic. ("?*L 0 (L" ?rite *locA 5 indic un ciclu de scriere ctre un periferic. B%*@L 0 E.change %cAnoledge 5 este generat de un Sla&e ce anun un Master c transferul de date solicitat este acceptat. %dresele i datele trebuie s fie anterioare cu 9N ns fa de semnalele de comand i s fie stabile nc 9N ns dup ce comanda s0a ncheiat.

/)

)estionarea (arbitrarea) prioritii de acces pe magistrala *( 3*;@ 5 3us *locA 5 ceasul de magistral2 sincronizeaz circuitul de arbitrare a prioritii (fma.6/N Mhz). 3P:7L 5 3us PrioritP (nput 5 intrare de prioritate care indic Masterului pe care se afl faptul c nici un alt Master de prioritate mai mare nu are magistral. 3P:"L 0 3us PrioritP "utput 5 ie ire de prioritae dintr0un Master care indic modulelor Master mai puin prioritate faptul c Master0ul cu ie irea n discuie sau unul mai prioritar cere magistrala. 3P:7 i 3P:" se utilizeaz pentru a realiza cascadarea Master0elor la arbitrarea serial. *one.iune se cheam daisP chain.

31SQL 0 indic faptul c magistrala este ocupat# este acti&at de un Master care a obinut controlul asupra magistralei i poate fi folosit pentru a inhiba arbitrarea de ctre un Master mai puin prioritar. E citit de ceilali Master. 31S:E<L 5 cerere de acces la magistrala utilizat n arbitrarea paralel. *3:<L 0 *ommon 3us :e=uest 5 cerere comun de acces la magistrala E acti&at de ctre unul sau mai muli Master care cer magistrala i este citit de Master curent care este astfel informat c un alt Master dore te accesul pe magistrala E. E tot o linie "PE7 calculator ca i 31SQL. +ntreruperi de magistral( (74DLO(74NL 0 E ni&ele de cereri de ntrerupere2 (74N are prioritatea ma.im. Cn mod normal liniile de ntrerupere sunt utilizate de Sla&e. (74%L 0 (nterrupt %cAnoledge 5 confirmarea cererii de ntrerupere de ctre Master curent adresat Sla&e selectat. ,iniile de alimentare( I9J I/)J 0/)J -7$ (mai multe linii)

/>

I9J 5 bateria. **;@L 0 *ommon *locA 5 este generat de unul din Masterii i este destinat unor Sla&e care au un *locA propriu. ,inii de protecie la cderea alimentrii( PM(7 5 Po+er Mail (nput 5 generat de un circuit care supra&egheaz alimentarea. (ndic Master curent c tensiunea de alimentare &a cdea peste > msec. $ac sursa de la reea este alimentat sub /G9J se genereaz acest semnal care arat c tensiunea continu i pstreaz parametrii nc > msec. MP:" 5 MemorP Protect 5 semnal de protecie a memoriilor *M"S alimentat i pe baterie care mpiedic operarea cu memoria pe durata pe durata tranziiei cderii tensiunii de alimetare. %ctualmente e.ist > memorii EEP:"M ce au a'uns la timpii de accesare echi&aleni cu ai unei memorii :%M. Ele sunt utilizate pe post de memorii :%M ce stocheaz date importante din sistem i nu necesit alimentare special dup cderea tensiunii. !aracteristicile electrice ale magistralei M&,-./&S( 4ransferul de date pe M3 se poate face cu o frec&en ma.im de 9 Mhz# ns datorit timpilor destinai arbitrrii magistralei i ai celor de acces la memorie se utilizeaz o rat de transfer de )Mhz. 7umrul de module din sistem organizat pe M3 depind de capacitatea de ncrcare (M%7 "14 6 numrul de circuite de intrare ce pot utiliza o linie M3). Pentru logica acti& pe N i amplificarea de ie ire 44; cu M%7 "14 /H0)N numere de module conectate la magistrala E poate fi /H0)N fr a dep i factorul de ncrcare a magistralei.

!urs 0 SMP Magistrala SMS AMS

$pd& al semnalelor &ehiculate pe magistral# magistrala %MS este echi&alent cu magistrala M3 ( Multi 3us ). $iferena apare la tipul conectorilor. %MS conine ierarhic urmtoarele magistrale! M1;4(31S ) 5 magistral pe >) de bii2 %MS0M 5 identic cu M32 M%-( 5 de E bii numit i magistral local2 Magistral serial.

/8

(nterfaa modul Master 5 Muli 3us

Sunt &alabile urmtoarele obser&aii! Schema bloc se refer la un modul Master care nu are n componen o memorie :%M comun distribuit n dublu port ( &ezi sensul semnalelor de la control i adresele )2 Pentru o schem bloc# interfaa M Sla&e M3 nu conine blocul de arbitrare M%-E i mai toate sensurile semnalelor sunt in&ersate ca sens# ca direcionare2 %E7 5 %dress Enable este acti&at de ctre blocul de arbitrare atunci c,nd Master0ul Ra c, tigat concursulS pentru accesarea M%-E i ca urmare acest semnal# practic este semnalul de &alidare a cuplrii M%-( cu M%-E. 3locul de adrese Cn sistemul din figura / sensul de adresare este unic# de la st,nga la dreapta ( nu e.ist memorie :%M dublu port pe MM ) 46S/S logic permanent. Cn situaia n care pe MM ar e.ista memorie :%M dublu port# sensul de adresare 4 are ) stri. ( &ezi memoria :%M dublu port ).

3locul de date ( compatibilitatea E0/H bii )

/9

3FE7L N N / / /.

%$:NL N / N /

%ciune 7efolosit 4ransmitere pe /H bii 4ransfer pe E bii2 adres impar 4ransfer pe E bii2 adres par

).

>.

/.4ransfer de la adres par ).4ransfer de la adres impar >.4ransfer pe cu&,nt

/locul de ntreruperi pe M/
;iniile de ntrerupere pe M%-E# (74NL#O#(74NDL sunt utilizate de modulele Master pentru a recepiona cereri de ntrerupere pro&enite de la! Module Sla&e (MS)2 %lte module Master ( MM)2 ;ogic e.tern2 1n MM poate conine surse de ntrerupere care nu necesit liniile M3 pentru a ntrerupe unitatea proprie.
/H

E.ist ) tipuri de scheme de implementare a ntreruperilor pe M%-E! Cntreruperi ne&ectorizate de magistral2 Cntreruperi &ectorizate de magistral.

+ntreruperile nevectorizate de magistral

;a acest tip de ntreruperi adresa &ectorului de ntrerupere este generat la ni&elul MM curent fr a utiliza liniile M%-E. %ceast adres este generat de ctre controler0ul programabil de ntreruperi (3(*) de pe MM i transferat unitii centrale propri pe liniile M%-(. Surs de ntreruperi se poate afla pe! MM local2 Pe alte module cuplate la M%-E ( n general MS ). Cn cel de0al doilea caz se utilizeaz liniile de cereri de ntrerupere e.istente pe M3 ca urmare a generrii &ectorului local de ntrerupere# unitatea central a MM curent termin instrucia n curs# i ntrerupe acti&itatea i sare la e.ecuia rutinei de ntrerupere ser&ind unitatea care a cerut ntreruperea.

Semnalul % e generat de ctre MS ca urmare a necesitii unei cereri de ntrerupere din partea acestui MS. Semnalul 3 semnific sf,r itul tratrii ntreruperii i pro&ine de la MM curent care l li&reaz conform urmtoarei proceduri! la sf,r itul rutinei de ntrerupere naintat de MM# nainte de :E4( e.ist o instrucie de apel la un dispoziti& (L" ((":*) sau o instrucie de accesare a unei locaii de memorie e.tern (citire)# se genereaz M:$*L. %ceste apeluri sunt pentru o adres cunoscut %dr3. %ceast adres e decodificat de decodificatorul $E* de pe MS# strobat cu semnalul (":$*L sau M:$*L i genereaz semnalul de achitare 3L care comut bistabilul de intrare pe RNS anun,nd astfel pe MS c rutina a fost ndeplinit.
/D

+ntreruperile vectorizate de magistral

Cn acest caz &ectorul adresei de ntrerupere se afl pe MS i se transfer ctre MM prin intermediul M%-E. $up ce a primit o cerere de ntrerupere de la un MS# MM curent cere ca MS s0i li&reze adresa curent de ntrerupere i liniile de date ale M3. %ceast cerere este anunat prin semnalul (74%L de pe M3.

Protocolul de comunicaie pentru ntreruperi &ectorizate de magistral. %tunci c,nd apare una sau mai multe de ntreruperi de magistral pe liniile (74NLO(74DL se e.ecut sec&enele urmtoare! P(*LSla&e informeaz pe una din liniile (74L asupra unei cereri de ntrerupere de M%-E adresat P(*LM2 P(*LMaster genereaz (74:L ctre 1* proprie prin care se cere ser&irea unei ntreruperi2 1* i termin instruciunea n curs# genereaz semnalul (74%L pe M3 i blocheaz starea circuitelor P(*LS de pe toate MS pentru a permite stabilirea prioritii2 MM depune adresa de selecie a P(*LS cu cea mai nalt prioritate ( li&rate de *%SN#O#*%S) ) pe liniile %$:EL#O#%$:/NL acre prin buffer0ele de adrese 3% a'ung la toate MS0urile. ;iniile *%SN# O#*%S) sunt utilizate standard pentru colectarea ierarhizat a P(*2 $up aceast selecie P(*LS cu cea mai nalt prioritate depune adresa &ectorului de ntrerupere pe liniile $%4NL#O#$%4DL2 MS acti&eaz semnalul B%*@L atunci c,nd &ectorul de ntrerupere este stabil pe liniile $%4NL#O$%4DL2

/E

 MM curent e.ecut rutina de ntrerupere. ;a sf,r itul acesteia se genereaz o instrucie pentru acti&area ntreruperii produs similar cu cea nt,lnit la ntreruperile ne&ectorizate de magistral.

!onsiderente eseniale S12-3A'* privind SMP

E.cluziunea mutual reprezint capacitatea soft+are pe care o deine fiecare MM de a putea bloca M%-E pe durata unei seciuni critice a programului su. EB! MM nu &rea s fie ntrerupt n timpul transferului unui bloc de date. *omunicaia. 1n program n curs de e.ecuie pe un MM poate recepiona date de la un alt program care se e.ecut n paralel pe un alt MM. Cn general MM comunic printr0o zon comun de memorie conectat la M%-E ( Rcutie po talS ). "peraia de comunicare poate fi pri&it ca o seciune critic ( poate fi prote'at prin e.cluziune mutual ). Sincronizarea reprezint un caz particular de comunicaie. Cn acest caz nu se transfer date ci programul rulat pe un MM se poate plasa n a teptarea unui semnal de sincronizare pro&enit de la un alt MM. Sincronizarea necesit de asemenea e.cluziune mutual. 1tilizarea SMP0urilor n timp real necesit folosirea unor medii soft+are specifice! monitoare# sisteme de operare multitasAing.

Principii de partajare a memoriei comune n SMP cu module procesor monoplac !onceptul de memorie dublu acces (dublu port)
Cn SMP cu procesor monoplac# memoria dublu acces este necesar ca urmare a cerinei de distribuire a memoriei comune. Cn acest caz memoria concentrat poate lipsi# SMP dispun,nd doar de o memorie comun distribuit. %J%74%T! Prin utilizarea memoriei dublu acces se mic oreaz timpul de ncrcare a M%-E n scopul comunicaiei ntre ) procesoare. Se prezint ) arhitecturi necesitatea memoriei :%M dublu port.

/G

!urs 4 SMP !onceptul de memorii dublu port Memoria accesibil doar pe MA). (sistem cu 2 mag()

:%M0ul este accesibil doar din partea *P1 local legat de M%-(. Cn acest caz ntr0un SMP cu procesoare de tipul celor din figura ) este strict necesar prezena unei memorii comune concentrat legat pe M%-E. %J%74%T! Structura interfeei MM cu M%-E este simpl dpd& hard+are. $EU%J%74%TE! %ceste arhitecturi de SMP necesit# n mod obligatoriu un bloc separat de memorie :%M de tip M** 5 un modul separat2 4impul de transfer de date se dubleaz fa de &arianta cu memorie comun distribuit2

Sistem cu memorie 'AM dublu port

)N

% treia magistral o reprezint magistrala dubl port M%-V:)P. *P1 local poate accesa propria memorie :%MV)P din care o zon este declarat memoria :%M comun# distribuit pentru ntreg sistemul SMP! aceast parte poate fi accesat de orice MM prin intermediul M%-E2 Prin interfaa dublu acces ($%# :%MV)P este conectat sau la M%-E sau la M%-( prin buffer0ele corespunztoare. %ceste buffer0e sunt selectate i direcionate de ctre un arbitru# care rezol& cererile de acces simultane la :%MV)P. %ccesul la :%M poate fi de la *P1 local (se selecteaz 31M/) sau de la un MM curent care deine M%-E (se selecteaz 31M). Prioritatea o deine o cerere de pe M%-E)2 E.ist i o cerere comun din partea MM pentru a accesa resursele de pe M%-E2 Cn situaia n care MM de&ine MM curent# M%-( se cupleaz cu M%-E! se selecteaz 31M/#31M) &ia M%-V:)P.

Avantajele structurii
*P1 local poate lucra cu resurse conectate la M%-(# n timp ce :%MV)P poate fi accesat pe M%-E. Cn aceast situaie este util prezena unui :%M (opional) legat la M%-( astfel c *P1 lucreaz concurent cu MM curent fr perioade de a teptare. *ele > cereri de acces care utilizeaz M%-V:)P sunt! *erere intern (*(2 *P1 ctre :%MV)P)2 *erere comun (**2 *P1 ctre M%-E &ia :%MV)P)2 *erere e.tern (*E2 M%-E ctre :%MV:)P).

)/

%rbitrarea acestor cereri se face prin logica de acces la :%MV)P! prioritatea este *E pentru a elibera c,t mai rapid resursa ngust a SMP (M%-E)# *( i ** sunt e.clusi&e pro&enind de la singura surs *P1. ;ogica de arbitrare selecteaz funcie de cereri 31M/# 31M) i direcioneaz transferul de date. Schema bloc a interfeei dublu acces pentru memoria :%M dublu port ;ogica de control genereaz perechi de semnale (selecii i direcionare)pentru fiecare buffer i pentru :%M. Cn logica de control inter&in i alte semnale specifice blocului :%M (:E%$# ?:(4E# :E%$Q). *ele ) decodificatoare de adrese genereaz cele > tipuri de cereri de acces! *(# ** dispare *P16M%-( i respecti& *E dispare M%-E. ;ogica de control cuprinde circuite sec&eniale i combinaionale rapide care gestioneaz resursele ($%. 1n MM poate cere controlul n e.clusi&itate lui M%-E acces,nd linia 31SQ# realiz,nd astfel o e.cluziune mutual n pri&ina transferului unui bloc de date. 3uffer0ul de adrese dinspre M%-E este bidirecional! pentru ** sensul de adresare este M%-( M%-E# iar pentru *E sensul de adresare este M%-E M%-V:)P.

,ogica de control
Memoria :%M poate fi parta'at n ) zone! zon local (pri&at) cu acces prin 31M/ ctre M%-(2 zon comun distribuit accesibil at,t de pe M%-( c,t i de pe M%-E. ($% se compune din ) blocuri principale! 1* 5 unitate logic de control rapid care asigur arbitrarea celor > cereri2 1" 5 unitate operaional de tip combinaional# comandat de 1* i are rolul de selecie i direcionare a sensului de circulaie a adreselor

))

i datelor prin buffer0le conectate la M%-(# respecti& M%-E# precum i selecia i sensul pentru :%M. Semnalele care apar! 31S;"*@L 0 inhib %E la :%M0ul propriu2 B%*@L 0 confirm accesul la :%M ca urmare a unei *E de pe M%-E2 :E%$QL 0 confirm accesul la :%M ca urmare a unei *( de pe M%-(2 31S-:%74L 0 confirm ocuparea M%-E de ctre procesorul local care de&ine Master curent ca urmare a arbitrrii cererilor de acces la M%-E.

Ecuaii pentru implementarea 1* ( / ) :E%$Q6*( %EL ( ) ) B%*@6%E 31S;"*@L ( > ) *EE6*E 31S;"*@L cerere e.tern intermediar ( 8 ) %*6** 31S-:%74 ( 9 ) %(6*( %EL ( H ) :631S;"*@I*EL ( D ) S6*E :L bistabil :S cu :eset prioritar *P1 local poate inhiba o cerere e.tern ctre :%MV)P acti&,nd linia 31S;"*@ ()#>#H)2 *onfirmarea de acces comun acordat %* (8) este &alidat de 31S-:%74 care confirm ocuparea M%-E de ctre *P1 local (MM curent)2
)>

 Pentru a li&ra B%*@ ())# nt,rziat cu n tacte 3*;@# o soluie este de a utiliza un registru de deplasare serie conform schemei de mai 'os! %EL 0 %dress Enalble % 5 intrare serie 3 5 intrare de selecie *;: 5 tergere

Muncionarea circuitului (ntrarea in&ersorului poate fi conectat la una dintre ie irile registrului serie. (ntrarea serie a registrului este %6/. %tunci c,nd registrul este selectat (31S;"*@L) i intrarea de tergere este inacti& (*;:L6%E)# dup n tacte 3*;@ pe R/S logic de la intrarea % a'unge la ie irea <n0/# realiz,nd astfel temporizarea = n TBCLK .

&nitatea operaional &1

Prelucreaz cele > semnale de acordare a accesului precum i comenzile de citireLscriere de pe M%-( i M%-E. ;a ie irea 1" se li&reaz semnalele de selecie i sensurile pentru buffer0ele cu adrese (%)# date ($) i pentru :%M. *on&enie pri&ind sensul de circulaie al informaiei prin buffer0e! Sensul este dat de pinul $(E7 de la circuitele E)/H i E))H. $ac $(E76/# direcia de circulaie a informaiei spre :%M. Pentru M%-(! Pentru M%-E $(E7E)/H %6/2 *SE))H %#$6%*I%E2 *SE)/H %#$6%(I%*2 $(E7E))H %6%E2 $(E7E)/H $6MEM?2 $(E7E))H $6%* MEM:I%E M?4*2 Pentru :%M *S:%M6%(I%E2 ?E:%M6%( MEM?I%E M?4*2 Sunt &alabile urmtoarele obser&aii cu referire la schema bloc ($%!
)8

 %dresele generate de *P1 sunt n spaiul N 5 H8@. $ecodificatorul de adrese interne parta'eaz aceast zon n blocuri de E sau /H @o utiliz,nd liniile de adres intern de la % la M. %dresele generate de MM curent pe M%-E sunt n spaiul N 5 /Mo selectabile n pagini de H8 @o prin decodificarea adreselor de la /N la />h. $pd& al M%-E un MM monoplac se comport ca o cartel de :%M cu blocuri de memorie de E sau H8 @o2 accesul pe M%-E este autorizat2 Pentru un MS o memorie :%MV)P necesit o 1" mult simplificat deoarece procesorul acestui MS nu are acces la M%-E2 ($% pentru :%MV)P ofer siguran pentru comunicaia interprocesor la un necesar de hard rezonabil n acela i timp o decongestionare a circulaiei informaiei pe M%-E.

*urs H SMP
Soluii de arbitrare a magistralei E (M%-E) Ea poate interconecta mai multe MM# fiecare put,nd prelua controlul n cazul unui transfer de date. ;ogica de gestionare a priorit de acces a resurselor de pe M%-E necesit un circuit denumit logic de arbitrare a magistralei (;%M). %cesta poate fi de tip centralizat sau distribuit fizic pe MM. ;a mag M3# ;%M este integrat pe fiecare MM2 ea permite alocarea unei resurse comune de pe M3 unui MM dac acesta deine prioritatea de acces cea mai nalt. -estiunea se realizeaz serial i paralel. Se folosesc iE)EE i iE)EG. )estiunea serial(

)9

*3:E<L 0 cerere comun la M%-E2 este linie cu colector n gol ce poate fi comandat de ctre toate MM n scopul informrii MM curent asupra unei cereri de acces la M%-E din partea altor MM. 31SQL 0 indic M%-E ocupat# poate fi acti&at de MM curent pentru a realiza o e.cluziune mutual. Prin acest mecanism MM curent poate inhiba accesul la M%-E pentru un MM de prioritate superioar. Prioritatea este fi.at prin alocarea fizic a legturii PP:(L cu 3P:"L la ni&elul fundului de sertar. Poziia acestuia n sertar determin prioritatea acestuia. $ac MM/ dore te controlul M%-E# trece 3P:"L pe R/S logic ceea ce inhib celelalte MM. MM opereaz asincron pe M%-E pentru a rezol&a conflictele cererilor simultane. *,nd un MM dore te controlul M%-E# acest MM e.amineaz linia 31SQL2 dac este acti& MM curent utilizeaz M%-E sub forma unei seciuni critice i inhib arbitrarea pentru MM2 n caz contrar dac MM curent este mai prioritar dec,t cel care a cerut accesul acesta a teapt p,n MM curent i0a ncheiat acti&itatea. MM curent care a acti&at linia 31SQL este informat asupra unor e&entuale cereri ale celorlalte MM pe linia *3:E<L. 7umrul de MM ce pot fi conectate serial pentru arbitrarea accesului la M%-E este determinat de perioada 3*;@# precum i de timpul de propagare n lan de la 3P:"L la 3P:(L. Suma timpilor de propagare de la 3P:"L la 3P:(L este necesar a fi astfel nc,t MM cel mai puin prioritar s sesizeze linia sa de 3P:(L care trece n stare inacti& ca urmare a propagrii n lan naintea apariiei frontului cobor,tor al 3*;@L. tSM se refer la timpul de stabilizare i memorare necesar ultimului MM din lan din momentul modificrii 3P:(. " soluie pentru mrirea numrului de MM arbitrate serial este mrirea t3*;@. )estiunea paralel( %ceast &ariant necesit circuite e.terne pentru gestionarea prioritii ca urmare se utilizeaz o logic de arbitrare a ;%M cu caracter distribuit i o parte cu caracter concentrat.

)H

$ac e.ist mai multe cereri de acces la M%-E# selecteaz la ie irea sa codul binar al intrrii acti&e cu cea mai nalt prioritate. $ecodificarea acti&eaz ie irea corespunztoare codului binar generat de codificare. Semnalele 3*;@L# 31SQL# *3:E<L au aceea i semnificaie ca la arbitrarea serial n loc de 3P:"L se utilizeaz 3P:<L# cu semnificaia de cerere de acces la M%-E. 4impul de propagare aferent acestei logici de arbitrare paralel este mai rapid dec,t cea serial i permite conectarea a E MM. E.ist posibilitatea de e.tindere la /H MM folosind ) codificatoare de prioritate. *ele ) tehnici prezentate reprezint opiuni de baz pentru arbitrarea M%-E n SMP utilizate n conducerea n timp real a proceselor industriale. Cn ambele cazuri prioritatea este fi.# realizat prin cablare la ni&elul fundului de sertar. -ehnici %i structuri de implementare a arbitrrii( *lasificare! $pd& a dispunerii spaiale a ;%M! ;%M concentrate i ;%M distribuite. $pd& al modului de gestionare a prioritii! Prioriti fi.e i prioriti &ariabile. $pd& al gradului de integrare a componentelor utilizai!

)D

(mplementarea cu *( pe scar mic. (mplementarea cu *( pe scar larg. (mplementarea cu reele logice programabile. -ehnici de alocare a prioritii( Prioritate fi.. (ntroduce o coordonat strict a prioritii 5 de e.emplu de la MMN la MMD (MMN cel mai prioritar). " confirmare de acces la M%-E este emis de arbitru doar dac nu este acti& sau n a teptare o cerere a unui MM de prioritate mai mare. 4ehnica de ser&ire cu interogare. 4oate MM plaseaz cereri de acces egale probabilistic i sunt ser&ite printr0o tehnic de rotaie a prioritilor.

%tunci c,nd un transfer a fost terminat# prioritatea n lanul nchis se modific astfel nc,t MM curent s fie cel mai puin prioritar. ;a aceast tehnic MM au probabilitate egal de acces la M%-E. 4ehnica de ser&ire e.ecuti&. MMN are permanent prioritatea ma.im2 ceilali au prioritate probabilistic egale conectai n structura tip )).

)E

4ehnica hibrid cu prioritate fi. i ser&ire prin interogare. MMN MM) au prioritate fi. de tip /2 MM> MMD au prioritate cu interogare de tip ).

Structuri de arbitrare( Structura de arbitrare analizate &or fi cele cu reela logice programabile utilizate n implementare. %cestea utilizeaz e.presii booleene neminimizat pentru implementarea algoritmului de arbitrare. Structura unui automat pentru arbitrare.

:NO:D# -NO-D confirmri de acces.

)G

4/# 4) aceea i frec&en dar 4) este nt,rziat cu tau fa de 4/. *ererile de acces 3:E<NLO3:E<DL sunt generate asincron din partea MM. Ele sunt sincronizate printr0o reea cu bistabile de tip $. Se utilizeaz un ceas cu ) faze (4/ i 4)). *ererile de acces 3:E< iL sunt sincronizate cu 4/ iar confirmrile de acordare a accesului cu 4). timpul ma.im de la apariia unei cereri de acces i p,n la sincronizarea ei este de ma.im o perioad. Structura MP;S.

Structura cuprinde E bistabile de tip $ i o logic programabil ce conine circuite Wi0S%1 cu rol de a genera noua stare $ n funcie de intrrile directe i &echea stare. (ntrrile pot fi programate cu intrri in&ersate sau nein&ersate. (e irile -i au urmtoarea caracteristic! la un moment dat ma.im o ie ire este acti&# indic,nd acordarea prioritii ctre Master curent. 4oate tehnicile de programare se pot implementa folosind aceast structur. *riterii de specificare a procesoarelor monoplac. Modulele monoplac ce constituie un SMP sunt alese dintr0o gam de module standard proiectate. Cn raport cu cerinele industriale# cu posibilitatea de alctuire a structurilor de automatizare moderne. *aracteristicile sunt urmtoarele! capacitate mare de prelucrare# fle.ibilitatea configuraiilor# o mare siguran n funcionare. Se pot defini clase de obiecti&e fundamentale pentru specificarea procesoarelor monoplac! %utonomie funcional# specializare funcional# capacitate funcional# capacitate de configurare &ariabil. !riteriul autonomiei 5uncionale se refer la concentrarea resurselor hard standardizate ptr prelucrri aritmetice# logice# memorii de date# transmisii# sisteme de ntreruperi# ceasuri de timp real.

>N

Specializarea 5uncional cuprinde modulele monoplac a&,nd structuri particulare cu interfee industriale cu grad nalt de integrare precum i sistemele de programare specializate pentru aplicaii industriale. Modul procesor de a. conine elemente hard ptr achiziia i stocarea temporal pe durata unei perioade de e antionare a msurrii incrementale de deplasare precum i bloc de memorare temporar a referinei de &itez. Modulele de a. prezint urmtoarele funcionaliti! %chiziie de poziie# :eglarea de poziie# :egulatorul de &itez.

*urs D SMP Modul Slave pentru a6

1n e.emplu de implementare conine ) canale pentru controlul deplasrii a ) a.e cu motoare de crt continuu cu e.citaie separat. 4raductoarele de mrimi cinematice utilizate sunt de tip 4(:" (traductor (ncremental :otati& "ptic). Structura hard este cea de mai 'os!

4(:" este un traductor incremental de poziie care genereaz impulsuri. Se caracterizeaz printr0o constant! numr de impulsuri L tur (n general multiplu de /NNN ! 8NNN). E.ist ) semnale pro&enite de la 4(:" notate cu % i 3 decalate cu GN Xelectrice. 4renurile de impulsuri % i 3 sunt generate de 4(:" cu un defaza' de I0 GNX# semnul defaza'ului indic,nd sensul de rotaie al 4(:". E.ist un al treilea semnal# 7ul (mpuls (7() care indic e.ecutarea uneiture complete i are limea unei perioade (apare un impuls la o tur).

>/

Suplimentar 4(:" mai genereaz nc ) semnale! %L i 3L utilizate ntr0o schem de eliminare a perturbaiilor de mod comun. :e'ecia perturbaiilor de mod comun. $ecizia circuitului de detecie a fronturilor# plasat la ni&elul receptorilor de semnal la nBm metri distan este urmtoarea! a) dac fronturile % i %L sunt opuse semnalul e caracterizat neperturbat i &a fi contorizat n numrul de impulsuri. b) $ac fronturile % i %L sunt de acela i sens sau e.ist un singur front# tranziia analizat este perturbatoare i nu &a fi contorizat. $eterminarea sensului de rotaie. -% e tot RNS logic. (deea fundamental a schemelor de detecie a sensului de rotaie se bazeaz pe urmtoarea remarc! dac un semnal comut chiar cu oscilaii# cealalt faz este stabil n acel moment. Schema prezentat face uz de aceast idee# i n plus funcionarea are la baz modul de lucru al unui bistabil $2 ie irea < a unui bistabil $ se poate modifica funcie de starea intrrilor :L i 4. $ac :L6N (acti&) <6N# oricare intrrile 4 i $. $ac :L6/ (inacti&) ie irea <%6 $ la momentul front ridictor al tactului. Mrirea rezoluiei de msur. Multiplicarea impulsurilor % i 3 cu )# 8 chiar E. Cn numrtorul re&ersibil se afl informaia incremental de poziie n cod complement de ). Pentru fiecare a.# modulul de a. preia informaia incremental de deplasare de la 4(:". " alt sarcin o constituie generarea referinei de &itez pentru regulatorul de turaie e.tern modulului utiliz,nd registrul de a. i *7%. $ac resursele hard e.istente pe modul sunt suficient de rapide# aceast bucl se poate realiza intern numeric. (mpulsurile de msurare a deplasrii de la 4(:" sunt contorizate de un numr re&ersibil# sensul de deplasare fiind stabilit de discriminatorul de sens care asigur i sincronizarea semnalelor i protecia la perturbaii de mod comun. Pentru mrirea rezoluiei se pot utiliza multiplicatoare de impulsuri cu rata )# 8# E. ;a fiecare perioad de e antionare# informaia din numrtoare este citit i adunat la un registru de poziie a.# ce indic poziia absolut a a.ului. $up citire numrul este ters imediat n numrtor a&em numai incrementul de poziie achiziionat n timpul unei perioade de e antionare. Partea logic de referin.

>)

;a conectarea la tensiune a sistemului se efectueaz operaia de fi.are a referinelor# numit sincronizarea a.. Se alege un punct de referin la limita spaiului de lucru. ;a pornire se deplaseaz fiecare a. ntr0un sens unic determinat ctre acel punct de referin. :egistrul de poziie al a.ului se ncarc cu o &aloare predefinit i se starteaz rutinele de lucru cu numrtorul re&ersibil. Se d comanda de S4"P dup care o comand de poziionare ntr0un punct de S4%:4 tehnologic. $eterminarea "ffset a.e. Pentru a determina &aloarea de offset se procedeaz astfel! 0 se e.amineaz poziia 4(:" pentru un semnal N la *7%. 0 se determin sensul mi crii. 0 funcie de sens se genereaz o ramp lent &ariabil p,n c,nd se sesizeaz dinspre traductor c a.ul st. 0 se nregistreaz aceast &aloare de prescriere de la *7%.

&nitate dual de prelucrare a datelor

;a baza acestui modul se afl problematica comunicaiei ntre un procesor ENE9 i un procesor de (L" programabil ED8/ utilizat ca i procesor de instruire i interfa cu perifericele pentru echipamente :( sau *7* (conducere numeric cu calculatorul). Schema este prezentat mai 'os!

Pe M%-( sunt cuplate ) procesoare! ENE9 Master i ED8/ Sla&e. *ele ) registre de date :$/ i :$) ale lui ED8/ pot fi accesate de ctre ENE9# fiind &zute de acesta ca i canale de (L".

>>

Starea lui ED8/ poate fi citit de ENE9 printr0o instruciune de (L" cu referire la registrul de stare :SL. Procesul ED8/ comunic cu ENE9 astfel! 0 ED8/ ncarc un cu&,nt de date prelucrate n :$/2 n acela i timp poziioneaz n :S bitul Rdate disponibileS2 0 ENE9 cite te periodic :S i c,nd detecteaz Rdate disponibileS6/# cite te data din :$/. " alt modalitate de comunicare const n faptul c ED8/ poate genera ctre ENE9 cereri de ntrerupere pe 8 linii. Cn aceast situaie# datele disponibile sunt anunate prin ntreruperi. ENE9 poate scrie un octet n :$) din ED8/# anun,nd acest fapt prin poziionarea n :S a unui bit specific. Cn aceast situaie ED8/ cite te octetul din :$) i reseteaz bitul specific din :S. *ele ) procesoare se interfaeaz asincron# lucreaz n paralel# ceea ce degre&eaz pe ENE9 de sarcini laborioase de gestionare a liniilor de (L" cuplate la periferice. *omunicaia Master 5 Sla&e se face la ni&elul registrelor n sisteme biprocesor. Pentru sistemele la care schema de informaie e redus# comunicaia prin registre este recomandat# deoarece necesarul de hard e minimal.

*urs E SMP !ircuitul capacitilor de con5igurare variabil

Specificaia n cadrul acestui circuit conine urmtoarele tipuri de module! de diagnoz# de arbitrare a magistralei# de interconectare a mai multor M%-E n &ederea realizrii e.tensiilor structural funcionale i a compatibilizrii cu resursele de conducere. Modul cuplor de M%-E!

>8

*omunicaia ntre cele ) M%-E se realizeaz prin intermediul unei memorii :%MV$P. *omunicaia este super&izat de logica de acces ctre :%M. Sunt ) seciuni de :%M cu dedicaii ce cuprind informaii pentru cele ) magistrale. %lte registre multiprocesor. Scopul unei magistrale pentru SMP este acela de a a&ea un standard de comunicaie ntre mai multe tipuri de procesoare care au magistrale diferite. Standardul de comunicaie este pri&it at,t la ni&el hard c,t i soft. Cn continuare s0au selectat c,te&a magistrale mai semnificati&e pentru a ilustra filozofia de comunicare. 4oate magistralele sunt standardizate# adic sunt definite prin documentaii specifice i sunt acceptate de productori importani n domeniu precum i de organizaii internaionale. Magistrale importante. 0 magistrale M1;4(31S este una dintre primele mag SMP# folosit de muli productori. Ea reprezint o referin clasic pentru proiectani. % fost introdus de firma (74E; pentru microprocesoare din familia ENEH. 0 magistrala JME a fost introdus de firma M"4":";% utilizeaz P puternice din familia M"4":";% HENNN. S0a impus rapid n SMP industriale.

>9

0 magistrala PEGH reprezint un proiect de mag care folose te soluiile cele mai a&ansate pentru procesoare pe >) sau H8 bii. 0 magistrala M>31S este o mag standard utilizat n sistemele de conducere automat. Magistrala JME. %cest standard a fost dez&oltat n /GE/ de firmele M"4":";%# Signeti. i PF(;(PS pentru a ser&i la generaia de calculatoare pe /H i >) bii. Magistrala este paralel cu un protocol de transfer al informaiei de tip hand 5 shaAe asincron. E.ist > ni&ele de comple.itate diferite! 0 31S standard# redus# e.tins. 31S0ul are un spaiu de adresabilitate de /H Mb i un 31S de date de /H bii. 31S0ul e.tins dispune de / -b adresabilitate i >) bii pentru date. 31S0ul dispune de /H @b pentru adrese i /H bii pentru date. "ricare dintre cele > este multimaster. Mecanismul de arbitrare este multini&el de tip lan (daisP chain). Semnalele mag sunt aduse la un contor de GH pini. E.ist un al )0lea conector au.iliar care define te semnale de (L"# e.tensii de adrese i date i alte linii opionale. Specificaii electrice i mecanice ale mag JME. JME utilizeaz plci standard# dublu Eurocard# cu ) conectori de GH pini

. >H

Modulele sunt introduse ntr0un sertar standard fundul de sertar reprezent,nd de fapt magistrala propriu0zis. Cn configuraia 31S redus se utilizeaz doar conectorul principal P/. n celelalte ) configuraii pentru e.tensii este utilizat conectorul P). ;a ni&elul fundului de sertar e.ist tensiuni de alimentare pentru con&ertoare %7# 7%# precum i o surs pe acumulator pentru memoria :%M *M"S. ;a ni&elul sertarului e.ist )) de poziii pentru )) module posibile. Cn plus conectorii %N i %)> sunt utilizai pentru conectarea rezistenelor terminale n &ederea adaptrii impedanelor liniilor 31S0ului. Poziia %/ este rezer&at modulului ce conine arbitrul de mag. 7i&elele semnalelor pe mag sunt de tip 44; standard!

Muncie de cerine se utilizeaz ca i emitoare circuite cu > stri sau cu colector n gol. ;iniile 31S0ului accept un M%7 %14 de 8)m%. ;iniile 31S0ului sunt transmise cu rezistene de adaptare de >>NY i 8DNY n scopul obinerii unui rspuns pe linie cu oscilaii mici. (mpedana fiecrei linii adaptate este ntre >N i /NNY iar capacitatea fa de fundul de sertar este mai mic de )9 pM.

>D

" linie de 31S este o linie relati& lung (apro.imati& Z metri) caracterizat prin :# ;#* distribuii. *omportarea unei astfel de linii este echi&alent cu a unui sistem P4;. Pentru a obine un rspuns rapid i cu oscilaii mici se modific rezistena echi&alent a liniei prin adugarea la capetele liniei a unor rezistene de adaptare. Protocolul transmisiei informaiei. "ricare transfer de informaie pe JME const n ) cicluri sec&eniale! arbitrarea i adresarea i transferul informaiei. *iclul de arbitrare permite unui e&entual Master s c, tige M%-E. Masterul circuitului selecteaz Sla&e0ul prin adres i face transferul informaiei. %rbitrarea pe JME. %rbitrarea are o structur multini&el n lan serial. Sunt posibile 8 ni&ele de prioritate! 3: 5 31S :e=uest2 3- 5 31S -rant2 33SQ 5 31S 3usP. Semnalele dedicate arbitrrii paralele sunt 3:NL respecti& 3r>L care reprezint cereri de M%-E din partea celor 8 lanuri seriale posibile. %ceste cereri sunt acti&ate la ni&elul fiecrui lan dac cel puin un MM din lan este cerut de M%-E. 3-NLO3->L reprezint confirmri de acces din partea arbitrului seciunii paralele. ;a un moment dat e posibil ca doar o singur confirmare s fie acti&. %ceasta reprezint selecia lanului cel mai prioritar n acel moment.

>E

33SQ desemneaz 31S0ul ocupat i poate fi acti&at de ctre MM0ul curent n cazul unui transfer de tip seciune critic. 3*;@ este utilizat pentru sincronizarea cererilor de acces la M%-E. "dat ce un lan a fost selectat de arbitrul paralel# selecia Master0ului curent din lan se face pe baza arbitrrii seriale. E.ist > strategii de arbitrare seriale! Simplu daisP 5 chain# cu prioritate rotit# cu prioritate fi.# programabil. %ceste strategii sunt selectate de ctre arbitrul de mag i e&entual de ctre MM0ul circuitului. Cn strategia simplu daisP 5 chain# prioritatea modulelor este definit de poziia fizic n sertar. Modulul de pe poziia %) are prioritate ma.im. %rbitrarea pe JME mbin a&anta'ele arbitrrii paralele a 8 lanuri cu arbitrarea serial n cadrul unui lan. Muncii speciale pe JME. JME dispune de o structur ce utilizeaz E linii cu prioritate diferite! (:<NO(:<D. aceste linii sunt utilizate de ctre Sla&e pentru a anuna Master0ul curent despre o ntrerupere. $iferii Master0i au linii specifice de cereri de ntrerupere recunoscute pe JME. *ererile MS sunt tratate recunosc,nd codurile lor de ntrerupere# conform unei prioriti fi.ate. " structur de modul Sla&e care utilizeaz ntreruperile este dat n figura urmtoare!

>G

MS selectat plaseaz &ectorul de ntrerupere pe liniile de date i acti&eaz linia $4%*@ ($ata %cAnoledge). Magistrala PEGH. %ceast mag este un proiect de mag standard a institutului (EE. %cest proiect a fost demarat dup /GEN de ctre o comisie de e.peri care a&ea ansa s defineasc un 31S pentru SMP# a&,nd un control puternic distribuit. $e la nceput au fost rezer&ate pe acest 31S ) linii pentru transmisie serial. S0a inut cont ca transmisia pe 31S s ndeplineasc condiia de imunitate ridicat la perturbaii. " prim &ariant a acestui proiect de 31S a fost publicat n /GE)# urm,nd ca n fiecare an configuraia s fie mbuntit de ctre o comisie de e.pertiz. Specificaiile fizice i electrice pentru magistrala PEGH. 1tilizeaz plci standard de tip Eurocard i conectori cu GH pini. Este prezentat mai 'os!

8N

Pe 31S e.ist o singur linie de alimentare care se distribuie la modulele componente. *elelalte tensiuni se obin prin con&ertoare. $intre liniile acestui 31S# H sunt rezer&ate pentru I9J# pentru NJ i mai e.ist /N linii folosite ca linii separatoare de mas. $ac pe linia / apare un semnal tranzitoriu# prin fenomenul de diaferire apare o perturbaie cu alura . Pentru a atenua efectele fenomenului de diaferire# ntre liniile / i ) se mai introduce o linie numit linie separatoare de mas. $ac pe linia / apare o modificare de stare logic# acesta este transferat prin */ ctre linia ) ca un impuls scurt# parazit fenomen numit diaferie. ;iniile de mas se utilizeaz n zona liniilor de 31S# cu semnale de frec&en ridicat. Protecia fa de perturbaiile electromagnetice prin fenomenul de inducie electromagnetic se poate realiza n ideea reducerii suprafeei conturului de semnal. :educerea suprafeei S se poate realiza prin fire &ecine# prin cabla' imprimat gen mag prin fire torsadate. (mpedana fiecrei linii nencrcate este 9N0HNY.

8/

;a capetele unei linii de 31S sunt dispuse ) rezistene de adaptare de >)Y legate la o tensiune nestandard de )J. 4impul de propagare pe o astfel de linie este de sub )Nnsec. Pentru un curent de apro.imati& /NNm% deinut pe starea lo+ a emitorului# timpul de propagare este de apro.imati& )Nnsec cu o tensiune de )J aplicat pe :t.

*urs G SMP Module Sla&e

/. "rganizarea unui MS. MS nu poate deine controlul M%-E atunci c,nd un MS este selectat de un MM# acesta poate de&eni participant la con&ersaia pri&ind transferul de date. 4ipic MS pot fi! memorii# dispoziti&e (L"# controlere inteligente# procesoare care deser&esc periferice. Schema bloc a unui MS este urmtoarea!

8)

MS cuprinde ) pri principale! /. 1n dispoziti& logic care asigur funcia atribuit lui MS (dispoziti& funcional ($M))# ). (nterfaa care leag $M de M%-E. $M tipice sunt! arii de memorii# registre de (L"# controlere. (nterfaa conduce protocolul de tip hand 5 shaAe i translateaz semnalele de pe M%-E n semnale recunoscute de $M i in&ers. E.ist > categorii de informaii transmise ntre M%-E i MS date# adrese# comenzi. 1n MS poate conine mai multe $M. Pentru a ti c un MS particip la operaii pe M%-E# MS trebuie s recunoasc adresa proprie transmis pe M%-E de MM curent. %cest fapt se realizeaz prin logica de decodificare a adresei (%#3). 3locul % recunoa te adresa MS utiliz,nd cei mai semnificati&i bii de adres. El acti&eaz ni&elul inferior 5 blocul 3. %cesta selecteaz unul sau mai multe $M# utiliz,nd biii de adres de pe ni&elele imediat urmtoare.

8>

;ogica de decodificare a adresei (%I3). Poate utiliza ! comparatoare# pori# decodificatoare# memorii P:"M sau P;%. Jariante de implementare. a) 1tiliz,nd comparatoare.

b) Pori logice
88

c) *u decodificatoare.

d) $ecodificare paralel.

89

e) $ecodificare utiliz,nd memorii P:"M.

$eza&anta'ul l reprezint timpul de programare este pe un singur ni&el. Soluii de e&itare a seleciilor false.

8H

/. Se bazeaz pe ideea c decodificatorul poate fi i el &alidat.%rhitecturi de SMP n &ariant distribuit / Principii structurale (topologice) / 1n procesor poate a&ea ) realizri fizice! ) Principii de comunicaie ntre ) procesoare 9 Parta'area memoriei n SMP H %rhitecturi SMP utiliz,nd procesoare monoplac D %rhitecturi obinute prin comparaia */#*)# *> adug,nd i memorii concentrate de tip M> D Magistrale standard pentru SMP /N Magistrala de date i comenzi asociate. /) -estionarea (arbitrarea) prioritii de acces pe magistrala E. /) Cntreruperi de magistral /> ;iniile de alimentare /> ;inii de protecie la cderea alimentrii. /> *aracteristicile electrice ale magistralei M1;4(31S. /8 Magistrala SMS %MS /8 3locul de ntreruperi pe M3 /H Cntreruperile ne&ectorizate de magistral /H Cntreruperile &ectorizate de magistral /D *onsiderente eseniale S"M4?%:E pri&ind SMP /E E.cluziunea /E *omunicaia. /G Sincronizarea /G Principii de parta'are a memoriei comune n SMP cu module procesor monoplac /G *onceptul de memorie dublu acces (dublu port) /G *onceptul de memorii dublu port /G Memoria accesibil doar pe M%-( (sistem cu ) mag.) /G Sistem cu memorie :%M dublu port )N %&anta'ele structurii )/ ;ogica de control )) 1nitatea operaional 1" )8 *on&enie pri&ind sensul de circulaie al informaiei prin buffer0e )8 -estiunea serial. )9 -estiunea paralel. )H 4ehnici i structuri de implementare a arbitrrii )D. 4ehnici de alocare a prioritii. [ )E Structuri de arbitrare. )G Structura MP;S. >N
8D

*riteriul autonomiei funcionale Modul Sla&e pentru a. :e'ecia perturbaiilor de mod comun Mrirea rezoluiei de msur. Partea logic de referin. $eterminarea "ffset a.e. 1nitate dual de prelucrare a datelor *ircuitul capacitilor de configurare &ariabil %lte registre multiprocesor. Magistrale importante. Magistrala JME. Specificaii electrice i mecanice ale mag JME. Protocolul transmisiei informaiei. %rbitrarea pe JME. Muncii speciale pe JME. Magistrala PEGH Specificaiile fizice i electrice pentru magistrala PEGH. Module Sla&e /. "rganizarea unui MS. a)utiliz,nd comparatoare b) Pori logice c) *u decodificatoare. d) $ecodificare paralel. e) $ecodificare utiliz,nd memorii P:"M *1P:(7S

>N. >/ >) >) >) >> >> >8 >9 >9 >H >H. >D >E >G 8N 8N 8) 8) 88 88 89 89 8H 8D

8E