Laborator 09 2008/2009

1




CIRCUITE BASCULANTE BISTABILE




Circuitele basculante bistabile au urmtoarele caracteristici:
sunt circuite secveniale, starea momentan a ieirii depinde i de starea ei
anterioar;
trecerea dintr-o stare n alta a ieirii se face prin modificarea strilor intrrilor;
au reacii galvanice ntre ieiri i intrri;
au dou ieiri complementare;
au dou stri stabile la ieire.
Din punct de vedere funcional, putem distinge:
latch-uri (circuite asincrone) au intrare de validare, comutarea ieirii se
realizeaz n momentul schimbrii intrrilor dac sunt validate;
bistabile flip-flop (circuite sincrone) - au intrare de tact care determin
momentul comutrii ieirilor.


9.1. TIPURI UZUALE DE BISTABILE

9.1.1. Latch-ul SR

Este cel mai simplu circuit secvenial. Realizat cu dou pori I-NU (figura 9.1), are
intrrile /S (Set) i /R (Reset) i ieirile Q i /Q. La activarea lui /S, ieirea Q trece pe 1, iar
la activarea lui /R ieirea Q trece pe 0.






Figura 9.1 Schema unui latch /S/R.

Funcionarea latch-ului este descris n tabelul 9.1.
Tabelul 9.1
S R Q /Q
0 1 1 0
1 0 0 1
1 1 Mem.stare anterioar
0 0 1 1 Stare interzis

n cazul activrii simultane a celor dou intrri /S i /R, ambele ieiri sunt pe 1
circuitul ne mai funcionnd ca un latch. Aceasta este starea interzis (se va evita n
funcionare).


/ S
/ R
Q
/ Q
Laborator 09 2008/2009
2

9.1.2. Bistabilul D (Delay)

Unul dintre cele mai simple bistabile care se produce sub form integrat este
bistabilul de tip D, activ pe frontul cresctor al impulsului de tact aplicat la intrarea CK
(figura 9.2).






Figura 9.2. Bistabilul D care comut pe frontul cresctor al tactului.

Informaia aflat la intrarea D este transferat la ieirea Q pe frontul cresctor al
tactului (conform tabelului 9.2). Dac semnalul CK este pe palier (durata ct are valoarea 1
sau 0), semnalul aplicat la intrarea D nu influeneaz ieirea.
Tabelul 9.2
D Q
0 0
1 1

Pe lng intrarea D, circuitul are i dou intrri asincrone prioritare /S i /R.
Funcionarea se bazeaz tot pe tabelul 9.1 cu observaia c dac ambele intrri prioritare sunt
inactive circuitul funcioneaz sincron conform tabelului 9.2.

9.1.3. Bistabilul de tip JK-MS

Acest tip de bistabil elimin, prin structura sa intern, existena strii interzise. El
comut pe frontul descresctor al impulsului de tact. Se noteaz:
starea intrrilor/ieirilor nainte de apariia impulsului de tact n+1:
n
J ,
n
K ,
n
Q ;
starea intrrilor/ieirilor dup apariia impulsului de tact n+1:
1 + n
J ,
1 + n
K ,
1 + n
Q ;

Tabelul de funcionare i reprezentrile simbolice (cu i fr intrrile asincrone
prioritare /S i /R) sunt prezentate n figura 9.3.

J K
1 + n
Q
0 0 Qn
1 0 1
0 1 0
1 1 /Qn

Figura 9.3. Bistabilul JK-MS.

Dac intrarea J este activ, la apariia unui front descresctor al tactului ieirea Q trece
pe 1, iar dac intrarea K este activ, la apariia frontului descresctor al tactului ieirea Q
trece pe 0 (se remarc analogia n funcionare a intrrilor J i K cu intrrile S i R ale unui
bistabil SR).
La activarea simultan a intrrilor J i K ieirea comut din starea curent n starea
negat.

Q
J
K
CK
Q
Q
J
K
CK
Q
S
R
Laborator 09 2008/2009
3

9.2. APLICAII ALE CIRCUITELOR BASCULANTE BISTABILE

9.2.1. Circuitul de difereniere

Este realizat cu trei pori I-NU, pe structura unui latch SR (figura 9.4). Genereaz la
ieire impulsuri de durat foarte scurt datorit timpilor de propagare nenuli ai porilor I-NU.









Figura 9.4. Circuit de difereniere.

9.2.2. Bistabilul de tip T (Toggle)

Utiliznd un bistabil de tip D, se poate realiza un bistabil T, prin conectarea ieirii /Q
la intrarea D (figura 9.5). Privind semnalul de la ieirea Q n comparaie cu semnalul de tact
se poate interpreta acest circuit ca un divizor de frecvena cu 2













Figura 9.5 Bistabil T obinut dintr-un bistabil D.

Formele de und aferente funcionrii bistabilului T sunt redate n figura 9.6.






Figura 9.6 Funcionarea bistabilului T.

i prin utilizarea unui bistabil JKMS se poate realiza un bistabil de tip T dac se
leag intrrile J i K mpreun. Acesta va comuta pe frontul descresctor al impulsului de tact.
Dac intrarea T = 1 circuitul funcioneaz ca un divizor de frecven cu 2, iar pentru
T = 0 starea ieirilor rmne neschimbat, chiar dac se aplic impulsuri de tact.
I n
Out
Q
/ Q
CLK
Q
S
D
CP
R
Q
_
Q
74LS74
nR
+V5V
nS
+V
5V
1k
1k
CLK
Q
/Q
Laborator 09 2008/2009
4


9.2.3. Bistabil D obinut din bistabil JK-MS

Utiliznd un bistabil JK-MS i un inversor conectat ntre intrrile J i K, se poate
obine un bistabil tip D, activ pe frontul descresctor al impulsului de tact (figura 9.7).
















Figura 9.7 Bistabil D obinut din JK-MS.


9.2.4. Divizor de frecven cu 3, realizat cu circuite 74LS76

Cu ajutorul a dou bistabile de JK-MS, se poate realiza un divizor cu 3 frecvena
semnalului de tact aplicat la intrarea /CLK (figura 9).













Figura 9.8 Divizor de frecven cu 3.

Formele de und aferente circuitului sunt prezentate n figura 9.9.






Figura 9.9 Funcionarea divizorului cu 3.
D
CLK
S
J
CP
K
R
Q
_
Q
74LS76
Q
nR
+V
5V
nS
+V
5V
1k
1k
I n
Out
+V
5V
C1
1nF
+V
V1
5V
S
J
CP
K
R
Q
_
Q
U1B
74LS76
S
J
CP
K
R
Q
_
Q
U1A
74LS76
R1
1k
In
Out
Laborator 09 2008/2009
5


9.3. DESFURAREA LUCRRII


9.3.1. Latchul SR asincron

A. Se va realiza n CircuitMaker urmtoarea schem, se va simula i se va completa
tabelul aferent.

/S /R Q /Q





B. Se va verificarea funcionarea dinamic a latchului SR.







Pentru circuitul de mai sus se va edita coninutul Data Sequencer-ului astfel nct s se
genereze secvena de intrare din diagrama de mai jos. Se va simula i se vor completa formele
de und pentru ieirile Q i /Q.














9.3.2. Circuitul digital de difereniere

Se va simula circuitul de difereniere att n
regim numeric ct i analogic, pentru diferite serii de
pori I-NU: TTL LS, F, CMOS. Se va nota durata
impulsului generat. Pentru modul de simulare analogic,
Pulser-ul se va nlocui cu Signal Generator, setat pentru
un semnal de ieire dreptunghiular cu amplitudinea de
5V i frecvena de 500 KHz.


nR
0V
nS
5V
nQ
Q
U1B
U1A
8
7
6
5
4
3
2
1
CP1
CP2
Dat a
Seq
DS1
/ S
/ R
Q
/ Q
nQ
Q
U1B
U1A
I n
Out
Q
/ Q
CP1
CP2
Q1
Q2
V1
U1C
U1A
U1B
Q
nQ
t
t
t
t
/R
/S
/Q
Q
Laborator 09 2008/2009
6

9.3.3. Bistabilul D sincron pe front

Pentru bistabilul D se va urmri funcionarea n regim static prin comutarea intrrii D
pe 0 sau 1. Semnalul de tact va fi generat de ctre un Pulser logic. Se va desena semnalul
obinut la ieirea Q.













9.3.4. Bistabilul T din D

Se va realiza bistabilul T dintr-un bistabil D. Semnalul de tact va fi generat de ctre un
Pulser logic. Desenai formele de und rezultate n urma simulrii numerice.














9.3.5. Bistabilul JK-MS

Se va realiza schema de test a bistabilului JK-MS. Folosind un switch i dou Pulsere
logice se vor genera formele de und din figur i se va desena semnalul obinut la ieirea Q.










D
0V
D
CLK
Q
CP1
CP2
Q1
Q2
V1
L1
S
D
CP
R
Q
_
Q
U1A
R
+V5V
S
+V
5V
R2
1k
R3
1k
CLK
Q
CP1
CP2
Q1
Q2
V1
L1
S
D
CP
R
Q
_
Q
U1A
R
+V5V
S
+V
5V
R2
1k
R3
1k
CLK
Q
t
t
CLK
Q
t
t
t
D
CLK
J
t
t
t
K
t
Q
Laborator 09 2008/2009
7















9.3.6. Bistabilul D realizat cu un JK-MS

Se va realiza i se va simula un bistabil de tip D obinut dintr-un bistabil JK-MS. Se
vor compara formele de und obinute cu cele de la punctul 9.3.3. Care este diferena ntre un
bistabil D integrat i unul obinut dintr-un JK?













9.3.7. Bistabilul T realizat cu un JK-MS

Se va realiza i se va simula un bistabil de tip T obinut dintr-un bistabil JK-MS. Se
vor compara formele de und obinute cu cele de la punctul 9.3.4. Care este diferena ntre un
bistabil T din D i T din JK?













5V
CLK
K
CP1
CP2
Q1
Q2
V2
S
J
CP
K
R
Q
_
Q
U1A
Q
CP1
CP2
Q1
Q2
V1
L1
R
+V5V
S
+V
5V
R2
1k
R3
1k
T
5V T
CLK
S
J
CP
K
R
Q
_
Q
U1A
Q
CP1
CP2
Q1
Q2
V1
L1
R
+V5V
S
+V
5V
R2
1k
R3
1k
D
0V
U3A
D
CLK
S
J
CP
K
R
Q
_
Q
U1A
Q
CP1
CP2
Q1
Q2
V1
L1
R
+V5V
S
+V
5V
R2
1k
R3
1k
CLK
Q
t
t
t
D
CLK
Q
t
t
Laborator 09 2008/2009
8

9.3.8. Divizor de frecven cu 3

Se va studia modul de realizare a unui divizor de frecven cu 3. Se vor desena
formele de und pentru punctele IN i OUT.



















9.3.9. Verificarea experimental a funcionrii bistabilelor

Cu ajutorul plcii de test i a unui osciloscop, se vor vizualiza semnalele obinute n
punctele de msur marcate pe plac i se va studia schema electronic prezentat n Anexa 1.


I n
Out
+V
5V
C1
1nF
CP1
CP2
Q1
Q2
V2
+V
V1
5V
S
J
CP
K
R
Q
_
Q
U1B
S
J
CP
K
R
Q
_
Q
U1A
R1
1k
IN
t
t
OUT
Laborator 09 2008/2009
9


















































Figura 9.10 Schema electric a plcii de test.