Sunteți pe pagina 1din 17

S.D.

Anghel - Bazele electronicii analogice i digitale


185
13 CIRCUITE LOGICE COMBINAIONALE



13.1 Minimizarea funciilor logice
Circuitele alctuite din porile logice de baz, a cror operare poate fi
descris cu ajutorul algebrei Booleene, se numesc circuite logice
combinaionale, deoarece n fiecare moment de timp starea logic a ieirii
depinde de modul n care se combin nivelurile logice ale intrrilor n acel
moment de timp. Ele nu au capacitatea de memorare a informaiei.
Problema esenial care trebuie rezolvat cu ajutorul circuitelor
logice combinaionale este implementarea unor funcii logice cu ajutorul
unui numr minim de pori logice. Pentru atingerea acestui scop, funcia
logic trebuie adus la o form ct mai simpl care s conin un numr
minim de termeni. Acest proces se numete minimizarea funciei logice.
Despre funciilor logice aduse la o form minimizat se mai spune c sunt
scrise sub form canonic. Exist dou forme canonice utile n proiectarea
circuitelor logice combinaionale, suma de produse sau produsul de sume,
prima dintre ele fiind cea mai folosit.
Minimizarea funciilor logice pn la una din formele canonice se
poate face n dou moduri:
folosind teoremele algebrei Booleene
folosind tehnica diagramelor
n cazul scrierii funciei sub form de sum de produse, ea este
alctuit din doi sau mai muli termeni care includ funcia I, dup care
acetia sunt unii ntre ei cu ajutorul funciei SAU. Termenii I ai sumei
trebuie s respecte urmtoarea regul:
un termen I poate conine una sau mai multe variabile Booleene,
variabile care pot fi prezente o singur dat, n forma normal sau
complementar.
Aceast regul ne precizeaz faptul c semnul de inversiune poate s
apar numai deasupra variabilelor individuale. De aceea nu sunt admii n
expresia unei funcii logice termeni de forma C AB sau ABC .

13.1.1 Minimizarea algebric
Minimizarea algebric se poate realiza utiliznd teoremele algebrei
Booleene dar, din pcate, nu tim ntotdeauna care teorem trebuie aplicat
ntr-o situaie dat i dac expresia obinut este sub cea mai simpl form
13 Circuite logice combinaionale
186
posibil. De aceea, mai ales n cazul funciilor complicate, simplificarea
algebric poate deveni o surs de erori i necazuri.
n general, n procesul de simplificare algebric a unei funcii logice
se recomand efectuarea a doi pai:
funcia se scrie sub form de sum de produse
termenii sunt grupai dup factorul comun (dac exist), care
apoi se scoate n faa parantezei. Aceast operaie poate conduce
la eliminarea unuia sau mai multor termeni.
S aplicm aceste etape la implementarea funciei:
( ) C A B A ABC z + = (13.1)
Funcia z poate fi simplificat cu ajutorul teoremelor algebrei Booleene.
Astfel, factorul C A poate fi scris:
C A C A C A + = + =
astfel nct funcia z devine:
C B A A B A ABC C A B A ABC z + + = + + = ) (
Deoarece AA = A:
B A B B AC C B A B A ABC z + + = + + = ) (
Dar 1 = + B B , astfel nct se obine forma minimizat sub form de sum
de produse a funciei z:
AC B A z + = (13.2)
Pe baza acestei expresii se poate proiecta circuitul cel mai simplu care s o
realizeze, circuit prezentat n fig. 13.1.
Fig.13.1
Pentru a v convinge c munca de minimizare i are rostul ei
ncercai s desenai circuitul combinaional care realizeaz funcia logic
descris de ecuaia (13.1).
De multe ori funcia logic trebuie scris pornind de la tabelul de
adevr care descrie funcionarea circuitului. n acest caz, pentru a scrie
A
B z=AB+AC
AB
C
B
AC
S.D.Anghel - Bazele electronicii analogice i digitale
187
expresia funciei logice care trebuie realizat, se recomand parcurgerea
urmtoarelor dou etape:
se scrie cte un termen I pentru fiecare combinaie a nivelurilor
logice de intrare pentru care ieirea este la nivel logic 1. Fiecare
termen I trebuie s conin toate variabilele de intrare sub form
inversat sau neinversat dup cum n linia corespunztoare din
tabel apar la nivel logic 0 sau 1.
termenii I astfel obinui sunt legai ntre ei cu operaia logic
SAU, obinndu-se expresia final a funciei logice.
dac este necesar, se simplific funcia logic folosind teoremele
algebrei Booleene.
S considerm exemplul din Tabelul 13.1 n care avem trei variabile
de intrare A, B i C i o variabil de ieire, x. Aplicnd regulile de mai sus se
obine expresia funciei logice care trebuie realizat.
Tabelul 13.1
C B A x Termeni I Funcia logic
0 0 0 0 -
0 0 1 1
C B A

0 1 0 1
C B A

0 1 1 0 -
ABC C B A C B A x + + =
1 0 0 0 -
1 0 1 0 -
1 1 0 0 -
1 1 1 1 ABC
La o prim observare constatm c funcia noastr este sub form
canonic minimizat, astfel nct putem trece la proiectarea circuitului logic
care s o realizeze. Din analiza ei se poate vedea c avem nevoie de o poart
SAU cu trei intrri, de trei pori I tot cu trei intrri i de trei inversoare,
deoarece toate variabilele de intrare apar i sub form inversat. Circuitul
logic care realizeaz funcia este prezentat n fig.13.2.
Fig.13.2
A
B
C
x
13 Circuite logice combinaionale
188
Din cele prezentate pn acum se poate observa c scrierea unei
funcii logice sub form de sum de produse faciliteaz proiectarea
circuitului care s o realizeze folosind porile logice elementare I, SAU i
INVERSORUL. Din punct de vedere teoretic totul pare a fi n ordine. Din
punct de vedere practic ns, apare un mic inconvenient. Majoritatea
circuitelor integrate care conin pori logice au la baz porile logice I-NU
i SAU-NU cu ajutorul crora se pot realiza toate celelalte funcii logice
elementare. Am artat acest lucru n Capitolul 12. Dac n procesul de
implementare a funciilor logice se vor folosi astfel de circuite integrate, este
evident necesar ca schema logic ce realizeaz funcia minimizat s fie
realizat numai cu pori I-NU sau cu pori SAU-NU.

13.1.2 Minimizarea cu diagrame Karnaugh
O alt metod folosit pentru minimizarea funciilor logice este cea a
diagramei Karnaugh. Ea este o metod grafic de obinere a funciei logice
minimizate i de proiectare circuitul logic care s o realizeze, avnd ca
punct de start tabelul de adevr. Teoretic, metoda poate fi folosit pentru un
numr de variabile de intrare orict de mare, ns practic este aplicabil
pentru cel mult ase variabile de intrare.
Diagrama Karnaugh este un careu de form ptratic sau
dreptunghiular coninnd 2
N
csue, N fiind numrul variabilelor de intrare.
Fiecare csu corespunde unei singure combinaii posibile de form I a
variabilelor de intrare. Att pe orizontal ct i pe vertical, dou csue
adiacente difer ntre ele doar prin valoarea logic a unei singure variabile
din combinaiile corespunztoare lor. n fiecare csu se va nscrie cifra 1
sau 0 dup cum combinaia corespunztoare ei are ca rezultat 1 logic sau 0
logic.
Expresia minimizat a variabilei de ieire poate fi obinut din
diagrama Karnaugh prin gruparea i ncercuirea csuelor adiacente care
conin variabila binar 1. Gruparea se poate face n perechi de dou, patru
sau opt csue. Se mai spune c se face gruparea n dublei, quazi sau octei.
Trebuie menionat faptul c se consider adiacente i ptratele de la
extremitile unei linii sau unei coloane.
S considerm exemplul din Tabelul 13.2 cruia i corespunde
diagrama Karnaugh din fig. 13.3. n acest exemplu se pot grupa n dublei
csuele cu numerele 2 i 6, respectiv 10 i 11. Avnd doi dublei, expresia
final a funciei logice va avea doi termeni care pot fi obinui astfel: din
primul dublet dispare variabila B care apare att n forma normal ct i
inversat, astfel c primul termen al funciei va fi D C A ; din al doilea
dublet dispare variabila C care apare att n forma normal ct i inversat,
S.D.Anghel - Bazele electronicii analogice i digitale
189
astfel c al doilea termen al funciei va fi ABD. Expresia final funciei
logice va fi:
ABD D C A x + =
Tabelul 13.2
D C B A x Termeni I
0 0 0 0 0 -
0 0 0 1 0 -
0 0 1 0 0 -
0 0 1 1 0 -
0 1 0 0 0 -
0 1 0 1 0 -
0 1 1 0 0 -
0 1 1 1 0 -
1 0 0 0 1
ABCD
1 0 0 1 0 -
1 0 1 0 1
ABCD
1 0 1 1 1
ABCD
1 1 0 0 0 -
1 1 0 1 0 -
1 1 1 0 0 -
1 1 1 1 1
ABCD
Fig.13.3

8 7
2
0
4 3 1
0
6 1 5 1 4 1 3 1
2 1 1
0
C
8 7
1
5 6
B
D
D D
9 1
C
B
B
A
0 0 0 0
0
0
1
1
0 1 0
1 0
5
0
6
A
13 Circuite logice combinaionale
190

Gruparea n quazi o exemplificm pe diagrama Karnaugh din fig.13.4.
Fig.13.4
Prin gruparea n quazi se elimin cte dou variabile din fiecare
quad, evident cele care apar n formele normal i inversat. n exemplul
nostru, expresia funciei logice va avea doi termeni de cte dou variabile
pentru c avem doi quazi. Astfel, din quadul care cuprinde csuele 6, 7, 10
i 11 se elimin variabilele A i C, rmnnd termenul BD, iar din quadul
care conine csuele din cele patru coluri se elimin tot variabilele A i C,
rmnnd termenul D B . Astfel, expresia funciei logice realizate va fi:
D B BD x + =
n cazul gruprii n octei se aplic aceleai reguli, cu deosebirea c
prezena unui octet este echivalent cu eliminarea a trei variabile din
termenul corespunztor lui.
Fig.13.5
8 7
0 0
4 3
1 1
6 1 5 1 4 1 3 1
2 1 1
1 1
C
8 7 5 6
B
D D
D
9 1
C
B
B
A
1 0 1 0
0
0
0
1
0
1
0
2
1
5
1
6
A
8 7
0 0
4 3
0 0
6 1 5 1 4 1 3 1
2 1 1
0 0
C
8 7 5 6
B
D D
D
9 1
C
B
B
A
1 0 1 0
1
0
1
1
1
1
1
2
1
5
1
6
A
S.D.Anghel - Bazele electronicii analogice i digitale
191
n cazul exemplului din fig.13.5 se elimin variabilele A, B i C.
Avnd un singur octet, funcia logic va avea un singur termen i expresia ei
va fi:
D x =
Unele circuite pot fi proiectate astfel nct s existe anumite stri ale
intrrilor pentru care nivelul logic al ieirii s nu fie precizat, pentru simplul
motiv ca strile respective ale intrrilor nu se vor realiza niciodat n situaia
concret de funcionare a circuitului. Acestea se numesc stri
nedeterminate. n aceste situaii, proiectantul are libertatea de a pune n
csuele corespunztoare strilor de nedeterminare 0 sau 1 astfel nct s-i
fie ct mai uor s simplifice expresia boolean a funciei de ieire.
Este foarte probabil ca n multe cazuri s nu putem grupa csuele
dintr-o diagram Karnaugh numai n dublei, quazi sau octei, avnd i
situaii mai complexe n care va trebui s lucrm pe aceeai diagram cu
dou, trei sau chiar patru tipuri de grupri. Cnd am spus patru, ne-am
gndit i la cazurile de termeni izolai care nu pot fi grupai cu ali termeni.
n aceste situaii se recomand parcurgerea urmtoarei succesiuni de pai
pentru obinerea formei finale a funciei logice:
construirea diagramei Karnaugh pe baza tabelului de adevr.
Este important de menionat c dac exist combinaii ale
variabilelor de intrare pentru care starea ieirii este nedeterminat
(ea poate fi 0 sau 1), proiectantul are libertatea ca n diagrama
Karnaugh, n csua corespunztoare combinaiilor respective s
pun 0 sau 1, astfel nct aceasta s-l ajute la minimizarea mai
eficient a funciei.
se vor ncercui csuele izolate care conin variabila 1. Aceste
csue nu sunt adiacente cu alte csue care conin variabila
binar 1.
se vor cuta csuele care conin variabila 1 i care au o singur
csu adiacent care conine variabila 1. Astfel se realizeaz
dubleii.
se ncercuiesc octeii chiar dac vreo csu din ei a fost inclus
n dublei.
se ncercuiesc quazii chiar dac vreo csu din ei a fost inclus
n dublei sau octei.
se ncercuiete orice pereche care include csue care nc nu au
fost ncercuite, asigurndu-ne c numrul de ncercuiri este
minim.
13 Circuite logice combinaionale
192
se face suma termenilor generai de fiecare grupare, obinndu-se
astfel expresia final a funciei logice.

Fig.13.6
S aplicm n ordine aceste reguli pe exemplul din fig.13.6:
1. - csua 10 prezint o stare de nedeterminare i ne avantajeaz s
o considerm n starea 1.
2. - csua 16 este izolat i ea va genera termenul D C B A .
3. - csua 3 se nvecineaz numai cu csua 7 formnd dubletul 3-7
care genereaz termenul ACD.
4. - nu sunt octei.
5. - exist doi quazi: 5-6-7-8 care genereaz termenul AB i 5-6-9-
10 care genereaz termenul C B .
6. - nu mai sunt alte perechi i csue coninnd 1, neincluse n
combinaiile precedente.
7. - expresia final a funciei logice va fi:
C B B A CD A D C B A x + + + =

13.2 Porile SAU EXCLUSIV i SAU EXCLUSIV-NU
Poarta SAU EXCLUSIV este o poart logic care poate avea numai dou
intrri i care
furnizeaz un 1 logic la ieire ori de cte ori cele dou intrri sunt
n stri complementare.
A
6
0
5
0 0
1 1 1
1
x
0
0
0 0 0
A
B
B
C
1 9
D D
D
B
6 5
0
7 8
C
1
1 12
13 14 15 16
1
1 3 4
1
2
7 8
1
S.D.Anghel - Bazele electronicii analogice i digitale
193
Simbolul operaiei SAU EXCLUSIV este . S proiectm
circuitul logic care o realizeaz pornind de la scrierea tabelului de adevr
conform afirmaiei precedente:
Tabelul 13.3
B A B A x = Termeni I
0 0 0
0 1 1
B A
1 0 1
B A
1 1 0
i de la expresia funciei logice care realizeaz operaia SAU EXCLUSIV,
scris pe baza lui:
B A B A B A + =
Observm imediat c avem nevoie de dou inversoare, dou pori I
i o poart SAU, astfel nct circuitul logic combinaional pentru funcia
noastr arat ca cel din fig.13.7, n care este prezentat i simbolul porii
SAU EXCLUSIV folosit n schemele digitale.
Fig.13.7
Poarta SAU EXCLUSIV-NU opereaz exact n opoziie cu poarta
SAU EXCLUSIV. Tabelul 13.4 ne ajut la scrierea expresiei funciei logice
pentru aceast operaie:
Tabelul 13.4
B A
B A x =
Termeni I
0 0 1
B A
0 1 0
1 0 0
1 1 1 AB
B A AB x + =
Ea ne indic faptul c variabila x va avea valoarea logic 1 n dou
cazuri: A = B = 1 (termenul AB) i A = B = 0 (termenul B A ). Cu alte
cuvinte:
A
B
x=AB + AB
x=A + B
A
B
13 Circuite logice combinaionale
194

poarta SAU EXCLUSIV-NU va produce un nivel nalt al tensiunii
de ieire ori de cte ori cele dou intrri vor fi la acelai nivel logic.
Deoarece aceast poart compar dou niveluri logice i ne atrage
atenia cnd ele sunt egale, se mai spune c ea realizeaz funcia de
echivalen. n fig.13.8 este artat circuitul cu ajutorul cruia poate fi
realizat aceast funcie logic i simbolul porii logice aferente.
Fig.13.8
Deoarece circuitul SAU EXCLUSIV-NU opereaz complementar cu
circuitul SAU EXCLUSIV, simbolul s poate fi obinut din simbolul porii
SAU EXCLUSIV prin adugarea cerculeului de negaie la ieire.

13.3 Circuite pentru prelucrarea informaiilor digitale
Pentru prelucrarea datelor n sistemele digitale i apoi pentru citirea i
afiarea rezultatelor prelucrrii, sunt necesare mai multe etape de lucru:
codarea i decodarea (transformarea datelor dintr-un cod n
altul)
multiplexarea (transmiterea ctre o ieire a unei singure
informaii dintr-un grup de informaii)
demultiplexarea (introducerea succesiv a datelor la diferite
adrese posibile)
Toate aceste operaii pot fi realizate cu ajutorul porilor logice
conectate n combinaii rezultate n urma stabilirii funciei (funciilor) logice
de transfer pe care trebuie s o (le) realizeze circuitul.

13.3.1 Circuite de codare a informaiei
Un circuit de codare are un anumit numr de intrri (codul de intrare), dintre
care doar una poate fi activat la un moment dat i N ieiri care reprezint
numrul de bii ai codului n care sunt reprezentate informaiile de la intrare.
La un circuit de codare numrul de bii ai codului de ieire este mai mic
dect numrul de bii ai codului de intrare. Cel mai frecvent caz este acela al
codrii n binar. n aceast situaie:
A
B
A
B
x=AB + AB
x=A + B
S.D.Anghel - Bazele electronicii analogice i digitale
195
N = log
2
(numrul de intrri)
Pentru a exemplifica modalitatea de proiectare circuitelor de codare
s considerm exemplul unui circuit de codare cu opt intrri i N = log
2
8 =3
ieiri. S notm cu A
0
, A
1
, A
7
cele opt intrri i cu O
0
, O
1
i O
2
cele trei
ieiri i s construim un tabel de adevr n care combinaia biilor de la
ieire s fie corespondentul binar al indicelui zecimal intrrii.
Tabelul 13.5
A
7
A
6
A
5
A
4
A
3
A
2
A
1
A
0
O
2
O
1
O
0

0 0 0 0 0 0 0 1 0 0 0
0 0 0 0 0 0 1 0 0 0 1
0 0 0 0 0 1 0 0 0 1 0
0 0 0 0 1 0 0 0 0 1 1
0 0 0 1 0 0 0 0 1 0 0
0 0 1 0 0 0 0 0 1 0 1
0 1 0 0 0 0 0 0 1 1 0
1 0 0 0 0 0 0 0 1 1 1
ncercnd s stabilim o coresponden biunivoc ntre strile logice
ale ieirilor i cele ale intrrilor, vom observa c:
O
0
= 1 dac A
1
SAU A
3
SAU A
5
SAU A
7
sunt la nivel logic 1
O
1
= 1 dac A
2
SAU A
3
SAU A
6
SAU A
7
sunt la nivel logic 1
O
2
= 1 dac A
4
SAU A
5
SAU A
6
SAU A
7
sunt la nivel logic 1
Deci, circuitul de codare va trebui s aib cte o poart SAU cu patru
intrri care s comande fiecare ieire. Modul de conectare a intrrilor
circuitului de codare la intrrile celor patru pori SAU este artat n fig.13.9.
Intrarea A
0
nu este conectat deoarece ieirea va indica automat starea 000
dac A
1
= A
2
= = A
7
= 0.
Fig.13.9
A
o
A
1
A
2
A
3
A
4
A
5
A
7
A
6
O
o
O
1
O
2
13 Circuite logice combinaionale
196
Unul dintre neajunsurile circuitului de codare, aa cum este el
prezentat n fig.13.9, este acela c dac dou intrri sunt simultan la nivel
logic 1, atunci rezultatul este eronat. De exemplu, dac intrrile A
3
i A
5
sunt
simultan la nivel logic 1, atunci strile ieirilor vor fi 111, ceea ce
corespunde nivelului logic 1 la intrarea A
7
. De aceea au fost realizate
circuite de codare cu prioritate, care conin circuite logice astfel aranjate
nct dac dou sau mai multe intrri sunt aduse simultan la nivel logic 1,
atunci la ieire va avea prioritate (va apare) codul numrului mai mare de la
intrare.

13.3.2 Circuite de decodare a informaiei
Operaia invers a codrii este decodarea. Un decodor este un circuit logic
combinaional cu N intrri i M 2
N
ieiri. La intrarea decodorului se aplic
o informaie codat pe N bii. Pentru o combinaie dat a nivelurilor logice
de la intrare va fi activat o singur ieire. Deoarece unele coduri nu
folosesc toate combinaiile posibile ale nivelurilor logice oferite de numrul
de bii pe care este exprimat informaia, numrul de ieiri poate fi i mai
mic dect 2
N
. Astfel, cnd o informaie zecimal este codat n binar
(BCD)se folosesc numai 10 (0000, , 1001), din cele 16 combinaii
posibile deci un decodor BCD zecimal nu va avea 16 ieiri ci numai 10.
Unul dintre cele mai folosite decodoare este cel de la 3 la 8 linii.
Proiectarea lui cu pori logice poate fi realizat dac se cunoate funcia de
transfer pentru fiecare ieire. Aceasta poate fi exprimat pe baza tabelului de
adevr 13.6.
Tabelul 13.6
A
2
A
1
A
0
O
7
O
6
O
5
O
4
O
3
O
2
O
1
O
0

Funcia de
transfer
0 0 0 0 0 0 0 0 0 0 1 O
0
=
o
A A A
1 2

0 0 1 0 0 0 0 0 0 1 0
O
1
=
o
A A A
1 2

0 1 0 0 0 0 0 0 1 0 0
O
2
=
o
A A A
1 2

0 1 1 0 0 0 0 1 0 0 0
O
3
=
o
A A A
1 2

1 0 0 0 0 0 1 0 0 0 0
O
4
=
o
A A A
1 2

1 0 1 0 0 1 0 0 0 0 0
O
5
=
o
A A A
1 2

1 1 0 0 1 0 0 0 0 0 0
O
6
=
o
A A A
1 2

1 1 1 1 0 0 0 0 0 0 0 O
7
=
o
A A A
1 2


S.D.Anghel - Bazele electronicii analogice i digitale
197
Cunoscnd funciile de transfer pentru fiecare ieire, putem trece la
proiectarea circuitului de decodificare a informaiei. Se vede c fiecare
ieire este caracterizat de un produs de trei termeni n stare normal sau
complementar. Deci, pentru fiecare ieire vom folosi cte o poart I cu cel
puin trei intrri. Unele decodoare au i una sau mai multe intrri de validare
cu ajutorul crora se poate controla starea de funcionare a lor. Astfel, dac
pentru decodorul de la 3 la 8 linii se folosesc pori I cu patru intrri
(fig.13.10), cea de-a patra intrare a fiecreia dintre pori poate fi folosit ca
intrare de validare, E (ENABLE).
Fig.13.10
Se poate observa c dac E =1, decodorul va funciona iar dac E = 0
el va fi blocat.

O
7
O
6
O
5
O
4
O
3
O
2
O
1
O
o
A
o
A
1
A
2 E
13 Circuite logice combinaionale
198
13.3.3 Multiplexoare
Un multiplexor este un circuit logic combinaional cu mai multe intrri i o
singur ieire. El accept mai multe date de intrare, permind doar uneia
dintre ele s treac la un moment dat spre ieire. Deoarece face o selecie de
date, multiplexorul mai este denumit SELECTOR DE DATE. Ordinea de
transmitere a datelor spre ieire este hotrt de una sau mai multe intrri de
dirijare a informaiei, numite intrri de selecie. Dac vrei, putem compara
multiplexorul cu o gar cu mai multe linii pe care se afl trenuri care trebuie
s o prseasc ntr-o anumit ordine, ntre dou gri existnd o singur
linie.
Multiplexorul acioneaz ca un comutator multipoziional controlat
digital, n care codul digital aplicat la intrarea de selecie hotrte care este
ordinea de transmitere spre ieire a datele de intrare (fig.13.11). Cu alte
cuvinte, multiplexorul poate trimite la pensie btrnul acar din vechile gri
de pe vremea locomotivelor cu aburi.
Fig.13.11
Deoarece numrul de stri logice distincte ale intrrii de selecie
trebuie s fie egal cu numrul de intrri de date N, numrul de intrri de
selecie poate fi calculat din relaia:
numrul intrrilor de selecie = log
2
N
Multiplexorul de baz este i cel mai simplu, avnd dou intrri de
date i o intrare de selecie (log
2
2 = 1). Funcia de transfer a multiplexorului
poate fi scris pe baza tabelului de adevr 13.7 ca o sum de produse a
termenilor care furnizeaz un 1 logic la ieire, tabel n care variabilele de
intrare sunt I
o
, I
1
i S (selecie) iar variabila de ieire este z. Condiia impus
este aceea ca la ieire s fie transferat informaia de la intrarea I
o
dac S = 0
i cea de la intrarea I
1
dac S =1.
I
o
I
1
I
2
I
N-1
intrari de selectie
iesire
MUX
S.D.Anghel - Bazele electronicii analogice i digitale
199
Tabelul 13.7
S I
1
I
o
z Termeni I
0 0 0 0
0 0 1 1
1
I I S
o

0 1 0 0
0 1 1 1
1
I I S
o

1 0 0 0
1 0 1 0
1 1 0 1
1
I I S
o

1 1 1 1 1 0
I SI

Funcia de transfer va fi:
z =
1
I I S
o
+
1
I I S
o
+
1
I I S
o
+
1 0
I SI
care, dup minimizare, devine:
z =
o
I S +
1
SI
Se poate vedea c pentru realizarea ei avem nevoie de dou pori I,
o poart SAU i un INVERSOR, conectate ca n fig.13.12.
Fig.13.12
n mod analog, pot fi gndite scheme de multiplexoare cu patru, opt
sau aisprezece intrri, multiplexoare care sunt realizate sub form integrat.

13.3.4 Demultiplexoare
Operaia invers multiplexrii este demultiplexarea. De data aceasta
trenurile nu mai ies din gar ci intr n ea pe rnd, pe o singur linie, i
trebuie distribuite pe liniile grii. Aceast operaie o face demultiplexorul
(fig.13.13). Deoarece numrul de stri logice distincte ale intrrii de selecie
trebuie s fie egal cu numrul de ieiri de date N, numrul de intrri de
selecie poate fi calculat din relaia:

I
0
I
1
z
S
13 Circuite logice combinaionale
200
N = 2
numrul

de intrri de selecie


Fig.13.13
Proiectarea unui demultiplexor se poate face stabilind funcia de
transfer pe baza tabelului de adevr. Astfel, dac avem o gar cu opt linii,
multiplexorul care distribuie trenurile va trebui s aib trei intrri de selecie
(log
2
8 = 3). Variabilele de intrare n demultiplexor vor fi cele de la intrarea
de date i intrrile de selecie. Punnd condiia ca primele opt date de intrare
s fie distribuite n ordine la cele opt ieiri, se poate construi urmtorul tabel
de adevr:
Tabelul 13.8
S
2
S
1
S
o

O
7
O
6
O
5
O
4
O
3
O
2
O
1
O
0

Funcia de
transfer
0 0 0 0 0 0 0 0 0 0 I
O
0
=I
o
S S S
1 2
0 0 1 0 0 0 0 0 0 I 0
O
1
=I
o
S S S
1 2

0 1 0 0 0 0 0 0 I 0 0
O
2
=I
o
S S S
1 2

0 1 1 0 0 0 0 I 0 0 0
O
3
=I
o
S S S
1 2

1 0 0 0 0 0 I 0 0 0 0
O
4
=I
o
S S S
1 2
1 0 1 0 0 I 0 0 0 0 0
O
5
=I
o
S S S
1 2

1 1 0 0 I 0 0 0 0 0 0
O
6
=I
o
S S S
1 2

1 1 1 I 0 0 0 0 0 0 0 O
7
=I
o
S S S
1 2


Dup cum se poate vedea, pentru codul de selecie 000 valoarea
logic a intrrii I este dirijat ctre ieirea O
0
, pentru codul de selecie 001
O
o
O
1
O
2
O
N-1
intrari de selectie
intrare
DEMUX
S.D.Anghel - Bazele electronicii analogice i digitale
201
valoarea logic a intrrii I este dirijat ctre ieirea O
1
, , pentru codul de
selecie 111 valoarea logic a intrrii I este dirijat ctre ieirea O
7
. Deci,
demultiplexorul poate fi construit din opt pori I cu cte patru intrri, cte o
poart pentru fiecare ieire. De asemenea, mai sunt necesare trei inversoare,
cte unul pentru fiecare intrare de selecie. Schema de principiu a acestui
multiplexor este artat n fig.13.14.
Fig.13.14
O analiz atent a schemei demultiplexorului ne va arta c ea este
identic cu aceea a unui decodor cu o intrare de validare. Pentru a fi folosit
ca demultiplexor, intrrile decodorului sunt folosite ca intrri de selecie iar
intrarea de validare este folosit ca intrare de date. Pentru c pot fi folosite
n ambele scopuri, circuitele integrate de acest tip sunt denumite
DECODOARE/ DEMULTIPLEXOARE.

O
7
O
6
O
5
O
4
O
3
O
2
O
1
O
o
S
o
S
1
S
2 I
intrare date