1

Poarta TTL & CMOS. Analiza Dinamica

A) Poarta TTL:




Fig.1: Montaj experimental pentru studierea regimului dinamic al portii AND-TTL

T
2
-T
1
=37,87 (ns) intarziere intre iesire si intrare pentru o poarta din 4;
T
2
-T
1
=113,63 (ns) intarziere intre iesire si intrare pentru 4 parti din 4.

B) Poarta CMOS:

Fig.2: Montaj experimental pentru studierea inversorului CMOS

T
2
-T
1
=37,87 (ns) intarziere intre iesire si intrare pentru o poarta din 4;
T
2
-T
1
=113,63 (ns) intarziere intre iesire si intrare pentru 4 parti din 4.

Timp de intarziere intre TTL si CMOS = 0.
FTA
(T
1
=40ns)
GTA
(20kH)
(B-29) (B-23) (B-24)
A
1
B
1
C
1
D
1
E
+Vcc