1.

Sistem nglobat definiie, exemple, modele de

dezvoltare, arhitectur
R: Un sistem nglobat are dou componente, hardware i software



- o generalizare a sistemului, ce nu ofer informaii de detaliu referitoare la

- la acest nivel componentele hard i cele soft interactioneaz ca nite
elemente


2. Modelul unui sistem embedded
R:


3.Compilarea. Interpretoare de tip script
R: Compilerul e situat, de obicei, n host i genereaz, la un moment dat,
cod target pentru platforme ce difer de platforma pe care a rulat
compilerul

script-urile:



nalt

up care este
executat imediat

-un limbaj
script e nevoie de o component n plus un interpretor pentru a se
putea face o procesare on-the-fly a codului

4. Compilarea. Interpretoare de tip Java


-un sistem embedded, acesta trebuie s aib Java
Virtual Machine (JVM)

hardware



5. Componentele unui JVM


(Application Program Interface)
site de programator
la execuia de funcii sistem i a re-utiliza cod



6. Tipuri de Garbage Collector

Garbage Collector responsabil cu dealocarea memoriei ce nu
mai este folosit de aplicaia Java
TIPURI:-1)copying algorithm
-o parte a memoriei n alt parte
i o elibereaz pe cea original, rmas nerefereniat
ria

sistemul
2) mark and sweep algorithm

pe cele nefolosite
-ul poate fi
ntrerupt pentru a fi executate alte funcii

fragmentarea acesteia. Pentru a evita acest lucru, se folosete mpreun cu un
algoritm de compactare
3) the generational algorithm
form
momentului n care le-a fost alocat memorie, pornind de la ideea c
alocarea/dealocarea de memorie pt. obiectele care au timp de via mai mare
este pierdere de timp.

ate dintr-o generaie mai tnr
ntr-una mai mbtrnit



7. Algoritmi folosii de Execution Engine
R: Folosesie 3 algoritmi:
1) Interpretarea

executat
duce n cod nativ fiecare
instruciune, octet cu octet

Avantaje: usor de portat pe orce platform hardware, simplitate
Dezavantaje: Performante scazute din cauza redundantei
2)Compilarea Just-in-time


acelui moment, pt. a fi folosit la o nou rulare
Avantaje:Elimina codul redundant
Dezavantaje:Timp de executie prelungit din cauza generarii codului native
corespunzator fiecarui octet
Necesita memorie suplimentara: trebuie sa salveze si codul
Javabyte sic el native
3) Compilarea WAT/AOT

interpretare
Avantaje:Mai performant decat JIT pentru codul neredundant
Dezavantaje:Mai slab decat JIT pentru codul redundant
Timp de execuie suplimentar, din cauza claselor Java ce trebuie
compilate i introduse n sistem n timpul rulrii


8. Compilarea. Interpretoare de tip .NET

- editate pt. a genera un cod
independent de platform: MSIL Microsoft Intermediate Language
standardul Common Language


9. Standarde n domeniul reelelor


Local Area Network
ex: n aceiai cldire, n aceiai camer, etc.
Wide Area Network
cldiri diferite, rspndite geografic




-to-peer












10. Modelul Embedded System i modelele TCP/IP,
WAP, Bluetooth
R:Modelul ISO-OSI
Open Sysyems Interconnection

-o reea schimbul de informaii se realizeaz ntre straturi
iniiat de un dispozitiv la nivelul stratului aplicai

-ul introdus de fiecare strat este mapat n stratul urmtor
nivelul stratului fizic

pe modelul OSI sunt cunoscute sub numele de protocoale de reea
-Modelul OSI este doar o referinta
-Nu intodeauna se folosesc 7 straturi
Un singur protocol poate implementa functionarea mai multor starturi
TCP/IP are 4 straturi
-Aplicatie(OSIaplicatie, prezentare, sesiune)
-Transport(OSI-transport)
-Internet(OSI-retea)
-Acces retea(OSI-fizic, data-link)
MODELUL WAP

MODELUL BLUTOOTH




11. Nivelele (straturile) TCP/IP
R: DE LA SUBIECTUL 10

12. Modele de arhitectur ISA

Realizate du una sau mai multe instructiuni
TIPURU(matematici, de mutare, de compilare, I/O, de salvare
temporala)

Datele manipulate de operatii
TIPURI(pe 8, 16, 32 biti)


Liniar (adresarea se face incrementata de la 0 la 2laN)
Segmentat (memoria este impartita in mai multe segmente,
pentru a o accesa trebuie specificata segmental si offsetul)
Regiuni cu adrese special
Limitat (intr-un anume fel)

Este cel mai rapid mod, fiind folosit foarte des
Au functii speciale



a programului este ntrerupt pentru a se executa alt rutin de program

13. Modele ISA specifice aplicaiei
R: pt. aplicaii care nu necesit manipulri complexe de
date
pt. aplicaii care repet aceleai operaii pentru diferite
seturi de date (DSP)
o combinaie ntre
controller i datapath pt aplicaii ce nu necesit operaii complexe, dar care
trebuie s repete acelai tip de operaii
Application-Specific Integrated Circuits
Programmable Logic Devices
Field-Programmable Gate-Array



14. Modele ISA pt aplicaii generale
R: Complex Instruction Set Computing
Reduced Instruction Set Computing
In general are o arhitecura cu operatii mai putine si mai simple
decat CISC
De asemenea, are un numar de cicluri per operatie mai redus
-Level Parallelism (la baza acestora se afla procesoarele
RISC)
execut o singur
instruciune simultan pe mai multe seturi de date
execut mai multe instruciuni
simultan ntr-un singur ciclu de ceas
Very Long Instruction Word Computing( un cuvnt
instruciune de lungime mare este executat n mai multe operaii, operaiile
fiind desfcute i executate n paralel de mai multe subuniti aparinnd
procesorului)


15. Proiectarea procesorului arhitecturile von
Neumann i Harvard
R:

hardware ale procesorului i de interconexiunile dintre acestea
un singur spaiu de memorie att pt instruciuni, ct i pt
date
un spaiu de memorie pt instruciuni i alt spaiu de memorie pt
date
----Majoritatea SI au o arhitectura vom Neumann datorita performantei
acestuia
---- ISA de tip Datapath folosit de DSP-uri este realizat cu Harvard, deoarece
face aceleai instruciuni pt. seturi de date diferite, astfel crescnd numrul de
instruciuni executate per unitatea de timp




16. CPU ALU
R: CPU(Central processing Unit)
ALU(Aritmetic Logic Unit)
Implementeaza operatiile ISA

Blocul de baza la majoritatea ALU
3 intrari pe 1 bit
2 iesiri pe 1 bit

2 intrari (A,B)
1 iesire: suma partial SUM

2 intrari: Sum, Cin
2 iesiri:
Resultatul final: Sum
Carry: Cout
Ripple-Carry Adder


17. CPU regitrii
R: Pe post de memorie rapida
-flop, de altfel numrul de flip-flop
folosii pt. un registru este numrul de bii pe care lucreaz procesorul;
dimensiunea bus-ului de date se determin la fel


copia sau pt. a modifica operanzi ce sunt folosii de sistem imediat sau foarte
des

furnizate
de programator)





18. CPU Control Unit, memoria on-chip
R: Controleaza intregul ciclu de extragere si executie
control pt: -Fetching
-decoding
-executia(instructiunilor in CPU)
ca ALU s tie ce operaie trebuie s execute
accesate uniti att
din interiorul ct i din exteriorul CPU
MEMORIA ON_CHIP
diferite tipuri de memorie, fiecare cu alt vitez,
mrime i mod de utilizare

19. Memoria cache
principal (main
memory)

din cauza costului procesoarele au mem Cache relativ mica

ni ct i pt date, pe cnd
altele au un singur cache pt ambele

20. CPU I/O

Responsabile cu transferul datelor de la i nspre procesor
Se compune din:
1. mediul de transmisie cu/fara fir
2. port de comunicaie - dispozitivul care realizeaz conexiunea
3. interfaa de comunicaie
1. controleaz comunicaia dintre CPU i controlerul de I/O;
2. codeaz / decodeaz din logica circuitului integrat n logica specific
portului I/O;
3. poate fi integrat n procesor sau ntr-un circuit integrat separat
4. controlerul I/O - un procesor slave ce controleaz dispozitivele de I/O
5. Bus-uri I/O
6. Master processor integrated I/O

I/O: SERIAL VS. PARALEL
Serial




ffere de emisie i de recepie

Transmisie simplex: - ntr-o singur direcie
Transmisie half-duplex: - n ambele direcii, dar pe rnd
Transmisie full-duplex: - n ambele direcii, simultan

Transmisie asincron
buffer de transmisie
pachete de 4-8 sau 5-9 bii
frame-uri: se adaug:
1.
2.
3.
-uri canalul de transmisie este meninut n idle nivel logic 1
sau NRZ (Non-Return to Zero)
-cu-bit ncepnd cu bitul START pn
la STOP

Transmisie sincron

idle


intercalat printre biii de date


21. Performanele procesorului


Clock rate
CPI nr de cicluri de ceas per instruciune
Timpul de rspuns (Latency) timpul necesar procesorului pt a rspunde la
un eveniment
Availability timpul n care procesorul ruleaz normal, fr rateu
Reliability (MTFB Mean Time Between Failures) timpul mediu ntre
defeciuni
Recoverability (MTTR Mean Time To Recover) timpul mediu necesar
procesorului pt a-i reveni dintr-o defeciune

s

creterea performanelor procesorului


i o valoare MIPS mai mare
MIPS = 1/(timpul de execuie)
nimic referitor la performana procesorului pt diferite ISA
ograme
diferite
benchmarks ce pot fi rulate pt a msura performanele
unui processor
22. Board Buses arbitrare

Bridge inter-conecteaz mai multe tipuri de bus-uri
System -interconecteaz memoria extern sau cache la CPU
Backplane -acelai rol doar c lucreaz la vitez mai mare
I /O -conecteaz perifericele la CPU
-poate fi populat i cu IRQ
Expandabile - pot fi adugate componente
-PCMCIA, PCI, IDE, SCSI, USB
Non-expandabile -nu pot fi adugate componente suplimentare (DIB,
VME, I2C )

ARBITRAREA BUS-ULUI I TEMPORIZAREA
Master -component ce poate iniia o comunicaie
Slave -component ce poate comunica doar n urma unei cereri venite de la
master
Arbitru
-pt bus cu mai multe circuite master
-determin modul n care master-ul preia controlul bus-ului
-este un circuit distinct fa de master sau slave
Dynamic Central Parallel -Arbitrul este amplasat central, la el fiind
conectate toate dispozitivele master. Acestea pot prelua controlul bus-ului
prin intermediul :
-unei memorii FIFO - se creaz o list cu masterele ce urmeaz s
controleze busul
-sistem bazat pe prioriti diferentiaza masterele dupa importanta lor
fata de system si dupa importanta unuia dupa celalalt
Central-serialized
-Arbitrul este conectat la toate masterele, ele fiind conectate n serie.
-Primul master care solicit bus-ul este cel care preia controlul
-Masterul cedeaz controlul masterului urmtor atunci cnd nu mai are
nevoie de bus
Arbitrare distribuit
-Nu exist un arbitru central
-Fiecare master verific nainte de a prelua controlul dac sunt
coliziuni pe bus : -atomically se oateapt pn cnd masterul curent i
termin transmisia
-split transmisia unui master poate fi ntrerupt pt ca altul s preia
controlul
23. Drivere

mod direct hardware-ul unui SI
aplicaie

TIPURI
Specifice arhitecturii
-Controleaz hardware-ul integrat ntr-un procesor (arhitectura)
-Memoria on-chip, MMU Memory Management Unit
Generic
-Controleaz hardware-ul localizat pe plac i nu ntr-un procesor
-Controleaz hardware ce nu e specific unui procesor

FUNCII

down









TIPURI DE NTRERUPERI
Software -Solicitate de una din instruciunile curente
Hardware ( interne)-Generate de o dificultate de execuie a unor ntreruperi
de ctre procesor ((Depiri (overflow), mpriri la 0, debugging
(breakpoints), instruciuni nevalide ))
Hardware (externe)- Iniiate de hardware altul dect CPU






24. CAN overview

-CAN este un protocol embedded important
-Specificatii CAN(layer fizic, layer de protocol, layer de filtrare a mesajelor)
Layerul fizic foloseste transmisie diferentiala pe o pereche de fire (twisted).
Bus-ul foloseste NRZ(non return to zero)
Nodurile sunt conectate la bus : daca numai un nod conduce bus-ul la un 0
logic, atunci intreg bus-ul se gaseste in acel stadiu independent de numarul de
noduri care transmit 1 logic
Rata maxima de transfer este de 1000 kbt/sec la latimea maxima a busului de
40 m cand foloseste o pereche de fire (twisted), care este cel mai comun bus
folosit in cadrul CAN-ului
Lungimea mesajului este scurt cu maxim de 8 biti de date / mesaj si acolo
este un timp de raspuns mic intre cererea de transmisie si startul
transmisiei.Mesajele sunt protejate prin criptarea de tipul checksum.
Accesul la bus este permis printr-un protocol serial de comunicatii Carrier
Sense Multiple Acces/ Collision Detection cu Non Destructive Arbitration.
Acest lucru inseamna ca coliziunea mesajelor este evitata prin arbitrarea bit
cu bit fara pierdere de vreme.
In mesaj nu este o adresa explicita,in schimb, fiecare mesaj poarta o valoare
numerica care controleaza prioritatea pe bus, si mai poate folosi si ca o
identificare a continutului mesajului
O schema elaborate de tratare a erorilor rezulta din retrimiterea mesagelor
cand nu sunt receptionate correct


25. CAN mesaje standard

Standardul CAN defineste 4 tipuri de mesaje:
-Data Frame este tipul de mesaj predominant
-Remote Frame
-Error Frame
-Overload Frame
Mesajele folosesc o schema isteata de bit-wise arbitration pentru a controla
accesul la bus, si fiecare mesaj este etichetat cu o prioritate.
Standardul CAN mai defineste o schema elaborate pentru tratarea si limitarea
erorilor.
a)Data frame determina prioritatea mesajelor cand 2 sau mai multe noduri
pretend bus-ul
b)Remote frame este foarte asemanator cu Data frame, cu 2 deosebiri : -este
marcat ca si Remote Frame si nu are Data Field
Scopul lui este de a solicita transmisia care corespunde Data Frame.Remote
framre se poate folosi pentru a implementa un tip de bus cerere-raspuns de
manageriere traffic.
c)Error Frame- este un mesaj special care incalca regulile de incadrare
(framing) a mesajului Can-ului.Este transmis cand nodul detecteaza o eroare
si va face ca toate celelalte noduri sa detecteze eroarea respective.
d)Overload Frame- este transmis de un nod care devine prea aglomerat.


26. LIN structura ierarhic a reele
R: Subretelele sunt necesare pentru a reduce busurile de date pe busu
principat
Control Area Network(CAN)
Avantaje:-Compatiilitate cu busul principal
Dezavantaje:-Scump
Serial Sub Bu
Dezavantaje:-Incompatibilitate cu busul principal
Avantaje:-ieftin
-exista chiar si pe dispositive ieftine
-poate fi reconstituit usor cu ASIC ori CPLD
-se poate realiza protocol soft


27. LIN sub-reele(26)
R:CONCEPT SUB BUS
-Cerinte de baza
-trebuie sa satisfaca standardele pentru sub bus
Costul dispozitivului de control(driven). Trebuie sa fie mai ieftin decat
CAN
Increderea: la acelasi nivel cu CAN
Solutie pe termen lung
Maleabilitate: capabil de extinderea sistemului cu noduri aditionale
-Cost redus pentru nodurile satelit
Fara cristal sau resonator
Usor de implementate
Simple states machines
Reactie lenta in timp(100ms max)
Predictibilitate a nesincronizare



28. LIN protocol

Lin concept :
-implementare single-wire Low cost
-speed 20kbit/sec
-single master/multiple slave
-implementare Low cost silicon bazat pe interfata UART/SCI
-auto sincronizare fara cristal de cuartz
-timpi de raspuns pentru semnalul transmis
Master/slave protocol:
1. cerintele masterului :
-determina ordinea si prioritatea mesajelor
-monitarizarea datelor si verificarea byte-ului de tratare a erorilor
-receptioneaza pause de trezire de la nodurile slavului
b) cerintele slavului:
-este unul din cei 2-16 membri de pe bus
-receptioneaza sau transmite date cand un ID adecvat este trimis de catre
master
-nodul care serveste ca master poate fi si slave
Masterul :are controlul asupra intregului bus si protocol.Acesta controleaza
care mesaj la ce timp este sa fie transfera catre bus.Mai face si tratarea
erorilor.






29. LIN frames
R: Mesaje de cadru
-Sincronizare pe bit
-Specific modelului pentru determinarea timpului de baza
-Sincronizarea bitului precedent mesajului de cadru
-ID-camp
-Mesaj de identioficare- pe 6 biti, incorporeaza informatia
despre emitator despre receptor, scop, si date despre lungime.
2 biti de paritae pentru protectia campului ID foarte sensibil


30. LIN interfaa fizic