Arhitectura Calculatoarelor 48

4 Microarhitectura procesoarelor
Arhitectura de baz a microprocesorului Pentium (fig. 4.1) include urmtoarele structuri
componente:
a) ou unit i de e!ecu ie pentru opera ii cu numere "ntregi (# si $) asimilate unor benzi de
asamblare.
Pentru cele dou unit i de e!ecu ie se decodific simultan dou instruc iuni% iar e!ecu ia lor se
realizeaz tot simultan (cu condi&ia c rezultatul celei de'a doua instruc&iuni s nu depind de rezultatul
primei instruc iuni). Aceasta conduce la o cre(tere a performantei cu circa )*+% ,ntel numind'o
tehnologie superscalara% baza noii microarhitecturi (microarhitectur este metoda de realizare a
arhitecturii setului de instruc iuni (A-,) prin hard'ul microprocesorului).
Pentium folose(te dou memorii cache (de c.te 8 /0)% pentru coduri (i date% care sunt folosite
pentru a stoca cele mai frec1ent folosite coduri (i date. 2n acest fel se elimin% de c.te ori este posibil%
accesul la memoria microcalculatorului% acces care necesit un timp mai mare.
b) 0uffer de decodificare anticipat a instruc iunilor.
Codul din memoria cache este testat pentru a sesiza din timp e1entualele instruc iuni de salt anterior
"ncrcrii acestora "n pipeline3 decodificarea instruc iunilor se realizeaz deci anticipat i ulterior sunt
transmise unit ilor de e!ecu ie. 4ransmiterea din memoria cache se realizeaz pe o magistrala de 567 de
bi i% dimensiunea mare a acesteia permi .nd aducerea sec1en elor de instru tiuni cu o 1itez mai mare
chiar dec.t a capacit ii de procesare.
8igura 4.1
c) Procesorul Pentium utilizeaz predic&ia salturilor pentru a cre(te performan&ele construc&iilor
care utilizeaz bucle de program. Procesorul Pentium folose(te mecanismul prediciei adreselor
salturilor (040-Branch Target Buffer). Conform statisticii% un program tipic la fiecare 7'8 instruc&iuni
con&ine o instruc&iune de salt. eci% la fiecare 7'8 instruc&iuni 1a fi necesar reactualizarea benzii de
asamblare (0A) conform adresei de salt% (i a1anta9ele folosirii 0A se pierd. Pentium folose(te o memorie
BTB "n care se stocheaz informa&ia ultimelor 567 de salturi. :a9oritatea programelor con&in bucle de
program% "n decursul crora se decide% ie(irea din bucl sau salt la "nceputul ei. 2n acest caz se memoreaz
instruc&iunea ce controleaz ramificarea% adresa saltului (i presupunerea ce subprogram 1a fi e!ecutat.
#nitatea 040 presupune% c ramificarea 1a fi repetat (i furnizeaz instruc&iunea de salt benzii de
asamblare. -tatistica predic&iilor corecte este de 8*+ (conform ,ntel).
;egistrele generale sunt tot de )5 de bi&i% dar s'au adugat ci interne de date de 158 (i 567 de bi&i
pentru a cre(te 1iteza transferurilor interne% iar magistrala e!tern de date a fost e!tins la 74 de bi&i.
#nitate de
interfa& cu
magistrala
#nitate de predic ie
a salturilor
040
#nitate de
1irgul mobil
8P#
0uffer de
decodificare
anticipat
Prefetch buffer
:emoria cache 8/
date
:emoria cache 8/
,nstruc iuni
;egistre
#A<
U
#A<
V
Arhitectura Calculatoarelor 4=
4<0 (Translation Lookaside Buffer) translateaz adresa liniara "n adresa fizica.
Procesorului i s'a adugat un controler a1ansat de "ntreruperi (Advanced Programmable Interrupt
ontroller > AP,C) pentru a permite realizarea sistemelor cu mai multe procesoare.
#rmtoarea genera ie de procesoare este ,ntel P7. :icroarhitectura procesoarelor din familia P7 este
una superscalar cu trei benzi de asamblare. Aceasta "nseamn c% prin utilizarea tehnicilor de prelucrare
paralel% procesorul poate decodifica (i e!ecuta "n medie trei instruciuni !n fiecare ciclu de ceas. Pentru a
ob&ine aceast rat de e!ecu&ie a instruc&iunilor% procesoarele din familia P7 utilizeaz o cale de date de tip
pipeline cu 15 segmente% care permite e!ecu&ia instruc&iunilor "ntr'o ordine diferit de cea specificat "n
program.
8igura 4.5 prezint structura acestei ci de date% care este "mpr&it "n patru unit&i de prelucrare:
unitatea de e!tragere (i decodificare%
unitatea de e!pediere (i e!ecu&ie%
unitatea de retragere (i rezer1orul de instruc&iuni.
,nstruc&iunile (i datele sunt transmise acestor unit&i prin unitatea de interfa& cu magistrala.
8igura 4.5 #nit&ile de prelucrare din microarhitectura procesoarelor din familia P7 (i
interfa&a acestora cu subsistemul de memorie
Pentru a asigura furnizarea constant a instruc&iunilor (i datelor la unit&ile de e!ecu&ie din calea
de date% microarhitectura utilizeaz dou ni1ele de memorie cache.
:emoria cache <1 este "mpr&it "ntr'o memorie cache de 8 ?0 pentru instruc&iuni (i o memorie
cache de 8 ?0 pentru date% ambele integrate "n calea de date. :emoria cache <5 este o memorie ;A:
static de 567 ?0% 615 ?0 sau 1 :0% care este conectat la calea de date printr'o magistral de 74 de bi&i%
func&ion.nd la frec1en&a de ceas a procesorului.
:icroarhitectura procesoarelor din familia P7 utilizeaz e"ecuia dinamic# a instruc&iunilor.
:ecanismul de e!ecu&ie dinamic cuprinde trei concepte:
Predic&ia salturilor3
Analiza dinamic a flu!ului de date3
@!ecu&ia speculati1.
Predicia salturilor este un concept "nt.lnit la ma9oritatea arhitecturilor performante de calculatoare (i
a microprocesoarelor de 1itez ridicat. Acest concept permite procesorului decodificarea instruc&iunilor
de dup cele de salt pentru a nu goli calea de date pipeline la e!ecu&ia instruc&iunilor de salt. #nitatea de
e!tragere (i decodificare a instruc&iunilor utilizeaz un algoritm de predic&ie optimizat pentru anticiparea
direc&iei flu!ului de instruc&iuni prin ni1ele multiple de salturi% apeluri de proceduri (i re1eniri din
proceduri.
Anali$a dinamic# a flu"ului de date implic analiza "n timp real a flu!ului datelor prin procesor
pentru a determina dependen&a datelor (i a registrelor% (i pentru a detecta posibilitatea e!ecu&iei
Arhitectura Calculatoarelor 6*
instruc&iunilor "ntr'o ordine diferit de cea specificat "n program. #nitatea de e!pediere (i e!ecu&ie a
instruc&iunilor poate monitoriza simultan mai multe instruc&iuni (i poate e!ecuta aceste instruc&iuni "ntr'o
ordine "n care se optimizeaz utilizarea unit&ilor multiple de e!ecu&ie ale microarhitecturii% men&in.nd "n
acela(i timp integritatea datelor asupra crora se opereaz. Aceast ordine de e!ecu&ie asigur ocuparea
unit&ilor de e!ecu&ie chiar (i atunci c.nd apar dependen&e "ntre datele instruc&iunilor.
%"ecuia speculativ# se refer la posibilitatea procesorului de a e!ecuta instruc&iuni aflate "naintea
instruc&iunii adresate de contorul de program% (i de a furniza rezultatele "n ordinea (irului ini&ial de
instruc&iuni. Pentru ca e!ecu&ia speculati1 s fie posibil% microarhitectura familiei P7 separ e!pedierea
(i e!ecu&ia instruc&iunilor de producerea rezultatelor. #nitatea de e!pediere (i e!ecu&ie a instruc&iunilor
utilizeaz analiza flu!ului de date pentru a e!ecuta toate instruc&iunile din rezer1orul de instruc&iuni (i a
memora rezultatele "n registre temporare. #nitatea de retragere a instruc&iunilor caut apoi instruc&iunile
care au fost e!ecutate (i pentru care nu mai e!ist dependen&e de date cu alte instruc&iuni sau predic&ii
nerezol1ate ale salturilor. Atunci c.nd se gsesc instruc&iuni care au fost e!ecutate% unitatea de retragere a
instruc&iunilor depune rezultatele acestor instruc&iuni "n memorie sau "n registrele microarhitecturii (cele
opt registre ale procesorului (i opt registre ale unit&ii de calcul "n 1irgul mobil)% "n ordinea specificat
"n program% (i retrage aceste instruc&iuni din rezer1orul de instruc&iuni.
Aceste ) concepte i sunt diferen ele fa de structura benzii de asamblare (fig.).1*)% men ionate
anterior.
-chemele structurale ale microprocesoarelor% din urmtoarele genera ii% la ni1el de
microarhitectur de1in tot mai comple!e. Ae 1om limita la descrierea noilor tehnologii implementate "n
microprocesoare.
#rmtorul reprezentant al microprocesoarelor% din genera ia ,ntel% este Pentium 4 cu
microarhitectura Aet0urst.
2n microprocesor a fost implementat tehnologia &'per-threading( ce permite e!ecu ia a dou
flu!uri de instruc iuni de un singur nucleu fizic. -istemul de operare% ce sus ine tehnologia &'per-
threading( determin e!isten a a dou procesoare logice (<ogical procesor). 8izic% fiecrui procesor logic
"i sunt alocate setul su de registre i un controler de "ntreruperi (AP,C)% iar restul componentelor ale
procesorului sunt utilizate "n comun. Potri1it ,ntel% utilizarea acestei tehnologii% ma9oreaz 1iteza de
e!ecu ie cu 16')*+.
#rmtoarele elemente structurale implementate:
adoptarea unei arhitecturi BCper Pipeline cu 5* de segmente de procesare a instruc&iunilor (dublu
fa& de 1arianta P7)% fapt ce a ma9orat frec1en a procesorului > de la 1%4 Dhz ()%5 Dhz "n Pentium
4 @!treme @dition)3
a fost e!tins memoria cache <5 ' 615 ?0 i <) > p"n la 5E0 ( Pentium 4 @!treme @dition)% iar
transferurile "ntre memoriile cache au a9uns la o rat de transfer de 48 D0Fs3
a fost introdus o memorie cache pentru microinstruc iuni% 1olum 15*** microinstruc iuni3
setul de instruc iuni --@5 a fost e!tins prin adugarea a 144 instruc&iuni -,: noi (i e!tinderea
l&imii datelor prelucrate la 158 bi&i (17 octe&i prelucra&i "n paralel)3
a fost ma9orat rata de transfer "ntre microprocesor i controlerul memoriei la )%5 D0Fs (<a P7 >
ma!imum 1%*7 D0Fs)
Dificult i . 8unc ionarea procesorului la frec1en e "nalte este asociat cu temperaturi ridicate ale
nucleului su. :icroprocesoarele Pentium 4 (nucleul Cedar :ill) au fost capabile s func ioneze la
frec1en e mai mari de G DBz folosind rcire e!trem (utiliz.nd azot lichid). in cauza dificult ilor
aprute la rcirea procesoarelor% frec1en a ma!im la Pentium 4% produs "n serie% a fost limitat la )8**
:Bz. ,ntel a fost ne1oit s treac de la o structur de mononucleu (single'core) la multinuclee (multi'
core).
Compania ,ntel% "n 5**7% a prezentat noua microarhitectura ,ntel Core% care este o arhitectur multi'
core. @a "ncorporeaz mai multe nuclee% suport tehnologia de 1irtualizare (,ntel $4) i modul ,ntel 74
(74'bit mode)% un set suplimentar de instruc iuni --@) .
Procesoarele pentru ser1ere i sta ii de lucru sunt fabricate sub numele de brand Heon% iar pentru
utilizatorii de calculatoare 1ariantele des/top i mobile ' Core 5.
:icroarhitectura ,ntel Core incorporeaz o band de asamblare cu 14 segmente (Pentuim 4 IPrescottI
' )1 segmente). 8iecare nucleu poate procesa% e!ecuta simultan p.n la patru instruc iuni
(microarhitectura Aet0urst doar trei instruc iuni) .
2n microarhitectura ,ntel Core a fost introdus un set de tehnologii care au primit numele ,ntel Jide
Arhitectura Calculatoarelor 61
Cnamic @!ecution. Cele mai importante sunt:
Ad1anced -mart Cache > noua arhitectur este optimizat pentru procesoare cu 5 nuclee (dual'
core). :emoria cache de ni1elul <5 este parta9at de ambele nuclee. atele din memoria cache de
ni1elul <1 obligatoriu se afl i "n memoria cache de ni1elul <5. :emoria cache de ni1elul <5
este dinamic alocat ambelor nuclee pentru performan ma!im . ;ata ma!imal de transfer
"ntre memorii ' =7 D0Fs (cu frec1en a nucleului de ) DBz).
4ehnologia :acro 8usion const "n fuziunea dintre dou instruc iuni !87 ( i c.te1a
microinstruc iuni ' micro'ops 8usion)% "ntr'o una singur instruc iune (microinstruc iune) . #nele
perechi de instruc iuni (de e!emplu% instruc iunea de comparare i de salt condi ionat ) la
decodificare pot fi fuzionate i utilizate ulterior ca o singur microinstruc iune . ,gnor.nd
tehnologia :acro 8usion procesorul (cu 4 unit i de e!ecu ie) poate decodifica doar patru
instruc iuni . #tiliz.nd tehnologia :acro8usion% procesorul poate decodifica cinci instruc iuni
(prin fuziunea a dou din ele).
2n luna iunie 5**= compania a anun&at c schimb 1arietate de nume de brand% cum ar fi Core% Core
5 uo% Core 5 Kuad% Core 5 @!treme% "n fa1oarea a trei nume: Core i)% Core i6 si Core iG. ez1oltarea
acestor microprocesoare% bazate pe microarhitecturi noi% a dus la di1izarea lor pe genera ii :
Prima genera ie > microprocesoarele Core i)% Core i6 i Core iG bazate pe microarhitectura
Aehalem3
A doua genera ie > microprocesoarele Core i)% Core i6 i Core iG bazate pe microarhitectura
-andC 0ridge3
A treia genera ie > microprocesoarele Core i)% Core i6 i Core iG bazate pe microarhitectura ,1C
0ridge.
Prezentm succint ino1a iile microarhitecturii Aehalem:
5% 4 sau 8 nuclee3
4ehnologia -:4 (-imultaneous :ulti'4hreading)% permite e!ecu ia simultan a dou flu!uri de
instruc iuni de un singur nucleu (5 nuclee logice din unul fizic)3
:emoria cache pe ) ni1ele: cache <1 1olum de 74 ?0 pe nucleu% Cache <5 1olum de 567 ?0 pe
nucleu% memoria Cache <) parta9at de toate nuclee% 1olum p.n la 54 :03
Controlerul de memorie "ncorporat% ce suport c.te1a canale de memorie ;) -;A:3
Proces tehnologic de 46nm3
Posibilitatea de "ncorporare "n microprocesor a nucleului grafic3
:agistral de mare 1itez KP, (Kuic/ Path ,nterconnect) ("nlocuind 8-0) cu topologia punct'la'
punct% destinat interconectrii procesorului cu chipset'ul i a procesoarelor "n sistem
multiprocesor3
4ehnologia 4urbo 0oost ' permite automat% ca nucleele procesorului s poat func iona cu o
frec1ent mai mare dec.t frec1enta de baz (nominal)% doar dac procesorul func&ioneaz "n
cadrul limitelor de putere% curent si temperatur% conform 4P (4P ' thermal design po)er).
-tructura pe module3
-et suplimentar de instruc iuni --@4.5.
#rmtoarea microarhitectur Sandy Bridge.
Principalele "mbunt iri.
Circuitul microprocesorului -andC 0ridge "ncorporeaz principalele componente:
Aucleele microprocesorului3
Aucleul grafic (B Draphics )***% cu 15 unit i de e!ecu ie )3
:emoria cache <)3
LPuntea de nordM (-Cstem Agent).
4oate aceste componente sunt interconectate prin intermediul noii 1ersiuni a tehnologiei KP,% o
magistral inelar pe 567'bi i . Proces tehnologic de )5nm.
#rmtoarea microarhitectur Ivy Bridge. ,1C 0ridge N este o 1ersiune a microarhitecturii -andC
0ridge cu proces tehnologic de 55nm. 2n aprilie 5*15 au fost prezentate procesoarele cu microarhitectura
men ionat .
Arhitectura Calculatoarelor 65
,1C 0ridge include urmtoarele "mbunt&iri fa& de platforma precedent (-andC 0ridge):
4ehnologia O 4ri'gate transistor P (Q)M sau pe ) ci) care la acela(i ni1el de performan& ca
tranzistorii 5' au un consum de energie mai redus cu p.n la 6*+3
-uport PC, @!press ).*3
,ntel B Draphics 56**F4*** cu suport a ) monitoare independente3
DP# (procesorul grafic integrat) are 17 unit&i de e!ecu&ie (@#s) "n compara&ie cu -andC
0ridge '153
;)< (Q<M desemneaz loR'1oltage S tensiune sczut) (i 4P configurabil pentru
procesoarele mobile.
@ste sugesti1 urmtoarea compara&ie de performan& cu genera&ia -andC 0ridge:
6+ p.n la 16+ cre(tere "n performan&a general a procesorului%
5*+ p.n la 6*+ cre(tere "n performan&a procesorului grafic integrat (DP#).