Curs 61

ARHITECTURA
SISTEMELOR DE
CALCUL
Curs 6
Cuprins
Microprocesorul 8086
Periferice
Interfaa de comunicaie serial (8251A)

Interfaa paralel (82C55)
Timer (8253/8254)
ntreruperi (8259A)
Problem
Anexa memoria DRAM
CTI.DID.207 Arhitectura sistemelor de calcul
Curs 6
Microprocesorul este o
unitate central de
prelucrare (CPU) realizat
ntr-un singur circuit
integrat.
Are trei funcii principale:
prelucrarea informaiilor in
CPU, stocarea informaiilor
n memorie i transferul
informaiilor n interior i cu
mediul exterior.

Curs 6
Unitatea de execuie (EU)

decodific instruciunile
numerice, d comenzi interne
pentru efectuarea calculelor i
comenzi externe ctre cea de-a
doua unitate.
Unitatea de interfata cu bus-urile
(BIU)
calculeaz adresele MP si IO,

transfer datele ntre UE si MP
sau ntre UE si I/O, i transfer
ctre UE codurile numerice ale
instruciunilor citite din MP.
Pentru a identifica n mod unic
fiecare dintre locaiile MP i IO,
este necesar asocierea unor
referine numerice numite
adrese.
Curs 6
Informaia n sistemul de calcul este vehiculat prin cuvinte de date.

Numrul de bii ai cuvntului de date al unui microprocesor definete
tipul acestuia.
Transferul datelor ntre diversele seciuni ale sistemului se face pe
magistrala de date a sistemului.
Diferenierea diferitelor surse de informaie de la care/ctre care se
vehiculeaz datele n sistem se face prin adresele distincte ale
acestora.
Astfel, fiecare cuvnt de date al memoriei sistemului are o adres
unic. Microprocesorul genereaz aceast adres pe magistrala de
adrese a sistemului dac se efectueaz transferuri de informaie de
la/la cuvntul de date respectiv
Similar, i elementele de intrare/ieire ale sistemului, numite uzual
porturi ale sistemului au adrese unice. Apariia unei anumite adrese va
conduce la selecia unic a portului dorit, care va fi activat i cu care va
opera sistemul.
Curs 6
Microprocesorul 8086 recapitulare
Cicli de
acces la
magistral
pentru
procesorul
8086

Curs 6
Vcc
Vcc
X1
RES
Vcc
X2
RESET
CLK
8 READY
2
8
RDY1
4
RDY2
AEN1
AEN2
F/C
CSYNC
MN/MX
RESET
CLK
READY
8
0
8
6
RD
RD
WR
WR
M/IO
M/IO
ALE
STB
8
2
8
2
(3x)
BHE
A1619
AD015
OE
DT/R
Modul minim
Command
BUS
8
2
8
6
DEN
(2x)
OE

Curs 6
BHE
A019
Address
BUS
D015
Data
BUS
7
Command
BUS
Vcc
X2
X1
RES
Vcc
RESET
CLK
8 READY
2
8
RDY1
4
RDY2
AEN1
AEN2
F/C
CSYNC
CLK
MRDC
MN/MX
RESET
CLK
READY
S02
8
0
8
6
8 MWTC
2 IORC
S02
8 IOWC
8
DEN
MRDC
MWTC
IORC
IOWC
DT/R
ALE
STB
8
2
8
2
BHE
A1619
AD015
(3x)
OE
Modul maxim
8
2
8
6
(2x)
OE

Curs 6
BHE
A019
Address
BUS
D015
Data
BUS
8
Periferice
Porturile de I/E permit interconectarea microprocesorului cu exteriorul.

Din punct de vedere funcional porturile au caracteristice dou tipuri de cuvinte de
informaie: cuvintele de control si cuvintele de date.
Prin intermediul cuvintelor de control transmise de la microprocesor ctre port, (OUTPUT), numite
cuvinte de comand, se vor putea seta / modifica / programa, anumite caracteristici defuncionare
ale portului.
Prin intermediul cuvintelor de control citite de la port, (INPUT), numite cuvinte de stare, se vor putea
testa / verifica, diveri indicatori referitori la funcionarea portului, la disponibilitatea datelor
transferate, etc.
Cuvintele de date vor reprezenta date de intrare, daca se citesc de la port (INPUT), sau
date de ieire, dac se transmit ctre port (OUTPUT).
Uzual aceste circuite specializate permit toate aceste tipuri de transferuri de informaie,
att pentru cuvintele de control ct i pentru cele de date.

Curs 6
Interfaa de comunicaie
serial (8251A)
Se utilizeaza n mod frecvent

interfete speciale care
transforma informatia paralela
(cuvntul de date) ntr-o
succesiune de impulsuri,
transmise pe un singur fir de
legatura, n mod serial.
Avantaje conectare seriala
Cost sczut de implementare

Nu ridic probleme deosebite
de ecranare
Dezavantaj
Vitez de comunicaie sczut

Curs 6
10
serial (8251A)
In familia circuitelor INTEL,

se utilizeaza ca interfata
seriala programabila,
circuitulINTEL 8251A.
Circuitul poate lucra att n
mod sincron ct i asincron
permitnd att transmisia ct
i receptia serial. (circuit
USART=Universal
Synchronous Asynchronous
Receiver Transmiter).
Circuitul contine 2 porturi de
intrare i 2 porturi de ieire
corespunztoare cuvintelor
de control/date, de intrare i
ieire.
Curs 6
11
serial (8251A)
Accesul la porturile 8251A
Formatul cuvntului de mod

(pentru modul asincron)
Diagrama de operare
Curs 6
12
serial (8251A)
Formatul cuvntului de
comand

Curs 6
Formatul cuvntului de
stare
13
serial (8251A)
S se programeze circuitul
8251A pentru a opera n
mod asincron, pe 8 bii de
date, cu paritate par i doi
bii de stop. Se consider:
circuitul 8251A mapat n

spaiul de adresare IO n
primul kilooctet al spaiului
de adresare
liniile de date ale 8251A
sunt legate la liniile D7:0
ale busului de date al
sistemului
Adres
(hex)
0x0002
0x0002

Curs 6
R/W
W
W
Data
(binar)
11111101
x0110111
14
Interfaa paralel (82C55A)
Metod de
interfaare foarte
flexibil
24 de linii
programabile
Posibilitate de
setare/resetare
individual a unor
semnale

Curs 6
15
Accesul la porturile 82C55A
Moduri de operare

Curs 6
Moduri de operare
16
Cuvntul de control
setare/resetare bit
Cuvntul de control
configurare mod
operare

Curs 6
17
Exemple de operare n modul 0

Curs 6
18

Exemplu de operare
n modul 1 strobed
input

Curs 6
19
Timer (8253/8254)
Este un circuit de ceas

programabil
Acest circuit conine 3
numrtoare de cte 16 bii
Prin programare (utiliznd
cuvinte de comand i de
date coorespunztoare) se
indic modul de lucru al
circuitului (sunt posibile 6
moduri distincte) i se
programeaz
numrtoarele utilizate.
Din punct de vedere al
adresrii, circuitul ocupa un
numr de 4 adrese de I/O
Curs 6
20
Timer (8253/8254)
Accesul la porturile 8253
Conectarea la
magistralele sistemului

Curs 6
21
Cuvntul de control
Timer (8253/8254)
Modurile de operare

Curs 6
22
ntreruperi (8259A)
Modul cu interogare
(polled method)

Curs 6
Modul cu ntrerupere
(interrupt method)
23
ntreruperi (8259A)
8259A este un controler de

ntreruperi programabil
(PIC) cu opt intrri de
ntrerupere
Are 8 nivele de prioritate i
posibilitatea de mascare
individual a ntreruperilor
Intreruperile pot fi active pe
front sau pe palier
Poate fi expandat pn la
64 intrri de ntrerupere
Curs 6
24
Problem
S se proiecteze sistemul cu urmtoarele

specificaii:
8086 mod minim

8Ko ROM
64Ko ROM
128Ko SRAM
128Ko SRAM
3 leduri
Tastatura cu 101 taste
8255
8251
8253
8259
Curs 6
25
Vcc
READY
RESET
CLK
CLK
Problem
M/IO
MN/MX
8
0
8
6
ALE
BHE
A1619
AD015
RD
WR
DEN
DT/R

Curs 6
26
Problem
Vcc
X2
X1
PCLK
RES
PCLK
Vcc
READY
RESET
CLK
READY
RESET
CLK CLK
8
2
F/C
8
CSYNC
4
M/IO
MN/MX
8
0
8
6
ALE
BHE
A1619
AD015
RD
WR
DEN
DT/R

Curs 6
27
Problem
Vcc
X2
X1
PCLK
RES
PCLK
M/IO
MN/MX
8
0
8
6
ALE
BHE
A1619
AD015
RD
WR
DEN
DT/R
STB
8
2
8
2
(3x)
OE
OE
T 8
2
8
6
(2x)
BHE
Vcc
READY
RESET
CLK
READY
RESET
CLK CLK
8
2
F/C
8
CSYNC
4
A019
D015

Curs 6
28
Problem
Vcc
X2
PCLK
PCLK
Vcc
READY
RESET
CLK
READY
RESET
CLK CLK
8
2
F/C
8
CSYNC
4
Address
Decoder
M/IO
MN/MX
8
0
8
6
CSLEDs
CSTAST
CS8259
CS8255
CS8253
CS8251
CSSRAM2-H
CSSRAM2-L
CSSRAM1-H
CSSRAM1-L
CSROM2-H
CSROM2-L
CSROM1-H
CSROM1-L
ALE
BHE
A1619
AD015
RD
WR
DEN
DT/R
STB
8
2
8
2
(3x)
OE
OE
T 8
2
8
6
(2x)
BHE
X1
RES
A019
D015

Curs 6
29
Problem
Vcc
X2
PCLK
PCLK
Vcc
READY
RESET
CLK
READY
RESET
CLK CLK
8
2
F/C
8
CSYNC
4
Address
Decoder
A115
ALE
BHE
A1619
AD015
RD
WR
DEN
DT/R
CSROM2-L
CSROM2-H
CS
CS
A014
ROM
32 ko
M/IO
MN/MX
8
0
8
6
CSLEDs
CSTAST
CS8259
CS8255
CS8253
CS8251
CSSRAM2-H
CSSRAM2-L
CSSRAM1-H
CSSRAM1-L
CSROM2-H
CSROM2-L
CSROM1-H
CSROM1-L
Bank low
STB
8
2
8
2
(3x)
OE
OE
T 8
2
8
6
(2x)
BHE
X1
RES
ROM
32 ko
Bank high
OE
D07
D07
D07
D815
A019
D015

Curs 6
30
Problem
CSROM1-L
CSROM1-H
CS
CS
Vcc
PCLK
PCLK
READY
RESET
CLK
READY
RESET
CLK CLK
8
2
F/C
8
CSYNC
4
ALE
BHE
A1619
AD015
RD
WR
DEN
DT/R
A011
ROM
4 ko
Bank low
D07
Address
Decoder
OE
T 8
2
8
6
(2x)
D07
D815
D07
A115
CSROM2-L
CSROM2-H
CS
CS
A014
ROM
32 ko
Bank low
STB
8
2
8
2
(3x)
OE
ROM
4 ko
Bank high
OE
M/IO
MN/MX
8
0
8
6
CSLEDs
CSTAST
CS8259
CS8255
CS8253
CS8251
CSSRAM2-H
CSSRAM2-L
CSSRAM1-H
CSSRAM1-L
CSROM2-H
CSROM2-L
CSROM1-H
CSROM1-L
BHE
RES
Vcc
A112
X2
X1
ROM
32 ko
Bank high
OE
D07
D07
D07
D815
A019
D015

Curs 6
31
Problem
CSROM1-L
CSROM1-H
CS
CS
Vcc
PCLK
PCLK
READY
RESET
CLK
READY
RESET
CLK CLK
8
2
F/C
8
CSYNC
4
ALE
BHE
A1619
AD015
RD
WR
DEN
DT/R
A011
ROM
4 ko
Bank low
D07
Address
Decoder
OE
T 8
2
8
6
(2x)
D07
D815
D07
A115
CSROM2-L
CSROM2-H
CS
CS
ROM
32 ko
A116
ROM
32 ko
Bank high
OE
D07
D07
CSSRAM2-L
CS
A014
Bank low
STB
8
2
8
2
(3x)
OE
ROM
4 ko
Bank high
OE
M/IO
MN/MX
8
0
8
6
CSLEDs
CSTAST
CS8259
CS8255
CS8253
CS8251
CSSRAM2-H
CSSRAM2-L
CSSRAM1-H
CSSRAM1-L
CSROM2-H
CSROM2-L
CSROM1-H
CSROM1-L
BHE
RES
Vcc
A112
X2
X1
D07
D815
CSSRAM2-H
CS
A015
SRAM
64 ko
Bank low
WE
OE
D07
D07
SRAM
64 ko
Bank high
D07
D815
A019
D015

Curs 6
32
Problem
CSROM1-L
CSROM1-H
CS
CS
CSSRAM1-L
CSSRAM1-H
Vcc
PCLK
PCLK
READY
RESET
CLK
READY
RESET
CLK CLK
8
2
F/C
8
CSYNC
4
ALE
BHE
ROM
4 ko
A1619
AD015
RD
WR
DEN
DT/R
OE
T 8
2
8
6
(2x)
ROM
4 ko
D07
Address
Decoder
Bank low
WE
OE
D07
D07
D07
D815
D07
A115
CSROM2-L
CSROM2-H
CS
CS
ROM
32 ko
A116
ROM
32 ko
Bank high
OE
D07
D07
CSSRAM2-L
CS
A014
D07
D815
CS
A015
SRAM
64 ko
Bank high
OE
Bank low
STB
8
2
8
2
(3x)
OE
A116
A011
Bank low
M/IO
MN/MX
8
0
8
6
CSLEDs
CSTAST
CS8259
CS8255
CS8253
CS8251
CSSRAM2-H
CSSRAM2-L
CSSRAM1-H
CSSRAM1-L
CSROM2-H
CSROM2-L
CSROM1-H
CSROM1-L
BHE
RES
Vcc
A112
X2
X1
CS
SRAM
64 ko
Bank high
D07
D815
CSSRAM2-H
CS
A015
SRAM
64 ko
Bank low
WE
OE
D07
D07
SRAM
64 ko
Bank high
D07
D815
A019
D015

Curs 6
33
Problem
CSROM1-L
CSROM1-H
CS
CS
CSSRAM1-L
CSSRAM1-H
Vcc
PCLK
PCLK
CSLEDs
CSTAST
CS8259
CS8255
CS8253
CS8251
CSSRAM2-H
CSSRAM2-L
CSSRAM1-H
CSSRAM1-L
CSROM2-H
CSROM2-L
CSROM1-H
CSROM1-L
READY
RESET
CLK
READY
RESET
CLK CLK
8
2
F/C
8
CSYNC
4
8
0
8
6
ROM
4 ko
ALE
BHE
A1619
AD015
RD
WR
DEN
DT/R
Vcc
ROM
4 ko
D07
Address
Decoder
Bank low
WE
OE
D07
D07
D815
A115
CSROM2-L
CSROM2-H
CS
CS
ROM
32 ko
OE
T 8
2
8
6
(2x)
A116
ROM
32 ko
Bank high
OE
D07
D07
CSSRAM2-L
CS
A014
Bank low
STB
8
2
8
2
(3x)
OE
D07
D07
D07
D815
CS
A015
SRAM
64 ko
Bank high
OE
M/IO
MN/MX
A116
A011
Bank low
BHE
RES
Vcc
A112
X2
X1
CS
SRAM
64 ko
Bank high
D07
D815
CSSRAM2-H
CS
A015
SRAM
64 ko
Bank low
WE
OE
D07
D07
SRAM
64 ko
Bank high
D07
D815
A019
D015
OE
8
2
8
2
D02
STB
CSLEDs

Curs 6
34
Problem
CSROM1-L
CSROM1-H
CS
CS
CSSRAM1-L
CSSRAM1-H
Vcc
PCLK
PCLK
CSLEDs
CSTAST
CS8259
CS8255
CS8253
CS8251
CSSRAM2-H
CSSRAM2-L
CSSRAM1-H
CSSRAM1-L
CSROM2-H
CSROM2-L
CSROM1-H
CSROM1-L
8
0
8
6
ROM
4 ko
Bank low
ALE
BHE
A1619
AD015
RD
WR
DEN
DT/R
Vcc
ROM
4 ko
Bank low
WE
OE
D07
D07
D07
D07
Address
Decoder
D815
D07
A115
CSROM2-L
CSROM2-H
CS
CS
A116
ROM
32 ko
Bank low
STB
8
2
8
2
(3x)
OE
OE
T 8
2
8
6
(2x)
ROM
32 ko
Bank high
OE
D07
D07
D815
D07
SRAM
64 ko
Bank high
D07
D815
CSSRAM2-H
CS
A015
SRAM
64 ko
Bank low
WE
OE
D07
D07
SRAM
64 ko
Bank high
D07
D815
A019
D015
D07
A1
WR RD
A0
8
2
5
9
OE
8
2
8
2
CSSRAM2-L
CS
A014
CS
A015
SRAM
64 ko
Bank high
OE
M/IO
MN/MX
A116
A011
D07
READY
RESET
CLK
READY
RESET
CLK CLK
8
2
F/C
8
CSYNC
4
BHE
RES
Vcc
A112
X2
X1
CS
D02
CS8259 CS IR3 IR2 IR1
STB
CSLEDs

Curs 6
35
Problem
CSROM1-L
CSROM1-H
CS
CS
CSSRAM1-L
CSSRAM1-H
Vcc
PCLK
CSLEDs
CSTAST
CS8259
CS8255
CS8253
CS8251
CSSRAM2-H
CSSRAM2-L
CSSRAM1-H
CSSRAM1-L
CSROM2-H
CSROM2-L
CSROM1-H
CSROM1-L
A1619
AD015
RD
WR
DEN
DT/R
Vcc
Bank low
WE
OE
D07
D07
D815
D07
A115
CSROM2-L
CSROM2-H
CS
CS
OE
T 8
2
8
6
(2x)
ROM
32 ko
ROM
32 ko
Bank low
WE
OE
D07
D07
D07
D07
D815
D07
SRAM
64 ko
Bank high
D07
D815
CSSRAM2-H
CS
A015
SRAM
64 ko
Bank high
OE
SRAM
64 ko
Bank high
D07
D815
A019
D015
D07
A1
D07
WR RD
A12
A0
D02
CS8259
CS IR3 IR2 IR1
WR RD
A01
8
2
5
9
OE
8
2
8
2
CS
A116
Bank low
STB
8
2
8
2
(3x)
OE
CSSRAM2-L
A014
CS
A015
SRAM
64 ko
D07
D07
Address
Decoder
D07
ALE
BHE
ROM
4 ko
Bank high
OE
M/IO
MN/MX
8
0
8
6
ROM
4 ko
Bank low
BHE
READY
RESET
CLK
READY
RESET
CLK CLK
8
2
F/C
8
CSYNC
4
A116
A011
D07
PCLK
RES
Vcc
A112
X2
X1
CS
8
2
5
5
PA07
PB07
PC07
CS8255 CS
STB
CSLEDs

Curs 6
36
Problem
CSROM1-L
CSROM1-H
CS
CS
CSSRAM1-L
CSSRAM1-H
Vcc
PCLK
READY
RESET
CLK CLK
AD015
RD
WR
DEN
DT/R
Vcc
Bank low
WE
OE
D07
D07
D815
D07
A115
CSROM2-L
CSROM2-H
CS
CS
A116
ROM
32 ko
Bank low
STB
8
2
8
2
(3x)
OE
OE
T 8
2
8
6
(2x)
CS
Bank low
WE
OE
D07
D07
D07
D07
D815
D07
CSSRAM2-H
A015
SRAM
64 ko
OE
SRAM
64 ko
Bank high
D07
D815
A019
D015
D07
A1
D07
WR RD
A12
A0
D02
CS8259
CS IR3 IR2 IR1
A12
8
2
5
5
CS8255 CS
WR RD
WR RD
A01
8
2
5
9
OE
8
2
8
2
ROM
32 ko
Bank high
Bank high
D815
CSSRAM2-L
A014
SRAM
64 ko
D07
CS
D07
A1619
SRAM
64 ko
D07
D07
Address
Decoder
BHE
READY
RESET
CLK
ALE
BHE
ROM
4 ko
Bank high
OE
M/IO
MN/MX
8
0
8
6
ROM
4 ko
Bank low
CS
A015
D07
CSLEDs
CSTAST
CS8259
CS8255
CS8253
CS8251
CSSRAM2-H
CSSRAM2-L
CSSRAM1-H
CSSRAM1-L
CSROM2-H
CSROM2-L
CSROM1-H
CSROM1-L
8
2
F/C
8
CSYNC
4
A116
A011
D07
PCLK
RES
Vcc
A112
X2
X1
CS
D07
A01
PA07
8
CLK1
2 CLK0
5 OUT1
3
PB07
PC07
CS8253 CS
GATE1
GATE0
OUT0
PCLK
Vcc
STB
CSLEDs

Curs 6
37
Problem
CSROM1-L
CSROM1-H
CS
CS
CSSRAM1-L
CSSRAM1-H
Vcc
PCLK
AD015
RD
WR
DEN
DT/R
Vcc
Bank low
WE
OE
D07
D07
D07
D07
Address
Decoder
D815
D07
A115
CSROM2-L
CSROM2-H
CS
CS
A116
ROM
32 ko
Bank low
OE
T 8
2
8
6
(2x)
WE
OE
D07
D07
D815
SRAM
64 ko
Bank high
D07
D815
A019
D015
D07
A1
D07
WR RD
A12
A0
D02
A12
8
2
5
5
CS8255 CS
WR RD
WR RD
A01
8
2
5
9
OE
8
2
8
2
CS
Bank low
D07
D07
D07
CSSRAM2-H
A015
SRAM
64 ko
OE
BHE
STB
8
2
8
2
(3x)
OE
ROM
32 ko
Bank high
Bank high
D815
CSSRAM2-L
A014
SRAM
64 ko
D07
CS
D07
A1619
SRAM
64 ko
D07
READY
RESET
CLK CLK
READY
RESET
CLK
ALE
BHE
ROM
4 ko
Bank high
OE
M/IO
MN/MX
8
0
8
6
ROM
4 ko
Bank low
CS
A015
D07
CSLEDs
CSTAST
CS8259
CS8255
CS8253
CS8251
CSSRAM2-H
CSSRAM2-L
CSSRAM1-H
CSSRAM1-L
CSROM2-H
CSROM2-L
CSROM1-H
CSROM1-L
8
2
F/C
8
CSYNC
4
A116
A011
D07
PCLK
RES
Vcc
A112
X2
X1
CS
D07
A1
A01
PA07
8
CLK1
2 CLK0
5 OUT1
3
PB07
PC07
CS8253 CS
GATE1
GATE0
OUT0
PCLK
Vcc
C/D
RD
WR
D07 CLK
RESET
TxC
RxC
CS8251 CS
TxRDY
8
2
5
1
TxD
RxD
CLK
RES
Tin Tout
Rout Rin
RS232
CTS
RxRDY
STB
CSLEDs

Curs 6
38
Problem
CSROM1-L
CSROM1-H
CS
CS
CSSRAM1-L
CSSRAM1-H
Vcc
PCLK
RD
WR
DEN
DT/R
Vcc
WE
OE
D07
D07
D07
D07
Address
Decoder
D815
D07
A115
CSROM2-L
CSROM2-H
CS
CS
A116
ROM
32 ko
Bank low
OE
T 8
2
8
6
(2x)
SRAM
64 ko
Bank high
A14
D07
D
E
C
D815
A019
BUFF
OE
D07
CSTAST
D015
D07
A1
D07
WR RD
A12
A0
D02
A12
8
2
5
5
CS8255 CS
WR RD
WR RD
A01
8
2
5
9
OE
8
2
8
2
WE
OE
D07
D07
D815
D07
Vcc
A015
Bank low
D07
D07
CSSRAM2-H
CS
SRAM
64 ko
Bank high
OE
BHE
STB
8
2
8
2
(3x)
OE
ROM
32 ko
Bank high
D815
CSSRAM2-L
A014
SRAM
64 ko
D07
CS
D07
AD015
Bank low
D07
READY
RESET
CLK CLK
READY
RESET
CLK
A1619
SRAM
64 ko
13 linii
ALE
BHE
ROM
4 ko
Bank high
OE
M/IO
MN/MX
8
0
8
6
ROM
4 ko
Bank low
CS
A015
D07
CSLEDs
CSTAST
CS8259
CS8255
CS8253
CS8251
CSSRAM2-H
CSSRAM2-L
CSSRAM1-H
CSSRAM1-L
CSROM2-H
CSROM2-L
CSROM1-H
CSROM1-L
8
2
F/C
8
CSYNC
4
A116
A011
D07
PCLK
RES
Vcc
A112
X2
X1
CS
D07
A1
A01
PA07
8
CLK1
2 CLK0
5 OUT1
3
PB07
PC07
CS8253 CS
GATE1
GATE0
OUT0
PCLK
Vcc
C/D
RD
WR
D07 CLK
RESET
TxC
RxC
CS8251 CS
TxRDY
8
2
5
1
TxD
RxD
CLK
RES
Tin Tout
Rout Rin
RS232
CTS
RxRDY
STB
CSLEDs

Curs 6
39
Anexa memoria DRAM

CLK RESET
82C08
BS
A1(k/2)
A(k+2)/2(k-1)
WR
RD
Bank low
CLK RESET
AL0(k-2)/2
AH0(k-3)/2
WR
RD
PCTL
RAS0,1
RAS
CAS0,1
CAS
DRAM
2k-1
AO0(k-2)/2
DRAM
2k-1
A0(k-2)/2
WE
PE
Bank high
PDI
WE
D07
D07
CSDRAM
WE
D07
D815
A0
BHE
Legenda culorilor:
Data BUS (Magistrala de date)
Address BUS (Magistrala de adres)
D015
Control BUS (Magistrala de control)

Semnale de Clock si Reset generate de 82C84
Semnal de selecie (vezi Maparea Resurselor...)
Curs 6
40
Anexa memoria DRAM

Curs 6
41

Curs 61

Încărcat de

Informații document

Titlu original

Drepturi de autor

Formate disponibile

Partajați acest document

Partajați sau inserați document

Opțiuni de partajare

Vi se pare util acest document?

Este necorespunzător acest conținut?

Drepturi de autor:

Formate disponibile

Curs 61

Încărcat de

Drepturi de autor:

Formate disponibile

ARHITECTURA

Interfaa de comunicaie serial (8251A)

CTI.DID.207 Arhitectura sistemelor de calcul

Unitatea de execuie (EU)

calculeaz adresele MP si IO,

Informaia n sistemul de calcul este vehiculat prin cuvinte de date.

Microprocesorul 8086 recapitulare

CTI.DID.207 Arhitectura sistemelor de calcul

CTI.DID.207 Arhitectura sistemelor de calcul

CTI.DID.207 Arhitectura sistemelor de calcul

Porturile de I/E permit interconectarea microprocesorului cu exteriorul.

CTI.DID.207 Arhitectura sistemelor de calcul

Se utilizeaza n mod frecvent

Cost sczut de implementare

Vitez de comunicaie sczut

CTI.DID.207 Arhitectura sistemelor de calcul

In familia circuitelor INTEL,

Accesul la porturile 8251A

Formatul cuvntului de mod

CTI.DID.207 Arhitectura sistemelor de calcul

circuitul 8251A mapat n

CTI.DID.207 Arhitectura sistemelor de calcul

Interfaa paralel (82C55A)

CTI.DID.207 Arhitectura sistemelor de calcul

Interfaa paralel (82C55A)

Accesul la porturile 82C55A

CTI.DID.207 Arhitectura sistemelor de calcul

Interfaa paralel (82C55A)

CTI.DID.207 Arhitectura sistemelor de calcul

Interfaa paralel (82C55)

Exemple de operare n modul 0

Interfaa paralel (82C55)

CTI.DID.207 Arhitectura sistemelor de calcul

Este un circuit de ceas

Accesul la porturile 8253

CTI.DID.207 Arhitectura sistemelor de calcul

CTI.DID.207 Arhitectura sistemelor de calcul

CTI.DID.207 Arhitectura sistemelor de calcul

8259A este un controler de

S se proiecteze sistemul cu urmtoarele

8086 mod minim

CTI.DID.207 Arhitectura sistemelor de calcul

CTI.DID.207 Arhitectura sistemelor de calcul

CTI.DID.207 Arhitectura sistemelor de calcul

CTI.DID.207 Arhitectura sistemelor de calcul

CTI.DID.207 Arhitectura sistemelor de calcul

CTI.DID.207 Arhitectura sistemelor de calcul

CTI.DID.207 Arhitectura sistemelor de calcul

CTI.DID.207 Arhitectura sistemelor de calcul

CTI.DID.207 Arhitectura sistemelor de calcul

CS8259 CS IR3 IR2 IR1

CTI.DID.207 Arhitectura sistemelor de calcul

CS IR3 IR2 IR1

CTI.DID.207 Arhitectura sistemelor de calcul

CS IR3 IR2 IR1

CTI.DID.207 Arhitectura sistemelor de calcul

CS8259 CS IR3 IR2 IR1

CTI.DID.207 Arhitectura sistemelor de calcul

CS8259 CS IR3 IR2 IR1

CTI.DID.207 Arhitectura sistemelor de calcul

Anexa memoria DRAM

Control BUS (Magistrala de control)

Anexa memoria DRAM