Sunteți pe pagina 1din 8

BREVIAR CIRCUITE LOGICE COMBINATIONALE

Circuitele logice sunt circuite electronice care opereaz cu semnale logice (digitale) care nu
pot lua dect dou valori (niveluri) logice:
nivelul logic 0 : semnific, de exemplu, lipsa semnalului - 0V;
nivelul logic 1: semnific, de exemplu, prezena semnalului - 5V.
De aceea, forma de und a semnalelor logice este ntotdeauna dreptunghiular. De exemplu
n fig.1 succesiunea de valori logice ale tensiunii V(1) este 10101.

V(1)
6V

4V
2V
0V

0
0s

1s

0
3s

2s

4s

5s

Fig.1. Exemplu de semnal logic


n Tabelul 1 se prezint simbolul, funcia logic implementat (denumire, relaie boolean i
eventuale forme echivalente) i tabela de adevr pentru porile logice elementare NU, I, SAU, INU, SAU-NU i SAU-EXCLUSIV care prelucreaz semnalele logice V(1) sau / i V(2).
Tabelul 1. Prezentarea porilor logice
Denumirea porii
logice

Simbolul porii logice

Funcia boolean
implementat de poart

SAU

x
0
1

Funcia negaie:

NU

Tabela de adevr a
funciei logice

y x

y
1
0

Funcia conjuncie
(produsul logic):
y x1 x2

x1
0
0
1
1

x2
0
1
0
1

y
0
0
0
1

Funcia disjuncie
(suma logic):
y x1 x2

x1
0
0
1
1

x2
0
1
0
1

y
0
1
1
1

I-NU

Funcia conjuncie
negat:

SAU-NU

Funcia disjuncie
negat (funcia Pierce):

SAUEXCLUSIV

y x1 x2 x1 x2

y x1 x2 x1 x2

Funcia echivalen
logic negat:

y x1 x2
x1 x2 x1 x2
x1 x2 x1 x2

x1
0
0
1
1

x2
0
1
0
1

y
1
1
1
0

x1
0
0
1
1

x2
0
1
0
1

y
1
0
0
0

x1
0
0
1
1

x2
0
1
0
1

y
0
1
1
0

Menionm c n definirea funciilor logice conjuncie negat i disjuncie negat s-au folosit
i legile lui de Morgan:
V(1) V(2) V ( 1 ) V ( 2 ) i
V(1) V(2) V ( 1 ) V ( 2 ) .
Ele fac parte din legile i principiile calculului propoziional din algebra boolean, anume:
A A ... A A i
1. Legea de idempoten:
A A ... A A ;
2. Legile de comutativitate: A B B A i A B B A ;
A B C A B C i A B C A B C ;
3. Legile de asociativitate:
A A B A i
4. Legile de absorbie:
A A B A;

A B A C i
A

C
5. Legile de distributivitate:
A B C A B A C ;
6. Legile lui 1 i 0:
A 1 A , A 1 1 i
A 0 0 , A 0 A;
7. Principiul terului exclus: A A 1 ;
8. Principiul contradiciei:
A A 0 ;
9. Principiul dublei negaii:
A A;
10. Legile lui de Morgan:
A B A B i
A B A B,
Analiza circuitelor logice combinaionale
Analiza unui circuit logic combinaional (CLC) pornete de la schem i are ca scop
determinarea funcionrii acestuia. Funcionarea unui CLC se poate descrie prin funcia boolean a
CLC-ului sau prin tabela de adevr complet care trebuie s conin toate combinaiile logice
posibile. Se pot trasa diagrame temporale ale semnalelor n diverse puncte ale CLC, pornind de la
diagramele temporare date ale semnalelor de intrare.
Sinteza circuitelor logice combinaionale

Sinteza (proiectarea) CLC este operaia invers analizei CLC, adic pornind de la expresia
sau tabela de adevr a funciei booleene trebuie s se realizeze schema circuitului care realizeaz
acea funcie, operaie numit implementarea CLC cu pori logice. De regul, implementarea se face
cu un numr minim de pori logice de orice tip dintre cele descrise prin tabelul 1, dar uneori n
practic implementarea se face cu anumite tipuri de pori, n funcie de stocul de pori logice la acel
moment al firmei.
Exist dou metode de sintez a CLC:
metoda analitic, care se bazeaz pe legile i principiile calculului propoziional;
metoda grafic, care se bazeaz pe diagramele Veitch-Karnaugh.
Metoda analitic pornete de la expresia analitic a funciei booleene. Ea se poate aplica
pentru un numr oarecare de semnale de intrare. Totui, cu ct numrul de semnale de intrare este
mai mare cu att sunt mai necesare artificiile de calcul n vederea minimizrii funciei booleene,
adic n vederea obinerii unei funcii echivalente cu cea dat care, implementat cu pori logice, s
utilizeze cel mai mic numr posibil de pori. De aceea, dac se alege metoda analitic pentru un
numr mai mare de semnale de intrare exist riscul s nu sesizm artificiul de calcul necesar
minimizrii i funcia echivalent obinut s fie doar o reducere a funciei iniiale, dar nu o
minimizare a ei.
Metoda diagramelor Veitch-Karnaugh garanteaz minimizarea funciei booleene date, dar
pentru un numr de semnale de intrare mai mare de 5 citirea diagramelor n vederea minimizrii
funciei devine dificil i este de preferat s se aplice metoda Quine-Mc Cluskey, uor de programat
pe un calculator.
Metoda grafic a diagramelor Veitch-Karnaugh nlocuiete n principiu tabela de adevr
complet sau expresia funciei booleene din metoda analitic. Ea reprezint o matrice coninnd 2 n
csue aezate n mod convenabil (se utilizeaz codul Gray ciclic pentru aranjarea csuelor, n care
trecerea de la o combinaie de cod la cea imediat urmtoare se face prin schimbarea unui singur bit
din 0 n 1 sau invers), unde n este numrul semnalelor de intrare.
Exemple tipice de circuite logice combinaionale
Circuitele logice combinaionale integrate oferite de productori sunt att circuite dedicate
(decodificatoare, demultiplexoare, multiplexoare, codificatoare, comparatoare digitale, detectoare
i generatoare de paritate, sumatoare, uniti aritmetico-logice, memorii ROM etc.) ct i arii
logice programabile / reprogramabile de ctre fabricant la solicitarea utilizatorului sau chiar de
ctre utilizator la sediul acestuia.
PROBLEME REZOLVATE:
P.1

Se dau schemele de CLC din fig.P.1 a) i b). Se cer:


a) identificai tipul porilor P1 , P2, ...., P10;
b) scriei expresiile funciilor booleene de ieire din CLC, notate y1 i y2;
c) alctuii tabelele de adevr complete ale funciilor y1 i y2;
d) demonstrai c y1 i y2 sunt funcii booleene echivalente;
e) scriei o funcie boolean y3 echivalent cu y1 i y2;
f) dac semnalele de intrare x1 i x2 n ambele CLC au graficele din fig.P.1.c), desenai
graficele semnalelor de la ieirea porilor P3, P5 i P9.

a)

b)
c)
Fig.P.1. Scheme de analizat pentru problema P.1
(a) un exemplu de CLC; (b) alt exemplu de CLC; (c) diagrame temporale ale semnalelor de
intrare x1 i x2
Soluie:
a) Conform Tabelului 1, porile P1, P2, P6 i P7 sunt de tip NU, porile P3, P4 i P10 sunt
de tip I, iar porile P5, P8 i P9 sunt de tip SAU.
b) n fig.P1.a) se observ c ieirea y1 x1 x 2 x1 x 2 , iar n fig.P.1.b) se observ c
ieirea y 2 x1 x 2 x1 x 2 .
c) Tabelele de adevr complete ale funciilor y1 i y2 se determin pornind de la tabelele
de adevr ale funciilor elementare din tabelul 1:
x1
0
0
1
1

x2
0
1
0
1

x1

x2

x1 x 2

x1 x 2

1
1
0
0

1
0
1
0

0
1
0
0

0
0
1
0

y1
0
1
1
0

x1+x2
0
1
1
1

x1 + x 2

1
1
1
0

y2
0
1
1
0

d) Privind tabelele de adevr complete ale funciilor y1 i y2 de la punctul c) se observ


4

c y1 =y2, deci cele dou funcii sunt echivalente.


O alt metod de a demonstra c y 1 =y2 este de a porni de la expresiile funciilor y 1 i y2
determinate la punctul b) i de a utiliza legile i principiile calculului propoziional.

(5)

(5 )

y 2 x1 x 2 x 1 x 2 x 1 x1 x 2 x 2 x1 x 2
(8 )

( 2)

x1 x1 x1 x 2 x 2 x 1 x 2 x 2 x1 x 2 x 2 x1
x1 x 2 x1 x 2 y 1

Au fost folosite, pe rnd, legile de distributivitate, principiul contradiciei i legile de


comutativitate .
e) Analiznd tabelul 1 precum i expresiile i tabelele de adevr ale funciilor y 1 i y2 de
la punctul c) observm c este funcia echivalent logic negat ce descrie poarta logic SAUEXCLUSIV , deci:

y 3 x1 x 2 y 2 x1 x 2 x1 x 2 y 1 x1 x 2 x1 x 2

f) Graficele semnalelor de la ieirea porii P3 (semnalul din punctul notat cu litera A),
porii P5 (semnalul y1) i porii P9 (semnalul din punctul notat cu litera D) se pot trasa pentru
fiecare valoare de 0 sau de 1 din graficele semnalelor x1 i x2, n fiecare dintre cele 5 intervale
de timp date n fig.P.1.c). Formele de und rezultate sunt reprezentate in fig.P.1.2, unele sub
altele.
g)

Fig. P1.2. Graficele semnalelor din


aplicaia P1.
Astfel, pentru primul interval de timp t 0, 1ns , graficele pentru x1 i x2 arat c
aceste semnale de intrare au pentru acest interval valorile logice x1=1 i x2=0. Din tabelele de
not

adevr construite la punctul c) la combinaia x1=1 i x2=0 citim A x x =0, y1=1 i


1 2
not

D x1 x 2 =1, valori care se reprezint grafic ca n fig.P1.2


5

Similar, pentru al doilea interval de timp t 1ns, 2ns , graficele pentru x1 i x2 arat
c aceste semnale de intrare au pentru acest interval valorile logice x1=1 i x2=1. Din tabelele
not

de adevr construite la punctul c) la combinaia x 1=1 i x2=1 citim A x x =0, y1=0 i


1 2
not

D x1 x 2 =0, valori care se reprezint grafic ca n fig.P.1.2

Se continu procedeul de trasare i pentru celelalte 3 intervale de timp rmase

t 2 ns, 3ns , t 3ns, 4ns i t 4 ns, 5ns pentru a rezulta graficele complete din

fig.P1.2.
P.2.Pornind de la aplicaia P.1, se cere:
a) completai diagrama Veitch-Karnaugh corespunztoare funciei booleene y1;
b) implementai numai cu pori I-NU funciile y1 =y2;
c) implementai numai cu pori SAU-NU funciile y1 =y2.
Soluie:
a) Funcia y1 x1 x 2 x1 x 2 , scris deja sub forma canonic disjunctiv, conine doar 2
dintre cei 4 termeni P posibili, anume termenii P2 x1 x 2 i P1 x1 x 2 a cror prezen este
marcat in fig. P2.1 prin introducerea a cte un 1 n csuele respective din diagrama VeitchKarnaugh, n timp ce termenii P0 x1 x 2 i P3 x1 x 2 lipsesc i n csuele respective din aceeai
figur se trece cte un 0. Se observ existena a 2 termeni izolai in fig. P.3, fapt ce face ca funcia y 1
s nu mai poat fi minimizat, forma ei iniial fiind totodat i forma minimizat.

Fig.P.2.1. Diagrama V-K pentru P.2.


b) Folosind principiul dublei negaii i a doua lege a lui de Morgan n expresia funciei y 1, o
vom aduce la o forma ce conine numai conjuncii (nmuliri) i negaii, aceasta fiind forma sub care
y1 va putea fi implementat numai cu pori de tip I-NU, ca n fig. P2.2.a):
y 1 x1 x 2 x1 x 2 x1 x 2 x 1 x 2

Menionm c n implementare s-a inut cont de faptul c o poart I-NU creia i se aplic
acelai semnal pe ambele intrri poate nlocui o poart NU, afirmaie ce poate fi demonstrat
urmarind tabelul de adevr al porii I-NU din Tabelul 6.1 pentru cazul x1=x2.

a)

b)
Fig.P.2.2. Implementarea cu un singur tip de pori a aplicaiei P.2.
a) implementarea numai cu pori de tip I-NU
b) implementarea numai cu pori de tip SAU-NU
c) Folosind principiul dublei negaii i prima lege a lui de Morgan n expresia funciei y 2, o
vom aduce la o forma ce conine numai disjuncii (adunri) i negaii, aceasta fiind forma sub care
y2 va putea fi implementat numai cu pori de tip SAU-NU, ca n fig. P.2.2.b):
y 1 x1 x 2 x1 x 2 x1 x 2 x 1 x 2

Menionm c n implementare s-a inut cont de faptul c o poart SAU-NU creia i se


aplic acelai semnal pe ambele intrri poate nlocui o poart NU, afirmaie ce poate fi demonstrat
urmarind tabelul de adevr al porii SAU-NU din tabelul 1 pentru cazul x1=x2.
n aceast aplicaie simpl, comparnd implementrile funciilor y1 i y2 din fig. P.1 cu orice
tip de pori cu implementrile acelorai funcii din fig. P.2.2 numai cu cte un anumit tip de pori, se
constat c numrul de pori este acelai, anume 5.
P.3 Se consider funcia boolean:
y x 1 x 2 x 3 x1 x 2 x 3 x 1 x 2 x 3 x 1 x 2 x 3 x1 x 2 x 3

Minimizai funcia folosind:


a) metoda analitic;
b) metoda grafic a diagramelor Veitch-Karnaugh.
Soluie:
a) Minimizarea prin metoda analitic necesit un artificiu de calcul bazat pe legea de
idempoten, anume repetarea primului termen x1 x 2 x 3 al funciei y i apoi gruparea 2 cte 2 a
celor 6 termeni obinui. Urmeaz aplicarea legilor i principiilor calculului propoziional:
y ( x 1 x 2 x 3 x1 x 2 x 3 ) ( x 1 x 2 x 3 x1 x 2 x 3 )
(5 )

(7 )
(5 )
(7 )
x 1 x 2 x 3 x 3 x 2 x 3 x 2 x 3 x1 x 2 x 2 x 2 x 3 x 1 x 2
( x 1 x 2 x 3 x 1 x 2 x 3 ) x 1 x 1 x 2 x 3 x1 x1 x 2 x 3

x1 x 2 x 3

Dup cum se vede n expresia de mai sus, au fost aplicate pe rnd a doua lege de
distributivitate (poziia 5 din tabel), i principiul terului exclus (poziia 7).
Ca observaie, lipsa artificiului de calcul conduce la o funcie redus fa de cea dat, dar nu
minimizat.
b) Diagrama Veitch-Karnaugh completat cu termenii P ai funciei y de 3 variabile de intrare
x1, x2 i x3 este dat n fig. P.3, n care au fost detaliat modul de introducere de 1 pentru fiecare
dintre cei 5 termeni de tip P din expresia funciei y. Cei 3 termeni P care lipsesc din expresia lui z
dintre cei 2 3 8 termeni P posibili au fost marcai prin 0. Se observ c s-au putut face dou
grupri, una de 4 termeni de 1 pe orizontal ce corespunde noului termen x 3 i una de 2 termeni pe
vertical ce corespunde noului termen x1 x 2 din funcia minimizat. Adunnd aceti doi noi
termeni, obinem aceeai expresie a funciei minimizate de la punctul a), anume:
y x1 x 2 x 3

Fig.P.3. Diagrama V-K pentru aplicaia P.3.