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Les cat
egories de multivibrateurs
1.1
Le monostable ou temporisateur
VE(t)
VS
VE
Monostable
VS(t)
T
t
Fig. 1 Monostable
trigger est activee secondairement durant lemission dune premi`ere impulsion
de sortie, deux situations peuvent etre observees :
Limpulsion de sortie est redeclenchee et sa duree sallonge dautant (figure
2a). Un tel monostable est dit redeclenchable.
Le declenchement secondaire nest pas valide, dans ce cas le monostable est
dit non redeclenchable (figure 2b).
1.2
Le bistable ou bascule
VE(t)
VE(t)
VS(t)
VS(t)
T
t
a) Monostable redclenchable
VE(t)
VE
VS
Bistable
VS(t)
1.3
Lastable
VS
Astable
Fig. 4 Lastable
Les astables
2.1
Astable `
a portes inverseuses
VDD
V1
V2
VDD
V2
VDD/2
V1
Astable `
a deux portes inverseuses (figure 6)
Expression theorique de la periode T du signal de sortie :
1
Rappel : Vc (t) = (VIN IT VF IN )e + VF IN
!
"
t1
t1
1
1
=
+ 1 e 1 e = 3 t1 = ln(3) T = 2t1 # 2RC ln(3)
2
2
Remarques
Les portes inverseuses peuvent etre realisees `a laide de porte NAND ou
NOR. Avec des valeurs extremes (VDD /2 et 3VDD /2), la tension theorique
VA (t) depasse de part et dautre la gamme de tension dalimentation (0; VDD ).
Ceci a pour effet de mettre en conduction les diodes de protection de lentree de
la porte P1 . La resistance de 100 k joue alors le r
ole de limitateur de courant.
(figure 6 et 7)
3VDD
100K
VDD
+VDD
P1
P2
( 0; VDD ) V1
V2
T
-VDD
Vc(t)
+VDD
-VDD
Fig. 6 Astable `
a deux portes
3VDD
VA(t)
V3(t)
VDD
+VDD
-VDD
T
2.2
Astables `
a AO
R1
R1 + R2
VS
Vsat
Ve
R1
VS
R2
V`ii>>
Vsat
Vs
/}}iii
Ve
R1
R1 + R2
Vsat
Vs
Ve
Ve
t1 = t2 = RC ln
=
R2 + 2R1
R2
"
t1
= 0.5(rapportcycliquef ixe)
t 1 + t2
R
eglage du rapport cyclique
Il suffit de remplacer R par un aiguilleur `a diode du type suivant : Les
r
r
Fig. 9 Aiguilleur `
a diode
resistances r empechent lannulation des constantes de temps de charge ou
decharge lorsque le potentiom`etre P est en butee. (figure 9)
R1
R2
R2
V1
Vsat
R1
Vsat
V2
V2
V1
R1
R2
V1
Vsat
Vsat
V1
V2
V2
Fig. 10 Astable `
a int
egrateur
Astable `
a int
egrateur
1
v2 (t) =
RC
v1 (t)dt + v2 (0)
t1
R1
R1
Vsat =
Vsat +
Vsat
R2
RC
R2
dou :
t1 = 2
2.3
R1
RC
R2
Horloge `
a quartz
Propri
et
es du quartz
Xtal
Symbole
C
L
Modle usuel
Modle simplifi
Fig. 11 Mod
ele
electrique du quartz
Imp
edance du quartz (en n
egligeant R)
Z(p) =
1
C0 p
1
C0 p
Lp +
+ Lp
1
Cp
1
+ Cp
1
1 + LCp
2
1
$
C0 p 1 + 1 2 1 +
Lp
1
C0
Posons s2 =
parall`ele)
1
LC
p2 =
!
"
1 1
1
1 C + C0
+
=
L C
C0
L CC0
"
!
1 ( s )2
1
C0 1 ( p )2
Ordre de grandeur :
Co = 25 pF ; C = 0,05 pF ; L = 0,2 H A.N.fs = 1,5915 MHz et fp = 1,5931
MHz
0
Le rapport : ( ffps )2 = C0C+C
est donc tr`es proche de 1.
X
R2
A
fs
V1
fp
R1
Ce
A )MPDANCE DU QUARTZ
V2
Ce
Xtal
B %XEMPLE DgHORLOGE
Fig. 12 Imp
edance du quartz et exemple dhorloge
Exemple dhorloge
Dans la zone inductive, le circuit de reaction est equivalent `a (figure 13) :
Lelement L" prend une des valeurs correspondant `a la portion de courbe com-
R1
V2
L'
Ce
Ce
V1
Fig. 13 Mod
ele
electrique
prise entre fs et fp . La fonction de transfert de la boucle de retour secrit :
V1
1
=
"
V2
1 + 2R1 Ce p + L Ce p2 + R1 L" Ce2 p3
7
V1
1
(j) =
V2
1 L" Ce 2 + j[2R1 Ce R1 L" Ce2 3 ]
Pour 02 = L!2Ce = 1 avec s < 0 < p
La porte inverseuse (figure 12b) joue alors le r
ole damplificateur inverseur
qui entretient les oscillations.
Monostable `
a circuits logiques
3.1
Exemple de montage
Vc
&
C
R
VE
V2
Vs
VE
VS
VE - VS
0
0
0
1
1
1
1
1
0
1
1
0
3.2
Analyse du fonctionnement
Etat stable
Supposons les conditions initiales suivantes : V1 = V2 = 0 et VE = VDD
donne : Vs = VDD - V1 = 0
letat {VE = VDD ; VS = VDD } est un etat stable
Etat instable
Supposons que VE passe bri`evement `a 0 `a linstant t = 0
Etat du syst`
eme `
a t = 0+
La sortie du NAND commute donc V1 = VDD .
C etant dechargee nous avons V2 = VDD et VS = 0 (Le NAND reste `a
V1 = VDD lorsque VE retourne `a VDD ).
Evolution au cours du temps
La resistance R soumise `a une DDP est parcourue par un courant qui provoque la charge progressive de C V2 (t) decrot de CDD `a VDD
2 ce qui provoque
la commutation de VS `a VDD . Letat {VE = VDD ; VS = VDD } etant stable, le
syst`eme reste dans cet etat.
3.3
Chronogrammes th
eoriques
VDD
VE(t)
0
VDD
VDD /2
0
-VDD /2
VDD
V2(t)
t
V1(t)
0
VDD
VS(t)
Fig. 15 Chronogrammes
T0 = RC ln(2)
cat
egories de multivibrateurs
Le monostable ou temporisateur . . . . . . . . . . . . . . . . . .
Le bistable ou bascule . . . . . . . . . . . . . . . . . . . . . . . .
Lastable . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
1
1
1
3
2 Les
2.1
2.2
2.3
astables
Astable `a portes inverseuses . . . . . . . . . . . . . . . . . . . . .
Astables `a AO . . . . . . . . . . . . . . . . . . . . . . . . . . . .
Horloge `a quartz . . . . . . . . . . . . . . . . . . . . . . . . . . .
3
3
5
6
3 Monostable `
a circuits logiques
3.1 Exemple de montage . . . . . . . . . . . . . . . . . . . . . . . . .
3.2 Analyse du fonctionnement . . . . . . . . . . . . . . . . . . . . .
3.3 Chronogrammes theoriques . . . . . . . . . . . . . . . . . . . . .
8
8
8
9