CIRCUITE SECVENIALE CU BISTABILE

Circuitele logice se pot clasifica in doua mari categorii:combinationale si

secventiale
Cele combinationale au iesiri care sunt sensibile la orice modificare a intrarii,
iar evolutia depinde numai de starea intrarilor, indepedent de starea in care
se afla circuitul la momentul respectiv;
La cele secventiale iesirile se modifica functie de modificarea intrarilor, dar
rezultatul depinde si de starea iesirii la momentul respectiv;
Din acest motiv se spune ca aceste circuite au memorie, in timp ce cele
combinationale fiind circuite fara memorie
In categoria circuitelor logice combinationale intra portile logice,
multiplexoarele, decodificatoarele, circuitele aritmetice, etc
In categoria circuitelor logice secventiale sunt bistabilele cu aplicatiile lor:
numaratoare, registre de deplasare, latch-uri, memorii SRAM, etc

Sorin Hintea - Circuite integrate

digitale

CIRCUITE SECVENIALE CU BISTABILE

Circuitele logice secveniale (CLS) sunt circuite logice la care starea ieirilor la
un moment dat depinde de starea intrrilor la acel moment de timp precum i
de strile anterioare ale circuitului.
- se poate spune c circuitele logice secveniale sunt circuite cu memorie
- schema bloc a unui circuit logic secvenial este prezentat n figura

Semnale
de intrare

Semnale
Circuit logic
combinaional

de ieire
Variabile

Variabile

de stare

de stare

urmtoare

prezente
Tact
Circuite de
memorare

Sorin Hintea - Circuite integrate

digitale

CIRCUITE SECVENIALE CU BISTABILE

Bistabilele reprezint circuite cu dou stri stabile si capabile s pstreze o

anume stare anterioara;
Trecerea circuitului dintr-o stare in alta se realizeaz ca urmare a unui
impuls extern.
Aceste circuite au capacitatea de a stoca un bit de informaie care poate fi
0 sau 1 logic;
Bistabilele se pot clasifica n dou categorii:
Asincrone - cnd raspund imediat la modificarea intrrii;
Sincrone - cnd isi modifica iesirea doar pe frontul sau pe palierul unui
semnal de ceas (tact);
Bistabilele pot fi realizate utiliznd componente discrete, cu pori standard,
sau pot fi integrate n cipuri de o complexitate crescut cum sunt arhitecturile
VLSI.

Sorin Hintea - Circuite integrate

digitale

Bistabilul RS asincron

Bistabilul R-S dispune de dou intrri: Set (S) i Reset (R).

Intrrile sunt active pe 1 logic.

Atunci cnd pe intrarea S avem 1 logic, bistabilul este setat pe 1, adic ieirea
Q=1 iar cnd 1 logic se aplic pe R, bistabilul este resetat la 0 Q=0.

n cazul n care ambele intrri sunt active i anume R=S=1, ambele iesiri vor rmne
n starea 0. Acest lucru este nepermis deoarece una din caracteristicile unui bistabil,
si pe care se bazeaza proiectarea cu bistabile, este ca cele doua iesiri sunt in antifaza
(una este inversa celeilalte)

Sorin Hintea - Circuite integrate

digitale

Bistabilul RS asincron
Functionarea bistabilului S-R este descrisa n tabelele de mai jos.

Functionarea bistabilului S-R este descrisa n tabelele de mai jos.

Q+

Q+

Q+

Q+

Sorin Hintea - Circuite integrate

digitale

Bistabilul RS asincron

Bistabilul S-R are dou intrri i anume set(S) i Reset (R).

Intrrile sunt active pe 0 logic. Atunci cnd pe intrarea S avem 0 logic bistabilul este
setat pe 1 adic ieirea Q=1 iar cnd 0 logic se aplic pe R, bistabilul este resetat la 0
Q=0.
n cazul n care ambele intrri sunt active i anume R = S = 0, ambele iesiri vor
rmne n starea 1, adica starea interzisa cand iesirile nu sunt in antifaza.

Sorin Hintea - Circuite integrate

digitale

Bistabilul RS asincron
Functionarea bistabilului S-R este descrisa n tabelele de mai jos.

Q+

Q+

Q+

Q+

Sorin Hintea - Circuite integrate

digitale

Bistabilul RS sincron

Pentru bistabilele asincrone semnalele S i R au fost aplicate direct la intrare.

n cazul bistabilelor SR sincrone nivelele logice pentru S i R vor fi preluate numai n
prezena semnalului de tact.
Transmiterea comenzilor R si S se face numai in prezenta palierului pozitiv al
semnalului de ceas
Ceasul trebuie s rmn n 1 logic destul de mult timp pentru a permite bistabilului
s isi modificestarea. Dac bistabilul n cauza este parte a unui circuit secvenial ,
schimbrile celorlalte bistabile din circuit vor cauza i ele schimbri ale comenzilor S i
R. Dac tactul are valoarea 1, cnd se produc aceste schimbri, se pot prelua n
continuare comenzi nedorite.
Pentru a preveni acest lucru perioada semnalului de tact trebuie sa fie cat mai scurta
astfel nct s nu se produc mai mult dect o singur schimbare pe un tact.
Sorin Hintea - Circuite integrate
digitale

Bistabilul master slave RS

Master
S

S1

Q1

Slave
3

S2

Q2

Ck
R

R1

4
R2

Bistabilul master-slave SR.

Bistabilul (RS Master Slave)

Pe palierul pozitiv al ceasului Ck, comenzile sincrone S si R comanda
iesirea bistabilului Q1, in timp ce iesirea Q2 nu se modifica
Pe palierul negativ al ceasului Ck, iesirea Q1 comanda sincron iesirea
bistabilului Q2, in timp ce iesirea Q1 nu se modifica
Astfel Q2 va prelua ultima comanda S-R de pe palierul pozitiv, adica cea din
momentul trecerii semnalului de ceas din 1 in 0
O astfel de comanda se numeste activa pe front negativ

Sorin Hintea - Circuite integrate

digitale

Bistabilul JK
Q
J

Schema logica si simbolul bistabilului JK

Bistabilul JK se obtine din cel

RS
Este eliminata starea interzisa
corespunzatoare ambelor intrari
J si K active, in aceasta situatie
bistabilul isi schimba starea la
iesire

JKQ

Q+

JK

Q+

000
001

0
1

0
0

010
011

0
0

0
1

100
101

1
1

1
0

110
111

1
0

1
1

Sorin Hintea - Circuite integrate

digitale

10

Bistabilul D

Bistabilul D are o singur intrare. Nivelul logic de la intrare este transferat spre
ieire sincron cu ceasul. Bistabilul D poate fi folosit ca un circuit tip latch sau de
memorare a unui singur bit (care poate fi 1 sau 0).

Ck

8
t

x
x

Q
b)

Sorin Hintea - Circuite integrate

digitale

11

Bistabilul T

Bistabilul T deriva din bistabilul J-K,

fiind componenta de baza n
structura intern a numaratoarelor
asincrone.
Bistabilul T se obine prin conectarea
celor dou intrri ale bistabilului JK
la 1 logic, astfel isi va schimba starea
ieirii la fiecare impuls de tact.

Tn

Qn+1

Qn

a) structura b) simbolul

Tabelul 3.11

Bistabilul T se poate obine si pornind

de la bistabilul D, la care se adauga o
poarta SAU - EX

Sorin Hintea - Circuite integrate

digitale

12

Bistabilul D din bistabilul JK

Q+

000
001

0
1

010
011

0
0

100
101

1
1

110
111

1
0

JK
Q
0
1

00
1
1

01

11

10

JKQ

J
k

Cum se obtine un bistabil JK din unul de tip D;

Acest circuit implementeaza functia logica D = JQ' + K'Q.

D
CK

CK

- Structura de acest fel este folosita des pentru ca circuitele bistabile CMOS sunt
construite pe structura de tip D

Sorin Hintea - Circuite integrate

digitale

13

Bistabilul cu comenzi sincrone si asincrone

O serie de bistabile integrate (de exemplu 7474 ) prezint att intrri sincrone D ct i
intrri asincrone (numite Reset sau Clear, ori Set ori Preset).
Comenzile asincrone sunt prioritare, astfel daca acestea sunt active, bistabilul
reactioneza independent de ceas, iar daca ele sunt inactive, bistabilul lucreaza sincron
cu ceasul conform tabelului de tranzitii al bistabilului D
R
Tabelul 4.5. Descrierea funcionrii bistabilului D.

Reset
S

Ck

Ck

Q
R

Re set

a)

Set

Sincron cu Ck

Intrri

Intrri

asincrone

sincrone

Ck

Ieiri

Funcie

Foreaz ambele ieiri n 1

1 Reset comenzi asincrone

0 Set

1 Transfer

Comand

0 D n Q

sincron

b)

Figura 4.14. Funcionarea bistabilului D cu intrri sincrone i asincrone.

Sorin Hintea - Circuite integrate

digitale

14

Descrierea VHDL a bistabilului JK

--- bistabilul JK --- reset asincron active pe 1, tact activ pe
front cresctor
library ieee;
use ieee.std_logic_1164.all;
---------------------------------------------entity JK_FF is
port (

clock:

in std_logic;

J, K:

in std_logic;

reset:

in std_logic;

Q, Qbar:

out std_logic);

end JK_FF;
----------------------------------------------architecture behv of JK_FF is
signal state: std_logic;
signal input: std_logic_vector(1 downto 0);
begin
input <= J & K;

p: process(clock, reset) is
begin
if (reset='1') then
state <= '0';
elsif (rising_edge(clock)) then
case (input) is
when "11" =>
state <= not state;
when "10" =>
state <= '1';
when "01" =>
state <= '0';
when others =>
null;
end case;
end if;
end process;
Q <= state;
Qbar <= not state;
end behv;

Sorin Hintea - Circuite integrate

digitale

15

Descrierea VHDL a bistabilului D

----bistabilul D exemplul 1 --- sincron pe frontal cresctor
al tactului
library ieee ;
use ieee.std_logic_1164.all;
use work.all;
--------------------------------------------entity dff is
port(

data_in:in std_logic;

clock:

in std_logic;

data_out:

out std_logic);

end dff;
---------------------------------------------architecture behv of dff is
begin
process(data_in, clock)
begin
if (clock='1' and clock'event) then
data_out <= data_in;
end if;
end process;
end behv;

----bistabilul D exemplul 2
--- activ pe palierul pozitiv al tactului
library ieee ;
use ieee.std_logic_1164.all;
-------------------------------------------entity D_latch is
port(

data_in:in std_logic;

enable:
data_out:

in std_logic;
out std_logic);

end D_latch;
-------------------------------------------architecture behv of D_latch is
begin
process(data_in, enable)
begin
if (enable='1') then
data_out <= data_in;
end if;
end process;
end behv;

--------------------------------------------

Sorin Hintea - Circuite integrate

digitale

16