Curso de Electronica Digital Cekit - Volumen 3 PDF

aRZmP en eee ae circuitos integrados y microprocesadores PAC CEC irc Tam CLE Tam camo ta Ea eee eC om muloacu hoor tcl (=aKITELECTRONICA DIGITAL Realizado y editado por EEKIT. Compaiifa Editorial Electrénica Gerente general y comercial William Rojas H. Director editorial Felipe Gonzalez G. Autor Felipe Gonzalez G, Diagramacién electronica Nubia Patricia Tamayo ©CEKIT S.A.1993 Pereira - Colombia, Prohibida su reproduccién parcial o total por cualquier medio sin permiso escrito del editor. ISBN (Obra comleta) 958-9108-27-X ISBN (Volumen 4) 958-9108-31-8 ISBN (Fasciculo 34) 958-9108-65-2 ANTARTICA S.A PRINTED IN CHILE IMPRESO EN CHILE 12.11.93 Circuitos integrados y microprocesadores 1 Curso prictlco de ELECTRONIC forma de 40 fatcicuoe de parc sem DIGITAL, circutos Inteprades y mleroprocesadores publics en 5, encuademnbiesen cinco volimencs (Cada fastcuo consa de 20 piginas y 4 de cubienas. 16 piginas extn ddicada al coro de ELECTRONICA\ DIGITAL, csruitosintgradony icroprocesadoreque comprende S6lecrionestesricasy mamerosa acvidadcs pcticas con los pasos nsrucciones para ensambla un eomprobador lgico de fis medals. Estas pinay son ‘encuademabes en Jos volmenes 1, 2,3 y 4 Las eatro pina centraes de cada fascculo son encuaderabls por separado en el volume 3y estén deicads ala descripcién dtallada de 2 proyectos completos. Por ena rans alexcuademsat lo Vokimenes debe cide de desprender previamente las evar péginas centrale de todos lot fastculos y guardaras hasta exando se ‘completen, con el facioolo 40, momento en el eutl pode encvademer con ella el valunen CConelfsciulo que completa cade unodelos cinco volimene que confrman esta cbr, se pond ala vests tapas para su encosdemacia, Lo vlimenes se eoafonnan de Ia sguiene maners Volumen N'1.Fatefculor 1a 10 piginas 64 164 Volumen N®2,Fasetcuor L1 a 19 pina 165 2324 Volumen N*3, Faeteuoe 20 a 28 - paginas 325 a 458, Volumen N*4,Fasctculos 29 al $0 -piginas 469 660 ‘Volumen N*S Libro de proyecos- paginas cenuales 5 160 ‘CEKITS.A. garaniza a poblicacis dea wulidad de obra y de a tapas necesarias para evencuademacica y el servicio de nimeros srasados hasta un ao después determina la cieulaci del hime fscculo Tein Ja calidad de or componenes ye correct fanconamiento de los proyectos DISTRIBUCION INTERNACIONAL Y NUMEROS ATRASADOS Distribuldor en Cotombla: KIT S.A. ia Boral Electrica Calle N° 6-22 Pod A.A, 194 ‘Tee 352191-382194-356135 FAX 342615 Perr Colombia Distribuidoresen Argentina EDITORIAL VANIDADES S.A. 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Puentes de alambre telefnico N® 22 6 N® 24, Procedimiento Ame sobre su protoboard el circuito de la figura ‘A30. Inserte el condensador de prueba Cx con la polaridad apropiada en los pines asignados para su instalacién dentro del médulo 4. Situe inicialmente R2 en su posicién de méxima resistencia (completa- mente girado hacia Ia derecha). Conecte la pila de OV. Di debe parpadear « una frecuencia relative: ‘mente lenta (=1 destello por segundo). Gire lentamente R2 hacia la izquierda. La velocidad de parpadeo del LED debe aumentar, indicando que esta aumentando la frecuencia del reloj +5V cu Linea maestra de relo) Fig. 509 escendentes y el iltimo es, ‘inicamente, ascendente. La mayorfa de contadores sincrénicos TTL pueden operar a frecuencias superiores a 20 MHz y no producen glitches cuando se decodifican sus salidas Contadores prefijables Prefijar un contador significa, simplemente, cargar un niimero binario en el mismo con prioridad a Ia aplicacién de la sefial de reloj. De este modo, cuando llega el siguiente pulso, la cuenta arranca a partir de ese mimero. Un contador prefijable es, por tanto, aquel que puede programarse para comenzar a contar a partir de un estado especifico de su se- ‘cuencia de conteo. En muchas aplicaciones, ta prefijacién se limita a inicializar todas las salidas en 0's 0 en 1's, activando la Ifnea de RESET o de PRESET del contador. CEKIT- Curso practico de electrénica digital 325Existen, sin embargo, situaciones donde se requiere comenzar a contar desde un nimero predeter- minado. En estos casos, debe proveerse algiin medio de prefijar o cargar el contador con el niimero deseado. Lo anterior se logra controlando, mediante circuiteria l6gica adecuada, las lineas de reser y de preset de cada flip-flop. Para este efecto, el contador debe disponer de unas entradas de prefijacién cn las cuales se sitéa el dato a partir del cual debe iniciarse el conteo y de una linea de load 0 carga que habilite la transferencia de la informacién de entrada a las salidas, La prefijacién puede ser sincrénica o asincré- nica. En el primer caso, el dato deseado se carga en el contador con Jos flancos de subida o de bajada de la sefial de reloj mientras que en el segundo, la carga se realiza sin intervencign de la sefial de reloj. La mayorfa de contadores prefijables disponibles como circuitos integrados son sincrénicos y, ademis de las entradas de reloj, prefijacién y carga y de las salidas de conteo, poseen I{neas de control adicionales que habilitan el dispositivo para realizar funciones especiales, por ejemplo, contar en ambas Gireociones, facilitar la conexién en cascada con unidades similares, no contar, etc. En Ja figura 510 se muestra el diagrama de bloques de un contador prefijable genérico. El dispositivo consta de una entrada de reloj (CLK), cuatro salidas de conteo (Q4Q3Q2Q1), cuatro entradas de fijacién (P4P3P2P1), una entrada de carga {OAD) y otras lineas de contol adicionales cuya funcién describiremos mas adelante, Contador binario prefijable Borrado Direccién La informacién presente en las lineas de prefi- Jacién, por ejemplo P4P3P2P1=1010, se transfiere a las salidas Q4Q3Q2Q1 cuando se activa (mediante un 0 6 un 1, dependiendo del disefio) la entrada LOAD. Al retomar esta iiltima a su estado inactivo, el contador inicia, a partir del valor prefijado, la cuenta, ascendente o descendente, de los pulsos aplicados a la entrada de reloj. Ladireccién del conteo ladeterminael estado de la linea U/D (upidown).Cuando U/D=0, el contador cuenta en sentido descendemte (1010, 10 01,..., 0000, 1111, ...) y cuando U/D=1 lo ‘hace en’ ‘sentido 'ascendente (1010, 1011, ...., L111, 0000, ...), 0 viceversa, La. prefijacién’no altera la secuencia de conteo: simplemente Ia inicia desde un valor o estado especifico. Las entradas de prefijacién son muy tiles para acortar secuencias de conteo, obtener contadores de médulo variable, borrar el contador sin la inter- vencién de la linea maestra de reset, almacenar informacién binaria y otras aplicaciones. En la siguiente seccién analizaremos detenidamente varios contadores binarios sincr6nicos prefijables disponibles como circuitos integrados. Contadores binarios sincrénicos TTL y Mos Existe una gran variedad de circuitos integrados TTL y CMOS disefiados para operar como con- adores binaros sincrénicos. La tabla dela figura 511 compara aspectos claves de algunos de ellos, Todos estos dispositivos son de 4 bits y han sido disefiados de tal modo que puedan conectarse en cascada y proporcionar conteos de cualquier niimero de bits con un minimo de circuiter‘a logica extema, Los contadores de las series TTL 74 y 74LS operan a 5V y los de las series CMOS 40, 45 y 74C con tensiones entre 3V y 15V. Por regia general, los primeros pueden trabajar a frecuencias de reloj mas altas que los. dispositives CMOS correspondientes pero consumen més potencia, En la figura 512 se muestran la distribucién de nes y cl diagram funcional del circuit integrado 4LS193, un contador sincrénico de 4 bits up- down prefijable. La tensiGn de alimentacién (SV) se aplica entre los pines 16 (Vcc) y 8 (GND). El dispositivo se dispara por flancos de subida y pose dos entradas de reloj (CLK UP y CLK DOWN) independientes, cuatro entradas de prefija- cién (P1 a Pa), cuatro’ salidas binarias (Qi a Q4), una entrada asincrénica de borrado (RESET), una entrada de carga (LOAD) y dos salidas de rebasamien- to (CARRY OUT y BORROW OUT). Estas tiltimas se activan cuando ld cuenta es méxima o minima,Contadores sincrénicos binarios TTL y CMOS comunes Linea N® de] N*de] Modo de disparo Linea’ Reterencia paar pines} bits 7ai61-74L8161 7ac161-401618| '° et st de carga Conectable ‘en cascada Lineas de habiltacién Direccion aa Observaciones. si uP s! mo 7av63-74L5163 7ac163-401638| ' st si yaistea | 16 no | st si up si a 3 SI sI mM @ 74191-74L8101 | 16 NO st sl st mM (4 74195-74L8193 740193-40193B is a BL si sl m4 40298 18 No si sI si I) (4) 5) 45168 16 SI sl SI sl mM 4520 16 sI NO ‘Observaciones: si si (1) (6) (7) [1]: Clear asincrénica; [2]: Prefijado asincxénico ; [3]: Clear sincrénico ; 4: Prefijado sincrénico ; [5]: Contador binatio’ BOD } (61: Disparo por tlancos programable ; [7|: No es prefijable. Dos contadores en una misma oépsula ; 4 :Flancos de subida ; : Flancos de bajada ; Un alto en la linea RESET (pin 14) sitia todas las salidas Q en bajo, sin importar el estado de las, entradas de reloj, de prefijacién y de carga, En condiciones normales iGn, esta linea debe mantenerse inactiva, es decir, en bajo. UP: Ascendente; DOWN: Descendents Fo.sit La direccién del conteo depende de la entrada de reloj utilizada. Para conteo ascendente, la sefial de pulsos debe inyectarse a la entrada CLK UP (pin 5) y para conteo descendente debe inyectarse a la entrada CLK DOWN (pin 4). La entrada no utilizada (CLK Circuito integrado 74LS193 (a) Distribueién de pines (©) Diagrama funcional ar 2 3 4 BORROW OUT CARRYOUT CEKIF-Curso prictico de electronica digital 327DOWN 0 CLK UP) debe mantenerse alta. La cuenta avanza o retrocede una unidad con los flancos de subida de la sefial de reloj. Lacargadel contador se realiza asincrénicamen- te situando el dato de partida deseado en las entra das de prefijaci6n P4 (pin 9), P3 (pin 10), P2 (pin 1) y Pt (pin 15) y aplicando un bajo a la linea de carga LOAD (pin’ 11). Cuando esto se hace, el estado de Pé se transfiere a Qs, el de P3 a Q3, el de P2 2.Q2y el de Pl 2 QI. En condiciones normales, la i- nea LOAD debe mantenerse alta. La linea CARRY OUT (acarreo, pin 12) es normalmente alta durante un conteo ascendente y emite un pulso negativo (activo en bajo) cuando la cuenta llega a 1111 y se reinicia, Esta condicién se Genomina sobreflujo (overflow). La duracién del pulso de carry o de sobreflujo es igual al tiempo que dura en bajo la sefial de reloj aplicada a la en- tada CLK UP (pin 5). La linea BORROW OUT (préstamo, pin 13) es normalmente alta durante un conteo descendente y emit un puso negative (activo en bajo) cuando la cuenta Hega a 0000 y se reinicia. Esta condicidn se denomina bajoflujo (underflow). La duracién del pulso de borrow o de bajoflujo es igual al tiempo que dura en bajo la seftal de reloj aplicada a la en- tada CLK DOWN (pin 4). Otros contadores sincrénicos bit 8) 74LS161, 74LS163, otc. 5V63-15V +5V ) 7aLs169Las salidas CARRY y BORROW son muy iitiles cuando se conectan contadores 74L$193 en cascada. Los pulsos suministrados por estas lineas ac- ttian, respectivamente, como sefiales de reloj de las, entradas CLK UP y CLK DOWN de la etapa siguiente. Los contadores 74193, 74C193 y 40193B son funcionalmente equivalentes al 7AL3193 y te- nen la misma distribucién de pines. El primero (74 193) se dispara con flancos de bajada y los dos iltimos (74C193 y 40193B) con flancos de subida. La méxima frecuencia de operacién es del orden de 25 MHz para el 74193/74LS193 y de 12.5 MHz para los contadores 74C193 y 40193B. En la figura 513 se muestran los diagramas funcionales de otros contadores sincrénicos binarios importantes. Todos son de 16 pines. Cada linea de control (PE, TE, U/B, etc.) esté marcada con su nivel de actividad respectivo. Las lineas terminadas en burbuja (0) © sefialadas con una barra (—) son activas en bajo. Ejemplos: + LOAD es activa en bajo para el 74LS169 y activa enalto parael 40298 , + PE y TE son activas en alto para el 40163B y activas en bajo para el 74LS169, + RESET es activa en alto para el 4516B y activa en bajo para el 74LS161. + CARRY OUT es activa en alto para para el 74LS 163 y activa en bajo para el 4029B. Con excepcién del 4520B, todos los contadores relacionados son prefijables. El 40298, en Baticula, puede operar como condor binario 0 BCD. 1 45208 contene dos contadores dispare bles por flancos de subida o de bajada. El 74LS 191 y el 74191 responden a flancos de bajada y los restantes chips a flancos de subida. Todos vie- nen en encapsulado DIP de 16 pines. Las Iineas Pi, P2, P3 y P4 son las entradas de peefijcion. La linea de entrada LOAD habilita la juncién de carga. Los contadores de las figuras 13 (a) y (b) son de Fretiado sivociaion 7 Jos de las figuras 513 (©), (@) y (e) son de prefijado asincré- nico. Las Ifneas PE, TE, E y CARRY IN son entradas de habilitacién. Cuando estas lineas son activas, el dispositive desarrolla su légica normal. Cuando estén inactivas, las salidas no responden a Ja sefial de reloj. Para el caso del 4520B, las entradas CLK y E son intercambiables. Cuando E=1, CLK actiia ‘co- ‘mo entrada de reloj y el dispositive responde a flancos de subida. Cuando CLK=0, E acta como entrada de reloj y el dispositivo responde a flancos de bajada. La I{nea RESET es una entrada de clear o borrado. Cuando esta linea se activa, la cuenta en curso se cancela y todas las salidas se hacen iguales a 0, es decir, 0Q3Q201=0000, En todos ‘los casos, con excepeién de los dispositivos '163' (74LS 163, 40163B, etc.) el borrado es asincrénico, es decir, el efecto de la linea RESET se manifiesta de inmediato, sin importar el estado de la sefial de reloj. La linea de entrada U/D (up/down) determina la direccién del conteo En el caso de los contadores 74LS169, 4029B y 4516B, cl conteo se realiza en sentido ascendente (up) cuando U/D=1 y en sentido descendente (down) cuando U/D=0. Para los contadores 74191 y 74LS191, la linea U/D opera en forma contraria. Los chips restantes operan, tinicamente, como contadores ascendentes. La linea B/D (binaryldecade) del 40298 determina el médulo de conteo. Cuando B/D=1, el dispositivo trabaja como contador binario (médulo 16) y cuando B/D=0 lo hace como contador BCD o de ‘década (médulo 10). Los contadores BCD se estudian en detalle en la leccién 25. Las lineas de salida CARRY OUT, RIPPLE CLOCK y MAX/MIN se activan cuando la cuenta alcanza su valor méximo (sobreflujo) en el modo ascendente 0 minimo (bajoflujo) en el modo descendente. Permiten conectar varios contadores similares en cascada sin necesidad de circuiteria légica extema, En el siguiente experimento, que es integral, practicaremos con el circuito integrado 74LS193, uno de los contadores sincrénicos més versdtiles y opulares, para despejar dudasy fier conceptos. El procedimiento seguido es aplicable al anilisis de Cualquiera de los contadores discutidos en la secién anterior y otros que conoceremos mas adelante. Esimportante que usted realice este experimen- toconatentiéne interprete losresultados con deteni- miento porque lo ilustrard en todos los aspectos précticos de interés relacionados con contadores avanzados. Ademds, tendré la oportunidad de apre- ciar en accién, en un mismo proyecto, los cuatro maédulos que usted ha construido en las actividades précticas y confirmaré ain més su utilidad. ‘Tenga siempre presente que el verdadero conoci- miento de la electronica digital, y, en general, de cualquier drea del saber, s6lo se logra a través de la practica y la experimentacin constantes, respalda- das por Conceptos bien fundamentados y la predis- pocién natural al estudio y a la investigaciGn. CCEKIT- Curso prétcode elecrénica dighal 328od hy Operacién de un contador binario sincrénico, reversible y prefijable Objetivos + Analizar 1a operacién y las caracterfsticas de un contador binario sincrénico, prefijable y reversible (up/down) tomando como ejemplo el circuito integrado 74LS193 6 su versi6n estandar 74193. + Familiarizarse con la decodificacién de estados de las salidas de un contador. + Familiarizarse con la utilizacién del médulo 4 (generador de pulsos) construido y probado en la actividad préctica N® 20. + Recordar algunas de las técnicas de interface estudiadas en la lecci6n 8 +8V Circuito de prueba del contador 74LS193 Say: +5VMateriales necesarios 1 circuito integrado 74LS193 (contador binario sinerOnico de 4 bits prefijable reversible). ICI 1 circuito integrado 7447 (decodificador de BCD a 7 segmentos para display de dnodo comtin). IC2 1 display de siete segmentos de dnodo comin (LA- 6960 o similar). DISP 1 4 monitores l6gicos (D1-D4). Médulo EDM-1. 4 interruptores légicos (S1-S4). Médulo EDM-2. 1 pulsidorlgico (85) con inversor. Médulo EDM- 1 generador de pulsos. Médulo EDM-4, 2 LED rojos. D5, Ds. 3 resistencias de 1KQ, 1/2 W. R1-R3. 7 resistencias de 330 , 1/2 W. R4-R10. 1 condensador electrolitico de 10 uF/16V. Cx. 1 pulsador normalmente abierto (NA). S6. 1 intemruptor dpdt (dos polos, dos posiciones). $7. 1 interruptor spdt (un polo, dos posiciones). $8. 1 fuente de SV/1A (kit CEKIT K11) con conectores. Vee. 1 protoboard. Puentes de alambre telef6nico N° 22 6 N? 24, Herramientas: cortafrios, pinzas, pelacables, bistu- xf, cautin, Descripcién del circuito de prueba En la figura E45 se muestra el circuito que utilizaremos en este experimento para comprobar la eracion del contador binario sincrénico 74LS 153. La funcién de cada componente se puede resumir en los siguientes términos: Modulo 1 (monitores D1-D4): Visualizan el estado de las salidas de conteo QI-Qs. Un monitor apagado indica la presencia de un 0 en la salida respec- tiva y encendido la presencia de un 1, Modulo 2 (interruptores $1-S4); Prog el estado de las entradas de ijacién P1-P4, Por ejemplo, para programar el dato P4P3P2P1 -0110 (6), inie S4 en la posicién "O" y $3 y S2 en la posicién. Médulo 3 (pulsador $5 ¢ inversor). El pulsador $5 incorporado suministra la orden de carga que trasfiere, asinerénicamente, el contenido de las entradas de prefijacién a las salidas. Al liberar el pulsador, el circuito inicia el conteo de pulsos a partir del dato cargado, El inversor interno acta como driver del LED Ds. Médulo 4 (generador de pulsos). Suministra la sefial de pulsos a las entradas de reioj CLKUP (conteo ascendente) y CLKDOWN (conteo descendente) del contador. Las frecuencias maxima y minima de esta sefial se programan mediante el condensador Cx, Variando la resistencia del potenciémetro incorporado se obtiene cualquier frecuencia dentro de este rango. Decodificador de BCD a 7 segmentos con display. Visualiza simbélicamente la informacién de salida del contador. En la figura E46 se muestra este circuito en detalle. Para cédigos binarios entre 0000 (0) y 1001 (9), en el display aparece el nimero decimal ceereeponaicnte (0, 1,..., 9). Para o6- digos entre 1010 (10) y 1111 (15) se visualizan eS caracteres especiales indicados en la misma figura. El LED D5 monitorea el estado de la sefial de reloj, ilumindndose cuando esta sefial es alta y spagindose cuando es baja. El LED Ds monitorea el estado de las salidas CARRY y BORROW del contador, iluminéndose cuando se alcanza la condicién de sobreflujo 1111 (CARRY=0) durante un conteo Decodificador de BCD a siete segmentos TALSAT 6 7447 A4-R10: Display de anodo 300, 1/2W comin CEKIT: Curso préctico de elecirinicadigial 331ascendente o de bajoflujo 0000 (BORROW=0) durante un conteo descendente. Las resistencias R1 y R3 limitan, respectivamente, la corriente de los LED Ds y Dé a un valor se- gu, La resistencia R2 mantien inaciva, en bajo Ta Ifnea de RESET durante la operacién normal contador. Las resistencias R4 a R10 protegen los segmentos del display, Cuando se pulsa 6 ("CLEAR"), la Iinea de RESET recibe un alto y las salidas Q'se hacen todas bajas, sin importar el estado de la sefial de reloj Observe que no se_utilizan resistencias de interface entre la salida CMOS Q del médulo 3 y la entrada TTL LOAD del contador debido a que estos, circuitos trabajan a +5V. Tampoco se requieren re~ sistencias de interface externas entre las salidas TTL Q4Q3Q201 del contador y las entradas CMOS D4D3D2D1 del médulo 1 debido a que este wiltimo ya las trae incluidas. La direccién de conteo se selecciona mediante el interruptor $7. Cuando $7 esté en la posicién "UP", Ja entrada CLKUP queda conectada a la salida del Tela» CLKDOWN ‘a. +5V. En consecuencia, el 748193 cuenta en forma ascendente, Cuando $7 esta en la posicién "DOWN", estas conexiones se inviereen y el circuito cuenta en forma ascendente, La condicién de rebasamiento que se desea monitorear con ¢l LED D6 se selecciona mediante el interruptor $8. Cuando $8 esta en la posicién "CARRY", D6 monitorea la salida de_sobreflujo (CARRY) ‘del contador y cuando $8 esta en Ia po- sicién "BORROW", Dé monitorea la salida de bajoflujo (BORROW), Mientras no haya sobrefujo 0 bs- joflujo, estos LED permanecen apagados. Procedimiento Paso 1. Arme sobre_su protoboard los circuitos de las figuras E45 y E46. Conecte adecuadamente Jos terminales de alimentacién de los circuitos inte- rudos, del display y de los médulos a la fuente de BV. Observe la orientacin de los LED Ds y Dé. Ine serie el condensador Cx en la base de montaje del médulo 4 con la polaridad adecuada, como se expli- 6 en la actividad practica N° 20. Si_utiliza un display distinto del _LA6960, identifique adecuadamente los pines de acceso al 4nodo comin y a los segmentos (a, b, etc.) del display. Si no posee informacién técnica al respec- to, siga el método explicado en el experimento 13 (ver paginas 129 y 130) para tal efecto. Para facilitar la interpretacién de los resultados, marque los LED y los interruptores con los nom bres asignados en el circuito de la figura E45, utili- 332 zando cinta adhesiva. Por ejemplo, rotule el LED Ds como "CLOCK" (reloj), $7 como "UP" (conteo ascendente) en la parte superior y como "DOWN" (conteo descendente") en la parte inferior, etc. Inicialmente, sitdie el interruptor $7 en Ja posi- cién "UP", el’ interruptor S8 en Ia posicién “cangy" y el potencimeto del médulo 4 en su icion de maxima resistencia (girado completa- Imente hacia ia derecha). De este modo, el contador comenzaré contando en direccién ascendente y el reloj operard a una frecuencia relativamente baja, de = 1 Hz, es decir, un pulso por segundo. Los interruptores del médulo 2 pueden estar en cualquier posicién. Antes de conectar la fuente, re- vise bien todas sus conexiones y corrija posibles errores de montaje. Paso 2. Encienda la fuente de alimentacién, Observe lo que sucede en los LED D1 a D7 y en el display del decodificador. Fije su atencién en el display. Notaré que en este tiltimo van apareciendo Jos mimeros del 0 al 9 y continuan Iuego los caracteres especiales correspondientes a los nimeros 11, 12, 13, 14y 15 (ver figura E46), siguiendo un estricto orden ascendente, Cuando la cuenta lega a 15 (display en blanco), se visualiza a continuacién el niimero 0 y se repite exactamente la misma secuencia, En otras palabras, el circuito esta contando, c{clicamente, en decimal y en forma ascendente entre 0 y 15, Observe ahora el LED Ds ("CLOCK"). Notaré que parpadea continuamente, es decir, se ilumina y se apaga alternativamente, a una rata aproximada de un destello por segundo, o sea, a la misma frecuencia de la serial de reloj. Cuando esta iltima es alta, D5 se ilumina y cuando es baja, se apaga, Este comportamiento se mantendré todo el tiempo porque el reloj, al no estar gatillado, trabaja libremente. Observe el LED Ds (CARRY). Notaré que la mayor parte del tiempo permanece apagado. Sin ‘embargo, cuando la cuenta en el display llega a 15 y eI LED Ds se apage (sefal de reoj en bajo), el LED Dé se ilumina, volviendo a apagarse cuando Ds se ilumina (sefial de reloj alta) y la cuenta en el display retoma a0, En otras palabras, el circuito produce un pulso de sobreflujo cuando la cuenta alcanza su valor maximo y la duracién de este pulso es igual al tiempo que dura cn bajo la sefial de reloj, Note también que la cuenta en el display se incrementa tan pronto se ilumina Ds, confirmando el hecho de que cl contador 7418193 responde a los flancos de ‘subida (ransiciones de a 1) de la seal de i.Observe los LED D1 a Dé del médulo 1. Notaré que siguen una secuencia binaria estrictamente ascendente desde 0000 (todos 1os LED apagados) hasta 1111 (todos los LED encendidos). Cuando la cuenta llega a 1111, retoma nuevamente 2 0000 se repite ef mismo orden, Recuerde que el LED be monitorea el bir mis significatvo de la cuenta (MSB) y el LED D1 el menos significativo (LSB), Si compara la lectura de los monitores con el nimero visualizado en el display, notaré que este timo es el valor decimal del ntimero binario correspondiente al estado de la cuenta. Por ejemplo, al es- fado DéD3D2D1=1000, lec el niimero 8, al estado 1101 le corresponde el miimero 13, y asi sucesivamente, Lo anterior sucede porque utilizamos un esquema de decodificacién de binario a decimal. Note también que cuando la cuenta lega a 1111 (Dia Dé iluminados) y 1a sefal de reloj se hace baja (DS apagado), se produce un pulso de sobrefujo (Dé iluminado) que termina cuando 1a sefial de relo} se hace nuevamente alta (DS iluminado) y la cuenta retoma a 0000. Para visualizar el conteo a mayor velocidad, gi- reel potenciémetro del médulo 4 hacia la izquierda con el fin de aumentar la frecuencia de la seftal de reloj y retmelo a su posicién original (comple- tamerite girado a la derecha) para realizar! siguiente paso. Paso 3. Para verificar la funcién de borrado pulse el botén S6 ("CLEAR") en cualquier instante de la cuenta y manténgalo pulsado. Notaré que la cuenta en curso se cancela y los LED D1 a Dé se apagan in- mediatamente, indicando que el estado de salida del contador es 0000. Al mismo tiempo, en el display se visulizae] mimero 0, EILED Ds continua deste lando. Esto sucede porque, al pulsar $6, la entrada RESET (pin 14) del contador 74LS193 recibe un alto, habilitindose la funcién de borrado. Esto sucede asincrénicamente, es decir, sin importar el estado de la sefial de relo La situacién anterior se mantendré mientras no se libere $5. Cuando se hace esto iiltimo, el conteo $e renicia partir de 0000 (6) y el circuito opera tal como se ha descrito en el paso 2. Desde otro punto de vista, la serial de reset prefija o carga asincrénicamente el contador en 0's. Paso 4. Para verificar la funcién de prefijado, programe cualquier niimero de 4 bits en los interruptores del médulo 2, teniendo en cuenta que $4 corresponde al bit mds significativo (MSB) y $1 al menos significative (LSB). Por ejemplo, para programar el dato 0101 (5), sitde $4 y S2 en la Posicion "O" y S3 y Si en la posicién "1". Notard que el funcionamiento del circuito no se modifica. A continuaci6n, pulse el botén del médulo 3 (65, LOAD") y manteagalo pulsado, Notard que en os LED D4D3D2D1 del médulo 1 se refleja de inmediato el dato 0101 programado en los interruptores $45382S1 del médulo 2 y en el display aparece el mimero 5. Esto sucede we, al pulsar SS, la entrada LOAD (pin 11) del contador 74LS193 recibe un bajo, habllitindose asinerSnicamente Ia carga, es decir sin intervencién de la sefial de reloj. La situacién anterior se mantendr4 mientras no se libere S6. ‘Cuando se hace esto tltimo, el conteo se reinicia a partir de 0101 (5) y el circuito se comporta tal como se ha descrito en el paso 2. Paso 5. Para verificar la funcién de conteo descendente, sitde el interuptor $7 en la posicién "DOWN" y el interruptor $8 en la posicién "BORROW". Repi- ia los pasos 2, 3 y 4. Notard los siguientes aspectos, propios de un conteo descendente: (@) En el display a los sfmbolos de decodi- feacidn correspondientes a los nimeros 13, 14, 13, 12, 11 y 10 (ver figura E46) y, a continuacién, los mameros del 9 al 0, siguiendo un estricto orden descendente. En los LED D4 a Di del médulo 1 se observa Ia misma secuencia de conteo pero en binario. (b) Cuando Ja cuenta llega a 0 (0000) y Ds se apaga, el LED De (BORROW) se ilumina, apagéndo- se nuevamente cuando DS se ilumina. Al mismo tiempo, la cuenta se reanuda a partir de 15 (1111) y se decrementa cada vez que la sefial de reloj pasa de 0 a 1. Es decir, el circuito produce un pulso de bajoflujo cuando la cuenta alcanza su valor minimo y responde a los flancos de subida del reloj. (©) Al pulsar $6 (CLEAR), la cuenta en curso se cancela de inmediato, visualizéndose el dato 0000 en los monitores Dé’ a Di y el niimero 0 en el display. Al mismo tiempo, el LED Ds (BORROW) .dea en contrafase con el LED Ds (CLOCK), ¢s decir, mientras DS se ilumina, D6 se ilumina y viceversa. Esto sucede porque, en conteo descendente, el estado de reset coincide con la condicién de bajoflujo. (@) Al programar cualquier numero binario en los interruptores $4 a $1 del médulo 2 y cargarlo en el contador, pulsando el botén S5 del médulo 3, la ‘cuenta en Curso se aborta y las salidas del contador adoptan de inmediato el estado programado. Cuan- do se libera $5, la cuenta se reinicia en forma descendente a partir de ese ntimero, CEKIT- Curso précton de elecrénica dighal $33CIRCUITOS DE APLICACION Se presentan a continuacién algunos circuitos prdcticos que utilizan contadores binarios, sincréni- Cos 0 asincrénicos, como parte basica dentro de su estructura. Relacionaremos, inicialmente, varias aplicaciones importantes discutidas y analizadas en lecciones y proyectos anteriores. Posteriormente, describiremos otros circuitos. Encontraremos mis aplicaciones en lecciones futuras. Monitor de miiltiples entradas. (Ver leccién 12, paginas 149 y 150). Desarrollado alrededor del contador binario 74 93, este circuito chequea periédicamente el estado de 16 sensores remotos utilizando un esquema sin- crénico de transmisién de datos. Emplea ademés, un MUX. 74150, un DEMUX 74154, un reloj 585 y un decodificador 74LS47 con display. Reloj de multiples salidas a cristal. (Ver leccién 17, paginas 205 y 206). Desarrollado alrededor del contador asincrénico de 14 etapas 4060B, este circuito divisor por N suministra 10 frecuencias de salida muy estables que son submiiltiplos de la forma 2" de la frecuencia fundamental de un cristal maestro, Por ejemplo, con un cristal de 32768 Hz, las frecuencias de’ salida obtenidas son 2 Hz, 4 Hz, & Hz, 32 Hz, 64 Hz, 128 Hz, 256 Hz, 512 Hz, 1024 Hz y 2048 Hz, Reloj de muiltiples salidas con red RC. (Ver leccién 17, pagina 206). Desarrollado también alrededor del 4060B, este circuito divisor suministra 10 frecuencias de salida que son submiltiplos de una frecuencia fundamental establecida mediante una red RC externa. Por ejemplo, con una resistencia de 68 KQ y un condensador de 0.01 uF, se logran las siguientes frecuencias (aproximadas) de salida: 420 Hz, 209 Hz, 104 Hz, 52 Hz, 26 Hz, 13 Hz, 6.5 Hz, 1.6 Hz, 0.8 Hz y 0.4 Hz, Temporizadores de intervalos largos. (Ver leecién 16, paginas 183 a 187). Este tipo de circuitos utilizan uno o ms contadores de varias etapas, controlado por un oscilador maestro, para ionar retardos de tiempo muy precisos, desde unos pocos microsegundos hasta varios dias, inclusive, Ejemplos de temporizadores de este tipo son los chips ZNIO34E, 48418 y XR 2240. 334 Sintetizadores de frecuencia con PLL. (Ver leccién 18, piginas 218 a 221) Este tipo de estructuras utilizan un contador/divisor por N entre la salida del VCO y una entrada del comparador de fase para permitir el enganche del sistema con sefiales de baja frecuencia mientras producen una sefial de salida cuya frecuencia es N veces la de entrada. Son, propiamente, multiplicado- res de frecuencia, Disefio de un circuito de control para banda transportadora de cajas. (Ver leccién 21, péginas 270 y 271). Este circuito, desarrollado alrededor de un con- tudor asincrénico de tes etapas (MOD-£) con fi flops IK, supervisa el paso de cajas en una finea ‘de produccién y dirige automticamemte, cada ocho cajas, una de ellas (la dltima) al drea de control de calidad, Circuito de control de solenoides. (Ver leccién 21, paginas 273 a 277). Este circuito, desarrollado alrededor de un contador sincrénico de dos etapas con flip-flops D, controla la energizacion de dos solenoids (Ay B) de un proceso de acuerdo al siguiente algoritmo: inicialmente, A y B estén desactivados. Con el primer pulso se activa B, con el segundo se activa también A, con el tercero se desactiva B y con el cuarto se desactiva A y se activa B, reinicigndose la secuencia Disefio del circuito de control de un sistema aplicador de goma. (Wer lecci6n 21, paginas 280 a 285). Este circuito, desarrollado alrededor de un contador sincrénico de tres etapas con flip-flops J-K, controla una linea de produccién de bolsas de papel de acuerdo al siguiente algoritmo: cada vez que entra una bolsa, el contador deja pasar tres pulsos y acciona, durante el cuarto y quinto pulso, el electroi- min de apertura del depdsito de goma. Los pulsos son suministrados por un decodificador o interruptor éptico ranurado, sincronizado con el motor de la banda transportadora de las bolsas. La presencia de las bolsas es detectada por un sensor de proximidad. En esta aplicacién se discute todo el proceso de disefio del sistema de control y su realizacién préctica. Sistema sincrénico de transmisién de datos con memoria. (Ver leccién 22, paginas 297 y 298) Este circuito recibe una palabra de 8 bits en paralelo, sobre 8 Iineas de entrada, y la transmite en se-rie, bit por bit, a un receptor remoto, sobre una sola nea. Utiliza un MUX 74LS181 como transmisor y un registro direccionable 74L$259 como receptor. La sincronizacién del transmisor con el receptor la establecen un contador 74L$93, un reloj $55 y unas pocas compuertas de interconexién, Para minimizar la posibilidad de almacenar datos erréneos durante el tiempo de propagacién del contador, es conveniente garantizar que el registro per- manezca inhibido mientras las salidas del contador cambian de estado. Una solucién a este problema es sustimir el 74LS93 por un contador sincrénico 74LS193 y/o habilitar el 74LS259 mediante un monoest Ruleta digital. (Ver proyecto central N° 5, paginas 29 a 32). Este circuito utiliza un contador asincrénico de 5 tapas (MOD-32) con flip-flops J-K y_ salidas decodificadas para_iluminar secuencialmente 32 LED dispuestos en forma de circulo y dejar un LED iluminado al azar después de unos pocos segundos de liberar el botén de arranque. La decodificacién de los 32 estados binarios posibles la proporcionan os circnitos integrados 74LS15. Metrénomo de péndulo. (Ver proyecto central N* 6, paginas 33 a 36) Este circuito utiliza un contador reversible 40 29B, asociado a dos decodificadores andlogos 40 S1B, para desplazar ciclicamente, en ambas direc- ciones, 10 LED dispuestos en forma de arco y si- mularel movimiento de un péndulo mecénico. vez que este ‘péndulo’ llega a un extremo de su re- corrido, el citulto emite un sonido seco 0 golpe ‘que se utiliza para acompasar ritmos musicales. Secuenciador de luces. (Ver proyecto central N° 8, paginas 41 a 48). Este circuito, desarrollado alrededor de un contador asincrénico de dos etapas con flip-flops J-K y salidas decodificadas, ilumina secuencialmente cua- to lfmparas de potencia a través de una interface de optoacopladores y triacs. La velocidad de la secuencia la controla’un potenciémetro asociado al Circuito de reloj del sistema. Juego de luces de velocidad variable Delpin 17 do—p> teas) ‘CEKIT- Curso pritcode elearévicadgiual 335Temporizador digital Caetnosecto cesal N10, pagines 53a 56) Este circuito utiliza dos contadores 74191 sincro- nizados con la red publica de 60 Hz para producir intervalos de temporizacién muy precisos entre Oy 99 segundos, destinados al control de aparatos eléctricos 0 electrénicos de cualquier tipo. La du- rracién de la temporizacién y el inicio de 1a misma se establecen mediante infertuptores. Cuando trans- curre el tiempo programado, suena una alarma y se dispara un relé, Juego de luces de velocidad variable El circuito de la figura 514 ilumina cfclica y secuencialmente 16 LED (Di-Di6) en ambos sen- tidos, creando un efecto de luces muy interesante. Usiiza un reo} generador de pulss $85 (ICD), un contador binario reversible 74LS191 (IC2), un decodificador 74LS154 (IC3) y un latch 741800 (IC4), La velocidad de 1a secuencia la controla el potenciémetro R2, El contador recibe los pulsos provenientes del reloj y direcciona, a su vez, el decodificador. La salida de [atch controla la entrada U/D del contador determina la direceién de conteo. Cuando W/D-6, cl circuito cuenta en forma ascendente y los LED Di a Di6 se iluminan en ese orden. Cuando la cuenta lega a 1111, el farch aplica un 1 ala entrada U/D y se invierte la secuencia, EI mismo efecto se puede lograr con lémparas incandescentes o de otro tipo acoplando las salidas del decodificador a interfaces de potencia adecuadas (ver leccién 8). Observe que no se utilizan las entradas de prefijaciGn ni de carga del contador 74LS- 191. En la lecci6n 12 de este curso (paginas 148 y 149) se suministra informacién adicional sobre este proyecto. Divisores de frecuencia Una de las aplicaciones mas comunes de los contadores es la divisién o escalizacién de frecuencia. La mayorfa de sistemas digitales requieren més de una frecuencia para sincronizar sus operaciones internas pero no es préctico poser un generador separado para cada frecuencia. Normalmente, una sola frecuencia es generada por un oscilador maestro y las frecuencias restantes se obtienen dividiendo adecuadamente esa frecuen- Cia, Se requiere, por tanto, que la frecuencia inicial sea igual o més grande que la maxima frecuencia de- seada en el sistema, Dividiendo una frecuencia por un ntimero N se genera una nueva frecuencia cuyo period es N 336 veces mas largo que el periodo de la frecuencia origina. Esto €5, por cada N pulsos o ciclos de la frecuencia original, ocutre un solo pulso 0 ciclo de la nueva frecuencia. Esta divisin de frecuencia se realiza generalmente utilizando contadores. En la figura 515 se muestra un circuito que utiliza un contador binario de 12 etapas 4040B para dividir una frecuencia de entrada FIN por 2.6 una potencia de 2 menor o igual a 212 (4096). Por ejemplo, si la sefial de entrada proviene de un oscilador a cristal de 32768 Hz (el tipo mds comtinmente utilizado en relojes de pulsera), en la salida Quo (pin 14) se obtendra una sefial de 32768/1024=32 Hz. Divisi6n de frecuencia por N= 2" 40408 (16 pines, 12 etapas) Yop (av-18v) Four a1 (12) 02 (1/4) 93 (1/8) a4 (6) 5 (182) 6 (164) 7 28) 8 (256) a9 (1512) a0 (fr1024) a11 (172048) a2 (114096) Fig. 515 Cuando se desea obtener un factor de divisién de frecuencia entero, distinto de 2N, puede utilizarse un contador con’ salidas decodificadas, como se muestra en la figura 516, Este circuito, en particu- Jar, emplea un contador 74LS193 y un decodificador 74LS154 para proporcionar factores de divisin de frecuencia enteros desde 1 hasta 15. El factor de divisién de frecuencia N deseado se selecciona conectando la linea marcada "X" a la salida correspondiente del decodificador. Por ejemplo, para convertir el circuito en un divisor por 5, conecte la linea X a la salida Qs (pin 6) del 74LS 154, La sefial de salida, de frecuencia f'5, se obtic- ne en cualquiera de las salidas Qo, Qu, Q2, Q3.6En la figura 517 se muestra una versién del circuito anterior que cuenta N pulsos y luego se detiene automticamente. La longitud del conteo se selecciona conectando la linea Xa la salida Q correspondiente. Por ejemplo, para contar hasta 11 pulsos, co necte X a la salida on (pin 13) del decodificador. El conteo se inicia pulsando el botén de reset (S1). ‘Cuando éste finaliza, se ilumina el LED. Un caso interesante de divisién de frecuencia se presenta cuando se desea obtener un factor N que no es entero, En la figura 518 se ilustra un método general para este propésito, El sistema utiliza dos contadores: uno de médulo k y otro de médulo m . El primer contador controla el segundo a través de una compuerta NAND. La frecuencia de salida (FOUT) se relaciona con la frecuencia de entrada (FIN) mediante la siguiente ‘férmula: Four 1 _(k-1) 4 Fin En esta expresion, N es el factor de divisién de frecuencia deseado, k es el médulo o nimero de estados del primer contador y m es el médulo del segundo contador. Por ejemplo, si FIN=3.579545 Miz, m=13 y k=51, se obtiene una sefial de salida de 270 KHz, es decir, el circuito divide la frecuencia de la sefial de entrada por 13.26, aproximada- mente. El valor de m siempre se elige igual a la parte entera (13) del factor de division N deseado (13.26, en este caso). Ladivisién de frecuencia se utiliza, entre otras co- sas, para generar miisica electrénica. El sonido que se produce por instrumentos musicales diferentes varia porque cada instramento tiene una frecuencia fundamental y diferentes arménicos. Division de frecuencia por N no entero FOUT:: Frecuencia de salida CERI. Curso prictico de electronica digital 337Alarma temporizada periédica Una sefial periédica de alarma tiene muchas aplicaciones en la vida diaria, por ejemplo, despertado- res, indicadores de nivel de Iiquidos, ayudas de memoria, indicadores de limite, timbres, etc. El circuito de ia figura 519, basado en el contador binario de 14 etapas 40608, resulta muy adecuado pa- a este propésito, ‘Alarma temporizada periédica La alarma comienza a operar tan pronto el 40 60B recibe un nivel bajo en su entrada de reset (pin 12). Esto sucede cuando la entrada de control (IN) se hace alta. El circuito cuenta los pulsos ge- nerados Ep el oscilador interno durante ~30 segundos. Al cabo de este tiempo, la salida Quo 15) se hace alta y la sefial nible en la Q4 (pin 7) se transfiere ala base del transistor Tr]. Este tiltimo conectaré y desconectard ritmica- mente el zumbador BZ a una frecuencia de =1 Hz durante 4 ‘Al cabo de este tiempo, la salida Q7 (pin 6) del 4060B se hace alta, provo- ‘cando que la entrada de reset (pin 12) de este ultimo reciba un alto y todas sus salidas se hagan bajas (0's). Si la enirada de control (IN) esté ain en bajo, el proceso se repite. De lo contrario, la alar- ‘ma permanece en reposo, Conexién en cascada de contadores 7ALS193 Las salidas CARRY y BORROW del 74LS193 son muy titles cuando se conectan dos 0 més de estas unidades en cascada, Los pulsos suministrados por estas lineas actian, respectivamente, como sefiales de reloj de las entradas CLK UP y CLK DOWN de la etapa siguiente. En la figura 520 se ilustra este concepto para el caso de un contador up! down de 8 bits construido con dos circuitos integrados 74LS193, 338 Contadores 74LS193 en cascada Q8a7Q605 asasazar +8v 99° ¢ ann. Entrada Pi_Pa: Entradas de prefiiacién CLK Down ee 1.08: Salidas Fig. 529} Contador de médulo variable con 74LS193 La caracteristica de prefijacién asincrénica permite utilizar directamente el'74LS193 como contador de médulo variable, programando 1a longitud de Ia cuenta con e! dato situado en las entradas de Prefijacion y sin tener que recurrir a circuiterfa 16- gica adicional. En la figura 521 se ilustra este concepto para el caso de un contador MOD-11 descendente obtenido con un 74.8193. Contador MOD-11 con _74LS193 Observe que la salida BORROW esté conectada a Jn entrada LOAD y que el estado de ls entradas de prefijacién es PaP3P2P1=1011 (11). Cada vez que Ja cuenta Hega a 0000, 1a salida BORROW se hace baja, activa la linea LOAD y las salidas del contador se cargan con el dato de entrada. Por tanto, el circuito cuenta ciclicamente entre 1011 y 0000. Por cada 11 pulsos de reloj se produce uno de borrow.RPETU Tn ee ce Construccién del médulo 5: Temporizador programable. Primera parte En esta actividad iniciaremos la construcciGn del médulo 5 de nuestro entrenador digital presentando el diagrama esquemitico, el trazado del circuito impreso y Ia guia de componentes del mismo (figura ‘A3]) @ instalando en Ia tarjeta de circuito impreso EDM-5 correspondiente las resistencias R1 y R2. El circuito es, esencialmente, un temporizador desarrollado alrededor del popular timer 555 tra- bajando como one-shot 0 monoestable. La teoria general de este tipo de circuitos ya fue explicada en Ia lecciones 14 y 16. El siguiente es un resumen de 1a funcién de cada componente: ICL (Circuito integrado $55). Es el coraz6n del mio. Contiene toda la circuiterfa andloga y 16- 4 WV evs) gica necesaria para la generacién de intervalos precisos de tiempo: o , divisores de voltaje, un flip-flop, un transistor de descarga, etc. PL (potenciémetro de 1 MQ), Re (resistencia de 10 KQ) y Cx (condensador de 10 F/16V, removi- ble). tes de te én, Determinan la Guraci6n del pulso de salida una vez recibida la orden de disparo. RI (resistencia de 1 KQ) y Si (pulsador normalmente abierto). Componentes de disparo. RI mantiene la entrada del comparador de disparo (TRG, in 2 del $85) normalmentc. inactiva (alta) y SI inicial el ciclo de temporiziacién, C1 (condensador de 0.01 UF), Evita que el tem- izador se dispare erréticamente por pulsos de tuido, No interviene en la determinacién del perfodo de temporizaci6n pero lo afecta indirectamente. El médulo se alimenta con cualquier tensién entre, 3V y 15V aplicada a los pines #1 (+V) y #2 (GND). El pulso de salida se obtiene en el pin #3 (OUT). Materiales y herramientas necesarios 1 tarjeta de circuito impreso EDM-S. 1 resistencia de 1 KQ, 1/4 W. Ri. L resistencia de 10 KQ, 1/4 W. R2. Herramientas: cautin, soldadura, cortafrios, pinzas. Paso 1. Tome la resistencia de 1 KQ (Ri) € instélela'y suéldela en la tarjeta de circuito impreso EDM-5, como se indica en la figura A32. Identi- fique Ri por el oddigo de colores "café, negro, ro- Jo, dorado” impreso sobre su cuerpo. Al terminar, Corte el alambre sobrante y consérvelo, Paso 2. Tome la resistencia de 10 KO (R2) instdlela y suéldela en la tarjeta de circuito im EDM-5, como se indica en la figura A32. Identi- fique R2 por el cédigo de colores “café, negro, naranja, dorado" impreso sobre su cuerpo. Al terminar, corte el alambre sobrante y consérveio. CEKIT. Curso préctico de electronica digital 339e Leccién 25 Contadores BCD + Introduccion + El sistema de codificacién BCD + Cémo opera un contador BCD. Conceptos generales + Contadores BCD integrados. + CIRCUITOS DE APLICACION + Actividad préctica N® 22 Introduccién Aunque, como hemos visto, los contadores binarios son extremadamente titiles en la practica, existen muchas situaciones donde es deseable contar utilizando una representacién decimal. La razén es muy sencilla: los seres humanos utilizamos el sistema de numeracién decimal para contar y nos senti- mos més cémodos con este sistema que con el binario, Debido a que los sistemas digitales utilizan inter- namente el sistema binario para representar cantidades pero el hombre prefiere utilizar el sistema decimal para leer y escribir informacién, se han desarrollado varios c6digos binarios especiales para facilitar esta comunicacién hombre-méquina. El mis popular de estos cédigos es el BCD. Los contadores BCD, como su nombre lo indica, cuentan pulsos en BCD (Binary-Coded-Deci- mal: decimal codificado en binario), un cédigo binario en el cual los digitos decimales del 0 al 9 se representan mediante patrones binarios de 4 bits. Los contadores BCD se utilizan siempre que deben vi- sualizarse 0 manejarse datos en forma decimal. Los contadores BCD que estudiaremos en esta leceién son, en realidad, contadores binarios de 4 bits en los cuales la secuencia natural de conteo se ha alterado, mediante compuertas l6gicas, para pro- orcionar tinicamente diez estados, desde 0000 (0) asta 1001 (9). Cuando la cuenta llega a 9, retorna automdticamente a 0 en el siguiente pulso. En otras, palabras, son contadores de médulo 10. Los contadores BCD se rigen bajo la misma teoria general explicada para los contadores binarios. Existen contadores BCD sincrénicos y asincrén cos, ascendentes y descendentes, lineales y reali- mentados, prefijables, conectables en cascada, etc., y sus salidas se pueden decodificar fécilmente para proporcionar una lectura decimal directa, En esta lecci6n estudiaremos inicialmente el sistema de codificacién BCD para formalizar concep- 340 tos, analizaremos como opera un contador BCD en términos generales y describiremos varios contadores de. est tipo disponibles como cireuitos inte grados TTL y CMOS. Para finalizar, presentaremos varios circuitos tipicos de aplicacién. En la préxima leccién conoceremos algunos contadores BCD especiales, incluyendo el popular circuito 4553B (6 MC14553B), utilizado en varios de los proyectos centrales de este curso, y otros igualmente avanzados. Los contadores BCD se denominan también contadores de décadas, El sistema de codificacién BCD Estrictamente hablando, el BCD no es un siste- ‘ma numérico como lo son el binario o el decimal (ver leccién 24, paginas 310 y 311). Se trata, mas bien, de un sistema de representacién intermedio que resulta muy conveniente para convertir infor- macién binaria en decimal o viceversa, La tabla de Ja figura 522 resume la equivalencia entre digitos decimales y cédigos BCD. Cédigo BCD Como puede verse, el BCD utiliza los diez pri- ‘meros niimeros binarios de 4 bits para representar os nimeros decimales entre 0 y 9. Los cédigos 1010, 1011, 1100, 1101, 1110 y LLL, corres- idientes a los niimeros decimales 10, 11, 12, 13, 4y 15, respectivamente, no se utilizan y son inv: lidos en este sistema. Para representar un nimero mayor de 9 en BCD, cada digito decimal se reemplaza por su c6di- go de 4 bits correspondiente. Consideremos, porejemplo, el caso del ntimero 4975. El equivalente BCD de esta cifra se forma reemplazando el 4 por 0100, el 9 por 1001, el 7 por OLLI y el 5 por 0101. Por tanto: 4975yp = 0100 1001 O111 1001 cp Tenga presente que el resultado obtenido (0100 1001 0111 1001) no es el equivalente binario del niimero decimal 4975 como tal sino el de cada digito considerado en forma independiente. En con- taste, el equivalente binario de 4975 es 100110 1101111, como usted mismo puede comprobarlo utilizando el método de conversién explicado en la leceién 24. Cémo opera un contador BCD. Conceptos generales En la figura 523 se muestran el circuito légico y el diagrama de temporizacién de un contador BCD asincrdnico realizado con flipflops I-K y dispara- ble por flancos de bajada. Observe que los tres primeros flip-flops estan conectados en cascada como en un contador binario estindar. Sin embargo, el ‘iltimo flip-flop tiene su entrada de reloj conectadia a Ia salida Q del primero. Note también que Ja sefial que controla la entrada J de FF4 la suministra una compuerta NAND, Ia cual monitorea las salidas de los flip-flops FF2 y FF3. Observe, asf mismo, que la salida Q de FF4 se realimenta a la entrada J de FF2. Como resultado de estas interconexiones, el circuito posee tinicamente 10 estados, en lugar de los 16 de un contador binario. Como se puede observar en el diagrama de tem- porizacién de Ia figura 523(b), el cieuito cuenta ciclicamente entre 6000 (0) y 1001 (9), siguiendo una secuencia normal, Cuando se recibe el décimo pulso, el contador recicla a Oy se repite la misma secuencia, Para los 8 primeros estados, desde 0000 hasta O1L1, el circuito opera en form similar al contador binario de la figura 496 (pigina 312). Después del séptimo pulso, el estado de las se lidas DEBA ‘es OLIL y ta entrada J del flipsop FF4 recibe un alto, quedando habilitado para cambiar de estado (toggle) cuando ocurra el siguiente pulso de reloj. Al finalizar este tiltimo, el nuevo estado de salida es 1000 y la salida Q de FF4 es 0. Este 0 se realimenta a 1a entrada J del flip-flop FF2, evitando que este tiltimo se dispare la proxima vez que reciba un flanco de bajada procedente del jop FF1, Cuando ocurte el noveno pulso, FF1 ‘cambia de Oa 1 y el nuevo estado de las salidas es 1001, la maxima capacidad de comteo. Bajo esta condicién, la entrada J del flip-flop FF4 recibe un bajo, quedando habilitado para pasar a 0 (reset) cuando la salida de FF1 cambie de estado con el siguiente pulso de reloj. Cuando este tltimo ocurre, las salidas D y A pasan de 1 a 0 mientras las salidas B y C permanecen en 0. Como resultado, el contador retoma a su estado original (00 00) y se repite la misma secuencia. Para realizar conteos superiores a 9, deben utilizarse contadotes BCD en cascada, como se muestra en al figura 524, Este circuito cuenta desde 000 hasta 999. El primer contador leva la cuenta de las unidades, el segundo la de las decenas y el tercero Inde las centenas. Conectando contadores adicionales a la cadena se obtienen longitudes de conteo de 9999, 99999, etc. Para leer el contenido del contador de tres décadas asf formado, observe los eddigos BCD de salida de cada bloque. Por ejemplo, si los codigos BCD de salida de los contadores de centenas, decenas y unidades son, en su orden; O111, 0001 y 1001, el valor de 1a ‘cuenta almacenada'es O11 0001 1001gcp =71510, es decir, el circuito ha re- gistrado 715 pulsos desde que se inicio el conteo. Contador BCD Entrada CEKIT- Curso pricico de elecrénica digital 341Contador BOD Del mismo modo como utilizamos contadores binarios para division de frecuencia, podemos tam- bign emplear contadores BCD para esa misma apli- cacién, El circuito de la figura 524, por ejemplo, produce factores de divisién de frecuencia de 10, 100 y 1000 en las salida de mifs alto orden (D) de los contadores de unidades, decenas y centenas, res- peetivamente, Contadores BCD integrados Aunque, como hemos visto, es posible cons- truir contadores BCD a partir de compuertas y flip- flops individuales © modificando contadores bina- ios ya existentes, se dispone, afortunadamente, de gran’ variedad de circuitos integrados diseiiados para operar como contadores BCD, dotados, en su mayoria, con caracteristicas especiales como clear, prefijacién, conteo ascendente/descendente, etc. La tabla de la figura 525 compara las caracteristicas més notables de algunos contadores BCD TTL y CMOS comunes. En la figura 526 se muestran los diagramas funcionales de estos chips . Las Iineas de control estén mareadas con su nivel de actividad. Una burbuja (0) 0 una barra (-) indica que Ja Tinea es activa en bajo. En todos los casos, con excepeién del 4017B, las salidas de conteo son Q4, Q3, Q2 y QI y las entradas de prefijacién son P4, P3, P2 y Pi. La carga Contadores BCD TTL y CMOS comunes Roferoncia | N’de | Tipo |Modode | Reset | Modo | Habili- |Conteo| Expan- Fre- pines. disparo carga | tacion dible | cuencia Notas o 2) o@ | oe] @ (4) ® @) 40178 16 | $ t AH No Sil Up si 5.0 40298 % | 8 ‘ No ak | sit | uB | si 9 401608 6 5 ‘ at | sit | sik | up si 14 74€160 18 s ‘ A st | sid | Up si as 401628 16 5 ‘ sc | st | sid | up si 14 74ci62 16 e |. | gc | st | sid | Up si as 74162 18 8 ‘ st | st | sin | up si 2% ‘74LS162 fe eed SL SL SiH Up si 25 401928 w | s |) AH | OAL No uD Si 125 7aci92 18 8 ' AH | AL | No vo | si 10 74192 18 s { AW | AL | No wo | si 30 ‘7ALS192 16 s t AH AL No. ud Si 30, 45108 18 s | 4 ad | SH | sic | ud | si 40 45108 we) os | 44 AH | No SiH | Up si 8 7490 “| oA ' AH | No Ne Up si 32 7ac80 “4 A ' AH | No No Up si 5 74LS90 “4 A ' AH | No No Up si 32 7418290 4 A ‘ AH | No No Up si 2 74LS390 18 A ' AH | No No Up si 20 7418190 8 s t N au | sit | bo] si 20 NoTAS: (1), AeAsinorénica(e); S=Siner6nico(a) {@). }e=Porllancos Ge subs: Par ancos de bajada. {@). L+ Activa) en bajo (0): He activo(a) en alto 1) @), Up-Ascendenta: UD=Ascondentoidosconderte {G), Con salidas de expansién que pormiten la conexién en cascada con uridades similares. (6): Maxima frecuencia de operacion en MHz (valores tpica). oe 342Contadores BCD, TTL y CMOS comunes. Diagramas funcionales 40178 40208 ©) 40160B-40162B - 740160 3-48V 740162 - 74162-74L5162 Sanyin, Bb ud uk LOAD Pt 2 P3 Pa ) 401928-740192 ‘74102-74LS102 ©) 45108 #) 7aLs190 BV6315V Lap, +38V Loan; sV6315V LOAD Pt Pa Sas Pi P2 P3 Pa cLKUP Lk DOWN’ MAXIMIN Ripple CLK Fig. 526 CEKIT. Curso préctico de elec nica digital 343. puede ser sincrSnica o asinerénica y se habilita apli- Cando el nivel 16gico adecuado a Ta entrada LOAD del contador. Qi y P4 corresponden al bit mds significativo y Qi y Pi al menos significativo. El 4017B suministra la cuenta BCD de los pulsos de entrada en 10 salidas decodificadas activas altas, desde QO hasta Q9, cada una asociada a un estado particular de la cuenta. Por ejemplo, para el tercer pulso, se activa la linea Q3 (pin 7), para el sexto la Salida’ Q6, ete. Los contadores con esta caracteristica se denominan Johnson o de anillo y se estudian en detalle en la leccién 26. En este mismo chip, el conteo de los pulsos se inhibe cuando se aplica’ un alto al pin 13 (E). Un alto en el pin 15 (RESET) cancela la cuenta en curso y,activa la salida Qo (pin 3). La salida CARRY (pin 12) realiza un ciclo completo por cada 10 ciclos de la sefial de entrada, El 4029B opera como contador binario cuando la entrada B/D (pin 9) es alta y BCD cuando es baja. El conteo se realiza en sentido ascendente cuando Ia entrada U/D (pin 10) es alta y descendente cuando es baja. La salida CARRY (pin 7) suministra un pulso negativo cuando se aleanza la cuenta maxima (1001) en un conteo ascendente 0 minima (0000) en un conteo descendente. El conteo se inhibe euando la entrada CARRY (pin 5) es alta. Las lineas CARRY IN y CARRY OUT del 45 10B operan de forma andloga. En cl 40160B y similares (figura 526-c), la salida CARRY (pin 15) su- mist vn polio, posiivo cuando se aleanza la cuenta méxima (1001). El conteo se inhibe cuando cualquiera de las entradas PE (pin 7) 0 TE (pin 10), ‘oambas, es baja (0). En el 40192B y similares (Ggura 526-4), existen dos entradas dé reloj independientes, una para cada modo de conteo. Especiticamente, CLK UP (pin 5) se utiliza para conteo ascendente y CLK DOWN (pin 4) para conteo descendente. La entrada no utilizada debe mantenerse alta. En estos mismos chips, se produce un pulso negativo de sobreflujo en la’ salida CARRY (pin 12) cuando se alcanza la cuenta maxima (1001) en un conteo_ascendente o de bajo flujo en la salida BORROW (pin 13) cuando se alcanza la cuenta mi rnima (0000) en un conteo descendente, El 4518B contiene dos contadores BCD independientes en una misma cépsula, Las entradas CLK (pin 1) y E (pin 2) son intercambiables. Cuan- do E=1, CLK acta como entrada de reloj y el dispositive responde a flancos de subida, “Cuando CLK=0, E actia como entrada de reloj y el dispo- 344 sitivo responde a flancos de bajada, Bajo cualquier otra circunstancia, se inhibe el conteo. El 74LS90 y similares (figura 526-g) son contadores biquinarios. Esto significa que pueden operar como divisores por 2, 5.6 10. En la figura $27 se muestra el circuito l6gico de este chip. Para utili 2arlo como contador BCD 0 divisor por 108 salida QA (pin 12) debe conectarse a la entrada B (pin 1), Los pulsos se aplican a la entrada A (pin 14) Circuito integrado 74LS90 rar) R92) 7 ao a En este mismo contador, las salidas se inicializan en 0000 (clear) cuando las entradas ROI (pin 2) y Ro2 (pin 3) son ambas altas y cualquiera de las entradas R91 (pin 6) 6 R92 (pin’7) es baja y se inicializan en 1001 (prefijacién a 9) cuando R91 y R92 son ambas altas, sin importar el estado de las entradas Rot y R02. Bajo cualquier otra circunstancia, el circuito cuenta en forma normal, El 741.8290 es funcionalmente idéntico al 74 1.890 pero riene una disibueién de pines die: rente. El 74L8390 es la versiGn dual del 74LS 90, es decir, contiene dos contadores BCD independientes en una misma cépsula, El 74L$190 operaen forma idéntica al 74LS191 (ver leccién 24, paginas 328 y 329), excepto que cuenta en BCD. CIRCUITOS DE APLICACION Se presentan a continuacién algunos circuitos précticos que utilizan contadores BCD como divisores de frecuencia o, simplemente, para contar un niimero de pulsos de’ entrada, Relacionaremos inicialmente variasaplicacionesimportantesdiscutidas en lecciones y proyectos anteriores y describiremos posteriormerite otros circuitos titiles, Més aplicaciones en lecciones futuras.. Unidad fotoeléctrica de conteo decimal (Ver leccién 10, paginas 131, 132) Desarrollado alrededor del contador 7490, este circuito visuatiza en un display el nimero de veces que un objeto se interpone entre una fuente de un sensor 6ptico (LDR). La conversin de cédigos BCD a cédigos de siete segmentos Ia realiza un de- sadifiradar 4487. Acoust puma conta: personas animales, objetos en movimiento, etc, Facilmente expandible a cualquier longitud de conteo Kit contador de pulsos CEKIT K20 (Wer leccién 16, paginas 178, 179) El Ait CEKIT K20 deserito en esta aplicacién es luna compacta y econémica unidad de conteo decimal de pulsos. con contador 74LS90, decodificador 74L847, display de siete segmentos, botén de reset y resistencias de limitacién, La longitud de conteo se puede extender a cualquier niimero de df gitos conectando varios kits K20 en cascada, Sintetizador de frecuencia con PLL (Wer leccign 18, pagina 223) Este circuito, desarrollado alrededor del PLL 4046B, utiliza un contador 4017B como divisor de frecuencia entre la salida del VCO y la entrada del comparador de fase. El circuito multiplica la frecuencia de la sefial de entrada por 2, 3, 4, etc., dependiendo del modo de conexidn del contador. Entrenador digital TTL (Ver proyecto central N® 3, paginas 13 2 20) Este titi] sistema de prueba incluye, entre otros gircuitos, dos unidades contadoras de’ pulsos con 7490, 7447 y displays, las cuales pueden operar individualmente como contadores de a9 0 conjun- tamente como un contador de 00 a 99. Los dos contadores comparten un mismo botén de reset y son compatibles con circuiterfa TTL. Temporizador digital programable (Ver proyecto central N? 10, paginas 53 a 56) Este circuito proporciona intervalos de tempo- rizacién desde 00 hasta 99 segundos, destinados al control de aparatos eléctricos 6 electrénicos. La base de tiempo del sistema utiliza un divisor de frecuencia por 60, formado por dos contadores 74LS 90 conectados en cascada, para obtener pulsos de 1 Hza partir de una sefal de 60 Hz derivada de la red piiblica de 110 VAC. Divisor de frecuencia programable En la figura $28 se ilustra la forma de conectar dos contadores 4017B (ICI ¢ 1C2) en cascada para Divisor de frecuencia programable Vp (3-15) 8 47 Ka Fig. 520 || CEKIT- Curso prictico de elecirinica digital 345obtener un divisor de frecuencia por N, programable desde 2 hasta 17. La longitud de conteo se programa conectando ei punto X a la correspondiente salida del circuito, Supongamos, por ejemplo, que X esta conee- tado a la salida "13" con el fin de programar el circuito como divisor por 13. La sefial resultante, de frecuencia f/13, puede obtenerse de cualquiera de las salidas "0" hasta "12". El primer pulso activa la salida QI de ICI, el segundo la salida Qo asf sucesivamente, haciendo secuencialmente alias las salidas "1" hasta "8" det circuito, Cuando Ia salida Q9 (pin 11) de ICI se activa, la salida "9" del circuito se hace alta debido a que Ja otra entrada de la compuerta N1 esta recibiendo un alto procedente de la salida Qo de IC2. Al mismo tiempo, este tiltimo se habilita ¢ ICL se inhibe, Cuando ocurre el siguiente pulso, la salida Qo de IC2 se hace baja y la Salida Qi del mismo se fia- ce alta. Por tanto, la salida "9" se hace baja y la salida "10" se hace’alta, Con el siguiente pulso se activa Ja salida "11" y asi sucesivamente. Cuando se activa la salida "13", el contador ICI se borra y la sélida "0" se hace alta, Al mismo tiempo, la salida Q de ICI de hace baja, borrando el contador IC2, El proceso se repite con el siguiente pulso, Es decir, el circuito cuenta 13 pulsos y recicla. Convertidor de cédigos binarios a cédigos BCD Debido a que el BCD no es un sistema numé- rico, no puede serutilizado para realizar directamente cdlculos aritméticos. En su lugar, se le utiliza como un paso intermedio en la conversidn de infor- macién binaria a decimal. Para ilustrar este concep- to, suponge, por ejemplo, que usted entra los nme ros 475 y 384 en una calculadora con el fin de ‘sumarlos. Inicialmente, la circuiter‘a de interface de la calculadora convierte estos niimeros. suministrados desde el teclado en sus equivalentes binarios, es decir en 11011011 (475) y 101011100" (384), respectivamente, A continuacién, la circuiteria de adicién los suma, produciendo el niimero binario 1100110111 (859). Para visualizar este resultado (859) en 1a pantalla, es necesario convertir el niimero binario otiginal en su equivalente BCD y, a continuacién, cada cédigo BCD en su digito decimal correspondiente. Esta tltima funcién la lleva a cabo un decodificador de BCD a siete segmentos, como los estudiados en laleccién 10. 345 La conversién de binario a BCD se puede realizar utilizando un circuito como el mostrado en la figura 529, basado en un contador binario de 8 bits descendente prefijable y un contador BCD de tres décadas ascendente. El niimero binario a convertir se carga en el contador binario activando la linea de inicializacin (LOAD). Esta tltima actia también ‘como linea de reser del contador BCD. Convertidor de cédigos binarlos a BCD Cuando se da la orden de arranque (START), el flip-flop FFI habilita la compuerta G1 y el contador BCD comienza a contar los pulsos en forma as- ‘cendente desde 0 mientras ¢l binario la hace en forma descendente desde el nimero cargado. Cuando Ja cuenta de este iiltimo llega a 0, el niimero de pulsos registrados por el contador’ BCD es el equivalente BCD del mimero binario otiginal. Observe que la cuenta se suspende en este instante porque, cuando todas las salidas del contador binario son 0, la compuerta G2 recibe un 1 en todas sus entradas y aplica un 0 a la entrada R (reset) del flip-flop FF1. Como resultado, el 0 en la salida Q de este iiltimo inhibe la compuerta G1 y los contadores dejan de recibir pulsos. Contador de eventos de dos digitos El circuito de Ia figura 530 visualiza en dos displays de siete segmentos el nimero de pulsos que ingresan a la linea de entrada (VIN). Utiliza un contador de dos décadas formado por dos contadores BCD asincrénicos 74L$90 conectados en cascada CI e 1C2), un registro tri-state de Sbits T4LS374(IC4), dos decodificadores 74L$47 (ICS © 1C6) y dos compuertas NAND 74LS00 (IC3). Los contadores IC1 IC2 contabilizan, en su orden, en cédigo BCD, las decenas y las unidades. La cuenta se transfiere al registro 1C4 cuando 1a entrada de reloj de este tltimo (pin 11) recibe un nivel alto y se decodifica mediante IC5 e 1C6 para que el display la presente en forma decimal. Al pulsar $1 (botdn de reset), el conteo de pulsos se cancela y en los displays se lee el ntimero 00. Las compuertas IC3-a ¢ IC3-b retardan algunos nanosegundos el pulso de rele} el 74L$374 con el fin de permitir que las salidas de los contadores 74L$90 se estabilicen antes de ser muestreadas, Si Ja linea OC (ousput control, pin 1) se hace alta, las salidas del registro adoptan el estado de alta impedancia y no se visualiza la cuenta en los displays, pero esta sigue actualizada en el registro, Si el 74L8374_ se. sustituye por su versién ferrocléctrica (74CF374, ver paginas 299 y 300), y se suspende el voltaje de alimentaciéa, el registro retendré el resultado de la iltima cuenta por tiempo indefinido, hasta que se restaure el suministro de potencia. En’este sentido, el circuito proporciona la misma funcién de permanencia de la cuenta que provee un contador electromecénico de solenoide. Contador de eventos de dos digitos i Construccin del médulo $: Temporizador programable. Parte 2. Continuando con el ensamble del médulo 5 de nuestro entrenador digital CMOS/TTL, en esta actividad instalaremos en la tarjeta de circuito impreso del mismo, los condensadores C1 (0.01 yF) y Cx (10 UF). Como vimos en la primera parte (pagina 339) Cl es fijo y acta como filtro de ruido mien- tas que Cx es intercambiable, lo cual permite obtener rangos de temporizacién de diverso orden, Materiales y herramientas necesarios. 1 tarjeta de circuito impreso ED Médulo 5. 1 condensador cerdmico de 0.01 UF. C1. 1 condensador electrolitico de 10 UE/I6V. Cx. Herramientas: cautin, soldadura, cortafrios, pinzas, Procedimiento Paso 1, Tome el condensador de 0.01 uF (Cl) & instélelo y suéldelo en la tarjeta del circuito impreso EDM-S, como se indica en la figura A33, Para su identificacién, el cuerpo de este condensador puede estar marcado como "0.01", "01" 6 "103Z". En esta titima notacién, el 3 indica que se deben agre- gar tres ceros a las dos primeras cifras para obtener el valor del condensador en. picofaradios (pF). En este caso, "103" significa 10000 pF = 0.01 uF. Paso 2, Tome el condensador de 10 wF (Cl) pero no Io instale ain en la tarjeta. Consérvelo en un sitio seguro hasta la préxima actividad, donde le indicaremos como insertarlo en la misma base de 14 pines que aloja el cireuito integrado 555 (ICI). Fig. A33 CEKIT- Curso préctico de eleewénica digital 347Leccién 26 Contadores especiales + Introduccién + Contadores con salidas decodificadas 0 Johnson. El circuito integrado 4022B. * Divisores por N programables. El CI 4018B. + Contadores descendentes programables o PDC. Los circuitos integrados 4522B y 4526B. + Contadores con salidas BCD miltiplexadas. EL circuito integrado 4553B 6 MC14453B. * Contadores con salidas multiplexadas de siete segmentos. El circuito integrado 74C925. * Codificadores de barrido secuencial. El circuito integrado 74C922. Introduccién En esta leccién se describen algunos contadores MST avanzados los cuales, por sus caracteristicas tnicas, merecen un tratamiento especial. Alzunos, como ios codificadores de barrido secuencial y los contadores con salidas multiplexadas son sistemas digitales completos que, ademdsde contadores, utilizan también registros, decodificadores, selectores de datos y otras funciones. Otros, como los contadores con salidas decodificadas 0 Johnson, los divisores de frecuencia programables y los contadores descendentes programables 0 PDCs son casos especiales de los contadores estudiados en las lecciones 24 y 25. Este estudio concluye, pero no agota, el tema de los contadores digitales: los encontraremos frecuen- temente en el resto de este curso. Contadores con salidas decodificadas 0 Johnson. El circuito integrado 4022B Los contadores con salidas decodificadas, tam- bién Iamados contadores Johnson 0 de ‘anillo caminante, son contadores sincrénicos que sumi- nistran a cuenta de los pulsos en un cierto nimero de salidas decodificadas, cada una asociada a un c6- digo (binario, BCD o de otro tipo) particular. Su estructura es similar a la de un registro de desplazamiento (ver leccién 23). Los contadores Johnson se basan en la naturaleza programable de los flip-flops D y JK. Se utilizan principalmente coma secuenciadores de eventos y Givisores de frecuencia y su opercia” esta précticamente libre de glitches. En la figura 531, por ejemplo, se muestra el circuito de un contador Johnson divisor por 3 de dos etapas. 348 Contador Johnson de dos etapas Para comprender la operacién de este circuite, recuerde que, en un flip-flop JK, la “instruccién* JK=01 impone un 1 en la salida del flip-flop con cl siguiente pulso de reloj y la instruccién JK=10 impone un 0. As{ mismo, la instruccién TK=11 provoca un cambio de esiado (toggle) y la ins- truccién JK=00 no ocasiona cambio alguno. Al comenzar el proceso, Q2=Qi=0. Por tanto, JK=O1 para FF2 y JK=11 para FFI. Después dei mer pulso, Q2QI=01. Por tanto, IK=10 para F2 y JK=11 para FF1. Después del segundo pul- $0, Q2Q1=10, Por tanto, JK=01 para y JK=01 ‘para FFI. Después del tercer_pulso, y ¢l circuito retoma a las condiciones iniciales, El’proceso se repite indefinidamente. Como puede verse, todos los flip-flops se dis- paran al mismo tiempo pero la respuesta de una eta- paa la sefial de reloj depende del estado de las otras etapas. Con cada pulso de reloj, solamente una salida cambia de estado. Esta caracteristica los hace muy iitiles como divisores de frecuencia. Ejemplos de contadores Johnson son los circuitos integrados 4017B (ver leccién 25) y 4022B. En la figura 532 se muestra la distribucién funcional de pines del 4022B, un contador Johnson de 4 etapas con 8 salidas decodificadas (Q0-Q7) activas en alto, una entrada de reloj (CLK) sensible a flancos de subida,tina entrada habilitadora de reloj (B) activa en bajo, una entrada de reset (pin 15) activa en alto y una salida de carry (pin 12). Los pines de alimentacién son VDD (16) y GND (8). La salida CARRY realiza un ciclo completo or cada 8 pulsos de entrada, siendo alta durante los primeros 4 estados (0, 1, 3, 3) y baja duramte los 4Circuito integrado 4022B Habiltador de 1010) Rela) Pines no conectados estados restantes (4, 5, 6, 7). Se utiliza para conectar unidades 4022B en cascada. En cada instante, s6lo una de las salidas Q es activa. Por ejemplo, para el quinto pulso, Qs (pin 4) se hace alta mien? tras las otras salidas permanecen bajas. Divisores de frecuencia programables. El circuito integrado 4018B El 4018B es un contador Johnson de 5 etapas prefijable que puede programarse como divisor por 2, 3, 4, 5, 6, 7, 8, 9 y 10. En la figura 533 se muestra la distribucidn de pines de este chip y se indica la forma de obtener cada uno de estos factores de division de frecuencia. La tensién de alimenta- cién (3V a 15V) se aplica entre los pines 16 (VDD) y 8 (Vss 0 GND). El dispositivo consta de cinco salidas de conteo (O1-Q5, pines 5,4, 6,11 y 13), cinco entradas de pre fijacién (P1-PS, pines 2, 3, 7, 9 y 12), una entrada de reloj (CLK, pin 14) sensible a flancos de subida, una entrada de inicializacién (RESET, pin 15) activa en alto, una entrada de carga (LOAD 0 PE, pin 10) activa en alto y una entrada de datos (DATA, pin 1). Esta tiltima se conecta directamente a una de las salidas Q cuando se utiliza el chip para dividir por factores pares (2, 4, 6, 8, 10) 0 a dos de ellas, a través de una compuerta AND, cuando se utiliza para dividir por factores impares (3, 5, 7, 9). Un ejemplo de aplicacién del 4018B como divisor de frecuencia programable es el tacdmetro digital des- tito en el proyecto central N? 13. Contadores descendentes programables » PDC. Circuitos integrados 4522B y 4526B Muchos de los contadores sinerdnicos reversi- bles, tanto binarios como BCD, estudiados en las lecciones anteriores son prefijables,es decir, se pue- Circuito integrado 4018B den programar para comenzar a contar a partir de un numero binario especifico, ya sea en sentido ascendente (up) 0 descendente (down). Se dispone tam- bign de contadores MST programables que son ex- clusivamente descendentes. CCEKIT. Curso prctco de electronica digital 349‘Contador descendente programable (PDC) Entradas de Prefiiacién Salidas BCD obinarias En la figura 534 se muestra la estructura general de un contador descendente programable 6 PDC (programmable down counter) de 4 bits. El dispo sitivo consta de 4 entradas de preset o prefijacién (PL-P4), 4 salidas BCD 0 binarias (Ql-Q4), una salida de borrow 0 cero ("Bo") que se activa cuando la cuenta pasa por 0000 y entradas de reloj (CLK), ‘carga (LOAD) y habilitacién (E). El contador se programa en la forma usual, es decir situando un nimero binario en las entradas de prefijacisn y activando Ia linea de carga. Las salidas cuentan hacia abajo con cada pulso de reloj y re- ciclan después de llegar a 0000. Los PDC pueden ser BCD 0 binarios. Los primeros se designan, abreviadamente, como PDDC (programmable deca: de down counter) y los segundos como PBDC. Una caracteristica Gnica de los PDC, que los dis- tingue de los contadores prefijables convencionales, esa programabilidad en cascada. Esta caracteristica pemnite utilizarlos como divisores de frecuencia programables por N, siendo N un mimero entero cual- guiera, Consideremos, por ejemplo,el cireuite dela igura 535, el cual utiliza wes PDDC en cascada. PDC's en cascada PaPaPory lea Contenas, El contador de unidades (IC1) esta programado para dividir por 3, el de decenas (IC2) para dividir por 6 y el de centenas (IC3) para dividir por 2. La telacién de divisién de frecuencia total es la suma de las relaciones individuales (200+60+3=263) y no el. producto (200x60x3=36000), como sucede cuando se utilizan contadores convencionales. Los PDC se pueden programar de varias formas, Los dos métodos mis comunes son la progra- macién electromecénica (por interruptores) y la pro- gramacién electrénica (por microprocesador o cir- Cuiterfa I6gica). Sus aplicaciones incluyen contadores descendentes de eventos, divisores de frecuencia y temporizadores, todos programables. La familia de PDCs més conocida es la formada por los circuitos integrados 4522B y 4526B. El primero cuenta en eédigo BCD (divisor por 10) y el Eeguno ip hace en cédigo binario estantar (divisor por 16). Como se observa en Ia figura 536, estos dispositivos tienen In misma distribucién de pines. Circuitos integrados 4522B y 4526B Reset maestro El 4522B y el 4526B poseen las mismas caracteristicas generales discutidas anteriormente, con Ia adicién de una entrada de reset (MR, pinto) y una entrada de realimentacién o feedback (CF, pit 13). La primera inicializa sincrénicamente todas las salidas (QI-Q4) en 0's y la segunda permite conectar dos o mds de estas unidades en cascada, Ambas Iineas son activas en alto,Cuando estos chips se utilizan solos, la linea CF debe conectarse a un nivel alto para habilitar la ope- racién de la salida de cero ("0", pin 12). Si no se requiere la funcién de reset, la’linea MR debe conectarse a un nivel bajo. La tensién de alimenta- cién (BV a 18V) se aplica entre los pines 16 (+V) y 8 (GND). Las entradas no utilizadas deben conectarse a0 6 1, segiin convenga. En la figura 537 se muestra la forma de conectar dos 4522B (6 4526B) en cascada para formar un divisor de frecuencia programable. Note que la salida cero "0" del contador MSD esté conectada a la entrada CF del LSD y las lineas MR y E (pin 4) es- tn conectadas a tierra. La relacién de divisi6n de frecuencia es la suma ponderada de las relaciones individuales. Divisor de frecuencia programable Por ejemplo, si se utlizan dos 4526B y los contadores LSD y MSD se cargan con los cédigos 1100 (12, en decimal) y 0101 (5), el factor de divi- sién de frecuencia resultante es N=5+16x12=197, Otros contadores descendentes programables populares son los circuitos integrados 40102B (BCD, de dos décadas) y 40103B (binario, de 8 bits) Contadores con salidas BCD multiplexadas. Ell circuito integrado 4553B. El 4553B 0 MC14553B es un contador CMOS BCD de tres décadas que incorpora, en una misma capsula de 16 pines, toda la circuiteria 1ogica necesaria para proporcionar conteos de pulsos desde 000 hasta 999. En la figura 538 se muestran Ia dis- ibucién de pines, el diagrama funcional y el diagrama de bloques correspondientes, EI circuito consta, bésicamente, de tres contadores BCD en cascada, cada uno asociado un registro de almacenamiento de 4 bits. Las salidas de on Entrada do pulsos Hablltador de registros Borrado maestro Inhibidor Circuito integrado 45538 o MC14553B a) Distribucién de pines VppDS3 OF MR CLK DIS LE A 1616 14 13 12 11 10 9 45538 (Mc14553B) 234 5 67 8 a Sore DS2DS1CIB CIA D C B GND ) Diagrama funcional 18V em Salidas ‘mutiplexadas codificadas: ‘en BCD 14.[]Indicator de OF et D ) Diagrama de bloques =P) hk. alesse age =F i Fig. 538 CEKIT- Curso prcico de elecirénica digital 354los tres registros alimentan un bloque selector de datos direccionado por un contador binario de médulo 3. El dispositivo incluye también una compuerta de habilitacion, un decodificador y un oscilador. La entrada de pulsos del circuito es la linea CLK (clock, pin 12) El conten se habilita aplicanda am bajo a la Ifnea de inhibicién DIS (disable, pin 11). La informaci6n de salida de los contadores'se trans fiere a los registros cuando la linea de habilitacién LE (atch enable, pin 10) es alta. La linea de sobreflujo OF (overflow, pin 14) se hace alta cuando la cuenta excede de 999, El selector de datos transfiere secuencialmente a las salidas DCBA (pines 5, 6, 7 y 9) los cédigos BCD almacenados en los registros de unidades, decenas y centenas, dependiendo del estado del contador binario y a la velocidad impuesta por el oscilador interno. La frecuencia de este tiltimo la contro- Iaun condensador externo conectado entre los pines 4 (Cia) y 3 (C1B). Por ejemplo, si la cuenta almacenada en los registro es 758 (0111 0101 1000), y este wiltimo estd inhibido (LE=0), en las salidas DCBA apare- cern cfclicamente ‘los cédigos BCD correspondientes a las unidades (1000), las decenas (0101) y las centenas (0111). Suponiendo que el oscilador opera a 1.2 KHz, cada uno de estos digitos ser presentado a una rata de 400 veces por segundo, suficiente para dar la ilu- sin Optica, en un display de tres digitos, que todos estén presentes al mismo tiempo. Este método de presentar informacién digital se denomina comiin- mente multiplexaje por divisin de tiempo o visua- lizaci6n dinamica, Con el empleo de esta técnica, en lugar de tener acceso directo a las 12 salidas del contador BCD (lo cual implicaria disponer de un mayor niimero de pines), almacenamos temporalmente la cuenta en registros y la muestreamos periddicamente en 4 lineas de salida. Si inhibimos’ el registro, 11s salidas DCBA muestran la ditima cuenta almacenada mientras el conteo de pulsos prosigue. Las salidas DSi, DS2 y DS3 (pines 2, 1 y 15) del decodificador, activas en bajo, informant a la circuiterfa externa cual es el dato disponible en cada instante, Espgcificamente, DST activa para las unidades, DS2 para las decenas y DS3 para las centenas, Estas lineas se utilizan para controlar los displays que visualizan el estado de la cuenta. Un alfo en la linea maestra de reset MR (master reset, pin 13) inicializa los contadores BCD en 0's, inhibe el oscilador y el contador binario internos y hace bajas las salidas DCBA. .Al mismo tiempo, 352 las salidas de control DSi, DS2. y DS3 se desacti- van, es decir, se hacen todas altas. Si la Iinea LE (pin 10) esté en alto, esta accién de reser también borra el contenido de los registros. En la figura 539 se muestra un circuito biisico de aplicacién del 4553B: un contador de eventos de tres digitos, desde 000 hasta 999. El circuito cuenta los pulsos que Hegan al pin 12 del 4583B cuando las lineas MR y DIS son bajas. El estado de la cuenta se visualiza dindmicamente en un display de tes digitos, controlado por un decodificador de BCD a siete segmentos 4543B. La méxima frecuencia de conteo depende del voltaje de alimentaci6n aplicado a los pines 16 (VDD) y 8 (Vss 0 GND), siendo, tipicamente, 1.5 MHz a 5V, 5.0 MHz a 10 V y 7.0 MHz a 15V. El contador 4553B puede operar con tensiones entre 3 y 18V. El decodificador 4543B se describe en la leccién 10, pagina 127. Suponiendo, por ejemplo, que han ingresado 913 pulsos, en las salidas del registro de unidades ten- dremos el cédigo 0011 (3), en las del registro de decenas el cédigo 0001 (i) y en las del registro de centenas el cédigo 1001 (9). Estos tres cécligos se rotan secuéncialmente en las salidas del contador, apareciendo cada uno durante una pequefia fraccion de tiempo. Cuando aparece cualquiera de estos e6dizos en las salidas del contador, el decodificador lo convierte a su representacién de 7 segmentos equivalente y lo suministra al display de tres digitos. Los ranfistores 21,03 y Q3, controls por las I neas DSi, DS2 y DS3, determinan el display que debe iluminarse en cada instante. La estructura que se muestra en la figura 539 es la misma utilizada en los proyectos centrales N® 9 (‘Contador fotoeléctrico de personas y objetos"), N?13 (’Tacémetro digital para el automévil") y NP 14 C’Capacimetro digital") de este curso. Remiti- mos al lector a estas aplicaciones para una mayor informacién acerca de este circuito. Contadores con salidas multiplexadas de 7 segmentos. El circuito integrado 74C925, El 74C925 es un contador BCD CMOS muy similar en su estructura al 4553B. Sin embargo, es de 4 dfgitos (desde 0000 hasta 9999) y entrega el resultado de Ia cuenta decodificado en siete salidas multiplexadas que pueden impulsar directamente displays tipo LED 0 de cristal liquido (LCD's). En la figura $40 se muestran la distrbucién de pines y el diagrama funcional de bloques de este chip.Contador de eventos de tres digitos con el 4553B EI sistema consiste de cuatro contadores BCD en cascada, cuatro registros (larches) de 4 bits, un de- coditicador de BCD a7 segmentos y un circuito de multiplexaje. Este iltimo pose su propio oscilador y no requiere de reloj externo, El contador avanza con los flancos negativos de la sefial de reloj aplicada al pin 11 (CLK) y se borra cuando se aplica un alto a la entrada de reser (pin 12) Un bajo en la entrada LE (larch enable, pin 5) causa que la informaci6n de salida de los contadores BCD internos se almacene en los registros. El Wes (3-15V) anczes 206 Entrada de " pulsoe 12 , Reset 2 Habitador : : deregsves. [piseno oF iu ee EE Displays de dodo comin Sobrefiyo nines CE TE NT TT TUTTE decodificador convierte cada o6digo BCD seleccio- nado por el multiplexor en su representacién de siete segmentos equivalente. Esta tltima se obtiene en las salidas abcdefg (pines 13, 14, 15, 1,23 y 4). Las Iineas selectoras de salida Ao, Bo, Co y Do (pines 6, 7, 9 y 10), activas en alto, indican cual es el dato enrutado a la salida en cada instante. Espe- cificamente, Ao se activa para los millares, Bo para las centenas, Co para las decenas y Do’ para las centenas. Ei 74935 opera con tensiones de alimentacién de 3V a 6V. Circuito integrado 74C925 16 15 1413 12 7ac925 8 LE {Ao Boy GND Salidas Salidas ) Diagrama de pines CEKIT- Curso préctica de electronica igual 383Otros contadores de cuatro décadas similares all 74C928, con salidas multiplexadas de siete segmentos, son los circuitos integrados 74C926, 74C927 y 74C928, El 74C926, por ejemplo, es de 18 pines y posee dos lineas de control adicionales Hamadas DS (display select: selector de display) y CARRY (acarreo 0 sobreflujo), que se utilizan para conectar contadores en cascada. Codificadores de barrido secuencial. El circuito integrado 74C922 Los codificadores (ver lecci6n 9) pueden prover también otras funciones de conversién distintas a Jas de generar cédigos binarios © BCD. Un ejemplo de ésto son los codificadores de teclado, los cuales identifican la posicién de una tecla y la convierten ‘en un cédigo binario que la diferencia de las demés. Para teclados sencillos, se puede utilizar un decodificador combinatorio MSI (de prioridad) 0 SSI (basado en compuertas) para este fin, Cuando se trata de tecladosrelativamente complejos,elméto- do mis elegante, confiable y econéinico es utilizar un codificador de barrido secuencial. En la figura 541 se muestra la estructura de un sistema de este ti- o, destinado a la codificacién de un teclado hexadecimal estndar. Codificador de bartido secuencié Sohal de inihibiewsn ‘4a2lineas R; Resistencias de pull-up EI sistema utiliza un reloj, un contador de 2 bits, un decodificador de 2 a 4 lineas, un codificador de 4.2 lineas, un registro de 4 bits y un circuito elimi- nador de rebote, Las entradas Y1-Y4 del codificador reciben las filas YI-Y4 del teclado mientras. las salidas X1-X4 del decodificador, activas en bajo, exploran secuencialmente las columnas X1-X¢ del mismo a la velocidad impuesta por el reloj. Normalmente, con todas las teclas sin pulsar, las entradas Y son altas. En un momento dado, Slo una de las salidas X es baja y las demés_son altas, Cuando se oprime una tecla especifica, por ejemplo, 9 se cierra una columna (X2) con una fila (¥3), Cuando el decodificador explora la columna X2, ia entrada Y3 del codificador recibe un bajo y se inhibe el bartido o lectura de las lineas X. En ese instante, el contador detiene el conteo y el registro almacena los estados de salida del contador (BA=01) y del codificador (DC=10), Como resultado, en las lineas de salida del sistema se genera el cédigo binario DCBA=1001 (9), correspondiente a la tecla pulsada (#9). Al liberar esta ultima, el sistema retorna a sus condiciones iniciales y se reanuda el barrido secuencial. Un codificador de barrido secuencial muy popular es el chip 74C922, que se muestra en la figura 542. Este circuito provee toda la ldgica de control necesaria para codificar en binario todas las 16 posiciones de un teclado hexadecimal o de un arreglo (matriz) de 16 interruptores SPST o similar, Latensién de alimentacién (3V-15V) se aplica entre los pines 18 (Vee) y 9 (GND). La frecuencia de exploracién del teclado se con- trola_extermamente mediante un condensador (Cose), de valor C, instalado entre los pines 5 y 9, Por ejemplo, si C = 0.1 uF, el dispositivo explora Jas columnas a una rata de ~ 600 Hz, Al aumentar Cose disminuye la frecuencia y viceversa. El 74C922 cuenta también con un circuito de antirrebote incorporado. El periodo de antirrebote de cualquier tecla se establece mediante un condensador de valor igual a 10C conectado entre el pin 6 (CKBM) y tierra. Por ejemplo, si C = 0.1 WF, entonces CKBM debe ser de I UF. Esto provee un perfodo de antirrebote tipico de = 10 ms. Al aumentar CKBM aumenta este tiempo y viceversa. Las lineas de entrada Y1 (pin 1), Y2 (pin 2), Y3 (pin 3) y Y4 (pin 4) reciben las filas del teclado. Las Ifneas de salida X1 (pin 11), X2 (pin 10), X3 (pin 8) y X4 (pin 7) exploran las columnas. _Al pulsar una tecla y ser detectada su posicién, se inicia un periodo de temporizacién interno. Durante este lapso se enmascara el rebote de la tecla y se re-Circuito integrado 740922 1 5 3 | deBCD a 7-segmentos ‘Aat0; Batt C=12; Da13 E14; Fats Cxesgy y tabla de verdad 106 ur) Cireutto de aplicacion tarda la aparicién del cédligo de salida, Una vez fina- lizado el perfodo de rebote, el cédigo binario de la tecla aparece en las Iineas de salida QD (pin 14), QC (pin 15), QB (pin 16) y QA (pin 17), Cuando aparece el cédigo de salida correspondiente a la tecla pulsada, el chip envfa un alto a través de la Linea DA (dara available, pin 2), informando a la circuiterfa externa la dispomibilidad del dato. Cuando se libera la tecla, Ia linea DA retorna a bajo pero no desaparece el dato en las I neas de salida hasta que no se pulse una nueva tecla. Ademés de las Iineas descritas anteriormente, existe también una linea habilitadora de salida OE (output enable, pin 13). Cuando esta linea esté en bajo, el cizcuito desarrolla su légica como codificador. Cuando esta linea esté en alto, las salidas QD, QB, QC y Qa adoptan el estado de alta impedancia y quedan flotantes. El 74C922 cuenta también con resistencias internas de carga de 50 kQ que conectan cada linea X con +Vee, proporcionando asf un 1 lgico en las filas del teclacio cuando todas las teclas estan libres. Otro codificador de barrido secuencial muy popular es el circuito integrado 74C923, utilizado para teclados de 20 teclas (5 filas, 4 columnas). En la figura 543 se muestra su configuracién de pines. Circuito integrado 74C923 Sea ERENT CEKIT- Curso prictico de eleciranica digitalLeccién 27 Aritmética binaria Introduccién. Sistemas numéricos. Cédigos. Suma binaria. Resta binaria. Multiplicacién binaria. Divisién binaria. Actividad prdctica N* 23 Introduccion La inteligencia del hombre se manifiesta de miiltiples formas. Sin embargo, una de las mds claras de- mostraciones de su capacidad es la habilidad para caleular o "hacer cuentas”. A través de infinidad de estrategias y artificios, a lo largo de la Historia, el hombre ha logrado contabilizar, cuantificar y clasifi- car numéricamente sus actividades. Para lograrlo, ha desarrollado varios sistemas numéricos. Sin duda, el sistema de procesamiento aritmético de datos més eficaz, logrado hasta ahora, es el digital. A partir de las cuatro operaciones aritméticas basicas (suma, resta, multiplicacién y divisién), rea- lizadas con circuiteria digital, es posible efectuar todo tipo de célculos numéricos y analiticos. En esta leccién se estudiardn los fundamentos de laaritmética binaria necesarios parael disefioy cons- truccién de circutos aritméticos digitales, Toicial- mente se hard un recuento de los sistemas numé- ricos que pueden implementarse con dos estados logicos (1 y 0), luego se explicarén las leyes de las operaciones aritméticas binarias y posteriormente se enunciarén algunos métodos para realizar digital- mente las cuatro operaciones basicas. Sistemas numéricos Los seres humanos estamos acostumbrados a utilizar y comprender el sistema de numeracién decimal, o de base 10, que tiene 10 dfgitos (0-9). Como se explicé en la lecci6n 24, en este sistema, cada digito adquiere su valor segdn la posicién que ocupa, Esta caracteristica de valor por posicion es comin a todos los sistemas numéricos. Los Circuitos digitales utilizan niimeros binarios, El sistema de _numeracién binario, 0 de base 2, utiliza solamente los digitos 0 y 1. A estos digitos binarios se les lama bits. En los circuitos digitales, ¢1 bit 0, por lo general, se representa por un voltaje bajo, y el bit 1 comesponde a un voltaje alto. 356 En el sistema de numeracién binario, los bits tam- bién adquieren su valor segtin la posicién que ocupan. En a figura 544a se muestra el valor o peso de los primeros 7 lugares 0 posiciones binarios. En la figura 544b se muestra un niimero binario y su equivalente decimal. El bit del extremo de la derecha es el bit menos significativo o de menor peso (LSB) y el bit del extremo de la izquierda es el bit mas significativo o de mayor peso (MSB). ‘Sistema numérico binario a) Valores posicionales MsB aid Pete 2 128 64 32 16 8 4 2 b) Conversion de binario a decimal MsB LSB 1101 O|-Ste +84+04240=26 Fig. 544 Con el fin de resaltar ciertas conclusiones importantes, en Ja figura 545 se muestran algunos ejemplos de mimeros binarios. Si se observan con atenciGn estos tiltimos, se puede deducir que un circuito digital no podrfa utilizar el sistema binario puro en el tratamiento de las operaciones aritméticas, Las razones son las siguientes: 1*. Un mimero binario de varios bits, tal como 10111000 es dificil de recordar y de’‘manipular, por ejemplo, ante un teclado o una pantalla, 2%. Bl proceso de conversién del miimero 10111000 a decimal es complejo. Su imple- mentacién con circuitos digitales (ver figura 529, pagina 346) resultaria costosa y sofisticada.Ejemplos de numeros binarios 1 9bbe 0 + Bbks 1 4bbe 0 See 3°, Si se efectian operaciones aritméticas y conversiones en binario puro es dificil controlar y pre~ decir el niimero de bits del resultado. Este hecho incrementa el grado de complejidad de los circuitos digitales. 4°. La wasmisi6n de informacién binaria entre unidades de un circuito digital seria imposible de lle- varse a cabo con mimeros binarios de longitud variable. La longitud se refiere al ntimero de bits, La nommalizacién del nimero de bits que debe tener un ntimero en sistema binario es una solucién & todos los problemas enunciados en los patrafos anteriores. Esta normalizacién se logra usando sistemas numéricos, en binario, que permitan codifi- cacién, A continuacién, se explicarén los cédigos més utilizados en los circuitos digitales, Cédigos binarios ‘Como yimos en la leceién 9, un cédigo es un grupo de simbolos que representan algiin tipo de informacién reconocible. En los sistemas digitales, los cédigos se utilizan para manipular datos y representar niimeros, letras, signos, etc, en forma binaria, Los siguientes son algunos ejemplos de cédi- gos binarios numéricos comunes: Octal. El sistema numérico ocial 0 de base ocho utiliza ocho digitos (0-7), correspondiendo el mayor valor al nimero 7, es decir, uno menos que el valor de la base (8). Cuando sé cuenta, en este sistema, la secuencia es desde 0 hasta 7. Los va- Sistema numérico oct. MSD isp 4006 512-64 Ot lores de las cinco primeras posiciones, en sistema numérico octal, se muestran en la figura 546, Ejemplos de nimeros octales son 345, 67201, 321, 1024. El niimero 1840 no es octal porque incluye un digito (8) que es ilegal o invalido en este sistema de numeracién, Para destacar que un mimero es octal, se acostumbra denotarlo mediante el subindice 8. Por ejemplo: 7g, 45g, 101g, 523g, 6170g, etc., son todos nit- meros octales, El ngmero octal 42300 debe leerse como “cuatro-dos-tres-cero-cero” para evitar implicar, en el enunciado, la base diez de nuestro sistema decimal habitual. En este nimero hay cuatro 4096's (=163 84), dos 512's (=1024), tres 64's (=192); cero 8's =0) y cero 1's (=0), Sumando estos subtotales se tiene que 42300,= 16384+1024+192 = 17600;9. Este mismo proceso se aplica para convertir cualquier nimero octal en decimal. En la figura 547, por ejemplo, se muestra la conversion det niimero octal 4203 2 decimal. Cada digito se multiplica por su peso y luego se suman los resultados parciales. Por tanto, 4203g=21790 Conversién de octal a decimal Para convertir un niimero decimal a su equi valente octal se procede por divisiones sucesivas, siguiendo un método similar al explicado en la lee cién 24 para la conversién de un niimero decimal a binario, Repetidamente se divide el niimero decimal por 8 hasta que el cociente se haga cero, es decir hasta que el dividendo sea menor que el divisor. Consideremos, por ejemplo, la conversién aoc tal del niimero decimal 267: 267+8 =33.Residuo=3 (LSD) 3348 = 4. Residuo= 1 4+8 = 0.Residuo=4 (MSD) El mimero octal se forma leyendo la columna de los residuos, comenzando por él iltimo (4). En este caso el digit de mayor peso es el 4y el de menor peso es el 3, Por tanto, 267 19= 413g. CEKIT- Curso préctico de electrénica digital 357Hexadecimal, El sistema hexadecimal o de base 16 es uno de los més utilizados en sistemas digitales y de computadores, como se verd mas ade- Iante. Utiliza 16 simbolos, representados por los ntimeros del 0 al 9 y las letras A, B, C, D, Ey F. El simbolo de mayor valor es F (15, en decimal) y el de menor valor es 0, Cuando se cuenta en este sistema, la secuencia es desde 0 hasta F. En la figura 548 se mnestran los valores de las cuatro primeras posiciones en el sistema hexadecimal. Ejemplos de nimeros hexadecimales son 123, A23F, 23FF y F4, Para destacar que un nimero es hexadecimal, se acostumbra denotarlo mediante el subindice 16. Por ejemplo: 416, 7316, FAC\¢, 1C2Dj¢, 6458)6, etc. Son todos niimeros hexadecimales. Sistema numérico hexadecimal Usb La conversién de hexadecimal a decimal se realiza de la misma forma explicada anteriormente. Consideremos, por ejemplo, la conversién a decimal del ntimero hexadecimal A23F. En este niimero hay A (diez) 4096's, dos 256's, tres 16's y F (quince) 1's. Es decir: A23F 6=10x4096 + 2x256 + 3x16 +15x1 = 40960+512+48+15 = 4153519. Por tanto, A23Fi¢=41535y9. Para efectuar la conversion de decimal a hexadecimal, se realizan divisiones repetidas por 16 hasta que el cociente sea cero. Por cjemplo, para convertir el niimero decimal 1991 a hexadecimal se procede asf: 1991 + 16 = 124. Residuo (tsb) 124 16= 1+ 16= (Msp) Después de leer los residuos, desde el tltimo digito obtenido (MSD) hasta el primero (LSD), se obtiene ¢l_nimero hexadecimal 7C7. Es decir, 1991 g=7C7 6, La tabla de la figura $49 muestra la equivalencia de los primeros 16 nimeros en los sistemas decimal, binario, octal y hexadecimal con el fin de apre- 358 ‘Comparacion de los sistemas numéricos decimal, hexadecimal, octal y binario ciar las ventajas que ofrecen estos dos iiltimos tanto en el manejo de niimeros y datos como en el disefio de circuitos digitales. Observe, por ejemplo, que cada s{mbolo octal representa una combinacién tinica de 3 bits y cada fmbolo hexadecimal una combinacién tinica de 4 bits. Por ejemplo, al nimero octal 5 le corresponde el nimero binario 101 y al nimero hexadecimal B le corresponde el mimero binario 1011. La solucién a los problemas que plantea el sistema binario puro esté lista: usando los sistemas hexadecimal u octal se puede normalizar, en "paque- tes" estindar de bits, el manejo y trasmision de_ni- meros en los circuitos digitales. A continuacién se realizan varios ejemplos que indican como convertir un nimero binario puro en hexadecimal u octal, Conversion de un mimero binario a hexadecimal. Cada sfmbolo hexadecimal representa una combinacién de 4 bits. Para efectuar la con- versién, se parte del bit LSB (menos significativo) y, dividiendo el niimero binario en grupos de cuatro bits, se sustituye cada grupo con los digitos hexadecimales equivalentes. Ejemplo. Convertir a hexadecimal el nimero binario OLIOMOLL110. Paso 1. Dividir el nimero en grupos de 4 bits, comenzando por el LSB. 0110 1101 1110Paso 2. Sustituir cada grupo de cuatro bits por el equivalente hexadecimal de la figura 549 0110 1101 1110 6 DE Por tanto, 0110 1101 1110) = 6DEj5, Observe cémo cada digito esti compuesto por cuatro bits. De esta forma se puede representar y normalizar cualquier mimero binario, por extenso que sea. Conversién de un ndmero binario a octal, El procedimiento es similar al empleado en la conversién a hexadecimal. En este caso, sin embar- £0, los bits se dividen en grupos de tes, Ejemplo. Convertir a octal el nimero binario 111 opoodt. Paso 1. Dividir en grupos de tes bits, comenzando por el LSB. 111 000 001 Paso 2. Sustituir cada grupo de tes bits por su equivalente octal segtn la tabla dela figura 549. 111 000 001 701 Por tanto, 11100000; = 701g. Conversion a binario de hexadecimal u octal. En estos casos, el procedimiento es muy simple: se sustituye cada digito hexadecimal u octal por su equivalente binario de cuatro o tres bits, respectivamente. Los siguientes ejemplos ilustran el proceso. Ejemplo. Convertir a binario el mimero hexadecimal FCD7. Solucién. Sustituyendo cada digito hexadecimal por su paquete de tres bits equivalente: Foc p 7 1111 1100 1101 O11 Por tanto, FCD7 6 ¢s 11111100110 10115 Ejemplo. Convertir binatio el nimero octal 67 Solucién. Sustituyendo cada digito hexadecimal por su paquete de tres bits equivalente: 6 7 0 1 110 111 000 001 Por tanto, 6701g es 1101110000 015. Cédigo BCD. En los instrumentos electré- nicos digitales, en las calculadoras modemas, en los juegos electrénicos y en muchos equipos digitales similares, se utiliza para la entrada y salida de informacién ia notacién decimal, Los circuitos digitales como contadores, decodificadores y demas implementan este tipo de entrada y salida con la ayuda de un e6digo binario especial ilamado BCD. En el cédigo BCD (Binary Coded Decimal: decimal codificado en binario), cada digito decimal se convierte en su correspondiente ntimero binario de cuatro bits. Estos bits toman su valor 0 peso se- ‘gin la columna o posicién que ocupan. El bir LSB toma el valor de 1, los dos siguientes hacia Ia izquierda, toman los valores de 2 y 4 respectivamente y el bit MSB el valor de 8. Por la razén anterior, al cédigo BCD se le Hama c6digo 8-4-2-1. En la tabla de la figura 550 se recuerda Ja equivalencia entre cédigos BCD y digitos decimales. La operaciGn de este c6digo, ya Conocido por nosotros en lecciones anteriores, se ilustra con los ejemplos que siguen. Conversion de un mimero decimal a BCD. Cada digito decimal se traduce literalmente a su equivalente BCD segiin la tabla de la figura 550. Ejemplo. Convertir el nimero decimal 1325 a BCD. Solucién, Remplazando cada digito decimal por su cédigo BCD Sicnpontem (Cédigos BCD 8421 (CEKIT- Curso prictico de electrénica digital 3591 3 2 5 0001 0011 0010 0101 Por tanto, 1325;q = 0001 0011 0010 01 Olscp Conversion de un nimero BCD a decimal, Cada grupo de cuatro bits se sustituye por su equivalente decimal segtin la tabla de la figura 550. Ejemplo. Convertir el niimero BCD 1001 1000 O110 a decimal. Solucién. Sustituyendo cada digito decimal por su cédigo BCD correspondiente: 1001 1000 0110 9 8 6 Por tanto, 1001 1000 0110gcp = 98619 Es importante anotar que cuando se trabaja en c6digo BCD, todas las operaciones, conversiones y respuestas deben estar estrictamente en este cédigo BCD. Por ejemplo, el nimero 1110 1111 no se puede considerar como un niimero en cédigo BCD ¥; por tanto, es ilegal en este sistema, ‘Suma binaria La suma o adicién de ntimeros binatios es similar a la de nimeros decimales, La diferencia radica en que en binario se produce un acarreo cuando la suma excede de 1 mientras que en decimal se produce un acarreo cuando la suma excede de 9. Como ejemplo, en Ia figura 551 se muestran dos casos de suma decimal, los cuales nos permiten derivar las siguientes conclusiones: ‘Suma decimal 1 4 Sumando + 5 <— Sumando 9 <— Resultado — Aearroos Restar valor 10 — weare 2 +— Resultado Fig. 551 18. Los niimeros o sumandos se suman en "paralelo" o en columnas, colocando un nimero debajo del otro. Todos los digitos bajo la misma columna tienen el mismo valor posicional. 2°. El orden de ubicacién de los dos mimeros 0 sumandos no importa (propiedad conmutativa de la suma), 3, En la primera suma (14435) no se genera aca- reo, En Ia segunda (85+47), cuando el resultado de Ja suma de la columna es igual o mayor a diez (10), se genera acarreo, En este caso, resulta un doce (12) en la posicién de las unidades. Este niimero es mayor de 9 y, por tanto, debe generarse un acarreo de 10 hacia Ia posicién de las decenas. El digito que debe colocarse como resultado en las unidades es la diferencia entre 12 y el valor del acarreo (10), 0 sea 2. La columna de las decenas estaré compuesta ahora por 8 mds 4 mas un acarreo de 1. Esto da un total de trece. Nuevamente, se obtiene un ntimero mayor de 9 y, por tanto, se genera un acarreo, tradicionalmente llamado “lleva”, esta vez, en las centenas. Este mismo método se aplica a la suma binaria. Cada vez que un resultado es mayor de 1, se genera un arrastre 0 acarreo (carry). En la figura 552 se indican las reglas que rigen la suma_binaria y se muestra un circuito légico, llamado semiswnador, ue suma dos bizs (A y B) y genera el bit de suma ) y el bir de acarreo o carry (C), cuando este se produ ce. La operacién de un semisumador como el mostrado en la figura 552 se puede sintetizar mediante Jas siguientes dos ecuaciones booleanas: S =A@ B (Suma) C= ASB (Acarteo 0 carry) En la figura 553 se ilustra el proceso de suma de dos niimeros binarios de 4 bits. Para implementar la primera columna de la derecha se necesita un semisumador que realice la suma "0+1" de los bits menos significativos y genere un bit de suma (1) y uno de acarreo (0). En la segunda columna se obtiene un 0 como resultado de la suma "I+" y se genera un acarreo de 1 En la tervera columna deben sumarse_ tres términos: los dos sumandos (0 y 1) y el acarreo de la columna anterior (1). Para realizar esta operacién no se puede usar un semisumador porque este uiltimo no tiene en cuenta la existencia de un acarreo previo. Para ejecutar este tipo de sumas debe re- currirse a un cireuito llamado sumador completo,(a) Sumas de dos bits + 49 Sumando A 44 40. tte Sumando B roa " sume (s) \= Acarteo (0) {¢) Circuito semisumador A 8 ° 1 s ‘Suma binaria de dos numeros de 4 bits 101 1 <——Acarraos 10 1 0 Sumando A 111 1 sumando 8 11 0 0 1 Resutado Fig. 553 En la figura 554 se muestran la tabla de verdad, el simbolo y el circuito Iégico de un sumador completo (SC) o full-adder (FA). Las entradas al circuito son el acarteo o carry anterior (Cn-1) y los sumandos (An y Bn). Las salidas del mismo son la suma de la columna (Sn) y el acarreo que se leva a la columna siguiente (Ca+1). La operacién de un sumador completo como el mostrado en la figura 554 se puede sintetizar mediante las siguientes dos ecuaciones booleanas: S=An@Bn@Cn-1_ (Suma) Cn+1 = AnsBn + AneCn-] + BaeCn-1 (Acarreo) En estas expresiones, el simbolo "+" se refiere a.una operacién ldgica OR y noa une operacién arit- mética de suma. Del misto modo, el simbolo "+" se refiere a una operacién I6gica AND y no a una operacign aritmética de multiplicacién. Para evitar confusiones y ambigtiedades, algunas veces se utilizan los signos "y" y °A” para deno- tar, en su orden, las operaciones légicas OR y ‘Suma binaria de dos bits (b)) Ley de la suma binaria {d) Simbolo AB Sumador binario completo Table de verdad Acartoo antarior Cnt AND, reservandose Jos signos "+" y "+" para la suma y ia multiplicacién aritmética. En la figura 555 se muestra el diagrama de bloques de un circuito que realiza la suma de dos nimeros binarios de 4 bits almacenados en dos re- CCEKIT- Curso pritco de elecrénica digital 964Sumador completo de 4 bits gistros (A y B). El resultado se suministra a un registro suma (S) y el bit de arrastre 0 acarreo a un flip-flop de carry (C). La suma que acompafia la figura ilustra el funcionamiento del sumador. Los computadores digitales implementan todds las operaciones aritméticas utilizando circuitos su- madres como el mostrado en la figura 555, En la leceién 28 se estudiarén més detalles relacionados con la operacién de los sumadores digitales, Resta binaria La resta o sustraccién de ntimeros binarios es similar a la de nimeros decimales. La diferencia radica en que, en binario, cuando el minuendo es menor que el sustraendo, se produce un préstamo 0 borrow de 2, mientras que en decimal se produce un préstamo de 10, En la figura 556, por ejemplo, se ilustra el proceso de restar 24 de 53, en decimal, Al igual que en la suma, el proceso de resta 0 ferencia binaria se inicia en la columna correspondiente a los digitos menos significative, Como 4 no puede restarse de 3, debe hacerse un préstamo a lacolumna_ siguiente del minuendo. Ahora, el 3 vale 13 y la diferencia es 9. Resta decimal “Préstamo" 1 (Minuendo) (Sustraendo) (Oiterencia) 4 Koos 24 2 8 Fig. 556 En la columna que hizo el préstamo se debe dis- minuir en uno el valor del minuendo (de 5 a 4) y la diferencia, en esta columna, se hace entre 4 y 2, dando como resultado 2, La resta en binario sigue un proceso parecido, Cada vez que el minuendo es menor que el sustraendo se genera un préstamo (borrow). En la figura 557 se indican las reglas que rigen la resta binaria y se muestra un circuito I6gico, llamado semi- restador 0 medio-restador (MR) , que sustrae un bit B de un bit A y suministra un bit de diferencia (D) y un bir de préstamo (P). Resta binaria de its D P Cireuite digital Ley de ia resta A 4 Minuendo B <— Sustraenco D <— Diforencia P 4— Préstamo MR: Medio-restador 0 ‘Somi-restador La operacién de un semi-restador como el mostrado en la figura 557 se puede resumir mediante las siguientes dos ecuaciones booleanas: D=AB+AB=AQ@B (Diferencia) ASB (Préstamo 0 borrow) En la figura $58 se muestra el proceso de resta de dos nimeros binarios de 5 bits. El objetivo de esta operacién es ilustrar el manejo de los préstamos y Resta binaria ° ° Pp 2 )0 Am (t)0 eM o 1 0 o 1 0 tos 1 —»D Fig. 558Restador completo plantear 1a necesidad de un restador complew de dos bits que tenga, como entradas, el minuendo, el sustraendo y el préstamo anterior y offezca, como salidas, la diferencia y el préstamo, si existe. En la figura 559 se muestran la estructura y el simbolo de un restador completo de dos bits, construido a partir de dos semi-restadores. También sé muestra un sistema de resta digital de dos nimeros binarios de cuatro bits. Los restadores, tal como se han descrito, no son muy utilizados en la prictica debido a que existe un método alternative més sencillo para la resta: el empleo de complementos. Esta técnica, que recurre al uso de sumadores, se estudiard en la leccién 28, Muttiplicacién binaria E! proceso de la multiplicacién binaria se ilustra en la oi 560 para el caso de dos miimeros de 4 bits: 1011 (11) y 1101 (13). Inicialmente, los dos niimeros se disponen de tal modo que los bits con el mismo valor posicional queden alineados en una misma columna. (Mutipicando) 1 (Mutiplicador)| 7 Productos parciales 1. (Producto) Fig. 560 A continuacién, el multipticando se multiplica por cada uno de los bits del multiplicador y se colo- ca el LSB del resultado debajo del corre: diente bit del multiplicando. Si este tltimo es 1, el multiplicando se copia a partir de la posicidn que ocu- pi, y sies 0, se colocan ceros. El siguiente y cltimo paso es sumar los productos parciales obtenidos. La suma completa de estos restiltados parciales conforma el resultado final 0 producto. Observe que este sitimo tiene mds dfgitos que el multiplicando o el multiplicador. Como regia general, si cada uno de estos términos tiene N dfgitos © bits, el producto resultante debe tener 2xN bits. Por ejemplo si el multiplicador y el multiplicando son de 4 bits, el esultado seré un mimero de & bss En la figura 561 se muestra el circuito de un multiplicador binario de ntimeros de tres bits. Lo cons- tituyen tres registros de desplazamiento y un sumador. El multiplicador se carga en el registro de tres its y el multiplicando, inicialmente, en los tres, {flip-flops de la derecha del registro de cinco bits, ‘con el LSB en FFO y el MSB en FF2. El registro de 6 bits (acumulador) se carga con 0's. La multipti- cacién se realiza, bit por bit, en las cinco compuertas AND. Circuito multiplicador Antes del primer pulso, se genera el primer producto parcial entre_los tres bits del multiplicando y el LSB del multiplicador. La suma se produce en él sumador de 6 bits y el resultado aparece en las salidas $281S0. Cuando ocurre el primer pulso, este resultado se almacena en los tres primeros flip-flops del acumulador. Note que la salida Q del acumulador es, a su vez, la entrada A del sumador. El primer pulso también desplaza el siguiente bit de] multiplicador al flip-flop FFO y corre el contenido del multiplicando una posicién a la izquierda. El segundo producto parcial aparece en BSB2B1 y CCERIT. Curso prictica de electronica digial 968la suma parcial en las salidas $483S2S1S0. Con el segundo pulso, esta suma se almacena en el registro acumulador. Cuando ocurre el tercer pulso, 1a mul- tiplicacién se completa y en el registro acumulador de 6 bits se obtiene el resultado. Los sistemas digitales avanzados, por ejemplo computadores, utilizan un esquema algo diferente al de la figura 561 para efectuar la multiplicacién. En Ja figura 562 se muestra la arquitectura 0 com- binacién de circuitos digitales necesaria para implementar la multiplicacién de dos nimeros bina tios de 4 bits. El circuito secuencial controla el movimiento de los bits entre registros. Arquitectura de un multiplicaaor En la figura 562 hay tres registros de cuatro bits. Uno de ellos (M) almacena el multiplicando de manera permanente. EI multiplicador se carga en el registro del mismo nombre (Q). Este iltimo, junto con el registro acumnulador (A), configuran, al final de la operacién, un registro de 8 dizs en el que se almacena el resultado. Ademas de estos bloques, se tiene un sumador completo de cuatro bits. El control de la operacién lo lleva a cabo el. circuito secuenciador, Inicialmen- te, los registros M y Q se cargan con sus valores correspondientes y él registro A con ceros. Si el LSB del multipticador es 1, el contenido previo del registro A se suma con el del registro M. El resultado de esta suma y el acarreo, si lo hay, se transfieren al acumulador (A) y al flip-flop C, respectivamente. Si el LSB del miultiplicador es 0, el contenido previo del acumulador no se altera. A continuacién, con el primer pulso de reloj, el contenido de los registros A y Q experimenta ‘un corrimiento de posicisn hacia Ia izquierda y se repite el mismo procedimiento. El algoritmo termina 364 cuando la posicién del L. B la ocupa el MSB del multiplicador original, es decir, al cabo de n corr mientos, siendo n el numero’ de bits del multi plicador. A finalizar el proceso, el resultado de la multi- Plicacin se le en el registo de 8 bis formado por la unin’ de los registros acumulador (A) y multiplicador (Q). En la figura 563, como ejemplo de aplicacién de esta técnica, se muestra Ia multi plicacién de los mimeros binarios 1101 (raultipi cando) y 1011 (maltiplicador). Multiplicacién secuencial Estado inci Division binaria En el sistema binario, 1a divisién se realiza restando repetidamente el divisor del dividendo, Para comprender mejor este proceso, es instructivo anali- Divisi6n decimalzar el procedimiento usado en una divisién decimal tipica. Consideremos, por ejemplo, el caso de divi- ir 274 entre 13 (figura 564). Inicialmente, se intenta dividir 2 entre 13. Puesto que esta divisién no es posible, el siguiente intento se hace entre 27 y 13. Si se muktiplica 13 por 2 vse esta de 27 se tiene un residuo de 1, el cual es menor de 13. Por tanto, se acepta el 2 como iente, El residuo (1) y el siguiente digito del dividendo (4) forman el nimero 14 que, de igual manera, se divide entre 13. Enel caso de la divisién de dos mimeros binarios se debe seguir la misma estrategia, con la diferencia de que el cociente tendré dos posibles dfgitos (1 6 0), Como ejemplo, en la figura $65 se muestra Ia divisi6n de los ‘niimeros. binarios 100010010 @74, dividendo) y LOL (13, divisor). Divisién binaria 100010010 Litas / Totod T0000 file etn corti a L104 O-0-0,1” Residue Fig. 565 Para comenzar, intentamos dividir 1 (1) entre 11 01 (13). Como esta divisién no es posible, el siguiente intento se hace entre 10001 (17) y 1101 (13), Puesto que ahora el dividendo es mayor que el divisor, escribimos 1 en el cociente y restamos el divisor del dividendo, lo cual da 100 (4), A continuacién, intentamos dividir 1000 (8) entre 1101 (13). Como esta divisién no es posible, escribimos 0 en el cociente y realizamos el siguiente intento entre 10000 (32) y 1101 (13). El proceso se repite hasta cubrir el LSB del dividendo, Uncircuito digital para implementarla divisién de niimeros binarios debe posicionar metédicamente el divisor con respecto al dividendo y efectuar una resta, Si el residuo es 0 0 positivo, el cociente resultan tees 1, El residuo se extiende con otro bit del dividendo, se reposiciona el divisor y se realiza otra esta. Si el residuo resultante es ‘negativo, el cociente vale 0, el dividendo se restaura y se reposiciona el divisor para efectuar otra resta, En la figura 566 se presenta el arreglo de registros y circuitos secuenciales que se necesitan para implementar el algoritmo de la divisién binaria de- ducido en el ejemplo de la figura 565. El divisor y el dividendo se almacenan en los registros que les corresponden. FE] acumulador se inicializa con ceros. Al final de la secuencia de divisién, el resultado aparece en el registro del dividendo y el residuo en el acumulador. El algoritmo para efectuar la divisién binaria se puede resumir en los siguientes pasos: “Arquitectura de un divisor Fig. 566 Paso 1, Almacenar dividendo y divisor en los registros Q y M. Cargar el registro A con 0's. Paso 2. Repetir n veces el siguiente procedimiento (a=ntimero de bits del divisor): Gorrer ala inquierda los regis A y Q. Hacer A = A-M. Si A-Mes negativo (menor de 0), hacer 0 el LSB del registro Qy A=A+M. Si A-Mes 0 o positive (mayor de 0), hacer I el LSB del registro Q. Continuar. Paso 3. Leer cociente en el registro Q y el residuo en el registro acumulador (A). Los procesos de multiplicacién y divisién binaria son complejos de implementar con circuitos digitales discretos. Usando elementos de l6gi gramable, que se verdn a partir de la leeci Bosible ejecutar las custro operaciones aritméticas empleando, como circuito nico, un sumador. En la siguiente leccién se estudiardn las caracteristicas que deben cumplir estos sumadores. CERIT- Curso préctic de electronica digital 965Leccién 28 Sumadores + Introduecién. + Representacin de mimeros con signo. + Signo y magnitud. + Complemento de un niimero. + Complemento de uno. + Complemenio de dos. + Suma y resta de nimeros positivos y negatives. + Unidad aritmética de 4 bits. + Generacién rdpida del acarreo. + Sumadores binarios integrados TTL y CMOS + CIRCUITOS DE APLICACION Introduccién La leccién anterior presenté un recuento de las técnicas digitales que se utilizan para efectuar las cuatro operaciones aritméticas basicas. Como vi ‘mos, la mulipicacin binara es un proceso de su- ‘mas repetidas y la divisidn un procedimento de restas sucesivas. En esta leccién se estudiard cémo realizar todas las cuatro operaciones, incluyendo lares- ta, empleando sumadores. En la primera parte mostraremos las diferentes maneras de representar nimeros binarios positivos y negativos, es decir con signo. A continuacién, uuilizaremos la notacién de complemento de dos para ejecutar restas a partir de sumas, Estudiaremos también un sistema para producir el acarreo, en un sumador, de manera répida. Pos- teriormente, presentaremos una unidad aritmética completa con la cual es posible implementar las cuatro operaciones basicas, describiremos varios sumadores binarios disponibles como circuitos integrados y mostraremos algunas aplicaciones tipicas. Representacién de mimeros con signo En una resta binaria estan involucradas tres cantidades bien definidas: minuendo, sustraendo y diferencia. Seguin Ia ley de la resta, estos pardmetros se relacionan asf: Minuendo - Sustraendo = Diferencia La resta de dos niimeros se puede también expresar como la suma del minuendo con el negativo del sustraendo, es decir: Minuendo + (-Sustraendo) = Diferencia Por ejemplo, la resta de 10 menos 5 se puede expresar como: 366 10+(5)=5 Aplicando esta definicién, es posible implementar la resta sumando el negativo del sustraendo al minuendo. Surge, entonces, la necesidad de de- finir el significado de niimero negativo binario. Ade- mis, en casi todas las aplicaciones digitales que tra- ten, de una u otra forma, cantidades binarias, resul- tardn valores negativos. En los sistemas digitales y de computadores, Jos ntimeros binarios estan formados por grupos de bits que se almacenan en registros. En la figura 567 se muestra un registro de 8 bits , el cual contiene el iimero binario 11010011. Registro de 8 bits t + Existen, por los menos, tres métodos para_dis- tinguir entre ntimeros positivos y negativos binarios como el de la figura 567. Estos métodos, que anali zaremos en detalle en las secciones siguientes, son: + Signo y magnitud. + Complemento de uno. + Complemento de dos. Signo y magnitud En este método, el bit més significativo del registro se utiliza para representar el signo (+ 0 -). En Ja figura 568 se muestra la forma de representar los mimeros + 5 y - 5 en magnitud y signo. El cuarto bit (MSB) se’ utiliza para indicar el signo del nimero, segiin la convencién siguiente: bit MSB = 1e> ntimero negativo (menor de cero). bit MSB = 0c niimero positivo (mayor de cero). En la tabla de la figura 569 (columna ‘signo y magnitud’) se muestran_ los valores positivos y negativos posibles, con un niimero binario de cuatro‘Signo y magnitud Bit de signo: + bits, segiin Ia conveneién de signo y magnitud. Observe las siguientes conclusiones importantes: Representacion de numeros con signo + El rango de representacién se extiende desde +7 (OLLI) hasta -7 111), + Existen dos representaciones para el cero: +0 (0000) y -0 (1000). Esta técnica parece, a primera vista, la més simple para tratar con mimeros binarios negativos, ya que cs muy similar a la que usamos en nuestros cél- culos manuales. Sin embargo, como se ver4 posteriormente, no es la més conveniente para implementar circuitos digitales aritméticos, Complemento de un mimero Antes de entrar en los detalles de la comple- mentacién de nimeros binarios, recordemos, con ejemplos de aritmética decimal, la importancia del complemento de un nimero en ia representacion de valores negativos, ‘A manera de ejemplo, consideremos el caso de restar el mimero 3 (sustraendo) del nimero 8 (minuendo). Seguin las leyes de la resta: 8-355 La misma operacién puede efectuarse sumando a8 el complemento de 10 del nimero 3. El complemento de diez de un ntimero decimal es la dife- encia que existe entre el mimero y la siguiente potencia de 10 més alta. En nuestro caso, la potencia més alta es 10. Por tanto, el complement de 10 de 3 es 10-3 = 7. Ahora, realicemos la resta sumando al minuendo (8) este complemento: 8+7=15 Para obtener el resultado final, el paso siguiente es restarle a 15 1a potencia de 10 usada para obtener el complemento: 15-10=5 Observe que esta tltima operacién consiste, simplemente, en despreciar el acarreo (1) del resultado previo. Para reforzar este concepto, consideremos el siguiente ejemplo: Ejemplo. Restar 140 de 820. emento de diez de 140 es ), Por tanto: 1000 - 140, 0 sea 8 820 + 860 = 1680 Despreciando el acarreo (1), se obtiene 680, que es ¢l resultado de la resta originalmente plan: teada, Una forma mas simple de obtener el complemento de 10 es calculando, primero, el comple- ‘mento de 9 y luego sumando 1 al resultado. El complemento de 9 de un digito es Ia diferencia entre 9 y el digito, Esta diferencia se obtiene por simple inspeccién, Por ejemplo, el complemento de 9 de 1234 es : 9999 -1234 8765 Por tanto, el complemento de 10 de este mismo muimero (1234) es 8765 + 1 = 8766 Los sistemas digitales, por supuesto, no trabajan con los complementos de 106 de 9, En los sistemas de numeracién binaria se utiliza el complemento de dos y 1 complemento de uno. Como se veri, mas adelante, desde el punto de vista de circuiteria digital, es muy simple calcular el complemento de cualquier ntimero. CEKIT- Curso prictico de electrénica digital 967Complemento de uno El complemento de 1 de un niimero binario es anélogo al complemento de 9 en el sistema decimal. El complement de 1 de un bit es la diferencia entre Ly el bit. El complemento de 1 del bit 0 es el bit 1 y viceversa. El complemento de 1 de un ntimero de uier niimero de bits se obtiene por simple ins- peccién, cambiando todos los 0's por 1's y todos Jos 1's por O's. Veémos algunos ejemplos: El complemento de 1 de 10 es 01. El complemento de 1 de O11 es 100. El complemento de 1 de 1010 es 0101. Peet lemento de 1 de 01110111 es I ). En la tabla de la figura 569 (columna "complemento de 1") se relacionan los valores, en complemento de 1, para los niimeros binarios de 4 bits, desde 0000 hasta 1111. Observemos lo siguiente: + El rango de valores, con esta notaciéa, para cuatro bits, se extiende desde +7 hasta -7. + Existen dos sentaciones distintas para el cero: +0 (0000); (1000). + EL MSB de los niimeros negativos es siempre 1. El circuito l6gico para calcular el complemento de 1 de un nimero binario es simplemente un ne- gador. En la figura 570(a) se muestra un arreglo de inyersores que generan el complemento de 1 de un niimero de 4 bits. En la figura 570(b) se muestra un circuito muy interesante que calcula el complemento de 1 de un niimero de 4 bits de manera controlada. En este iltimo circuito, cuando la entrada C vale 0, las salidas (X) de las compuertas XOR son ‘Complemento de 1 8) Complemento de 1 b) Complemento de de 4 bits, 1 controlado » x0, at xt x2 xa iguales a las entradas (A). En otras palabras, no se genera el complemento, Sin embaxgo, sia entrada vale 1, las salidas son el complemento de 1 de las entradas. Mas adelante usaremos este circuito para implementar una unidad aritmética completa. Complemento de dos El complemento de 2 de un néimero binario es andlogo al complemento de diez en el sistema decimal. Se obtiene restando el valor positivo correspondiente de 2°+1 0, 1o que es lo mismo, sumando 1 al complemento de 1 de ese niimero, Por ejemplo, para obtener el complemento de dos del ‘ntimero binario 01110101 procedemos asf: Paso 1. Obtenemos el complemento de 1 del nimero dado, negando cada uno de sus bits. Apli- cando este concepto, el complemento de 1 de OL 110101 es, simplemente, 10001010. Paso 2. Sumamos 1 al complemento de 1 previamente obtenido para obtener el complemenio de 2 correspondiente, De acuerdo a esto: 10001010 (complemento de 1) +1 10001011 (complemento de 2) Es decir, el complemento de 2 de 01110101 es 10001011 Una forma més sencilla de obtener el com- jlemento de dos de un niéimero binario es invertir {Complementar a 1) todos los bits que aparezcan a la izquierda del primer 1 menos significativo. Veamos algunos ejemplos: El complemento de 2 de O11 es 101. El complemento de 2 de 1010 es 0110. El complemento de 2 de 11010110 es. 00101010. En Ia tabla de Ja figura 569 (columna ‘complemento de 2) se muestran ios valores, en complemento de 2, de todos los ntimeros binarios de 4 bits posibles. Observe las siguientes conclusiones importantes: + El rango de representacién de valores esta comprendido entre +7 y -8. + Hay una sola representacién para el cero (0000). + Los valores negativos se identifican porque el bit ms significativo (MSB) vale 1, Naturalmente, este bit vale cero para ntimeros positivos.+ Si se trata de un niimero de 8 bits, el rango de representaciGn se extiende desde +127 hasta -128. Esta notacién del complemento de dos para re- resentar niimeros negativos es la mas utilizada en los sistemas digitales. Por medio de esta técnica se puede implementar un sistema sumador capaz de realizar todas las tres operaciones restantes (resta, multiplicacién y divisidn) Suma y resta de niimeros positivos y negativos ‘A continuacién se explicardn las reglas que de~ ben seguirse para efectuar la suma de dos numeros binarios de cualquier signo usando la representa- cién del complemento de dos para los nimeros negativos, Existen dos reglas basicas que orientan la Suma y resta de ntimeros con signo. Estas reglas son: 12, Suma de dos mimeros. Efectuar la suma de Jos méimeros en Ia forma usual. Ignorar el acarreo que pueda resultar. El resultado sera vilido algebraicamente en la notacién de complemento de dos si se encuentra comprendido en el rango. Este rango de- ende del nimero debits que conforman los suman- 8 asi: Rango 4 bits Desde +7 hasta -8 8 bits Desde +127 hasta -128 16 bits Desde +32767 hasta +32768 28, Resta de dos mimeros A y B. Para efectuar la resta A - B, obtener primero el complemento de dos del ntimero B y luego realizar la suma siguiendo la regla 1. La resta es algebraicamente co- trecta si cl resultado estd dentro del rango es- tablecido por el niimero de bits. El resultado se en- ‘cuentra en notacién complemento de dos. Si este iiltimo, por alguna raz6n, esti fuera del rango se dice que hay una condicién de overflow 0 sobreflujo. Es conveniente tener presente esta con- dici6n para estudiar la validez del resultado. Los siguientes ejemplos aclaran los conceptos amteriores. En todos los casos, se utilizan registros de 4 bits, pero los principios expuestos son exten- sibles a registros de cualquier longitud, Los nimeros, positivos y negativos, estén representados en complemento de dos. Ejemplo 1. Suma de dos niimeros positivos. O101 Gs) +001 +2) O1il 7) Ejemplo 2. Suma de un ntimero positive y uno negativo. 0100 4) +1011 9 +5) 1111 cD Ejemplo 3. Suma de dos niimeros negativos, 1100 (4) +1101 +¢3) Toor nD Ejemplo 4, Resta de dos ntimeros negativos, Seguin la regla 2, para efectuar la resta hay que colocar el sustraendo en complemento de 2 y su- marlo al minuendo. Aplicando este criterio, Ia testa 3) - C7) se efecttia ast: 1101 3) + O1lL -C7) 0100 G4) Observe en los ejemplos anteriores que el acarreo generado en la suma del MSB no se tiene presente en el resultado. Unidad aritmética de cuatro bits Con Io estudiado hasta ahora, en las dos tilt mas lecciones, es posible comprender la naturaleza de una unidad aritmética de propésito general, capaz.de realizar sumas y restas de ntimeros con signo en complemento de 2. En la figura 571 se muestra Ia estructura légica de este sistema, La unidad aritmética propuesta esté desarrollada alrededor de un sumador completo de cuatro bits. Un arreglo de compuertas XOR permite la conversin de uno de los sumandos a la notacién del complemento de dos. Al mismo tiempo, usando una linea de control (SUM), es posible indicarle a la unidad el tipo de operacién que debe realizar: suma 0 resta, Cuando la sefial SUM es de nivel bajo (0), la unidad se convierte en un sumador de dos niimeros de cuatro bits positives. Cuando esta sefial es alta ), Ia unidad’efectia la resta por medio de la conversién de uno de los sumandos a complemento de dos. El sumador central lo conforman cuatro sumadores completos de un bir con el acarreo conectado en rizado (ver figura 555, pagina 362). Este método de conexién tiene sus limitaciones, especialmente en lo que se refiere a la velocidad de CEKIT- Curso practico de elecirénica digital 369Unidad de sumalresta de 4 bits respuesta. Para la generacién del tltimo acarreo, por ejemplo, las sefiales necesarias deben recorrer desde las entradas A0, BO y CO hasta la ultima etapa Cn de acarreo. A’ continuacién se estudiaré un sistema que acelera la generaciGn del acarreo 0 carry Generacién rapida del acarreo Segiin Ia ley de la suma binaria (ver pégina 361), el acarreo final Cn+1, generado por la suma de dos bits An y Bn y el acarreo Cn anterior, esté dada por la siguiente ecuaci6n légica: (Casi = AneCn +BneCn +An*Bn = AntBn + (An+Bn)*Ca La expresién AntBn se denomina generador de acarreo porque, independientemente de los bits ale- dafios, genera una acarreo. La expresién (An+Bn) se le llama propagador de acarreo, ya que su fun- cin es propagar el acarreo anterior Cn, Designando la primera'como Gn y la segunda como Pn, la ecuacién general del acarreo se puede escribir ast: Cott = Gn + PaeCn Segiin esta ecuacién, el sistema de acarreos un sumador de mimeros binarios de dos bits esté or- ganizado como Io indican las siguientes expresiones: (Cin es el acarreo a la entrada del LSB). 370 Primer acarreo: Segundo acarreo: C2 = G2 + P2eC1 Sustituyendo la primera expresi6n (C1) en la se- ganda (C2)- se obtiene: C2 = G2 + P2(Gi+ PieCin) qa C2 =G2 + P2-Gi +PieP2*Cin @ Las ecuaciones booleanas (1) y (2) anteriores son idénticas desde el punto de vista algebraico, pero cada una de ellas permite la implementacién de circuitos de acarreo o carry de caracteristicas diferentes en lo que se refiere a velocidad. En la figura 572(a) se muestra el circuito de acarreo derivado de a ecuacién (1) y en la figura 572(b) el derivado de Ta ecuacién (2). Generadores de acarreo ici, cl G2 (b) Conexién en E “= Pe ce Pi P2=A24B2 Fig. 572| Observe en la figura 572(a) que, para obtener el acarreo C2, se requiere que la sefial de entrada (Cin) se propague a través de cuatro compuertas, En cambio, en la figura 572(b), la propagacién del acarreo de entrada se hace solamente a través de dos com- poets, Este dio esquema se denomina “carry look ahead" (literalmente, “acarreo mirando hacia adelante"), Con la inclusién de la técnica del carry look- ahead en los sistemas de suma, se completa la uni-dad aritmética, la cual puede ejecutar todas las operaciones basicas (suma, resta, multiplicacién y divi- siGn). Recuerde que el algoritmo de la divisién secuencial (ver leccién 22) se basa en el corrimiento de registros y la suma y resta de dos nimeros. En la figura $73 se muestran las seiiales t{picas de una uniad arimétca de cuatro bits. Como puede verse, consta de 4 entradas para el su A (ASA2AiA0), 4 entradas para el surmando B (B3B2 BIB0), 4 salidas para el resultado de la suma S$ ($3 $2180), una Iinea para el carry de entrada (Cin), una linea para el carry final o’de salida (Cou) y otras Iineas auxiliares (Control, G, P). Unidad aritmética de 4 bits ‘AQ BO At Bt A2 B2 A3 BS Unidad Aritmética de 4 bits. $0 S1 $2 $3 Las lineas de control determinan el tipo de opera- cin que debe ejecutarse (suma, resta, complemen- 10, ete) Las salidas de acarteo G (generador de ca- r7y) y P (propagador de carry) permiten Ia conexién en cascada de varias unidades similares cuando se desea expandir la capacidad del sistema. Sumadores binarios inte El circuito integrado 741 s TTL y CMOS . Existen varios circuitos integrados TTL y CMOS disefiados especificamente para operar como sumadores binarios. Uno de los més populares es el 74LS83, un sumador paralelo de nimeros de cuatro bits con esquema de acarreo répido (look ahead) en todas sus etapas. En la figura 574 se muestran Ja distribucién de pines y el diagrama funcional de este chip. El primer sumando (A) se aplica a las entradas A4A3A2A1, el segundo (B) a las entradas B4B3 BaBI y el acarreo previ, silo hay, ala entrada Co (pin 13), El resultado de la suma se obtiene en las salidas E4335) y el acarreo resultante en la salida Cs (pin 14), La tension de alimentacion (SV) se aplica entre los pines 5 (Yec) y 12 (GND). En la figura 575 se ilustra la forma de conectar dos 74LS83 en cascada para obtener un sistema Circuito integrado 74LS83 Diagrama funcional Diagrama de pines que suma dos niimeros binarios (A y B) de 8 bits. El primer sumador (IC1) adiciona los cuatro bits menos significativos de los sumandos y el segundo (IC2) Tos cuatro bits més significativos. El resultado de la suma se obtiene en las salidas S7S6S5S4 3825180 y el carry final en la salida C8, Sumador de 8 bits con 74LS83 7 oso ba ‘Observe que Ja salida de carry (C4) de ICI actia como entrada de carry de IC2. Si no hay carry -vio, la linea CO debe conectarse a un nivel bajo. salida final de carry (C8) puede utilizarse para indicar sobreflujo o servir como entrada de carry de Ia siguiente etapa cuando se manejan mimeros de ‘mayor longitud. En la figura 576 se ilustra la forma de utilizar el 74LS83 para realizar la sustraccién o resta de dos niimeros de 4 bits A (A3A2A1A0, minuendo) y B (B3B2B1B0, susiraendo) en el sistema de complemento de 2, Observe que el sustraendo se aplica invertido a las entradas B del sumador y el acarreo CEKIT: Curso pritco de elecronica digital 371Restador en complemento de dos AB AZ AT AD +8V ‘Sumador Paralelo de 4 bits (vatses) 89.82.8180 57g de entrada (Co) es un 1 l6gico, Las lineas de entrada A3 y B3 evan los bits de signo. E] resultado de la sustraccién se obtiene en las salidas $3S2$1S0, correspondiendo $3 al bit de signo. El estado de la salida de acarreo C4 no se tiene en cuenta, Por ejemplo, si A=O101 (5) y BOLL (7), en las salidas se obtiene el dato S3S2S1 beietegs ue es el complemento de dos de -2. En t0, 5°72. En Ja figura 577 se ilustra la forma de utilizar el ‘74LS83 como un sumador/restador de 4 bits. Las compuertas XOR controlan Ja transferencia del mimero B, Cuando la linea S/R es de nivel bajo, el circuito actia como un sumador binario ordinario, es decir, el numero B se transfiere directamente a las entradas del sumador y el acarreo inicial es 0. ‘Cuando Ja linea S/R es de nivel alto, el sumador recibe el mimero B invertido, es decir en complemento de 1, y le suma el 1 aplicado a su entrada de carry (Cin). De este modo se crea el complemen- to de dos del sustraendo, El resultado de la opera- ACTIVIDAD PRACTICA Construccién del médulo 5: Temporizador programable. Parte 3. En esta actividad instalaremos en la tarjeta de circuito impreso del médulo 5 el pulsador de disparo Si y la base de 14 pines que sirve de soporte al circuito integrado 555 (IC1) y al condensador de tem- porizacién Cx, En la proxima actividad finalizare- ‘mos el ensamble de este médulo instalando el chip 585 y el potencimetro R2 (1 MQ). Componentes y materiales necesarios 1 base para circuito integrado de 14 pines. 1 pulsador miniatura normalmente abierto. 1 circuito impreso CEKIT EDM-5. Herramientas: cautin, soldadura, pinzas. Procedimiento Paso 1. Tome la base de 14 pines ¢ instélela en la tarjeta de circuito impreso EDM-5, como se indica en la figura A34, Aseguirese de que todos los pines entren en los agujeros demarcados y no haya alguno doblado o partido. Para obtener mejores resultados, los contactos de cobre de la tarjeta deben estar libres de grasa y Sxido, Si es necesario, piilalos cuidadosamente con una esponjilla de alambre. Suelde.cada uno de los pines de 1a base a la tarjeta. No mueva el conjunto hasta que la soldadura enfrie ni aplique calor en exceso, Verifique que no existan puentes indeseables entre pines adyacentes. Paso 2. Tome el pulsador normalmente abierto $1 ¢ instdlelo en los agujeros correspondientes de la tarjeta EDM-5, frente a la resistencia R1, como se indica en la figura A34, Este componente es delicado: no aplique demasiado calor al soldar ni maltrate los terminales durante su manipulaci6n, Sumador/Restador de 4 bitscién (suma o resta), en complement de dos, se obtiene en las salidas S4S3S2S1, correspondiendo el bit S4aal signo. Otros sumadores paralelos de 4 bits importantes similares al 74LS83 son los circuitos integrados 741S283 y 4008B. En la figura 578 se muestra la distribucién funcional de pines de estos chips. En ambos casos, A4A3A2A1 y B4B3B2B1 son las entradas de Ios sumandos y S4S3S2S1 las salidas del resultado. Las lineas de acarreo de entrada y de salida son CIN y COUT, respectivamente, ‘Sumadores paralelo 4008B (74LS283) 4 45 (01) aa 1002) 83 2.05)| 13 3.014) B2_4 (2) p28 @)| Bi 6 (6) a Circuitos de aplicacién. Sumadorirestador de 4 bits En esta seccién describiremos un sistema suma- dorfrestador de 4 bits desarrollado alrededor del sumador paralelo 74LS83 y otros componentes cono- cidos. Para operat el circuito de la figura 579, ac- tive primero la entrada CLR con el fin de borrar los registros A y B en 0000. A continuacién fije el control de Suma/Resta en el modo apropiado: 0 para suma y 1 para resta. Cargue entonces individualmente cada registro con los controles de carga. Para cargar el registro A. siti el control de carga A en I y el de carga B en 0. Presione un nimero en el teclado mientras pulsa la entrada CLK. El ndmero binario que usted cargé en el registro A aparece ahora en el display A. Para cargar el display B, sitde el control de carga Ben 1 yel de carga A en 0. Presione un nimero en el teclado mientras pulsa la entrada CLK. Este segundo nimero binario se visualizaré en el display B. El sumador de 4 bits 7483 trabaja de inmediato y la suma aparece en el display de salida. El restador sustrae el contenido del registro B del ntimero binario almacenado en el registro A. El procedimiento para restar con el sistema de la figura 579 es el mismo de la adici6n, excepto que el control de suma/resta se sitia en la posicién 1. Esto activa las compuertas AND y XOR para los complementos de 1. El display suministra la diferencia entre los registros A y B. El codificador 74147 convierte las entradas decimales del teclado en niimeros binarios. El 7404 invierte las salidas del codificador y alimentan el nimero binario en paralelo a los registros A y B. Con un pulso de relo} el dato a la entrada del registro se trasfiere y se almacena en el mismo. Los displays A y B informan qué nimeros binarios estén almacenados en los registros. Sumador/restador de 4 bits CEKIT- Curso préctico de elecwénica igual 373Leccién 29 Comparadores binarios + Introduccion + Comparadores de identidad. El CI 74HC688 + Comparadores de magnitud. El CI 74LS85 + CIRCUITOS DE APLICACION Introduccién Una de las necesidades més frecuentes en el disefio de sistemas digitales es comparar dos nimeros y establecer si el uno es mayor, menor o igual al ‘otro o, simplemente, si son iguales o diferentes. De acuerdo al resultado de esta comparacién, el sistema decide lo que debe hacer con fa informacién que estd procesando, Los circuitos encargados de esta funcién se denominan comparadores, Existen, bésicamente, dos categorias de compa- adores digitales: los de igualdad 0 identidad y los de magnitud. Los primeros informan cuando dos niimeros son. iguales o diferentes mientras que los, segundos indican cusindo el uno es mayor, menor 0 igual al otro. La informacién de entrada puede ingresar en serie, bit por bit, 0 en paralelo, todos Jos bits al mismo tiempo. En esta leccién estudiaremos ambos tipos de comparadores, tanto de igualdad como de magnitud, haciendo especial énfasis en estos iltimos, por ser los més versétiles y los més utilizados. Des- cribiremos, entre otros, el comparador de igualdad de 8 bits CMOS 74HC688 y el comparador de magnitud de 4 bits TTL 74LS85, Al final, presentaremos algunos circuitos de aplicacién tipicos. Los comparadores digitales se utilizan en una gran variedad de aplicaciones, incluyendo circuitos aritméticos, sistemas de control, computadores, Juegos electrénicos, etc, En un computador, las ope- aciones de comparacién se realizan normalmente ena unidad aritmético l6gica (ALU), asociada al microprocesador 0 unidad central de proceso (CPU) del sistema. Comparadores de identidad. El Cl 74HC688 Un comparador de igualdad o de identidad, como se establecié al comienzo de esta leccién, es un circuito I6gico que informa, mediante un nivel alto © bajo de salida, cudndo dos nimeros binarios son iguales o diferentes, sin especificar, en este gltimo aso, cudl es mayor 0 cudl es menor. La comparacién se puede efectuar en serie o en paralelo, dependiendo del disefio. Los primeros 374 son, invariablemente, circuitos secuenciales y los segundos, generalmente, son circuitos combinato- ios. En ambos casos, se utilizan compuertas XOR ‘0 XNOR como detectores de igualdad. En la figura 580, por ejemplo, se muestra el circuito de. un comparador de iguaided tipo serie, el ual utiliza una compuerta XOR y un flip-flop J-K, Para simplificar, supondremos que “A y B son niimeros binarios de 4 bits, de la forma A=A3A2 AAO y B=B3B2B1B0. Al comenzar el proceso, el estado de las salidas del flip-flop es Q=0 y O=1 (Condicién de reset). Comparador de igualdad tipo seri Para que A y B sean iguales, se requiere que cada pareja de dit que ocupan la misma posicién sean también iguales. Esto implica que A=B sf, y solo si, AO=B0, Al=B1, A2=82 y A3=B3, Este mismo concepto se aplica’ para comiparar dos ntimeros de mayor o menor longitud. La condicién de igualdad © de desigualdad de cada par de bits la detecta la compuerta XOR y la memoriza el flip-flop. La comparacién de cada pareja de bits se realiza con Jos flancos de subida de la sefial de reloj. El primer pulso compara los bis: AO y Ba, el segundo s bits Al y Bl, y asf sucesivamente, Recuerde que con J=0 y K=0, las salidas del flip-flop permanecen en el estado previo, y con J=1 y K=O, el Slip-flop pasa al estado SET, €s decir, Q=1 y Q-0, ¥ se mantiene indefinidamente en ese estado. Mientras se mantenga la condicién A=B cada par de bits la salida de la XOR es un nivel bajo (0) y la salida Q del flip-flop no cambia de estado, es decir, permanece en bajo (0). Tan pronto las entradas A y B sean diferentes, la salida de la XOR aplica un nivel alto (1) a la en-trada J del flip-flop, imponiendo un nivel alto (1) en la salida Q y un nivel bajo (0) en la salida Q. Esta dtima situacién no cambiaré hasta que el flip-flop se inicialice asincrénicamente en bajo (activando la entrada de borrado CLR), incluso si los nimeros A y B difieren Gnicamente en un bit, por ejemplo A=1010 (10) y B=1000 (8). El estado de las salidas Q y Q al final del proceso, cuando todos los bits hayan sido chequeados, indicaré el resultado de ta comparaci6n ast: Q=0 y Gel si Aes igual a B(A=B) Qely G0 siAesdiferente de B (A¥B) Un ejemplo de comparador de igualdad tipo paralelo es el circuito integrado 74HC688, un comparador de igualdad de 8 bits fabricado con tecno- logia CMOS de alta velocidad. En la figura 581 se muestra el circuito légico simplificado, la dis- tribucién de pines, el diagrama funcional y la tabla de verdad de este chip El 74HC688 compara dos niimeros 0 cédigos binarios de 8 bits P y Q, aplicados en paralelo a las entradas P7-PD y Q7-Q0, respectivamente, ¢ indica, mediante un nivel bajo (0) en su salida "P=Q" (pin 19) cuando son iguales, bir por bit. Si las dos pa- labeas no. clnciden DorauE afgunes © tados us bits son diferentes, la salida P=Q es de nivel alto. ‘Suponga, por ejemplo, que se comparan los mimeros P=10011010 (154, en decimal) y Q= 10001010 (138), los cuales difieren tinicamente en un bit (Pé=1y Qs=0). Esta desigualdad causa {que la salida de la compuerta XNOR asociada a las entradas P4 (pin 11) y Qs (pin 12) aplique un bajo a una de las entradas de la compuerta NAND, mientras las demas entradas permanecen altas. Como resultado, la salida de esta itima compuerta, que es la salida de comparacién P-Q, se ha- ¢e alta (1), indicando que los ntimeros Py Q son diferentes. En efecto, P=154 es distinto de Q=138. Es mds: P es mayor que Q (154>138). Sin embargo, el circuito no esté en capacidad de informar esta desigualdad. Sélo indica que son diferentes. Los comparadores de magnitud, que estudiaremos cn la siguiente seccién, superan esta aparente am- biguedad, La linea E (pin 1), activa en bajo (0), es la entrada de habilitacién del circuito. Cuando esta nea se hace alta (1), el circuito se inhibe y la salida P= 5 permanece siempre alta, sin importar el estado de las entradas P y Q. La linea E se utiliza para facilitar la conexién en cascada de varios chips 74HC688. y permitir la comparacién de palabras de mas de 8 birs. Comparador de igualdad de 8 bits 74HC688. b) Distribucién de pines ¢) Tabla de verdad S|" [eo | Peo Psa PB","AB" (pin 5) se activa cuando A es mayor que B, la salida {Gin 6) cuando es igual a By ta salkda “AcB” (pin 7) cuando A es menor que B. Las salidas no activas permanecen en bajo. 101 (13) y B=0101 (5), indicando que 13 (A) es mayor que 5 (B). Si A=1000 (8) y B=1000 (8), se activa la salida "A=B", indicando que 8 (A) es igual a 8 (B). Si A-OO01 (1) y B=0100 (4), se activa la salida "AI El 74LS85 cuenta también con tres Iineas de entrada adicionales que le permiten conectarse en cascada con unidades similares para comparar ntimeros de mayor longitud. Estas entradas de cascada son "AB" (pin 4). En la figura 583, por ejemplo, se ilustra la forma de conectar dos chips 74LS85 para obtener un comparador de magnitud de 8 bits, El primer 741,885 (IC1) compara los 4 bits de mis bajo orden (A3A2A1A0 y B3B2B1B0) y el segundo (IC2) los 4 Bits de mds alto orden’ (A7A6 ASA4 y B7B6BSB4). Observe que las salidas de comparacién "AB" de ICI se conectan @ las comrespondientes entradas de cascada de 1C2. Las salidas "AB" de este Ultimo proporcionan el resultado finial de Ia compa- racién, Note, asf mismo, que la entrada "A=B" del primer comparador esta conectada a un nivel alto (SV) y las entradas "A>B" y "AB" estén conectadas a un nivel bajo (GND), Estas conexiones deben realizarse también cuando el 74LS85 se utiliza aisladamente como comparador de 4 bits. Otros comparadores de magnitud de 4 bits similares, al 7ALS85 son los circuitos integrados 40 63B, 4585B, y 74C85. En la figura 584 se muestra la distribucién funcional de pines de estos chips. En todos los casos, las salidas de comparacién son activas en alto (1). Las entradas de cascada del 40 63B y del 74C85 se utilizan de la misma forma que en el 74LS85, En el caso del 4585B, ta entrada "AB" (pin 4) a un nivel alto, Para comparaciones de més de 4 bits, las salidas ‘Comparador de magnitud de 6 bis + BV +8V Bit menos. significative Bitmas significative "A=B" (pin 6) y "AB" de cada etapa se conecta un nivel alto y la salida "A>B" se deja libre. CIRCUITOS DE APLICACION Con el fin de clarificar los conceptos expuestos en esta leccién, se presentan a continuacién dos circuitos practicos de aplicacién con comparadores de magnitud. El primero es un juego binario de en- tretenimiento y el segundo un analizador légico muy «til para probar sistemas digitales, Juego binario de coincidencia El circuito de la figura 585 utiliza un chip 74LS 85 (IC3) para comparar el estado de la cuenta de salida de un contador binario 74LS93 (IC2) con un c6digo intemo de 4 bits programado en un dip- switch de 4 posiciones (S2-S5), Cuando este tltimo coincide con el del contador, la salida "A=B"(pin 6) CEKIT-Curso préctico de elecrénica digital 377

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