Universitatea Dunarea de Jos,Galati

Facultatea de Automatica,Calculatoare,Inginerie Electrica si Electronica

Circuite Digitale
PROIECT

Profesor Indrumator:

Student:

Asistent Silviu Epure

Popovici Ciprian
Grupa 2322

CUPRINS

1.Subiectul de lucru
2.Rezolvarea problemei
3.Tabelul starilor
4.Minimizarea problemei
5.Simularea circuitului
6.Circuitul in Layout

Sa se implementeze automatul finit sincron din figura cu bistabile jk si porti logice.

X1=1

X1=0

x2=1

X2=0

X1=01

Circuitul digital urmareste subpunctele:

-rezolvarea problemei
-desenarea schemei intr-un program software adecvat+simulare

-proiectarea cablajului imprimat,cu numar minim de circuite integrate

Rezolvarea problemei:

Se aleg starile:A=100, B=001, C=010, D=011, E=000, F=101, G=110.

Se completeaza tabelul cu starile viitoare tinant cont de x1 si x2 si schema.
Se completeaza tabelul cu valorile pentru bistabilele J1K1,J2K2,J3K3 folosind tabelul:
Q Q+ J K
0

0 x

1 x

x 1

x 0

Tabel 1.
Se completeaza Y cu ajutorul tabelului:

Stare

Tabel2.

Tabel3.
X

Q1

Q2

Q3

1
0

2
0

1
0

2
0

3
0

+
1

+
1

+
0

1
1

1
X

2
1

2
X

3
0

3
X

Minimizarea problemei

Tabel4.
J1

K1

J2

K2

J3

K3

Q3 NEG

Q3 NEG

0/X

X/0

Q3 NEG

0/X

X/1

Q3

0/X

X/1

1/X

0/X

0/X

1/X

Q3 NEG

1/X

X/0

Q3

Q3 NEG

Q3 NEG

1/X

X/1

Q3

1/X

X/1

Q3

1/X

0/X

0/X

1/X

Q3 NEG

1/X

X/0

Q3

Q3 NEG

0/X

X/1

Q3

1/X

X/1

1/X

1/X

0/X

1/X

Q3 NEG

1/X

X/0

Q3

Q3 NEG

Q3

1/X

X/1

Q3

Q3

1/X

X/1

1/X

1/X

0/X

1/X

J1
X1
Q1

Q1

X1

Q3

Q2

NQ3

NQ3

NQ3

NQ3

Q2

X2

X2

X2

J1=NQ1*X1*NQ3+NQ1*Q2*NX1*X2*NQ3
Q2

K1

J2
X1
X1
Q1

K1=Q1*NQ2
J2=NQ1*NQ2+Q1*NQ2*NX2*NX1+Q1*NQ2*X1*X2

X1

Q1

X1

Q1

X1
0/X

1/X

X1
1/X

1/X

Q2

Q1

X
X

X
1/X

X
1/X

X
0/X

Q2
Q2

NQ3

NQ3

Q2

0/X

0/X

0/X

0/X

Q1

X
0/X

X
1/X

1/X
1/X

1/X
1/X

Q2

Q1

X
X2

X
X2

Q2

X2

X2

X2
X2

K2

Q1

Q1

J3

K2=NQ1*Q2*X2*NQ3

X1
X1

Q2

Q2

1/X

1/X

1/X

1/X

Q2

X2

X2

NQ3

NQ3

NQ3

NQ3

Q2

Q2

Q3

Q3

Q3

X2

X2

Q1

Q1

Q2

X2

J3=Q1*NQ2+Q1*NQ2*NX1*X2+NQ1*Q2*X2*NX1*X2

K3
X1

X2

Y
X1

X1

X/0

X/0

Q2

X/1

X/1

X/1

X/1

Q2

X/1

X/1

X/1

X/1

X2

X2

X2

Q2

Q1

Q1

X1

Q3

Q3

Q3

Q2

Q3

Q3

Q2

1/X

1/X

1/X

1/X

Q3

X2

X2

Q2

X2

K3=Q1*NQ2
Y=NX2*Q1*NQ2+X2*X1*NQ2*Q3+NQ2*NX1*Q1*Q2+NQ1*Q2*NX2+NQ1*Q2*Q3*X2+NQ2*Q3*NX1

Simulare circuit digital:

Pentru simularea circutul am folosit Pspice,iar pentru realizarea schemei am folosit Capture Cis.Pentru
realizarea circuitului am folosit urmtoarele componente:

-Porti logice:AND2,AND3,AND4,AND5,OR2,OR3,OR4,OR5
-Inversoare:INV
-Clock:DIGSTIM
-Intrari X1,X2:STIM
-Bistabile J,K:JKFF

Clock-ul a fost setat la frecvena de 50 de Hz, X1 i X2 au valorile 0ms 0,20ms 0,40ms 0,60ms 0,80ms
0,100ms 0,120ms 1,140ms 0, respectiv 0ms 0,20ms 1,40ms 0,60ms 0,80ms 1,100 ms 0,120ms 0,140ms 0.
Simularea a fost realizat in Pspice->Time Domain:Run To Time 240ms.

Circuitul in Layout:
Schema a fost realizat in Capture Cis,apoi am creat fiierul cu extensia mnl care ne-a ajutat la realizarea
cablajului in Layout.Dimesiunea traseelor este de 40 mils.Cablajul e proiectat pe layer-ul Bottom.