question

answer1

Care este reprezentarea in binar a numarului hexazecimal @AE@D3@4F@C7@5B@ ?

@1010_1110@1101_0011@0100_1111@1100_0111@0101_1011@

Care este reprezentarea in binar a numarului hexazecimal @AE@D3@4F@C7@5B@ ?

@10101110@11010011@01001111@11000111@01011011@

Care este reprezentarea in hexazecimal a numarului binar

@10101110@11010011@01001111@11000111@01011011@ ?
Care este reprezentarea in hexazecimal a numarului binar
@1011_1110@1101_0111@0100_1111@1100_0111@0101_1011@ ?
Complementul fata de 2 al numarului binar N este:

@AE@D3@4F@C7@5B@
@BE@D7@4F@C7@5B@
~N + 1

Daca A = @8'b0010_1001@8'b0110_1000@8'b1000_1100@1100_0001@
atunci inversul aritmetic al lui A in complement fata de 2 pe 8 biti este
Care este diferenta dintre un FPGA si un ASIC?

@8'b1101_0111@8'b1001_1000@8'b0111_0100@8'b0011_1111@
ASIC este un circuit cu functie fixa ce nu mai poate fi modificata, iar FPGA-ul poate fi
reconfigurat/reprogramat hardware pentru a-i schimba functia

Complexitatea unui circuit digital

Complexitatea unui circuit digital se poate exprima
Compozitia circuitelor digitale presupune
Daca nu se specifica explicit altfel, semnalele de intrare intr-un circuit (cu exceptia
ceasului) sunt active pe:
Iesirea unui sistem digital
Orice circuit combinational este un circuit
Orice circuit secvential este un circuit
Semnalul de ceas (clock-ul) este
Starea interna a unui circuit secvential

este proportionala cu dimensiunea celei mai compacte descrieri

prin numarul de intrari ale portilor logice pe care le contine
conectarea serie si paralel a unor circuite digitale
palierul de 1
depinde uneori numai de starea sistemului digital
history free
history sensitive
un semnal dreptunghiular, periodic si activ pe front
comuta sincronizata de semnalul de ceas

Toate semnalele dintr-un circuit, cu exceptia ceasului (clock) sunt active pe

palier

Care din portile logice desenate este poarta @SI@SAU@SI-NU@SAU-NU@SAU

EXCLUSIV@SAU EXCLUSIV NEGAT@ ? #IMAGE:dbed_03_01.png#

@poarta 4@poarta 5@poarta 1@poarta 2@poarta 6@poarta 3@

Care din portile logice desenate este poarta @SI@SAU@SI-NU@SAU-NU@SAU

EXCLUSIV@SAU EXCLUSIV NEGAT@ ? #IMAGE:dbed_03_02.png#

@poarta 5@poarta 3@poarta 6@poarta 1@poarta 2@poarta 4@

Care din portile logice desenate este poarta @SI@SAU@SI-NU@SAU-NU@SAU

EXCLUSIV@SAU EXCLUSIV NEGAT@ ? #IMAGE:dbed_03_03.png#

@poarta 4@poarta 6@poarta 5@poarta 2@poarta 1@poarta 3@

Care este tabelul de adevar pentru poarta @SI@SAU@SI-NU@SAU-NU@SAU

EXCLUSIV@SAU EXCLUSIV NEGAT@ ? #IMAGE:dbed_04_01.png#

@tabelul f4@tabelul f6@tabelul f3@tabelul f5@tabelul f2@tabelul f1@

Care este tabelul de adevar pentru poarta @SI@SAU@SI-NU@SAU-NU@SAU

EXCLUSIV@SAU EXCLUSIV NEGAT@ ? #IMAGE:dbed_04_02.png#

@tabelul f5@tabelul f3@tabelul f2@tabelul f1@tabelul f6@tabelul f4@

Care este tabelul de adevar pentru poarta @SI@SAU@SI-NU@SAU-NU@SAU

EXCLUSIV@SAU EXCLUSIV NEGAT@ ? #IMAGE:dbed_04_03.png#

@tabelul f3@tabelul f1@tabelul f6@tabelul f4@tabelul f5@tabelul f2@

Cate iesiri are o poarta de tip @AND@OR@XOR@?

Inmultirea a doua numere de un bit se face eficient cu
Suma modulo doi pentru numere de 1 bit se face eficient cu
Care din urmatoarele secvente provine de la un numarator in cod Gray?
Care din urmatoarele secvente provine de la un numarator in cod Gray?

@1@1@1@
o poarta AND cu 2 intrari
o poarta XOR cu 2 intrari
001 - 011 - 111 - 101 - 001
000 - 001 - 011 - 010 - 000

Inchiderea unei bucle presupune ca

o parte dintre intrarile unui sistem digital sa fie conectate la iesiri ale sistemului

O bucla combinationala ce se inchide peste un numar impar de nivele logice inversoare

formeaza un circuit cu iesiri instabile

O bucla combinationala ce se inchide peste un numar par de nivele logice inversoare

formeaza un circuit cu iesiri stabile

Prin inchiderea unei bucle intr-un sistem digital

Un circuit combinational
Un sistem digital este cel putin de ordinul 3 daca
A' + AB =
AB + A'B =
Conform legii lui De Morgan A + B =
Conform legii lui De Morgan A'B' =

autonomia comportamentului sistemului creste

este un sistem de ordinul 0
include un subsistem de ordinul 2 conectat in bucla cu un alt subsistem
A' + B
B
(A'B')'
(A+ B)'

Forma duala a expresiei

@(A + ~B)(C + D)@(A + B)(~C + ~D)@A (B + ~C + D)@A + BC(~D)@
este

@(A(~B)) + CD@AB + (~C)(~D)@A + B(~C)D@A (B + C + ~D)@

Prin transformarea lui de Morgan expresia @(A + (~B)C)@AB + (~C)@ este egala cu:

@~( (~A)(B + (~C)) )@~( ((~A) + (~B))C )@

Circuitele combinationale sunt sisteme de ordinul

Compararea (verificarea egalitatii) a 2 numere de 1 bit se face eficient cu

0
o poarta NXOR cu 2 intrari

Functia logica a circuitului din figura alaturata este: #IMAGE:dbed_08_10.png#

Functia logica a circuitului din figura alaturata este: #IMAGE:dbed_08_11.png#

A&B

Page 1

Functia logica a circuitului din figura alaturata este: #IMAGE:dbed_08_12.png#

Functia logica a circuitului din figura alaturata este: #IMAGE:dbed_08_13.png#

A+B

Functia logica a circuitului din figura alaturata este: #IMAGE:dbed_08_14.png#

~(A + B)

Functia logica a circuitului din figura alaturata este: #IMAGE:dbed_08_15.png#

~A

Functia logica a circuitului din figura alaturata este: #IMAGE:dbed_08_20.png#

~(A + B)

Functia logica a circuitului din figura alaturata este: #IMAGE:dbed_08_21.png#

A^B

Functia logica a circuitului din figura alaturata este: #IMAGE:dbed_08_22.png#

Functia logica a circuitului din figura alaturata este: #IMAGE:dbed_08_23.png#

A+B

Functia logica a circuitului din figura alaturata este: #IMAGE:dbed_08_24.png#

~(A & B)

Functia logica a circuitului din figura alaturata este: #IMAGE:dbed_08_25.png#

A&B

Functia logica a circuitului din figura alaturata este: #IMAGE:dbed_05_01.png#

AB + AC' + B'C

Functia logica a circuitului din figura alaturata este: #IMAGE:dbed_05_02.png#

AB' + AC' + BC

Functia logica a circuitului din figura alaturata este: #IMAGE:dbed_05_03.png#

AB' + AC + BC'

Functia logica a circuitului din figura alaturata este: #IMAGE:dbed_05_04.png#

A'B + A'C + B'C

Care este frecventa de oscilatie a oscilatorului din figura stiind ca toate portile au un timp
de propagare egal cu @1ns@10ns@ ? #IMAGE:bed_13_01.png#

@100MHz@10MHz@

Care este frecventa de oscilatie a oscilatorului din figura stiind ca toate portile au un timp
de propagare egal cu @1ns@10ns@ ? #IMAGE:bed_13_02.png#

nu oscileaza

Care este frecventa de oscilatie a oscilatorului din figura stiind ca toate portile au un timp
de propagare egal cu @1ns@10ns@ ? #IMAGE:bed_13_03.png#

@166MHz@16,6MHz@

Care semnal de pe formele de unda corespunde iesirii portii @SI@SAU@SI-NU@SAUNU@SAU EXCLUSIV@SAU EXCLUSIV NEGAT@ avand variabilele de intrare A si
B ? #IMAGE:dbed_06_01.png#

@semnalul F1@semnalul F6@semnalul F4@semnalul F2@semnalul F5@semnalul

F3@

Care semnal de pe formele de unda corespunde iesirii portii @SI@SAU@SI-NU@SAUNU@SAU EXCLUSIV@SAU EXCLUSIV NEGAT@ avand variabilele de intrare A si
B ? #IMAGE:dbed_06_02.png#

@semnalul F6@semnalul F5@semnalul F3@semnalul F1@semnalul F4@semnalul

F2@

Care semnal de pe formele de unda corespunde iesirii portii @SI@SAU@SI-NU@SAUNU@SAU EXCLUSIV@SAU EXCLUSIV NEGAT@ avand variabilele de intrare A si
B ? #IMAGE:dbed_06_03.png#

@semnalul F3@semnalul F1@semnalul F5@semnalul F4@semnalul F2@semnalul

F6@

Care semnal de pe formele de unda corespunde iesirii portii @SI@SAU@SI-NU@SAUNU@SAU EXCLUSIV@SAU EXCLUSIV NEGAT@ avand variabilele de intrare A si
B ? #IMAGE:dbed_06_04.png#

@semnalul F6@semnalul F4@semnalul F2@semnalul F1@semnalul F5@semnalul

F3@

Care iesiri ale decodorului isi modifica valoarea dupa comutarea intrarii IN (se ignora
hazardul de la iesiri) ? #IMAGE:bed_09_01.png#
Care iesiri ale decodorului isi modifica valoarea dupa comutarea intrarii IN (se ignora
hazardul de la iesiri) ? #IMAGE:bed_09_02.png#
Care iesiri ale decodorului isi modifica valoarea dupa comutarea intrarii IN (se ignora
hazardul de la iesiri) ? #IMAGE:bed_09_03.png#
Care iesiri ale decodorului isi modifica valoarea dupa comutarea intrarii IN (se ignora
hazardul de la iesiri) ? #IMAGE:bed_09_04.png#
Care iesiri ale decodorului isi modifica valoarea dupa comutarea intrarii IN (se ignora
hazardul de la iesiri) ? #IMAGE:dbed_09_01.png#
Ce este un DMUX (demultiplexor)?
Ce este un MUX (multiplexor)?
Functia de decodificare se poate obtine prin

O4 si O6
O2 si O6
O1 si O5
O1 si O3
O4 si O5
Este un DCD (decodificator) cu functie conditionata de semnalul Enable, activ pe 0 logic
E un circuit a carui structura implementeaza forma canonica generalizata pentru functii de
2, 3, 4 variabile
activarea intrarii de date a unui demultiplexor

Simbolul @multiplexorului@demultiplexorului@ este: #IMAGE:dbed_08_01.png#

@a@f@

Simbolul @multiplexorului@demultiplexorului@ este: #IMAGE:dbed_08_02.png#

@b@d@

Simbolul @multiplexorului@demultiplexorului@ este: #IMAGE:dbed_08_03.png#

@d@e@

Adancimea unei versiuni optime de decodificator cu n intrari are ordinul de marime

O(n)

Page 2

Adancimea unei versiuni optime de demultiplexor cu n intrari de selectie are ordinul de

marime
Adancimea unei versiuni optime de multiplexor cu n intrari selectate are ordinul de
marime

O(n)
O(log n)

Complexitatea unei versiuni optime de decodificator cu n intrari are ordinul de marime

O(2^n)

Complexitatea unei versiuni optime de demultiplexor cu n intrari de selectie are ordinul

de marime
Complexitatea unei versiuni optime de multiplexor cu n intrari selectate are ordinul de
marime
Definitia recursiva a unui incrementator pentru numere de n biti

O(2^n)
O(n)
este constituita prin conectarea in serie a n semi-sumatoare (half-adders)

Definitia recursiva a unui sumator pentru numere de n biti

Un comparator pe n biti este format din n comparatoare elementare si o poarta cu n intrari
de tip
Un multiplexor pentru n cai de 1 bit este construit
Unitatea logico-aritmetica (ALU) de n biti

este constituita prin conectarea in serie a n sumatoare complete (full adders)

and
din n-1 multiplexoare elementare
este un circuit combinational care calculeaza functii aritmetice si logice pentru intrari de n
biti

Care este capacitatea memoriei ROM extinse din figura? #IMAGE:dbed_12_11.png#

32 locatii x 4 biti

Care este capacitatea memoriei ROM extinse din figura? #IMAGE:dbed_12_12.png#

16 locatii x 8 biti

Care este capacitatea memoriei ROM extinse din figura? #IMAGE:dbed_12_13.png#

64 locatii x 4 biti

Care este capacitatea memoriei ROM extinse din figura? #IMAGE:dbed_12_14.png#

32 locatii x 8 biti

Cate locatii are o memorie cu data_in pe @4@8@ biti?

@depinde de numarul de biti de adresa@depinde de numarul de biti de adresa@

Cate locatii are o memorie cu data_out pe @4@8@ biti?

@depinde de numarul de biti de adresa@depinde de numarul de biti de adresa@

Cate locatii are o memorie cu enable_write pe 1 bit si data_out pe @16@8@ biti?

depinde de numarul de biti de adresa

Cu ce circuit se poate realiza orice functie cu n variabile si m iesiri?

O memorie fixa (Read Only Memory) de 16 cuvinte de 4 biti
O memorie fixa (Read Only Memory) de 16 cuvinte de 4 biti
O memorie fixa (Read Only Memory) de 512 cuvinte de 5 biti

ROM
poate calcula orice functie logica cu 4 intrari si 4 iesiri
poate fi folosita pentru a realiza un inmultitor pentru numere de 2 biti
poate fi folosita pentru a realiza orice functie logica cu 9 intrari si 5 iesiri

O memorie fixa (Read Only Memory) de 512 cuvinte de 5 biti

poate fi folosita pentru a realiza un sumator complet pentru numere de 4 biti

Care dintre circuitele alaturate este un bistabil cu intrarile de set si reset active in
@0@1@ ? #IMAGE:dbed_19_01.png#
Care dintre circuitele alaturate este un bistabil cu intrarile de set si reset active in
@0@1@ ? #IMAGE:dbed_19_02.png#

@b@e@
@f@a@

Care este simbolul bistabilului activ pe frontul @crescator@descrescator@ al ceasului cu

iesire normala ? #IMAGE:dbed_14_01.png#

@b@c@

Care este simbolul bistabilului activ pe frontul @crescator@descrescator@ al ceasului cu

iesire normala ? #IMAGE:dbed_14_02.png#

@d@e@

Care este simbolul latchului activ pe palierul @de 1@de 0@ al ceasului cu iesire normala
? #IMAGE:dbed_14_01.png#
Care este simbolul latchului activ pe palierul @de 1@de 0@ al ceasului cu iesire normala
? #IMAGE:dbed_14_02.png#
Ce se intampla daca unui bistabil RS ii fixez ambele intrari pe 0?
Data latch-ul transparent pentru 'clock = 1'
Latchul cu ceas realizat cu 4 circuite NAND
Latchul elementar realizat cu doua circuite NAND
Latchul elementar realizat cu doua circuite NOR
MUX-ul poate fi folosit ca data latch daca
Care este capacitatea in @biti@bytes@ a memoriei din figura?
#IMAGE:bed_12_01.png#
Care este capacitatea in @biti@bytes@ a memoriei din figura?
#IMAGE:bed_12_02.png#
Care este capacitatea in @biti@bytes@ a memoriei din figura?
#IMAGE:bed_12_03.png#
Care este capacitatea in @biti@bytes@ a memoriei din figura?
#IMAGE:dbed_12_01.png#
Care este capacitatea in @biti@bytes@ a memoriei din figura?
#IMAGE:dbed_12_02.png#
Care este capacitatea in @biti@bytes@ a memoriei din figura?
#IMAGE:dbed_12_03.png#
Ce valoare trebuie sa aiba semnalul address pentru a se citi locatia a @14@13@12@-a
dintr-o memorie RAM?
De ce n-au nevoie de ciclu de refresh memoriile SRAM?
Ce tip de memorie are nevoie de ciclu de refresh?
Celula de stocare a unei memorii statice de tip RAM este

@f@a@
@a@c@
Ajung in stare de nedeterminare
memoreaza valoarea de pe intrare pe palierul de 1 al ceasului
este transparent atunci cand 'clock = 1'
are intrarile active pe 0 logic
are intrarile active pe 1 logic
daca se conecteaza iesirea la in0, ceasul la selectie si D la in1
@1kb@128B@
@16kb@2kB@
@2kb@256B@
@1kb@128B@
@16kb@2kB@
@2kb@256B@
@4'hE@4'hD@4'hC@
Deoarece contin bistabili
DRAM
un latch elementar cu clock

Page 3

Memoria sincrona RAM (SRAM)

receptioneaza sincron cu frontul activ al ceasului toate semnalele de intrare

Memoria SRAM si registrul sunt sisteme de ordinul

Bistabilul de tip D (D flip-flop)
Bistabilul master-slave
Circuitul din figura este un: #IMAGE:bed_17_01.png#
Circuitul din figura este un: #IMAGE:bed_17_02.png#
Circuitul din figura este un: #IMAGE:bed_17_03.png#

1
functioneaza ca un circuit de intarziere egala cu o perioada a ceasului
comuta pe frontul activ al ceasului
registru de deplasare la dreapta (spre LSB)
registru simplu
registru de deplasare la stanga (spre MSB)

Intrarea unui registru trebuie sa fie stabila

inainte de tranzitia activa a ceasului un interval de timp egal cu timpul de set-up

La un bistabil D comutarea iesirii are loc

Registrul de n biti
Registrul de n biti
Registrul serie de n biti

Pe frontul activ al ceasului

este un element de stocare sincronizat cu frontul activ al ceasului
este un circuit care memoreaza un cuvant de n biti
este format din n bistabili de tip D conectati serie
este intervalul de timp, anterior frontului activ al ceasului, in care intrarea unui circuit de
memorare trebuie sa fie stabila

Timpul de set-up
Care semnal de pe formele de unda corespunde iesirii @unui bistabil tip D care comuta
pe frontul crescator@unui latch tip D activ pe palierul de 1@unui bistabil tip D care
comuta pe frontul descrescator@unui latch tip D activ pe palierul de 0@ avand intrarea D
? #IMAGE:bed_18_01.png#
Care semnal de pe formele de unda corespunde iesirii @unui bistabil tip D care comuta
pe frontul crescator@unui latch tip D activ pe palierul de 1@unui bistabil tip D care
comuta pe frontul descrescator@unui latch tip D activ pe palierul de 0@ avand intrarea D
? #IMAGE:bed_18_02.png#
Care semnal de pe formele de unda corespunde iesirii @unui bistabil tip D care comuta
pe frontul crescator@unui latch tip D activ pe palierul de 1@unui bistabil tip D care
comuta pe frontul descrescator@unui latch tip D activ pe palierul de 0@ avand intrarea D
? #IMAGE:dbed_18_01.png#
Care semnal de pe formele de unda corespunde iesirii @unui bistabil tip D care comuta
pe frontul crescator@unui latch tip D activ pe palierul de 1@unui bistabil tip D care
comuta pe frontul descrescator@unui latch tip D activ pe palierul de 0@ avand intrarea D
? #IMAGE:dbed_18_02.png#
Care semnal de pe formele de unda corespunde iesirii @unui bistabil tip D care comuta
pe frontul crescator@unui latch tip D activ pe palierul de 1@unui bistabil tip D care
comuta pe frontul descrescator@unui latch tip D activ pe palierul de 0@ avand intrarea D
? #IMAGE:dbed_18_03.png#
Care semnal de pe formele de unda corespunde iesirii @unui bistabil tip D care comuta
pe frontul crescator@unui latch tip D activ pe palierul de 1@unui bistabil tip D care
comuta pe frontul descrescator@unui latch tip D activ pe palierul de 0@ avand intrarea D
? #IMAGE:dbed_18_04.png#
Automatul din figura este un divizor de frecventa realizat cu un numarator sincron cu
incarcare sincrona.
Numaratorul numara inainte (UP).
Care este raportul intre perioada semnalului de la iesire, clk0, si perioada ceasului clk?
#IMAGE:bed_16_01.png#
Automatul din figura este un divizor de frecventa realizat cu un numarator sincron cu
incarcare sincrona.
Numaratorul numara inainte (UP).
Care este raportul intre perioada semnalului de la iesire, clk0, si perioada ceasului clk?
#IMAGE:bed_16_02.png#
Automatul din figura este un divizor de frecventa realizat cu un numarator sincron cu
incarcare sincrona.
Numaratorul numara inainte (UP).
Care este raportul intre perioada semnalului de la iesire, clk0, si perioada ceasului clk?
#IMAGE:bed_16_03.png#
Automatul din figura este un divizor de frecventa realizat cu un numarator sincron cu
incarcare sincrona.
Numaratorul numara inainte (UP).
Care este raportul intre perioada semnalului de la iesire, clk0, si perioada ceasului clk?
#IMAGE:bed_16_04.png#
Automatul din figura este un divizor de frecventa realizat cu un numarator sincron cu
incarcare sincrona.
Numaratorul numara inainte (UP).
Care este raportul intre perioada semnalului de la iesire, clk0, si perioada ceasului clk?
#IMAGE:bed_16_05.png#

@Q3@Q5@Q6@Q1@

@Q2@Q4@Q5@Q6@

@Q3@Q5@Q6@Q1@

@Q2@Q4@Q5@Q6@

@Q1@Q3@Q4@Q5@

@Q4@Q6@Q1@Q2@

Bistabilul de tip JK

este un automat cu 2 stari care comuta in starea complementara atunci cand J = K = 1

Bistabilul de tip T
Bistabilul de tip T este construit
Bistabilul T se poate obtine dintr-ul bistabil JK cu

este un automat cu 2 stari care comuta numai atunci cand T = 1

dintr-un DF-F (D flip-flop) cu o bucla printr-un XOR
Intrarile K si J conectate impreuna la T

Care este configuratia de numarator @sincron@asincron@? #IMAGE:dbed_17_11.png#

@e@c@

Care este configuratia de numarator @sincron@asincron@? #IMAGE:dbed_17_12.png#

@b@d@

Ce se intampla cu un numarator ce si-a atins capacitatea maxima, daca nu exista alte

conditii care sa-i limiteze functionarea?

Reia numararea de la zero

Page 4

Circuitul ALU cu acumulator de n biti

Daca frecventa de ceas pentru un numarator este de 50MHz, frecventa bitului
@0@1@2@ este de:
Numaratorul de n biti

poate functiona ca numarator presetabil direct si invers

@25MHz@12.5MHz@6.25MHz@
este un automat simplu cu 2^n stari
este format dintr-un registru de n biti legat in bucla cu un circuit combinational de
incrementare

Numaratorul de n biti
Numaratorul este un circuit secvential pentru ca

are o stare interna care se poate modifica sincron cu frontul activ al ceasului

Numaratorul reversibil
Un sumator cu iesirea intarziata printr-un registru resetabil nu poate fi transformat prin
inchiderea unei bucle
Aplicarea principiului pipeline intr-o schema logica are ca efect

este un numarator care poate numara crescator sau descrescator

intr-un numarator presetabil
Cresterea vitezei de lucru de aproape doua ori fata de schema initiala

Care este cea mai eficienta metoda de inlaturare a hazardului combinational?

Adaugarea unui registru pe iesire

Care variabile ale functiei genereaza hazard combinational monovariabila la iesirea

circuitului care implementeaza minimizarea de pe diagrama? #IMAGE:dbed_10_01.png#

A si C

Care variabile ale functiei genereaza hazard combinational monovariabila la iesirea

circuitului care implementeaza minimizarea de pe diagrama? #IMAGE:dbed_10_02.png#

B si C

Care variabile ale functiei genereaza hazard combinational monovariabila la iesirea

circuitului care implementeaza minimizarea de pe diagrama? #IMAGE:dbed_10_03.png#

B si D

Care variabile ale functiei genereaza hazard combinational monovariabila la iesirea

circuitului care implementeaza minimizarea de pe diagrama? #IMAGE:dbed_10_04.png#

C si D

Conectarea pipeline intre doua subsisteme

Introducerea unui registru pipeline in proiectul unui modul digital
Introducerea unui registru pipeline poate creste frecventa ceasului de
O unitate de tip ALU in bucla cu un file register
Un procesor elementar de n biti
Care dintre multimile ce definesc un automat trebuie sa fie complete?
Care este diferenta dintre functia de tranzitie a unui automat Moore si cea a unui automat
Mealy?
Care modalitate de descriere a unui automat este cea mai complexa?
Definirea prin triplet (ansamblu de 3 marimi) a unui automat este

permite o proiectare modulara

permite cresterea frecventei de ceas
aproape doua ori
este un sistem de ordinul 2
este un sistem care are cel putin ordinul 3
X si Q
gMealy: X x Q -> Y, iar gMoore: Q -> Y
Descrierea in limbaj natural
Incompleta si folosita in reverse engineering

Descrierea unui automat prin diagrame V-K se foloseste

Doar pentru automate cu CLCQ si CLCY de mici dimensiuni, ce permit minimizarea

La implementarea unui automat cu numarator, CLCQ se ocupa

Numarul minim de bistabile pentru implementarea unui automat cu
@3@4@5@7@9@10@ stari este:
Starea interna a unui sistem digital secvential este:
Starile echivalente ale unui automat sunt acele stari care
Un automat Mealy cu intarziere este echivalent cu

Doar cu generarea starilor de salt

@2@2@3@3@4@4@
un element al multimii starilor sistemului digital
Pentru toate secventele de intrare conduc la aceeasi secventa de iesire
Un automat Moore imediat

Care este schema bloc a automatului @Moore imediat@Mealy imediat@Moore cu

intarziere@Mealy cu intarziere@? #IMAGE:dbed_15_12.png#

@d@c@f@a@

Care este schema bloc a automatului @Moore imediat@Mealy imediat@Moore cu

intarziere@Mealy cu intarziere@? #IMAGE:dbed_15_13.png#

@c@b@e@f@

Care este schema bloc a automatului @Moore@Mealy@ cu intarziere?

#IMAGE:dbed_15_11.png#
Care variabile ale automatului din figura pot fi asincrone fara a perturba tranzitiile in
spatiul starilor ? #IMAGE:dbed_15_01.png#
Care variabile ale automatului din figura pot fi asincrone fara a perturba tranzitiile in
spatiul starilor ? #IMAGE:dbed_15_02.png#
Care variabile ale automatului din figura pot fi asincrone fara a perturba tranzitiile in
spatiul starilor ? #IMAGE:dbed_15_03.png#
Care variabile ale automatului din figura pot fi asincrone fara a perturba tranzitiile in
spatiul starilor ? #IMAGE:dbed_15_04.png#

@b@e@
A, B si C
A si D
B si D
A si C

Ce stare urmeaza dupa starea @010 cand A = 1@010 cand A = 0@011 cand A = 1@011
cand A = 0@110 cand A = 1@110 cand A = 0@ ? #IMAGE:dbed_17_22.png#

@101@001@110@010@111@011@

Ce stare urmeaza dupa starea @010 cand A = 1@010 cand A = 0@011 cand A = 1@011
cand A = 0@110 cand A = 1@110 cand A = 0@ ? #IMAGE:dbed_17_23.png#

@111@011@100@000@101@001@

Ce stare urmeaza dupa starea @101 cand A = 1@101 cand A = 0@110 cand A = 1@110
cand A = 0@001 cand A = 1@001 cand A = 0@ ? #IMAGE:dbed_17_21.png#

@110@010@001@101@100@000@

Cand se foloseste codificarea cu dependenta redusa a starilor?

Atunci cand se proiecteaza un automat ce accepta variabile de intrare asincrone

Atunci cand trecerea dintr-o stare in alta se face prin testarea a cel mult o variabila de
intrare

Cand se utilizeaza un MUX pentru selectia variabilelor de intrare a unui automat?

Cand se recomanda utilizarea unui numarator pe spatiul starilor?

Atunci cand exista o cale mult mai lunga decat celelalte in diagrama de tranzitii

Page 5