Documente Academic
Documente Profesional
Documente Cultură
RM
UNIVERSITATEA TEHNIC A MOLDOVEI
FACULTATEA RADIOELECTRONIC I TELECOMUNICAII
CATEDRA TELECOMUNICAII
PROIECTAREA UNUI
SISTEM PE BAZA
MICROPROCESORULUI
I8080
Proiect de an la disciplina
Microprocesoare n telecomunicaii
A efectuat
stud. gr.TLC-036
Cocodan S.
A verificat
Conf. univ., dr.
Nastas V.
Chiinu 2005
APROB
eful catedrei
Telecomunicaii
dr., conf. univ. Nicolae Bejan
NSRCINARE PENTRU PROIECT DE AN
la disciplina Microprocesoare n telecomunicaii
1. Student
_____________________________________grupa___________________
2. Tema proiectului
:________________________________________________________
_____________________________________________________________
3. Date iniiale :
____________________________________________________________
_____________________________________________________________
_____________________________________________________________
Structura proiectului:
1.
2.
3.
4.
5.
Foaie de titlu
Sarcina pr. an
Cuprins
Introducere
Scurte noiuni teoretice
(Structura SMP proiectat)
6. Elaborarea unitii
procesorului
4. Program de lucru:
1. Data primirii nsrcinrii:
2. Termen executare 50% :
3. Termen susinere :
Executant:
7. Elaborarea unitii de
memorie
8. Elaborarea unitii I/O
9. Bibliografie
10.Schema principial a
dispozitivului proiectat (cu
respectarea regulilor
standardelor, desen tehnic)
____________
____________
____________
studentul _______________
(semntur)
____________________V. Nastas
1. PROIECTUL DE AN
Scopul proiectului de an este aprofundarea cunotinelor practice n domeniul proiectrii
dispozitivelor numerice i dispozitivelor de calcul, obinerea deprinderilor de lucru cu literatura de
specialitate, efectuarea studiilor bibliografice pe teme originale din domeniu. Proiectul de an se execut pe
teme individuale i se susine n mod public de ctre fiecare student. La aprecierea lucrului studentului
asupra proiectului se iau n consideraie aa criterii ca:
- soluia tehnica
3 puncte max.,
- calitatea susinerii
3 p. max.,
- calitatea descrierii tehnice
2p. max.,
- calitatea materialului grafic
1p. max.,
- originalitatea soluiei tehnice
1p. max.,
nota final calculndu-se ca suma aritmetic a punctelor acumulate conform fiecrui criteriu.
1
A15
Adresa
DM
7 64 Kbyte 0
000
A0
i
Fig.2.3
Coninutul
organizarea
spaiului de
adres a DM i DE a
byte 0
byte 1
i
i+1
DM
7 256 byte 0
Adresa FFFF
7
0
A7
Fig.2.4 Organizarea memoriei
stive a 58080
cuvnt
A0
Ff
4
Comenzile ncrcrii nemijlocite (MVI D, D8) execut ncrcarea registrelor de baz sau a celulelor
cu octei de date.
Comenzile de memorare a acumulatorului execut transferul ntre acumulator i memorie utiliznd
adresarea direct (LDA, ADR, STA ADR) sau indirect prin perechile de registre BC i DE (LDAX Z,
STAX Z).
Comenzile de memorare a registrului HL (LHLD ADR, SHLD ADR) efectueaz transferul ntre
registrele HL i dispozitivul de memorie cu utilizarea adresrii directe. Adresa octetului inferior este
indicat n octetul doi i trei a comenzii, iar adresa octetului superior este calculat prin majorarea cu o
unitate a adresei octetului superior.
Comenzile ncrcrii nemijlocite (LX1 X, D16) execut ncrcarea perechilor de registre i
indicatorului memoriei stive.
Comenzile introducerii n masiv (PUSH Y) i citirii din stiv (POP Y) execut operaii de transfer a
cuvintelor de doi octei ntre registrele PSW, BC, DE, HL i stiv.
Comenzile de schimb (XCHG, XTHL) execut schimbul cu cuvinte de doi octei ntre registrele HL
i DE, HL i vrful stivei.
Comenzile de intrare/ieire (IN N, OUT N) execut transmiterea datelor ntre dispozitivele externe i
acumulator.
Comenzile aritmetice i logice (tab. 2.2) includ 29 de tipuri.
Comenzile de adunare (ADD S), adunare cu transfer (ADC S), decrementare (SUB S), I logic
(ANA S) i SAU logic (ORA S), SAU NEGAT (XRA S), comparaie (CMP S) executa operaii logice i
aritmetice asupra coninutului acumulatorului sau celulelor de memorie, adresate de registrul HL.
Comenzile similare ADI D8, ACT D8, SUI D8, SBI D8, ANI D8, XRI D8, ORI D8 CPI D8 execut
operaii cu operandul nemijlocit D8. Dup rezultatele operaiei se modific toate fanioanele. n comenzile
de comparaie rezultatele nu se fixeaz.
Comenzile de incrementare/decrementare execut operaiile de adunare/scdere cu o unitate la
coninutul registrelor de un octet sau celulelor de memorie adresate de perechea de registre HL (INR D,
DCR D) sau registre de doi octei BC, DE, HL, SP (INX X, DCX X). n operaiile cu octei se modific
toate fanioanele n afar de cel de transfer, n operaiile cu cuvinte de doi octei fanioanele nu se modific.
Comanda coreciei zecimale (DAA) transform rezultatul binar al adunrii numerelor binar
zecimale al acumulatorului la jumtate de octet a rezultatului adun 6, dac valoarea semioctetului este
mai mare ca 9 sau sunt instalate fanioanele AC pentru octetul inferior i C pentru octetul superior. Dup
rezultat se modific toate fanioanele.
Comenzile de permutare execut permutarea ciclic a coninutului acumulatorului cu bit la stnga sau
la dreapta cu umplerea fanionului de transfer (RLC RRC) sau cu conectarea fanionului de transfer n
circuitul de mutare (RAL, RAR).
Comenzile CMA, STC, CMC execut respectiv: inversia coninutului acumulatorului, stabilire i
inversia fanionului C.
Comenzile de dirijare (tab.2.3) includ 32 tipuri.
Comenzile de salt necondiionat JMP ADR i condiionat (Jcc ADR) modific consecutivitatea
executrii comenzilor prin introducerea n contorul de program a adresei de trecere aflat n octetul 2 i 3
a comenzii.
Comenzile de ntoarcere necondiionate i condiionate din subprogram restabilesc din memoria
stiv n contorul programabil adresa de ntoarcere. n comenzile condiionate trecerea este efectuat n
dependen de atributul analizat, n caz contrar se execut comanda urmtoare.
Comenzile stabilire/resetare a bistabilului permiterii ntreruperilor (EI, DI) execut permisiunea de
program sau interzicerea ntreruperilor.
Comanda de oprire (HLT) conecteaz procesorul n stare de oprire.
Comanda NOP nu execut nici un fel de operaie n procesor, dect modificarea coninutului
contorului programabil n valoarea +1.
Setul de ntreruperi a MP KP580BM80A are mijloace de deservire numai a cererilor externe de tip
vectorial. ntreruperi mascate de bistabilul INTE. Tipul ntreruperilor este determinat de codul vectorului
de ntrerupere, emis de surs, prin comanda de un octet RSTV sau comanda de trei octei CALL ADR V.
n primul caz procesorul poate deservi 8 tipuri de cereri de ntreruperi, adresa subprogramelor crora se
afl n regiunea iniial a adreselor din memorie 0, 8, 10, 18, 20, 28, 30, 3816. este nevoie de numai 64
octei din dispozitivul de memorie cu 8 octei pentru fiecare ntrerupere. n al doilea caz adresa
subprogramelor poate fi plasat n orice loc a memoriei.
Numrul cererilor deservite este limitat numai de volumul memoriei.
Structura MP KP580BM80A este organizat n baza unei singure magistrale de date pe 8 bii (fig.
2.6). Blocul unitii aritmetico-logice (UAL) execut toate operaiile aritmetice i logice asupra numerelor
n cod binar paralel de 8 bii. Numerele nainte de operare sunt memorate n registrele bufer BP (registru
temporar), BA (acumulator temporar). Rezultatul operaiilor se retransmite prin magistrala intern n
acumulator sau n registrul de uz general, iar atributele rezultatului se nscriu n registrul F. Coninutul
acumulatorului i registrului face schimb cu dispozitivul de memorie sau blocul de registre prin magistrala
intern de date. n UAL de asemenea, se execut operaia de adunare a dou numere ce se afl n registre
de 16 bii HL, BC, DE, SP.
Memoria stiv conine respectiv, registre de baz i mijloace de prelucrare a adreselor. Memoria
stiv n afar de registrele accesibile programabil BC, DE, HL, SP, PC conine i registrul bufer WZ
destinat pentru pstrarea octeilor 2 i 3 a comenzilor de trecere nainte ca ele s fie trecute n contorul
programabil. Memoria stiv comunic cu magistrala de date printr-un canal multiplexat pe 8 bii.
Mijloacele de prelucrare a adreselor permit, fr utilizarea UAL, de a efectua operaii de modificare a
adreselor de 16 bii n 1. Coninutul indicatorului memorie stive i contorului de program se modific la
adresarea ctre masiv i la adresarea comenzilor. Coninutul registrelor BC, DE, HL se modific dup
comenzile de incrementare/decrementare.
KP58080
Sincronizarea
F1
F2
A15...A
D7...D0
Setarea iniial
Impuls
de
sincronizare
a
ciclului
de
magistral
ntrerupere
Cerere
magistral
ntrerupere
RES
16 Magistrala
de adres
8 Magistrala
de date
DBIN
WR
Recepie
nscriere
RDY
WAIT
HOLD
HLDA
INT
INTE
Pauz
Acceptare
cerere magistral
Acceptarea
ntreruperii
SYNC
asemenea pentru pstrarea adreselor la transmiterea lor magistrala extern de adrese. Adresele se transmit
magistrala extern de adrese prin intermediul buferului de adrese de 16 bii (BA), care reprezint un
formator cu 3 stri. Se conecteaz cu magistrala de adrese a procesorului prin pinii A15...A0. Prezena
strii a treia, de deconectare, permite de a cupla MP la magistrala comun a microcalculatorului.
Buferul magistralei de date (BMD) este bidirecional pe 8 bii i are 3 stri. Este destinat pentru
interconectarea cu magistrala extern de date prin pinii D7...D0. n regim de citire informaia din
magistrala intern se ncarc n registrul bufer, iar apoi se transmite pe magistrala extern prin intermediul
formatoarelor. La citire datele din magistrala extern prin formatoare nemijlocit se transmit prin
magistrala intern. Registrul bufer al datelor n acest caz se deconecteaz. De asemenea el se deconecteaz
i la ndeplinirea operaiilor ce nu sunt legate de transmitere a informaiei de ctre procesor.
Blocul de dirijare i sincronizare este destinat pentru formarea semnalelor de dirijare cu microoperaiunile pentru executarea comenzilor i semnalelor de dirijare i sincronizare extern. Semnalele se
formeaz n baza codului operaiei comenzii, ce se pstreaz n registrul de comenzi RC. Destinaia pinilor
MP KP580BM80A este prezentat n fig.2.7, iar diagramele n timp n fig.2.8.
Microprocesorul este sincronizat cu dou consecutiviti de impulsuri de sincronizare cu
amplitudinea de +12V. Consecutivitatea F1 impune durata tactului. Consecutivitatea din trei, patru sau
cinci tacte formeaz codul de main, n decursul cruia procesorul se adreseaz ctre dispozitivele
externe, dispozitivele de memorie sau primete comenzile de ntrerupere. n fiecare ciclu de main se
emite un impuls de sincronizare a nceputului ciclului la intrarea SYNC. Pentru executarea comenzii, n
dependen de formatul i tipul ei este necesar de la 1 pn la 5 cicluri de main. Formatul octeilor de
stare, n dependen de tipul ciclului de main, este artat n fig.2.9. Octetul de stare este utilizat pentru
formarea semnalelor de dirijare necesare n ciclu. Pentru evidenierea lui din fluxul de informaie n
magistrala de date se utilizeaz impulsul de sincronizare a nceputului ciclului la intrare SYNC.
n tactul T2 procesorul testeaz posibilitatea de schimb, informaia despre care vine prin intrarea
RDY. Dac RDY=1 (cu 120 ns pn la finisarea impulsului F2) n tactul T3 se execut citirea sau
nscrierea. n regimul de citire se emite un semnal de recepie din magistrala de date la ieirea DBIN, n
regim de nscrierea semnalul de nscriere la ieirea WR . Dac RDY=0 (de asemenea, cu 120 ns pn la
finisarea impulsului F2), n tactul T2 MP trece n regim de ateptare, executnd tactele TW. La ieirile
DBIN i WR , n acest caz se formeaz semnale de recepie sau nscriere n dependen de tipul ciclului,
iar la ieirea WAIT se formeaz atributul regimului de ateptare. La apariia semnalului de nceput
RDY=1 MP iese din regimul de ateptare i trece la executarea tactului T3. n aa mod se atinge lungimea
necesar a semnalelor de citire/nscriere pentru lucrul dispozitivelor de memorie cu rapiditate diferit.
Dup semnalul de captare la intrarea HOLD (cu 140 ns pn la finisarea impulsului F2), care de
asemenea este recepionat i n tactul T2, MP trece n regim de captare, n care el se decupleaz de la
ieirile magistralei de adrese i de date, pentru ca magistralele de sistem s poat prelua dispozitivul ce a
generat semnalul de captare. Aa dispozitiv cel mai des este canalul de acces direct la memorie (DMA).
MP se deconecteaz de la magistrale, dup terminarea operaiei de citire sau nscriere, genernd la ieirea
HLDA un semnal de confirmare a captrii (HLDA=1). El poate ndeplini n acelai timp comenzile de
operaii necesare n tactele T4, T5. Dup resetarea semnalului de captare (HOLD=0) MP trece la
executarea tactului T1 a urmtorului ciclu de main. Semnalul la ieire se scoate (HLDA=0), MP e
comuteaz la magistrale.
La aplicarea semnalului de ntreruperi la intrarea INT, cu condiia c ntreruperile sunt permise
(INTE=1), MP trece la executarea ciclurilor de ntreruperi, n care citete comanda ntreruperii i seteaz
INTE=0, mascnd intrarea INT i interzicnd recepia urmtoarelor cereri de ntreruperi. n urmtoarele
dou cicluri coninutul contorului de program se ncarc n memoria stiv, iar n contor se nscrie adresa
Intrare
Ieire
DI7...DI0
Strobarea
]nscrierii
DO7...DO0
KP58082
STB
OE
Acceptarea
transmiterii
0 permis
1 ieire deconectat
Intrare
Ieire
DI7...DI0
Strobarea
]nscrierii
DO7...DO0
KP58083
STB
OE
Acceptarea
transmiterii
0 permis
1 ieire deconectat
DI
>0
>25ns
STB
>15ns
OE
5...30/22ns
5...18ns
10...30ns
DO
10...45/10ns
10
de
Direcia
transmitere
0 - AB
1 - BA
DI7...DI0
Intrare/Ieire B
DO7...DO0
KP5808
STB
OE
Acceptarea
transmiterii
0 permis
1 ieire deconectat
Intrare/Ieire A
Direcia
de
transmitere
0 - AB
1 - AB
DI7...DI0
Intrare/Ieire B
DO7...DO0
KP5808
STB
OE
Acceptarea
transmiterii
0 permis
1 ieire deconectat
A7...A0
OE
5 30/22ns
5...18ns
10...30ns
B7...B0
>5ns
>10ns
11
Pentru formarea semnalelor de dirijare RM, WM, RI/O, WI/O, IRQ se folosesc biii de adresare la DM,
DE, de permitere a ntreruperii a bytului de stare i semnalele de ieire a microprocesorului DBIN, WR .
Urmtorii bii pot fi utilizai pentru dirijarea subcomenzii funcionrii procesorului (M1) i altele. Pentru
funcionarea canalului de acces direct la memorie formatoarele semnalelor de comand trebuie executate
dup circuitul I-NU cu colector deschis pentru a permite conectarea dup circuitul SAU MONTAT cu
semnale de comand formate de canalul accesului direct la memorie.
Structura procesorului n baza CIM KP580 cu magistrala de sistem monoutilizator este artat n fig.
2.16. Generatorul de tact este stabilizat cu rezonator de cuar.
Semnalul iniial de setare este generat la conectarea alimentrii i de la butonul RESET i se
utilizeaz pentru setarea iniial a MP. Semnalele de pornire vin de la magistrala de sistem sau de la alte
surse, aa ca circuite de dirijare cu pornirea/oprirea hard, funcionarea procesorului n regim de comand
sau pas cu pas i altele. Procesorul normal se menine n stare de pornire. Pentru introducerea lui n regim
de ateptare este nevoie de generat semnalele RDY 1,2=0 la sfritul tactului T1. Aa organizare a dirijrii
cu starea de ateptare permite de a obine o rapiditate maxim i nu necesit circuite pentru generarea
strii de pornire. ns la proiectarea sistemei este necesar minuios de analizat funcionarea n timp a
tuturor dispozitivelor conectate la magistrala de sistem. De obicei aceast metod de dirijare cu starea de
ateptare este utilizat n sisteme microprocesorale mici. Pentru sincronizarea dispozitivelor I/O n
magistrala de sistem se folosesc impulsuri de sincronizare de la pinul F2TTL formatoarele magistralelor
(FMA i FMD) sunt realizate n baza microcircuitului integrat KP580BA86. Direcia transmiterii FMD
este comutat de semnalul DBIN a microprocesorului. Formatoarele cupleaz microprocesorul cu
magistrala de date D7...D0 i magistrala de adrese A15...A0 cnd BUSE = 0 . La utilizarea canalului de
acces direct la memorie semnalul la acest pin este format de controlerul accesului direct la memorie. MP
interacioneaz cu controlerul accesului direct la memorie prin semnalele de linie HOLD, HLDA. Dac
canalul accesului direct la memorie nu se utilizeaz, atunci BUSE = 0 i HOLD=0. Registrul strii este
realizat n baza microcircuitului integrat KP580P82, formatoarele semnalelor de comand cu citirea din
memorie ( MRD ), nscriere n memorie ( MWR ), citirii dispozitivelor externe ( IOR ), nscrierii n
dispozitivul extern ( IOW ) n baza elementelor logice I NU cu colector deschis. Diagramele n timp
a funcionrii magistralei de sistem sunt determinate de microprocesor cu considerarea reinerilor n timp a
circuitelor integrate.
Formatoarele magistralei de date, registrul de stare i formatorul semnalelor de comand sunt
realizate n baza microcircuitelor integrate KP580BK28/ KP580BK38.
Microcircuitul KP580BK28/ KP580BK38 (fig. 2.17) este fabricat dup tehnologia bipolar, se
alimenteaz de la sursa -5 V i consum curentul 140...190 mA. Destinaia pinilor i diagramele n timp de
funcionare a microcircuitelor sunt prezentate n fig. 2.18 i 2.19. Microcircuitul asigur un curent de
sarcin la ieirea magistralei de date i semnalelor de comand de 90 mA, la ieirea INTA - 5mA. Cnd
conectm ieirea INTA la sursa +12 V prin rezistorul de 1K n ciclul de ntrerupere pe magistrala de
date D7...D0 automat se formeaz codul comenzii RST7. La deservirea ntreruperii cu utilizarea comenzii
CALL ADR V la intrarea INTA se formeaz trei impulsuri de confirmare a ntreruperii. Microcircuitul
KP580BK38 spre deosebire de KP580BK28 formeaz semnale de comand cu nscrierea ce se ncep cu
un tact mai devreme (fig. 2.19).
Structura procesorului n baza CIM KP580 cu utilizarea microcircuitul KP580BK28 este artat n
fig. 2.20, destinaia pinilor interfeei sistemului n fig. 2.21. Diagrama n timp de funcionare a interfeei
este determinat de microcircuitul KP580BK28.
12
KP58024
TANK
X1
X2
Quartz
RESI
RESI
F1
F2
F2TTL
RDYI
F1
F2
RDY
KP58086 2
16
A15...A0
RES
RES
SSTB SYNC
RDY1
RDY
INT
HOLD
INT
A15...A0
KP58086
D7...D0
SYNC
HOLD
16
B
OE
T
F2TTL
RES
RDY2
KP58080
HLDA
BUSE
KP58028
D7...D0
1
D7...D0
OE
T
8
DBIN
WR
STB
D07
D06
D05
D04
D03
D02
D01
D00
&
MRD
&
IORD
&
IOWR
&
MWR
&
INTA
OE
13
KP58028/38
Magistrala de
date a MP
KP580BM80A
Recepie
Emisie
D7...D0 DI7...DI0
DBIN
WR
HLDA
SSTB
BUSE
INTA
MEMR
MEMW
IOR
IOW
Magistrala de
date a sistemei
Confirmarea
ntreruperii
Confirmarea
ntreruperii
Citirea din Mem.
nscriere n Mem.
Citirea din Mem.
nscriere n Mem.
la intrarea RSTB , care este asincron n comparaie cu procesele ce au loc n magistrala de sistem.
Urmtoarele dou impulsuri de sincronizare la intrarea BCLK seteaz cererea de prelucrare a
prioritilor la ieirea BREQ = 0 i urmtoarele prioriti la ieirea BPRO = 1 . Semnalul de la ieirea
BREQ este prelucrat circuitul de prelucrare a prioritilor mpreun cu cererile de la alte surse, iar
semnalul de la ieirea BPRO blocheaz controlerul cu prioriti mai inferioare n circuitul de prelucrare
consecutiv a prioritilor. Accesul la magistral se ncepe dup strii de permisiune la intrrile
14
KP58024
TANK
X1
X2
Quartz
RESI
RESI
RDY2
F1
F2
F2TTL
F1
F2
RDY
A15...A0
KP58086 2
16
RES
RES
SSTB SYNC
RDY1
HOLD
16
A15...A0
KP58028
RDY
SYNC
HOLD
INT
B
OE
T
F2TTL
RES
1
RDYI
KP58080
INT
D7...D0
D7...D0
D7...D0
BUSE
DBIN MEMR
DBIN
WR MEMW
WR
IOR
HLDA
HLDA
IOW
HLDA
INTA
D7...D0
BUSE
MEMR
MEMW
IOR
IOW
INTA
SSTB
MWTC , IORC , IOWC i cereri de intrare pentru dirijarea cu intrrile MRDR , MWTR , IORR ,
IOWR . La ieirea RDD se formeaz semnalul ce arat direcia transmiterii (1 citire, 0 nscriere), iar
la ieirea ANYR - semnalul de cereri generale asupra operailor n magistral. Semnalul de direcie a
transmiterii se formeaz prin metoda sumrii logice a semnalelor de citire la intrare i poate fi utilizat
pentru dirijarea direciei transmiterii n formatorii bidirecionali a magistralei de date a interfeei
magistralei de sistem. Semnalul de ieire a cererii generale de citire/nscriere se formeaz prin sumarea
logic a tuturor cererilor de intrare pentru citire/nscriere i poate fi folosit pentru sincronizarea
nceputului i sfritului semnalelor de ieire ce dirijeaz citirea/nscrierea. nceputul operaiei pe
magistral este iniiat de frontul semnalului la intrarea XSTR sau cu semnalul ADE , i se termin cu
frontul din spate a semnalului XCP . Cu toate acestea semnalul de start poate fi setat n ciclul curent de
acces la magistral, datorit acestui fapt, ciclul urmtor de schimb pe magistral poate s nceap
nemijlocit dup terminarea ciclului curent. Dac ciclul a nceput ( XCY = 0 ), ns nu apare cererea de
acces la magistral ( BREQ = 1 ) i nu sunt alte cereri de citire/nscriere la intrare, atunci magistrala
trebuie eliberat. Aceasta permite de a elibera magistrala atunci cnd se genereaz cererea magistralei,
ns procesorul se afl n stare de OPRIRE.
Structura procesorului cu magistral de sistem multiutilizator cu utilizarea controlerului magistralei
de sistem KP580B18 este prezentat n fig. 2.26. nceputul i sfritul ciclului de acces la magistral se
sincronizeaz cu fronturile semnalului cererii totale ANYR . La intrrile BCR1 , BCR 2 se aplic biii
de stare de confirmare a ntreruperii i oprire de la ieirile respective a magistralei de date a procesorului.
15
Magistrala de sistem este cerut dac procesorul nu se afl n stare de oprire sau deservete vre-o
ntrerupere. La intrarea OVRD starea 1 permite de a executa comenzi cu suprapunerea ciclurilor, RC
circuitul la intrarea DLAD asigur reinerea necesar (50...200 ns) a semnalelor de comand.
Procesorul elibereaz magistrala de sistem n starea de ateptare, i nu de captare, ca n cazul cu
magistrala c canal DMA. n aceast stare el intr cnd ADE = 1 . Cu toate acestea formatoarele de
magistrale se decupleaz de la magistralele de sistem de adrese i date (intrarea captrii HOLD nu se
utilizeaz, HOLD=0). Procesorul normal este meninut n stare de ateptare i iese din ea cnd ADE = 0 .
Cnd procesorul este gata aceasta se indic cu semnalul confirmrii schimbului la intrare XACK . Pentru
ca procesorul n timpul schimbului s nu formeze tacte de ateptare, semnalul XACK la intrare
( XACK = 0 ) este necesar de generat la nceputul tactului T2. Reinerea apariiei lui asigur un numr
necesar de tacte de ateptare. Numrul lor este determinat din relaii de timp ntre dispozitivele de
memorie i dispozitivele externe. Semnalele XACK sunt formate de orice dispozitiv i se sumeaz n
circuitul cu colector deschis. De obicei, semnalele confirmrii schimbului sunt formate dup semnalele
citire/nscriere, care pentru asigurarea transferului fr tacte de ateptare trebuie s se nceap odat cu
tactul T2. n acest controlerul de sistem este realizat n baza microcircuitului KP580BK38.
n procesorul cu magistral de sistem multiutilizator se organizeaz o magistral local intern, la
care se conecteaz dispozitivele de memorie i dispozitivele externe locale. Structura procesorului cu
magistral local este artat n fig. 2.27, iar componena interfeei de sistem n fig. 2.28. Arhitectura
magistralei locale repet structura magistralei de sistem cu monoutilizator cu canal DMA (fig. 2.21).
Interfaa magistralei de sistem multiutilizator este realizat n baza FMA i FMD, realizate n baza
microcircuitului integrat KP580BA87. Spaiile de adrese a dispozitivului de memorie ntre magistrala
local i cea de sistem se delimiteaz cu ajutorul selectorului de adrese (SA). Nivelul 0 a semnalului
selectorului de adrese permite accesul la dispozitivul de memorie local i blocheaz funcionarea
controlerului magistralei, care la rndul su deconecteaz formatoarele de magistrale. Procesorul, cu toate
acestea, se afl n stare gata i trece n starea de ateptare cnd RDY1=0. Diagramele n timp a funcionrii
magistralei de sistem le formeaz controlerul KP580B18, iar a magistralei locale de controlerul
KP580BK38.
16
citire/nscriere comune pentru dispozitivele de memorie i dispozitivele externe la trei ieiri stabile RD ,
WR iar pentru separarea accesului ctre dispozitivele de memorie i dispozitivele externe se utilizeaz
ieirea IO / M . Magistrala de adrese este mixt la pinii A15...A8 se transmite adresa dispozitivului de
memorie sau adresa dispozitivului extern A7...A0 pe tot intervalul de adresare la DM/DE, iar la pinii
AD7...AD0 n regim separare a timpului la nceput adresa DM/DE A7...A0, iar apoi datele. Adresa pe
magistral AD7...AD0 se petrece cu strobarea adresei la ieirea ALE, dup care ea se fixeaz n registrul
extern. Starea procesorului este transmis la ieirile ST1, ST0, unde ST0 determin ciclul nscrierii, iar
ST1 ciclul citirii.
Procesorul posed mijloace de prelucrare a ntreruperilor de la cinci intrri. Intrarea INT este
analogic cu intrarea INT a MP KP580BM80A i este destinat pentru deservirea ntreruperilor vectoriale
mascate dup comenzile RSTV sau CALL ADR V (cu utilizarea controlerului KP580BH59). La ieirea
INTA automat se genereaz semnale de acceptare a ntreruperii, unul pentru RST sau trei pentru CALL.
Dup comenzile RST V are loc adresarea la memorie la adrese n dependen de codul V (0000, 0008,
0010, 0018, 0020, 0028, 0030, 003816). La intrrile TRAP, RST 5.5, RST 6.5, RST 7.5, adresarea se
efectueaz dup adrese fixate 0024, 002C, 0034, 003C respectiv. Intrrile RST 5.5, RST 6.5, RST 7.5
sunt mascate de program, intrarea TRAP este nemascat i se utilizeaz pentru deservirea situaiilor de
accident, aa ca ntreruperea alimentrii i altele. Intrrile INT, RST 5.5, RST 6.5 poteniale (1 cererea
de ntrerupere), RST 7.5 tip impuls (trecerea din 0 n 1 cererea de ntrerupere), TRAP tip impuls i
potenial. Prioritatea intrrilor este aranjat n ordinea artat n fig.2. 30 (TRAP prioritatea superioar).
Pentru dirijarea cu ntreruperile procesorul are dou comenzi suplimentare: de citire RIM i setare SIM,
pentru masca ntreruperilor (tab. 2.4.). Aceste comenzi sunt utilizate pentru dirijarea transmiterii
informaiei prin porturile I/O serie SID i recepiei
17
Quartz,
circuit RC, LC
Surs extern
X1
X2
CLK0
Ieirea
de sincronizare
RES0
Ieirea
setrilor iniiale
RESI
Magistrala
de adres
A15A8
Magistrala
adres/date
AD7...AD0
ALE
RDY
Starea magistralei:
00 pauz
01 nscriere
10 citire
11 - selectare
Selectarea EP/DM
1 EP, 0 - DM
S1,0
Intrrile ntreruperilor:
nemascat
TRAP
IO/M
RST 7,5
RST 6,5
mascat
INT
Ocuparea
magistralei
HOLD
Intrarea serie
SID
Citire
nscriere
Confirmarea
ntreruperii
RD
WR
RST 5,5
INTA
Confirmarea ocuprii
magistralei
HLDA
Ieirea serie
SOD
+5V
Quartz
X1
X2
CLK0
CLK0
RES0
RES0
RESI
RESI
A15A8
C
RDY
RDY
AD7...AD0
8
8
A15A8
A7...A0
ALE
ALE
IO/M
RD
WR
TRAP
TRAP
RST 7,5
RST 7,5
RST 6,5
RST 6,5
RST 5,5
RST 5,5
IO/M
RD
WR
INT
INTA
INTA
SID
SOD
SOD
INT
SID
18
8085
X1
Quartz
X2
CLK0
CLK0
RES0
RES0
RESI
RESI
A15A8
AD7...AD0
RDY
ALE
KP5808
DI
DO
A15A8
A7...A0
STB OE
RDY
TRAP
TRAP
RST 7,5
RST 7,5
RST 6,5
RST 6,5
RST 5,5
INT
SID
D7..AD0
RST 5,5
IO/M
RD
WR
IO/M
RD
WR
INT
INTA
INTA
SID
SOD
SOD
19
8085
Quartz
X1
A15A8
X2
AD7...AD0
ALE
KP5808
8
8
KP580BA8
RDY2
&
RDY2
S1
RDY
A15A8
STB OE
RESI
RESI
DI
16
DO
D7...AD0
OE
KP5551
A
IO/M
RD
1x1
Y1
BUSE
MEMR
Y2
MEMW
Y3
IOR
Y4
IOW
2x1
WR
1x2
2x2
1x3
TRAP
TRAP
2x3
RST 7,5
RST 7,5
1x4
RST 6,5
RST 6,5
2x4
RST 5,5
RST 5,5
INT
INT
INTA
HOLD
HLDA
HLDA
HOLD
RESI
SID
INTA
CLK0
CLK0
RESI
RES0
RES0
SID
SOD
SOD
20
poate primi cereri de ntreruperi). Biii 6,7 a comenzii SIM se utilizeaz pentru dirijarea cu introducerea
datelor prin ieirea serie SOD. Modificarea strii portului SOD poate fi efectuat cu condiia SOE=1.
n baza MP 8085A se realizeaz procesoare cu magistrala de sistem mixt. Structura procesorului cu
magistral mixt este prezentat n fig. 2.33. Magistrala de sistem nu este buferizat i orientat spre
funcionarea cu CIM de memorie cu interfaa cu dispozitivele externe MP MSC-85: 8155/8i56 i
8355/8755A. Capacitatea de sarcin a magistralei un ventil TTL, iar diagramele n timp sunt artate n
fig. 2.31. Pentru adresarea dispozitivelor externe poate fi utilizat magistrala de adrese A15...A8, deoarece
n ea se introduce adresa dispozitivului extern n decursul ciclului executrii comenzilor I/O. Aceasta
permite adresarea microcircuitelor i controlerelor MP KP580 fr separarea magistralei.
Structura procesorului cu magistrala nebuferizat i separat este artat n fig. 2.34. Pentru
evidenierea adresei din magistrala AD7...AD0 se utilizeaz un registru bufer a adresei (RBA) n baza
KP580P82. Magistrala de sistem const din magistrala de adrese pe 16 bii A15...A0 i magistrala de
data pe 8 bii D7...D0. Pentru dirijarea cu dispozitivele de memorie i dispozitivele externe se folosesc
patru linii IO / M , RD , WR , INTA cu separarea accesului.
Structura procesorului cu magistral de sistem separat monoutilizator, compatibil cu magistrala de
sistem a procesorului n baza CIM KP580, este prezentat n fig. 2.35. Registrul bufer a adresei este
obinut n baza microcircuitului KP580P82, iar formatorul magistralei de date n baza microcircuitului
KP580BA86, ceea ce asigur o sarcin de 30 mA. Semnalele de comand sunt formate de multiplexorul
K55511.
Procesorul n baza CIM 8085A cu magistral de sistem tip multiutilizator, de regul, conine de
regul o magistral local pentru conectarea DM/DE locale, realizate n baza circuitelor integrate MSC85. Structura procesorului este prezentat n fig. 2.36, iar componena magistralei n fig. 2.37. Interfaa
magistralei de sistem este realizat de asemenea n baza circuitului integrat KP580 (fig. 2.27). Pentru
formarea semnalelor de comand cu citirea/nscrierea i dirijarea cu accesul la magistral se utilizeaz
controlerul magistralei KP580B18. Avnd o magistral de sistem analogic cu cea a procesorului n baza
CIM KP580 este asigurat o compatibilitate a programelor.
21
Baitul fr semn
0255
76
s
Baitul cu semn
0
-128+127
15
Cuvntul fr semn
0
065565
1514
s
Cuvntul cu semn
0
7
43
-32768+32767
0
00...99
0...9
7
N1
216 1 N 0
15
00000 1Kbait
003FF
0
0000
Regiunea adreselor
sist. de ntrerupere
15 Adresa n segment 0
64Kbaii
19
Adresa DM
Segment
Baitul 0
Baitul 1
15
Adresa DE
7
15
0
FFFF0
FFFFF 16 bii
0000
FFFF
Regiunea adreselor
amplasrii iniiale
Regiunea combinat
cu MP KP580/M1821
256
baii
00FF
Cuvntul
Dou regiuni a spaiului D, amplasate n cele mai mici 00000...00FF (1Kbait) i cele
mai mari FFFF0...FFFFF (16 baii), se folo-sesc pentru deservirea ntreruperilor i
instalrii iniiale a sistemei corespunztor. Cuvintele n DM se deplaseaz n ordinea
creterii numrului de baii: baitul minor pe adresa minor, baiii majori pe adresele majore
(fig. 2.40).
Spaiul adreselor DE a MP K1810 are o organizare logic 64K8 baii, ne-segmentat
i este adresat adresei de ordinul 16 (fig. 2.40). Este posibil adresarea subspaiului cu
capacitatea 256 baii cu adrese de ordinul 8, care poate fi mpreun cu spaiul de adres a
DE al MP KP580.
Organizarea fizic a DM al MP K1810BM86 are 2 cutii de 512 Kbaii fiecare (fig.
2.41). Ambele cutii sunt adresate paralel cu adresele A19...1 de ordinul 19, iar trecerea la
cutii se face datorit alegerii cutiei majore BHE=0 i cutiei minore: AO=0.
Adresa DM
2019
15
00001
Bait
AO
alegerea
cutiei
inferioare
BHE
alegerea
cutiei
superioare
DM 51216
B7
Bait
Baitul 1
A19...A1
Adresa
n banc
Baitul 1
Baitul 0
Baitul 0
FFFFF
Adresa DE
1615
AO
alegerea
baiilor
inferiori
A15...A1
adresa
porturului
00000
FFFFE
Bait
BHE
alegerea
baiilor
superiori
Bait
Baitul 1
Baitul 0
BHE = 1, AO = 0
DE de ordinul 8 cu adres par
BHE = 1, AO = 0
DE de ordinul 16 cu adres par
BHE = 1, AO = 0
FFFF
RUL
000
010
001
011
101
110
111
100
15
100
000
000
000
AH
DH
CH
BH
87
000
010
001
000
0
AX Acumulatoare
DX Registre de date
CX Contoare
BX
Registrul bazei
AL
DL
CL
BL
Indicatorul
stivei
15
Registre de
segment
15
Registre de
control
01
10
11
00
15
0
IP
121110 9 8 7 6 5 4 3 2 1
OF DF IF TF SF ZF
AF
PF
Indicator de
comenzi
CF
Registrul
fanioanelor
Fanioanele rezultatlui
de transfer
de perfecie
transferului suplimentar
rezultatului nul
semnului
umplerii
Fanionul de executare
programei:
1 fanion este aplicat
Fanionul de ntreruperere:
1 ntrerupere este permis
Fanionul indicator a
anlizei rndurilor:
0 cu mrirea adresei
1 cu micorarea adresei
25
Registru de segment
00 ES
01 CS
10 SS
11 DS
date. Pentru aceste scopuri se folosete nemijlocit adresarea direct, indirect, de registru,
de baz, de index i baz-index.
Metoda adresrii DM este indicat datorit codului operaiei sau postbaitului,
amplasat dup baitul codului operaiei. Formatul postbaitului este reprezentat n fig. 2.45.
postbaitul indic metodele de calculare a adresei funcionale a DM (cmpul r, m, md),
adresa registrelor (reg/op i r/m cnd md=11) sau lrgirea codului operaiei (cmpul
reg/op).
Adresarea nemijlocit se formeaz de ctre comand sau de cmpul lrgirii
postbaitului. Operandul nemijlocit poate fi un cuvnt de ordinul 8 sau 16. Indiciul de ce
ordin sunt datele, este indicat n comand. Operandul de ordinul 8 poate fi fo-losit pentru
formarea cuvintelor de ordinul 16 n diapazonul 128...+127. Cuvntul de ordinul 16, n
acest caz, se formeaz datorit lrgirii semnului. Caracteristica lrgirii este indicat n
comand.
Adresarea direct este indicat de ctre comand sau de postbait cnd md=00,
r/m=110. Adresa direct este egal cu deplasarea disp de ordinul 16, plasat dup postbait.
Adresarea de registru indirect se realizeaz, utiliznd registrele BX, SI sau DI i este
format de postbaitul adresrii cnd md=00, r/m=100, 110 sau 111. Deplasa-rea n
comand astfel nu este indicat (md=00).
Adresa registrului/
lrgirea codului operaiei
000 AL sau AX sau ES
001 CS
CX
CS
010 DL
DX sau SS
011 BL
BX sau DS
100 AH
SP
101 CH
BP
110 DH
SI
111 BH
DI
7 6 5 4 3 2 1 0
md
reg/op
r/m
Regimul de depistare a
deplasrii/adresarea de registru
00 DISP = 0*
01 DISP = semnul disp 8
10 DISP = disp 16
00 Adresarea de registru
28
indexare. Adresele registrelor indic postbaitul (fig. 2.45). Ordinul datelor es-te indicat de
indiciul w. Exist posibilitatea de a pune n funcie datele nemijlocite de ordinul 16 cu un
cuvnt deordinul 8, folosit cu lrgirea de semnal. Pentru reali-zarea acestei posibiliti se
folosete indiciul s (0 lrgirea de semnal nu este nece-sar, 1 lrgirea de semnal se
folosete, n comand se indic baitul minor a cuvn-tului de ordinul 16). Ordinul
deplasrii de adres este indicat cmpul postbaitului (fig. 2.45).
Structura MP K1810BM86 /K1810BM88 (fig.2.48) conine 2 dispozitive fun-cionale
independente: dispozitivul de prelucrare i dispozitivul de mbinare. Dis- pozitivul de
prelucrare ( ALU cu registre tampon, regisrelor fanioanelor;ndepli-nesc operaii asupra
datelor i depisteaz adresa funcional a DM. Dispozitivul primete datele sau adresele
din magistrala interioar de date, le prelucreaz i rezul-tatul l pstreaz n SODM sau le
ncadreaz pe magistrala interioar. Dispozitivul de mbinare depisteaz adresele fizice a
DM, le alege i le ncadreaz n rndul co-menzii, face schimbul datelor ntre magistrala
interioar sau exterioar, formeaz semnale la ieirea magistralei exterioare. Ambele
dispozitive lucrez paralel, dato-rit creia alegerea comenzilor i executarea lor coincide
n timp. Coincidena se ncalc, dac rndul este plin (cel puin a 3/4), se ndeplinesc
comenzile sau cere schimbul cu magistrala exterioar a dispozitivului de prelucrare. La
executare co-menzilor de trecere rndul se cur. Apoi ncee umplerea lui din nou.
Mrimea rn- dului comenzii MP K1810BM86 este de 6 baii, K1810BM88 de 4 baii.
Conduce cu lucrul MP lui dispozitivul decomand i sincronizare, care primete
comenzile din rnd, dar i indicii (caracteristicile) din registrul fanioanelor F i semnalele
de sincronizare i comand cu regimurile de la bornele de ieire exterioare.Destinaia
ieirilor exterioare a MP K1810BM86 /K1810BM88 n dependen de regimul de lucru
(minimal MN/MX = 1) sau maximal (MN/MX = 0)) sunt ar-tate n fig. 2.49 2.52.
Microprocesoarele se sincronizeaz datorit semnalor, veni-te pri intrarea CLK. Alte intrri
exterioare asigur conducerea cu regimurile: de in-stalare iniial (CLR), ateptarea de
aparat (RDY) i deprogram ( TEST ), ntreru-perilor mascate (INT) i nemascate (NMI),
fixarea magistralei n regimul minimal (HOLD) i maximal (RQ/E 1,0).
30
31
32
34
35
36
37
Fig. 2.61 Structura procesorului din familia K1810BM88 cu magistral de sisteme divizat
lipsit de tampon de ordinul 8.
Pentru a comanda cu DM de desti-naie larg i interfeele din familia KP580 este
necesar de a folosi magistral de sistem separat, cu tampon. Structura proce-sorului, cu
magistral de sistem separat de ordinul 8 cu tampon din familia K1810 BM88 este
prezentat n fig. 2.62, iar cu magistral de ordinul 16 din familia K1810BM86 n fig. 2.63.
38
K555K11
Fig. 2.63 Structura procesorului din familia K1810BM86 cu magistral de sisteme divizat
cu tampon de ordinul 16.
39
40
ctre spaiul de adres DE. Fiecare ieire de soluionare, comand cu magistralele sale de
formare a datelor i n aa fel se asigur printr-o separare a spaiilor de adrese a DM i DE.
Pentru a comanda cu operaiile de citire/nscriere, microschema formeaz semnale
separate de citire/nscriere a DM i DE, i afirmare a nteruperi, n timpul lui al doilea din
care pe magistrala de date se citete informaia vectorial despre ntrerupere. Toate ieirile
semnalelor de comand cu citirea/nscrierea sunt trista-bile. n regimul magistralei de
sistem (IOB = 0) toate semnalele se folosesc pentru a comanda cu operaiile pe magistrala
de sistem de larg utilizare, ieirile lor sunt comandate de ctre semnalul de soluionare a
accesului la magistrala de sistem pe intrarea AE. n regimul magistralei intrare/ieire (IOB
= 1), pe magistrala de sistem de larg utilizare, se ndeplinesc operaiile de citire/nscriere a
DM. Ieirile semnalelor de comand MRDC, MWTC, AMWC sunt comandate de
semnalul de trecere la magistrala de sistem pe intrarea AE. Operaiile de citire/nscriere a
DE, inclusiv i citirea informaiei despre ntrerupere, se efectueaz pe magistrala de
intrare/ieire de utilizare unic. Ieirile semnalelor de comand corespunztoare
ntotdeauna sunt soluionate i nu se comand pe intrarea AE. Semnalul de acces la
magistala de sistem de larg utilizare pe intrarea AE este format de arbitrul de acces la
magistral. Semnalul de acces la intrarea AE trebuie s precedeze semnalul de acces a
formatorilor de magistral pe intrarea DE, nu mai mult de 20 ns i pe semnalul de comand
cu operaiile de citire/nscriere nu mai puin de 105 ns.
Pentru lucrul cu dou magistrale de sistem, unde fiecare are acces la spaiul DM i
DE, este necesar de folosit dou controlere a magistralei K181088 n regimul
magistralei de sistem. n aceste caz una din magistrale poate fi de larg utilizare (de sistem)
iar cealalt de utilizare unic sau ambele de larg utilizare. Spaiile de adres dintre
magistrale se separ de selectorul de adres, care comand cu controlerele magistralelor de
intrare CE. Intrarea CE dirijeaz cu ieirile semnalelor de acces pentru transmiterea
datelor DE i PDE i cu ieirile semnalelor
de dirijare cu operaiile de citire/nscriere pe magistrala de sistem. Cnd CE = 0 toate
ieirile indicate a controlerului magistralei se deconecteaz n strile inactive (0 pentru DE
i 1 pentru celelalte), i astefel seblochez accesul la magistrala de sistem, dirijat de acest
controler. ntreruperea semnalului trebuie s precedeze n-treruperera semnalelor pe
intrrile DE, PDE i semnalele ce dirijeaz cu operaiile de citire/nscriere n timpul
creterii reinerii semnalelor de dirijare privitor la mic-oraea impulsului de sincronizare
T1.
Structura procesorului cu magistrala de sistem de utilizare unic K1810BM88 n
regim maxim este artat n fig. 2.67. Magistrala de sistem de ordinul 8, este mpreun cu
magistrala procesoarelor KP580. Magistrala local (intern) se folo-sete pentru conectarea
MI.
42
Fig. 2.67. Structura procesorului din familia K1810BM88 cu magistrala de sistem local
de unic utilizare de ordinal 8.
Procesoarele cu magistral de sistem de utilizare larg. Procesoarele cu magistral
de sistem de utilizare larg snt realizate pe baza MI K1810BM86/ K1810BM88 n regim
maxim, cu folosirea arbitrului MI K1810B89, ce asigur dirijarea cu accesul procesorului
la magistrala de sistem de utilizare unic. Ea sincronizeaz procesele pe magistrala local
i de sistem, formeaz semnalul de acces pentru interfaa magistralei de sistem.
Microschema K1810B89 este construit pe baza tehnologiei bipolare cu sursa de
alimentare +5V, ce consum un curent de 165 mA i asigur o capacitate de sarcin egal
cu 20 mA pentru semnalele de dirijare cu accesul pe magistrala de sistem, 16 mA pentru
semnalele de soluionare a interfeei magistralei de sistem. Destinaia bornelor de ieire a
microschemei este artat n fig. 2.71. Microschema primete cererea de acces spre
43
45
Fig.
2.73
46
47
48
Adresa
Citire/nscriere
Selecie
Citire/nscriere
m=
=log2Ni
A (m)
CS
MC RAM TS
(Nini)
DI (ni)
ni
Intrare
de date
WR
D0 (ni)
ni
Ieire
de date
m=
=log2Ni
A (m)
CS WR
MC RAM TS
(Nini)
DI0 (ni)
ni
Intrare/ieire
de date
b)
50
A(m)
CS
m
A (m)
CS
CE 0
CE 0
...
MC ROM (k-1)
(Nini)
A (m)
CS
CE 0
MC ROM 0 (Nini)
D0 (ni)
D0 (ni)
ni
ni
...
D0(n), n=kni
a)
CS
A (l)
l=log2L
DCA
...
A(m)
m
m
A (m)
CE 0
Blocul ROM (L-1)(Nin)
MC ROMK
CS
CE 0
...
D0 (n)
CS
A (m)
CE 0
n
D0 (n)
b)
Fig. 5.2. Schema creterii (mririi) numrului de bii (a) i a volumului (b)
AM
RD WR A(l+m) D(n) WR
SA
n
l+m=
=log2N
&
A(l+m) D(n) WR
Blocul RAM TS (Nn)
CS
51
D(n)
RD
SA
A(l+m)
WR
SA
OE DB RD / WR
L+m
CS
D(n) RD D(n) WR
OE DB
FM
D0
n
DI
n
A(l+m) DI(n)
D0(n)
a)
RG B
DI
n
L+m
WR
CS
A(l+m)
STB
D0(n)
DI(n) WR
RAM TS (Nn)
b)
Fig
5.4 Schema conectrii RAM TS cu intrri/ieiri diferite de date i cu
magistrala sistemei bidirecional cu utilizarea:
a)- formatoarelor magistralei(FM); b)- registrului bufer(RG B).
Pentru mrirea acestui interval regenerarea se efectueaz concomitent asupra matricei
celulelor (de-asupra liniei sau coloanei matricei celulelor de memorie). Pentru adresarea
coloanei sau liniei se folosete adresa cu jumtate din numrul de bii. Adresa nscrierii sau
citirii a DM cu numrul de bii ntreg se transmite succesiv n timp-mai nti numrul de
bii inferiori, iar apoi cei superiori. Pentru pstrarea acestei adrese se folosete registrul de
adrese interior, iar pentru fixarea adreselor n registru intrri de selecie a liniilor i
coloanelor separate.
52
Adresa
Selecia
Citire/nscriere
Coloan Linie m/2=
=log2Ni/2
CS RAS A11A0
WE
MC RAM TD(Nini)
D I(ni)
ni
Intrare
de date
D0(ni)
ni
Ieire
de date
RAS
A(m/2) WE
m/2
m/2
m/2
CAS
RAS A(m/2) WE
MC RAM TD
(K-1)( Nini)
D I(ni)
...
D0(ni)
CAS
D I(ni)
ni
ni
RAS A(m/2) WE
MC RAM TD0
( Nini)
ni
...
DI(n)
RAS ( L 1)
D0(ni)
...
n=Kni
CAS
ni
D0(n)
RAS 0 A(m/2) WE
m/2
m/2
m/2
CAS
RAS A(m/2) WE
Blocul RAM TD
(L-1)( Nin)
MC RAM TDK
D I(n)
D0(n)
...
D0(n)
n
n=Kni
n
D0(n)
Fig. 5.6. Schema mririi,creterii numrului de bii (a) i a volumului (b) RAM TD
54
Bii
superiori
de adres
Adresa
Selecie blocului Citire nscriere
??
B(L)
RD
WR
XACK
CS
AH(m/2) AL(m/2)
m/2
m/2
l=log2L
Sincronizare
Contor de
regenerare
Bloc de sincronizare i
dirijare
Multiplexor de
regenerare
m/2
OUT(m/2)
Ieire de adres
RAS (L )
Selecia coloanei,liniei
Multiplexor
de adres
m/2
m/2
L
CAS
Biii
inferiori
de adres
WE
Citire/nscriere
A(l)
l=
m/2
=log2L
SA
Cuar
sau
regenerator
extern
X1
A(m/2) A(m/2)
CS
D(n)
RD WR XACK
OE
CAS RAS (L )
OUT(m/2)
m/2
RAS (L )
A(m/2)
D0(n)
RG B
STB
DI(n)
Controller RAM TD
CAS
D(n)
m/2
X2
RD
WE
WE
D0(n)
DI(n)
L blocuri RAM TD (
)
55
Adresa
Accesul de ieire
Selecie
CS
A(m)
CE 0
MC ROM (Nini)
D0(ni)
ni
Ieire
de date
56
A(m)
m m
CS
m
A (m)
CS
DI(ni)
WR
ROM TS
(k-1) (Nni)
A (m)
CS
...
WR
D0 (ni)
DI(ni)
ni
ni
WR
ni
D0 (ni)
ni n
i
...
DI(n)
a)
CS
D0(n), n=kni
A (l)
l=log2L
A(m)
DCA
...
A (m)
CS
Blocul ROM TS (L-1)(Nin)
MC ROM TSK
...
D0 (n)
A (m)
WR
Blocul ROM TS0 (Nin)
MC ROM TSK
CS
D0 (n)
DI (n)
WR
m=
=log2Ni
DI (n)
ni
...
n
n
n
n
DI (n)
D0 (n)
b)
RD
D(n) RD
m=
=log2N
SA
CS
A(m)
CS
A(m)
D0(n) CE0
ROM (Nn)
57
Tehnologia
Tipul MC
Organizarea
K541
I2 L
5411
P5411
5411A
P5411A
5412
P5412
5412A
P5412A
5413
P5413
5413A
4K 1
K537
K132
KMOS
n MOS
1K 4
120
525
90
16K 1
150
565
100
P5372A
4K 1
410
2,75
P5373A
P5373
P5373B
5376A
5376
4K 1
320
4K 1
240
420
0,055
1,1
1,1
40
P5378A
P5378
2K 8
220
400
5379
5379
2K 8
240
420
6
11
1323A
1K 1
P1323A
M1323A
1323
P1323
1323
P1324A 1K 1
P1324
75
660
125
550
33
70
470
1325A 4K 1
1325
1326A 16K 1
1326
85
120
45
70
990
1328 1K 4
KM1328
60
100
900
150
440
140
58
Timpul
ciclului,n
s
230
280
360
460
230
280
360
460
Puterea
utilizat,m
W
150
140
130
120
250
195
185
160
Tehnologia
Tipul MC
Organizarea
n MOS
596
K1610
K556
TTL
n MOS
TTL
K573
n MOS
558
p MOS
1610
n MOS
K5681
5681
5682
5683
K596PE1
KP1610PE1
KP556PT4A
KP556PT11
KP556PT5
KP556PT17
KP556PT12
KP556PT13
KP556PT14
KP556PT15
KP556PT18
KP556PT16
K573P2
K573P5
K573P4
K573P6
KP558PP2A
K573PP2
16101
2 8
2 8
8 8
16 8
8 8
2 8
256 4
256 4
512 8
512 8
1 4
1 4
2 4
2 4
2 8
8 8
2 8
2 8
8 8
8 8
2 8
2 8
2 8
Timpul seleciei,ns
500
500
350
600
350
340
70
45
80
60
60
60
60
60
60
85
450
450
500
300
350
700
350
Puterea
utilizat,mW
640
300
690
700
1000
890
740
740
740
740
950
1000
580/200
580/135
700/200
870/265
480
480
525
59
Adresa
Selecie
Adresa
nscriere/citire
12
A11...A0
CS
WR
MC RAM TS(4K1)
KP541P1
DI
D0
A9..A0
WR
MC RAM TS (1K4)
KP541P2
DI03...DI00
nscriere/citire
14
nscrierea/citirea
Selecie
CS
Selecie
CS
A13...A0
WR
MC RAM TS (4K1)
5413
DI
D0
4
Intrare
de date
Ieire
de date
Ieire/intrare
de date
Intrare
de date
Ieire
de date
60
Adresa
Selecie
Adresa
nscriere/citire
CS
A11...A0
WR
CS 2,
MC RAM TS(4K1)
KP537P3
DI
11 nscriere/citire
Selecie
12
CS 1 A10..A0
WR
MC RAM TS (2K8)
KP537P8
DI03...DI00
D0
8
Intrare
de date
Ieire/intrare
de date
Ieire
de date
A15A0
D7D0
A11,A10
A9.A0
MRDC
MWTC
SA
1
2
B1
D2,D1
V4
DC Adres (DCA) K1554
V3
B0
10
10
8
8
10
10
CS
CS
A9...A0
D7...D0 WR
CS A9...A0
D7...D0
WR
61
A15, A14
A15A0
D7D0
MRDC
MWTC
V4
D2, D1
DCA K1554
B1
A13...A0
D0(8) STB
OE
V3
B0
RG B KP580P82
DT(8)
14
8
8
CS
14
CS A13A0
14
D07D00
DI7DI0 WR
Adresa
Adresa
11
CS
A10..A0
DI07...DI00
13
CE 0
CS
A12..A0
DI07...DI00
15
CE 0
CS
A14..A0
CE 0
DI07...DI00
Ieire
Ieire
Ieire
Fig. 5.16. Destinaia ieirilor MC RPROM din familia K573, K558 i K1609.
62
A15A0
D7D0
A10A0
MRDC
11
2
DA
V4
B1
D2, D1
DCA K1554
V3
B0
8
11
11
8
11
CS A10A0
8
D7D0
11
CE 0
A10A0
CS
8
8
D7D0 CE 0
Adresa
Selecie
Selecie
9
CS1 CS2 A8...A0
CS 3 CS 4
PROM(5128)
K556T5, K558T17
DI07...D00
Selecie
11
PROM(2K8)
K556T18
D07D00
Adresa
Selecie
13
A12A0
CS
PROM(8K8)
K556T16
D07D00
Ieire
Ieire
Ieire
Fig. 5.18. Destinaia ieirilor MCde 8 bii PROM din familia K556
63
Adresa
Selecie
CS
11
A10A0
Adresa
Selecie
CS
13
A12A0
ROM 2K8
K568E1/ K568E1
ROM 8K8
K568E2
D07D00
D07D00
Ieire
Ieire
Adresa
Selecie
CS
14
A13A0
ROM 16K8
K568E3
D07D00
Ieire
64
Registrul de adres
0
16
00
256 Bayt
RAM ST
RG de dirijare / stare
Portul A
Portul B
2
3
0
Portul C
AD7AD0 ALE
IO / M
RD
WR
TO
TI
RAM / IO / B 8155
PA7PA0 PC5PC0 PAB0
8
Intrare de ceas
Ieire de ceas
65
A15A8
AD7AD0
IE
IO / M
RD
WR
RES
8
DA
CE
AD7..AD0 ALE
IO / M RD WR RES
RAM / IO / B 8155
TO
TI
Taimer
Intrare/Ieire
sistem.
Registru de adres
10
000
ROM
mascare
2 KBayt
cu
7FF
000
Portul A
001
Portul B
002
RG de direcie a transmiterii
portului A
003
66
Magistrala de adrese/date
Selecie DdM/DdC
(0-DdM; 1-DdC)
Citire DdM
Citire DdC
Impulsul
nscriere DdC
Adresa
de adres
????????
Sincronizare
Selecie
8
3
Reset
CE1 CE2 A10A8 AD7AD0 ALE IO / M RD IOR IOW RDY CLK RES
ROM / IO 8355/8755A
PA7PA0
PB7PB0
8
Portul A
Portul B
A15A11
A10A8
RD
WR
RDY
CLK
RES
DA
CE1
ROM / IO 8355/8755A
PA7PA0
PB7PB0
67
A15A13
A15A0
D7D0
ST1
A12, A11
A10A0
IO / M
RD
WR
DA
1
11
DA K1554
11
8
V4
D2, D1
B1
11
11
CS A10A0 D7D0 WR
Blocul RAM ST
(2K8)
KP 537 P 9A
V3
B0
8
11
CS A10A0 D7D0 WR
Blocul RAM ST
(2K8)
KP 537 P 8A
Pentru alegerea operaiei (citire sau nscriere) se folosete ieirea ST1 a microprocesorului, conec
cu intrrile citire/nscriere a MI RAM. Semnalele citire/nscriere de pe magistralele RD , WR se transm
intrrile de selecie a MI RAM. Accesul la RAM se permite pentru IO / M =0.
68
BHE A19A1
D15D8
MRDC
MWTC
A0 A19A1
D7D0
8
CS
D7D0
8
RD
WR
CS
D7D0
RD
WR
Adresa
Selecie
Read/Write Selecie 12
A9A0
CS
DI
10
WR
MI RAM ST
(1K1)
D0
CS
DI
Adresa
Adresa
Read/Write Selecie 10
A11A0
MI RAM ST
(4K1)
WR
CS
Read/Write Selecie 14
A9A0
WR
CS
MI RAM ST
(1K4)
D0
DI03DI00
DI
Read/Write
A13A0
MI RAM ST
(16K1)
WR
D0
4
Intrare
Ieire
Intrare
Ieire
Intrare/ Ieire
Intrare
Ieire
69
BHE ,
A19A0
D15D0
A19A16
A15A1
A15A1
BHE
D15D8
A0
D7D0
D15D8
D7D0
MRDC
MWTC
1
8
DA
8
16
16
&
OE
STB
D0( 8)
A(16)
&
&
OE
RG Tm KP580P82
CS
D0( 8)
STB
RG Tm KP580P82
DI(8)
DI(8)
D07D00
&
DI7DI0
WR
CS
A(16)
D07D00
DI7DI0
WR
A19A1
D7D0
D15D8
D15D0
MRDC
CS
DA
A(m)
D07D00
CS
A(m)
D07D00
Pentru realizarea ROM de volum mare se folosesc MC ROM tip dinamic (TD) din
familia K565(fig. 5.35).Perioada de regenerare a MC constituie 2 ms. Regenerarea se
efectueaz pe calea adresrii la 128 de linii pe adresele inferiore.
Este comod de a afectua regenerarea dup semnalele RAS la CAS =1.n acest caz MC
disipeaz puterea minimal.n regim de nscriere datele de pe intrarea D1se fixeaz dup
semnalele de pe intrrile RAS , CAS , WE n momentul apariiei ultimului semnal.Ieirea Do
70
este tristabil, ea se afl n starea ohmic nalt la CAS =1 i RAS =1. n regim de
nscriere,cnd semnalul de pe intrarea WE vine mai nainte ca semnalul de pe intrarea CAS
,ieirea rmne n starea ohmic nalt pe tot timpul ciclului de nscriere.n regimul de citire
ieire trece starea activ peste un interval de timp,egal timpul seleciei, i rmne n aceast
stare pn la trecerea semnalului pe intrarea CAS n starea de logic 1.
Adresa
Selecia 7
Coloan Rnd
Adresa
Read
CS RAS A11A0 WE
RAM (16K1)
K 565 P 6
DI
Intrare
D0
Ieire
7
Selecia
Coloan Rnd
CS RAS A7A0
DI
Adresa
Read
WE
RAM (64K1)
K 565 P 5
Intrare
D0
Ieire
7
Selecia
Coloan Rnd
CS RAS A8A0
Read
WE
RAM (256K1)
K 565 P 7
DI
Intrare
D0
Ieire
Starea intrrii RAS cu toate acestea nu are sens. Citirea datelor se efectueaz fr
distrugerea lor. n afar de regimurile obinuite de nscriere ,citirea n MC efectueaz
regimurile de citire-modificare-nscriere i regimurile de nscriere,citire paginare.n primul
regim dup citirea celulei DM se efectueaz modificarea datelor i nscrierea lor.
Regimurile de citire,nscriere paginare permit efectuarea ntr-un ciclu operaiile de citire,
nscriere succesiunea coloanelor pentru una i aceei linie.Acesta esenial micoreaz
timpul efecturii operaiei.
Pentru dirijarea MC ROM TD K565P este elaborat MC controlarului ROM TD.n
calitate de exemplu s analizm MC 8203.
Controlerul 8203 efectuat dup tehnologia n MOS,se alimenteaz de la sursa de
alimentare de +5V i consum curent de 250 mA.MC permite dirijarea ROM TD cu volum
de 16 i 64K.n primul caz numrul blocurilor ROM este egal cu 4 i volumul total
constituie 64K, n al doilea caz numrul blocurilor ROM este de doi,iar volumul total
constituie 128K
GS-generator de sistem
Structura MC e artat n fig. 5.37, destinaia ieirilor-n fig. 5.38.Frecvena maxim de
sincronizare constituie 20MHz.
71
PCS
REF / ALE
16K / 64 K
Taimer
RD /S1
WR
SACK
XACK
B1/S1, AH7
B0, AL7
AH5...AH0
Contor
RG
Registru
AL5...AL0
Registru
Multiplexor
X0 / 0P1
X1 / CLK
Arbitru
GS
Multiplexor
Blocul de Comand
WE
OUT 6
OUT1
RAS 0
RAS1
RAS 2 , OUT7
RAS3, B0
CAS
Sincronizare
CAS
RAS 3...RAS 0
Selecia
coloanei RAM
OUT 6...OUT 0
WE
Accesul
Adresa RAM nscrierii RAM
Selecia
rndului RAM
1110 pentru B1,B0=00
1101 pentru B1,B0=01
1011 pentru B1,B0=10
0111 pentru B1,B0=11
(a)
72
64K
PCS
XO/OPZ
Sincronizare
Controller
8203
RAS 3...RAS 0
X1/CLK
CAS
RAM
8
Selecia
coloanei RAM
WE
OUT 7...OUT 0
Selecia
rndului RAM
10 pentru B0=0
01 pentru B0=1
Adresa RAM
Accesul
nscrierii RAM
(b)
RAS1
RAS
A6A0
WE
CAS
RAM (16K8)
K 565 P 68
DI7DI0
8
8
WE
7
CAS
RAS 0 A6A0
7
RAS
A6A8
WE
RAM (16K8)
K 565 P 68
D07D00
DI7DI0
8
8
8
8
DI7DI0
D07D00
8
8
D07D00
73
A13A7
A6A0
A19A0
D7D0
MRDC
MWTC
XACK
16K
DA
B1
PCS
B0
&
CAS
&
X1
Cuartz
X2
OE D07D00 STB
RG Tm KP580P82
WE
OUT 6...OUT 0
7
A(7)
DI7DI0
OE
TM KP580BA87
B(7)
7
OUT 6...OUT 0
WE
D07D00
DI7DI0
Schema bancului ROM cu volum de 128 Kbaii pe MC K565 P5 este artat n fig. 5.42,
iar conectarea ei cu magistrala sistemei sistemelor de microprocesoare pe MP K1810BM86-n
fig. 5.43.
CAS
RAS1
RAS
A7A0
WE
CAS
RAM (64K8)
K 565 P 58
DI7DI0
8
8
WE
8
CAS
RAS 0 A7A0
8
RAS
A6A8
WE
RAM (16K8)
K 565 P 58
D07D00
DI7DI0
8
8
8
8
DI7DI0
D07D00
8
8
D07D00
74
BHE
A19, A18
DA
A(1)
A(1)
A(8)
A(8)
A(1)
CAS
TM KP580BA873
B(1) B(1)
B(8)
B(8) B(1)
B0 AH7AH0 AL7AL0
X1
&
&
16
16
A0
BHE
PCS
RD WR XACK
OE
D0(16)
STB
B(16)
OE
A(16)
DI(16)
STB
TM KP580BA872
RG TmKP580P832
X2
WE
2
A0
BHE
&
2
8
Fig. 5.43
&
8
DI7DI0
16
16
D07D00
DI7DI0
75
58051
D1
28
D0
27
+5V
26
RxC
25
DTR
24
RTS
23
DSR
22
RES
21
CLK
20
TxD
19
TxE
18
CTS
17
SYND
16
15
Figura 6.33 Amplasarea porturilor de ieire bistabilul cu interfaa programat serie
KP580BB51A
1
2
3
4
5
6
7
8
9
10
11
12
anterior. Viteza de schimbare n regim sincron este de 0...64 000 bod, n regim asincron
este de 0...19 200 bod.
D0 D1
S0 S1
D4
Bitul
de start
Sn S1 S0
Dn Hp
Biii
Bitul
de date de control
(5..8)
Bitul de oprire
(1,11/2,2)
Sn D0 D1
C/ D D7..D0 RD
WR
CLK RES
8
Bloc de interconectare
8
Emitor
8
Schema de dirijare
Receptor
Magistrala de
date
Extrasul
CS
TxD TxC
Dirijarea/datele
1-dirijare,
0-datele
Citire
nscriere
Sincronizarea
Instalarea
iniial
C/ D
D7..D0
CLK
RES
RD
WR
KP580BB51A
TxRDY TxE RTS CTS DTR DSR SYND RxRDY RxC RxD
Ieirea
emitorului
Sincronizarea
emitorului
Validarea
emitorului
Registru
emitorului
este liber
Cererea
terminalului
receptorului
Intrarea
receptorului
Sincronizarea
receptorului
Validarea
receptorului
Ieirea instalrii
impulsului de sincronizare intern
Validarea
terminalului
receptorului
Validarea
terminalului
emitorului
Cererea
terminalului
emitorului
78
dirijare. Semnalul de la ieirea TxE se poate folosi pentru indicarea sfritului transmiterii.
Starea lui se fixeaz n registru de stare i poate fi analizat de ctre program.
Receptorul primete datele de la intrare RxD n codul serie, i i prelucreaz n codul
paralel, exclude simbolurile de serviciu i transmite datele pe magistral. Receptorul
conine formator de intrare, dou registre de deplasare, numrtor i divizor. Recepia
datelor se sincronizeaz de semnalul de intrare RxC. Ca i la transmiterea , n regimul de
recepie sincron frecvena sincronizrii este egal cu viteza de recepie a datelor, iar
regimul asincron recepia este multipl cu viteza transmiterii datelor. Coeficientul de
multiplicare se impune de ctre program i este egal cu 1:16 sau 64. Datele se primesc pe
frontul cresctor a semnalului la intrarea RxC. Semnalul la ieire RxRDY indic, c datele
interfeei sunt pregtite pentru intrarea n procesorul central. El se instaleaz n starea
unitar dup recepia cuvntului de date i poate fi folosit n calitate de semnal de cerere
pentru ntreruperea sau cererea DMA n canale de deservire pentru ntrerupere sau canalele
DMA. Starea de ieire se fixeaz n cuvntul de stare i poate fi folosit pentru
sincronizarea schimbului n canale cu deservire programat. Semnalul trece n starea 0
logic dup calcularea datelor. Intrarea/ieirea programat cu dou direcii de sincronizare
SYND se folosete n sincronizarea regimului de recepie. n regimul de recepie sincron
cu sincronizarea intern el se programeaz la ieire, dup ce pe el se instaleaz semnalul de
nivelul 1. Interfaa ndeplinete ocuparea sincronizrii: primete 1 sau 2 simboluri de
sincronizare. Starea SYND se fixeaz n registru de stare i poate fi analizat pentru
trecerea la recepia datelor. Semnalul se instaleaz n starea zero prin semnalul de
iniializare la intrare RES sau anularea programat i dup citirea cuvintelor de stare. De la
ieirea SYND semnalul se poate folosi ca cerere pentru ntrerupere, iar din registru de stare
ce poate fi citit de procesor i analizat de program.
n regimul de recepie asincron ieirea se utilizeaz pentru depistarea ruperii recepiei.
Pe el se instaleaz valoarea 1, cnd la recepia biilor de oprire, ce au valoarea 1 la intrarea
RxD, apare semnalul cu valoarea zero. Semnalul de la ieirea SYND se poate folosi ca
cererea pentru ntrerupere pe ruperea liniei de legtur. Starea lui , de asemenea se fixeaz
n registrul de stare i poate fi analizat de ctre program. n starea zero semnalul la ieire
SYND se instaleaz dup apariia valorii unitare a semnalului la intrarea TxD i dup
instalaia iniial(pe semnalul la intrare RES sau program).
n regim de sincronizare extern intrarea SYND se programeaz ca intrare i se
folosete pentru recepia semnalului de sincronizare de schimb exterior, ce permite recepia
datelor. Recepia se realizeaz prin SYND=1 la descreterea semnalului de intrare RxC.
Schema de dirijare conine registru de dirijare a cuvintelor, simbolurilor de
sincronizare pentru regimurile de sincronizare, cuvinte de stare i schema de dirijare a
modulatorului i demodulatorului. Semnalul de intrare RES cu durata nu mai puin de 6
perioade din semnalul CLK instaleaz bistabilul n regim de mers n gol, n care
microshema se afl pn la sosirea cuvntului de dirijare. Intrarea i ieirea semnalului de
79
80
A15..A0
D7..D0
IORC
A7..A1 A0
IOWC
F2
RES
AC
CS
C/ D
D7..D0 RD WR
KP580BB51A
CLK RES
A15..A0
D7..D0
IORC
IOWC
F2
RES
8
AC
CS
C/ D
D7..D0 RD WR
KP580BB51A
CLK RES
81
F2
RES
AC
CS
C/ D
D7..D0 RD WR
KP580BB51A
CLK RES
L2 L1 0/B2 0/B1
n regimurile
sincrone
00-regim sincron
Coeficientul vitezei de schimb
Metoda de
n regim sincron:
sincronizare:
01-1
0-1 simbol
10-16
Lungimea
1 2 Tipul
de
11-64
cuvntului
sincronizare
00-5bii
0-extern Permiterea
01-6bii
1-intern controlului
10-7bii
la PK=1
Tipul
control
0-par
de
83
Permiterea cutrii
simbolului
de
Lichidarea
sincronizare
la
intern
la =1
Cererea
recepiei
RTS =0
Permiterea
Cerereatransmiterii
transmiterii la
DTR =0
Permiterea recepiei la =1
Ruperea transmiterii
la P=1 TxD=1
Lichidarea
fanioanelor
de greeli
Figura 6.40.b. Formatul cuvintului de dirijare de comand a circuitului
integrat KP580BB51A
84
Validarea receptorului
la TxRDY=1
Validarea receptorului
la TxRDY=1
Registru receptorului este liber
Greeala de control la OK=1
Greeala amplasrii la OH=1
Greeala
formatului
la =1
FIGURA 6.41. FORMATUL CUVNTULUI DE STARE
KP580BB51A
85
La magistrala de sistem
8
CS
C/ D
7 6 5 4 3 2 1 0
D7..D0
RD
WR
CLK
0 0 0 1 0 1
RES
KP580BB51A
7 6 5
4
3
2
1
x x TxE RxRDY
Portul
de
c
Portul
de
INTO
Impulsurile de
sincronizare
magistralele interne de date la registru de ieire de date de ieire, iar la ieirea RxRDY se
instaleaz tensiunea 1 logic, faptul ce semnalizeaz procesorului despre necesitatea
calculrii datelor. La realizare schimbului cu deservirea ntreruperilor semnalul de ieire
RxRDY se utilizeaz n calitate de cerere de ntrerupere. La schimbul programat procesorul
citete starea de validare a receptorului n cuvntul de stare, i apoi l analizeaz i citete
datele de pe interfa, dac RxRDY=1. Dac cuvntul precedent de date nu a fost acceptat
de microprocesor, atunci cuvntul curent nlocuiete pe cel anterior n buferul de
intrare/ieire i bistabilul de greeli de suprapunere se instaleaz n starea unitar(adic
cuvntul precedent se pierde). Prezena unei greeli nu oprete lucrul microschemei.
Informaia despre greelile se pstreaz pn la apariia urmtorului cuvnt de comand.
Analiza i prelucrarea greelilor se efectueaz prin programare. Sincronizarea recepiei de
date la ieirea RxD se efectueaz cu ajutorul semnalelor de sincronizare, venii la intrarea
RxC, care la rndul su se strobeaz n interiorul microschemei, adic are loc ntrzierea
informaiei cu 2sec. Semnal la ieire RxRDY apare cu apariia relativ fa de mijlocul
stop-bitului de 16...20 perioade de sincroimpulsurilor.
8
CS
C/ D
D7..D0
RD
CLK
WR
RES
KP580BB51A
Portul
de
ieire
Portul de intrare
INTO
INTI
Impulsuri de
sincronizare
7 6 5 4 3 2 1
0 0 0 1 0 1
0 0 1 1 0 1
b
La modem
a
7
Figura 6.43. Schema conectrii porturilor de ieire (a), cuvntului de dirijare (b) i
cuvntului de stare (c) circuitului integrat KP580BB51A n regim de lucru
asincron cu modem
87
La recepia prin modem(figura 6.43) procesorul verific pregtirea sa, citind cuvntul
de stare i analiznd bitul 7. Dac bitul 7=1, atunci el se nscrie n interfaa cuvntului de
dirijare cu valoarea bitului 1=1, n rezultat la ieirea DTR se instaleaz semnalul de nivel
mic, care informeaz modemul despre pregtirea datelor pentru recepie.
n regimul de transmitere sincron(figura 6.44) pentru alegerea informaiei utile
dintr-un numr de simboluri serie i pentru codarea datelor naintea biilor de date se
introduc simbolurile de sincronizare. Dup nscriere cuvintelor de dirijare n microschem,
simbolurile de sincronizare i datele din emitor nu ncep transmiterea pn cnd la intrarea
de validare a terminalului CTS a receptorului nu este instalat tensiunea 0 logic, dup ce
emitorul ncepe translarea biilor de date la ieirea TxD cu viteza sincroimpulsurilor,
venii la intrarea TxC. nscrierea datelor n interfaa se efectueaz la semnalul de validare
TxRDY, ca i n regimul de transmitere asincron. Exist cazuri cnd, microprocesorul nu
nscrie informaia curent n interfa, pn cnd ultimul transmite nu va transmite toat
informaia precedent. n cazul dat pentru excluderea pierderii sincronizrii ntre modemul
i interfaa automat vine un numr de simboluri de sincronizare. i la ieirea TxE se aplic
tensiunea 1 logic, ce indic c microschema nu posed informaia pentru transmitere i
modemului este transmis un impuls de sincronizare. Cnd microprocesorul ncepe
nscrierea informaiei n interfa, la ieirea TxE se instaleaz tensiunea 0 logic.
88
La magistrala de sistem
8
C/ D
CS
D7..D0
RD
CLK
WR
RES
KP580BB51A
Portul
de
Impulsuri de
INTO
ieire
sincronizare INTI
7
Portul de intrare
La modem
2 1 0
1/0 1 BK PK L1 L2
Simbolul de sincronizare 1
Simbolul de sincronizare 2
1 0 1 1
0 1
C/ D
D7..D0
RD
CLK
WR
RES
KP580BB51A
Portul
de
ieire
Portul de intrare
INTO
INTI
7 6 5 4 3 2 1 0
1/0 1 BK PK L1 L2
La modem
7
6a
1 0 1 1
b
0 1
IOWC
F2
RES
AC
CS
CS
A1,0 D7..D0 RD WR
58053
OUTO GATEO CLKO
TxD
C/ D
D7..D0 RD WR
KP580BB51A
TxC CTS
DSR
CLK RES
RxC
RxD
1
&
K291
+5V
-12V
4,7K
1,5K
1,5K
560
91
BIBLIOGRAFIE
1. .. . - , 1992.
2. . . . - ., 1985.
92