Sunteți pe pagina 1din 92

MINISTERUL EDUCAIEI, TINERETULUI I SPORTULUI A

RM
UNIVERSITATEA TEHNIC A MOLDOVEI
FACULTATEA RADIOELECTRONIC I TELECOMUNICAII
CATEDRA TELECOMUNICAII

PROIECTAREA UNUI
SISTEM PE BAZA
MICROPROCESORULUI
I8080
Proiect de an la disciplina
Microprocesoare n telecomunicaii
A efectuat
stud. gr.TLC-036
Cocodan S.
A verificat
Conf. univ., dr.
Nastas V.

Chiinu 2005

APROB
eful catedrei
Telecomunicaii
dr., conf. univ. Nicolae Bejan
NSRCINARE PENTRU PROIECT DE AN
la disciplina Microprocesoare n telecomunicaii
1. Student
_____________________________________grupa___________________
2. Tema proiectului
:________________________________________________________
_____________________________________________________________
3. Date iniiale :
____________________________________________________________
_____________________________________________________________
_____________________________________________________________
Structura proiectului:
1.
2.
3.
4.
5.

Foaie de titlu
Sarcina pr. an
Cuprins
Introducere
Scurte noiuni teoretice
(Structura SMP proiectat)
6. Elaborarea unitii
procesorului
4. Program de lucru:
1. Data primirii nsrcinrii:
2. Termen executare 50% :
3. Termen susinere :
Executant:

7. Elaborarea unitii de
memorie
8. Elaborarea unitii I/O
9. Bibliografie
10.Schema principial a
dispozitivului proiectat (cu
respectarea regulilor
standardelor, desen tehnic)
____________
____________
____________

studentul _______________
(semntur)

Conductor proiect: conf. univ., dr.

____________________V. Nastas

1. PROIECTUL DE AN
Scopul proiectului de an este aprofundarea cunotinelor practice n domeniul proiectrii
dispozitivelor numerice i dispozitivelor de calcul, obinerea deprinderilor de lucru cu literatura de
specialitate, efectuarea studiilor bibliografice pe teme originale din domeniu. Proiectul de an se execut pe
teme individuale i se susine n mod public de ctre fiecare student. La aprecierea lucrului studentului
asupra proiectului se iau n consideraie aa criterii ca:
- soluia tehnica
3 puncte max.,
- calitatea susinerii
3 p. max.,
- calitatea descrierii tehnice
2p. max.,
- calitatea materialului grafic
1p. max.,
- originalitatea soluiei tehnice
1p. max.,
nota final calculndu-se ca suma aritmetic a punctelor acumulate conform fiecrui criteriu.

2. PROIECTAREA UNITII PROCESORULUI


2.2. Procesoare n baza circuitelor integrate mari (CIM) din familia I8080.
n baza circuitelor integrate mari KP 580 se realizeaz procesoare cu magistrala de comand de 8
bii. Caracteristicile arhitecturii procesoarelor este determinat de compoziia microprocesorului
KP580BM80A.
Microprocesorul KP580BM80A (fig. 2.1) reprezint un procesor complet pe 8 bii, fabricat dup
tehnologia nMOS cu tensiuni de alimentare +5, +12, -5 V i consumul de curent 60, 40 i 0,01 mA
respectiv.
Arhitectura procesoarelor n baza CIM KP580BM80A. Tipul i formatul datelor pentru
prelucrarea crora este destinat microprocesorul sunt prezentate n fig. 2.2. Asupra octeilor binari se
efectueaz operaii de adunare, incrementare, decrementare. Asupra datelor binare zecimale se
efectueaz operaia de adunare i incrementare Asupra datelor logice se efectueaz respectiv operaiile
I, SAU, SAU NEGAT, NEGARE, permutri ciclice. Asupra cuvintelor de 2 octei se efectueaz operaii
aritmetice adunare, incrementare, micorare cu o unitate. Numerele binar zecimale se reprezint n cod
binar, iar apoi cu ajutorul operaiei de corecie codul rezultat se transform n binar zecimal. Operaiile
logice se efectueaz dup regulile logicii binare. Dup rezultatele efecturii operaiei se formeaz
atributele semnului S, rezultatul nul Z, de transfer C din D7, transferului suplimentar AC din D3 i paritate
P. Atributele se folosesc n calitate de condiii de dirijare cu procesul de calcul. Atributul de transfer poate
fi folosit la efectuarea operaiei de adunare/scdere n calitate de adunat/sczut suplimentar,
ce
caracterizeaz rezultatul operaiei precedente de adunare/scdere. Aceasta permite de a organiza uor prin
program executarea operaiei de adunare/scdere. n operaiile de permutare atributul de transfer C
permite de a mri numrul de bii cu unu a cuvntului permutat.

1
A15

Adresa

DM
7 64 Kbyte 0
000

A0

i
Fig.2.3
Coninutul
organizarea
spaiului de
adres a DM i DE a

byte 0
byte 1

i
i+1

DM
7 256 byte 0

Adresa FFFF
7
0
A7
Fig.2.4 Organizarea memoriei
stive a 58080

cuvnt

A0

Ff
4

Spaiul de adrese a MP KP580BM80A o constituie spaiul dispozitivelor de memorie extern i


memoria stiv. Spaiul memoriei logice i fizice este organizat sub forma unei consecutiviti de octei cu
volumul de 64 KB (fig. 2.3) i se adreseaz ca cuvinte binare cu lungimea de 16 bii. Aceste cuvinte se
aranjeaz n ordinea creterii adreselor de memorie i se adreseaz dup octetul inferior. n spaiul de
adrese se cuprind: memoria operativ i memoria permanent, unde se pstreaz programele i datele. n
orice loc a spaiului poate fi organizat un masiv cu acces serie dup principiul primul a intrat - primul
deservit cu volumul de
pn la 64 KO i cu organizare logic 32KB X 16. Apare posibilitatea de a organiza un masiv cu spaiul
de adrese alocate. Masivul se adreseaz cu cuvinte binare de 16 bii, ce arat mrimea curent a masivului
octetul superior este ultimul cuvnt ncrcat n masiv.
Dispozitivele externe sunt aranjate n spaiul separat cu volumul de 256 octei, adresarea se
efectueaz cu adres de 8 bii.
Memoria stiv fig.2.4 reprezint o memorie static cu acces aliator, organizat din 6 registre de 16
bii. Trei registre de uz general (BC, DE, HL) pot fi adresate bit cu bit sau ca registre perechi pe 16 bii. n
primul caz registrele se folosesc pentru pstrarea datelor, n al doilea pentru pstrarea adreselor sau
cuvintelor de date de 2 octei. Octetul superior al registrului PSW se utilizeaz n calitate de acumulator,
octetul inferior pentru pstrarea atributelor. Pentru adresarea octeilor se utilizeaz coduri de 3 bii
000...111, pentru adresarea cuvintelor de 2 octei coduri de 2 bii 00...11. Registrul SP este destinat
pentru pstrarea adreselor de sus a memoriei stiv i se adreseaz cu cod de 2 bii 11. Alt registru de 16
bii, contor programabil PC, este utilizat pentru adresarea comenzilor. Pentru adresarea impus a
comenzilor se folosete adresarea nemijlocit cu 16 bii, ceea ce permite de a efectua trecerile n limitele
spaiul total a adreselor dispozitivului de memorie.
Microprocesorul adreseaz datele n dispozitivul de memorie ce se gsesc n program, dup adresele
spaiilor dispozitivelor de memorie i externe, listelor de date. Pentru adresarea datelor din memorie se
utilizeaz nemijlocit adresarea direct i tangenial. Operandul nemijlocit poate fi un numr de 8 sau 16
bii, adresa direct ntotdeauna de 16 bii. Registrul de baz indicatorul adresei tangeniale este perechea
HL, dar se mai utilizeaz de asemenea i perechile BC, DE. Memoria stiv se adreseaz cu ajutorul
indicatorului stivei SP la introducerea n memoria stiv adresele sunt egale respectiv SP1 i SP2, iar la
citire - SP i SP+1, coninutul indicatorului memoriei stiv dup introducere devine egal cu SP+2. Pentru
adresarea dispozitivelor externe se folosete numai adresarea direct pe 8 bii. Pentru adresarea registrelor
memoriei interne adresare tip registru.
Formatul comenzilor KP580BM80A este monoadresabil. Comenzile sunt reprezentate cu unu, doi,
trei octei (fig. 2.5). Formatul monooctet este utilizat pentru codarea comenzilor cu adresare la registrul de
memorie, dispozitivelor cu adresare tangenial a memoriei stive. Formatele de doi sau trei octei sunt
folosite pentru codarea comenzilor cu adresare nemijlocit li direct. n cel de-al doilea octet a formatului
cu doi octei se indic octetul datelor sau adresa de 8 bii a dispozitivului extern, iar n cel cu trei octei
n al doilea i al treilea octet se indic un cuvnt de date sau adresa memoriei. Comenzile se pstreaz n
celula de memorie vecin i se adreseaz dup primul octet, cu toate acestea cuvintele de doi octei de date
i adrese se aranjeaz n ordinea creterii adresei dispozitivului de memorie la nceput octeii inferiori,
iar apoi cei superiori.
Setul de comenzi a MP KP580BM80A const din grupul comenzilor de transfer, aritmetice, logice i
de dirijare.
Comenzile de transfer (tab. 2.1) includ 17 tipuri. Comenzile de transfer (MOV D, S) execut
transferul octeilor ntre registrele de baz sau registrele i celulele dispozitivelor de memorie cu utilizarea
adresrii indirecte prin perechea HL.

Comenzile ncrcrii nemijlocite (MVI D, D8) execut ncrcarea registrelor de baz sau a celulelor
cu octei de date.
Comenzile de memorare a acumulatorului execut transferul ntre acumulator i memorie utiliznd
adresarea direct (LDA, ADR, STA ADR) sau indirect prin perechile de registre BC i DE (LDAX Z,
STAX Z).
Comenzile de memorare a registrului HL (LHLD ADR, SHLD ADR) efectueaz transferul ntre
registrele HL i dispozitivul de memorie cu utilizarea adresrii directe. Adresa octetului inferior este
indicat n octetul doi i trei a comenzii, iar adresa octetului superior este calculat prin majorarea cu o
unitate a adresei octetului superior.
Comenzile ncrcrii nemijlocite (LX1 X, D16) execut ncrcarea perechilor de registre i
indicatorului memoriei stive.
Comenzile introducerii n masiv (PUSH Y) i citirii din stiv (POP Y) execut operaii de transfer a
cuvintelor de doi octei ntre registrele PSW, BC, DE, HL i stiv.
Comenzile de schimb (XCHG, XTHL) execut schimbul cu cuvinte de doi octei ntre registrele HL
i DE, HL i vrful stivei.
Comenzile de intrare/ieire (IN N, OUT N) execut transmiterea datelor ntre dispozitivele externe i
acumulator.
Comenzile aritmetice i logice (tab. 2.2) includ 29 de tipuri.
Comenzile de adunare (ADD S), adunare cu transfer (ADC S), decrementare (SUB S), I logic
(ANA S) i SAU logic (ORA S), SAU NEGAT (XRA S), comparaie (CMP S) executa operaii logice i
aritmetice asupra coninutului acumulatorului sau celulelor de memorie, adresate de registrul HL.
Comenzile similare ADI D8, ACT D8, SUI D8, SBI D8, ANI D8, XRI D8, ORI D8 CPI D8 execut
operaii cu operandul nemijlocit D8. Dup rezultatele operaiei se modific toate fanioanele. n comenzile
de comparaie rezultatele nu se fixeaz.
Comenzile de incrementare/decrementare execut operaiile de adunare/scdere cu o unitate la
coninutul registrelor de un octet sau celulelor de memorie adresate de perechea de registre HL (INR D,
DCR D) sau registre de doi octei BC, DE, HL, SP (INX X, DCX X). n operaiile cu octei se modific
toate fanioanele n afar de cel de transfer, n operaiile cu cuvinte de doi octei fanioanele nu se modific.
Comanda coreciei zecimale (DAA) transform rezultatul binar al adunrii numerelor binar
zecimale al acumulatorului la jumtate de octet a rezultatului adun 6, dac valoarea semioctetului este
mai mare ca 9 sau sunt instalate fanioanele AC pentru octetul inferior i C pentru octetul superior. Dup
rezultat se modific toate fanioanele.
Comenzile de permutare execut permutarea ciclic a coninutului acumulatorului cu bit la stnga sau
la dreapta cu umplerea fanionului de transfer (RLC RRC) sau cu conectarea fanionului de transfer n
circuitul de mutare (RAL, RAR).
Comenzile CMA, STC, CMC execut respectiv: inversia coninutului acumulatorului, stabilire i
inversia fanionului C.
Comenzile de dirijare (tab.2.3) includ 32 tipuri.
Comenzile de salt necondiionat JMP ADR i condiionat (Jcc ADR) modific consecutivitatea
executrii comenzilor prin introducerea n contorul de program a adresei de trecere aflat n octetul 2 i 3
a comenzii.
Comenzile de ntoarcere necondiionate i condiionate din subprogram restabilesc din memoria
stiv n contorul programabil adresa de ntoarcere. n comenzile condiionate trecerea este efectuat n
dependen de atributul analizat, n caz contrar se execut comanda urmtoare.
Comenzile stabilire/resetare a bistabilului permiterii ntreruperilor (EI, DI) execut permisiunea de
program sau interzicerea ntreruperilor.
Comanda de oprire (HLT) conecteaz procesorul n stare de oprire.

Comanda NOP nu execut nici un fel de operaie n procesor, dect modificarea coninutului
contorului programabil n valoarea +1.
Setul de ntreruperi a MP KP580BM80A are mijloace de deservire numai a cererilor externe de tip
vectorial. ntreruperi mascate de bistabilul INTE. Tipul ntreruperilor este determinat de codul vectorului
de ntrerupere, emis de surs, prin comanda de un octet RSTV sau comanda de trei octei CALL ADR V.
n primul caz procesorul poate deservi 8 tipuri de cereri de ntreruperi, adresa subprogramelor crora se
afl n regiunea iniial a adreselor din memorie 0, 8, 10, 18, 20, 28, 30, 3816. este nevoie de numai 64
octei din dispozitivul de memorie cu 8 octei pentru fiecare ntrerupere. n al doilea caz adresa
subprogramelor poate fi plasat n orice loc a memoriei.
Numrul cererilor deservite este limitat numai de volumul memoriei.
Structura MP KP580BM80A este organizat n baza unei singure magistrale de date pe 8 bii (fig.
2.6). Blocul unitii aritmetico-logice (UAL) execut toate operaiile aritmetice i logice asupra numerelor
n cod binar paralel de 8 bii. Numerele nainte de operare sunt memorate n registrele bufer BP (registru
temporar), BA (acumulator temporar). Rezultatul operaiilor se retransmite prin magistrala intern n
acumulator sau n registrul de uz general, iar atributele rezultatului se nscriu n registrul F. Coninutul
acumulatorului i registrului face schimb cu dispozitivul de memorie sau blocul de registre prin magistrala
intern de date. n UAL de asemenea, se execut operaia de adunare a dou numere ce se afl n registre
de 16 bii HL, BC, DE, SP.
Memoria stiv conine respectiv, registre de baz i mijloace de prelucrare a adreselor. Memoria
stiv n afar de registrele accesibile programabil BC, DE, HL, SP, PC conine i registrul bufer WZ
destinat pentru pstrarea octeilor 2 i 3 a comenzilor de trecere nainte ca ele s fie trecute n contorul
programabil. Memoria stiv comunic cu magistrala de date printr-un canal multiplexat pe 8 bii.
Mijloacele de prelucrare a adreselor permit, fr utilizarea UAL, de a efectua operaii de modificare a
adreselor de 16 bii n 1. Coninutul indicatorului memorie stive i contorului de program se modific la
adresarea ctre masiv i la adresarea comenzilor. Coninutul registrelor BC, DE, HL se modific dup
comenzile de incrementare/decrementare.
KP58080
Sincronizarea

F1
F2

A15...A
D7...D0

Setarea iniial
Impuls
de
sincronizare
a
ciclului
de
magistral
ntrerupere
Cerere
magistral
ntrerupere

RES

16 Magistrala
de adres
8 Magistrala
de date

DBIN
WR

Recepie
nscriere

RDY

WAIT

HOLD

HLDA

INT

INTE

Pauz
Acceptare
cerere magistral
Acceptarea
ntreruperii

SYNC

Fig. 2.7. Destinaia pinilor 58080

Mijloacele de prelucrare a adreselor includ registrul bufer a adreselor (RBA) i circuitul de


incrementare/decrementare. Cu ajutorul lui coninutul registrului bufer de adrese poate fi transmis cu
modificrile 1 sau fr modificri la intrarea oricrui registru BC, DE, HL, SP sau PC. RBA utilizat de

asemenea pentru pstrarea adreselor la transmiterea lor magistrala extern de adrese. Adresele se transmit
magistrala extern de adrese prin intermediul buferului de adrese de 16 bii (BA), care reprezint un
formator cu 3 stri. Se conecteaz cu magistrala de adrese a procesorului prin pinii A15...A0. Prezena
strii a treia, de deconectare, permite de a cupla MP la magistrala comun a microcalculatorului.
Buferul magistralei de date (BMD) este bidirecional pe 8 bii i are 3 stri. Este destinat pentru
interconectarea cu magistrala extern de date prin pinii D7...D0. n regim de citire informaia din
magistrala intern se ncarc n registrul bufer, iar apoi se transmite pe magistrala extern prin intermediul
formatoarelor. La citire datele din magistrala extern prin formatoare nemijlocit se transmit prin
magistrala intern. Registrul bufer al datelor n acest caz se deconecteaz. De asemenea el se deconecteaz
i la ndeplinirea operaiilor ce nu sunt legate de transmitere a informaiei de ctre procesor.
Blocul de dirijare i sincronizare este destinat pentru formarea semnalelor de dirijare cu microoperaiunile pentru executarea comenzilor i semnalelor de dirijare i sincronizare extern. Semnalele se
formeaz n baza codului operaiei comenzii, ce se pstreaz n registrul de comenzi RC. Destinaia pinilor
MP KP580BM80A este prezentat n fig.2.7, iar diagramele n timp n fig.2.8.
Microprocesorul este sincronizat cu dou consecutiviti de impulsuri de sincronizare cu
amplitudinea de +12V. Consecutivitatea F1 impune durata tactului. Consecutivitatea din trei, patru sau
cinci tacte formeaz codul de main, n decursul cruia procesorul se adreseaz ctre dispozitivele
externe, dispozitivele de memorie sau primete comenzile de ntrerupere. n fiecare ciclu de main se
emite un impuls de sincronizare a nceputului ciclului la intrarea SYNC. Pentru executarea comenzii, n
dependen de formatul i tipul ei este necesar de la 1 pn la 5 cicluri de main. Formatul octeilor de
stare, n dependen de tipul ciclului de main, este artat n fig.2.9. Octetul de stare este utilizat pentru
formarea semnalelor de dirijare necesare n ciclu. Pentru evidenierea lui din fluxul de informaie n
magistrala de date se utilizeaz impulsul de sincronizare a nceputului ciclului la intrare SYNC.
n tactul T2 procesorul testeaz posibilitatea de schimb, informaia despre care vine prin intrarea
RDY. Dac RDY=1 (cu 120 ns pn la finisarea impulsului F2) n tactul T3 se execut citirea sau
nscrierea. n regimul de citire se emite un semnal de recepie din magistrala de date la ieirea DBIN, n
regim de nscrierea semnalul de nscriere la ieirea WR . Dac RDY=0 (de asemenea, cu 120 ns pn la
finisarea impulsului F2), n tactul T2 MP trece n regim de ateptare, executnd tactele TW. La ieirile
DBIN i WR , n acest caz se formeaz semnale de recepie sau nscriere n dependen de tipul ciclului,
iar la ieirea WAIT se formeaz atributul regimului de ateptare. La apariia semnalului de nceput
RDY=1 MP iese din regimul de ateptare i trece la executarea tactului T3. n aa mod se atinge lungimea
necesar a semnalelor de citire/nscriere pentru lucrul dispozitivelor de memorie cu rapiditate diferit.
Dup semnalul de captare la intrarea HOLD (cu 140 ns pn la finisarea impulsului F2), care de
asemenea este recepionat i n tactul T2, MP trece n regim de captare, n care el se decupleaz de la
ieirile magistralei de adrese i de date, pentru ca magistralele de sistem s poat prelua dispozitivul ce a
generat semnalul de captare. Aa dispozitiv cel mai des este canalul de acces direct la memorie (DMA).
MP se deconecteaz de la magistrale, dup terminarea operaiei de citire sau nscriere, genernd la ieirea
HLDA un semnal de confirmare a captrii (HLDA=1). El poate ndeplini n acelai timp comenzile de
operaii necesare n tactele T4, T5. Dup resetarea semnalului de captare (HOLD=0) MP trece la
executarea tactului T1 a urmtorului ciclu de main. Semnalul la ieire se scoate (HLDA=0), MP e
comuteaz la magistrale.
La aplicarea semnalului de ntreruperi la intrarea INT, cu condiia c ntreruperile sunt permise
(INTE=1), MP trece la executarea ciclurilor de ntreruperi, n care citete comanda ntreruperii i seteaz
INTE=0, mascnd intrarea INT i interzicnd recepia urmtoarelor cereri de ntreruperi. n urmtoarele
dou cicluri coninutul contorului de program se ncarc n memoria stiv, iar n contor se nscrie adresa

dispozitivului de memorie unde se pstreaz adresa trecerii la subprogramul de deservire a cererilor de


ntreruperi.
Dup semnalul de resetare la intrarea RES, durata cruia trebuie s depeasc trei tacte, procesorul
trace n regim de iniializare. n PC se nscrie adresa zero, dup MP trece la programul de iniializare.
Semnalul de resetare este necesar de generat la conectarea alimentrii.
n regim de oprire procesorul trece dup comanda HLT. Din starea de oprire procesorul iese la
aplicarea semnalului ntreruperii.
Procesoare n baza MP KP580BM80A cu o singur magistral de sistem. Pentru construcia
procesorului n baza CIM KP580BM80A este nevoie de un bloc de sincronizare extern i mijloace cu
interfaa magistralei de sistem. Blocul de sincronizare genereaz impulsuri de sincronizare la intrrile F1
i F2 a microprocesorului, asigur sincronizarea semnalelor de iniializare i accesibilitate a magistralei,
genereaz strobarea nscrierii octetului de stare n registrul de stare, impulsuri pentru sincronizarea
dispozitivelor de intrare/ieire ce sunt conectate la magistrala de sistem. Blocul sincronizrii procesorului
este realizat pe baza generatorului de sistem KP58024.
Microcircuitul KP58024 (fig. 2.10) este fabricat dup tehnologia bipolar, curentul consumat
15 i 12 mA de la sursele +5, +12 V respectiv. Semnalele de sincronizare formate de generatorul de tact
sunt stabilizate cu ajutorul rezonatorului de cuar cu frecvena de pn la 27 MHz. Destinaia pinilor i
diagramele n timp a microcircuitului sunt prezentate n fig. 2.11.
Microprocesorul KP580BM80A este proiectat pentru funcionarea cu magistrala de sistem compus
din magistralele de date i adrese separate. Setul de comenzi a microprocesorului KP580BM80A conine
comenzi de intrare/ieire, ceea ce permite de a adresa separat dispozitivul de memorie i dispozitivele
externe prin generarea semnalelor separate de dirijare: citirea memoriei RM i nscrierea n memoria WM,
citirea intrare/ieire RI/O i nscrierea intrare/ieire WI/O i de asemenea semnalul de citire a comenzii de
ntreruperi IRQ.
Dispozitivele externe pot fi analizate ca celule de memorie n spaiul comun de adrese. Ca atribut
distinctiv l constituie unul sau doi bii ai adresei, de exemplu A15. Dac A15=0, se adreseaz dispozitivul
de memorie, dac A15=1, se adreseaz dispozitivele externe. Prin aa metod de adresare (cu cmp comun
de adrese) volumul dispozitivului de memorie se micoreaz i constituie 32 KB, ns apare posibilitatea
de utilizare a tuturor comenzilor pentru adresarea la memorie.
Interfaa magistralei de sistem este realizat cu ajutorul formatoarelor magistralei de adrese FMA i
magistralei de date FMD, registrului PC i formatoarelor semnalelor de comand FSC. Formatoarele de
magistral asigur capacitatea necesar. Formatorul magistralei de date bidirecional, magistralei de
adrese unidirecional. Pentru funcionarea canalului se utilizeaz formatoare de magistral cu trei stri la
ieire i cu posibilitatea deconectrii lor de la magistrala de sistem.
Magistrala de adrese a MP KP580BM80A are urmtorii parametri electrici: tensiunea 0 logic
0,45 V; tensiunea 1 logic 3,7 V; curentul sarcinii 1,9 mA.
Magistrala de date a procesorului D7...D0 are un nivel minim a semnalului de intrare de 3,3 V;
capacitatea minim a sarcinii nu mai mare de 1,7 mA. Formatoarele de magistral sunt selectate n
conformitate cu cerinele parametrilor sistemului. n cele mai multe cazuri aceste cerine sunt satisfcute
de microcircuitele KP580BA86/ KP580BA7.
Microcircuitele KP580BA86/ KP580BA7 (fig. 2.12) reprezint formatoare de magistral
bidirecionale cu 3 stri stabile la ieire, fabricate dup tehnologia bipolar, sunt alimentate de la sursa de
+5V i consum cureni de 160 i 130 mA respectiv. Destinaia pinilor i diagramele n timp sunt
prezentate n fig. 2.13. Canalul A asigur curentul de sarcin 15 mA, canalul B 32 mA. Direcia de
transmitere se alege cu ajutorul semnalului la intrarea T. Microcircuitul KP580BA86 asigur transmiterea

fr inversie, microcircuitul KP580BA87 cu inversie. Intrarea OE este utilizat pentru dirijarea cu


permisiunea transmiterii.
Registrul de stare recepioneaz byii de stare i i pstreaz n decursul executrii ciclului de main.
Pentru realizarea registrului de stare se utilizeaz circuitele integrate KP58082/KP58083.

Intrare

Ieire

DI7...DI0

Strobarea
]nscrierii

DO7...DO0

KP58082
STB

OE

Acceptarea
transmiterii
0 permis
1 ieire deconectat

Intrare

Ieire

DI7...DI0

Strobarea
]nscrierii

DO7...DO0

KP58083
STB

OE

Acceptarea
transmiterii
0 permis
1 ieire deconectat

DI
>0

>25ns

STB
>15ns

OE
5...30/22ns

5...18ns

10...30ns

DO
10...45/10ns

Fig. 2.15. Destinaia pinilor CI KP58082,


KP58083 i diagramele n timp

10

Microcircuitele KP58082/KP58083 (fig. 2.14) reprezint nite registre de 8 bii, fabricate


dup tehnologia bipolar, se alimenteaz de la sursa +5 V i consum curentul de 160 mA. Destinaia
pinilor KP58082, KP58083 i diagramele n timp sunt prezentate n fig. 2.15. Informaia n registre
se nscrie prin intrrile DI, cnd STB=1, iar se citete la ieirile DO n cod direct pentru KP58082 i n
cod invers pentru KP58083 la aplicarea semnalului OE . Pentru OE = 1 ieirile sunt debranate.
Microcircuitele asigur un curent de sarcin 32 mA i pot fi utilizate i n calitate de formatoare de
magistral.
Intrare/Ieire A

de
Direcia
transmitere
0 - AB
1 - BA

DI7...DI0

Intrare/Ieire B
DO7...DO0

KP5808
STB

OE

Acceptarea
transmiterii
0 permis
1 ieire deconectat

Intrare/Ieire A

Direcia
de
transmitere
0 - AB
1 - AB

DI7...DI0

Intrare/Ieire B
DO7...DO0

KP5808
STB

OE

Acceptarea
transmiterii
0 permis
1 ieire deconectat

A7...A0

OE
5 30/22ns

5...18ns

10...30ns

B7...B0
>5ns

>10ns

Fig. 2.13. Destinaia pinilor CI 58086,


58087 i diagramele n timp.

11

Pentru formarea semnalelor de dirijare RM, WM, RI/O, WI/O, IRQ se folosesc biii de adresare la DM,
DE, de permitere a ntreruperii a bytului de stare i semnalele de ieire a microprocesorului DBIN, WR .
Urmtorii bii pot fi utilizai pentru dirijarea subcomenzii funcionrii procesorului (M1) i altele. Pentru
funcionarea canalului de acces direct la memorie formatoarele semnalelor de comand trebuie executate
dup circuitul I-NU cu colector deschis pentru a permite conectarea dup circuitul SAU MONTAT cu
semnale de comand formate de canalul accesului direct la memorie.
Structura procesorului n baza CIM KP580 cu magistrala de sistem monoutilizator este artat n fig.
2.16. Generatorul de tact este stabilizat cu rezonator de cuar.
Semnalul iniial de setare este generat la conectarea alimentrii i de la butonul RESET i se
utilizeaz pentru setarea iniial a MP. Semnalele de pornire vin de la magistrala de sistem sau de la alte
surse, aa ca circuite de dirijare cu pornirea/oprirea hard, funcionarea procesorului n regim de comand
sau pas cu pas i altele. Procesorul normal se menine n stare de pornire. Pentru introducerea lui n regim
de ateptare este nevoie de generat semnalele RDY 1,2=0 la sfritul tactului T1. Aa organizare a dirijrii
cu starea de ateptare permite de a obine o rapiditate maxim i nu necesit circuite pentru generarea
strii de pornire. ns la proiectarea sistemei este necesar minuios de analizat funcionarea n timp a
tuturor dispozitivelor conectate la magistrala de sistem. De obicei aceast metod de dirijare cu starea de
ateptare este utilizat n sisteme microprocesorale mici. Pentru sincronizarea dispozitivelor I/O n
magistrala de sistem se folosesc impulsuri de sincronizare de la pinul F2TTL formatoarele magistralelor
(FMA i FMD) sunt realizate n baza microcircuitului integrat KP580BA86. Direcia transmiterii FMD
este comutat de semnalul DBIN a microprocesorului. Formatoarele cupleaz microprocesorul cu
magistrala de date D7...D0 i magistrala de adrese A15...A0 cnd BUSE = 0 . La utilizarea canalului de
acces direct la memorie semnalul la acest pin este format de controlerul accesului direct la memorie. MP
interacioneaz cu controlerul accesului direct la memorie prin semnalele de linie HOLD, HLDA. Dac
canalul accesului direct la memorie nu se utilizeaz, atunci BUSE = 0 i HOLD=0. Registrul strii este
realizat n baza microcircuitului integrat KP580P82, formatoarele semnalelor de comand cu citirea din
memorie ( MRD ), nscriere n memorie ( MWR ), citirii dispozitivelor externe ( IOR ), nscrierii n
dispozitivul extern ( IOW ) n baza elementelor logice I NU cu colector deschis. Diagramele n timp
a funcionrii magistralei de sistem sunt determinate de microprocesor cu considerarea reinerilor n timp a
circuitelor integrate.
Formatoarele magistralei de date, registrul de stare i formatorul semnalelor de comand sunt
realizate n baza microcircuitelor integrate KP580BK28/ KP580BK38.
Microcircuitul KP580BK28/ KP580BK38 (fig. 2.17) este fabricat dup tehnologia bipolar, se
alimenteaz de la sursa -5 V i consum curentul 140...190 mA. Destinaia pinilor i diagramele n timp de
funcionare a microcircuitelor sunt prezentate n fig. 2.18 i 2.19. Microcircuitul asigur un curent de
sarcin la ieirea magistralei de date i semnalelor de comand de 90 mA, la ieirea INTA - 5mA. Cnd
conectm ieirea INTA la sursa +12 V prin rezistorul de 1K n ciclul de ntrerupere pe magistrala de
date D7...D0 automat se formeaz codul comenzii RST7. La deservirea ntreruperii cu utilizarea comenzii
CALL ADR V la intrarea INTA se formeaz trei impulsuri de confirmare a ntreruperii. Microcircuitul
KP580BK38 spre deosebire de KP580BK28 formeaz semnale de comand cu nscrierea ce se ncep cu
un tact mai devreme (fig. 2.19).
Structura procesorului n baza CIM KP580 cu utilizarea microcircuitul KP580BK28 este artat n
fig. 2.20, destinaia pinilor interfeei sistemului n fig. 2.21. Diagrama n timp de funcionare a interfeei
este determinat de microcircuitul KP580BK28.

12

Procesoare n baza CIM KP580 cu magistral de sistem multiutilizator.


Pentru funcionarea cu magistrala de sistem multiutilizator este nevoie de mijloace de arbitraj i dirijare cu
accesul la magistral. n familia KP580 n aceste scopuri se utilizeaz microcircuitul integrat KP580B18
controlerul magistralei.
Microcircuitul KP580B18 (fig. 2.22) dirijeaz cu accesul la magistrala de sistem, sincronizeaz i
formeaz semnale de comand cu operaiile de citire/nscriere n magistrala de sistem. El este fabricat
dup tehnologia bipolar, se alimenteaz de la sursa +5 V i consum curentul de 200...240 mA. n
componena circuitului integrat intr un element de decizie, circuitul de sincronizare i generatorul
semnalelor de comand cu operaiile de citire/nscriere. Destinaia pinilor microcircuitului este prezentat
n fig. 2.23, iar diagramele de funcionare n timp fig. 2.24 i 2.25. Controlerul primete cererile de acces
la magistrala de sistem prin intrrile BCR1 , BCR 2 (fig. 2.24) i i memoreaz dup poziia nscris

KP58024
TANK
X1
X2

Quartz

RESI

RESI

F1
F2

F2TTL

RDYI

F1
F2

RDY

KP58086 2
16

A15...A0

RES
RES

SSTB SYNC
RDY1

RDY

INT
HOLD

INT

A15...A0

KP58086
D7...D0

SYNC
HOLD

16

B
OE
T

F2TTL

RES

RDY2

KP58080

HLDA

BUSE

KP58028

D7...D0
1

D7...D0

OE
T

8
DBIN
WR

STB

D07
D06
D05
D04
D03
D02
D01
D00

&

MRD

&

IORD

&

IOWR

&

MWR

&

INTA

OE

Fig. 2.17. Structura procesorului n baza MC KP580

13

KP58028/38
Magistrala de
date a MP
KP580BM80A
Recepie
Emisie

D7...D0 DI7...DI0
DBIN
WR
HLDA

SSTB

BUSE
INTA
MEMR
MEMW
IOR
IOW

Magistrala de
date a sistemei
Confirmarea
ntreruperii
Confirmarea
ntreruperii
Citirea din Mem.
nscriere n Mem.
Citirea din Mem.
nscriere n Mem.

Fig.2.18 Destinaia pinilor CI KP580BK28/KP580BK38

la intrarea RSTB , care este asincron n comparaie cu procesele ce au loc n magistrala de sistem.
Urmtoarele dou impulsuri de sincronizare la intrarea BCLK seteaz cererea de prelucrare a
prioritilor la ieirea BREQ = 0 i urmtoarele prioriti la ieirea BPRO = 1 . Semnalul de la ieirea

BREQ este prelucrat circuitul de prelucrare a prioritilor mpreun cu cererile de la alte surse, iar
semnalul de la ieirea BPRO blocheaz controlerul cu prioriti mai inferioare n circuitul de prelucrare
consecutiv a prioritilor. Accesul la magistral se ncepe dup strii de permisiune la intrrile

BPRN = 0 i BUSY = 1 . Controlerul seteaz semnalul de ocupare la ieirea BUSY = 0 , informnd


alte surse de cereri despre captarea magistralei, i semnalul de permitere a formatorilor de magistrale la
ieirea ADE = 0 , ce permite funcionarea interfeei magistralei. Controlerul pierde accesul la magistral
cnd procesorul termin operaiile cu magistrala (de exemplu, trece n stare de oprire) sau cnd n
magistral apare o cerere cu prioritate mai nalt (la intrarea BPRN = 1 ), ns dup finisarea operaiei
de retransmitere.

14

KP58024
TANK
X1
X2

Quartz

RESI

RESI
RDY2

F1
F2

F2TTL

F1
F2

RDY

A15...A0

KP58086 2
16

RES
RES

SSTB SYNC
RDY1

HOLD

16

A15...A0

KP58028
RDY
SYNC
HOLD

INT

B
OE
T

F2TTL

RES

1
RDYI

KP58080

INT

D7...D0

D7...D0

D7...D0
BUSE
DBIN MEMR
DBIN
WR MEMW
WR
IOR
HLDA
HLDA
IOW
HLDA
INTA

D7...D0
BUSE
MEMR
MEMW
IOR
IOW
INTA

SSTB

Fig. 2.20. Structura microprocesorului n baza MC KP580


cu controler de sistem KP580BK28
Procesorul pstreaz accesul la magistral prin semnalul OVRD = 1 . Permind accesul la
magistral controlerul transmite la ieire semnale de dirijare cu citirea/nscrierea (fig. 2.25) MRDC ,

MWTC , IORC , IOWC i cereri de intrare pentru dirijarea cu intrrile MRDR , MWTR , IORR ,
IOWR . La ieirea RDD se formeaz semnalul ce arat direcia transmiterii (1 citire, 0 nscriere), iar
la ieirea ANYR - semnalul de cereri generale asupra operailor n magistral. Semnalul de direcie a
transmiterii se formeaz prin metoda sumrii logice a semnalelor de citire la intrare i poate fi utilizat
pentru dirijarea direciei transmiterii n formatorii bidirecionali a magistralei de date a interfeei
magistralei de sistem. Semnalul de ieire a cererii generale de citire/nscriere se formeaz prin sumarea
logic a tuturor cererilor de intrare pentru citire/nscriere i poate fi folosit pentru sincronizarea
nceputului i sfritului semnalelor de ieire ce dirijeaz citirea/nscrierea. nceputul operaiei pe
magistral este iniiat de frontul semnalului la intrarea XSTR sau cu semnalul ADE , i se termin cu
frontul din spate a semnalului XCP . Cu toate acestea semnalul de start poate fi setat n ciclul curent de
acces la magistral, datorit acestui fapt, ciclul urmtor de schimb pe magistral poate s nceap
nemijlocit dup terminarea ciclului curent. Dac ciclul a nceput ( XCY = 0 ), ns nu apare cererea de
acces la magistral ( BREQ = 1 ) i nu sunt alte cereri de citire/nscriere la intrare, atunci magistrala
trebuie eliberat. Aceasta permite de a elibera magistrala atunci cnd se genereaz cererea magistralei,
ns procesorul se afl n stare de OPRIRE.
Structura procesorului cu magistral de sistem multiutilizator cu utilizarea controlerului magistralei
de sistem KP580B18 este prezentat n fig. 2.26. nceputul i sfritul ciclului de acces la magistral se
sincronizeaz cu fronturile semnalului cererii totale ANYR . La intrrile BCR1 , BCR 2 se aplic biii
de stare de confirmare a ntreruperii i oprire de la ieirile respective a magistralei de date a procesorului.

15

Magistrala de sistem este cerut dac procesorul nu se afl n stare de oprire sau deservete vre-o
ntrerupere. La intrarea OVRD starea 1 permite de a executa comenzi cu suprapunerea ciclurilor, RC
circuitul la intrarea DLAD asigur reinerea necesar (50...200 ns) a semnalelor de comand.
Procesorul elibereaz magistrala de sistem n starea de ateptare, i nu de captare, ca n cazul cu
magistrala c canal DMA. n aceast stare el intr cnd ADE = 1 . Cu toate acestea formatoarele de
magistrale se decupleaz de la magistralele de sistem de adrese i date (intrarea captrii HOLD nu se
utilizeaz, HOLD=0). Procesorul normal este meninut n stare de ateptare i iese din ea cnd ADE = 0 .
Cnd procesorul este gata aceasta se indic cu semnalul confirmrii schimbului la intrare XACK . Pentru
ca procesorul n timpul schimbului s nu formeze tacte de ateptare, semnalul XACK la intrare
( XACK = 0 ) este necesar de generat la nceputul tactului T2. Reinerea apariiei lui asigur un numr
necesar de tacte de ateptare. Numrul lor este determinat din relaii de timp ntre dispozitivele de
memorie i dispozitivele externe. Semnalele XACK sunt formate de orice dispozitiv i se sumeaz n
circuitul cu colector deschis. De obicei, semnalele confirmrii schimbului sunt formate dup semnalele
citire/nscriere, care pentru asigurarea transferului fr tacte de ateptare trebuie s se nceap odat cu
tactul T2. n acest controlerul de sistem este realizat n baza microcircuitului KP580BK38.
n procesorul cu magistral de sistem multiutilizator se organizeaz o magistral local intern, la
care se conecteaz dispozitivele de memorie i dispozitivele externe locale. Structura procesorului cu
magistral local este artat n fig. 2.27, iar componena interfeei de sistem n fig. 2.28. Arhitectura
magistralei locale repet structura magistralei de sistem cu monoutilizator cu canal DMA (fig. 2.21).
Interfaa magistralei de sistem multiutilizator este realizat n baza FMA i FMD, realizate n baza
microcircuitului integrat KP580BA87. Spaiile de adrese a dispozitivului de memorie ntre magistrala
local i cea de sistem se delimiteaz cu ajutorul selectorului de adrese (SA). Nivelul 0 a semnalului
selectorului de adrese permite accesul la dispozitivul de memorie local i blocheaz funcionarea
controlerului magistralei, care la rndul su deconecteaz formatoarele de magistrale. Procesorul, cu toate
acestea, se afl n stare gata i trece n starea de ateptare cnd RDY1=0. Diagramele n timp a funcionrii
magistralei de sistem le formeaz controlerul KP580B18, iar a magistralei locale de controlerul
KP580BK38.

2.3. Procesoarele n baza CIM de tipul 8085A


n baza CIM MP 8085Ase realizeaz procesoare cu magistrala de sistem pe 8 bii, compatibile cu
procesoarele n baza CIM KP580.
Microprocesorul 8085A (fig. 2.29) este complet compatibil prin soft cu microprocesorul
KP580BM80A, ns se alimenteaz de la o singur surs de alimentare +5 V. MP 8085A este fabricat
dup tehnologia CMOS. Microprocesorul prelucreaz aceleai tipuri i formate de date, adreseaz spaiul
de memorie de pn la 64 KB, dispune de aceleai metode de adresare i seturi de comenzi, extins cu
dou comenzi specializate.
Structura MP 8085A este organizat la fel ca i cea a MP KP580BM80A, destinaia pinilor este
prezentat n fig. 2. 31. Spre deosebire de MP KP580BM80A, MP 8085A are un generator de tact integrat
ce ndeplinete funcii identice cu CI KP58024. El asigur sincronizarea microprocesorului i
intercalarea n timp a semnalelor de iniere RES1 i pornire RDY. Frecvena generatorului este
determinat de rezonatorul de cuar extern, circuitul RC, conturul LC sau de sursa extern conectat la
intrrile X1 i X2. La ieirile CLKO i RESO sunt transmise semnalele de sincronizare i iniiere a
dispozitivelor I/O, conectate la magistrala de sistem. Controlerul de sistem intern genereaz semnale de

16

citire/nscriere comune pentru dispozitivele de memorie i dispozitivele externe la trei ieiri stabile RD ,
WR iar pentru separarea accesului ctre dispozitivele de memorie i dispozitivele externe se utilizeaz
ieirea IO / M . Magistrala de adrese este mixt la pinii A15...A8 se transmite adresa dispozitivului de
memorie sau adresa dispozitivului extern A7...A0 pe tot intervalul de adresare la DM/DE, iar la pinii
AD7...AD0 n regim separare a timpului la nceput adresa DM/DE A7...A0, iar apoi datele. Adresa pe
magistral AD7...AD0 se petrece cu strobarea adresei la ieirea ALE, dup care ea se fixeaz n registrul
extern. Starea procesorului este transmis la ieirile ST1, ST0, unde ST0 determin ciclul nscrierii, iar
ST1 ciclul citirii.
Procesorul posed mijloace de prelucrare a ntreruperilor de la cinci intrri. Intrarea INT este
analogic cu intrarea INT a MP KP580BM80A i este destinat pentru deservirea ntreruperilor vectoriale
mascate dup comenzile RSTV sau CALL ADR V (cu utilizarea controlerului KP580BH59). La ieirea
INTA automat se genereaz semnale de acceptare a ntreruperii, unul pentru RST sau trei pentru CALL.
Dup comenzile RST V are loc adresarea la memorie la adrese n dependen de codul V (0000, 0008,
0010, 0018, 0020, 0028, 0030, 003816). La intrrile TRAP, RST 5.5, RST 6.5, RST 7.5, adresarea se
efectueaz dup adrese fixate 0024, 002C, 0034, 003C respectiv. Intrrile RST 5.5, RST 6.5, RST 7.5
sunt mascate de program, intrarea TRAP este nemascat i se utilizeaz pentru deservirea situaiilor de
accident, aa ca ntreruperea alimentrii i altele. Intrrile INT, RST 5.5, RST 6.5 poteniale (1 cererea
de ntrerupere), RST 7.5 tip impuls (trecerea din 0 n 1 cererea de ntrerupere), TRAP tip impuls i
potenial. Prioritatea intrrilor este aranjat n ordinea artat n fig.2. 30 (TRAP prioritatea superioar).
Pentru dirijarea cu ntreruperile procesorul are dou comenzi suplimentare: de citire RIM i setare SIM,
pentru masca ntreruperilor (tab. 2.4.). Aceste comenzi sunt utilizate pentru dirijarea transmiterii
informaiei prin porturile I/O serie SID i recepiei

17

Quartz,
circuit RC, LC
Surs extern

X1
X2

Intrarea setrilor iniiale


PC0
INTE0
RST 7,50
HLDA0
Intrarea
0-nepregtit
1-pregtit

CLK0

Ieirea
de sincronizare

RES0

Ieirea
setrilor iniiale

RESI

Magistrala
de adres

A15A8

Magistrala
adres/date

AD7...AD0
ALE

RDY

Starea magistralei:
00 pauz
01 nscriere
10 citire
11 - selectare
Selectarea EP/DM
1 EP, 0 - DM

S1,0
Intrrile ntreruperilor:
nemascat

TRAP

IO/M

RST 7,5
RST 6,5

mascat

INT
Ocuparea
magistralei

HOLD

Intrarea serie

SID

Citire
nscriere
Confirmarea
ntreruperii

RD
WR

RST 5,5

INTA

Confirmarea ocuprii
magistralei

HLDA

Ieirea serie

SOD

Fig. 2.30. Destinaia pinilor CI 8085


8085

+5V
Quartz

X1
X2

CLK0

CLK0

RES0

RES0

RESI

RESI

A15A8

C
RDY

RDY

AD7...AD0

8
8

A15A8
A7...A0

ALE

ALE

IO/M
RD
WR

TRAP

TRAP

RST 7,5

RST 7,5

RST 6,5

RST 6,5

RST 5,5

RST 5,5

IO/M
RD
WR

INT

INTA

INTA

SID

SOD

SOD

INT
SID

Fig. 2.33. Structura procesorului pe baza MC 8085A cu magistral de sistem


cumulat nebuferizat

18

8085
X1

Quartz

X2

CLK0

CLK0

RES0

RES0

RESI

RESI

A15A8
AD7...AD0
RDY

ALE

KP5808

DI

DO

A15A8
A7...A0

STB OE

RDY
TRAP

TRAP

RST 7,5

RST 7,5

RST 6,5

RST 6,5

RST 5,5
INT
SID

D7..AD0

RST 5,5

IO/M
RD
WR

IO/M
RD
WR

INT

INTA

INTA

SID

SOD

SOD

Fig. 2.34. Structura procesorului pe baza MC 8085A cu


magistralde sistem separat nebuferizat

19

8085
Quartz

X1

A15A8

X2

AD7...AD0
ALE

KP5808

8
8

KP580BA8

RDY2

&

RDY2

S1
RDY

A15A8

STB OE

RESI

RESI

DI

16

DO

D7...AD0

OE

KP5551
A

IO/M
RD

1x1

Y1

BUSE
MEMR

Y2

MEMW

Y3

IOR

Y4

IOW

2x1
WR

1x2
2x2
1x3

TRAP

TRAP

2x3

RST 7,5

RST 7,5

1x4

RST 6,5

RST 6,5

2x4

RST 5,5

RST 5,5

INT

INT

INTA

HOLD

HLDA

HLDA

HOLD

RESI
SID

INTA

CLK0

CLK0

RESI

RES0

RES0

SID

SOD

SOD

Fig. 2.35. Structura procesorului pe baza MC 8085A compatibil


cu magistrala procesorului KP580
SOD, ce intr n componena microprocesorului. Formatul cuvintelor de stare i dirijare a ntreruperilor i
cu I/O serie este artat n fig.2. 32. Biii 3...0 se utilizeaz pentru citirea/setarea mtii ntreruperii. Masca
de uz general a ntreruperilor IF dup intrrile INT, RST automat se reseteaz dup recepia cererii la
ntreruperi i se seteaz/reseteaz la comanda EI, DI respectiv. Mtile individuale la intrrile RST 5.5,
RST 6.5, RST 7.5 sunt setate de comanda SIM prin MSE=1. Biii 7...4 a comenzii RIM se utilizeaz
pentru citirea strii intrrilor introducerii consecutive SID i ntreruperile RST 5.5, RST 6.5, RST 7.5.
Bitul 4 a comenzii SIM pentru resetarea cererii ntreruperii la intrare RST 7.5 (dup aceasta el iari

20

poate primi cereri de ntreruperi). Biii 6,7 a comenzii SIM se utilizeaz pentru dirijarea cu introducerea
datelor prin ieirea serie SOD. Modificarea strii portului SOD poate fi efectuat cu condiia SOE=1.
n baza MP 8085A se realizeaz procesoare cu magistrala de sistem mixt. Structura procesorului cu
magistral mixt este prezentat n fig. 2.33. Magistrala de sistem nu este buferizat i orientat spre
funcionarea cu CIM de memorie cu interfaa cu dispozitivele externe MP MSC-85: 8155/8i56 i
8355/8755A. Capacitatea de sarcin a magistralei un ventil TTL, iar diagramele n timp sunt artate n
fig. 2.31. Pentru adresarea dispozitivelor externe poate fi utilizat magistrala de adrese A15...A8, deoarece
n ea se introduce adresa dispozitivului extern n decursul ciclului executrii comenzilor I/O. Aceasta
permite adresarea microcircuitelor i controlerelor MP KP580 fr separarea magistralei.
Structura procesorului cu magistrala nebuferizat i separat este artat n fig. 2.34. Pentru
evidenierea adresei din magistrala AD7...AD0 se utilizeaz un registru bufer a adresei (RBA) n baza
KP580P82. Magistrala de sistem const din magistrala de adrese pe 16 bii A15...A0 i magistrala de
data pe 8 bii D7...D0. Pentru dirijarea cu dispozitivele de memorie i dispozitivele externe se folosesc
patru linii IO / M , RD , WR , INTA cu separarea accesului.
Structura procesorului cu magistral de sistem separat monoutilizator, compatibil cu magistrala de
sistem a procesorului n baza CIM KP580, este prezentat n fig. 2.35. Registrul bufer a adresei este
obinut n baza microcircuitului KP580P82, iar formatorul magistralei de date n baza microcircuitului
KP580BA86, ceea ce asigur o sarcin de 30 mA. Semnalele de comand sunt formate de multiplexorul
K55511.
Procesorul n baza CIM 8085A cu magistral de sistem tip multiutilizator, de regul, conine de
regul o magistral local pentru conectarea DM/DE locale, realizate n baza circuitelor integrate MSC85. Structura procesorului este prezentat n fig. 2.36, iar componena magistralei n fig. 2.37. Interfaa
magistralei de sistem este realizat de asemenea n baza circuitului integrat KP580 (fig. 2.27). Pentru
formarea semnalelor de comand cu citirea/nscrierea i dirijarea cu accesul la magistral se utilizeaz
controlerul magistralei KP580B18. Avnd o magistral de sistem analogic cu cea a procesorului n baza
CIM KP580 este asigurat o compatibilitate a programelor.

21

2.4 Procesoare universale din familia K1810


Pe baza microprocesoarelor (MP) K1810 se realizeaz procesoarele (de ordinul 16 )
cu magistrale de sistem de ordinul 8 sau 16 i cu arhitectura micropro-cesoarelor
universale K1810BM86, K1810BM88. Microprocesorul K1810BM87 lrgete arhitectura
procesoarelor.
Arhitectura procesoarelor din familia K1810BM86 / K1810BM88. Tipu-rile i
formatele datelor, ce duc la funcionarea microprocesoarelor universale K
1810BM86/K1810BM88 snt artate n fig. 2.39.
7

Baitul fr semn

0255
76
s

Baitul cu semn

0
-128+127

15

Cuvntul fr semn

0
065565

1514
s

Cuvntul cu semn

0
7

Numr binar mpachetat

43

-32768+32767

0
00...99

Numr binar dezpachetat, simbol


Linia baiilor
sau cuvintelor

0...9
7

N1

216 1 N 0

Fig. 2. 39. Tipul i formatul datelor a MP K1810BM86/K1810BM88


Numerele binare cu semn se prezint ntr-un cod suplimentar n format cu virgul
fix. Asupra lor se execut operaiile nmulirii, adunrii, scderii, mpririi la 1. Numerele
binar-zecimale se prezint n form de numere fr semn. Asupra numerelor binarzecimale mpachetate se execut operaiile de adunare i scdere. Operaiile se efectueaz
ntr-un cod binar cu corecia urmtoare a rezultatului ntr-un cod binar-zecimal. Operaiile
corectitudinii rezultatelor nmulirii i mpririi a numerelor binarzecimale mpachetate nu
snt. Asupra numerelor binar-zecimale dezpachetate se execut operaiile de adunare,
scdere, nmulire, mprire. Operaiile se efectueaz ntr-un cod binar folosind operaiile
coreciei. Asupra informaiei simbolice se efectueaza operaia de recodificare a tabelei,
asupra liniilor de date - operaiile de transportare,
comparare, gsirii valorii necesare. Exist o gam larg a operaiilor de deplasare. n urma
rezultatelor executrii operaiilor aritmetice se stabilesc urmtoarele carac-teristici:
transferul CF din clasa mai mare, transferul suplimentar AC din semibai-tul minor, semnul
SF, rezultatul nul ZF, suprancrcarea OF, paritatea PF. Caracte-ristica transferului CF se
22

folosete n calitate de adunare/scdere suplimentar n operaiile nmulirii/mpririi, ce


permite pur i simplu de a programa operaiile de nmulire/mprire a cuvintelor
multibait.
Spaiul de adres a MP K1810 este compus din spaiul dizpozitivului de me-morizare
(DM), dizpozitivului exterior (DE). Spaiul de adres a DM cu capacitatea de 1 Mbait este
segmentat si are o organizare logic 1M8 (fig. 2.40). Fiecare segment are capacitatea
pn la 64 Kbaii i este adresat cu o adres de ordinul 16, care indi-c c celulei de adres
n comparaie cu nceputul segmentului. Poziia segmentului n spaiul DM este indicat de
o adres de ordinul 20 compus dintr-un segment cu o adres de ordinul 16 i 4 ordine nule
minore. Segmentele se depla-seaz cu pasul 24 = 16 baii n orice loc a capacitii totale
DM n vecintate, parial sau complet acoperinduse. Adresa de ordinul 20 a DM se
formeaz datorit sumrii segmentului de adres de ordinul 20 cu adresa de deplasare n
segment de ordinul 16. n fiecare moment de timp procesorul pstreaz adreesa a 4
segmente-comand i 2 segmente de date. Pentru trecerea la alte segmente este necesar
schimbarea programat a adreselor segmentelor.
7

15

00000 1Kbait
003FF

0
0000

Regiunea adreselor
sist. de ntrerupere

15 Adresa n segment 0
64Kbaii

19

Adresa DM

Segment
Baitul 0
Baitul 1

15

Adresa DE
7

15
0

FFFF0
FFFFF 16 bii
0000

FFFF

Regiunea adreselor
amplasrii iniiale
Regiunea combinat
cu MP KP580/M1821

256
baii

00FF

Cuvntul

Fig. 2.40. Componena i organizarea logic a spaiilor


de adres a DM i DE K1810BM86/K1810M88
23

Dou regiuni a spaiului D, amplasate n cele mai mici 00000...00FF (1Kbait) i cele
mai mari FFFF0...FFFFF (16 baii), se folo-sesc pentru deservirea ntreruperilor i
instalrii iniiale a sistemei corespunztor. Cuvintele n DM se deplaseaz n ordinea
creterii numrului de baii: baitul minor pe adresa minor, baiii majori pe adresele majore
(fig. 2.40).
Spaiul adreselor DE a MP K1810 are o organizare logic 64K8 baii, ne-segmentat
i este adresat adresei de ordinul 16 (fig. 2.40). Este posibil adresarea subspaiului cu
capacitatea 256 baii cu adrese de ordinul 8, care poate fi mpreun cu spaiul de adres a
DE al MP KP580.
Organizarea fizic a DM al MP K1810BM86 are 2 cutii de 512 Kbaii fiecare (fig.
2.41). Ambele cutii sunt adresate paralel cu adresele A19...1 de ordinul 19, iar trecerea la
cutii se face datorit alegerii cutiei majore BHE=0 i cutiei minore: AO=0.
Adresa DM

2019

15
00001

Bait

AO
alegerea
cutiei
inferioare

BHE
alegerea
cutiei
superioare

DM 51216
B7

Bait
Baitul 1

A19...A1
Adresa
n banc

Baitul 1

Baitul 0
Baitul 0
FFFFF

Adresa DE
1615

Baitul pe adresa par


BHE = 1, AO = 0
Baitul pe adresa impar
BHE = 0, AO = 1
Cuvntul pe adresa par
BHE = 0, AO = 0
Cuvntul pe adresa impar
BHE = 1, AO = 0
BHE = 0, AO = 1.

Cutia superioar Cutia inferioar


5128, BHE = 0 5128, AO = 0
DE 3216
B7
15
0
0000

AO
alegerea
baiilor
inferiori

A15...A1
adresa
porturului

00000

FFFFE

Bait
BHE
alegerea
baiilor
superiori

Bait
Baitul 1

Baitul 0

DE de ordinul 8 cu adres par

BHE = 1, AO = 0
DE de ordinul 8 cu adres par
BHE = 1, AO = 0
DE de ordinul 16 cu adres par
BHE = 1, AO = 0

FFFF

Fig. 2.41. Organizarea fizic a spaiilor de adres


a DM i DE n MP K1810BM86
24

Cuvintele n DM se aranjeaz pe adrese diferite, datorit creia se economi-sete


memoria. Cuvintele, aranjate pe adesa impar, necesit 2 apeluri la memorie: la nceput
dup baitul minor, apoi dup cel major. Pentru ridicarea calitii proce-sorului, cuvintele de
clasa 16 sunt necesare de ale aranja pe adrese pare, aa dac egalm datele.
Organizarea fizic a spaiului de adres a DE al MP K1810BM86 3216 cuvinte (fig.
2.41). Procesorul poate face schimb cu dispozitivele periferice de clasa 8 sau 16.

RUL

000
010
001
011
101
110
111
100

15
100
000
000
000

AH
DH
CH
BH

87
000
010
001
000

0
AX Acumulatoare
DX Registre de date
CX Contoare
BX
Registrul bazei

AL
DL
CL
BL

Indicatorul
stivei

15
Registre de
segment

15
Registre de
control

01
10
11
00

15

0
IP
121110 9 8 7 6 5 4 3 2 1
OF DF IF TF SF ZF

AF

PF

Indicator de
comenzi
CF

Registrul
fanioanelor

Fanioanele rezultatlui
de transfer
de perfecie
transferului suplimentar
rezultatului nul
semnului
umplerii
Fanionul de executare
programei:
1 fanion este aplicat
Fanionul de ntreruperere:
1 ntrerupere este permis
Fanionul indicator a
anlizei rndurilor:
0 cu mrirea adresei
1 cu micorarea adresei

Fig. 2.42. Organizarea SODM a


MP K1810BM86/K1810BM88

25

Dispozitivele de clasa 8 conin adrese pare, sau impare; DE de clasa 16 trebuie s


conin adrese pare, pentru a face transferul n decurs de un cilu. DE al MP K1810 se
aranjeaz n spaiul de adrese a DM, dac asupra coninutului lor se efectueaz operaii,
analogice operaiilor asupra coninutului DM. Aceasta permite de a ridica flexibilitatea
programrii bornelor de intrare/ieire, dar astfel scade capacitatea memoriei de acces.
Organizarea fizic a spaiului DM i DE a procesorului K1810BM88 este ana-logic
organizrii ei logice.
Organizarea de sistem a DM al MP-lor K1810 formeaz un masiv de registre cu acces
liber avnd o capacitate de 1416 bii (fig. 2.42). Registrele cu destinaie general (RDG)
formeaz 2 grupe, una dintre care posed organizarea 416 sau 88, alta - 416.
Toate regisrele sunt adresate de un cod bi-nar de ordinul 3. Registrele cu destinaie
general se folosesc pentru ndeplinirea diferitor funcii i sunt adresate neevident.
Registrele AL, AX se folosesc n calita-te de acumulatoare n timpul ndeplinirii operaiilor
nmulirii/mpririi, translaiei baiilor, ntroduce-rii/scoterii, operaiei aritmetice zecimale;
registrul DX n calitate de regisru de date/adrese n timpul ndeplinirii operaiilor
nmulirii/mpririi si ntroducerii/ scoaterii; registrerle CL, CX n calitate de contoare a
numerelor de deplasare, nu-merelor de repetare a ciclurilor i n timpul prelucrrii liniilor;
regisrele BX, BP, SI, DI pentru psrarea adreselor de baz i inde, n timpul translaiei
baiilor (BX), n timpul prelucrrii liniilor (SI, DI). Regisrele de segment psreaz adresele
iniiale a 4 segmente din memorie, folosite n programa ulterioar. Regisrele sunt adresate
de un cod de ordinul 2. Regisrul-indicator de comenzi (IP) ndeplinete funcia contorului
de program i induic deplasarea adresei de comand anterioare n segmentele de
comand, privitor adresei de baz a segmantului, ce se pstreaz n registrul CS. Regisrul
fanioanelor F este destinat pentru pstrarea caracteristici-lor rezultatelor de ndeplinire a
operaiilor i fanioanelor de conducere cu ntreru-perile i de analizare a liniilor. Fanionul
de ndeplinire a programei TF pas cu pas duce la o ntrerupere dup ndeplinirea comenzii,
n care el este instalat, i este fo-losit pentru reglarea programei. Fanionul ce permite
ntreruperea IF ascunde ntre-ruperile exterioare i poate fi fixat sau lansat n program.
Fanionul de ntrerupere a prelucrrii liniilor DF arat, n ce direcie sunt adre-sate
liniile: de la adresa minor la major (DF=0) sau de la major la minor (DF=1). Se
instaleaz i se lanseaz n program.
Adresarea DM ctre MP-ele K1810 se execut cu ajutorul a 2 adrese de ordinul 16:
adresa segmentului i adresa n segment. Metoda depistrii adreselor se determin cu
ajutorul tipului de segment i cu ajutorul datelor deadres. Comenzile ntotdeauna se aleg
din segmentul de comand, i adresa segmentului se determin datorit coninutului
registrului CS. Sursa adresei de deplasare a comen-zii este adresa din registrul indicator al
comenzii IP, calculat cu utilizarea adresrii obinuite. Pentru adresarea forat a comenzii
n segmentul de comand anterior, se folosete adresarea respectiv. Adresa funcional
26

astfel se determin ca suma coninutului indicatorului de comand IP i deplasarea de


adres ce se afl n comand sau n DM, adresat ca date. n trecerilor condiionate se
indic o depla-sare de ordinul, ce permite s adresm comenzile n limitele - 127...+127 cu
privi-re la coninutul IP. n cazul trecerilor necondiionate, deplasarea este de ordinul 16,
iar capacitatea spaiului de adres este de 64 Kbaii. Pentru adresarea forat a comenzilor,
n cazul executrii trecerilor intersegmentare, se folosesc adresele de ordiul 32, ce schimb
coninutul CS i IP. Ele se amplaseaz n comand (se folo-sete adresarea nemijlocit) sau
n DM (sunt adresate ca date).
Operaiile cu stiv ntotdeauna se execut cu utilizarea registrelor segmentului stivei
SS i indicatorul stivei SP. Adresa segmentului indic registrul SS, adresa funcional este
determinat ca coninutul registrului-indicator a cravaei SP, am- bele registre sunt
adresate neclar.Coninutul SP automat se micoreaz cu 2 n ca-zul nscrierii cuvntului n
stiv i se mrete cu 2 dup tergerea cuvntului din sti-v.
Datele pot fi amplasate n orice segment. De regul ele sunt amplasate n seg-mentul
de date, ce este adresat de ctre registrul DS. Tabelele, constantele pot fi comod amplasate
n segmentul de comenzi. Parametrii subprogramelor i alte date plasate n stiv, se
repartizeaz n segmentul stivei. Dac la calcularea adresei se folosete registrul BP, atunci
datele dup mplicire se plaseaz n segmentul ante-rior a stivei, adresat de registrul SS.
Segmentele, alese dup implicire sunt adresate neclar. Alegerea segmentelor de date, spre
deosebire de cele alese dup regula im-plicirii, se realizeaz cu prefixul baitului special,
plasat nainte de comand. For-matul prefixului este indicat n fig. 2.44.
7 6 5 4 3 2 1 0
0 0 0 s r 1 1 0

Registru de segment
00 ES
01 CS
10 SS
11 DS

Fig. 2.44. Formatul


prefixului
adresaiei registrelor
de segment a MP K1810
Prefixul din mnemocodul comenzii se n-scrie naintea adresei sub form de sr adres,
unde sr adresa registrului de adres.
Deplasarea n segment prezint n sine o adres efectiv (EA), calculat dato-rit
metodei de adresare. Microprocesoarele adreseaz datele n cmpul comenzii, datele,
amplasate arbitrar n segment, datele, organizate sub formde liste, masive i structuri de
27

date. Pentru aceste scopuri se folosete nemijlocit adresarea direct, indirect, de registru,
de baz, de index i baz-index.
Metoda adresrii DM este indicat datorit codului operaiei sau postbaitului,
amplasat dup baitul codului operaiei. Formatul postbaitului este reprezentat n fig. 2.45.
postbaitul indic metodele de calculare a adresei funcionale a DM (cmpul r, m, md),
adresa registrelor (reg/op i r/m cnd md=11) sau lrgirea codului operaiei (cmpul
reg/op).
Adresarea nemijlocit se formeaz de ctre comand sau de cmpul lrgirii
postbaitului. Operandul nemijlocit poate fi un cuvnt de ordinul 8 sau 16. Indiciul de ce
ordin sunt datele, este indicat n comand. Operandul de ordinul 8 poate fi fo-losit pentru
formarea cuvintelor de ordinul 16 n diapazonul 128...+127. Cuvntul de ordinul 16, n
acest caz, se formeaz datorit lrgirii semnului. Caracteristica lrgirii este indicat n
comand.
Adresarea direct este indicat de ctre comand sau de postbait cnd md=00,
r/m=110. Adresa direct este egal cu deplasarea disp de ordinul 16, plasat dup postbait.
Adresarea de registru indirect se realizeaz, utiliznd registrele BX, SI sau DI i este
format de postbaitul adresrii cnd md=00, r/m=100, 110 sau 111. Deplasa-rea n
comand astfel nu este indicat (md=00).
Adresa registrului/
lrgirea codului operaiei
000 AL sau AX sau ES
001 CS
CX
CS
010 DL
DX sau SS
011 BL
BX sau DS
100 AH
SP
101 CH
BP
110 DH
SI
111 BH
DI

7 6 5 4 3 2 1 0
md
reg/op
r/m

Regimul de depistare a
deplasrii/adresarea de registru
00 DISP = 0*
01 DISP = semnul disp 8
10 DISP = disp 16
00 Adresarea de registru

Adresa registrului cnd md = 11/metoda


de depistare a adresei funcionale al DM
cnd md 11
000 EA = (BX) + (SI) + DISP
001 EA = (BX) + (DI) + DISP
010 EA = (BP) + (SI) + DISP
011 EA = (BP) + (DI) + DISP
100 EA = (SI) + DISP
101 EA = (DI) + DISP
110 EA = (BP) + DISP*
111 EA = (BX) + DISP

*cnd md = 00 i r/m = 110 EA = disp 16 (adresarea direct)

Fig. 2. 45. Formatul postbaitului adresrii MP K1810

28

Adresarea de baz este format de postbaitul adresrii cnd r/m=100...111i i


md=01,10. n calitate de registre de baz se pot utiliza registrele BX, BP, SI sau DI.
Adresa funcional se formeaz pe calea adunrii adresei de baz de ordinul 16, calculat
dup deplasarea disp de ordinul 8 sau 16, indicat n comand. Dac se folosete
deplasarea de ordinul 8 (md=01), atunci ea este un numr cu semnul n semnul n
diapazonul 128 ...+127, iar n operaia de calcul a adresei se folosete dup lrtgirea
semnului pn la 16 ordine. Deplarea de ordinul 16 (md=10) nemij-locit este folosit la
calcularea adresei funcionale.
Adresarea de baz cu deplasarea de ordinul 16 este logic echivalent cu cea de index.
n acest caz deplasarea de ordinul 16 prezint n sine o adres relativ, iar registrul conine
valoarea indexului. Adresarea de index se folosete pentru accesul la elementele masivului
de date. Deplasarea duce la nceperea masivului, iar con-inutul registrului de indexare
locul elementului fa de nceputul masivului. Acest coninut se schimb cu ajutorul
operaiilor aritmetice. Regisrele BX i BP de obicei se folosesc ca de baz, iar SI i DI ca
indexare. Folosirea registrului BP n calitate de baz, permite de a adresa operanzii n
segmentul stivei.
Adresarea indexare baz este format de postbait cnd r/m=000...011. Adre-sele
operanzilor sunt egale cu suma adresei de baz a adresei de indexare i depla-srii DISP,
care poate fi nul, de ordinul 8cu lrgirea semnului sau numr de ordi-nul 16, indicat n
comand.
Liniile datelor sunt adresate (fig. 2.43) folosind implicit registrul de segment DS
pentru linia de ieire i registrul ES pentru rndul rezultat. Exist posibilitatea adresrii
liniilor de ieire, ce se afl n alte segmente. Pentru adresarea elementelor liniei se folosete
adresarea de registru indirect cu automrire sau automicorare. n calitate de registru
indicator se folosesc registrele SI i DI, adresate comenzii neclar, iar direcia schimbrii
coninutului lor este format de fanionul DF.
Pentru adresarea DE, aflate n regiunea adresei, se folosete adresarea de re-gistru
direct i indirect. n cazul adresrii directe, adresa DE este de ordinul 8, ce permite de
adresa 256 DE. Adresarea de registru indirect este analogic adresrii de registru indirecte
a operanzilor. Adresa dispozitivului exterior se repartizeaz n registrul DX, ce permite de
adresa 65536 DE. Componena registrului DX poate fi schimbat n procesul executrii
programei i astfel apelnd la grupa dispozitivelor de intrare/ieire n cilu. Adresarea DE,
aflate n spaiul adreselor memoriei se face
folosind metodele adresrii DM.
Regisrele sunt adresate folosind adresarea de registru direct sau neclar. Re-gistrele
de utilizare larg sunt adresate de o adres de ordinul 3, registrele de inde-xare datorit
adresei de ordinul 2. Registrele IP, F sunt adresate neclar.
Formatul cu postbait se folosete pentru codarea comenzilor cu dou adrese, care
ndeplinesc operaia registru registru, registru DM, DM stiv, DM operand
nemijlocit, utiliznd adresarea DM de registru indirect, de baz, de indexare i baz29

indexare. Adresele registrelor indic postbaitul (fig. 2.45). Ordinul datelor es-te indicat de
indiciul w. Exist posibilitatea de a pune n funcie datele nemijlocite de ordinul 16 cu un
cuvnt deordinul 8, folosit cu lrgirea de semnal. Pentru reali-zarea acestei posibiliti se
folosete indiciul s (0 lrgirea de semnal nu este nece-sar, 1 lrgirea de semnal se
folosete, n comand se indic baitul minor a cuvn-tului de ordinul 16). Ordinul
deplasrii de adres este indicat cmpul postbaitului (fig. 2.45).
Structura MP K1810BM86 /K1810BM88 (fig.2.48) conine 2 dispozitive fun-cionale
independente: dispozitivul de prelucrare i dispozitivul de mbinare. Dis- pozitivul de
prelucrare ( ALU cu registre tampon, regisrelor fanioanelor;ndepli-nesc operaii asupra
datelor i depisteaz adresa funcional a DM. Dispozitivul primete datele sau adresele
din magistrala interioar de date, le prelucreaz i rezul-tatul l pstreaz n SODM sau le
ncadreaz pe magistrala interioar. Dispozitivul de mbinare depisteaz adresele fizice a
DM, le alege i le ncadreaz n rndul co-menzii, face schimbul datelor ntre magistrala
interioar sau exterioar, formeaz semnale la ieirea magistralei exterioare. Ambele
dispozitive lucrez paralel, dato-rit creia alegerea comenzilor i executarea lor coincide
n timp. Coincidena se ncalc, dac rndul este plin (cel puin a 3/4), se ndeplinesc
comenzile sau cere schimbul cu magistrala exterioar a dispozitivului de prelucrare. La
executare co-menzilor de trecere rndul se cur. Apoi ncee umplerea lui din nou.
Mrimea rn- dului comenzii MP K1810BM86 este de 6 baii, K1810BM88 de 4 baii.
Conduce cu lucrul MP lui dispozitivul decomand i sincronizare, care primete
comenzile din rnd, dar i indicii (caracteristicile) din registrul fanioanelor F i semnalele
de sincronizare i comand cu regimurile de la bornele de ieire exterioare.Destinaia
ieirilor exterioare a MP K1810BM86 /K1810BM88 n dependen de regimul de lucru
(minimal MN/MX = 1) sau maximal (MN/MX = 0)) sunt ar-tate n fig. 2.49 2.52.
Microprocesoarele se sincronizeaz datorit semnalor, veni-te pri intrarea CLK. Alte intrri
exterioare asigur conducerea cu regimurile: de in-stalare iniial (CLR), ateptarea de
aparat (RDY) i deprogram ( TEST ), ntreru-perilor mascate (INT) i nemascate (NMI),
fixarea magistralei n regimul minimal (HOLD) i maximal (RQ/E 1,0).

30

Fig. 2.48 Structura MP K1810BM86

31

Fig.2.49 Destinaia pinilor n regim minimal MP K1810BM86.

32

Fig. 2.50 Destinaia pinilor n regim minimal MP K1810BM88.


n regimul minimal MP K1810BM86, K1810BM 88 (fig. 2.49, 2.50) auurmtoarele
ieiri: linia tristabil de alegere a cutiei majore DM/DE, poziia BHE /ST7 pentru
K1810BM86, adresa tristabil a magistralei de ordinul 4/poziia A19...A16/ST6...ST3 i
magistrala de ordinul 16 a adreselor/date-lor AD15...AD0 pentru MP K1810BM86; linilor
de comand cu interfaa de ma-gistral STB, folosit pentru nscrierea adresei n registrul
de adres exterior, li-niilor tristabile pentru petrmiterea DE i ndreptrii de transmitere
OP/IP ce forme-az magistrala de date, liniilor tristabile de comand cu D/DE alegerea
DM/DE:
M/IO pentru MP K1810BM86, IO/M pentru K1810BM88; citirea RD; nscrierea WR;
liniei tristabile de comand cu controlerele exterioare ce deservesc ntrerupe-perile INTA,
liniilor de afirmare a fixrii magistralei HLDA. MP K1810BM88 (fig. 2.50) nu are ieirea
BHE. n locul acesteia n regimul minimal el formez or-dinul strii magistralei pe linia
SSTO, valoarea creia n combinaie cu starea liniei IO/M i OP/IP codeaz 8 stri de lucru
a magistralei de sistem. Acest cod poate fi utilizat de ctre schemele exterioare pentru
formarea semnalelor de comand cu magistrala de sistem. MP are ieiri aparte fa de
magistrala de adres de ordinul 8 A15...A8 i fa de magistrala tristabil de adres/date de
ordinul 8 AD7..AD0. Scoaterea adreselor registrelor de segment la ieirile ST4, SR3 MP
permite de a lrgi spaiu de adres a DM pn la 4 Mbaii, folosind pentru fiecare segment
33

un D aparte cu capacitatea de 1 Mbait. Se alege DM, cu cod de adres descifrat, cu ieirile


ST4, 3.
n regimul maximal MP are ieirea tristabil a magistralei strii ST2...ST0 (fig. 2.51,
2.52), codul laieirea creia se folosete pentru formarea semnalelor de comand cu
interfaa i DM/DE cu ajutorul controlerului exterior a magistralei i conducerea cu accesul
trecerii spre magistrala de sistem de utilizare general cu ajutorul arbitrului exterior al
magistralei. Celelalte capete se folosesc pentru sincro-nizarea lucrului cu procesorul (QS 1,
0 i RQ/E 1, 0) i blocarea accesului la ma-gistrala de sistem (LOCK).

Fig. 2.51 Destinaia pinilor n regim maximal MP K1810BM86

34

Fig.2.52 Destinaia pinilor n regim maximal MP K1810BM88.


Procesoare K1810 cu magistral de sistem de utilizare unic. Procesoarele cu
magistral de sistem de utilizare unic se realizeaz pe MP din familia
K1810BM86/k1810BM88 ntr-un regim minimal. Procesoarele conin n afar de MP
K1810, un generator de sistem i sursa interfeei magistralei de sistem, desti-nai pentru
asigurarea sarcinii necesare.
Generatorul de sistem se realizeaz pe microcircuitul integrat (MI) K181084.
Microschema K181084 este construit pe baza tehnologiei bipolare, se
alimenteaz de la sursa de +5V i consum un curent egal cu 160 mA. Ea asigur formarea
semnalelor de sincronizare a MP-lui, semnalelor de sincronizare a DE, sincronizarea i
formarea semnalelor instalrii iniiale i de pregtire a magistralei de sistem. Destinaia
ieirilor MI K181084 este artat n fig. 2,58. Microsche-ma este sincronizat de
generatoarele funcionale interne i externe cu frecveva 12...25 MHz, alese pe intrarea
F/C. Generatorul interior este stabilit de ctre rezo-natorul de cuar exterior, conectat la
intrrile X1, X2 i are posibilitatea de a evi-denia cele mai nalte armonice ale
rezonatorului de cuar (cu ajutorul conturului oscilant, conectat la intrarea TANK).
Semnalele de sincronizare a MP (ieirea CLK) se formeaz datorit divizrii n 3 semnale
de funcionare a generatorului, iar semnalele de sincronizare (ieirea PCLK)
divizrii n 2 semnale CLK. Iei-rile asigur curentul sarcinii = cu 5 mA.

35

Fig. 2.58 destinaia ieirilor MI K181084


Pentru sincronizarea de faz a semnalelor de ieire se folosete intrarea CSYN.
Semnalul unitar de durata nu mai puin de 2 tacte a impulsurilor de sincro-nizare de la
intrarea CSYN instaleaz i reine divizorul n starea 0 (zero). La sfr-itul semnalului, la
intrarea CSYN i la ieirile CLK i PCLK apar semnale de sin-cronizare. Semnalele
aplicate la intrarea CSYN, sunt sincronizate de circuitele exterioare de la sursa impulsurilor de sincronizare, aplicate la intrarea EF1. La utili- zarea
generatorului funciopnal interior, CSYN = 0. Microschema asigur sincroni- zarea
semnalelor instalrii iniiale de la intrarea RES i pregtirii de la 2 intrri de comand
RDY1, RDY2. Semnalul pregtirii nivelului unitar la ieirea RDY1 se formeaz, dac
RDY1=1 cnd AE1=0 i RDY2=1 cnd AE2 =0.
Componena interfeei procesorului se determin dup arhitectura i capacita-tea
sarcinii necesare a magistralei de sistem. n cel mai simplu caz magistrala de sistem se
realizeaz pe ieirile MP-lui ce nu dispun de memorie tampon cu arhi-tectura i
capcitatea sarcinii magistralei de ieire a MP. Structura procesorului din familia
K1810BM88 cu magistrala de sistem combinat de ordinul 8 lipsit de tampon este
prezentat n fig. 2.60.

36

Fig 2.60 Structura procesorului din familia K1810BM88 cu magistral de sistem


combinat lipsit de tampon de ordinul 8.
Procesorul este combinat cu procesorul de tipul 8085A cu magistral analogic i este
orientat pentru lucrul cu DM a interfeei DE de tipul MCS 85. Capacitatea sarcinii
magistralei de sistem separat, de ordinul 8 lipsit de tampon din familia K1810BM88 este
prezentat n fig. 2.61. Ea la fel ca procesorul din familia 8085A conine un registru
tampon de adres pe MI KP580 82 i adreseaz DM cu capacitatea de 1Mbait.

37

Fig. 2.61 Structura procesorului din familia K1810BM88 cu magistral de sisteme divizat
lipsit de tampon de ordinul 8.
Pentru a comanda cu DM de desti-naie larg i interfeele din familia KP580 este
necesar de a folosi magistral de sistem separat, cu tampon. Structura proce-sorului, cu
magistral de sistem separat de ordinul 8 cu tampon din familia K1810 BM88 este
prezentat n fig. 2.62, iar cu magistral de ordinul 16 din familia K1810BM86 n fig. 2.63.

38

Fig. 2.62 . Structura procesorului din familia K1810BM88 cu magistral de sisteme


divizat cu tampon de ordinul 8

K555K11

Fig. 2.63 Structura procesorului din familia K1810BM86 cu magistral de sisteme divizat
cu tampon de ordinul 16.

39

n ambele scheme interfaa magistralei de adres este re-alizat pe MI registre


tampon KP580 82 iar interfaa magistralei de date pe MI formator de magisrale
KP580BA86. Multiplexorul K555K11 formez semna-le de citire/nscriere a DM i DE
separate. Capacitatea sarcinii magistralei este de 32mA. Exist posibilitatea de organizare a
canalului cu acces direct analogic co organizarea canalelor DMA a procesoarelor din
familia KP580. Componena ma-gistralei procesoarelor este analogic cu magistrala
procesorului din familia KP580, dar se deosibete prin ordinuitatea magistralei de adres
(magistrala de ordinul 20 A19...A0 n procesorul din familia K1810BM88 i magistrala de
ordinul 21 BHE , A19...A0 n procesorul din familia K1810BM86) i ordinuitatea
magistra-lei de date (D15...D0) n procesorul din familia K181086.
Procesoarele din familia K1810BM86/K1810BM88 n regim maximal for-meaz,
utiliznd MI, controlere pentru magistrala K181088, care formeaz sem-nale de
comand cu interfaa magistralelor de date i adrese, i semnale de comand
citire/nscriere.
Microschema K181088 este construit pe tehnologia bipolar, cu sursa de
alimentare +5V, care consum un curent egal cu 230 mA i asigur o capacitate de sarcin
16mA pentru liniile de comand cu interfaa magisralelor i 32mA pentru liniile de
comand cu operaiile de citire/nscriere pe magistral. Destinaia ieirilor MI K181088
este prezentatn fig. 2.65. Microschema primete codul strii de la MP prin intrrile ST2
... ST0 i se sincronizeaz de la punctul comun cu micro-procesorul generatorului de
sistem. Microschema poate deservi o magistral de sistem de unic utilizare cu accesul la
spaiul de adres DM i DE sau o magistral de sistem de larg utilizare cu accesul la
spaiul de adres DM i o magistral de intrare/ieire de utilizare unic cu accesul la spaiul
de adres DE.

40

0 MRDC...., INTA permise

la IOB = 0, MRDC ,...., INTA int erzis



AE = la IOB = 1
1
MRDC , MWTC , AMWC int erzis

IORC , IOWC , AIOWC, INTA permis

Fig.2.65. Destinaia ieirilor microcircuitul integrat K181088


Regimul de lucru se alege pe intrarea IOB. Pentru coordonarea cu interfaa magistralei, MI
for-mez urmtoarele semnale: nscrierii adresei n registru tampon a adresei (STB),
permiterii formatorilor de date a magistralei de sistem (DM) i magistralei de intra-re/ieire
( PDE ), comutaiei direciei de transmitere a formatorilor magistralei de date (OP/ IP ). n
regimul magistralei de sistem ce permite accesul semnalului (unic) pe intrarea DM apare la
adresarea ctre ambele spaii de adres DM i DE. Astfel la ieirea MCE se formeaz un
strob de nscriere a adresei controlerului de ntrerupere subordonat, care este format de
controlerul principal de ntrerupere. Aceast adres se nscrie n registrul tampon a
magistralei de adres n al doilea ciclu de afirmare a ntreruperii, i se folosete pentru
alegerea controlerului de ntreruperi subordonat, care emite, pe magistrala de sistem a
datelor, informaia vectorial despre tipul cererii de ntreruperi. n regimul magistralei
intrare/ieire (IOB = 1) la ieirea DE se formeaz un semnal permis (DE = 1) la adresarea
ctre spaiu de adres DM, iar la ieirea PDE un semnal permis ( PDE = 0) la adresarea
41

ctre spaiul de adres DE. Fiecare ieire de soluionare, comand cu magistralele sale de
formare a datelor i n aa fel se asigur printr-o separare a spaiilor de adrese a DM i DE.
Pentru a comanda cu operaiile de citire/nscriere, microschema formeaz semnale
separate de citire/nscriere a DM i DE, i afirmare a nteruperi, n timpul lui al doilea din
care pe magistrala de date se citete informaia vectorial despre ntrerupere. Toate ieirile
semnalelor de comand cu citirea/nscrierea sunt trista-bile. n regimul magistralei de
sistem (IOB = 0) toate semnalele se folosesc pentru a comanda cu operaiile pe magistrala
de sistem de larg utilizare, ieirile lor sunt comandate de ctre semnalul de soluionare a
accesului la magistrala de sistem pe intrarea AE. n regimul magistralei intrare/ieire (IOB
= 1), pe magistrala de sistem de larg utilizare, se ndeplinesc operaiile de citire/nscriere a
DM. Ieirile semnalelor de comand MRDC, MWTC, AMWC sunt comandate de
semnalul de trecere la magistrala de sistem pe intrarea AE. Operaiile de citire/nscriere a
DE, inclusiv i citirea informaiei despre ntrerupere, se efectueaz pe magistrala de
intrare/ieire de utilizare unic. Ieirile semnalelor de comand corespunztoare
ntotdeauna sunt soluionate i nu se comand pe intrarea AE. Semnalul de acces la
magistala de sistem de larg utilizare pe intrarea AE este format de arbitrul de acces la
magistral. Semnalul de acces la intrarea AE trebuie s precedeze semnalul de acces a
formatorilor de magistral pe intrarea DE, nu mai mult de 20 ns i pe semnalul de comand
cu operaiile de citire/nscriere nu mai puin de 105 ns.
Pentru lucrul cu dou magistrale de sistem, unde fiecare are acces la spaiul DM i
DE, este necesar de folosit dou controlere a magistralei K181088 n regimul
magistralei de sistem. n aceste caz una din magistrale poate fi de larg utilizare (de sistem)
iar cealalt de utilizare unic sau ambele de larg utilizare. Spaiile de adres dintre
magistrale se separ de selectorul de adres, care comand cu controlerele magistralelor de
intrare CE. Intrarea CE dirijeaz cu ieirile semnalelor de acces pentru transmiterea
datelor DE i PDE i cu ieirile semnalelor
de dirijare cu operaiile de citire/nscriere pe magistrala de sistem. Cnd CE = 0 toate
ieirile indicate a controlerului magistralei se deconecteaz n strile inactive (0 pentru DE
i 1 pentru celelalte), i astefel seblochez accesul la magistrala de sistem, dirijat de acest
controler. ntreruperea semnalului trebuie s precedeze n-treruperera semnalelor pe
intrrile DE, PDE i semnalele ce dirijeaz cu operaiile de citire/nscriere n timpul
creterii reinerii semnalelor de dirijare privitor la mic-oraea impulsului de sincronizare
T1.
Structura procesorului cu magistrala de sistem de utilizare unic K1810BM88 n
regim maxim este artat n fig. 2.67. Magistrala de sistem de ordinul 8, este mpreun cu
magistrala procesoarelor KP580. Magistrala local (intern) se folo-sete pentru conectarea
MI.

42

Fig. 2.67. Structura procesorului din familia K1810BM88 cu magistrala de sistem local
de unic utilizare de ordinal 8.
Procesoarele cu magistral de sistem de utilizare larg. Procesoarele cu magistral
de sistem de utilizare larg snt realizate pe baza MI K1810BM86/ K1810BM88 n regim
maxim, cu folosirea arbitrului MI K1810B89, ce asigur dirijarea cu accesul procesorului
la magistrala de sistem de utilizare unic. Ea sincronizeaz procesele pe magistrala local
i de sistem, formeaz semnalul de acces pentru interfaa magistralei de sistem.
Microschema K1810B89 este construit pe baza tehnologiei bipolare cu sursa de
alimentare +5V, ce consum un curent de 165 mA i asigur o capacitate de sarcin egal
cu 20 mA pentru semnalele de dirijare cu accesul pe magistrala de sistem, 16 mA pentru
semnalele de soluionare a interfeei magistralei de sistem. Destinaia bornelor de ieire a
microschemei este artat n fig. 2.71. Microschema primete cererea de acces spre

43

magistrala de sistem de la procesor pe liniile codului strii ST2...ST0. Cererile de la


procesor se sincronizeaz de la comun cu proceso-rul sursei de impulsuri de sincronizare,
distribuite de la ieirea CLK. Intrrile BCLK i BUSY sunt intrri/ieiri cu colector
deschis. Toi arbitrii pe magistrala de sistem se unesc cu ajutorul acestor borne de ieire
dup montajul cablat SAU. Dirijarea cu magistrala o primete arbitrul cu o prioritate mai
mare dup care, ar-bitrul cu prioritate mai mic va elibera magistrala. Fixnd magistrala,
arbitrul o ine pn cnd ea nuva trece n starea STOP sau nu va aprea cererea unei
prioriti mai mari. Intrarea LOCK permite de a bloca fixarea magistralei de ctre arbitrul
cu prioritate mai mare (cnd LOCK = 0), astfel procesorul execut operaiile de citiremodificare nscriere n DM. Intrarea CRQL (cnd CRQL = 0) blocheaz fixarea
magistralei de ctre arbitrii cu prioritate mai mic. Pentru permiterea accesului la
magistral pe cererile arbitrilor cu prioriti mici n acele cazuri, cnd
arbitrul dei-ntor de magistral, nu o folosete, este prevzut intrarea ANRQ . Cnd
CBRQ = 0 arbitrul ntoarce magistrala dup fiecare ciclu de transportare a datelor.
Arbitrul poate deservi magistrala de sistem cu magistrale de intrare/ieire diferite.
Regimul de deservire se alege cu ajutorul intrrilor IOB, RESB: IOB = 1, RESB = 0
numai magistrala de sistem; IOB = 0, RESB = 0 magistrala de intrare/ieire; IOB = 1,
RESB = 1 magistrala rezident; IOB = 0, RESB = 1 ma- gistrala de intrare/ieire i
rezident. n regim de magistral rezident accesul la magistrale se alege cu ajutorul intrrii
SB/ RB . Prelucrarea de prioritate a cererilor accesului la magistral se execut de ctre
mijloacele externe: schema succesoare sau paralel cu schimbare fixat sau ciclic a
prioritii.

Fig. 2.71. Destinaia ieirilor MI K181089


44

Schema succesoare a prelucrrii prioritilor se realizeaz printr-o simpl unire a arbitrilor


ntr-un circuit prioritar: ieirea BPRO nemijlocit se conecteaz la intrarea BPRN . n aa
schem se unesc nu mai mult de trei arbitri, deoarece dac numrul va fi mai mare, atunci
ntrzierea rspndirii semnalelor va trece limita. Schema paralel de prelucrare a
prioritilor se realizeaz de ctre dispozitivul codificator prioritar, care primete cererile
de la ieirile BREQ ai arbitrilor i formeaz un cod binar a arbitrului cu o prioritate mai
mare. Acest cod pe urm va fi modificat de ctre dispozitivul codificator ntr-un cod unitar
i la intrarea BPRN a arbitrului corespunztor, se formeaz un semnal de soluionare.
Repartizarea prioritilor arbitrilor se d de ctre schema arbitrilor cu schema prelucrrii
prioritilor. n schema cu prioriti aceast legtur este invariabil. Pentru realizarea
schemei cu prioriti schimb-toare sunt necesare mijloace de redistribuire a prioritilor.
Structura procesorului pe baza K1810BM86 cu magistral de sistem de larg utilizare
este artat n fig. 2.73. Controlerul i arbitrul magistralei se afl n regim de dirijare cu
magistrala de sistem (IOB = 0 pentru K1810B88, IOB = 1, RESB = 0 pentru
K1810B89). Generatorul de sistem poate fi excitat de ctre generatorul de coar interior
(F/C = 0) sau de sursa exterioar (F/C = 1) prin intrrile EF1, CSYN. Magistrala local se
folosete pentru conectarea MI a microprocesoarelor speciale, controlerului de ntreruperi
i altele.

45

Fig.
2.73

Structura procesorului pe baza CI K1810BM86 cu magistral de sistem multifuncional i


magestral de intrare/ieire.

46

Structura procesorului din familia K1810BM86 cu magistrala de sistem de larg


utilizare i de unic utilizare de intrare/ieire i componena magistralelor snt artate n
fig. 2.75 i 2.76. Controlerul i arbitrul magistralei se afl n regimul magistralei de
intrare/ieire (IOB = 1 pentru K1810B88 i IOB = 0 pentru K1810 B89). Pe magistrala
de sistem, DM i DE se afl n regiunea adreselor DM, iar pe magistrala de intrare/ieire
n regiunea adreselor DE. Aa structur a procesorului se folosete pentru MP intrare/ieire
special, aflat pe magistrala local.
Structura procesorului din familia K1810BM86 cu magistral de sistem de larg
utilizare i rezident de unic utilizare, i componena magistralelor sunt artate n figa 2.77
i 2.88. controlerul magistralei se afl n regimul de dirijare a magistralei de sistem (IOB =
0), iar arbitrul n regimul de dirijare a magistralei rezident (IOB =1, RESB = 1). Spaiul de
adres a DM a magistralei rezident este evideniat de selectorul de adres, care formeaz
semnalul de soluionare, pe intrarea CE, controlerului magistralei rezident i semnalului de
nterzicere, pe intrrile CE, controlerului i SB/RB arbitrului magistralei de sistem.

47

3. PROIECTAREA UNITII DE MEMORIE PENTRU SMP


5.1 Destinaia i sarcinile proiectrii

Dispozitivele de memorie (DM) a sistemelor de microprocesoare (MP) sunt


destinate pstrrii programelor i datelor. Caracteristicile principale a DM sunt: tipul i
volumul lor, funcionarea rapid, puterea utilizat, stabilitatea (rezistena) la apariia
erorilor.
La proiectarea DM a MP se rezolv problema de distribuie a volumului necesar
(cerut) a DM ntre dispozitivele operativ (RAM) i fix (ROM) a memoriei; proiectarea
RAM i ROM de tipul i volumul cerut;elaborarea soluiilor de conectare a ROM i RAM
cu magistrala sistemei.
Dispozitivele de memorie se consruiesc pe baza microcircuitelor MC DM
caracterizate prin numrul de bii ni i volumul N i . Numrul de bii necesar n a DM
proiectat se asigur prin creterea numrului de bii pe calea cuplrii k = n / ni adresrii
paralele a DM pe baza de MC, iar volumul necesar N -prin creterea volumului pe calea
cuplrii L = N / N i succesiunii blocurilor adresate, fiecare din care, de obicei, se realizeaz
pe k DM MC, are numrul de bii n = Kni , iar volumul ,egal volumului N i a DM MC. DM
de volum mare, de obicei, se divizeaz n cteva module, fiecare avnd volumul ales,
reieind din posibilitile realizrii pe MC DM, se efectueaz n form de modul
constructiv autonom i se poate situa ntr-un loc arbitrar n spaiul de adrese a DM.
Modulul se instaleaz pe adrese reale a spaiului de adrese cu ajutorul comutatorului
mecanic sau electronic, prin ce se atinge, se asigur o legtur flexibil ntre adresele
logice, folosite n programe i adresele fizice a DM.
Resursele de conectare a DM cu magistrala sistemei asigur concordana temporar
a lucrului DM pe baz de MC i operaia de citire/nscriere, efectuate pe magistrala
sistemei, concordana dup capacitatea sarcinii semnalelor i dup nivele. Pentru
conectarea DM este necesar de a forma semnale de intrare n corespundere cu raporturile
de lucru temporale a MC DM. Pentru conectarea DM cu magistrala sistemei dup
capacitatea sarcinii, curenrul de ieire a tampoanelor magistralei trebuie s ntreac curenii
de intrare a DM la capacitatea sarcinii dat. Dac capacitatea sarcinii nu este deajuns, e
necesar de a monta tampoanele de magistral sau registrele bufer la intrrile DM. Pentru
concordana semnalelor dup nivele la fel se pot ntrebuina tampoanele. Componena i
structura mijloacelor de conectare a DM cu magistrala sistemei se determin de arhitectura
i capacitatea sarcinii magistralei sistemei, la fel i de tipul DM.
Dispozitivele de memorie operative (RAM) se realizeaz pe MC RAM de tip static
i dinamic.

48

MC RAM de tip static (TS) cu volumul N i i numrul de bii ni au intrri de adres


cu numrul de bii m = log 2 N i , intrri i ieiri de date cu numrul de bii ni , intrri de
selecie i de nscriere/citire a MC (fig. 5.1.a,b).
Adresa
Selecie

Adresa

Citire/nscriere

Selecie

Citire/nscriere

m=
=log2Ni
A (m)

CS

MC RAM TS
(Nini)
DI (ni)

ni

Intrare
de date

WR

D0 (ni)

ni

Ieire
de date

m=
=log2Ni
A (m)

CS WR

MC RAM TS
(Nini)
DI0 (ni)

ni

Intrare/ieire
de date

b)

Fig 5.1 Destinaia ieirilor MC RAM de tip static:


a)- cu intrri/ieiri de date separate; b)- cu intrare/ ieire de date bidirecional,comun.
Parametrii de baz a MC RAM sunt timpul ciclului TCY ,durata impulsului de nscriere
TWR i timpul de selecie T A A la citire. Pentru obinerea numrului de bii necesar n a DM
k = n / ni MC DM se unesc n blocurile DM aa cum se arat n fig.5.10,a. Toate MC a
blocului au comune ntrri de adrese, de selecie a MC i de nscriere/citire. Intrrile i
ieirile de adres a MC RAM formeaz n intrri de descrcare i ieiri de date a blocului.
Totodat MC RAM TS pstreaz ni inferiorii n a numrului de bii de date, iar MC RAM
TS (k 1) -superiorii ni a numrului de bii. Pentru obinerea volumului necesar N a DM
L = N / N i , blocurile DM se conecteaz aa cum se arat n fig. 5.10,b. Pentru separarea de
adrese a lor,de obicei,se utilizez decodificatorul (DC) de adrese, numrul de ieiri L al
crui este egal cu numrul blocurilor DM, iar numrul de intrri l = log 2 L . Toate intrrile i
eirile a blocurilor DM, n afar de intrrile de selecie, se unesc intre sine, iar inrrile de
selecie se unesc cu ieirile corespunztoare a DC de adrese. Pentru unirea ieirilor MC
formatoarele lor de ieire se efectueaz conform schemei cu trei stri. Blocul MC RAM TS
cu organizarea N n au intrri de adrese cu numrul de bii (l + m) = log 2 N , intrri, ieiri de
date cu numrul de bii n i intrarea comun de nscriere/citire. Intrarea de selecie a
modulului CS se folosete pentru plasarea lui n locul necesar a spaiului de adrese DM.
MC RAM da uz general cel mai simplu se conecteaz cu magistralele sistemei,
avnd magestrale de date i de adres separate. RAM TS cu intrrile de date biderecionale
se conecteaz cu magistrala de date a sistemei (fig. 5.3.), iar intrrile de adres a ei se
49

conecteaz nemijlocit la magistrala de adres cu numrul de bii corespunztor. La intrarea


de nscriere/citire e necesar de alimentat (de a da) un semnal cu linia de nscriere/citire
dirijabil, iar la intrarea CS -un semnal de strobare de nscriere/citire. Dac n componena
magistralei sistemei nu sunt linii de nscriere/citire dirijabile, atunci se poate folosi pentru
acest scop semnalul cu linia de nscriere. ns cu toate acestea e necesar de a controla
raporturile temporare dintre semnalele de selecie i de nscriere a MC. Pentru conectarea
RAM TS cu magistrala de date separate i magistrala sistemei bidireional sunt necesare
tampoane de magistral ce sunt n conccordan (fig. 5.4, a) sau registrele bufer de date
(fig. 5.4, b). Selectorul de adres SA se folosete pentru instalarea modulului pe adresa
necesar n spaiul de adrese DM. MC RAM au nivelele TTL i nu necesit mijloace
suplimentare pentru concordan, iar pentru concordana strii sarcinii pot fi necesare
tampoanele de magistral.
Caracteristicile de baz a MC RAM TS sunt prezentate n tabela 5.1.

50

A(m)

CS

m
A (m)

CS

CE 0

CE 0

...

MC ROM (k-1)
(Nini)

A (m)

CS

CE 0

MC ROM 0 (Nini)

D0 (ni)

D0 (ni)

ni

ni

...

D0(n), n=kni

a)

CS

A (l)
l=log2L

DCA

...

A(m)
m

m
A (m)

CE 0
Blocul ROM (L-1)(Nin)
MC ROMK
CS

CE 0

...

D0 (n)

CS

A (m)

CE 0

Blocul ROM 0 (Nin)


MC ROMK
D0 (n)

n
D0 (n)

b)

Fig. 5.2. Schema creterii (mririi) numrului de bii (a) i a volumului (b)
AM

RD WR A(l+m) D(n) WR

SA

n
l+m=
=log2N

&
A(l+m) D(n) WR
Blocul RAM TS (Nn)

CS

Fig. 5.3 Schema conectrii RAM TS cu intrarea de nscriere/citire a datelor bidirecional


cu magistrala de sistem separat.

51

MC RAM de tip dinamic (TD) sunt construite pe baza elementelor de memorie de


tipul capacitilor i necesit regenerarea periodic a coninutului celulelor de memorie.
Timpul de regenerare constituie uniti de milisecunde. La volume mari a DM pentru
regenerarea fiecrei celule a DM sunt necesare intervale de timp egale cu fraciuni de
microsecunde.
A(l+m)

D(n)

RD

SA

A(l+m)

WR

SA

OE DB RD / WR

L+m

CS

D(n) RD D(n) WR

OE DB

FM

D0
n

DI
n

A(l+m) DI(n)

D0(n)

Blocul RAM TS (Nn)

a)

RG B
DI
n

L+m

WR

CS

A(l+m)

STB

D0(n)

DI(n) WR

RAM TS (Nn)

b)

Fig
5.4 Schema conectrii RAM TS cu intrri/ieiri diferite de date i cu
magistrala sistemei bidirecional cu utilizarea:
a)- formatoarelor magistralei(FM); b)- registrului bufer(RG B).
Pentru mrirea acestui interval regenerarea se efectueaz concomitent asupra matricei
celulelor (de-asupra liniei sau coloanei matricei celulelor de memorie). Pentru adresarea
coloanei sau liniei se folosete adresa cu jumtate din numrul de bii. Adresa nscrierii sau
citirii a DM cu numrul de bii ntreg se transmite succesiv n timp-mai nti numrul de
bii inferiori, iar apoi cei superiori. Pentru pstrarea acestei adrese se folosete registrul de
adrese interior, iar pentru fixarea adreselor n registru intrri de selecie a liniilor i
coloanelor separate.

52

Adresa
Selecia
Citire/nscriere
Coloan Linie m/2=
=log2Ni/2
CS RAS A11A0

WE

MC RAM TD(Nini)
D I(ni)

ni
Intrare
de date

D0(ni)

ni
Ieire
de date

Fig 5.5. Destinaia ieirilor MC RAM TD.


MC RAM TD cu volumul N i i cu numrul de bii ni are m / 2 = (log 2 N ) / 2 lini de
adrese, intrri de selecie a liniei i coloanei, ieiri de date i intrare de permitere a
nscrierii (fig. 5.5). Pe MC mai nti vine adresa liniei care se fixez n registrul de adrese
dup semnalul RAS , apoi adresa coloanei, care se memorizeaz n registrul de adrese dup
semnalul CAS . Dup aceasta MC primete sau produce sub dirijarea semnalului la intrarea
de nscriere/citire. Creterea numrului de bii i a volumului RAM dinamic se efectueaz
la fel ca i pentru RAM static (fig. 5.6).
Pentru regenerarea RAM TD, multiplexarea adreselor la efectuarea operaiei de
nscriere/citire a RAM, arbitrajul de acces la RAM se folosete controlerul RAM TD (fig.
5.7). De obicei controlerul efectueaz la fel i funciile decodificatorului semnalelor de
nscriere/citire a MC RAM. El conine controlerul adreselor de regenerare, multiplexoarele
adreselor de acces la RAM i a adreselor RAM, blcul de sincronizare i dirijare, care
asigur arbitrajul i dirijarea cu accesul la RAM. Blocul de sincronizare i dirijare conine
taimerul de regenerare, care determin durata ciclului de regenerare a liniei sau a coloanei
ale RAM. Arbitrul dirijeaz cu accesul la RAM din partea controlerului de regenerare sau
de la magistrala sistemei. De obicei accesul are controlerul de regenerare, iar accesul din
partea magistralei sistemei se permite dup terminarea ciclului de regenerare urmtor.
Semnalul de pe ieirea XACK arat permisiunea accesului de la magistrala sistemei i se
folosete pentru dirijarea pregtirii procesorului. Diagramele temporare de lucru formeaz
controlerul RAM TD.
RAM TD se conecteaz cu magistrala sistemei prin concordana diagramelor
temporare de lucru a controlerului cu diagramele temporare de lucru a magistralei sistemei.
Parametrii de baz a RAM TD cu toate acestea sunt timpurile de selecie a adresei TA A i a
fig. 5.8. El conine L = N / N i
ciclului TCY . Schema modulului MC RAM TD se arat n
blocuri RAM TD,care sunt alese de semnalele de selecie a liniilor cu ieirile RAS a
53

controlerului RAM TD. Pentru conectarea RAM TD cu magistrala de date bidirecional se


folosete registrul de date tampon (RT).
Caracteristicile de baz a MC RAM TD sunt prezentate n tabela 5.2.
CAS

RAS

A(m/2) WE
m/2
m/2

m/2
CAS

RAS A(m/2) WE
MC RAM TD
(K-1)( Nini)

D I(ni)

...

D0(ni)

CAS

D I(ni)

ni

ni

RAS A(m/2) WE
MC RAM TD0
( Nini)

ni

...
DI(n)
RAS ( L 1)

D0(ni)

...

n=Kni

CAS

ni

D0(n)

RAS 0 A(m/2) WE

m/2
m/2

m/2
CAS

RAS A(m/2) WE
Blocul RAM TD
(L-1)( Nin)
MC RAM TDK

D I(n)

D0(n)

...

CAS RAS A(m/2)


Blocul RAM TD0
(Nin)
MC RAM TDK
D I(n)

D0(n)

n
n=Kni

n
D0(n)

Fig. 5.6. Schema mririi,creterii numrului de bii (a) i a volumului (b) RAM TD

54

Bii
superiori
de adres

Adresa
Selecie blocului Citire nscriere
??
B(L)
RD
WR
XACK
CS

AH(m/2) AL(m/2)
m/2
m/2

l=log2L

Sincronizare

Contor de
regenerare

Bloc de sincronizare i
dirijare

Multiplexor de
regenerare
m/2
OUT(m/2)
Ieire de adres

RAS (L )

Selecia coloanei,liniei

Multiplexor
de adres
m/2

m/2

L
CAS

Biii
inferiori
de adres

WE

Citire/nscriere

Ffg.5.7 Schema structural a controllerului RAM TD

A(l)

l=
m/2
=log2L

SA

Cuar
sau
regenerator
extern

X1

A(m/2) A(m/2)

CS

D(n)

RD WR XACK

OE

CAS RAS (L )

OUT(m/2)

m/2

RAS (L )

A(m/2)

D0(n)

RG B

STB

DI(n)

Controller RAM TD

CAS

D(n)

m/2

B( l ) AH(m/2) AL(m/2) RD WR XACK

X2

RD

WE

WE

D0(n)

DI(n)

L blocuri RAM TD (
)

Fig. 5.8 Schema conectrii RAM TD cu magistrala de sistem


Dispozitivele de memorie fixe (ROM) se realizeaz pe MC ROM de patru
tupuri:cu nscrierea datelor n mas, programabile o singur dat (PROM), reprogramabile
de mai multe ori cu tergerea cu ultraviolet (RPROM) i reprogramabile cu tergerea
electric (ERPROM).

55

Adresa
Accesul de ieire

Selecie

CS

A(m)

CE 0

MC ROM (Nini)

D0(ni)

ni
Ieire
de date

Fig. 5.9. Destinaia ieirilor MC ROM .


MC ROM de volum N i i numrul de bii ni are magistrala de date cu numrul de
bii m = log 2 N i , magistrala de ieire a datelor cu numrul de bii ni i intrri de selecie a
MC (fig. 5.9). Formatoarele datelor de ieire se realizeaz dup schema cu colector deschis
sau dup schema cu trei stri. MC ROM realizate conform schemei cu trei stri, au intrarea
de permitere a ieirilor. MC ROM programabile au intrarea de programare, iar pentru
nscrierea datelor la programare se folosesc bornele de date a MC.
Sporirea, creterea numrului de bii i volumului ROM se realizeaz la fel ca i
pentruMC RAM (fig. 5.2). Pentru conectarea ROM cu magistrala sistemei e necesar de a
forma semnalele de selecie i de citire, care satisfac raporturile temporare a MC ROM.
Parametrii de baz temporari cu toate acestea sunt timpurile de selecie a adresei TA A i a
ciclului TCY . La conectarea ROM cu magistrala sistemei, care are magistralele de date i de
adres separate, intrrile de adrese i ieirile de date ROM se conecteaz nemijlocit sau,
prin tampoanele magistralei la magistralele de adres i de date a sistemei corespunztor
(fig. 5. 11). Intrrile de selecie se folosesc pentru seleia de adrese ROM, iar intrarea de
permitere a distribuiei-pentru alimentarea semnalului de citire. n ROM, care nu au
intrarea de permitere a bornelor semnalul de citire se d pe una din bornele de selecie.
Carecteristicile de baz a MC ROM sunt prezentate n tabelul 5.3.

56

A(m)
m m

CS

m
A (m)

CS

DI(ni)

WR

ROM TS
(k-1) (Nni)

A (m)

CS

...

WR

ROM TS0 (Nni)

D0 (ni)

DI(ni)

ni

ni

WR

ni

D0 (ni)

ni n
i

...
DI(n)

a)

CS

D0(n), n=kni
A (l)
l=log2L
A(m)

DCA

...

A (m)
CS
Blocul ROM TS (L-1)(Nin)
MC ROM TSK

...

D0 (n)

A (m)

WR
Blocul ROM TS0 (Nin)
MC ROM TSK
CS

D0 (n)

DI (n)

WR

m=
=log2Ni

DI (n)

ni

...

n
n

n
n
DI (n)

D0 (n)

b)

Fig. 5.10.Schema mririi numrului de bii (a) i a volumului (b) RAM


AM

RD

D(n) RD

m=
=log2N

SA

CS

A(m)

CS

A(m)

D0(n) CE0

ROM (Nn)

Fig. 5.11 Schema conectrii ROM cu magistrala de sistem.

57

Tabela 5.1Caracteristicile de baz a MC RAM TS


Familia MC

Tehnologia

Tipul MC

Organizarea

K541

I2 L

5411
P5411
5411A
P5411A
5412
P5412
5412A
P5412A
5413
P5413
5413A

4K 1

K537

K132

KMOS

n MOS

Timpul se- Puterea utileciei,ns


lizat,mW
120
500
90

1K 4

120

525

90
16K 1

150

565

100

P5372A

4K 1

410

2,75

P5373A
P5373
P5373B
5376A
5376

4K 1

320

4K 1

240
420

0,055
1,1
1,1
40

P5378A
P5378

2K 8

220
400

5379
5379

2K 8

240
420

6
11

1323A
1K 1
P1323A
M1323A
1323
P1323
1323
P1324A 1K 1
P1324

75

660

125

550

33
70

470

1325A 4K 1
1325
1326A 16K 1
1326

85
120
45
70

990

1328 1K 4
KM1328

60
100

900
150

440
140

58

Tabela 5.2. Caracteristicile de baz a MC RAM TD


Famili Tehnologi Tipul MC
Organizar Timpul
a MC
a
ea
seleciei,n
s
K565
n MOS
120
5656 16 1
150
5656
200
5656
250
5656
--5655 64 1
5655
5655
5655

Timpul
ciclului,n
s
230
280
360
460
230
280
360
460

Puterea
utilizat,m
W
150
140
130
120
250
195
185
160

Tabela 5.3. Caracteristicile de baz a MC ROM


Familia
MC
K568

Tehnologia

Tipul MC

Organizarea

n MOS

596
K1610
K556

TTL
n MOS
TTL

K573

n MOS

558

p MOS

1610

n MOS

K5681
5681
5682
5683
K596PE1
KP1610PE1
KP556PT4A
KP556PT11
KP556PT5
KP556PT17
KP556PT12
KP556PT13
KP556PT14
KP556PT15
KP556PT18
KP556PT16
K573P2
K573P5
K573P4
K573P6
KP558PP2A
K573PP2
16101

2 8
2 8
8 8
16 8
8 8
2 8
256 4
256 4
512 8
512 8
1 4
1 4
2 4
2 4
2 8
8 8
2 8
2 8
8 8
8 8
2 8
2 8
2 8

Timpul seleciei,ns
500
500
350
600
350
340
70
45
80
60
60
60
60
60
60
85
450
450
500
300
350
700
350

Puterea
utilizat,mW

640
300
690
700
1000
890
740
740
740
740
950
1000
580/200
580/135
700/200
870/265
480
480
525

59

5.2. Uniti de memorie a sistemelor microprocesorul KP580BM80A

Microprocesorul (MP) KP580BM80A adreseaz spaiul DM cu volumul 64 Kbaii


cu organizarea baitic. Timpul de nscriere/citire alctuiete, fr utilizarea tactelor de
ateptare, minimum trei perioade a sincroimpulsurilor, la frecvena de 2,5 MHz este egal
cu 1200 ns. Timpul de selecie la citire, aa cum rezult din diagramele temporare de lucru,
alctuiee aproape 570 ns. De aceea pentru realizarea DM a sistemelor de microprocesoare
pe baza MC MP KP580BM80A pot fi folosite practic toate tipurile de RAM i
ROM,artate n tabelele 5.1-5.3 fr utilizarea tactelor de ateptare a MP.
Pentru realizarea RAM adecvat este utilizarea MC RAM TS din familiile K541,
K537 (fig. 5.12, 5.13). RAM de volum mic (de la 1 KB pn la 8 KB) pe circuitul integrat
(CI) K1554 permite adresarea RAM cu volum de pn la 4KB pe MC K541P2, iar cu
volum de 8KB pe MC K541P8. Pentru adresarea RAM de mare volum e necesar de a
folosi decodificator cu 8 ieiri. RAM de volum mai mare de 16KB se realizeaz pe MC
RAM TS K541P3 sau MC RAM TD. Schema circuitului RAM pe MC K541P3 este
artat n fig.5.15. Pentru conectarea RAM cu magistrala de date a sistemei se utilizeaz CI
a registrului KP580P82.
Pentru realizarea ROM de obicei se folosesc MC EPRROM din familia K573 (fig.
5.16) sau MC EPRROM din familia KP558, KM1609, internlocuitoare n ceea ce privete
poziia, situarea ieirilor. Circuitul ROM pe baza MC K573P5, KP558PP2 sau
KM1609PP7 este artat n fig. 5.17. Decodificatorul de adres pe baza circuitului integrat
K1554 permite mrirea volumului ROM pn la 16 KB. Folosind MC K573 P4 sau
K573 P6, se pote mri volumul ROM pn la 64 KB. Pentru construirea ROM a
sistemelor de microprocesoare pe MC KP580 i gsesc aplicare MC PROM (fig. 5.18)
,avnd numrul de bii 8, i cele n mas ROM (fig. 5.19).
Adresa

Adresa
Selecie

Adresa

nscriere/citire
12

A11...A0

CS

WR
MC RAM TS(4K1)

KP541P1
DI

D0

A9..A0

WR
MC RAM TS (1K4)
KP541P2

DI03...DI00

nscriere/citire
14

nscrierea/citirea

Selecie

CS

Selecie

CS

A13...A0

WR

MC RAM TS (4K1)
5413
DI

D0

4
Intrare
de date

Ieire
de date

Ieire/intrare
de date

Intrare
de date

Ieire
de date

Fig.5.12. Destinaia bornelor MC RAM TS din familia K541.

60

Adresa
Selecie

Adresa

nscriere/citire

CS

A11...A0

WR

CS 2,

MC RAM TS(4K1)
KP537P3
DI

11 nscriere/citire

Selecie

12

CS 1 A10..A0
WR
MC RAM TS (2K8)
KP537P8
DI03...DI00

D0

8
Intrare
de date

Ieire/intrare
de date

Ieire
de date

Fig.5.13. Destinaia bornelor MC RAM TS din familia K537.


A15A12

A15A0
D7D0

A11,A10

A9.A0

MRDC
MWTC

SA

1
2

B1

D2,D1
V4
DC Adres (DCA) K1554

V3

B0
10

10
8

8
10

10
CS

CS

A9...A0

D7...D0 WR

Blocul RAM TS1 (1K8)


KP 541 P 22

CS A9...A0

D7...D0

WR

Blocul RAM TS0 (1K8)


KP 541 P 22

Fig. 5.14. Schema RAM TS pe baza MC KP 541P2.

61

A15, A14

A15A0
D7D0
MRDC
MWTC

V4

D2, D1

DCA K1554

B1

A13...A0

D0(8) STB

OE

V3

B0

RG B KP580P82
DT(8)

14

8
8

CS

14

A13A0 D07D00 DI7DI0

CS A13A0

Blocul RAM TS1 (16K8)


KP 541 P 38

14

D07D00

DI7DI0 WR

Blocul RAM TS0 (16K8)


KP 541 P 38

Fig. 5.15. Schema RAM TS pe baza MC KP 541 P 3

Adresa

Adresa

11
CS

A10..A0

DI07...DI00

13
CE 0

CS

A12..A0

DI07...DI00

15
CE 0

CS

A14..A0

CE 0

DI07...DI00

Ieire

Ieire

Ieire

Fig. 5.16. Destinaia ieirilor MC RPROM din familia K573, K558 i K1609.

62

A15, A14 A13A11

A15A0
D7D0

A10A0

MRDC

11

2
DA

V4

B1

D2, D1

DCA K1554

V3

B0

8
11

11
8

11
CS A10A0

8
D7D0

11
CE 0

A10A0

CS

RPROM 1 (2K8) K5735


(K5582, K16091 )

8
8
D7D0 CE 0

RPROM 0(2K8) K5735


(K5582, K16091 )

Fig. 5.17. Schema RAM pe baza MC K 543 5, K5582 sau K16091.


Adresa

Adresa
Selecie

Selecie
9
CS1 CS2 A8...A0

CS 3 CS 4

PROM(5128)
K556T5, K558T17
DI07...D00

Selecie

11

CS1 CS2 CS3 A10A0

PROM(2K8)
K556T18
D07D00

Adresa
Selecie

13

A12A0

CS

PROM(8K8)
K556T16
D07D00

Ieire

Ieire

Ieire

Fig. 5.18. Destinaia ieirilor MCde 8 bii PROM din familia K556

63

Adresa
Selecie

CS

11

A10A0

Adresa
Selecie

CS

13

A12A0

ROM 2K8
K568E1/ K568E1

ROM 8K8
K568E2

D07D00

D07D00

Ieire

Ieire

Adresa
Selecie

CS

14

A13A0

ROM 16K8
K568E3
D07D00

Ieire

Fig. 5.19. Destinaia ieirilor MC ROM Mascat din familia K556.


5.3 Dispozitivele de memorare a sistemelor pe baza microprocesorului de tipul 8085

Familia MCS-85 conine microcircuite integrate (MI) specializate a interfeelor dispozitivelor de


calcul (DdC) 8155/8755A, conectate direct cu magistrala microprocesorului 8085A. Aceste MI se
folosesc pentru construirea dispozitivelor de memorare (DdM) sistemelor pe microprocesor cu
magistral de sitem combinat. Ambele MI DdM / sistem de intrare-ieire
( SIO) sunt fabricate dup tehnologa MOS i se alimenteaz de de la sursa +5V.
MI 8155 conine RAM cu capacitatea 2568 bit, interfaa DdM pentru 14 linii de intrare/ieire a
datelor i taimer de 14 bii. Spaiul de adrese al microcircuitului este prezentat n fig 5.21 iar
destinaia ieirilor n fig 5.22. MI posed o magistral de adres i date combinat de 8 bii, i
intrri de selecie care permit creterea volumului DdM. Schema conectrii MI cu magistrala de
sistem a microprocesorului este prezentat n Fig. 5.24. Pentru mrirea volumului DdM se poate
folosi decodificator de adres (DA), care alege MI dup intrarea CE .

64

Registrul de adres
0

16
00
256 Bayt

Adresa disp. de memorie pentru IO/ M =0

RAM ST

Adresa portului pentru IO/ M =1


FF
7

RG de dirijare / stare
Portul A

Portul B

2
3

0
Portul C

Biii inferiori ai Taimerului


Regimul / bii superiori ai Taimerului

Fig. 5.21 Spaiul de adrese al microcircuitului 8155.

Magistrala Selecie disp. de mem.(DdM)/disp. de calcul (DdC)


adrese/date (0-DdM; 1-DdC)
Impulsul
Citire
de adres
Selecie
nscriere
8
CE

AD7AD0 ALE

IO / M

RD

WR

TO

TI

RAM / IO / B 8155
PA7PA0 PC5PC0 PAB0

8
Intrare de ceas

Portul A Portul B Portul C

Ieire de ceas

Fig. 5.22 Destinaia ieirilor MI 8155.

65

A15A8
AD7AD0
IE
IO / M

RD

WR
RES

8
DA

CE

AD7..AD0 ALE

IO / M RD WR RES

RAM / IO / B 8155

PA7PA0 PC5PCD PB7PB0

TO

TI

Taimer

Intrare/Ieire

FIG 5.24 Schema conectrii microcircuitului 8155 cu magistrala de

sistem.

MI 8355/8755A conin ROM/RPROM (ROM Reprogramabil) cu volumul 2K8 i interfaa DdC c


intrri individuale. Spaiul de adrese al MI este prezentat n fig 5.26, destinaia ieirilor, n fig 5
Schema conectrii MI cu magistrala de sistem a microprocesorului este prezentatn fig. 5.29.
7

Registru de adres
10

000

ROM
mascare

2 KBayt

Adresa ROM pentru IO / M =0


Adresa portului pentru IO / M =1

cu

7FF
000

Portul A

001

Portul B

002

RG de direcie a transmiterii
portului A

003

FIG 5.26 Spaiul de adrese al microcircuitului 8355/8755.

66

Magistrala de adrese/date
Selecie DdM/DdC
(0-DdM; 1-DdC)
Citire DdM
Citire DdC
Impulsul
nscriere DdC
Adresa
de adres
????????
Sincronizare
Selecie
8
3
Reset
CE1 CE2 A10A8 AD7AD0 ALE IO / M RD IOR IOW RDY CLK RES

ROM / IO 8355/8755A
PA7PA0

PB7PB0

8
Portul A

Portul B

FIG 5.27 Destinaia ieirilor microcircuitului integrat (MI) 8355/8755.


A15A8
AD7AD0
STB
IO / M

A15A11

A10A8

RD
WR
RDY
CLK
RES

DA

CE1

CE2 A10A8 AD7AD0 ALE IO / M RD IOR IOW RDY CLK RES

ROM / IO 8355/8755A
PA7PA0

PB7PB0

FIG 5.29 Schema conectrii microcircuitului 8355/8755 cu magistrala de sistem.

n sistemele pe microprocesor pe baza MI 8085A cu magistral de sistem separat, dispozitivu


memorie se realizeaz pe baza MI de destinaie comun, analog se realizeaz i DdM pe baza MI KP
cu considerarea altor parametri n timp. Timpul ciclului citire/nscriere a microprocesorului 8085A
considerarea tactelor de ateptare la frcvena de sincronizare de 3 MHz constituie 1000 ns. Iar tim
seleciei- maximum 400 ns. RAM e convenabil de realizat pe baza MI RAM ST (RAM Static) din fam
K537. Schema conectrii RAM ST cu magistrala separat a microprocesorului pe baza MI 8085
prezentat n fig. 5.30.

67

A15A13

A15A0
D7D0
ST1

A12, A11

A10A0

IO / M
RD
WR

DA

1
11

DA K1554
11
8

V4

D2, D1

B1

11
11

CS A10A0 D7D0 WR

Blocul RAM ST
(2K8)
KP 537 P 9A

V3
B0
8
11

CS A10A0 D7D0 WR

Blocul RAM ST
(2K8)
KP 537 P 8A

FIG 5.30 Schema RAM pentru MI KP 537 P 8A

Pentru alegerea operaiei (citire sau nscriere) se folosete ieirea ST1 a microprocesorului, conec
cu intrrile citire/nscriere a MI RAM. Semnalele citire/nscriere de pe magistralele RD , WR se transm
intrrile de selecie a MI RAM. Accesul la RAM se permite pentru IO / M =0.

5.4 Dispozitivele de memorie (DM) a sistemelor de microprocesoare (MP) pe baza


(MP) K1810BM86/K1810BM88.

MP din familia K1810 adreseaz spaiul DM cu volumul de 1 MBait cu organizarea


monobaitic i bibaitic.Timpul ciclului de citire/nscriere fr folosirea tactelor de
ateptare la frecvena de sincronizare de 5MHz constituie circa 600 ns,iar timpul seleciei
aproximativ 160 ns.De aceea pentru realizare RAM e necesar de a folosi microcircuit (MC)
RAM tip static (TS) din familia K565.Pentru realizarea ROM fr tacte de ateptare e
necesar de folosit MCdin familia K556,utilizarea altor familii de MC necesit organizarea
a unui sau dou tacte de ateptare.
DM a sistemelor de MP pe baza de MC MP K1810BM88 au organizarea
monobaitic i se realizeaz la fel,ca i DM pentru sisteme pe baz de MC KP580 i
8085A.n special, se pot utilize MC DM/DCI (dispozitiv de calcul integral) de tipul 8155,
8355/8755A.

68

DM a sistemelor de MP pe baza de MC MP K1810BM86 au organizare bibaitic i


constau din dou bancuri (fig.5.31).
BHE A19A0
D15D0

BHE A19A1
D15D8

MRDC
MWTC

A0 A19A1
D7D0

8
CS

D7D0

8
RD

WR

CS

D7D0

RD

WR

Bancul inferior DdM


pn la 512K8

Bancul superior DdM


pn la 512K8

FIG 5.31 Organizarea DdM a sistemelor pe MP K1810BM86.

Bancul superior a DM pstreaz baitul superior al cuvntului cu numrul de bii 16 i se


alege dup semnalul BHE =0, inferiorul- pstreaz baitul inferior al cuvntului i se alege dup
semnalul A0=0.
Sub dirijarea semnalelor de selecie de pe linia BHE i A0 se organizeaz accesul la
cuvintele DM sau la baii aparte.
Exemplele realizrii RAM pe baza MC RAM TS din familia K132(fig. 5.32) i ROM pe
baza MC PROM din familia K556 a sistemei de microprocesoare pe MC MP K1810BM86 sunt
prezentate n fig. 5.33, 5.34 respectiv.
Adresa

Adresa
Selecie

Read/Write Selecie 12

A9A0

CS

DI

10

WR

MI RAM ST
(1K1)

D0

CS

DI

Adresa

Adresa
Read/Write Selecie 10

A11A0

MI RAM ST
(4K1)

WR

CS

Read/Write Selecie 14

A9A0

WR

CS

MI RAM ST
(1K4)
D0

DI03DI00

DI

Read/Write

A13A0

MI RAM ST
(16K1)

WR

D0

4
Intrare

Ieire

Intrare

Ieire

Intrare/ Ieire

Intrare

Ieire

FIG 5.32 Destinaia ieirilor MI RAM ST din familia K132.

69

BHE ,

A19A0
D15D0

A19A16

A15A1

A15A1

BHE

D15D8

A0
D7D0

D15D8

D7D0

MRDC
MWTC

1
8

DA

8
16

16

&
OE

STB

D0( 8)

A(16)

&

&

OE

RG Tm KP580P82

CS

D0( 8)

STB

RG Tm KP580P82

DI(8)

DI(8)

D07D00

&

DI7DI0

WR

CS

Bancul superior ROM ST (64K8)


(KM132 P68) 4 + K1554

A(16)

D07D00

DI7DI0

WR

Bancul inferior ROM ST (64K8)


(KM132 P68)4+K1554

FIG 5.33 Schema RAM a microprocesorului K1810 BM86 la MI RAM ST K132.


BHE, A19A0

A19A1
D7D0

D15D8

D15D0
MRDC

CS

DA

A(m)

D07D00

Bancul superior ROM


(N8)

CS

A(m)

D07D00

Bancul inferior ROM


(N8)

FIG 5.34 Schema ROM a microprocesorului K1810 BM86.

Pentru realizarea ROM de volum mare se folosesc MC ROM tip dinamic (TD) din
familia K565(fig. 5.35).Perioada de regenerare a MC constituie 2 ms. Regenerarea se
efectueaz pe calea adresrii la 128 de linii pe adresele inferiore.
Este comod de a afectua regenerarea dup semnalele RAS la CAS =1.n acest caz MC
disipeaz puterea minimal.n regim de nscriere datele de pe intrarea D1se fixeaz dup
semnalele de pe intrrile RAS , CAS , WE n momentul apariiei ultimului semnal.Ieirea Do
70

este tristabil, ea se afl n starea ohmic nalt la CAS =1 i RAS =1. n regim de
nscriere,cnd semnalul de pe intrarea WE vine mai nainte ca semnalul de pe intrarea CAS
,ieirea rmne n starea ohmic nalt pe tot timpul ciclului de nscriere.n regimul de citire
ieire trece starea activ peste un interval de timp,egal timpul seleciei, i rmne n aceast
stare pn la trecerea semnalului pe intrarea CAS n starea de logic 1.
Adresa
Selecia 7
Coloan Rnd

Adresa
Read

CS RAS A11A0 WE

RAM (16K1)
K 565 P 6

DI

Intrare

D0

Ieire

7
Selecia
Coloan Rnd

CS RAS A7A0

DI

Adresa
Read

WE

RAM (64K1)
K 565 P 5

Intrare

D0

Ieire

7
Selecia
Coloan Rnd

CS RAS A8A0

Read

WE

RAM (256K1)
K 565 P 7
DI

Intrare

D0

Ieire

FIG 5.35 Destinaia ieirilor MI RAM ST din familia K565.

Starea intrrii RAS cu toate acestea nu are sens. Citirea datelor se efectueaz fr
distrugerea lor. n afar de regimurile obinuite de nscriere ,citirea n MC efectueaz
regimurile de citire-modificare-nscriere i regimurile de nscriere,citire paginare.n primul
regim dup citirea celulei DM se efectueaz modificarea datelor i nscrierea lor.
Regimurile de citire,nscriere paginare permit efectuarea ntr-un ciclu operaiile de citire,
nscriere succesiunea coloanelor pentru una i aceei linie.Acesta esenial micoreaz
timpul efecturii operaiei.
Pentru dirijarea MC ROM TD K565P este elaborat MC controlarului ROM TD.n
calitate de exemplu s analizm MC 8203.
Controlerul 8203 efectuat dup tehnologia n MOS,se alimenteaz de la sursa de
alimentare de +5V i consum curent de 250 mA.MC permite dirijarea ROM TD cu volum
de 16 i 64K.n primul caz numrul blocurilor ROM este egal cu 4 i volumul total
constituie 64K, n al doilea caz numrul blocurilor ROM este de doi,iar volumul total
constituie 128K
GS-generator de sistem
Structura MC e artat n fig. 5.37, destinaia ieirilor-n fig. 5.38.Frecvena maxim de
sincronizare constituie 20MHz.

71

PCS
REF / ALE

16K / 64 K

Taimer

RD /S1
WR

SACK
XACK
B1/S1, AH7
B0, AL7

AH5...AH0

Contor

RG

Registru

AL5...AL0

Registru

Multiplexor
X0 / 0P1
X1 / CLK

Arbitru

GS

Multiplexor

Blocul de Comand

WE

OUT 6

OUT1

RAS 0
RAS1
RAS 2 , OUT7
RAS3, B0

CAS

fig 5.37 Structura MI 8203

Bii superiori de adres Bii inferiori de adres


Regenerare/Impuls de adres
Selecia
Citire
blocului RAM
nscriere
Afirmarea seleciei
Selecia
Afirmarea schimbului
1

Sincronizare

16K PCS B1/0P1 B0 AH6AH0 AL6AL0 REF / ALE RD / S1 WR SACK XACK


XO/OPZ
X1/CLK

Controller RAM 8203

CAS

RAS 3...RAS 0

Selecia
coloanei RAM

OUT 6...OUT 0

WE

Accesul
Adresa RAM nscrierii RAM

Selecia
rndului RAM
1110 pentru B1,B0=00
1101 pentru B1,B0=01
1011 pentru B1,B0=10
0111 pentru B1,B0=11

(a)

72

Bii superiori de adres Bii inferiori de adres


Regenerare/Impuls de adres
Selecia
Citire
bloculuiRAM
nscriere
Afirmarea seleciei
Selecie
Afirmarea schimbului
8

B0 AH7AH0 AL7AL0 REF / ALE RD / S1 WR SACK XACK

64K
PCS
XO/OPZ

Sincronizare

Controller
8203
RAS 3...RAS 0

X1/CLK

CAS

RAM
8

Selecia
coloanei RAM

WE

OUT 7...OUT 0

Selecia
rndului RAM
10 pentru B0=0
01 pentru B0=1

Adresa RAM

Accesul
nscrierii RAM

(b)

FIG 5.38 Destinaia ieirilor MI 8203 n regimuri de deservire MI RAM cu capacitatea


16K (a) i 64K (b)

Realizarea blocului RAM cu organizarea baitic de volum de pn la 64 Kbaii pe baza MC


K565P6 este artat n fig. 5.40, iar conectarea ei cu magistrala sistemei pe
microprocesoare MP K1810 BM88-n fig. 5.41.
CAS

RAS1

RAS

A6A0

WE

CAS

RAM (16K8)
K 565 P 68
DI7DI0

8
8

WE

7
CAS

RAS 0 A6A0

7
RAS

A6A8

WE

RAM (16K8)
K 565 P 68

D07D00

DI7DI0

8
8

8
8
DI7DI0

D07D00

8
8
D07D00

FIG 5.40 Schema RAM ?? cu volumul pn la 64 Kbait pentru MP K 565 P6

73

A19A16 A15 A14

A13A7

A6A0

A19A0
D7D0
MRDC
MWTC
XACK

16K

DA

B1

PCS

B0

AH6AH0 AL6AL0 RD WR XACK

&

CAS

&

X1

Cuartz

Controller RAM 8203

X2

OE D07D00 STB

RG Tm KP580P82

CAS RAS 3...RAS 0

WE

OUT 6...OUT 0

7
A(7)

DI7DI0

OE

TM KP580BA87

B(7)

7
OUT 6...OUT 0

CAS RAS 3...RAS 0

WE

D07D00

DI7DI0

4 blocuri RAM (16K8)


K 565 P 684

FIG 5.41 Schema modulului RAM a sistemei pe microprocesor pentru MI K1810BM88.(


TM- tampon de magistral, RG Tm-registru tampon)

Schema bancului ROM cu volum de 128 Kbaii pe MC K565 P5 este artat n fig. 5.42,
iar conectarea ei cu magistrala sistemei sistemelor de microprocesoare pe MP K1810BM86-n
fig. 5.43.
CAS

RAS1

RAS

A7A0

WE

CAS

RAM (64K8)
K 565 P 58
DI7DI0

8
8

WE

8
CAS

RAS 0 A7A0

8
RAS

A6A8

WE

RAM (16K8)
K 565 P 58

D07D00

DI7DI0

8
8

8
8
DI7DI0

D07D00

8
8
D07D00

74

FIG 5.42 Schema RAM?? cu volumul pn la 128 Kbait pentru MP K 565 P 5


BHE
A19... A0
D15...D0
MRDC
MWTC
XACK

BHE

A19, A18

A17 A16... A9 A8...A1 A0

DA

A(1)

A(1)

A(8)

A(8)

A(1)

CAS

TM KP580BA873
B(1) B(1)

B(8)

B(8) B(1)

B0 AH7AH0 AL7AL0

X1

&

&

16

16

A0

BHE

PCS

RD WR XACK

OE

D0(16)

STB

B(16)

OE

A(16)

DI(16)

Controller RAM 8203

STB

TM KP580BA872

RG TmKP580P832

X2

CAS RAS1, RAS 0 OUT 7...OUT 0

WE

2
A0

BHE

&

2
8

CAS RAS1, RAS 0 OUT 7...OUT 0 WE DO7D00

Bancul superior ROM (64K8)


(K565 P58)

Fig. 5.43

&

8
DI7DI0

CAS RAS1, RAS 0 OUT 6...OUT 0 WE

16

16

D07D00

DI7DI0

Bancul inferior ROM (64K8)


(K565 P58)

Schema modulului RAM a sistemei pe microprocesorul K1810BM86

75

6. PROIECTAREA UNITII DE INTRARE IEIRE


6.3 INTERFAA CANALELOR SERIE DE INTRARE/IEIRE.

Interfaa canalelor de intrare/ieire se realizeaz pe bistabilul de interfaa programat a


legturii consecutive.
Bistabilul 55051(figura 6.33)este realizat dup tehnologia n-MOS, se
alimenteaz cu o tensiune de +5V i curent de 100mA. Microschema reprezint un
emitor sincron sau polisincron de transmisiune serie, care ndeplinete funciile de
recepie i prelucrarea formatelor paralele de cuvinte n formate serie cu simbolurile de
serviciu sau transmiterea lor prin canale de legtur i formate serie, primite din canale de
legtur a cuvintelor de date n format paralel pentru intrarea n procesor. Microschema
poate fi programat pentru funcionarea n 5 regimuri: transmitere asincron, recepie
asincron, transmitere sincron, recepia sincron cu sincronizarea intern, recepia
sincron cu sincronizarea extern.

58051

D1
28
D0
27
+5V
26
RxC
25
DTR
24
RTS
23
DSR
22
RES
21
CLK
20
TxD
19
TxE
18
CTS
17
SYND
16
15
Figura 6.33 Amplasarea porturilor de ieire bistabilul cu interfaa programat serie
KP580BB51A
1
2
3
4
5
6
7
8
9
10
11
12

Formatele cuvintelor de date sunt prezentate n figura 6.34. Formatul cuvintelor


emisie/recepie poate fi de 5...8 bii de date. Numrul de biilor de oprire n regim asincron
este egal cu 1, /2 sau 2. n regim sincron se utilizeaz 1 sau 2 simboluri de sincronizare.
Microschema permite controlarea greelilor n cuvinte de date recepionate pe
paritate/imparitate, greelele n structura codului la recepie asincron, ce apar n rezultatul
absenei biilor de oprire, de asemenea i greelile de suprapunere, ce apar n rezultatul
nerespsctrii schimbrii sincronizrii, cnd cuvntul urmtor vine pn la calcularea celui
76

anterior. Viteza de schimbare n regim sincron este de 0...64 000 bod, n regim asincron
este de 0...19 200 bod.
D0 D1

S0 S1

D4

Bitul
de start

Sn S1 S0

Dn Hp

Simbolul deSimbolul de Datele


sincronizare Sincronizare

Biii
Bitul
de date de control
(5..8)

Bitul de oprire
(1,11/2,2)

Sn D0 D1

Figura 6.34. Formatul cuvintelor de date 58051 n regim asincron (a) i


regim sincron(b)
Microschema(figura 6.35) const dintr-un emitor, schema de dirijare a modemului,
receptor i schema conjugat magistrala de date. Destinaia ieirelor este prezentat n
figura 6.36. Receptorul primete datele de pe magistral i i transform n cod consecutiv,
adaug biii de serviciu i i transmite pe ieirile receptorului TxD, dirijate de semnalul de
sincronizare de la intrarea TxC. Emitorul conine un registru de deplasare de 13 bii,
numrtor, divizor de frecven, formator de bii de serviciu, formator de ieire. n regimul
de transmitere
sincron viteza de transmitere este egal cu frecvena semnalelor la
intrarea TxC. n regimul de transmitere asincron viteza transmiterii este multipl cu
frecvena semnalelor de intrare TxC. Coeficientul de multiplicare se programeaz i este
egal cu 1:16 sau 64. De exemplu, pentru viteza de transmitere 110 bod frecvena
semnalului de sincronizare venit la intrarea TxC, trebuie s fie 110Hz i multipl cu 4,
1,76Hz multipl cu 16 sau 7,04kHZ la multiplicarea egal cu 64. Frecvena maximal a
semnalului de sincronizare la intrarea TxC poate fi egal cu 615kHz. Datele se transmit n
timpul trecerii semnalelor de la intrarea 1 la intrarea 0.
CS

C/ D D7..D0 RD

WR

CLK RES

8
Bloc de interconectare

8
Emitor

8
Schema de dirijare

Receptor

Figura 6.35. Structura KP580BB51A


77

Magistrala de
date

Extrasul

CS

TxD TxC

Dirijarea/datele
1-dirijare,
0-datele

Citire
nscriere
Sincronizarea

Instalarea
iniial

C/ D

D7..D0
CLK
RES
RD
WR
KP580BB51A
TxRDY TxE RTS CTS DTR DSR SYND RxRDY RxC RxD

Ieirea
emitorului
Sincronizarea
emitorului
Validarea
emitorului
Registru
emitorului
este liber
Cererea
terminalului
receptorului

Intrarea
receptorului
Sincronizarea
receptorului
Validarea
receptorului
Ieirea instalrii
impulsului de sincronizare intern

Validarea
terminalului
receptorului

Validarea
terminalului
emitorului
Cererea
terminalului
emitorului

Figura 6.36. Amplasarea porturilor de ieire 58051


Semnalul la intrarea emitorului TxRDY indic, c receptorul este gata s primeasc
cuvintele noi de date de la procesorul central. Semnalul la ieirea TxRDY se instaleaz n
starea unitar dup pornirea programat a transmiterii ( CTS =0) i dup terminarea
transmiterii cuvntului de date curent, i trece n starea zero dup nscrierea baitului de date
n registru de date a emitorului. Semnalul de la ieirea TxRDY se poate folosi n calitate
de cerere de ntrerupere sau cerere DMA n canale DMA. Starea lui se fixeaz n registru
de stare i poate fi citit de procesor pentru dirijarea cu schimbul de date n canale de
deservire a programei.
Semnalul la ieirea TxE, indic c registru de date a emitorului este liber. El se
instaleaz n starea unitar la terminarea cuvntului de date, iar n starea zero- dup
nscrierea datelor n registru emitorului, de asemenea i la programarea cuvntului de

78

dirijare. Semnalul de la ieirea TxE se poate folosi pentru indicarea sfritului transmiterii.
Starea lui se fixeaz n registru de stare i poate fi analizat de ctre program.
Receptorul primete datele de la intrare RxD n codul serie, i i prelucreaz n codul
paralel, exclude simbolurile de serviciu i transmite datele pe magistral. Receptorul
conine formator de intrare, dou registre de deplasare, numrtor i divizor. Recepia
datelor se sincronizeaz de semnalul de intrare RxC. Ca i la transmiterea , n regimul de
recepie sincron frecvena sincronizrii este egal cu viteza de recepie a datelor, iar
regimul asincron recepia este multipl cu viteza transmiterii datelor. Coeficientul de
multiplicare se impune de ctre program i este egal cu 1:16 sau 64. Datele se primesc pe
frontul cresctor a semnalului la intrarea RxC. Semnalul la ieire RxRDY indic, c datele
interfeei sunt pregtite pentru intrarea n procesorul central. El se instaleaz n starea
unitar dup recepia cuvntului de date i poate fi folosit n calitate de semnal de cerere
pentru ntreruperea sau cererea DMA n canale de deservire pentru ntrerupere sau canalele
DMA. Starea de ieire se fixeaz n cuvntul de stare i poate fi folosit pentru
sincronizarea schimbului n canale cu deservire programat. Semnalul trece n starea 0
logic dup calcularea datelor. Intrarea/ieirea programat cu dou direcii de sincronizare
SYND se folosete n sincronizarea regimului de recepie. n regimul de recepie sincron
cu sincronizarea intern el se programeaz la ieire, dup ce pe el se instaleaz semnalul de
nivelul 1. Interfaa ndeplinete ocuparea sincronizrii: primete 1 sau 2 simboluri de
sincronizare. Starea SYND se fixeaz n registru de stare i poate fi analizat pentru
trecerea la recepia datelor. Semnalul se instaleaz n starea zero prin semnalul de
iniializare la intrare RES sau anularea programat i dup citirea cuvintelor de stare. De la
ieirea SYND semnalul se poate folosi ca cerere pentru ntrerupere, iar din registru de stare
ce poate fi citit de procesor i analizat de program.
n regimul de recepie asincron ieirea se utilizeaz pentru depistarea ruperii recepiei.
Pe el se instaleaz valoarea 1, cnd la recepia biilor de oprire, ce au valoarea 1 la intrarea
RxD, apare semnalul cu valoarea zero. Semnalul de la ieirea SYND se poate folosi ca
cererea pentru ntrerupere pe ruperea liniei de legtur. Starea lui , de asemenea se fixeaz
n registrul de stare i poate fi analizat de ctre program. n starea zero semnalul la ieire
SYND se instaleaz dup apariia valorii unitare a semnalului la intrarea TxD i dup
instalaia iniial(pe semnalul la intrare RES sau program).
n regim de sincronizare extern intrarea SYND se programeaz ca intrare i se
folosete pentru recepia semnalului de sincronizare de schimb exterior, ce permite recepia
datelor. Recepia se realizeaz prin SYND=1 la descreterea semnalului de intrare RxC.
Schema de dirijare conine registru de dirijare a cuvintelor, simbolurilor de
sincronizare pentru regimurile de sincronizare, cuvinte de stare i schema de dirijare a
modulatorului i demodulatorului. Semnalul de intrare RES cu durata nu mai puin de 6
perioade din semnalul CLK instaleaz bistabilul n regim de mers n gol, n care
microshema se afl pn la sosirea cuvntului de dirijare. Intrarea i ieirea semnalului de
79

dirijare se folosesc pentru dirijarea modemului sau n calitate de semnal de schimb de


sincronizare de destinaie comun. Ieirea semnalului de cerere terminalului receptorului
RTS se instaleaz n starea zero n mod programabil i se utilizeaz ca cererea
dispozitivelor exterioare pentru transmiterea datelor. Semnalul de validare la intrarea
receptorului la terminalul CTS indic (cnd CTS =0), c transmiterea datelor din
dispozitivele externe se permite i se permite ieirea TxRDY. Ieirea semnalului de
validare a terminalului DTR a emitorului se poate folosi pentru sincronizarea lucrului
emitorului i reglarea vitezei extrasului. El se instaleaz n zero de ctre cuvntul de
dirijare din program. Intrarea semnalului de validare a terminalului DSR a emitorului
indic c terminalul este pregtit de transmitere, se fixeaz n cuvntul de stare i poate fi
analizat de ctre program.
Bistabilul 58051 se interconecteaz cu magistrala de comand a
procesorului prin ieirile magistralei de date D7...D0, semnale de dirijare a extrasului
bistabilului, adresarea registrului de dirijare/stare sau de date, citire, nscriere, ce se aplic
la intrrile CS , C/ D , RD i WR respectiv.. Schemele de interconectare sunt analogice cu
schemele bistabilului 58055. Schema de interconectare a bistabilului
58080 a magistralei procesorului pe bistabilul 58080 este prezentat n
figura 6.39,a. Bistabilul se alege prin selectorul de adrese, se descifreaz adresa
dispozitivului exterior cu ajutorul biilor A7...A0 a magistralei de adrese n spaiul
adreselor dispozitivelor externe cu volumul de 256 baii. Intrare C/D se dirijeaz de adresa
A0. Bistabilul se sincronizeaz prin semnalele venite de pe linii. Dirijare cu
citirea/nscrierea se ndeplinete cu semnalele separate din liniile IORC , IOWC . n schema
de interconectare cu magistrala procesorului bistabilului de tip 8085A/K1810BM88(figura
6.39,b) selectorul de adrese se alege prin semnalul O/ M =1, iar dirijarea cu
citirea/nscrierea se efectueaz cu liniile de citire/nscriere RD,WR . n schema de
interconectare cu magistrala procesorului bistabilului 181086(figura 6.39, c) se alege
de selectorul de adrese de linie A0, iar interfaa este conectat la biii inferiori a
magistralei de date D15...D0. Dirijare cu intrarea C/ D se realizeaz cu adresa de pe linia
A1.

80

A15..A0
D7..D0
IORC

A7..A1 A0

IOWC

F2
RES
AC

CS

C/ D

D7..D0 RD WR
KP580BB51A

CLK RES

Figura 6.39 a. Schema de interconectarea circuitului integrat KP580BB51A cu


magistarala de sistem a circuitului integrat KP580BM80A

A15..A0
D7..D0
IORC
IOWC

F2
RES
8

AC
CS

C/ D

D7..D0 RD WR
KP580BB51A

CLK RES

Figura 6.39. b. Schema de interconectare a circuitului integrat KP580BB51A cu


magistrala de sistem a circuitului integrat 8085A, K1810BM88.

81

BHE BHE A15..A2 A1


A15..A0
D7..D0
IORC
IOWC

F2
RES
AC

CS

C/ D

D7..D0 RD WR
KP580BB51A

CLK RES

Figura 6.39. c. Schema de interconectare a circuitului integrat KP580BB51A


cu magistrala de sistem a circuitului integrat K1810M89
Regimul de lucru i funciile ndeplinite de microschem se impun de program cu
ajutorul cuvintelor de dirijare de regim i cuvintele de dirijare de dou tipuri: cuvintele de
dirijare de regim i de dirijare de comand. Formatele cuvintelor de dirijare sunt artate in
figura 6.40. Cuvnt de dirijare de regim se determin de ctre regim(biii 1,0-00) sau de
ctre coeficientul de divizare a frecvenei de sincronizare, de lungimea cuvntului de
date(biii 3,2), acceptare(biii 4), i tipul de control(bitul 5), a cuvntului de date, numrul
de simboluri de sincronizare(bitul 7) i tipul sincronizrii(bitul 6) n regimele de
sincronizare, numrul de bii de control(biii 7,6) n regimele asincrone. Cu ajutorul
cuvntului de dirijare de comand se programeaz lucrului interfeei pentru
transmiterea(bitul 0) i recepia(bitul 2), alegerea simbolurilor de sincronizare n regim de
sincronizare(bitul 7), anularea interioar(programat) a interfeei(bitul 6), ruperea
transmiterii(bitul 3), anularea steagului de greeli(bitul 4), instalarea cererilor de
transmitere(bitul 1) i recepie(bitul 5). nscrierea cuvintelor de dirijare se ndeplinete cu
comenzile de ieire la C/ D =1.
Regimul de lucru i funciile ndeplinite de microschem se impun de program cu ajutorul
cuvintelor de dirijare de regim i cuvintele de dirijare de dou tipuri: cuvintele de dirijare
de regim i de dirijare de comand. Formatele cuvintelor de dirijare sunt artate in figura
6.40. Cuvnt de dirijare de regim se determin de ctre regim(biii 1,0-00) sau de ctre
coeficientul de divizare a frecvenei de sincronizare, de lungimea cuvntului de date(biii
82

3,2), acceptare(biii 4), i tipul de control(bitul 5), a cuvntului de date, numrul de


simboluri de sincronizare(bitul 7) i tipul sincronizrii(bitul 6) n regimele de sincronizare,
numrul de bii de control(biii 7,6) n regimele asincrone. Cu ajutorul cuvntului de
dirijare de comand se programeaz lucrului interfeei pentru transmiterea(bitul 0) i
recepia(bitul 2), alegerea simbolurilor de sincronizare n regim de sincronizare(bitul 7),
anularea interioar(programat) a interfeei(bitul 6), ruperea transmiterii(bitul 3), anularea
steagului de greeli(bitul 4), instalarea cererilor de transmitere(bitul 1) i recepie(bitul 5).
nscrierea cuvintelor de dirijare se ndeplinete cu comenzile de ieire la C/ D =1.
7

L2 L1 0/B2 0/B1

n regimurile
sincrone

00-regim sincron
Coeficientul vitezei de schimb
Metoda de
n regim sincron:
sincronizare:
01-1
0-1 simbol
10-16
Lungimea
1 2 Tipul
de
11-64
cuvntului
sincronizare
00-5bii
0-extern Permiterea
01-6bii
1-intern controlului
10-7bii
la PK=1
Tipul
control
0-par

de

Figura 6.40. a. Formatul cuvntului de dirijare de regim a circuitului integrat


KP580BB51A

83

Permiterea cutrii
simbolului
de
Lichidarea
sincronizare
la
intern
la =1
Cererea
recepiei
RTS =0

Permiterea
Cerereatransmiterii
transmiterii la
DTR =0
Permiterea recepiei la =1

Ruperea transmiterii
la P=1 TxD=1
Lichidarea
fanioanelor
de greeli
Figura 6.40.b. Formatul cuvintului de dirijare de comand a circuitului

integrat KP580BB51A

Cuvintele de dirijare se formeaz dup semnalul RES consecutiv: cuvntul de


dirijare a regimului, simbolul de sincronizare 1, simbolul de sincronizare 2 n regimurile de
sincronizare, cuvintele de dirijare a comenzii, datelor, etc. Cuvintele urmtoare se ncarc
n formatul cuvintelor de dirijare de comand, care pot fi nscrise n orice moment de timp
n blocul de transmitere a datelor. Pentru ntoarcerea programat la formatul cuvntului de
dirijare a regimului se cere utilizarea cuvntului de dirijare a comenzii 01000000, n care
este instalat bitul 6 i se iniializeaz lichidarea intern.
Starea microschemei poate fi controlat prin citirea coninutului registrului de stare.
Formatul cuvntului de stare este artat n figura 6.41. El permite controlarea pregtirii
emitorului(bitul 0) i receptorului(bitul 1), pregtirea terminalului(bitul 7), prezena
sincronizrii cu terminalul(bitul 6), epuizarea buferului emitorului(bitul 2) i greelile de
recepie aprute(biii 5...3). registrul de stare se citete la comanda intrrii, cnd valoarea
semnalului de intrare C/ D =1.

84

0DSR SYND TxE RxRDY


Validarea
terminalulu
i
emitorulu
Sincronizare
a:
0 nu

Validarea receptorului
la TxRDY=1
Validarea receptorului
la TxRDY=1
Registru receptorului este liber
Greeala de control la OK=1
Greeala amplasrii la OH=1

Greeala
formatului
la =1
FIGURA 6.41. FORMATUL CUVNTULUI DE STARE
KP580BB51A

n regimul de transmitere asincron(figura 6.42) dup nscriere cuvntului de dirijare


se accept transmiterea la CTS =0 la ieirea TxRDY se instaleaz tensiunea 1 logic, se
indic validarea emitorului pentru recepia datelor din microprocesor . Procesorul poate
controla starea ieirii TxRDY prin citirea cuvintelor de stare a microschemei sau recepia
lui prin sistemul de ntrerupere. Dac receptorul este pregtit, atunci procesorul nscrie
cuvntul de date n interfaa la semnalul de intrare WR . La intrarea de validare n bitul
corespunztor a cuvntului de stare se instaleaz valoarea 0 logic. Dup nscrierea datelor
n formatul paralel n microschem are loc cuplarea automat la fiecare transmitere a startbitului, bitului de control i bitului de oprire n corespundere cu programarea formatului de
date i transmiterea lor prin dirijarea semnalului la intrarea TxC. Dup transmiterea
cuvintelor de date se instaleaz starea unitar a semnalului de validare a emitorului
TxRDY, care apare cu o ntrziere relativ fa de mijlocul stop-biilor pe 16...20 perioade
a impulsului de sincronizare. Dup nscrierea cuvntului de dirijare Sfrit de
transmitere(00001000) la sfritul transmiterii datelor la ieirea TxD se instaleaz 0
logic.

85

La magistrala de sistem
8
CS

C/ D

7 6 5 4 3 2 1 0

D7..D0

RD

WR

CLK

0 0 0 1 0 1

RES
KP580BB51A

7 6 5
4
3
2
1
x x TxE RxRDY

Portul
de

c
Portul
de

INTO
Impulsurile de
sincronizare

Figura6.42. Schema conectrii porturilor de ieire(a), cuvntului de dirijare(b) i


cuvntului de stare(c) 58051 n regim de emitere i recepie
asincron
La transmiterea prin modem(figura 6.43) n interfaa se nscrie cuvntul de dirijare
de comand cu valoare bitului 5=1, la ieirea RTS a cruia se instaleaz semnalul de cerere
de transmitere de nivel inferior. Modemul formeaz la intrarea CTS semnalul de
permitere( CTS =0), care permite formarea semnalului de validare a emitorului TxRDY, la
care se iniiaz schimbul cu procesorul
n regimul de recepie asincron(figura 6.42) dup nscriere cuvntului de dirijare la
intrarea de validare a emitorului RxRDY se instaleaz semnalul zero. Tensiunea 1
logic la intrarea RxD mrturisete despre faptul, c n momentul dat de timp recepia
informaiei nu are loc. Apariia la intrarea RxD tensiunii 0 logic informeaz despre
sosirea start-bitului. Validarea acestui bit se verific din nou la strobarea lui la mijloc. Dac
tensiunea 0 logic la intrare se confirm, atunci microshema ncepe recepia datelor.
Totodat se pornete numrtorul de bii, care permite determinarea bitului de sfrit de
cuvnt de date, bitul de control i bitul de oprire. Dac la ncercarea repetat se afl
tensiunea 1 logic, atunci receptorul termin recepia i trece n starea iniial. La apariia
greelilor n datele transmise bistabilele de greeli se instaleaz n starea unitar. Apariia
stop-bitului semnalizeaz despre datele aflate n receptor. Datele primite se transmit prin
86

magistralele interne de date la registru de ieire de date de ieire, iar la ieirea RxRDY se
instaleaz tensiunea 1 logic, faptul ce semnalizeaz procesorului despre necesitatea
calculrii datelor. La realizare schimbului cu deservirea ntreruperilor semnalul de ieire
RxRDY se utilizeaz n calitate de cerere de ntrerupere. La schimbul programat procesorul
citete starea de validare a receptorului n cuvntul de stare, i apoi l analizeaz i citete
datele de pe interfa, dac RxRDY=1. Dac cuvntul precedent de date nu a fost acceptat
de microprocesor, atunci cuvntul curent nlocuiete pe cel anterior n buferul de
intrare/ieire i bistabilul de greeli de suprapunere se instaleaz n starea unitar(adic
cuvntul precedent se pierde). Prezena unei greeli nu oprete lucrul microschemei.
Informaia despre greelile se pstreaz pn la apariia urmtorului cuvnt de comand.
Analiza i prelucrarea greelilor se efectueaz prin programare. Sincronizarea recepiei de
date la ieirea RxD se efectueaz cu ajutorul semnalelor de sincronizare, venii la intrarea
RxC, care la rndul su se strobeaz n interiorul microschemei, adic are loc ntrzierea
informaiei cu 2sec. Semnal la ieire RxRDY apare cu apariia relativ fa de mijlocul
stop-bitului de 16...20 perioade de sincroimpulsurilor.
8
CS

C/ D

D7..D0

RD

CLK

WR

RES
KP580BB51A
Portul
de
ieire

Portul de intrare

INTO
INTI
Impulsuri de
sincronizare

7 6 5 4 3 2 1
0 0 0 1 0 1
0 0 1 1 0 1
b

La modem
a
7

DSR x TxE RxRDY


c

Figura 6.43. Schema conectrii porturilor de ieire (a), cuvntului de dirijare (b) i
cuvntului de stare (c) circuitului integrat KP580BB51A n regim de lucru
asincron cu modem
87

La recepia prin modem(figura 6.43) procesorul verific pregtirea sa, citind cuvntul
de stare i analiznd bitul 7. Dac bitul 7=1, atunci el se nscrie n interfaa cuvntului de
dirijare cu valoarea bitului 1=1, n rezultat la ieirea DTR se instaleaz semnalul de nivel
mic, care informeaz modemul despre pregtirea datelor pentru recepie.
n regimul de transmitere sincron(figura 6.44) pentru alegerea informaiei utile
dintr-un numr de simboluri serie i pentru codarea datelor naintea biilor de date se
introduc simbolurile de sincronizare. Dup nscriere cuvintelor de dirijare n microschem,
simbolurile de sincronizare i datele din emitor nu ncep transmiterea pn cnd la intrarea
de validare a terminalului CTS a receptorului nu este instalat tensiunea 0 logic, dup ce
emitorul ncepe translarea biilor de date la ieirea TxD cu viteza sincroimpulsurilor,
venii la intrarea TxC. nscrierea datelor n interfaa se efectueaz la semnalul de validare
TxRDY, ca i n regimul de transmitere asincron. Exist cazuri cnd, microprocesorul nu
nscrie informaia curent n interfa, pn cnd ultimul transmite nu va transmite toat
informaia precedent. n cazul dat pentru excluderea pierderii sincronizrii ntre modemul
i interfaa automat vine un numr de simboluri de sincronizare. i la ieirea TxE se aplic
tensiunea 1 logic, ce indic c microschema nu posed informaia pentru transmitere i
modemului este transmis un impuls de sincronizare. Cnd microprocesorul ncepe
nscrierea informaiei n interfa, la ieirea TxE se instaleaz tensiunea 0 logic.

88

La magistrala de sistem
8
C/ D

CS

D7..D0

RD

CLK

WR

RES
KP580BB51A
Portul
de
Impulsuri de
INTO
ieire
sincronizare INTI
7

Portul de intrare
La modem

2 1 0

DSR x TxE RxRDY

1/0 1 BK PK L1 L2

Simbolul de sincronizare 1
Simbolul de sincronizare 2
1 0 1 1

0 1

Figura 6.44. Schema conectrii porturilor de ieire(a), cuvntului de dirijare(b)


i cuvntului de stare(c) KP580BB51A n regim asincron cu sincronizare
n regimul de recepie sincron cu sincronizarea intern(figura 6.44) lucrul
microschemei se ncepe cu cutarea simbolurilor de sincronizare. Informaia se primete la
intrarea RxD pe primul registru receptorului i se compar cu coninutul registrului
primului simbol de sincronizare n continuare. Cnd coninuturile registrelor comparate
devin egale, microschema termin cutarea i trece n regim de sincronizare. La ieirea de
instalare de sincronizare SYND se aplic tensiunea 1 logic. Dac microschema este
programat pentru sincronizarea cu dou simboluri, atunci urmtorul simbol de
sincronizare recepionat, la rndul su se compar cu coninutul celuilalt registru. Cnd
ambele simboluri de sincronizare sunt depistate, numai atunci la ieirea SYND n timpul
89

recepiei ultimului bit al a doilea simbol de sincronizare se aplic tensiunea 1 logic, ce


semnalizeaz terminalului(modemului), c ocuparea sincronizrii a avut loc. Terminalul
ncepe translarea datelor la intrare interfeei receptorului. Procesorul depisteaz ocuparea
informaiei, citind cuvntul de stare i analiznd bitul 6.La ieirea SYND n mod automat
apare tensiunea 0 logic dup citirea strii microschemei. Dup aceasta se realizeaz
recepia datelor procesorului central la pregtirea receptorului n mod similar ca i la
regimul de recepie asincron.
La magistrala de sistem
8
CS

C/ D

D7..D0

RD

CLK

WR

RES
KP580BB51A
Portul
de
ieire

Portul de intrare
INTO
INTI

7 6 5 4 3 2 1 0
1/0 1 BK PK L1 L2

La modem
7

6a

DSR x TxE RxRDY


c

1 0 1 1
b

0 1

Figura 6.45. Schema de conectare porturilor de ieire (a), cuvntului de dirijare


de regim (b) i cuvntului de stare (c) circuitului integrat 58051 n
regim de sincronizare extern
n regimul de recepie sincron de sincronizare extern(figura 6.45) la ieirea SYND
se aplic un strob, care cheam translarea simbolurilor de sincronizare la intrare RxD cu
viteza semnalelor de sincronizare, venii la intrarea RxC. Durata semnalelor, ce vin la
intrarea SYND, nu trebuie s fie mai mic dect perioada semnalelor de sincronizare, venii
la intrarea RxC. nceputul recepiei informaiei poate fi reinut cu o perioad de frecven
de simboluri de sincronizare a receptorului din cauza lipsei sincronizrii dintre semnalele
de sincronizare RxC i semnalele venii la intrarea SYND. Reinerea informaiei la intrarea
RxD fa de semnalele venii la intrarea SYND trebuie s fie egal cu 15 perioade de
90

frecven a semnalelor de sincronizare receptorului. Greelile de paritate i suprancrcrii


n regimurile de sincronizare se controleaz cu acelai mod, ca i la regimul asincron.
Asigurarea programat a interfeei include programul de programare a bistabilului i
programele de intrare/ieire. Pentru programarea interfeei este necesar de formulat
cuvntul de dirijare i nscrierea lui n interfa.
A7..A1 A0
A15..A0
D7..D0
IORC

IOWC
F2
RES

AC

CS

CS

A1,0 D7..D0 RD WR
58053
OUTO GATEO CLKO

TxD

C/ D

D7..D0 RD WR
KP580BB51A
TxC CTS
DSR

CLK RES
RxC

RxD

1
&
K291
+5V

-12V
4,7K
1,5K

1,5K

560

Figura 6.46. Schema interfeei pe KP580BB51A i KP580B53

91

Realizarea practic a interfeei canalului serie de intrare/ieire este demonstrat n


exemplu de construire a interfeei radiale a (figura 6.46) serie pentru interconectarea
procesorului bistabilului 58051 lucreaz n regim de intrare/ieire asincron.
Receptorul se cupleaz cu liniile de intrrile +,- prin legtura optronic, ce este
realizat pe optronul 2931. Emitorul este unit cu liniile de ieire prin formator. n
ambele cazuri liniile de legtur trebuie s asigure un curent de 20mA. Semnalele de
sincronizare de intrare/ieire formeaz un taimer, realizat bistabilul 58053. Se
folosete numrtorul 0, care lucreaz n regim de generator de impulsuri dreptunghiulare,
semnalului sincronizat cu frecvena de 2,15MHz cu liniile F2. Pentru obinerea vitezei
de schimb egal cu 9600 bod, coeficientul de divizare a taimerului trebuie s fie egal cu
224=111000002.

BIBLIOGRAFIE
1. .. . - , 1992.
2. . . . - ., 1985.

92