Sunteți pe pagina 1din 11

4Ministerul Educaiei al Republicii Moldova

Universitatea Tehnic a Moldovei


Facultatea Calculatoare informatica si
microelectronica

RAPORT
La ASDN
Lucrarea de laborator nr.1
Varianta I

Tema: Sinteza circuitelor logice combinaionale.

A efectuat:
st. gr. TI-142
A verificat:
lect. asist.

Bulat Alexandru
S.Munteanu

Chisinau-2015
Scopul lucrrii: studierea practic i cercetarea procesului de sintez a circuitelor
combinaionale.

logice

Sarcina:
1. Constuiti tabelului de adevar pentru functiile y1 si y2 conform
variantei din tabelul 2.1.

2. Efectuati minimizarea functiilor y1 si y2 pentru unitate si dupa


zerouri.
a) Minimizarea dupa unitati (4 forme) ;
b) Minimizarea dupa zerouri (4 forme) ;
3. Utilizind formulele DMorgan transformati forma dizjunctiva
normala perfecta(F.D.N.P) si prezentati-o in setul de elemente
SI-NU,si construiti schemele pentru y1 si y2 in setul de
elemente SI-NU.
4. Pentru fiecare schema, determinati costul si timpul de
retinere.
c) De efectuat schema logica in baza elementelor SAU/SI.
Consideratii teoretice:
Orice circuit logic se caracterizeaz prin natura semnalelor de intrare, a
celor de ieire, prin clasele de funcii intrare-ieire i prin natura prelucrrilor
de date ce au loc n structura sa intern.
Din punct de vedere funcional circuitele logice se mpart n dou clase:
combinaionale i secveniale. Un circuit logic combinaional (CLC) se
caracterizeaz prin aceea c starea ieirilor sale la un moment dat depinde
numai de starea intrrilor sale n momentul considerat. Se mai spune c
circuitele logice combinaionale (CLC) sunt lipsite de memorie i variabilele
de ieire nu sunt aplicate la intrare. Legtura ntre starea intrrilor i starea
ieirilor circuitului este dat de funciile de transfer ale acestuia, denumite n
ceast caz funcii de comutare, care sunt funcii booleene.
Orice circuit logic combinaional (CLC), care are n intrri (x1,x2,x3, ... ,xn)
i m ieiri (y1,y2,y3, ... ,ym), la care ieirile pot fi exprimate numai n
dependen de variabilele de intrare:
y1=f1(x1,x2,x3, ... ,xn);
y2=f2(x1,x2,x3, ... ,xn);
..........................
ym=fm(x1,x2,x3, ... ,xn);
Sinteza unui circuit logic combinaional (CLC) se realizeaz n urmtoarele
etape:

descrierea necesitilor ce trebuie s le rezolve circuitul logic combinaional


(prin text, desen, diagrame, etc);
reprezentarea acestei descrieri sub forma unui tabel de adevr;
deducerea funciilor logice i minimizarea acestora;
implimentarea acestor funcii minimizate sub forma unor reele de comutare
prin intermediul circutelor integrate;
Implimentarea funciilor logice minimizate sub forma reelelor de comutare
poate fi realizat sau n forma disjunctiv (I/SAU), sau n orice alt form
normal, adic I-NU/I-NU, SAU/I-NU, SAU-NU/SAU, I/SAU-NU, I-NU/I,
SAU/I, SAU-NU/SAU-NU.
Trecerea de la o form normal la alta se efectueaz prin utilizarea
succesiv a formulelor lui De Morgan, avnd iniial forma canonic disjunctiv
normal (I/SAU) i forma canonic conjunctiv normal (SAU/I) a funciei.
Minimizarea funciilor este necesar n procesul de sintez a circuitelor
numerice deoarece forma cea mai simpl (minimal) a unei funcii va
necesita cheltuieli minimale de aparataj la materializarea acestor funcii.
Exist mai multe metode de minimizare a funciilor logice. n cazul cnd
numrul de variabile a funciei nu este mai mare dect 6 se utilizeaz
metodele diagramelor Veitch-Karnaugh.
Diagramele Veitch-Karnaugh reprezint nite tabele numrul ptrelelor
crora este egal cu numrul de combinaii posibile ale variabilelor pe care le
poate avea funcia ce trebuie minimizat. Ptrelele sunt aezate ca cele
care corespund combinaiilor ce se pot alipi ntre ele i se afl n poziii
vecine. Orice alipire ntre dou combinaii vecine va rezulta urmtoarele:
partea comun rmne intact (neschimbat), iar variabilele prin care se
deosebesc dispar.
ntr-o diagram se pot alipi dou combinaii cu eliminarea unei variabile,
patru combinaii cu eliminarea a dou variabile, opt combinaii cu eliminarea
a trei variabile, asesprezece combinaii cu eliminarea a patru variabile,
treizeci i dou de combinaii cu eliminarea a cinci variabile.
La minimizarea diagramelor Veitch-Karnaugh se completeaz astfel: n
ptrelele care corespund combinaiilor pentru care funcia este egal cu 1
p-u FCD se nscriu uniti (respectiv zerouri p-u FCC), iar celelalte nu se
completeaz. Alipirile se realizeaz n aa fel ca numrul minimal de alipiri s
cuprind un numr maximal de uniti (zerouri).

Mersul lucrarii :
1.Tabelul de adevar
y1=(0,1,2,4,5,7,9,10,11,14,15)

0
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15

x1
0
0
0
0
0
0
0
0
1
1
1
1
1
1
1
1

x2
0
0
0
0
1
1
1
1
0
0
0
0
1
1
1
1

x3
0
0
1
1
0
0
1
1
0
0
1
1
0
0
1
1

x4
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1

Diagrama Karnaugh pentru unitati:

y1
1
1
1
0
1
1
0
1
0
1
1
1
0
0
1
1

Y1= x 1 x3+ x1 x 3+ x 1 x2 x 4 + x 1 x 2 x 4 + x1 x2 x4
x1 x2 x4
()
Y1=
( x 1x3) ( x 1x 3 ) ( x 1 x2 x 4 ) ( x1 x2 x 4 )

(SI/Sau)

(SI-NU/SI-NU)

x1 + x 2 + x 4

Y1= ( X 1 + X 3 ) ( X 1 + X 3 )( X 1+ X 2 + X 4 ) ( X 1 + x 2+ x4 ) () (SAU/SI-NU)

Y1=

( X 1+ X 3 ) + ( X 1 + X 3 )+ ( X 1+ X 2 + X 4 ) + ( X 1 + x 2+ x4 ) +( x 1 + x2+ x 4)

(SAU-NU/SAU)

Diagrama Karnaugh pentru zerouri:

Y1=

( X 1+ X 3+ X 4 )( X 1 + X 2 + X 3 )( X 1 + X 2+ X 3 + X 4 )( X 1 + X 2+ X 3+ X 4 )

Y1=

( X 1+ X 3+ X 4 ) + ( X 1 + X 2+ X 3 ) + ( X 1 + X 2+ X 3+ X 4 ) + ( X 1 + X 2+ X 3 + X 4 )

Y1=

( X 1 X 3 X 4 ) + ( X 1 X 2 X 3 ) + ( X 1 X 2 X 3 X 4 ) + ( X 1 X 2 X 3 X 4 )

(SAU-SI)

(SI/SAU-NU)

(SAU-NU/SAU-NU)

Y1=

(X

X 3 X 4 )( X 1 X 2 X 3 )( X 1 X 2 X 3 X 4 )( X 1 X 2 X 3 X 4 ) (SI-NU/SI)

Schema logica in baza elementelor SI-NU/SI-NU

Tq-timpul de retinere
C-costul
Tq=2
C=14Q(Quine)
Diagrama temporala :

2) y2=(2,3,4,5,8,9,12,13)
1. Tabelul de adevr:

0
1
2
3
4
5
6
7
8

x1
0
0
0
0
0
0
0
0
1

x2
0
0
0
0
1
1
1
1
0

x3
0
0
1
1
0
0
1
1
0

x4
0
1
0
1
0
1
0
1
0

y2
0
0
1
1
1
1
0
0
1

9
10
11
12
13
14
15

1
1
1
1
1
1
1

0
0
0
1
1
1
1

0
1
1
0
0
1
1

1
0
1
0
1
0
1

1
0
0
1
1
0
0

Diagrama Karnaugh pentru unitati:

Y2= x 1 x3+ x2 x 3+ x1 x2 x 3
x 1 x3
x1 x2 x3
Y2=(
()
x x
( 2 3)

(SI-SAU)

(SI-NU/SI-NU)

x1 + x 3
Y2= x 1+ x2 + x3 (SAU/SI-NU)
( x 2+ x 3 ) ( )
Y2= ( x 1+ x 3 )+ ( x2+ x3 ) +( x 1+ x2 + x3 )

(SAU-NU/SAU)

Diagrama Karnaugh pentru zerouri:

Y2= ( X 1 + X 2+ X 3 ) ( X 2 + X 3 )( X 1 + X 3 ) (SAU/SI)

Y2= ( X 1 + X 2+ X 3 ) + ( X 2+ X 3 ) + ( X 1+ X 3 ) (SAU-NU/SAU-NU)
Y2=

( X 1 X 2 X 3 ) + ( X 2 X 3 ) + ( X 1 X 3 )

Y2=

( X

X 2 X 3 ) ( X 2X 3 ) ( X 1X 3 )

(SI/SAU-NU)

(Si-NU/SI)

Schema logica in baza elementelor SAU/SI

Tq-timpul de retinere
C-costul
Tq=2
C=10Q(Quine)

Diagrama temporala :

Concluzie:
In urma efectuarii acestei lucrari de laborator am facut cunostinta cu
procesul de sintez a circuitelor logice combinaionale. Am studiat etapele de
sintez ale unui circuit logic combinaional (CLC) i metodele de minimizare
a funciilor logice, in special metoda Karnaugh, atunci cind numarul
variabilelelor e mai mic decat 6. Am studiat si formulele lui DMorgan care au
o mare aplicare in obtinerea de noi forme minime pentru functia data.
Am verificat corectitudinea funcionrii circuitelor integrate ale standului de laborator,am
asamblat i reglat circuitul logic combinaional, care realizeaz dou funcii n setul de elemente
I-NU (la indicaia profesorului) si am determin costul i timpul de reinere pentru fiecare
functie.