Curs an III C & TI

Structura activitii: 2C+1L

Forma de verificare: examen scris

Structura notei obinute:

30% laborator (programe, referate)
30% examen
20% referat sintez
10% prezentarea referatului de sintez
10% interactivitate

Introducere n testarea automat

Caracterizarea defectelor. Modelarea lor

Simularea logica

Metode de generare a Vectorilor Stimuli de Test - VST

Simularea defectelor

Metode i tehnici de compresie a datelor

Proiectarea pentru testabilitate

Standarde de testare

Contextul evoluiei domeniului

Coninutul unei experiene de test

Metode de test

Tehnici de test pentru plachete

Strategii de testare

Defect, eroare, defectare

Manifestarea defectelor n sistemele logice

Caracterizarea defectelor logice

Consecine induse de progresul tehnologic:

concentrarea unui numr din ce n ce mai mare de funcii la
nivelul chipurilor

Wafer
Scale

beyond
2000

obinerea unor densiti sporite de componente, chipuri i

trasee pe plachete
Densitatea a crescut mult mai rapid dect numrul terminalelor de
acces, s-au deteriorat posibilitile de generare a stimulilor de test
i de procesare a simulrii defectelor.

fiabilitatea circuitelor.

Pentru surmontarea acestor dificulti s-a acionat n dou

direcii;
1.

au fost dezvoltai algoritmi de generare a testelor tot mai rapizi i

mai eficieni,

2.

s-a apelat la tehnici de proiectare pentru creterea testabilitii.

BGA

2000s

Fine
Pitch

1990s

DIP

1970s

Orientarea testrii la nivelul plachetei spre:

perfecionarea metodelor i tehnicilor de test pentru interconexiunile
realizate pe plac ntre chipuri;
implementarea conceptelor referitoare la proiectarea pentru testabilitate,
Design for Test (DFT);
integrarea unor funcii de test sau auxiliare operaiilor de testare la nivelul
chipurilor.

Ce urmrim prin efectuarea unei aciuni de testare?

S identificm dac sistemul este fr defecte?

NU!!!

S identificm prezena unui anumit tip de defect (sau un set de defecte)!!!

Gradul de incredere n rezultatele testelor

Ilustrarea unei experiene de test simple

MODEL
(GU)
Secvena
de test
Generator
secvene de
test

Secvena de
referin

Comparator
Rezultat test
GO/NO GO

CST
(DUT)
Secvena
de ieire

Ilustrarea unei experiene de test cu compactare

Secvena de
referin
MODEL
(GU)

Imagine de
referin
COMPACTOR

Secvena
de test
Generator
secvene de
test

Comparator

CST
(DUT)

Rezultat test
GO/NO GO

COMPACTOR
Secvena
de ieire

Imagine de
ieire

Testarea circuitelor logice presupune parcurgerea a dou faze importante:

1.

generarea pattern-urilor de test pentru circuitul ce se testeaz (test

generation stage), i

2.

aplicarea acestor pattern-uri de test circuitului (test application

stage).

Pentru circuitele LSI i VLSI, e foarte important generarea pattern-urilor

de test
Date de test = stimuli de intrare aplicati + raspunsurile CUT

Calitatea testrii, depinde mult de gradul de acoperire a defectelor, asigurat de

setul sau secvena de test, precum i de lungimea acestuia.

Acoperirea Defectelor, realizat de un test, este dat de fraciunea de defecte ce

poate fi detectat, sau localizat pentru circuitul ce se testeaz la aplicarea testului
respectiv.
Acoperire defectelor din circuit (inclusiv a celor de ntrziere), pe care o realizeaz un test
dat, se determin prin procesul de simulare a defectelor.
fiecare pattern de test este aplicat att circuitului fr defect, ct i fiecrui circuit obinut prin
defectare pe baza defectelor posibile; este simulat fiecare comportare de circuit, i este analizat
fiecare rspuns de circuit, pentru a gsi defectele detectate de fiecare pattern de test

AD este utilizat si pentru producerea dicionarelor de defecte

adun informaiile necesare pentru identificarea unui defect.

Exist dou categorii mari de teste:

1. Teste parametrice
Statice
Dinamice

2. Teste funcionale, desfurate n condiii:

Statice
Dinamice

Parametrice impuse

Determinarea secvenei de test care pune n eviden defectele

cutate;

Obinerea secvenei de referin i eventual a imaginii referin;

Aplicarea secvenei de test CST;

Citirea rspunsului CST;

Compactarea rspunsului CST (dac este cazul);

Compararea rspunsurilor sau a imaginilor acestora;

Determinarea unui grad de ncredere asupra rezultatului testului

efectuat

n funcie de natura secvenelor de test

Metode deterministe

Metode aleatoare

Metode pseudoaleatoare

METODE DE
TEST

DETERMINIST NEDETERMINIST

PSEUDOALEATOARE

ALEATOARE

SECVENE DE
TEST

Reproductibil

Reproductibil

Reproductibil

Nereproductibil

SECVENE DE
REFERIN

Cunoscut

Cunoscut

Cunoscut

Necunoscut

IMAGINEA DE
REFERIN
METODA DE
COMPARARE

Nu se determin

Cunoscut

Cunoscut

Cunoscut

METOD
DIRECT

ANALIZ DE
SEMNTUR

ANALIZ DE
SEMNTUR

TEST COMPACT
STATISTIC

Testarea funcional a
ansamblului plac
static;
dinamic sau de performan;
n sistem;

Configuraia sistemului: tipurile de plci din sistem: digitale, analogice,

mixte.

Descrierea circuitului electric pe plci: listele de legturi dintre componente

i orientarea acestora de la ieiri spre intrri.

Descrierea topologic a plcii: plasarea circuitelor pe plac.

Modelele pentru componente (biblioteci de componente):

numrul de circuite dintr-o capsul;
modelul funcional (analogic sau logic);
tehnologia de realizare;

Modelele pentru defecte (dicionare de defecte) prin care se descriu modul

de manifestare pe plac a fiecrui tip de defect.

Testarea IN CIRCUIT
Izolarea circuitului
Protecia ieirilor cuplate n
nodurile forate
Pini de test
SENZOR/DRIVER

IN CIRCUIT
DIGITAL FUNCTIONAL

IN CIRCUIT ANALOGIC
CLASIC (parametric)

IN CIRCUIT ANALOGIC
FUNCTIONAL

Placa alimentat
Teste funcionale (cu condiii
parametrice)
Orice tip de circuit logic

Placa nealimentat
Teste parametrice

Placa alimentat
Teste funcionale

Numai componente
pasive i dispozitive

n principiu orice tip

de circuit analogic

Testarea
combinat
Izolarea unui sector pe
plac prin metode
specifice tehnicii IN
CIRCUIT
Testele aplicate sunt
funcionale

STRATEGIA
S1

S2

S3

Start big
Start small
TEHNICI UTILIZATE
- test de continuitate
- test combinaional
- test funcional n sistem

COST/PLAC
9$

- test IN CIRCUIT
- test combinaional
- test funcional n sistem

4.4$

- test combinaional
- test funcional de performan
- test funcional n sistem

3$

Productorul
calitatea testului

Utilizatorul

calitatea produselor

CT

B Dd
N

B
CU
B Dn

Criteriu

Atributul metodei de testare

Terminologia

Cnd este realizat testarea

Concurent cu operarea
normal a sistemului

On-line testing
Concurent testing

Ca i activitate separat

Off-line testing

Chiar n interiorul
sistemului

Self -testing

Aplicate de un dispozitiv
extern (testor)

External testing

Erorile de proiectare

Design verification testing

Erorile de fabricaie

Acceptance testing

Defectele de fabricaie

Burn-in

Cderile din rodaj

Quality assurance testing

Cderile fizice

Field testing
Maintenance testing

Unde este sursa stimulilor

Ce se testeaz

Ce este obiectul fizic ce se testeaz

Cum sunt produi stimulii de test

i/sau rspunsurile de test

Cum sunt aplicai stimulii de test

IC

Component-level testing

Plac

Board-level testing

Sistem

System-level testing

Obinui din memorie

Stored-pattern testing

Generai pe parcursul
procesului de testare

Algorithmic testing
Comparison testing

ntr-o ordine predeterminat

n funcie de rezultatele
obinute pn la acel
moment

Ct de repede sunt aplicai stimulii de Mult mai rar dect operarea

test
normal
La viteza de operare normal

Adaptive testing

DC (static) testing
AC testing
At speed testing

Ce sunt rezultatele ce sunt

urmrite

Toate pattern-urile de
ieire
Anumit funcie a
Compact testing
pattern-urilor de ieire

Ce linii sunt accesibile pentru

testare

Cine verific rezultatele

Numai liniile de I/O

Edge-pin testing

I/O i liniile interne

Guided-probe testing
Bed-of-nails testing
Electron-beam testing
In-circuit testing
In-circuit emulation

Chiar sistemul

Self-testing
Self-checking

Un dispozitiv extern
(testor)

External testing

Dac unitatea ce se testeaz se comport incorect, ea fiind recuperabil i trebuind

reparat, atunci trebuie diagnozat cauza erorii detectate. Termenii de diagnoz i
reparare pot fi utilizai att n cazul cderilor fizice, ct i n cel al erorilor de
proiectare cnd repararea semnific de fapt reproiectarea unitii.

Pentru diagnoza defectelor sunt disponibile dou tipuri de metode:

analiza cauz-efect, ce enumr toate defectele posibile s existe ntr-un model de
defectare i determin - naintea experimentului de testare - toate rspunsurile ce le
corespund pentru un anumit test aplicat.
Acest proces ce se bazeaz pe simularea defectelor construiete o baz de date numit dicionar al defectelor.
Astfel, diagnoza este un proces de cutare n dicionarul de defecte a unui rspuns precalculat ce corespunde
celui obinut de la unitatea ce se testeaz. Dac cutarea se ncheie cu succes, dicionarul de defecte indic
defectele posibile, sau componentele posibile a fi defecte la unitatea ce se testeaz.

analiza efect-cauz se regsete n cazul tehnicii guided-probe. O astfel de analiz

proceseaz rspunsul (efectul) actual al unitii ce se testeaz i ncearc s determine
direct doar defectele (cauza) ce ar determina un asemenea rspuns.

tehnicile de diagnoz pot fi difereniate funcie de nivelul la care se

desfoar aceasta, n:
1.

diagnoz la nivel logic i

2.

diagnoz la nivel de sistem.

Customers need
Determine requirements
Write specifications
Design synthesis and Verification
Test development
Fabrication
Manufacturing test
Chips to customer

Design synthesis: Pornind de la o functie I/O, se dezvolta o

procedura de fabricare a dispoztivului pe baza de materiale si
procese cunoscute

Verification: Analiza predictiva ce asigura ca proiectul sintetizat,

la fabricatie, va realiza functia de I/O data

Test: Un pas in procesul de fabricatie ce asigura ca dispozitivul

fizic, fabricat pe baza proiectului de sinteza, nu are defecte de
fabricatie

Verifies correctness of design.

Performed by simulation,
hardware emulation, or formal
methods.

Verifies correctness of manufactured

hardware.

Two-part process:
1. Test generation: software process
executed once during design
2. Test application: electrical tests
applied to hardware

Performed once prior to

manufacturing.

Responsible for quality of

design.

Test application performed on every

manufactured device.

Responsible for quality of devices.

33

Ideal tests detect all defects produced in the

manufacturing process.

Ideal tests pass all functionally good devices.

Very large numbers and varieties of possible defects

need to be tested.

Difficult to generate tests for some real defects.

Defect-oriented testing is an open problem.

34

Based on analyzable fault models, which may not map on

real defects.

Incomplete coverage of modeled faults due to high

complexity.

Some good chips are rejected. The fraction (or percentage)

of such chips is called the yield loss.

Some bad chips pass tests. The fraction (or percentage) of

bad chips among all passing chips is called the defect level.

35

Good chips
Prob(good) = y

Prob(pass test) = high

Mostly
good
chips

Fabricated
chips
Defective chips
Prob(bad) = 1- y

Prob(fail test) = high

Mostly
bad
chips
36

Design for testability (DFT)

Chip area overhead and yield reduction
Performance overhead

Software processes of test

Test generation and fault simulation
Test programming and debugging

Manufacturing test
Automatic test equipment (ATE) capital cost
Test center operational cost

37

37

Detectie: Determinare daca dispozitivul ce se testeaza

(device under test (DUT)) are defecte

Diagnoza: Identificarea prezentei unui defect specific la

nuvelul DUT.

Caracterizarea dispozitivului: Determinarea si corectarea

erorilor din procesul de proiectare si/sau productie

Analiza modului de cadere (Failure mode analysis

(FMA)): Determinarea erorilor procesului de fabricatie ce
pot cauza defecte la nivelul DUT.

Defectul este o imperfeciune fizic/logic care apare n

cadrul unei componente hardware/software.
Ca i exemple de defecte fizice pot fi amintite: scurtcircuitele i
ntreruperile ale traseelor electrice, ntreruperi sau imperfeciuni
n structurile semiconductoare, etc.
Ca i defect software poate fi amintit o bucl de program din
care nu se mai poate iei

Se manifest n universul fizic

Eroarea este manifestarea defectului i reprezint o

deviaie de la corectitudinea i acurateea de execuie a
funciilor.
De exemplu, datorit unei atingeri fizice a dou trasee, o linie de
date este blocat n 0 logic. Dac funcionarea circuitului impune
trecerea liniei n 1 logic, evident, va apare o eroare.

Se manifet n universul informaional

Defectarea sau funcionarea defectuoas, reprezint

executarea unei funcii sau a unui set de funcii sub
standardele prevzute din punct de vedere calitativ sau
cantitativ.

Se manifest n universul extern sau al utilizatorului

Defect

Eroare

Defectare

led
aprins

&
0

L
H

Latena defectului reprezint intervalul de timp ntre apariia defectului

i momentul apariiei erorii datorate acelui defect

Latena erorii este timpul scurs de la apariia erori pn la manifestarea

cderii sistemului

Nederminat

Extinderea

Determinat

Global

Durata

Local

Intermitente

Natura

Tranzitorii

Permanente

SOFT

HARD

Cauza

Digital

Analog

Perturbaii externe

Componente defecte

Implementri greite

Specificaii greite

CARACTERISTICILE DEFECTELOR
Valoarea

Cauzele defectelor
Specificaii
greite

Erori software

Greeli de
implementare

Perturbaii
exterioare

Componente
defecte

Erori

Erori hardware

Defectri ale
sistemului

Specificaii greite

ERORI SOFT

Implementri greite
ERORI SISTEM
Componente defecte
ERORI HARD
Perturbaii externe

EVITAREA
DEFECTULUI

MASCAREA
DEFECTULUI

TOLERAREA
DEFECTULUI

DEFECTARI
SISTEM

Se obine prin:
detecia defectului
localizarea defectului

izolarea defectului (prevenirea propagrii n sistem a efectelor

defectului)
restabilirea dup defect

 Defecte

soft

Defecte

hard

Defecte parametrice

Defecte logice
statice

dinamice

Aceast clas de defecte modific valorile variabilelor

logice ataate semnalelor prezente n diferite noduri ale
circuitului testat.

Cauza acestor defecte este de natur fizic: ntreruperi,

scurtcircuite prezente att la nivelul plachetelor
electronice ct i n interiorul chipurilor.

Aceste tipuri de defecte, notate prescurtat PP0, respectiv PP1,

determin fixarea valorii logice dintr-un anumit nod al
circuitului la valoarea logic "0" sau "1", aceasta indiferent de
evoluia celorlalte semnale logice din circuit.

n englez denumirea defectului este stuck at 0/1 (s-a-0/1)

Aceste defecte sunt generate de puni de legtur ce apar ntre

trasee diferite. Ele se pot gsi fie pe placheta cu trasee de cablaj
imprimat, fie n interiorul chipului. Dac defectele sunt prezente
la nivelul cablajului imprimat ele sunt cauzate fie n procesul
tehnologic de realizare a cablajului, fie n procesul tehnologic de
realizare a lipiturilor. Scurtcircuitele pot apare ntre mai multe
categorii de trasee:
ntre trasee de alimentare
ntre traseu de semnal i traseu de alimentare
ntre dou trasee de semnal

n situaia ntreruperii traseelor de semnal de pe plachete,

consecina funcional este c unele intrri nu mai
primesc comand.
Intrrile familiilor bipolare vor reaciona ca i cum ar avea o
comand de tip "1".

Circuitele din familiile CMOS vor reaciona n funcie de modul

n care se ncarc capacitile echivalente de la intrri, deci
nivelul prezent la intrri va fi unul incert.

Dispariia unor impulsuri funcionale de scurt durat.

Apariia unor impulsuri parazite de scurt durat. Aceste

impulsuri logice eronate mai sunt cunoscute i sub
denumirile: glitches, spikes.

Modificare parametrilor temporali ai impulsului

(ntrzierea impulsului, modificarea duratei lui).

pentru un circuit combinaional, orice set complet de teste pentru detecia

defectelor singulare, s-a dovedit c acoper cel puin 98% din defectele
multiple formate din mai puin de 6 defecte.

57

malfuncionarea cauzat de A/0, B/0, E/0, D/1, i F/1, este aceeai, grupate n aceeai clas
de echivalen.
Un defect este numit redundant, dac prezena lui nu produce malfuncie n circuit
defectul C/1 este redundant.

n detecia i localizarea defectelor, se iau n considerare numai defectele reprezentative ale

fiecrei clase de echivalen.

setul de teste pentru detecie se aleg rnduri ce indic pattern-uri de test, astfel nct
fiecare coloan ce indic o clas de defecte s aib un "X" n unul din aceste rnduri. set
de pattern-uri pentru detecie: {00, 10, 11}.

Setul de pattern-uri pentru diagnoz se obine definind un set de rnduri, astfel nct, nici
o pereche de pattern-uri pentru coloane s nu fie aceeai. pentru diagnoz, setul: {00, 01,
10, 11}.

58

Pattern-urile de test sunt pe urm

simulate pe circuitele defec-tate
conform defectelor din dicionar, i se
evalueaz pe baza rezultatelor simulrii
(ce include liste de defecte testate i
netestate), gradul de acoperire a
defectelor.

Dac acoperirea de defecte obinut nu

convine, se reia procesul de generare a
pattern-urilor de test pentru defectele
netestate, pn se obine o acoperire
corespunztoare a defectelor. n final,
se completeaz dicionarul de defecte,
specificndu-se informaii suficiente
pentru detecia i localizarea defectelor.

59

Fie Z(x) funcia logic realizat de un circuit combinaional N cnd are la

intrare vectorul arbitrar x. Z(x) este i el un vector.
X

Z (X )

N
Nf

ZZ( Xf(t)
)

Dac n circuit va apare un defect f el se transform ntr-un nou circuit Nf ce

realizeaz funcia Zf(x).

n procesul de testare la intrarea circuitului se aplic o succesiune de vectori

detest t1,t2,.., tm.

Definiie: Un vector de test t detecteaz un defect f dac Z(t)Zf(t).

Dac circuitul are o singur ieire condiia ca un defect s fie

detectat este: Z(x)Zf(x)=1

Vectorul de ieire n circuitul fr defect

este:

Z=[z1=x1x2; z2=x2x3]

n prezena defectului f (scurtcircuit

ntre intrrile x1 i x2, ce poate fi
echivalat cu o funcie OR) vectorul de
ieire este:

Zf=[z1f=x1+x2; z2f=(x1+x2)x3]

Vectorul de test 011 detecteaz defectul

f deorece Z(011)=01 i Zf(011)=11

Circuitul realizeaz funcia:

Z ( x2 x3 ) x1 x1x4

n prezena defectului PP0 n

nodul x4 funcia realizat va fi:
Z f ( x2 x3 ) x1

Condiia de identificare a defectului este: Z Z f x1x4 1

Vectorii de test care identific defectul vizat sunt:
0001, 0011, 0101, 0111. Exist mai muli vectori
de test care identific acelai defect!

I1 I2

0 0
1
0 1
1
1 0
1
1 1
0
Funcionare
corect

I1 I2

1 0
1
1 1
0
1 0
1
1 1
0
I1
Defect PP1

I1 I2

0 0
1
0 1
1
1 0
1
1 1
1
O
Defect PP1

I1 I2

0 0
1
0 1
1
0 0
1
0 1
1
I1
Defect PP0

Pentru testarea tuturor defectelor unui circuit nu e nevoie s fie aplicate toate
combinaiile posibile la intrri!

Unele defecte sunt echivalente din punctul de vedere al erori generate!

Scopul ATG este de a gsi un set de vectori de test care identific

n circuitul testat toate defectele detectabile.

Acest set de test se numete set de test de detecie complet sau

set complet de test.

PP1

Valorile logice v/vf din

nodurile circuitului
arat c defectul este
detectabil.

Simulm ultimul circuit

pentru t =1001, n prezena
defectului G2 s-a-1 i
obinem

Liniile care i modific valoarea logic n prezena defectului f sunt senzitive la

acest defect.
O succesiune de linii senzitive la defectul f formeaz o cale senzitiv la f.
Pentru punerea n eviden a unui defect sunt necesare dou condiii:
Activarea defectului
Propagarea defectului

Dac o poart are ieirea senzitiv la defectul f atunci ea are cel puin o
intrare senzitiv la acest defect.
Fie o linie j senzitiv la defectul PPv n nodul l (la aplicarea testului t)
i p paritatea inversrilor care apar ntre j i l.
valoarea n nodul j la aplicarea testului t va fi:
vp
Dac exist mai multe ci senzitive ntre nodul l i j, atunci fiecare dintre
acestea are aceeai paritate a inversiunilor.

Dac ntre dou noduri i i j exist dou ci cu paritatea inversrilor

diferite, atunci cile respective nu pot fi utilizate pentru propagarea
unui defect f. Un astfel de circuit se numete circuit cu FAN OUT
recovergent.

Fie o poart G avnd inversiunea i

i valoarea de control sau critic a
intrrilor c, dac ea este senzitiv la
defectul f (cnd se aplic testul t),
atunci:
toate intrrile senzitive la defectul
f au aceeai valoare (fie aceasta a)
Toate intrrile nesenzitive la f
(dac exist) au valoarea c
Ieirea porii are valoarea a i

PP1

PP0

Defectul PP1 n nodul a nu este detectabil.

Defectul PP0 n nodul b este detectabil (vectorul de test este t=1101).
Defectul PP0 n nodul b nu este detectabil dac este prezent i defectul
PP1 n nodul a

Circuitul realizeaz funncia:

testul t=111 detecteaz

defectul PP0 n nodul q;

n prezena scurtcircuitului
figurat, echivalent cu o
funcie OR, defectul nu mai
este detectabil.

PP0

xy xz

PP0

Combinaia 111 este singura

care poate detecta PP0 n q
dac este un defect singular.
scurtcircuit

Redundana unui circuit poate invalida un set complet de test:

Dac f este un defect detectabil i g este un defect nedetectabil, atunci f poate
deveni nedetectabil n prezena lui g. Un defect f de acest tip se numete
defect redondant de a doua generaie.
Dou defecte singulare nedetectabile f i g pot deveni detectabile dac apar
simultan n circuit.
A
B

a2

U1
1

3
A ND2

b2

U2

U4
1

3
A ND2

C
D

U3
1

A ND2

OR3

2
3

2
3
4

Un circuit combinaional ce conine un defect de tip PP nedetectabil se numete

redundant.

Un circuit combinaional n care se pot detecta toate efectele de tip PP se numete

neredundant.

Un circuit redundant poate fi simplificat (fr s i se modifice funcia) fie prin

eliminarea unei pori fie prin eliminarea unor intrri ale porilor.
Defecte nedetectabile
AND (NAND) intrare PP1
AND (NAND) intrare PP0
OR (NOR) intrare PP0
OR (NOR) intrare PP1

Regula specificat
Se elimin intrarea
Se elimin poarta nlocuind-o cu 0(1)
Se elimin intrarea
Se elimin poarta nlocuind-o cu 1(0)

n general redundana unui circuit se definete ca posibilitate de a

tia r din liniile sale i a conecta qr dintre acestea n alte noduri
ale circuitului fr ca s se modifice funcionarea circuitului.

Redundana unui circuit nu semnific

neaprat o implementare deficient a
acestuia.

Tehnica redundane pentru obinerea unui

sistem tolerant la defecte este un
exemplu.

Redundana poate fi utilizat i pentru

evitarea fenomenelor de hazard. Circuitul
alturat realizeaz funia:

z M N P ab bc a c ab a c
Termenul bc nu este necesar dar el elimin hazardul dinamic la intrarea porii
SAU atunci cnd intrrile i modific valoarea de la 111 la 011.
Pe perioada acestei tranziii termenul bc rmne 1 si de asemenea i
ieirea porii. Dar defectul de tip PP0 n nodul N nu este detectabil

Din punct de vedere logic

defectul este echivalent cu
PP0 sau PP1.

Ca efect secundar apare

creterea curentului absorbit
de la sursa de alimentare i
nclzirea circuitului
datorit puterii mari
disipate.

n cazul circuitelor CMOS

manifestarea este simetric
pentru ambele situaii de
scurtcircuit.

Pentru a evita distrugerea

circuitelor se execut
operaiile de testare cu
modulele alimentate la
tensiunea VDD=5V
2
VDD
P
RON

Din punct de vedere logic

defectul este echivalent cu
introducerea funciei logice OR,
dac n nod se impune nivelul
logic H, sau AND, dac n nod
se impune nivelul logic L.

Ca efect secundar apare

creterea curentului absorbit de
la sursa de alimentare i
nclzirea circuitului datorit
puterii mari disipate.

n cazul circuitelor bipolare

n general ntre nodurile
scurtcircuitate se realizeaz
funcia AND.

Acest tip de scurtcircuit nu

reprezint un defect care
poate conduce la distrugerea
circuitului

Modelul logic depinde de tehnologie

TTL
A

ECL

CMOS ?

Efecte secundare care pot aprea:

Transformarea circuitului combinaional n unul secvenial.
Dac scurtcircuitul apare ntre dou puncte ntre care exist un numr impar de
inversri, atunci circuitul poate oscila.

Dac timpul de propagare prin porile din bucla creat este mic, rezult oscilaii
de frecven ridicat care pot determina pentru semnalele din noduri valori
intermediare celor dou nivele logice.
u

U4
2
1
3

U6

P1

AND2

P6

U9

P2

1
AND2

U7
2

P4

OR2

P3

U5
NOT
U8
2

P5

NOT

1
1

2
1
3
AND2

 proiectare logic eronat

Hazard static
Hazard dinamic

Circuite combinaionale
Dou defecte f i g se zic c sunt funcional echivalente dac i numai dac
Zf(x) = Zg(x) .

Un test distinge 2 defecte f i g (distictibile) dac Zf(x) Zg(x) .

Dou defecte funcional echivalente nu pot fi distinse de nici un test.

Pentru un circuit cu o ieire, un test t ce distinge defectele f i g este dat de soluiile

ecuaiei: Zf(x) Zg(x).

Observaie: defectele f i g nu trebuie s fie

de acelai tip.

x
y

z=x y

Obs.Defectul de scurt de tip AND ntre x i y este funcional echivalent cu defectul z s-a-0
90

Pentru orice poart cu n intrri se pot asocia 2(n+1) defecte

de blocare singulare.

n general, pentru o poart cu valoarea de control c i

inversiune i, toate defectele de blocare a intrrilor la c sunt
funcional echivalente cu blocarea ieirii la s-a-(ci).

Equivalence fault collapting: Pentru o poart cu n intrri (n>1)

trebuiesc considerate doar n+2 defecte de blocare singulare.
x
y

91

Dac scopul testrii nu este doar detecia ci i localizarea

defectelor, trebuiesc aplicate teste ce nu numai s detecteze
defectele detectabile ci i s le disting ct mai mult posibil.

Definiie: Dou defecte f i g sunt funcional echivalente sub

un set de teste T dac i numai dac Zf(x) = Zg(x) pentru
oricare tT.

Echivalena funcional implic echivalena sub orice set de

test, dar echivalena sub un anumit set de teste nu implic
echivalena funcional.

92

Definiie: Dou defecte f i g se spune c sunt puternic

funcional echivalente (strongly functionaly equivalent), dac
i numai dac circuitele secveniale echivalente Nf i Ng au
tabele de stri echivalente.

93

se aplic dac intereseaz doar detecia defectelor

Definiie: Fie Tg setul tuturor testelor ce detecteaz defectul g. Spunem c

defectul f domin defectul g dac si numai dac f si g sunt funcional
echivalente sub Tg ; cu alte cuvinte, dac f domin g (adic Zf(x)
Zg(x)) orice test ce de tecteaza g va detecta si f (la aceeai ieire
primar) pentru c Zf(x) = Zg(x).
n general pentru o poart cu valoare de control c i inversiunea i, defectul de
ieire s-a- c i domin oricare defect de intrare s a c
Atunci, defectul de ieire poate fi extras din setul de defecte considerate pentru
generarea testelor . (dominance fault callapsing)
Tg

Tg T

Tf

x
y

94

Este interesant de observat c putem avea dou defecte f i g, astfel nct

orice test ce detecteaz g detecteaz f (adic Tg Tf ) fr ca f s domine g.

La alegerea unui model de defecte este important s se detecteze unul ale

crui defecte sunt n general dominate de defecte ale altor modele de
defecte, pentru c un set de teste ce detecteaz defectele modelului ales vor
detecta de asemenea multe alte defecte ce nu sunt considerate implicit .

Cel mai bun model cu o asemenea proprietate pare s fie modelul de

blocare singular.
x
y1 s-a -1

z1

y1

y
z2
y2

z 2 s-a -0

95

Presupunem c iniial y=1 i considerm

secvena de teste din figura.
Cnd circuitul este fr defect secvena de
ieire a circuitului este 0000.

Rezult c n timp ce tehnicile de

equivalence fault collapsing sunt valabile
pentru circuite secveniale, cele de
dominance fault- calapsing nu mai sunt
valabile.
x4
x5
S y
G

x1
x2

s-a -1

s-a -0
x3
96

R
G

x1

x2

x3

x4

x5

t1

t2

t3

t4

F1
s-a-1

All tests of F2
F2
s-a-1

110

101

001
000
100

010
011

s-a-1
s-a-1
s-a-1

Only test of F1
s-a-1

A dominance collapsed fault set

sa0 sa1

sa0 sa1
sa0 sa1

sa0 sa1

sa0 sa1
sa0 sa1

sa0 sa1

Defectele cu
rosu sunt
extrase prin
equivalence
collapsing

sa0 sa1

sa0 sa1

sa0 sa1
sa0 sa1

sa0 sa1
sa0 sa1
sa0 sa1

sa0 sa1

sa0 sa1

Defectele cu
albastru sunt
extrase prin
dominance
collapsing

15
Collapse ratio = ----- = 0.47
32
98

Single stuck-at faults

Transistor open and short faults

Memory faults

PLA faults (stuck-at, cross-point, bridging)

Functional faults (processors)

Delay faults (transition, path)

Analog faults
103

Three properties define a single stuck-at fault

1.

Only one line is faulty

2.

The faulty line is permanently set to 0 or 1

3.

The fault can be at an input or output of a gate

Example: XOR circuit has 12 fault sites (

1
0

c
d

) and 24 single stuck-at faults

Faulty circuit value

Good circuit value

s-a-0

g
1

1(0)

h
i

0(1)

Test vector for h s-a-0 fault

104

Este numit i modelul clasic (sau standard) ntruct el a fost primul si cel mai
utilizat model.
Cu toate c validitatea sa nu este universal, utilitatea este dat de urmtoarea:

reprezint multe defecte fizice diferite

este independent de tehnologia i conceptul de linie blocat la (stuck-at) o

valoare logic poate fi aplicat n multe modele structurale

experiena a artat c teste ce detecteaz defectele de blocare singular

detecteaz i multe defecte neclasice

comparativ cu alte modele de defecte numrul defectelor de blocare singular

dintr-un circuit este mic, mai mult, numrul defectelor ce sunt analizate explicit
poate fi redus prin tehnicile fault collapsing

SSF poate fi folosit pentru modelarea altor tipuri de defecte

10
5

zf

c s-a-1
f

d s-a-1

Pe baza echivalrii structurale noi putem determina defecte echivalente ce sunt n

relaie structural.

n circuitul Nf prezena defectului de blocare f creeaz un set de linii cu valoare

constant. Prin eliminarea tuturor acestor linii (cu excepia ieirilor primare)
obinem un circuit simplificat S(Nf) ce realizeaz funcia lui Nf.

Definitie: Dou defecte f i g se spune c sunt structural echivalente dac circuitele

corespondente simplificate S(Nf) i S(Ng) sunt identice.

s-a -1

0
s-a -0
S ( N f) = S ( N g )

Avantajul relaiilor de echivalen

structural este c ele permit s se fac
fault collapsing printr-o simpl
analiz local bazat pe structura
circuitului,
n timp ce relaiile de
echivalen funcional implic o
analiz global bazat pe
funcionarea circuitului

sa0 sa1

sa0

sa0

sa1

sa1

sa0 sa1

AND
sa0 sa1

sa0 sa1

OR

WIRE

sa0 sa1

sa0 sa1
sa0
sa1

sa0 sa1

sa0

sa0 sa1

NAND
sa0 sa1

NOT

sa1

sa0 sa1

NOR
sa0 sa1

sa0 sa1

sa0
sa1

FANOUT

sa0
sa1
sa0
sa1
108

sa0 sa1

sa0 sa1
sa0 sa1

sa0 sa1

sa0 sa1
sa0 sa1

sa0 sa1

Defectele cu
albastru
extrase prin
equivalence
collapsing

sa0 sa1

sa0 sa1

sa0 sa1
sa0 sa1

sa0 sa1
sa0 sa1

sa0 sa1

sa0 sa1

sa0 sa1
20
Collapse ratio = ----- = 0.625
32
109

f
s-a -0
b
s-a -0

11
0

Teorema l: ntr-un circuit combinaional C fr fan-out,

orice se de teste ce detecteaz toate SSF-urile pe intrrile
primare ale lui C detecteaz i toate SSF-urile din C.

Teorema 2: Un set de teste ce detecteaz toate SSF-urile

de pe intrrile primare i ramurile de fan-out (checkpoint)
ale unui circuit combinaional detecteaz toate SSF-urile
din circuit

Setul de defecte la nivelul checkpoint-urilor poate fi redus

i mai mult prin utilizarea echivalenei structurale i a
relaiilor de dominan:
11
1

Circuitul din fig. are 24 SSF-uri i 14 defecte la nivelul checkpoint-urilor

(10 pe intrrile primare a, b, c, d, e, i 4 pe ramurile de fan-out g i h).
ntruct defectele a s-a-0 i b s-a-0 sunt echivalente, ultimul poate fi
eliminat.

Similar putem elimina d s-a-0 ce este echivalent cu h s-a-0. Defectul g s-a-l

este echivalent cu f s-a-1 ce domin a s-a-1 rezult c g s-a-1 poate fi
eliminat. Similar e s-a-1 este echivalent cu i s-a-l ce domin h s-a-1 rezult
c e s-a-1 poate fi eliminat. Astfel setul iniial de 24 de defecte poate fi
redus la l0.
a
b

j
g
m

c
h

i
k

d
e

11
2