Proiectarea pentru testabilitate

Proiectare structurat pentru creterea

testabilitii
Proiectarea SCAN
Proiectarea Boundary-Scan

Proiectarea structurat (bazat pe regitrii de scanare) are

urmtoarele carcteristici:
Este aplicat mai ales n realizarea chip-urilor presupunnd
adugarea unor elemente de circuit suplimentare.
Aceste structuri de test au n general dou moduri de funcionare:
NORMAL, cnd circuitul execut n sistem funcia pentru care a fost
proiectat;
TEST, cnd circuitul execut funcii de testare executate n cea mai mare
parte pe baza structurilor hard suplimentar introduse n circuit.

Pentru comanda celor dou regimuri funcionale circuitul conine un

semnal de comand, n general denumit chiar TEST/NORMAL.
Alturi de acesta circuitul va avea n plus si alte cteva semnale de
test scoase la pinii exteriori.

Urmrete rezolvarea urmtoarelor probleme:

Implementarea principiului partiionrii astfel nct circuitele
secveniale i cele combinaionale din structur s fie testate
prin experiene de test distincte.
Creterea observabilitii i controlabilitii pentru circuitele
combinaionale.
Implementarea principiului iniializrii generale pentru
circuitele sscveniale.
Controlabilitatea i observabilitatea circuitelor secveniale.

Separarea prii
combinaionale i
a prii
secveniale ntrun circuit
complex
(secvenial).

SI - intrare serial (serial input) prin

care se introduc o parte din datele de
test;
SO - este o ieire serial (serial
output) prin care se citesc o parte din
datele de test;
T/N - este o intrare de comand
prin care se selecteaz modul de
funcionare

Iniializarea prii secveniale

Aceast operaie se realizeaz fixnd 0 logic la intrarea SI i
aplicnd un numr de impulsuri de ceas, Clk, egal cu numrul de
bistabili din structur. Dup aceast procedur, n lipsa defectelor,
toate bistabilele sunt iniializate avnd ieirea Q=0.

Testarea funcional a prii secveniale

Pentru testarea unui circuit secvenial trebuie ca acesta s fie adus n
toate strile funcionale. n cazul nostru. pentru un registru de
deplasare cu n celule , numrul de stri posibile este 2n. Se ncepe
prin transmiterea pe calea serial a unui "1" urmat de n-1 "0". n
felul acesta se testeaz setarea independent a fiecrei ieiri de
bistabil n starea 1, ceilali fiind n starea 0. Deci prin aplicarea a n
impulsuri de tact se testeaz n stri ale registrului. Se continu
procedura prin aplicarea unor secvene 11000., 1010etc.
7

Testarea circuitelor combinaionale se face cu ajutorul

registrului de deplasare care a fost deja testat, dar
elaborarea vectorilor de test nu trebuie s in seama
dect de funcionalitatea circuitelor combinaionale. De
asemenea, n elaborarea acestor vectori problemele sunt
simplificate prin faptul c exist asigurat
controlabilitate i n nodurile corespunztoare intrrilor
secundare, respectiv vizibilitate i n nodurile
corespunztoare ieirilor secundare.

Etapele aplicrii unui vector de test:

Se seteaz semnalul T/N =0 i prin registrul de deplasare se
shifteaz aplicnd semnalele la intrarea SI partea din vectorul de
test corespunztoare intrrilor secundare. Dup n impulsuri de tact,
Clk, semnalele de test sunt disponibile la intrrile secundare.
Se aplic la intrrile primare semnalele de test corespunztoare.
O parte a rspunsului poate fi direct citit la ieirile primare.
Se steaz semnalul T/N =1, n felul acesta ieirile secundare din
circuitul combinaional sunt prezente la intrrile din bistabile.
Aplicnd un impuls de tact, Clk, aceste rspunsuri sunt memorate
n bistabili.
Se seteaz semnalul =0 i prin registrul de deplasare se shifteaz
spre ieirea serial SO rspunsul citit de la ieirile secundare.

n practic, pentru a se evita fenomenele de hazard dinamic se

realizeaz structura urmtoare pentru fiecare celul SCAN.
Semnalul SO de la ieirea fiecrei celule se conecteaz intern
cu semnalul SI de la intrarea celulei urmtoare. Intrarea D
reprezint ieirea secundar din partea combinaional, iar
ieirea Q intrarea secundar ce se aplic prii combinaionale.

10

Aceast tehnic (Level Sensitive Scan Design LSSD,

n englez) presupune proiectarea bistabililor i a
circuitelor de ceas pentru acetia astfel nct starea lor
s fie independent de timpul de cretere sau de cdere
a semnalelor. Acest lucru este obinut prin utilizarea a
dou semnale de ceas n antifaz.

11

12

D - intrarea de date care este conectat la una din ieirile

secundare ale circuitului combinaional.
C - primul semnal de ceas Clk1 ce se utilizeaz n timpul
funcionrii normale a circuitului. Asigur ca datele de la
intrarea bistabilului L1 (intrarea D) s se ncarce la ieirea
acestuia.
I - intrarea serial de scanare (scan data input). Ea este
conectat la ieirea bistabilului L2 din celula Scan anterioar.
A - semnalul de ceas de scanare care determin ca datele de la
intrare I s fie transmise la ieirea bistabilului L1.
B - al doilea semnal de ceas Clk2 ce se utilizeaz n timpul
funcionrii n regim de test n vederea memorrii datelor de la
ieirea bistabilului L1 n bistabilul L2.
13

Calea de scanare
se obine prin
intermediul
intrrilor I i a
ieirilor
bistabililor L2.
14

Iniializarea prii secveniale

i n acest caz operaia se realizeaz fixnd 0 logic la intrarea SI i
se aplic un numr de impulsuri de ceas, Clk1 i Clk2, egal cu
numrul de bistabili din structur. Dup aceast procedur, n
lipsa defectelor, toate bistabilele sunt iniializate avnd ieirea
Q=0.

Testarea funcional a prii secveniale

Se shift-eaz valori alternative 0 i 1 prin calea serial folosind
aceleai semnale de ceas Clk1 i Clk2. Dac testarea prii
secveniale nu pune n eviden prezena unor defecte se trece la
testarea prii combinaionale

15

Testarea prii combinaionale

Se aplic partea corespunztoare din vectorul de test la intrrile

primare ale circuitului combinaional.
Pe calea serial se shift-eaz partea din vectorul de test ce
corespunde intrrilor secundare (operaia se face Clk1 i Clk2).
Se citete rspunsul corespunztor ieirilor primare.
Se aplic un impuls pe intrarea A fapt ce determin ca intrrile I s
se propage la ieirile bistabililor L1.
Pentru citirea prii din rspuns corespunztoare ieirilor secundare
se aplic un semnal de ceas Clk1 care determin memorarea acestor
ieiri n bistabilii L1.
Utiliznd semnalele Clk1 i Clk2 se propag aceast rspuns spre
ieirea serial.

16

Prin utilizarea acestui tip de proiectare se urmrete

obinerea separrii testrii logicii interne a chip-urilor de
testarea interconexiunilor dintre acestea. n plus testarea
fiecrui chip se poate realiza separat fr a propaga
vectorii de test sau rspunsurile prin logica intrinsec a
altor
circuite.
Aceste
funcii
de
propagare
(controlabilitate i vizibilitate) se obin prin registrul de
scanare care se implementeaz n cadrul tehnicii
prezentate.

17

18

19

Dac semnalul Test/Normal este n starea "0", atunci

celula este transparent, semnalul Di este identic cu Do.
n aceast stare datele de la pinii capsulei sunt aceleai cu
datele de la pinii logicii interne din chip. Dac semnalul
Test/Normal este n starea "1", atunci celula execut o
secven de test. Acest lucru se reflect n faptul c datele
nscrise (n prealabil) n bistabilul QB sunt transmise spre
ieirea Do.

20

Dac Shift/LoadDR este n starea "0", atunci prin

intermediul multiplexorului la intrarea ID a bistabilului este
prezent semnalul Di. La apariia unui impuls ClkDR
semnalul Di va fi memorat n bistabil. Dac Shift/LoadDR
este n starea "1", atunci prin intermediul multiplexorului la
intrarea ID a bistabilului este prezent semnalul Si. Acest
semnal este identic cu semnalul So de la celula BoundaryScan precedent, deci se formeaz un registru de deplasare.
Prin intermediul lui datele care au fost memorate n
bistabilii QA din fiecare celul sunt deplasate serial
(shiftate) prin aplicarea unei succesiuni de impulsuri
ClkDR.
21

Semnalul UpdateDR nscrie datele din registrul de

deplasare (n cazul nostru celula QA) n elementul de
memorare QB. Ieirile acestor bistabili reprezint ieirile
paralele ale registrului Boundary-Scan. De aici, aa cum
s-a artat anterior datele pot fi utilizate ca date de test
prin validarea semnalului Test/Normal=1.

22

23