Sunteți pe pagina 1din 613

Electronica digitala

- Curs Gheorghe TOACSE

April 3, 2005

TRANSILVANIA University Brasov, Electronics and Computers


Email: toacseg@vega.unitbv.ro

Cuprins
1 PORT
I LOGICE
1.1 SUPORTUL LOGIC PENTRU SISTEMELE DIGITALE . . . . .
1.1.1 Axiomele si teoremele algebrei Booleene . . . . . . . . . . .
1.1.2 Algebre polivalente . . . . . . . . . . . . . . . . . . . . . . .
1.1.3 Functii Booleene . . . . . . . . . . . . . . . . . . . . . . . .
1.1.4 Forme canonice . . . . . . . . . . . . . . . . . . . . . . . . .
1.1.5 Forme disjunctive si conjunctive . . . . . . . . . . . . . . .
. . . . . . . . . . . . . . . . . . . . . . . . . . .
1.2 POARTA LOGICA
1.3 PARAMETRII PORT
ILOR LOGICE . . . . . . . . . . . . . . . .
. . . . . . . . .
1.4 PORT
I LOGICE IN TEHNOLOGIA BIPOLARA
1.4.1 Inversorul bipolar . . . . . . . . . . . . . . . . . . . . . . . .
1.4.2 Porti logice TTL . . . . . . . . . . . . . . . . . . . . . . . .
1.4.3 Porti pentru magistrale . . . . . . . . . . . . . . . . . . . .
1.5 PORT
I IN TEHNOLOGIA CMOS . . . . . . . . . . . . . . . . . .
1.5.1 Tranzistorul MOSFET . . . . . . . . . . . . . . . . . . . . .
1.5.1.1 Tehnologia de fabricatie a tranzistorului MOS . .
1.5.1.2 Ecuatiile tranzistorului MOS . . . . . . . . . . . .
1.5.2 Inversorul CMOS . . . . . . . . . . . . . . . . . . . . . . . .
1.5.2.1 Caracteristica static
a de transfer VO = f (VI ) . . .
1.5.2.2 Proiectarea inversorului CMOS . . . . . . . . . . .
1.5.2.3 Tehnologia de fabricatie a inversorului CMOS . .
1.5.2.4 Regimul dinamic al inversorului . . . . . . . . . .
1.5.3 Familia de porti logice CMOS . . . . . . . . . . . . . . . . .
1.5.3.1 Poarta NOR si NAND cu dou
a intr
ari . . . . . . .
1.5.3.2 Porti logice complexe . . . . . . . . . . . . . . . .
1.5.3.3 Seriile de porti ale familiei CMOS . . . . . . . . .
1.5.3.4 Interfatarea TTL-CMOS si CMOS-TTL . . . . . .
1.5.4 Poarta de transmisie CMOS . . . . . . . . . . . . . . . . . .
1.5.5 Circuite logice dinamice . . . . . . . . . . . . . . . . . . . .
1.5.6 Metoda efortului logic . . . . . . . . . . . . . . . . . . . . .
1.5.6.1 Determinarea nt
arzierii pe o poart
a logic
a . . . .
1.5.6.2 Calculul nt
arzierii n retelele de porti logice . . .
1.5.6.3 Alegerea num
arului optim de niveluri pe un traseu
1.6 REJECT
IA ZGOMOTELOR . . . . . . . . . . . . . . . . . . . . .
1.6.1 Rejectia zgomotelor externe . . . . . . . . . . . . . . . . . .
3

.
.
.
.
.
.
.
.
.
.
.
.
.
.
.
.
.
.
.
.
.
.
.
.
.
.
.
.
.
.
.
.
.
.

.
.
.
.
.
.
.
.
.
.
.
.
.
.
.
.
.
.
.
.
.
.
.
.
.
.
.
.
.
.
.
.
.
.

7
7
7
11
14
19
26
31
39
52
52
56
59
66
66
66
72
79
80
83
87
90
94
95
98
105
107
111
115
123
124
131
136
142
148

CUPRINS
1.6.2

Rejectia
1.6.2.1
1.6.2.2
1.6.2.3
1.6.2.4

zgomotelor interne . . . . . . . . . . . . . . . . . . . . 150


Zgomotul de mas
a. . . . . . . . . . . . . . . . . . . . . 150
Zgomotul datorit
a neadapt
arii liniilor. . . . . . . . . . 151
Zgomotul datorat cuplajului electromagnetic (diafonia) 158
Zgomotul datorit
a curentilor de alimentare . . . . . . 160

2 CIRCUITE LOGICE COMBINAT


IONALE
2.1 CIRCUITUL LOGIC COMBINAT
IONAL . . . . . . . . . . . . . . . .
2.2 REPREZENTAREA CLC . . . . . . . . . . . . . . . . . . . . . . . . .
2.2.1 Tabelul de adev
ar . . . . . . . . . . . . . . . . . . . . . . . . .
2.2.2 Reprezentarea analitic
a . . . . . . . . . . . . . . . . . . . . . .
2.2.3 Diagrama Veitch - Karnaugh . . . . . . . . . . . . . . . . . . .
2.2.3.1 Minimizarea functiilor incomplet definite . . . . . . .
2.2.3.2 Minimizare pe diagrame V-K cu variabile reziduu . .
2.2.3.3 Minimizarea prin diagrame V-K a circuitelor cu iesiri
multiple . . . . . . . . . . . . . . . . . . . . . . . . . .
2.2.4 Diagrama de decizie binar
a, BDD . . . . . . . . . . . . . . . .
2.2.5 Modalit
ati neformale de reprezentare . . . . . . . . . . . . . . .
2.3 REALIZAREA CIRCUITELOR COMBINAT
IONALE . . . . . . . . .
2.3.1 Hazardul static . . . . . . . . . . . . . . . . . . . . . . . . . . .
2.4 CLC PENTRU FUNCT
II LOGICE . . . . . . . . . . . . . . . . . . .
2.4.1 Codificatorul . . . . . . . . . . . . . . . . . . . . . . . . . . . .
2.4.2 Codificatorul prioritar, CDCP . . . . . . . . . . . . . . . . . . .
2.4.3 Decodificatorul, DCD . . . . . . . . . . . . . . . . . . . . . . .
2.4.3.1 Convertorul de cod . . . . . . . . . . . . . . . . . . .
2.4.4 Multiplexorul . . . . . . . . . . . . . . . . . . . . . . . . . . . .
2.4.4.1 Aplicatii cu circuite multiplexoare . . . . . . . . . . .
2.4.5 Demultiplexorul . . . . . . . . . . . . . . . . . . . . . . . . . .
2.4.6 Memoria numai cu citire, ROM . . . . . . . . . . . . . . . . . .
2.4.6.1 Realizarea circuitelor si modulelor ROM . . . . . . .
2.4.6.2 Module de memorie ROM . . . . . . . . . . . . . . . .
2.4.7 Dispozitivele logice programabile, PLD . . . . . . . . . . . . . .
2.4.7.1 Matricea Logic
a Programabil
a, PLA . . . . . . . . . .
2.4.7.2 Matricea logic
a programabil
a cu nivel OR fix, PAL .
2.4.7.3 Circuitul de tip GAL . . . . . . . . . . . . . . . . . .
2.5 CLC PENTRU FUNCT
II NUMERICE . . . . . . . . . . . . . . . . .
2.5.1 Comparatorul . . . . . . . . . . . . . . . . . . . . . . . . . . . .
2.5.2 Sumatorul . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
2.5.2.1 Sumatorul cu Transport Progresiv, STP . . . . . . . .
2.5.2.2 Sumatoare de performanta ridicat
a . . . . . . . . . .
2.5.3 Multiplicatorul . . . . . . . . . . . . . . . . . . . . . . . . . . .
2.5.3.1 Multiplicatorul matriceal . . . . . . . . . . . . . . . .
2.5.3.2 Multiplicatorul tip arbore Wallace . . . . . . . . . . .
2.5.3.3 Multiplicatorul tabelar . . . . . . . . . . . . . . . . .
2.5.4 Circuite de deplasare . . . . . . . . . . . . . . . . . . . . . . . .
2.5.5 Unitatea Aritmetic
a si Logic
a, ALU . . . . . . . . . . . . . . .
2.5.5.1 Calea de date . . . . . . . . . . . . . . . . . . . . . . .

173
173
176
177
182
186
191
193
196
199
203
209
213
218
218
220
224
232
233
237
247
250
255
261
263
263
269
272
273
273
275
275
280
287
288
291
293
295
301
301

CUPRINS

5
2.5.5.2

2.6

Organizarea si implementarea unei


si logic
a . . . . . . . . . . . . . . .
2.5.5.3 Structurarea unei ALU elementare
PROBLEME . . . . . . . . . . . . . . . . . . . . .

unit
ati aritmetic
a
. . . . . . . . . . . 305
. . . . . . . . . . . 306
. . . . . . . . . . . 311

3 CIRCUITE LOGICE SECVENT


IALE, CLS
3.1 CIRCUITE LOGICE SECVENT
IALE
ASINCRONE . . . . . . . . . . . . . . . . . . . . . . . . . . .
3.2 CIRCUITE LOGICE SECVENT
IALE SINCRONE . . . . . .
3.2.1 Sincronizarea semnalelor asincrone . . . . . . . . . . .
3.2.2 Automate finite: structur
a, definitii, clasific
ari . . . .
3.2.3 Modalit
ati de reprezentare ale automatelor . . . . . .
3.2.3.1 Graful de tranzitie al st
arilor . . . . . . . . .
3.2.3.2 Tabelul de tranzitie al st
arilor . . . . . . . .
3.2.3.3 Diagrame de variatie n timp ale semnalelor .
3.2.3.4 Organigrama ASM . . . . . . . . . . . . . . .
3.2.3.5 Limbaje de transfer ntre registre, RTL . . .
3.2.4 Reducerea num
arului de st
ari . . . . . . . . . . . . . .
3.2.5 Asignarea st
arilor . . . . . . . . . . . . . . . . . . . . .
3.2.5.1 Intr
ari si iesiri asincrone . . . . . . . . . . . .
3.2.6 Proiectarea automatelor sincrone . . . . . . . . . . . .
3.3 CIRCUITE BASCULANTE . . . . . . . . . . . . . . . . . . .
3.3.1 Circuitul latch . . . . . . . . . . . . . . . . . . . . . .
3.3.1.1 Latch-ul SR . . . . . . . . . . . . . . . . . .
3.3.1.2 Latch-ul D . . . . . . . . . . . . . . . . . . .
3.3.2 Circuite Basculante Bistabile (Triggere) . . . . . . . .
3.3.2.1 Principiul master-slave . . . . . . . . . . . .
3.3.2.2 Bistabilul D . . . . . . . . . . . . . . . . . .
3.3.2.3 Bistabilul JK . . . . . . . . . . . . . . . . . .
3.3.2.4 Bistabilul T . . . . . . . . . . . . . . . . . .
3.3.3 Aplicatii la automate . . . . . . . . . . . . . . . . . . .
3.3.4 Circuitul basculant bistabil asimetric
(Triggerul Schmitt) . . . . . . . . . . . . . . . . . . . .
3.3.5 Circuitul basculant monostabil . . . . . . . . . . . . .
3.3.6 Circuitul basculant astabil . . . . . . . . . . . . . . . .
ATOR

3.4 CIRCUITE NUMAR


. . . . . . . . . . . . . . . . . . .
3.4.1 Num
ar
atoare asincrone . . . . . . . . . . . . . . . . .
3.4.2 Num
ar
atoare sincrone . . . . . . . . . . . . . . . . . .
3.4.2.1 Num
ar
atoare presetabile . . . . . . . . . . .
3.4.2.2 Num
ar
atoare n cod arbitrar . . . . . . . . .
3.5 CIRCUITE REGISTRU . . . . . . . . . . . . . . . . . . . . .
3.5.1 Registru paralel . . . . . . . . . . . . . . . . . . . . . .
3.5.2 Circuitul acumulator . . . . . . . . . . . . . . . . . . .
3.5.3 Structura pipeline . . . . . . . . . . . . . . . . . . . .
3.5.4 Registrul de deplasare . . . . . . . . . . . . . . . . . .
3.5.5 Registrul serie-paralel . . . . . . . . . . . . . . . . . .
3.5.6 Circuite liniare cu registre de deplasare . . . . . . . .

321
.
.
.
.
.
.
.
.
.
.
.
.
.
.
.
.
.
.
.
.
.
.
.
.

.
.
.
.
.
.
.
.
.
.
.
.
.
.
.
.
.
.
.
.
.
.
.
.

.
.
.
.
.
.
.
.
.
.
.
.
.
.
.
.
.
.
.
.
.
.
.
.

.
.
.
.
.
.
.
.
.
.
.
.
.
.
.
.
.
.
.
.
.
.
.
.

.
.
.
.
.
.
.
.
.
.
.
.
.
.
.
.
.
.
.
.
.
.
.
.

321
330
330
332
340
341
344
345
345
354
357
361
372
376
382
383
386
391
395
395
398
402
405
409

.
.
.
.
.
.
.
.
.
.
.
.
.
.
.

.
.
.
.
.
.
.
.
.
.
.
.
.
.
.

.
.
.
.
.
.
.
.
.
.
.
.
.
.
.

.
.
.
.
.
.
.
.
.
.
.
.
.
.
.

.
.
.
.
.
.
.
.
.
.
.
.
.
.
.

418
423
425
428
431
435
439
450
452
452
455
458
460
468
473

CUPRINS

3.6

3.5.7 Distributia si aplicarea semnalului de ceas . .


MEMORIA CU ACCES ALEATORIU . . . . . . . .
3.6.1 Memoria RAM static
a . . . . . . . . . . . . .
3.6.2 Memoria RAM dinamic
a. . . . . . . . . . . .
3.6.2.1 Memoria DRAM sincron
a, SDRAM
3.6.3 Circuite actuale pentru memoriile de date . .
3.6.4 Memoria adresabil
a prin continut, CAM . . .

4 SUPORTUL CIRCUISTIC PENTRU APLICAT


II
4.1 CONEXIUNI PROGRAMABILE . . . . . . . . . . .
4.2 PROIECTAREA DE TIP FULL-CUSTOM . . . . .
4.3 PROIECTAREA CU ARII DE PORT
I LOGICE . .
4.4 PROIECTAREA CU CELULE STANDARD . . . .
4.5 PROIECTAREA CU CPLD . . . . . . . . . . . . . .
4.6 PROIECTAREA CU FPGA . . . . . . . . . . . . . .
4.6.1 Blocul Logic Configurabil . . . . . . . . . . .
4.6.2 Resursele de interconectare . . . . . . . . . .
4.7 PROIECTAREA PENTRU TESTABILITATE . . .
4.8 COMBINAT
IONAL SAU SECVENT
IAL? . . . . . .
4.9 COMPARAT
IE INTRE DIFERITELE
I DE PROGRAMARE . . . . . . . . .
MODALITAT
5 Bibliografie

.
.
.
.
.
.
.

.
.
.
.
.
.
.

.
.
.
.
.
.
.

.
.
.
.
.
.
.

.
.
.
.
.
.
.

.
.
.
.
.
.
.

.
.
.
.
.
.
.

.
.
.
.
.
.
.

.
.
.
.
.
.
.

.
.
.
.
.
.
.

484
495
499
505
513
526
533

.
.
.
.
.
.
.
.
.
.

.
.
.
.
.
.
.
.
.
.

.
.
.
.
.
.
.
.
.
.

.
.
.
.
.
.
.
.
.
.

.
.
.
.
.
.
.
.
.
.

.
.
.
.
.
.
.
.
.
.

.
.
.
.
.
.
.
.
.
.

.
.
.
.
.
.
.
.
.
.

.
.
.
.
.
.
.
.
.
.

.
.
.
.
.
.
.
.
.
.

551
551
555
556
557
562
570
572
578
594
599

. . . . . . . . . . 608
611

Capitolul 1

PORT
I LOGICE
1.1

SUPORTUL LOGIC PENTRU SISTEMELE


DIGITALE

Practica sistemelor digitale simple se poate face pe baz


a de rationamente logice
elementare. Dar, deoarece sistemele digitale au devenit foarte complexe, si aceast
a
tendinta continu
a, pentru analiza, proiectarea/sinteza si realizarea acestora este necesar un suport formal abstract si un suport circuistic. Suportul formal abstract se
construieste, prin extensie, pe baza algebrei logice bivalente iar suportul circuistic
se construieste pornind de la poarta logic
a. Abordarea ntrep
atruns
a a acestor dou
a
componente constituie subiectul acestui capitol.

1.1.1

Axiomele si teoremele algebrei Booleene

In logica aristotelian
a, care trebuie nteleas
a ca o stiinta a demonstratiei, al
c
arui obiect l constituie stabilirea conditiilor corectitudinii g
andirii, se opereaz
a pe
baz
a de rationament cu propozitii (logica propozitiilor), care pot fi: fie adev
arate,
fie false. De exemplu, dac
a presupunem c
a pentru statura unei persoane sunt admise
numai dou
a atribute - nalt si scund - iar pentru vreme numai dou
a atribute - rece
si cald - atunci sunt naturale urm
atoarele patru propozitii simple: vremea este cald
a,
vremea este rece, Radu este nalt si Radu este scund. Consider
and c
a din fiecare
pereche de atribute unul este adev
arat si cel
alalt fals rezult
a c
a propozitiile formate
cu aceste atribute pot fi fie adev
arate fie false; o propozitie nu poate fi simultan si
fals
a si adev
arat
a (n cazul nostru consider
am c
a prima si a treia propozitie simpl
a
sunt adev
arate, iar celelalte dou
a sunt false). Dar, cu aceste propozitii simple pot fi
realizate propozitii compuse, de exemplu: vremea este cald
a si Radu este nalt, vremea este rece sau Radu este scund. Propozitiile compuse pot fi, la fel, adev
arate sau
false in functie de valoarea de adev
ar/fals a propozitiilor componente si de modul de
compunere a acestora n propozitia compus
a. Modul de compunere, n acest caz corespunde conectorului AND/SI pentru prima propozitie compus
a, respectiv conectorului OR/SAU pentru a doua propozitie compus
a. Dac
a prima propozitie are valoarea
de adev
ar, c
and vremea este cald
a si Radu este nalt, evident c
a a doua propozitie
compus
a are valoare de fals. Dar dac
a prima propozitie compus
a o transform
am n nu
7

1.1. SUPORTUL LOGIC PENTRU SISTEMELE DIGITALE

este adev
arat: c
a Radu este nalt si vremea este cald
a atunci aceast
a nou
a propozitie
are o valoare de fals ca si a doua propozitie compus
a? Evident c
a da. Dar dac
a
mai introducem si o a treia pereche de propozitii simple z
apada este alb
a, z
apada este
neagr
a si form
am propozitii compuse, dup
a diferite moduri de compunere, din c
ate
una din fiecare pereche anterioar
a atunci mai putem afirma cu usurinta care dintre
propozitiile compuse sunt echivalente? Destul de greu. In general, la nivelul normal
de dotare intelectual
a, un individ cu greu poate realiza un rationament corect, f
ar
a
un suport mecanic, c
and opereaz
a simultan cu mai mult de trei variabile. Pentru
,,
a nvinge aceast
a incapacitate avem nevoie de un instrument care s
a mecanizeze
rationamentele stufoase.
Matematicianul englez George Boole (1815-1854) a elaborat o algebr
a (algebra
Boolean
a) ale c
arei axiome si teoreme pot fi utilizate pentru a transforma (transfera)
logica aristotelian
a a propozitiilor din domeniul rationamentului oral ntr-un limbaj
formal, operant cu simboluri (logica formal
a). Aceast
a logic
a formal
a poate fi aplicat
a
ca un instrument operant si pentru descrierea conect
arii, n sisteme, a elementelor
fizice (mecanice, electrice, hidropneumatice) care prezint
a in functionarea lor doar
dou
a st
ari distincte.
Algebra Boolean
a (algebr
a logic
a binar
a, algebr
a logic
a bivalent
a) opereaz
a pe
o multime binar
a B:
{x|x = 0, 1}
elementul nul
elementul unitate (universal).

B =
0 =
1 =

(1.1)

Tabelul 1.1 Operatorii booleeni; definitie si simboluri grafice


OPERATORUL LOGIC

SIMBOL

Complementarea
logica(negatia)

NOT / NON
Conjunctia,
Produsul logic
AND / SI
Disjunctia,
Suma logica
OR / SAU

TABELUL DE
ADEVAR

Reprezentarea grafica conform


standardului IEC/ANSI911984
varianta veche
varianta noua

x
x

0
1

1
0

x
0
0
1
1

y
0
1
0
1

x y
xy
x +y

0
0
1
1

0
1
0
1

0
1
1
1

x y
x y
x.y

0
0
0
1

ANSI (American National Standard Institute)

x.y

x
y

x
y

x+y

x
y

&

x.y

> 1 x+y

CAPITOLUL 1. PORT
I LOGICE

In aceast
a carte elementele multimii binare reprezint
a valorile logice de adev
ar sau de
fals sau cifrele sistemului de numeratie n baza doi - bit ( binary digit - cifr
a binar
a).
Exist
a concepute si algebre definite pe multimi care contin mai mult de dou
a
elemente, algebre polivalente logic
a polivalent
a, logic
a cu n-valori; cazuri n
care multimea de definitie este format
a din n numere ntregi. O generalizare pentru
logica cu n-valori este logica fuzzy, ns
a n logica fuzzy variabilele iau valori n mod
continuu pe intervalul [0,1]. [Matei 0 93], [Cocan 0 01].
Definitia 1.1
n M

Fie M o multime nevid


a. O aplicatie f definit
a pe M cu valori
f :M M

se numeste lege de compozitie intern


a. 

Algebra Boolean
a defineste pe multimea B urm
atoarele trei legi de compozitie
intern
a (la care, obisnuit, ne vom referi si prin termenul de operator logic):
1. Complementarea sau negatia (NOT/NON);
2. Conjunctia sau produsul logic (AND/S
I);
3. Disjunctia sau suma logic
a (OR/SAU).
Tabelul 1.2 Axiomele si teoremele algebrei Booleene
Denumirea
Axioma 1: Multimea B = {0, 1}
este nchis
a n raport
cu operatorii + si
(Inchiderea)
Axioma 2: Asociativitatea
Axioma 3: Comutativitatea
Axioma 4: Existenta
elementului neutru
Axioma 5: Distributivitatea
Axioma 6: Existenta
complementului
Teorema 1: Idempotenta sau
tautologia
Teorema 2: Legea lui 0 si a lui 1
Teorema 3: Dubla negatie
(Involutia)
Teorema 4: Absorbtia
Absorbtia invers
a
Teorema 5: Teorema lui De
Morgan

Forma cu operatorul
produs ()

Forma cu operatorul
sum
a (+)

x B, y B x y B x B, y B x + y B
x (y z) = (x y) z
xy =yx

x + (y + z) = (x + y) + z
x+y =y+x

x1=1x=x

x+0=0+x=x

x (y + z) = x y + x z x + y z = (x + y) (x + z)
xx=0

x+x=1

xx=x

x+x=x

x0=0

x+1=1

x=x

x=x

x (x + y) = x
x (x + y) = x y
x (x + y) = x y

x+xy =x
x+xy =x+y
x+xy =x+y

xy =x+y

x+y =xy

10

1.1. SUPORTUL LOGIC PENTRU SISTEMELE DIGITALE

In Tabelul 1.1 sunt prezentate pentru fiecare lege de compozitie boolean


a aplicatia
definit
a sub forma unui tabel de adev
ar precum si simbolurile grafice de reprezentare.
Desi exist
a recomandarea pentru utilizarea noilor reprezent
ari grafice s-a ncet
atenit
si continu
a folosirea vechilor reprezent
ari grafice (americane).
Definitia 1.2 O expresie Boolean
a f (x1 , x2 , . . . , xn , 0, 1, , +), compus
a prin
intermediul celor trei operatori AND, OR, NOT prezint
a o expresie dual
a f D care
se obtine din expresia lui f prin substitutiile urm
atoare: AN D OR, OR AN D,
0 1, 1 0
f D (x1 , x2 , . . . , xn , 0, 1, , +) = f (x1 , x2 , . . . , xn , 1, 0, +, )

(1.2)

Dac
a o axiom
a, teorem
a sau expresie boolean
a este adev
arat
a atunci si forma sa
dual
a este adev
arat
a.
Axiomele si teoremele algebrei Booleene sunt prezentate, sistematic, n Tabelul
1.2. Pentru fiecare dintre acestea sunt expuse cele dou
a forme, cea n form
a produs
si cea n form
a sum
a, fiecare fiind duala celeilalte. In acest tabel sunt sase axiome si
cinci teoreme.
Corectitudinea unei expresii booleene se poate verifica analitic (prin utilizarea
axiomelor si teoremelor din Tabelul 1.2) sau prin calcularea valorilor logice ale expresiilor din cele dou
a p
arti ale semnului egalit
atii. Folosind aceste dou
a modalit
ati n
continuare se va verifica corectitudinea expresiei teoremei absorbtiei (Teorema 4).

x ( x +y)

x + x y
Axioma 4

Axioma 5
x x + x y

x 1+ x y
Axioma 5

Teorema 1
x + x y
Axioma 4
x 1+ x y
Axioma 5
x (1+y)
Teorema 2

x (1+ y)
Teorema 2
x 1
Axioma 4

x y

x +y

x+ x y

x (x +y)

0
0
1
1

0
1
0
1

0
0
0
1

0
1
1
1

0
0
1
1

0
0
1
1

=
=

x
x+ x y =x

x 1
Axioma 4
x
x( x+y) =x
Continu
am demonstratia analitic
a pentru variantele teoremei de absorbtie invers
a
(Teorema 4), dar acum nu se mai indic
a succesiune num
arul axiomelor si teoremelor
aplicate.

11

CAPITOLUL 1. PORT
I LOGICE

x + y = x + y 1 = x + y(x + x) = x 1 + y x + y x = x (1 + y) + y x = x + x y
x + y = x + y 1 = x + y(x + x) = x 1 + y x + y x = x (1 + y) + x y = x + x y

1.1.2

Algebre polivalente

Algebra Boolean
a a devenit un suport formal pentru sistemele fizice care utilizeaz
a
elemente cu dou
a st
ari distincte. Algebra Boolean
a, care am introdus-o anterior si la
care ne vom referi prin B(2), este cel mai simplu membru al unei familii de algebre
Booleene B(q) bazate pe notiunea abstract
a de latice (o latice este o multime nevid
a
,,
,,
L nzestrat
a cu dou
a operatii , care satisfac propriet
atile de idempotenta, comutativitate, asociativitate si absorbtie). Astfel, se poate construi o algebr
a Boolean
a
B(q) pentru orice num
ar q care este o putere a lui doi, q = 2 k . Deci exist
a familia
de algebre Booleene B(2), B(4), B(8),. . ., B(2 k ). Pentru k = 1, q = 21 rezult
a B(2)
definit
a pe {0, 1} care este chiar algebra Boolean
a prezentat
a anterior. Pentru k = 2,
q = 22 = 4 rezult
a B(4) definit
a pe multimea {0, a, b, 1} cu urm
atoarele tabele de
definitie ale operatorilor: conjunctie, disjunctie si deplasarea ciclic
a.

0
a
b
1

0
0
0
0
0

a
0
a
0
a

b
0
0
b
b

1
0
a
b
1

Conjunctia

+
0
a
b
1

0
0
a
b
1

a
a
a
1
1

b
b
1
b
1

Disjunctia

1
1
1
1
1

x
0
a
b
1

x0
a
b
1
0

Deplasarea
ciclic
a

Dintre toate algebrele B(q) numai B(2) este functional complet


a, deci poate
fi suport pentru implementarea sistemelor logice. O algebr
a este functional complet
a dac
a pentru o functie de un num
ar de variabile se genereaz
a doar o singur
a
reprezentare/expresie.
Dezvoltarea tehnologiei electronice a dus la realizarea unor elemente care pot realiza mai multe st
ari distincte. Era normal, ca pentru elementele cu mai multe st
ari,
s
a se g
aseasc
a un suport formal cu valori multiple adic
a algebre polivalente, sau qvalente, multimea de definitie pentru aceste algebre fiind format
a dintr-un num
ar de q
elemente distincte. Constructia algebrelor polivalente a urmat dou
a c
ai. Prima, a fost
o generalizare a operatorilor/(conectivi) booleeni AND, OR si NOT spre operatori corespunz
atori conjunctia, disjunctia si deplasarea ciclic
a obtin
andu-se
algebrele Postiene (introduse de E.L. Post, 1921). A doua cale, dezvoltat
a de B.A.
Bernstein (1928), a fost o abordare prin algebra claselor de resturi, operatorii
fiind adunarea si nmultirea modulo q.
O algebr
a Postian
a q-valent
a, P (q), este definit
a pe multimea {0, 1, 2, . . . ,
q 1}, adic
a pe intervalul de numere ntregi [0, q 1], iar operatorii sunt definiti n
felul urm
ator:
- conjunctia: x y = min(x, y);
- disjunctia: x + y = max(x, y);
- deplasarea ciclic
a: x0 = x 1 modulo q.

12

1.1. SUPORTUL LOGIC PENTRU SISTEMELE DIGITALE

Pentru algebrele Postiene P (2) si P (4) rezult


a urm
atoarele tabele de adev
ar ale
celor trei operatori:
- P(2)

0 1
0
0 0
1
0 1
Conjunctia
binar
a

+
0 1
0
0 1
1
1 1
Disjunctia
binar
a

x
0
1

x0 x00
1
0
0
1
Deplasarea
ciclic
a
binar
a

- P(4)

0
1
2
3

0 1 2
0 0 0
0 1 1
0 1 2
0 1 2
Conjunctia
cuaternar
a

3
0
1
2
3

+
0
1
2
3

0 1 2
0 1 2
1 1 2
2 2 2
3 3 3
Disjunctia
cuaternar
a

3
3
3
3
3

x
0
1
2
3

x0 x00 x000
1
2
3
2
3
0
3
0
1
0
1
2
Deplasarea ciclic
a
cuaternar
a

x0000
0
1
2
3

Rezult
a o identitate ntre B(2) si P (2), (B(2) P (2)). Algebrele Postiene pot fi
o replic
a pentru algebrele Booleene, dar operarea n aceste algebre, ca aplicatii pentru
functiile de comutatie, devine dificil
a pe m
asur
a ce q are valori mai mari.
Cea de a doua cale de generalizare, dezvoltat
a de B.A. Bernstein, a generat o
alt
a clas
a de algebre q-valente care pot fi definite pentru oricare num
ar ntreg prin q
sau pentru un num
ar ntreg putere a lui q. Multimea de definitie pentru o astfel de
algebr
a este {0, 1, 2, . . . , q 1}, iar operatorii sunt operatiile aritmetice de adunare
si de nmultire modulo q. Structurile algebrice definite pe clasele de resturi
modulo q (q num
ar prim) sunt referite prin c
ampuri Galois si sunt notate
cu GF (q) . Pentru GF (3) tabelele de adev
ar prin aplicarea operatorilor produs, ,
si sum
a, , modulo 3 sunt:

0
1
2

0
0
0
0

1
0
1
2

0
1
2

2
0
2
1

0
0
1
2

1
1
2
0

2
2
0
1

Dintre structurile GF (q) cea pentru q = 2, GF (2) algebra modulo 2, denumit


a
algebr
a Reed-Muller, prezint
a interes ca suport formal n implement
arile unor
algoritmi sau circuite de calcul sau de codificare. Operatorii algebrei Reed-Muller au
urm
atoarele tabele de adev
ar:

0
1

0
0
0

1
0
1

0
1

0
0
1

1
1
0

x
0
1

x0
1
0

Se observ
a c
a at
at pentru algebra Boolean
a B(2) c
at si pentru algebra ReedMuller, GF (2), operatorii de nmultire logic
a sunt identici ( = ), la fel si operatorii
de complementare. In schimb, difer
a operatorii disjunctie, acestia fiind SAU INCLUSIV (sum
a logic
a, +) n B(2) si respectiv SAU EXCLUSIV (sum
a aritmetic
a modulo

13

CAPITOLUL 1. PORT
I LOGICE

2, ) n GF (2). Aceast
a, aparent nensemnat
a diferenta, determin
a semnificative
diferente ntre cele dou
a formalisme, ceea ce apare si n metodele de proiectare si
implementare. Axiomele pe GF (2) sunt:
1.
Inchiderea. GF (2) este nchis
a n
raport cu operatorii si .
2. Asociativitatea.
3. Comutativitatea.
4. Distributivitatea.
5. Elementul neutru.

A GF (2), B GF (2) A B GF (2),


A B GF (2)
A (B C) = (A B) C = A B C
A (B C) = (A B) C = A B C
A B = B A, A B = B A
A (B C) = A B A C
A 0 = A, A 1 = A

Din prezentarea acestor propriet


ati apare similaritatea dintre GF (2) cu algebra
numerelor reale (care este definit
a pe un c
amp infinit). Dar urm
atoarea axiom
a relev
a
o proprietate diferit
a ntre aceste dou
a algebre care rezult
a din natura aritmeticii
modulo 2.
A A = 0, A A = A

6. Existenta inversului.

Din ultima axiom


a a algebrei GF (2) rezult
a c
a A = A, adic
a fiecare element este
egal cu inversul s
au; aceasta nseamn
a c
a adunarea si sc
aderea sunt identice n
GF (2), ceea ce este diferit fata de adunarea aritmetic
a din algebra numerelor reale.
Folosind aceast
a axiom
a se deduce: dac
a A B = C atunci A = C B, B = A C
si A B C = 0.
Se pot duce relatii pentru exprimarea operatorilor din B(2) prin cei din GF (2)
AB = A B
A+B = A BAB
A = A1

(1.3-a)

care se pot demonstra n felul urm


ator. Se consider
a expresia pentru sum
a modulo
doi A B = A B + A B (a se vedea functia f6 (x1 , x0 ) n 1.1.3)
A1

A+B

= A1+A1=A0+A=A

= A + B = A B = ((A 1) (B 1)) 1
= (A B 1 B A 1 1 1) 1 = (A B B A 1) 1
= A BBA11=A BBA

Iar pentru exprimarea operatorilor din GF (2) prin cei din B(2) exist
a relatiile
A B
AB

A1

= AB
= AB+AB

(1.3-b)

= A

Relatiile 1.3 indic


a modalit
ati de utilizare at
at a formalismului din GF (2) c
at si a
celui din B(2) pentru implementarea sistemelor n functie de suportul fizic (circuistica)
disponibil
a.

14

1.1. SUPORTUL LOGIC PENTRU SISTEMELE DIGITALE

1.1.3

Functii Booleene

Fie B(2) = ({0, 1}, , +, ) algebra Boolean


a binar
a. Un cuv
ant binar este o
succesiune de biti; un cuv
ant este caracterizat prin lungimea sa, adic
a de num
arul de
biti din succesiune.
Definitia 1.3 Vom numi o configuratie binar
a de n biti, sau cuv
ant binar
cu lungimea de n biti, un element al multimii {0, 1} n . 
Cu doi biti se pot forma patru cuvinte distincte cu lungimea de doi biti (00, 01,
10, 11), cu trei biti se pot forma opt cuvinte distincte cu lungimea de trei biti (000,
001, 010, 011, 100, 101, 110, 111), iar cu n biti se pot forma 2 n cuvinte distincte
fiecare cu lungimea de n biti; deci multimea {0, 1} n este constituit
a din 2n cuvinte
distincte cu lungimea de n biti.
Definitia 1.4

O functie Boolean
a 1 , f , cu n intr
ari si m iesiri este o aplicatie
f : {0, 1}n {0, 1}m

(1.4)

cu domeniul de definitie n X = {0, 1}n si cu domeniul de valori n Y {0, 1}m . 


Relatia 1.4, n cazul c
and functia logic
a are o singur
a iesire, m = 1, cuv
antul de
iesire are lungimea de un bit, se retranscrie sub forma:
f : {0, 1}n {0, 1}1

(1.5)

Teoretic, functia logic


a cu m iesiri se poate construi din m aplicatii de forma
1.5 conectate n paralel. O functie logic
a cu num
arul de ordine i dintr-o familie
de functii logice de n variabile, definit
a conform relatiei 1.4, va fi notat
a sub forma
fi (xn1 , xn2 , . . . , x1 , x0 ) sau sub forma fin . In acest capitol se vor studia doar
functiile cu o singur
a iesire.
Functia logic
a de zero variabile. Domeniul de definitie pentru functia de zero
variabile este multimea vid
a, {0, 1}0 , iar domeniul de valori este {0, 1}. Rezult
a c
a
pot exista dou
a functii notate cu f00 si f10 care genereaz
a pe iesire cele dou
a valori din
multimea {0, 1}
f00
f10

=
=

0
1

(1.6)

De fapt, putem spune c


a aceste functii sunt identice cu dou
a constante. Intr-un
sistem digital cele dou
a constante pot fi reprezentate fizic prin dou
a tensiuni fixe:
tensiunea de alimentare (VDD , VCC ) si tensiunea de mas
a VSS sau 0V (liniile/barele
de alimentare ale circuitului).
Functii logice de o singur
a variabil
a. Configuratiile distincte de un singur bit
pe multimea de definitie {0, 1}1 sunt cei doi biti 1 si 0. Deci functia y = f (x), pentru
fiecare valoare binar
a atribuit
a variabilei x, poate lua una din cele dou
a valori binare
y = 1 sau y = 0. Cu cele dou
a valori posibile pentru y se pot forma patru cuvinte
diferite, deci pentru o singur
a variabil
a exist
a patru functii logice distincte: f 01 , f11 ,
1
1
f2 si f3 reprezentate n tabelul din Figura 1.1.
1 Termenul

de functie Boolean
a, n aceast
a carte, este sinonim cu functie logic
a.

15

CAPITOLUL 1. PORT
I LOGICE

f01

f11

f21

f31

a)

"0"
b)
x

c)
x

d)

VCC

"1"

x
e)

Figura 1.1 Functiile de o singur


a variabil
a: a) tabelul functiilor de o variabil
a;
b) f01 , functia zero (conectarea la mas
a); c) f21 , functia inversor (circuitul inversor);
d) f11 , functia identitate (driver, buffer); e) f31 , functia tautologie (conectarea la tensiunea de alimentare).
1. Functia zero f0 (x) = 0. Aceasta genereaz
a valoarea 0 indiferent de valoarea
alocat
a variabilei x. Intr-un sistem nu se va calcula niciodat
a functia zero deoarece
valoarea acestei functii exist
a, fizic punctul respectiv se leag
a la tensiunea de mas
a;
evident f01 si f00 au acelasi efect adic
a valoarea constant
a 0.
2. Functia identitate, f1 (x) = x. Logic, aceast
a functie pare a fi f
ar
a utilitate; dar,
practic, aceast
a functie este foarte utilizat
a sub denumirea de driver sau buffer si
ntr-un sistem fizic are o actiune de a aduce/nt
ari la anumite valori normale semnalul
electric care este suport pentru variabila x. Aceste circuite care nu realizeaz
a o functie
,,
logic
a ci doar au rol de nt
arire a semnalului electric sunt referite prin circuit buffer
sau circuit driver respectiv buffer sau driver.
3. Functia negatie (NOT), f2 (x) = x. De fapt, acesta este operatorul de complementare din Tabelul 1.1. Putem interpreta aspectul logic sau aritmetic al actiunii
acestei functii. Logic, functia negatie aplicat
a va substitui adev
arul cu fals si falsul cu adev
ar. Aritmetic, este un incrementor sau decrementor pentru num
ararea
n baza doi (at
at la num
arare n sens cresc
ator (direct) c
at si n sens descresc
ator
(invers), trecerea ntre dou
a numere consecutive se face prin modificarea bitului cel
mai putin semnificativ, LSB (Least Significant Bit), din unu n zero sau din zero n
unu, vezi Figura 2.17-a si 2.17-b). Suportul fizic pentru implementarea acestei functii
este elementul inversor.
4. Functia tautologie, f3 (x) = 1. Acest
a functie genereaz
a valoarea 1 indiferent de
valoarea alocat
a variabilei x. Intr-un sistem nu se va calcula niciodat
a aceast
a functie
deoarece valoarea sa exist
a, fizic punctul respectiv se leag
a la tensiunea de alimentare
VDD /VCC ; evident f31 si f10 au acelasi efect.
Functii de dou
a variabile. La o functie de dou
a variabile f (x 1 , x0 ) multimea
de definitie, {0, 1}2 , este compus
a din cele patru cuvinte de intrare de doi biti. Pentru
cele patru cuvinte de intrare se obtin pentru functie patru valori binare, dar cu cele
patru valori binare se pot obtine 42 = 16 cuvinte, deci, n total exist
a 16 functii
diferite de dou
a variabile care sunt prezentate n tabelul din Figura 1.2-a.
Aceste functii au anumite denumiri care exprim
a actiunea realizat
a:
1. f0 (x1 , x0 ) = 0, functia zero. Actiunea sa este identic
a cu a celor dou
a functii
f00 ,f01 .

16

1.1. SUPORTUL LOGIC PENTRU SISTEMELE DIGITALE

x1 x2 f02 f12 f22 f32 f42 f52 f62 f72 f82 f92 f102 f112 f122 f132 f142 f152
0
0
1
1

0
1
0
1

0
0
0
0

1
0
0
0

0
1
0
0

1
1
0
0

0
0
1
0

1
0
1
0

0
1
1
0

1
1
1
0

0
0
0
1

1
0
0
1

0
1
0
1

1
1
0
1

0
0
1
1

1
0
1
1

0
1
1
1

1
1
1
1

a)
x1
x0
x1
x0

f6 = x1 x0

x1
x0

b)
f9 = x1 x0

x1

f7 = x1. x0
c)
f1 = x1+x0

x0
d)

e)

Figura 1.2 Functii de dou


a variabile: a) tabelul functiilor de dou
a variabile;
b) simbolul grafic pentru functia XOR, f62 ; c) simbolul grafic pentru functia NAND,
f72 ; d) simbolul grafic pentru functia NXOR, f92 ; e) simbolul grafic pentru functia
NOR, f12 .
2. f1 (x1 , x0 ) = x1 + x0 , functia SAU-NEGAT/NOT-OR/NOR cu reprezentarea
grafic
a din Figura 1.2-e. Se observ
a c
a valorile functiei rezult
a prin negarea valorilor
obtinute cu operatorul OR (Tabelul 1.1).
3. f2 (x1 , x0 ) = x1 x0 , functia negarea implicatiei inverse; circuitul interdictie
(inhibare).
4. f3 (x1 , x0 ) = x1 , negarea lui x1 .
5. f4 (x1 , x0 ) = x1 x0 , functia negarea implicatiei directe; circuitul interdictie
(inhibare).
6. f5 (x1 , x0 ) = x0 , negarea lui x0 .
7. f6 (x1 , x0 ) = x1 x0 + x1 x0 , functia negarea coincidentei, SAU-EXCLUSIV/
XOR cu simbolul grafic de reprezentare n Figura 1.2-b si cu structura de implementare n Figura 1.3-a. Actiunea acestei functii poate fi interpretat
a n trei modalit
ati.
Prima, se observ
a c
a asupra celor dou
a valori binare ale variabilelor x 1 si x0 functia
opereaz
a ca un sumator modulo 2 (00 = 0, 01 = 1, 10 = 1, 11 = 0) de unde
si notatia consacrat
a f6 (x1 , x0 ) = x1 x0 . O alt
a variant
a echivalent
a de exprimare
se obtine n felul urm
ator: x1 x0 = x1 x0 +x1 x0 = x1 x0 +x0 x0 +x1 x0 +x1 x1 =
x0 (x1 + x0 ) + x1 (x1 + x0 ) = (x1 + x0 )(x1 + x0 ) = (x1 + x0 ) (x1 x0 ).
A doua interpretare este cea de inversor comandat, relatiile 1.3. Dac
a una din
variabile este 1 atunci valoarea functiei va fi egal
a cu negata celeilalte variabile de
intrare; f6 (x1 , 1) = x1 1 = x1 .
A treia interpretare este cea de negarea coincidentei, adic
a anticoincident
a

17

CAPITOLUL 1. PORT
I LOGICE

(si invers, negarea anticoincidentei este coincidenta, adic


a x 1 x0 ). Rezult
a c
a se
poate realiza foarte usor un circuit pentru coincidenta a dou
a cuvinte de doi biti
x1 x0 , y1 y0 ration
and n felul urm
ator: cuvintele coincid c
and nu este adev
arat
a
anticoincidenta pentru bitii de rangul unu x 1 , y1 SI nu este adev
arat
a anticoincidenta
pentru bitii de rangul zero x0 , y0 ; deci relatia de coincidenta este (x1 y1 )(x0 y0 ) =
(x1 y1 ) + (x0 y0 ). Reprezentarea acestui mod de implementare a relatiei de coincidenta este dat
a n Figura 1.3-c.
8. f7 (x1 , x0 ) = x1 x0 , functia SI-NEGAT/NOT-AND/NAND, cu simbolul grafic
de reprezentare din Figura 1.2-c. Se observ
a c
a valorile functiei rezult
a prin negarea
valorilor obtinute cu operatorul AND (Tabelul 1.1).
9. f8 (x1 , x0 ) = x1 x0 , functia conjunctie, produsul logic AND, SI.
10. f9 (x1 , x0 ) = x1 x0 + x1 x0 , f9 (x1 , x0 ) = x1 x0 , functia coincidenta,
SAU-EXCLUSIV NEGAT/NXOR cu simbolul grafic de reprezentare n Figura 1.2-d
si cu structurarea ca n Figura 1.3-b. Implementarea circuitului de coincidenta a dou
a
cuvinte de doi biti x1 x0 si y1 y0 este prezentat
a n Figura 1.3-d; (x1 y1 ) (x0 y0 ).
11. f10 (x1 , x0 ) = x0 , functia ce nu depinde de x1 .
12. f11 (x1 , x0 ) = x1 + x0 , functia implicatie direct
a.
13. f12 (x1 , x0 ) = x1 , functia ce nu depinde de x0 .
a.
14. f13 (x1 , x0 ) = x1 + x0 , functia implicatie invers
15. f14 (x1 , x0 ) = x1 + x0 , functia conjunctie, sum
a logic
a OR, SAU.
16. f15 (x1 , x0 ) = 1, functia tautologie, actiunea sa este identic
a cu ale functiilor
f10 , f31 .
Functii de trei variabile. Pentru functiile de trei variabile f (x 2 , x1 , x0 ) multimea de defintie, {0, 1}3 , este compus
a din opt (23 = 8) cuvinte binare de 3 biti,
pentru fiecare din aceste cuvinte functia poate avea o valoare binar
a 0 sau 1. Cu
opt valori binare pot fi definite 28 functii diferite. Modul de formare al functiilor de
trei variabile fi3 , i = 0, 1, . . . , 255 rezult
a din Tabelul 1.3. Indicele i, care identific
a
x1

x1

x1
x0

x 1x 0
x1 x0

x0

x 1x 0
x1 x0
x0

x 1x 0

x 1x 0

x0

a)
x1
y1
x0
y0

x1

b)

x 1 = y1
x 1x 0 = y1y0
x 0 = y0

c)

x1
y1
x0
y0

x 1=y 1
x 1x 0 = y1y0
x 0=y 0

d)

Figura 1.3 Functiile XOR si NXOR: a,b) structura circuitelor XOR, respectiv
NXOR; c,d) circuite de coincidenta cu XOR si NXOR.

18

1.1. SUPORTUL LOGIC PENTRU SISTEMELE DIGITALE

functia fi3 , este corespondentul zecimal al num


arului binar de 8 biti format cu valorile
binare ale functiei. De exemplu functia f187 are urm
atoarele valori binare 1101 1101,
deoarece 187|10 = 1101 1101|2 . Bitul cel mai semnificativ, MSB (Most Significant
Bit), din cuv
antul valorilor functiei, corespunde configuratiei de intrare x 2 x1 x0 = 111,
iar LSB corespunde configuratiei de intrare x2 x1 x0 = 000.
Utilitatea tuturor functiilor fi3 pentru implementarea sistemelor logice este discutabil
a deoarece , 16 dintre aceste functii sunt echivalentul functiilor f i2 iar unele
din cele r
amase pot fi compuse prin intermediul altor functii de dou
a variabile. In
general, pentru implementarea sistemelor logice sunt utilizate doar c
ateva din functiile
expuse pentru cazul n = 2.
n
Pentru n variabile num
arul functiilor logice distincte este 2(2 ) ; ceea ce
determin
a pentru n = 4 216 = 65536 functii, iar pentru n = 5 232 = 4294967296
functii(!).
Definitia 1.5 Un sistem complet de functii Booleene este un set minimal
de functii Booleene cu ajutorul c
arora se poate exprima orice functie Boolean
a. 
In paragraful 1.1.1 s-au definit cele trei legi de compozitie pe multimea B. Cu
ajutorul celor trei operatori NOT, AND si OR poate fi exprimat
a oricare functie
logic
a, deci acesti operatori formeaz
a un sistem complet.
Al doilea set de operatori care pot constitui un sistem complet este perechea
NOT si AND. Acest set poate fi substituit numai cu o singur
a functie, functia
f7 (x1 , x0 ) = (x1 x0 ), adic
a operatorul NAND, deoarece operatorul NOT apare ca
un NAND de aceeasi variabil
a (x x) = x, iar operatorul AND rezult
a ca un NAND
negat, (x1 x0 ) = x1 x0 .
Al treilea set de operatori OR si NOT formeaz
a de asemenea un sistem complet.
Si aceast
a pereche de operatori poate fi substituit
a numai cu o singur
a functie, functia
f2 (x1 , x0 ) = x1 + x0 , care este operatorul NOR. Deoarece NOR este un OR negat se
poate obtine usor OR prin negarea NOR-ului, (x 1 + x0 ) = x1 + x0 , iar NOT-ul este
Tabelul 1.3 Functii logice de trei variabile

x2 x1 x0 f03 f13 f23


0
0
0
0
1
1
1
1

0
0
1
1
0

0
1
0
1
0
0 1
1 0
1 1

0
0
0
0
0
0
0
0

1
0
0
0
0
0
0
0

0
1
0
0
0
0
0
0

f173

f1873

f2553

1
0
0
0
1
0
0
0

1
0
1
1
1
0
1
1

1
1
1
1
1
1
1
1

17 10 = 0001001 2

187 10 = 10111011 2

19

CAPITOLUL 1. PORT
I LOGICE

identic cu NOR-ul aplicat aceleiasi variabile (x + x) = x.


In Tabelul 1.4 sunt modelati operatorii NOT, AND, OR, NAND si NOR fie numai
cu NAND, fie numai cu NOR. Apare, deci, posibilitatea ca un sistem logic s
a poat
a
fi realizat doar cu un singur operator. Consecinta practic
a a acestei observatii este
enorm
a prin faptul c
a implementarea unui sistem se poate obtine prin replicarea
aceluiasi operator (acelasi tip de circuit), n consecinta pretul de cost scade foarte
mult si siguranta n functionare creste.
Exist
a circuite integrate, produse de turn
atoria de siliciu, dar nc
a neterminate,
care contin un singur (sau dou
a) circuite logice elementare ntr-un num
ar foarte mare,
referite ca arie de porti logice (gate-array, vezi sectiunea 4.3). Pe o astfel de arie de
porti logice utilizatorul si poate realiza sistemul pentru aplicatia sa prin proiectarea
doar a conexiunilor ntre un num
ar de circuite logice elementare. Apoi, turn
atoria de
siliciu termin
a circuitul integrat, prin realizarea conexiunilor proiectate de utilizator,
rezult
and astfel un circuit cu multe avantaje, la a c
arui constructie a participat at
at
utilizatorul (custom) c
at si turn
atoria de siliciu; sistem referit ca fiind o proiectare de
tip semi-custom.

1.1.4

Forme canonice

Definitia 1.4 exprim


a notiunea de functie logic
a de n variabile. Cu cele n variabile
se pot compune, prin intermediul operatorilor AND, OR si NOT, termenii functiei si
la fel tot cu acesti operatori pot fi inclusi termenii n cadrul functiei. In consecinta,
un termen al unei functii logice poate avea variabile negate sau nenegate (NOT), care
pot fi nsumate logic (OR) sau nmultite logic (AND).
Definitia 1.6 Termenul canonic produs este produsul logic a tuturor celor
n variabile ale functiei, negate sau nenegate. Termenul canonic produs este referit ca
minterm. 

Exemplu de termen canonic produs pentru n = 3 poate fi x 2 x1 x0 . Un termen


canonic produs nu poate fi format din mai mult de n factori (variabile). Dac
a ar avea
mai mult de n factori atunci ar nsemna c
a una sau mai multe variabile ar intra n
produsul logic at
at negate c
at si nenegate ceea ce, conform axiomei de existenta a
a termenul se reduce la constanta
complementului x x = 0, Tabelul 1.2, ar nsemna c
Tabelul 1.4 Modelarea operatorilor logici pe baz
a de NAND sau NOR
Operatorul
logic
modelat
cu poarta:

NOT

A.B

OR

A+B

A.B

A+B

A.B = A+B
A

A.B

A+B

A.B

A+B

A.B = A+B
A
B

A+B = A.B
A
B

NOR

A+B

A+B = A+B

A+B = A+B
A+B A

NAND
A.B

A+B = A.B

A.B = A+B

A = A+A
A+B

A
B

NOR
B

AND
A+B

A = A .A

NAND
A

A+B = A+B
A+B

A+B

A
B

A+B

A.B

A.B

20

1.1. SUPORTUL LOGIC PENTRU SISTEMELE DIGITALE

Tabelul 1.5 Codificarea termenilor canonici produs si sum


a (n=3)

Valoarea
variabilelor
x2 x1 x0

Mintermul
si codul P i

Maxtermul
si codul Si

x 2x 1x 0 = P 0

x 2 +x 1 + x 0 = S0

x 2x 1x 0 = P 1

x 2 + x 1 +x 0 = S1

x 2x 1x 0 = P 2

x 2 + x 1 + x 0 = S2

x 2x 1x 0 = P 3

x 2 + x 1 + x 0 = S3

x 2x 1x 0 = P 4

x 2 + x 1 + x 0 = S4

x 2x 1x 0 = P 5

x 2 + x 1 +x 0 = S5

x 2x 1x 0 = P 6

x 2 + x 1 +x 0 = S6

x 2x 1x 0 = P 7

x 2 + x 1 + x 0 = S7

0. Un termen produs se noteaz


a prin Pi . Num
arul tuturor termenilor produs Pi este
2n , deci i = 0, 1, 2, . . . , 2n 1.
Dar cum se codific
a un minterm prin simbolul Pi ? Se va exemplifica pentru cazul
n = 3. Un termen canonic produs are valoarea logic
a 1 numai atunci c
and toti factorii
s
ai au valoarea logic
a 1. Pentru exemplul anterior de termen produs x 2 x1 x0 , cu
valoarea logic
a 1, rezult
a o unic
a configuratie de valori: x 2 = 1, x1 = 0, x0 = 1.
Cuv
antul binar format din valorile variabilelor este 101, care este num
arul cinci n
zecimal, reprezentat n codul de numeratie binar natural. Deci, iat
a c
a mintermul
x2 x1 x0 poate fi codificat prin litera P cu indicele 5, adic
a P 5 ; dar aceast
a codificare
trebuie s
a fie o aplicatie bijectiv
a deci si trecerea invers
a de la codul P i la exprimarea
ca produs logic canonic a mintermului trebuie s
a fie unic
a. De exemplu, trecerea de
la termenul canonic produs P6 la mintermul corespunz
ator se face n felul urm
ator:
6|10 = 110|2 x2 x1 x0 .
Rezult
a urm
atoarea regul
a de codificare a termenilor canonici produs: pentru reprezentarea unui minterm prin simbolul Pi variabilelor negate li se atribuie valoarea
zero, iar variabilelor nenegate li se atribuie valoarea unu. Este corect
a si reciproca,
n cuv
antul de cod Pi pentru un bit cu valoarea unu corespunde n produsul logic
canonic o variabil
a nenegat
a iar pentru un bit cu valoarea zero corespunde o variabil
a
negat
a. Aplic
and aceast
a regul
a pentru functia de trei variabile se pot scrie relatiile
din Tabelul 1.5.
Definitia 1.7 Termenul canonic sum
a este suma logic
a a tuturor celor n
variabile ale functiei, negate sau nenegate. Termenul canonic sum
a este referit ca
maxterm. 
Pentru o functie de trei variabile (n = 3) ca un exemplu de termen canonic sum
a
poate fi acesta x2 +x1 +x0 . La fel, ca si la termenul canonic produs, un termen canonic
sum
a nu poate fi compus din mai mult de n variabile, n caz contrar n termen ar
a cu constanta 1. Num
arul
exista suma x + x = 1, deci valoarea termenului ar fi egal
total de termeni canonici sum
a este 2n iar codificarea se face prin simbolul Si .
a zero numai atunci c
and
Termenul canonic sum
a x2 + x1 + x0 are valoarea logic

21

CAPITOLUL 1. PORT
I LOGICE

fiecare termen al sumei are valoarea zero, adic


a x 2 = 1, x1 = 0, x0 = 1. Rezult
a
indicele i al simbolului Si ca fiind egal cu num
arul zecimal ce este reprezentat n
binar de cuv
antul format din valorile celor trei variabile adic
a 101| 2 = 5|10 , deci S5 .
Trecerea invers
a, de exemplu de la S6 la maxtermul corespunz
ator, se face n felul
urm
ator 6|10 = 110|2 x2 + x1 + x0 .
Rezult
a urm
atoarea regul
a de codificare a termenilor canonici sum
a pentru reprezentarea unui maxterm prin simbolul Si : variabilelor negate li se atribuie valoarea
unu, iar variabilelor nenegate li se atribuie valoarea zero. Este corect
a si reciproca, n
cuv
antul de cod pentru un bit cu valoarea unu corespunde n sum
a logic
a canonic
ao
variabil
a negat
a iar pentru valoarea zero corespunde o variabil
a nenegat
a. Conform
acestei reguli de codificare pentru n = 3 se pot scrie relatiile din Tabelul 1.5.
Se observ
a c
a, pentru codificare, la aceeasi variabil
a nenegat
a se atribuie valoarea
1 n minterm si 0 n maxterm si pentru aceeasi variabil
a negat
a se atribuie valoarea
0 n minterm si 1 n maxterm. Iar pentru trecerea invers
a, de la cod la expresia
logic
a, unui bit 1 n cuv
antul de cod i corespunde o variabil
a nenegat
a n minterm
si o variabil
a negat
a n maxterm si invers pentru bitul 0. Ca o consecinta, din aceste
reguli de codificare, se pot demonstra urm
atoarele relatii:
Si = P i ;

Pi = S i

(1.7)

adic
a termenul canonic sum
a se obtine prin negarea termenului canonic produs si
invers.
La fel, pentru i 6= j, i, j = 0, 1, 2, . . . , 2n 1, se pot demonstra relatiile:
Pi Pj = 0;

S i + Sj = 1

(1.8)

(pe baza x + x = 1, x x = 0, Axioma 6).


Valoarea unui termen Pi , respectiv Si se poate modifica prin intermediul unui
coeficient binar di {0, 1} n felul urm
ator:

Pi dac
a di = 1
a) di Pi =
(1.9-a)
0 dac
a di = 0

Si dac
a di = 0
b) di + Si =
(1.9-b)
0 dac
a di = 1
Definitia 1.8 Forma canonic
a normal
a disjunctiv
a, FCND, a unei functii
de n variabile este suma logic
a a tuturor termenilor de forma 1.9-a. 
f (xn1 , xn2 , . . . , x1 , x0 ) =

n
2X
1

i=0

di Pi

(1.10)

Definitia 1.9 Forma canonic


a normal
a conjunctiv
a, FCNC, a unei functii
de n variabile este produsul logic a tuturor termenilor de forma 1.9-b. 
f (xn1 , xn2 , . . . , x1 , x0 ) =

n
2Y
1

i=0

(di + Si )

(1.11)

22

1.1. SUPORTUL LOGIC PENTRU SISTEMELE DIGITALE

Definitia 1.10 Forma normal


a disjunctiv
a, FND, a unei functii de n
variabile este o sum
a numai de mintermi ai c
aror coeficienti d i = 1 

Forma FND se obtine din FCND prin eliminarea mintermilor ai c


aror coeficienti
au valoarea di = 0. Pentru exprimarea FND se introduce o reprezentare simbolic
a,
sub forma unei liste
f (xn1 , xn2 , . . . , x1 , x0 ) =

n
2X
1

i=0

(d0 , d1 , . . . , d2n 2 , d2n 1 )

(1.12)

care contine doar indicii acelor coeficienti ai functiei care au valoare d i = 1. De


exemplu, pentru o functie de patru variabile:
f (x3 , x2 , x1 , x0 ) =

15
X
(0, 3, 4, 5, 8, 9, 12, 14, 15)
i=0

aceast
a list
a enumer
a doar indicii coeficientilor binari d 0 = 1, d3 = 1, d4 = 1, d5 = 1,
d8 = 1, d9 = 1, d12 = 1, d14 = 1 si d15 = 1.
Definitia 1.11 Forma normal
a conjunctiv
a, FNC, a unei functii de n
variabile este un produs numai de maxtermi ai c
aror coeficienti d i = 0. 

Forma FNC se obtine din FCNC prin eliminarea maxtermilor ai c


aror coeficienti
a sub forma unei
di = 1. Pentru exprimarea FNC se introduce o reprezentare simbolic
liste
f (xn1 , xn2 , . . . , x1 , x0 ) =

n
2Y
1

i=0

(d0 , d1 , . . . , d2n 2 , d2n 1 )

(1.13)

care contine doar indicii acelor coeficienti ai functiei care au valoarea d i = 0. Lu


and
ca exemplificare functia dat
a la relatia 1.12 de data aceasta lista va fi
f (x3 , x2 , x1 , x0 ) =

15
Y

(1, 2, 6, 7, 10, 11, 13),

i=0

adic
a sunt enumerati doar indicii coeficientilor binari care au valoarea zero.
Uneori este avantajos s
a se lucreze cu negata formei normale conjunctive sau cu
negata formei normale disjunctive ale functiei care pot fi exprimate respectiv sub
formele
a)

f (xn1 , xn2 , . . . , x1 , x0 ) =

n
2Y
1

(di + Si )

(1.14-a)

i=0

b)

f (xn1 , xn2 , . . . , x1 , x0 ) =

n
2X
1

i=0

(di Pi )

(1.14-b)

Aceste forme de scriere se pot obtine pornind de la relatiile 1.10 si 1.11, prin
negarea ambelor p
arti, apoi aplicarea teoremei lui DeMorgan si tin
and cont de relatiile
1.7, n felul urm
ator:

23

CAPITOLUL 1. PORT
I LOGICE

f (xn1 , xn2 , . . . , x1 , x0 ) =

n 1
2X

i=0

f (xn1 , xn2 , . . . , x1 , x0 ) =

(di Pi ) =

n 1
2Y

i=0

n
2Y
1

(di + P i ) =

(di + Si ) =

i=0

(di + Si )

i=0

i=0

n
2X
1

n
2Y
1

(di S i ) =

n
2X
1

i=0

(di Pi )

Aceste exprim
ari se pot deduce si prin rationament din relatiile 1.10 si 1.11. Din
FCND se obtine FND dac
a se consider
a numai termenii canonici produs care au
valoarea 1, relatia 1.12, respectiv din FCNC se obtine FNC, relatia 1.13, dac
a se
consider
a numai termenii canonici sum
a care au valoarea 0. Sub forma FND functia
are valoarea 1 pentru suma tuturor termenilor canonici care au coeficientii d i = 1 si
are valoarea 0 pentru suma tuturor termenilor canonici care au coeficientii d i = 0.
Evident c
a functia negat
a f va avea valoarea 1 pentru suma tuturor acelor termeni
canonici care produc valoarea 0 pentru f , adic
a pentru acei coeficienti d i care sunt
0; respectiv functia negat
a f va avea valoarea 0 pentru suma tuturor acelor termeni
canonici care produc valoarea 1 pentru f , adic
a pentru acei coeficienti d i = 1. Deci
a ca o form
a FND, relatia 1.14-b, de acei termeni produs
functia negat
a f poate fi scris
pentru care di = 1, adic
a pentru acei coeficienti di care au valoarea 0 la scrierea
functiei f sub form
a FND. Acelasi rationament se poate face si pentru forma FNC,
adic
a se scrie functia f pentru coeficientii d i care au valoarea 0 iar functia f , relatia
1.14-a, pentru coeficientii care au valoarea 1, adic
a d i = 0.
O modalitate uzual
a de definire a unei functii logice este cea prin tabelul de adev
ar.
Definitia 1.12 Tabelul de adev
ar este un tabel care n prima coloan
a din
st
anga, coloana de intrare, listeaz
a toate configuratiile de valori ale variabilelor de
intrare X = {0, 1}n , iar n urm
atoarele coloane, coloane de iesire, sunt listate valorile,
din Y {0, 1}, corespunz
atoare iesirilor. 
Astfel de tabele de adev
ar au fost prezentate initial n Tabelul 1.1 pentru introducerea operatorilor booleeni NOT, AND, OR iar apoi n Figurile 1.1, 1.2 si Tabelul
1.2, respectiv pentru functile logice de una, dou
a si trei variabile.
Exemplul 1.1 Pentru o celula sumator complet sa se deduca functia logica suma, si
si functia logic
a pentru transferul urm
ator, Ci .
Solutie. In sectiunea 2.5.2 se va analiza sumarea a dou
a cuvinte binare cu lungimea de n
biti A = An1 An2 . . . Ai . . . A1 A0 si B = Bn1 Bn2 . . . Bi . . . B1 B0 . Operatia de sumare a
celor dou
a cuvinte se realizeaz
a pentru fiecare pereche de biti (Ai , Bi ) ncep
and cu perechea
i = 0, de rangul cel mai putin semnificativ, (20 ), p
an
a la perechea i = n1, de rangul cel mai
semnificativ, (2n1 ). Pentru fiecare rang aceast
a sumare este efectuat
a cu o celul
a sumator
complet. O celul
a sumator complet pentru rangul i are trei intr
ari Ai , Bi , Ci1 care sunt
respectiv bitii celor dou
a cuvinte A si B si transportul anterior Ci1 ce a fost generat de
celula din rangul 2(i1) . Semnalele generate la iesire de c
atre celula sumator complet sunt
doi biti: si sum
a (= Ai + Bi + Ci1 ) si Ci transportul urm
ator care se aplic
a la celula
de rang 2(i+1)
ca
transport
anterior.
Celula
sumator
complet
este
notat
a
uneori
P
P cu
simbolul (3, 2), indic
and faptul c
a are trei intr
ari si dou
a iesiri. Exist
a si celula (2, 2)
care are numai dou
a intr
ari Ai si Bi (nu se consider
a transportul anterior Ci1 ) care este
referit
a ca celul
a semisumator. Pentru o celul
a sumator complet tabelul de adev
ar este
prezentat n Tabelul 1.6.

24

1.1. SUPORTUL LOGIC PENTRU SISTEMELE DIGITALE

Tabelul 1.6 Tabelul de adev


ar pentru o celul
a sumator/sc
az
ator complet

Ai

Intrari
Adunare
Bi C i1 / Ii1 si C i gi pi

Scadere
di I i

Numarator de 1
Ci
si

0
0
0
0
1
1
1
1

0
0
1
1
0
0
1
1

0
1
1
0
1
0
0
1

0
0
0
1
0
1
1
1

0
1
0
1
0
1
0
1

0
1
1
0
1
0
0
1

0
0
0
1
0
1
1
1

0
0
0
0
0
0
1
1

0
0
1
1
1
1
0
1

0
1
1
1
0
0
0
1

0
1
1
0
1
0
0
1

(0)
(1)
(1)
(2)
(1)
(2)
(2)
(3)

Pentru iesirea sum


a si forma normal
a canonic
a disjunctiv
a, FNCD conform relatiei 1.10,
este :
si (Ai , Bi , Ci1 ) =

7
X
i=0

di Pi = d0 P0 +d1 P1 +d2 P2 +d3 P3 +d4 P4 +d5 P5 +d6 P6 +d7 P7

unde di , i = 0, 1, 2, . . . , 7 sunt coeficientii functiei din coloana si din Tabelul 1.6. Evident
c
a produsele pentru care di = 0 pot fi eliminate deoarece au valoarea 0 si se obtine forma
normal
a disjunctiv
a, FND.
si (Ai , Bi , Ci1 )

=
=

1 P1 + 1 P2 + 1 P4 + 1 P7 =

Ai B i Ci1 + Ai Bi C i1 + Ai B i C i1 + Ai Bi Ci1

Se observ
a c
a FND se poate scrie direct lu
and numai acei mintermi pentru care functia
are valoarea 1 n tabelul de adev
ar,
si (Ai , Bi , Ci1 ) =

7
X

(1, 2, 4, 7)

,,
de unde si expresia de sintez
a pe baz
a de 1 . Aplic
and axiomele si teoremele din Tabelul
1.2, si expresiile pentru XOR si NXOR, forma normal
a disjunctiv
a pentru s i se transform
a
n felul urm
ator:
si (Ai , Bi , Ci1 )

=
=

Ai (B i Ci1 + Bi C i1 ) + Ai (B i C i1 + Bi Ci1 ) =
Ai (Bi Ci1 ) + Ai (Bi Ci1 ) = Ai Bi Ci1

(1.15)

Dar din Tabelul 1.6 se poate face si sinteza functiei negate si , aceasta va avea valori 1
a disjunctiv
aa
(di = 1) acolo unde si are valori 0 (di = 0), relatia 1.14-b, deci forma normal
functiei negate se scrie direct examin
and tabelul de adev
ar:
si (Ai , Bi , Ci1 )

7
X
(0, 3, 5, 6) =
i=0

=
=
=

Ai B i C i1 + Ai Bi Ci1 + Ai B i Ci1 + Ai Bi C i1 =
Ai (B i C i1 + Bi Ci1 ) + Ai (B i Ci1 + Bi C i1 ) =
Ai Bi C i1

25

CAPITOLUL 1. PORT
I LOGICE

Se pune ntrebarea care cale se alege pentru sinteza functiei, cea prin FND pentru functia
negat
a sau cea prin FND pentru functia nenegat
a? R
aspunsul este evident: prin calea care
solicit
a mai putin efort, adic
a cea care duce la o form
a FND cu mai putini mintermi.
Pentru functia Ci sinteza se face din tabelul de adev
ar, de data aceasta pe baz
a de zerouri, adic
a prin formele conjunctive. Forma canonic
a normal
a conjunctiv
a, FCNC, conform
exprim
arii din relatia 1.11, se va scrie:
Ci (Ai , Bi , Ci1 )

7
Y

(di + Si ) =

i=0

(d0 + S0 ) (d1 + S1 ) (d2 + S2 ) (d3 + S3 ) (d4 + S4 ) (d5 + S5 )


(d6 + S6 ) (d7 + S7 )

unde di , i = 0, 1, . . . , 7 sunt coeficientii functiei din coloana Ci . Se pot elimina factorii pentru
care di = 1 deci se ajunge la forma normal
a conjunctiv
a FNC,
Ci (Ai , Bi , Ci1 ) =

7
Y

(0, 1, 2, 4)

,,
care se putea scrie direct prin inspectarea valorilor de zero (sintez
a pe baz
a de 0 ) si
scrierea produsului de maxtermi n felul urm
ator:
Ci

=
=

S 0 S1 S2 S4 =

(Ai + Bi + Ci1 ) (Ai + Bi + C i1 ) (Ai + B i + Ci1 ) (Ai + Bi + Ci1 )

Aplicarea propriet
atii de distributivitate la aceast
a expresie duce la 3 3 3 3 = 81
termeni produs care apoi sunt redusi prin aplicarea axiomelor si teoremelor algebrei Booleene.
A doua cale de sintez
a pe baz
a de zerouri se poate face pentru functia negat
a C i prin
inspectarea tabelului de adev
ar se aleg maxtermii pentru care functia are valoarea 1, relatia
1.14-a. Rezult
a forma normal
a conjunctiv
a, FNC, pentru functia negat
a
C i (Ai , Bi , Ci1 )

7
Y

(3, 5, 6, 7) =

(Ai + B i C i1 ) (Ai + B i + Ci1 ) (Ai + B i + Ci1 )


(Ai + B i + C i1 )

si de data aceasta se pot obtine 81 de termeni produs care pot fi redusi. Uzual, se alege
ntre sinteza prin FNC pentru functia negat
a sau sinteza prin FNC pentru functia nenegat
a
prin observarea n tabelul de adev
ar care cale duce la mai putini maxtermi. Din aceste dou
a
tentative de sintez
a pe baz
a de zero se constat
a dificultatea aplic
arii formelor conjunctive,
acesta este unul din argumentele pentru care n practic
a se aplic
a aproape n exclusivitate
sinteza pe baz
a de 1, adic
a FND, fie pentru functia negat
a f , fie pentru functia nenegat
a f.
In consecinta
, revenind la sinteza pe baz
a de 1 rezult
a pentru Ci
a) Ci (Ai , Bi , Ci1 ) =

7
X

(3, 5, 6, 7) =

i=1

Ai Bi Ci1 + Ai B i Ci1 + Ai Bi C i1 + Ai Bi Ci1

(1.16)

o form
a rezonabil
a, fata
de sintezele anterioare prin FNC si care prin procedee analitice este
adus
a la urm
atoarele forme disjunctive FD:
b) Ci (Ai , Bi , Ci1 )

Ai (Bi Ci1 ) + Bi Ci1

c) Ci (Ai , Bi , Ci1 )

Ci1 (Ai Bi ) (Ai Bi )

26

1.1. SUPORTUL LOGIC PENTRU SISTEMELE DIGITALE

1.1.5

Forme disjunctive si conjunctive

Forma disjunctiv
a FD a functiei este o sum
a de termeni necanonici de unde
si denumirea de sum
a de produse, iar forma conjunctiv
a FC a functiei este un
produs de termeni sum
a necanonici, denumit
a si produs de sume. Reducerea formelor
normale disjunctive (FND) sau normale conjunctive (FNC), respectiv la FD sau FC
este referit
a ca un procedeu de minimizare a functiei, desi uneori nu se obtine forma
minim
a sau se obtin mai multe expresii (neminime).
Exist
a trei modalit
ati de minimizare:
1 - analitic
a, utiliz
and axiomele si teoremele algebrei Booleene. Aceast
a cale este
eficient
a doar pentru functii cu num
ar mic de variabile si de termeni.
2 - prin metode grafice (de exemplu diagrama Veitch - Karnaugh), de asemenea
utilizabile pentru functii care nu au mai mult de 5-6 variabile.
3 - pe baza unor algoritmi sau abord
ari euristice . Exist
a algoritmi (de exemplu Quine - McQlusky) care pot fi aplicati unor functii cu zeci de variabile si
iesiri multiple. Acesti algoritmi stau la baza programelor de minimizare (de exemplu Espresso - MV) incluse n medii de Programare Automat
a n Electronic
a,
referite prin termenul tehnici EDA (Electronic Design Automation).
Minimizarea pe cale analitic
a implic
a putin
a practic
a n utilizarea axiomelor si
teoremelor algebrei booleene. Aceast
a practic
a nu se bazeaz
a pe un algoritm anume ci
mai mult pe intuitie. Astfel se pot ad
auga termeni (tautologia) care apoi se grupeaz
a
cu altii nc
at s
a se aplice (cel mai frecvent ) axioma de existenta a complementului
a.
(x + x = 1), teorema absorbtiei sau absorbtia invers
Exemplul 1.2 Pentru urmatoarea forma normala disjunctiva
F (A, B, C, D)

AB C D + AB C D + AB C D + AB C D + AB C D +
+A B C D + A B C D + A B C D + A B C D + A B C D

s
a se deduc
a forma minim
a.
Solutie. Se grupeaz
a c
ate doi termeni canonici pentru a se aplica axioma de existenta

a complementului (dar pentru aceasta unii termeni A B C D, A B C D se dubleaz


a) n felul
urm
ator:
F (A, B, C, D)

A B D (C + C) + (A B C D + A B C D) + (A B C D + A B C D) +

A B D + A B C (D + D) + B C D(A + A) + B C D(A + A) +

B D(A + A) + A B C + B C D + B C D + A B C =

B D + B D(C + C) + B(A C + A C) =

B D + B D + B(A C + A C)

+(A B C D + A B C D) + (A B C D + A B C D) + A B D(C + C) =
+A B C(D + D) + A B D =

pentru care aplic


and expresia functiei SAU EXCLUSIV NEGAT se obtine
F (A, B, C, D) = B D + B (A C)

27

CAPITOLUL 1. PORT
I LOGICE

Uneori se pune problema de a se parcurge traseul invers adic


a pentru o form
a
minim
a s
a se deduc
a forma normal
a disjunctiv
a din care a provenit. In general,
pentru o astfel de extindere de la un termen produs la un termen canonic produs se
introduc n termenul produs variabilele care lipsesc sub forma x + x. De asemenea,
pentru ca o form
a disjunctiv
a s
a fie extins
a la forma normal
a conjunctiv
a (produse de
sume) suma de termeni produs trebuie transformat
a ntr-un produs de sume utiliz
and
axioma distributivit
atii A + B C = (A + B) (A + C), iar n termenii sum
a variabilele
care lipseau se introduc prin axioma de existenta a complemntului x x = 0.
Exemplul 1.3 Urmatoarea forma disjunctiva F (A, B, C) = A B + A C sa fie extinsa
la forma normal
a conjunctiv
a.
Solutie. In primul r
and termenii produs sunt convertiti n termeni sum
a utiliz
and
axioma de distributivitate.
F (A, B, C)

(A B + A) (A B + C) = (A + A) (B + A) (A + C) (B + C) =

(A + B) (A + C) (B + C)

Fiec
arui termen sum
a i lipseste o variabil
a care se introduce n felul urm
ator:
A+B

A + B + C C = (A + B + C) (A + B + C)

A+C

A + C + B B = (A + B + C) (A + B + C)

B+C

B + C + A A = (A + B + C) (A + B + C)

In final se obtine:
F (A, B, C)

(A + B + C) (A + B + C) (A + B + C) (A + B + C) =

7
Y

(0, 2, 4, 5)

Expresiile sub form


a de sume de produse sau produse de sume se pot modela
pe dou
a niveluri de operatori respectiv pe AND-OR sau OR-AND. De exemplu
urm
atoarele forme FD si FC:
F1 = A B + C D

si F2 = (A + B)(C + D)

pot fi modelate ca n Figura 1.4-a si 1.4-b. Uneori se impune ca modelarea s


a
se fac
a fie numai cu operatorul NAND sau fie numai cu operatorul NOR. Pentru
forme FD modelarea se face usor pe baza operatorului NAND (not
am simbolic prin
A B % (A, B)) deoarece aplic
and sumei de produse teorema dublei negatii si
apoi teorema lui DeMorgan se obtine tocmai un NAND de NAND-uri. In schimb
pentru forme FC modelarea se face mai usor pe baza operatorului NOR (not
am simbolic prin A + B . (A, B)) deoarece aplic
and produsului de sume teorema dublei
negatii si apoi teorema lui DeMorgan se obtine tocmai un NOR de NOR-uri.
Astfel F1 si F2 devin:
F1

AB + C D = AB C D

% (% (A, B), % (C, D))

F2

(A + B) (C + D) = (A + B) + (C + D)

. (. (A, B), . (C, D))

28

1.1. SUPORTUL LOGIC PENTRU SISTEMELE DIGITALE


A
B

F 1 = A. B + C. D

C
D

A
B
C
D

A.B

C .D
c)

a)
A
B

F 2 = (A+B).(C+D)

A
B
C
D

C
D
b)

F 1 = (A. B) .(C. D)

A+B
F 2 = (A+B)+(C+D)
C+D

d)

Figura 1.4 Implementarea formelor FD si FC: a,b) pe dou


a niveluri AND-OR,
respectiv OR-AND; c,d) pe dou
a niveluri NAND-NAND, respectiv NOR-NOR.

Num
ar
and simbolurile % si . rezult
a c
a pentru fiecare functie sunt necesari trei
operatori NAND respectiv NOR cu c
ate dou
a intr
ari cum se poate vedea si n Figura
1.4-c si 1.4-d. Variabilele negate pot fi obtinute prin x % (x, x) sau . (x, x).
Uneori pentru conversia model
arii de tip AND-OR sau OR-AND, respectiv ntr-o
modelare de tip NAND-NAND sau NOR-NOR se pot utiliza anumite reguli grafice
de transformare, care rezult
a din axiomele si teoremele algebrei Booleene. Aceste
reguli sunt:

Regula 1. La iesirea unui operator se poate introduce un cerculet de negatie dar


atunci trebuie introdus un cerculet de negatie si la intrarea operatorului imediat
,,
urm
ator (Dubla negatie este adev
ar ), deci pe conexiunea ntre cei doi operatori
variabila nu sufer
a modific
ari;

Regula 2. Introducerea unui cerculet de negatie pe iesirea unei functii trebuie urmat
a, tot pe iesire, de ad
augarea nc
a a unui cerculet de negatie (buffer inversor). Respectiv, introducerea la o variabil
a de intrare, ntr-un operator, a unui
cerculet de negatie trebuie precedat
a de negarea aceleiasi variabile de intrare
(aplicarea pe intrare a variabilei negate);

Regula 3. C
and se face conversia unui simbol grafic initial ntr-unul final,
AND/NAND OR/NOR, se pot introduce la simbolul final cerculete de negatie fie la intrare, fie pe iesire, fie at
at la intrare c
at si la iesire dar numai dac
a
la terminalele corespunz
atoare ale simbolului initial nu a existat un cerculet de
negatie n felul urm
ator (de fapt aceast
a regul
a nu este dec
at o aplicare grafic
a
a teoremei lui DeMorgan):

29

CAPITOLUL 1. PORT
I LOGICE

AND

OR

NAND

NOR

Exemplul 1.4 Pentru conversiile din Figura 1.4 sa se aplice regulile grafice de transformare.
Solutie. Aplic
and regulile de conversie grafic
a se obtin succesiunile de circuite ca n
Figura 1.5.
A
B
C
D

F = (A.B). (C.D)

F = A. B + C. D

A
F
B
C
regula 1 D

A
B
F
C
regula 3 D

a) Maparea AND OR in NAND NAND este o conversie naturala

A
B
C
D

F = A. B + C. D

A
F
B
C
regula 2 D

F = (A+B)+(C+D)
A
F
B
C
regula 3 D

b) Maparea AND OR in NOR NOR este o conversie nepotrivita


A
B
C
D

F = (A+B)(C+D)

A
F
B
C
regula 1 D

F = (A+B)+(C+D)
A
F
B
C
regula 3 D

c) Maparea OR AND in NOR NOR este o conversie naturala


F = (A+B)(C+D)
A
B
C
D

A
F
B
C
regula 1 D

F = (A B)(C D)
A
F
B
C
regula 3 D

d) Maparea OR AND in NAND NAND este o conversie nepotrivita

Figura 1.5 Exemple de conversii grafice de tipul AND-OR/OR-AND n


NAND-NAND sau NOR-NOR.
Uneori apare si problema invers
a a model
arii, pentru o modelare dat
a s
a se determine expresia FD sau FC care l descrie, de fapt aceast
a abordare pentru un sistem
deja implementat este referit
a ca analiza sistemului. Se poate obtine functia logic
aa
modelului prin urm
atoarele trei modalit
ati:
1 - pentru fiecare configuratie de valori logice ale variabilelor de intrare se deduc

30

1.1. SUPORTUL LOGIC PENTRU SISTEMELE DIGITALE

valori logice n punctele intermediare ale modelului si respectiv se calculeaz


a
valoarea logic
a de iesire si n felul acesta se construieste tabelul de adev
ar.
Apoi, din tabelul de adev
ar rezultat se deduce functia logic
a.
2 - se scriu expresiile logice dup
a fiecare simbol de operator logic, pornind de la
fiecare intrare nspre iesire, rezult
and dup
a ultimul operator expresia logic
aa
functiei. Aceast
a modalitate este asem
an
atoare cu prima: se merge de la intrare
schemei spre iesire din punct n punct, dar la prima modalitate cu valorile
functiei pe c
and la aceast
a modalitate cu expresiile functiei.
3 - utiliz
and conventiile prin cerculete de negatie.
A treia modalitate este recomandat
a doar atunci c
and operatorii au iesirile negate
(NAND, NOR) sau au intr
ari negate, deci parcurgerea de la intrare spre iesire ridic
a
anumite dificult
ati. De ce? pentru c
a suntem mai obisnuiti s
a oper
am cu operatorii
AND si OR cu intr
ari nenegate. De fapt, aceasta se reduce tot la a doua modalitate
dar prin conversia operatorilor care contin cerculete de negatie n operatori f
ar
a aceste
cerculete, se ajunge la o reprezentare numai cu operatori AND si OR.
Exemplul 1.5 Pentru modelele de circuite din Figura 1.6-a, 1.6-c sa se deduca expresia
functiilor (aplic
and cerculetele de negatie).
A
B
C
A
B
C

c)
regula 3

a)

A
B
C

regula 3

d)

B
C

b)

F = A. (B+C)

regula 3
A
B
C

e)

F = (A+B). C+D

Figura 1.6 Exemple de conversie a modelelor logice spre structuri cu operatori AND si OR pentru determinarea functiilor logice.
Solutie. Pentru modelul din Figura 1.6-a se aplic
a regula 3 si se obtin numai operatori
AND si OR, F = A (B + C). Pentru modelul din Figura 1.6-c se aplic
a de dou
a ori regula
3 si structura poate fi considerat
a ca fiind compus
a doar din operatori AND si OR pentru
care se scrie foarte simplu expresia logic
a, F = D + C (A + B).

CAPITOLUL 1. PORT
I LOGICE

31

Acest mod de transformare a modelelor logice este foarte indicat n depanarea


circuitelor deoarece pornind de la intrare spre iesire, dup
a fiecare nivel logic de OR
sau AND se poate verifica simplu corectitudinea semnalelor.
In ncheierea prezent
arii acestor notiuni de suport formal pentru sistemele digitale
accentu
am faptul c
a formele normale disjunctive, FND, sau formele disjunctive, FD,
(sum
a de produse) pot fi modelate pe dou
a nivele logice AND-OR. De asemenea,
formele normale conjunctive, FNC, sau formele conjunctive, FC, (produse de sume)
pot fi modelate pe dou
a nivele logice OR-AND. Aceste afirmatii sunt adev
arate n
mod teoretic c
and operatorii AND, OR se aplic
a pentru orice num
ar de intr
ari si
exist
a disponibile si variabilele negate. In practic
a, unde un operator este o poart
a
logic
a, trebuie luate cu precautie aceste afirmatii n functie de portile disponibile si
de num
arul de intr
ari ale acestora (adic
a de restrictiile electrice de conectivitate ale
acestor porti).

1.2

POARTA LOGICA

C
and se trece de la formele FND, FNC la FD, FC si de la modelele acestora
pe baz
a de operatori NOT, AND, OR, NOR, NAND, la implement
ari reale pe baz
a
de circuite electronice pentru operatorii logici se foloseste, n exprimare, termenul
de poart
a logic
a. Prin termenul de poart
a logic
a se face referire la orice circuit
electronic care implementeaz
a un operator logic, deci exist
a poarta inversor (NOT),
poarta AND, poarta OR, poart
a XOR, poarta NAND etc. Prin referirea tuturor circuitelor logice cu termenul de poart
a logic
a apare un abuz de limbaj care, totusi, are
o justificare din punct de vedere al transferului semnalului (variabile logice binare)
prin circuit. Consider
and operatorii logici prezentati n Tabelul 1.7, cu cele dou
a
intr
ari A,C si iesirea f , se poate analiza cum pentru transferul semnalului logic A
spre iesirea f , prin conditionarea de c
atre semnalul C (de control), circuitul electronic care implementeaz
a un astfel de operator are un comportament similar cu
,,
utilizarea/functionarea unei porti. Astfel, c
and circuitul poart
a este deschis las
a
semnalul A s
a treac
a modificat sau nemodificat spre iesirea f , iar c
and poarta este
,,
nchis
a semnalul A nu se transfer
a la iesirea f . Intuitiv, n aceast
a analogie, poarta
este nchis
a sau deschis
a de c
atre cineva, adic
a n cazul unui circuit de un semnal de
control, variabila C.
De exemplu, pentru poarta AND c
and este deschis
a, C = 1, semnalul de intrare A
se transfer
a la iesire f = A, iar c
and este nchis
a, C = 0, semnalul de intrare A nu se
transfer
a la iesire, f este ncontinuu la valoarea logic
a 0. Poarta XOR, este putin mai
special
a, este permanent deschis
a, transfer
a la iesire semnalul de intrare nemodificat
pentru C = 0, f = A (A 0 = A), iar pentru C = 1 transfer
a spre iesire intrarea A
negat
a, f = A (A 1 = A); poarta XOR are o functionare de circuit inversor
comandat. O astfel de interpretare, de circuit poart
a, se poate g
asi pentru oricare
din operatorii prezentati n Tabelul 1.7.
Analiz
and n paralel poarta AND si poarta OR se poate observa c
a poarta AND
este deschis
a pentru C = 1 iar poarta OR este deschis
a pentru C = 0, astfel spunem
c
a una este deschis
a c
and semnalul C este activat n 1 logic iar cealalt
a c
and semnalul
C este activat n 0 logic. P
an
a acum atasam valorii de adev
ar, pentru o variabil
a,


1.2. POARTA LOGICA

32

Tabelul 1.7 Interpretarea operatorilor logici ca circuite poart


a
INTRARI

AND

f A

OR

f A

NAND

f A

NOR

f A

XOR

f A

NXOR

Iesirea
este :

f=0 f=A f=1 f=A f=1 f=A f=0 f=Af=A f=A f=Af=A

Pentru
variabila C = 0 C = 1 C = 1 C = 0 C = 0 C = 1 C = 1 C = 0 C = 0 C = 1 C = 0 C = 1
de control :

valoarea binar
a 1 si pentru valoarea de fals valoarea binar
a 0. Dar, n practic
a, se
poate atasa pentru starea de adev
ar a unei variabile acea valoare binar
a pe care
variabila o are n starea activ
a (adic
a starea care produce actiunea pentru care se
justific
a acea variabil
a), care poate fi: fie bitul 1, fie bitul 0. Iar valoarea de fals
variabila o are n starea de neactivare, care poate fi: fie pentru valoarea binar
a 1,
fie pentru valoarea binar
a 0.
In aceast
a interpretare, variabila A c
and este n stare activ
a pentru valoarea biand este n starea activ
a
nar
a 1 (activ High) se noteaz
a n felul urm
ator A H si c
pentru valoarea binar
a 0 (activ Low) se noteaz
a A L . La fel, si o iesire OU T a
unei porti poate fi considerat
a n stare activ
a (adev
arat
a) fie c
and are valoarea binar
a
0 si se noteaz
a OU T L, fie c
and are valoarea binar
a 1 si se noteaz
a OU T H . Cu
aceste notatii tabelele de adev
ar pentru portile logice se realizeaz
a nu pentru valorile
binare 1 si 0 ci pentru st
arile de activare (adev
arat) si neactivare (fals) ale intr
arilor
si, respectiv, pentru starea de activare (adev
arat) si neactivare (fals) a iesirii. Pe
simbolurile grafice ale portilor pentru semnalele de intrare si de iesire active n L se
introduc cerculete de negatie. In practic
a, dac
a un semnal este activ n starea High, de
a sufixul H si se reprezint
a numai A sau
exemplu A H sau OU T H, nu se mai adaug

INTR1
INTR2_L
INTR3_L
INTR4_L
INTR5
a)

OUT_L

INTR1
INTR2_L
INTR3_L
INTR4_L
INTR5

OUT_L

b)

Figura 1.7 Reprezentarea mixat


a a semnalelor (pentru valoarea binar
a
asignat
a st
arii de adev
ar: a) pentru o poart
a AND; b) pentru o poart
a OR.

33

CAPITOLUL 1. PORT
I LOGICE

OU T nteleg
andu-se c
a au valoarea de adev
ar (starea activ
a) n 1 logic iar valoarea
de fals n 0 logic. In schimb, pentru semnalele active n starea Low se mentine sufixul
L. Deci, poate s
a apar
a aceast
a notare mixat
a, adic
a semnalele active n starea High
nu mai au sufixul H dar cele active n starea Low au sufixul L. De exemplu, pentru
poarta AND din Figura 1.7-a iesirea este activ
a (valoare de adev
ar), OU T L = 0, se
obtine c
and toate intr
arile sunt activate (au valoare de adev
ar), adic
a: IN T R1 = 1,
IN T R2 L = 0, IN T R3 L = 0, IN T R4 L = 0 si IN T R5 = 1; iar pentru poarta
OR din Figura 1.7-b iesirea nu este activ
a (nu are valoare de adev
ar, OU T L = 1)
numai c
and nici una din intr
ari nu este activat
a (este fals
a), adic
a: IN T R1 = 0,
IN T R2 L = 1, IN T R3 L = 1, IN T R4 L = 1 si IN T R5 = 0.
In practica circuitelor digitale pentru o variabil
a V AR, care este activ
a n starea
a carte se va utiliza
Low, se utilizeaz
a dou
a notatii: V AR sau V AR L; n aceast
at
at notatia de variabil
a negat
a, V AR, c
at si notatia de nivel Low, V AR L,
ambele av
and aceeasi semnificatie.
Exemplul 1.6 Sa se reprezinte tabelele de adevar si simbolurile grafice uniforme (vezi
Tabelul 1.1) pentru toate variantele de activare ale variabilelor de intrare si iesirii la o poart
a
AND cu dou
a intr
ari.
Solutie. Iesirea unei porti AND cu dou
a intr
ari este activ
a (are valoare de adev
ar)
numai c
and sunt active (au valori de adev
ar) ambele intr
ari; deci o aplicatie pe multimea
A

AB

A+B

Fals
Fals
Fals
Fals
Fals
Adevarat Fals
Adevarat
Adevarat Fals
Fals
Adevarat
Adevarat Adevarat Adevarat Adevarat
A
B

&

A
B_L

0
0
1
1

0
1
0
1

0
0
0
1

0
0
1
1

A
B

&

O_L

O_L

0
0
1
1

0
1
0
1

1
1
1
0

A
B_L

&

B_L O
0
1
0
1

0
0
1
0

&

O_L

A B_L O_L
0
0
1
1

A_L

0
1
0
1

1
1
0
1

&

A_L

0
0
1
1

0
1
0
1

0
1
0
0

A_L
B

&

A_L
B_L

&

A_L B_L O
0
0
1
1
O_L

A_L

O_L

0
0
1
1

0
1
0
1

1
0
1
1

A_L
B_L

0
1
0
1

1
0
0
0

&

O_L

A_L B_L O_L


0
0
1
1

0
1
0
1

0
1
1
1

Figura 1.8 Variante de asignare a valorilor binare pentru semnalele active


la o poart
a AND


1.2. POARTA LOGICA

34

{adev
ar,fals} cu valori tot n aceast
a multime. Atasa
nd fiec
arei valori de adev
ar (activare),
pentru variabilele de intrare si pentru iesire, fie nivelul Low fie nivelul High rezult
a 8 variante
pentru tabelul de adev
ar, Figura 1.8. Realizati variantele pentru tabelul de adev
ar si pentru
poarta OR.

In tehnic
a, de foarte mult timp, este utilizat un element ce prezint
a dou
a st
ari:
contactul unui releu. Un contact nchis prin lamela sa stabileste, ntre dou
a puncte
de circuit, un traseu de rezistenta electric
a de valoare foarte mic
a, teoretic zero, iar
un contact deschis ntrerupe un circuit ntre dou
a puncte, deci realizeaz
a ntre cele
dou
a puncte o rezistenta infinit
a. Celor dou
a st
ari ale contactului (nchis, deschis) li se
pot asocia elementele multimii binare {0, 1}. Rezult
a c
a pentru circuitele cu contacte,
denumite retele de comutatie, se poate aplica formalismul algebrei Booleene, B(2);
apare astfel posibilitatea de a formaliza proiectarea si analiza retelelor de comutatie.
Acest formalism a fost prima dat
a folosit de Claude Shannon n 1938 care, a scos din
arhiva matematicilor algebra conceput
a de George Boole (1852) si a aplicat-o n acest
scop.
In Figura 1.9 este schitat
a o structur
a de circuit cu releu care, prin cele dou
a contacte ale sale, unul normal deschis cel
alalt normal nchis, realizeaz
a traseul circuitelor

f1

~
f2

x
x

x
x

~
x

x
y
z
x
y
z

x
y
z
x
y
z

x
z

x
z

f = x. y
e)

f
f = x+y
d)

c)

x
x

x
y

f= x

f=x
b)

y
x
y

x
a)

f =x y z +xy z + x z
f)

f =(x + y +z )(x + y +z )( x+z)


g)

Figura 1.9 Retele de comutatie: a) structur


a de circuit releu; b,c,d,e) retele de
comutatie pentru modelarea operatorilor de: identitate, negatie, sum
a logic
a si produs
logic; f,g) retele de comutatie pentru modelarea unei forme de sume-de-produse si
produse-de-sume.

35

CAPITOLUL 1. PORT
I LOGICE

de alimentare a dou
a becuri notate cu f1 si f2 . Un contact normal deschis este n
stare deschis
a c
and releul nu este comandat si trece n stare nchis
a c
and releul este
comandat. Invers, un contact normal nchis este n starea nchis
a c
and releul nu
este comandat si se deschide c
and releul este comandat. In aceast
a schita, c
and releul
este necomandat tensiunea de alimentare a bobinei este 0, x = 0, arm
atura nu este
atras
a, contactul normal nchis este nchis, cel normal deschis este deschis, iar becul
f1 este stins si becul f2 este aprins. C
and se comand
a releul, tensiunea de alimentare
are o anumit
a valoare, pe care o putem nota cu 1, x = 1, contactul normal deschis se
nchde, cel normal nchis se deschide deci becul f 1 se aprinde si f2 se stinge. Atasand
st
arii becurilor valoarea logic
a 1 (activ) c
and este aprins si valoarea logic
a 0 (inactiv)
c
and este stins rezult
a c
a aplicatia {0, 1} {0, 1}, conform Figurii 1.1, este functia
f11 , adic
a identitate pentru becul f1 , f1 = x si este functia f21 , adic
a negatie pentru
becul f2 , f2 = x. Evident, contactul normal deschis prin care se realizeaz
a functia
de identitate se va nota cu variabila x, Figura 1.9-b, iar contactul normal nchis prin
care se realizeaz
a functia de negatie se va nota cu variabila negat
a, x, Figura 1.9-c.
Rezult
a, intuitiv, c
a dou
a contacte nseriate realizeaz
a, pentru reteaua de comutatie
respectiv
a, modelarea produsului logic de dou
a variabile, Figura 1.9-e, iar dou
a contacte n paralel realizeaz
a modelarea sumei logice a dou
a variabile, Figura 1.9-d. O

ID

UD

K
UD

UD
S

K
b)

a)
V CC

V CC

RC

V DD

V DD

RC
pMOS
VO

Vin

VO
Vin

c)

Vin

VO

Vin

VO

nMOS

d)

Figura 1.10 Elemente fizice componente de baz


a pentru structurarea
portilor logice: a,b) elemente componente pentru modelarea functiei de identitate. c,d) elementele componente pentru modelarea functiei de inversor n tehnologie
bipolar
a si n tehnologie CMOS.


1.2. POARTA LOGICA

36

retea de comutatie serie-paralel, Figura 1.9-f, modeleaz


a o functie disjunctiv
a (sum
a
de produse, FD) iar o retea de comutatie paralel-serie, Figura 1.9-g, modeleaz
a o
functie conjunctiv
a (produse de sume, FC).
Elementele logice de baz
a n structura unei porti sunt cele dou
a functii f 11 (identi1
tate) si f2 (negatie) cu care se pot realiza diferite organiz
ari prin intermediul celor
patru tipuri de conectare: serie, paralel, serie-paralel si paralel-serie. In circuitele poart
a componentele fizice care pot modela functia identitate pot fi dioda sau
tranzistorul de trecere. O diod
a polarizat
a n sens direct este echivalent
a unui contact nchis iar polarizat
a n sens invers poate modela un contact deschis, Figura 1.10-a
(s-a considerat caracteristica de diod
a ideal
a). La fel, un tranzistor de trecere (vezi
Figura 1.51) poate fi echivalentul unui contact nchis/deschis dup
a cum tranzistorul
este comandat n conductie/blocare, Figura 1.10-b.
Pentru functia de inversor exist
a circuite simple n fiecare tehnologie. Structura
unui circuit inversor n tehnologie bipolar
a este reprezentat
a n Figura 1.10-c (vezi
sectiunea 1.5.2) iar pentru inversorul CMOS n Figura 1.10-d (vezi sectiunea 1.4.1).
Circuitul cu diode care produce la iesire tensiunea de valoare minim
a aplicat
a la
intrare, M IN (V1 , V2 , V3 ), Figura 1.11-a si circuitul cu diode care produce la iesire
tensiunea maxim
a aplicat
a la intrare, M AX(V1 , V2 , V3 ), Figura 1.11-b pot fi utilizate
ca structuri de poart
a AND sau OR n functie de conventia de logic
a folosit
a.
Vref =+5V

V1
V2
V3

D1

D2

VO

D3

V1 V2 VO
VL VL VL
VL VH VL

V1 V2
0
0
0

VH VL VL
VH VH VH

V High = +5V
V Low = 0V
V O = Min(V 1,V 2,V 3)

V2
V3

D1
D2

VO

D3

R
Vref = 0V

V High = +5V
V Low = 0V
V O = Max(V 1,V 2,V 3)

VO

V1 V2
1
1

Logica pozitiva
"1"
VH
"0"
VL
Poarta AND

a)

V1

VO

V1 V2 VO
VL VL VL
VL VH VH

V1 V2
0
0
0

VH VL VH
VH VH VH

VO

Logica negativa
"0"
VH
"1"
VL
Poarta OR
VO

V1 V2
1
1

Logica pozitiva
"1"
VH
"0"
VL
Poarta OR

Logica negativa
"0"
VH
"1"
VL
Poarta AND

b)

Figura 1.11 Echivalarea circuitelor MIN (a) si MAX(b) ca porti logice


AND si OR n functie de conventia de logic
a pozitiv
a sau negativ
a

CAPITOLUL 1. PORT
I LOGICE

37

Prin conventia de logic


a pozitiv
a ntr-un circuit nivelului de tensiune ridicat
VH (High), n general tensiunea de alimentare V H = VCC , VH = VDD , i se atribuie
,,
valoarea logic
a 1 iar nivelului de tensiune cobor
at VL (Low), n general tensiunea
,,
de mas
a VL = VSS = 0V , i se atribuie valoarea logic
a 0 . Invers, prin conventia de
,,
,,
logic
a negativ
a se fac urm
atoarele atribuiri VH 0 , VL 1 . Exist
a circuite
logice care sunt alimentate cu tensiuni negative (V EE ) fata de mas
a, circuitele de
tip ECLEmitter Coupled Logic, si la acestea se p
astreaz
a atribuirile din conventiile
de logic
a pozitiv
a sau negativ
a; diferenta fata de circuitele care se alimenteaz
a la
tensiune pozitiv
a este faptul c
a VH = 0V (tensiunea masei) si VL = VEE , Figura
1.13.
Circuitul MIN, Figura 1.11-a, va genera pentru iesire V O = M IN (V1 , V2 , V3 ) deoarece va conduce numai dioda care are aplicat pe catod tensiunea cu valoarea cea
mai cobor
at
a, celelalte diode, cu catozii mai pozitivi, vor fi blocate. Consider
and
circuitul MIN realizat numai cu dou
a diode D1 si D2 , la catozii c
arora se aplic
a
numai tensiunile de valori VH sau VL , se poate construi tabelul pentru tensiunea de
iesire VO . Aplic
and acestui tabel conventia de logic
a pozitiv
a rezult
a c
a circuitul MIN
are o functionare de poart
a AND, iar n conventia de logic
a negativ
a are o functionare
de poart
a OR.
Circuitul MAX, Figura 1.11-b, va genera pentru iesire tensiunea maxim
a aplicat
a
pe intrare VO = M AX(V1 , V2 , V3 ) deoarece va conduce doar dioda care are aplicat pe
anod tensiunea cea mai ridicat
a, celelalte diode, cu potential mai cobor
at pe anod,
vor fi blocate. Aplic
and tabelului, care arat
a corespondenta dintre tensiunea de iesire
VO si tensiunile de intrare V1 , V2 (sunt considerate doar dou
a intr
ari), conventia de
logic
a pozitiv
a rezult
a c
a circuitul MAX are functionare de poart
a OR iar n conventia
de logic
a negativ
a are o functionare de poart
a AND.
Teorema 1.1 Duala unei functii de variabile negate este egal
a cu negata
functiei de variabile nenegate.
f (x0 , x1 , . . . , xn1 ) = f D (x0 , x1 , . . . , xn1 )

(1.17)

Relatia 1.17 se poate verifica pe tabelele de adev


ar din Figura 1.11-a si 1.11-b
deoarece o conventie de logic
a se obtine din cealalt
a conventie prin negarea variabilelor
iar operatorii AND si OR sunt unul dualul celuilalt: V 1 V2 = V1 + V2 si V1 + V2 =
V1 V2 . De fapt, relatia 1.17 este o generalizare a teoremei lui DeMorgan.
Exemplul 1.7 Sa se conceapa o organizare de circuit, folosind circuitele MIN si
MAX, care s
a produc
a toti maxtermii si mintermii de dou
a variabile. Se poate extinde
aceasta pentru generarea de sume de produse de dou
a variabile?
Solutie. Mintermii de dou
a variabile x1 x0 , x1 x0 , x1 x0 , x1 x0 pot fi produsi de patru
circuite MIN, ca n Figura 1.11-a, dar cu patru diode pe catozii c
arora se aplic
a variabilele
x1 , x1 , x0 , x0 . Cele patru circuite MIN se pun n paralel ca n Figura 1.12-a realiz
and o
matrice AND. Maxtermii de dou
a variabile x1 + x0 , x1 + x0 , x1 + x0 , x1 + x0 pot fi generati
de patru circuite MAX ca n Figura 1.11-b, cu variabilele de intrare x1 , x1 , x0 , x0 , iar cele
patru circuite sunt conectate n paralel realiz
and matricea OR din Figura 1.12-b. (Atentie
care catozi sunt conectati la linii pentru circuitele MIN si la coloane pentru circuitul MAX).
Evident c
a se pot obtine sume de produse de dou
a variabile dac
a cele patru iesiri de la matricea AND sunt conectate, fiecare, la c
ate o intrare la matricea OR realiz
and o configuratie


1.2. POARTA LOGICA

38

de circuit pe dou
a niveluri logice, AND-OR. C
and se realizeaz
a aceast
a nseriere de niveluri
logice apar dou
a probleme: prima, este c
aderea de tensiune pe jonctiunile n conductie, ceea
ce duce ca semnalul de iesire n stare logic
a 1 s
a fie sub valoarea VH , iar a doua, este lipsa
unei decupl
ari (izolare) ntre intrare si iesire. Pentru valorile urm
atoare VH = 5V , VL = 0V ,
VDon = 0, 7V , R1 = 1K, R2 = 10K rezult
a tensiunea de iesire n starea H egal
a cu


R1
= 3, 9V VH = 5V
VH (VH VDon )
(R1 + R2 )

Structura obtinut
a prin nserierea unei matrice AND cu o matrice OR poate fi suport pentru implementarea oric
arei functii sum
a de produse dac
a matricile respective
sunt programabile, adic
a pe nivelul AND se poate genera oricare termen produs iar
pe nivelul OR se poate selecta oricare produs n obtinerea unei sume (vezi sectiunea
2.4.7). Fizic, generarea acestor termeni cu structura similar
a celei din Figura 1.12
se face, ntr-un nod al celor dou
a matrice, prin neconectarea sau conectarea diodei
la linie respectiv la coloan
a, ceea ce se reduce la arderea sau mentinerea unui fuzibil nseriat cu dioda dintr-un nod. Prin fabricatie, realiz
and n fiecare nod o diod
a
nseriat
a cu un fuzibil, i se ofer
a utilizatorului ca ulterior s
a aib
a posibilitatea de a
programa fiecare nod din matricea AND si matricea OR n functie de expresia particular
a a functiei exprimat
a ca sum
a de produse. In procesul de programare, cu ajutorul
unui aparat programator, utilizatorul poate selecta oricare nod din cele dou
a matrice
si prin aplicarea unei tensiuni de valoare 10 30V s
a ard
a fuzibilul. Dispozitivele
programabile de c
atre utilizator sunt foarte eficiente si flexibile n etapa de dezvoltare
a unui produs c
and se ncearc
a diferite variante p
an
a la obtinerea variantei finale.
Produc
atorii de dispozitive programabile produc aceste dispozitive cu toate nodurile
matricei nzestrate fie cu fuzibil fie cu un antifuzibil.
La dispozitivele cu fuzibil, prin programare, rezistenta conexiunii dintr-un nod este
modificat
a de la valoarea zero la valoara infinit
a (arderea fuzibilului). Un fuzibil din
tungsten-titan sau nichel-crom cu l
atimea de 0.15m necesit
a pentru ardere un curent
de 10 60mA timp de 1 10ms (Texas Instruments), iar un fuzibil din polisiliciu cu
+V
(+5V)

R1

R1

R1

x +y

x +y

x +y

y
xy

xy

Matricea AND
a)

x +y

R1

xy

R2

xy
pentru realizarea
AND OR

R2

R2

R2

Matricea OR
b)

Figura 1.12 Organizarea unei matrice programabile n logica pozitiv


a:
a)pentru termeni produs; b)pentru termeni sum
a.

CAPITOLUL 1. PORT
I LOGICE

39

,,
l
atimea de 25m se poate arde cu un curent de 20 80mA timp de 15s (AMD).
Dar, exist
a pericolul ca n timp, datorit
a efectelor termice din circuitul integrat, unele
fuzibile arse s
a duc
a la refacerea conexiunii.
La dispozitivele cu antifuzibil, prin programare, rezistenta conexiunii dintr-un
nod este modificat
a de la o valoare initial
a foarte mare de ordinul 100M la o valoare
sub 1K. Trasei de antifuzibil realizat
a fie dintr-un dielectric (de exemplu ONO,
Oxigen-Nitrura-Oxigen), fie din siliciu amorf, n procesul de programare, i se aplic
a un
curent de ordinul zeci de mA cu durata sub 1s, prin aceasta produc
and modificarea
rezistentei. Conexiunile pe baz
a de antifuzibil, spre deosebire de cele pe baz
a de
fuzibil, nu se pot reface nt
ampl
ator (adic
a s
a revin
a la rezistente de 100M ).
Dispozitivele programabile at
at cele cu fuzibil c
at si cele cu antifuzibil sunt referite
ca dispozitive o singur
a dat
a programabile,OTP (One Time Programmable).

1.3

PARAMETRII PORT
ILOR LOGICE

P
an
a n prezent s-a parcurs traseul de la expresie logic
a la un model al acesteia
pe o retea de operatori care, fizic, sunt porti logice. Dar, ntr-o implementare de
sistem conectarea portilor logice nu este f
ar
a limite ci trebuie s
a se respecte anumite
restrictii care sunt exprimate prin anumite valori si care sunt referite prin termenul de
parametrii de catalog ai portilor logice. Prin parametrii (de catalog) ai unei porti
logice se nteleg acele valori care i caracterizeaz
a functionarea sa n interconectarea
cu alte porti din aceeasi familie sau n conditii de test. Uneori, poarta logic
a este
interconectat
a si cu alte porti din alte familii ceea ce impune o specificare unificat
aa
parametrilor pentru toate familiile de porti logice.
Parametrii unei porti trebuie s
a caracterizeze regimul de curent continuu, regimul tranzitoriu si regimul de zgomot. Frecvent, acesti parametri sunt dati n catalog
ca valori tipice (normale), precum si cu valorile pentru cazul cel mai defavorabil.
Cazul cel mai defavorabil presupune c
a: circuitul cel mai defavorabil, din lotul
admis, este n conditiile cele mai defavorabile de functionare (temperatur
a, umiditate,
tensiune de alimentare). Gama uzual
a de temperatur
a este ntre 0 C si 70 C, pentru aplicatiile civile, si se extinde la intervalul 55 C +125 C, pentru aplicatiile
militare. Conditiile defavorabile pentru tensiunea de alimentare se specific
a prin abaterile fata de valoarea nominal
a V , adic
a prin valorile V V . In proiectare, chiar si
pentru cazul cel mai defavorabil, poarta trebuie s
a realizeze valori pentru parametrii
s
ai care s
a nu ias
a din plaja valorilor prev
azute n catalog. C
and functionarea portii
se face n afara conditiilor specificate mai sus se impune m
asurarea parametrilor s
ai
si acesti parametri m
asurati s
a fie n limitele valorilor de catalog pentru a putea fi
interconectate cu alte porti.
Nivelurile de tensiune. Intr-un circuit logic se poate face referire la dou
a
niveluri constante de tensiune: tensiunea de alimentare V DD , VCC , VEE si tensiunea de mas
a 0V sau VSS ; aceste dou
a niveluri de tensiune sunt notate prin V H
si VL si li se pot asigna cele dou
a valori ale multimii binare B = {0, 1}, fie conform
conventiei de logic
a pozitiv
a, fie conform conventiei negative. De fapt, cele dou
a
niveluri de tensiune, practic, se extind la dou
a intervale de tensiune notate cu V H si
VL ca n Figura 1.13, deci oricare valoare a tensiunii din aceste intervale (reprezint
a
VH respectiv VL ) si corespunde cifrei binare 1 sau 0 conform conventiei de logic
a

40

1.3. PARAMETRII PORT


ILOR LOGICE

adoptat
a. Prin extinderea de la o valoare fix
a
de tensiune la un interval se insensibilizeaz
a
variatiile produse de: modificarea tensiunii
VCC , VDD
de alimentare, mb
atr
anirea pieselor, temVH
VH
Intre cele dou
VH
peratur
a
,
zgomot.
a inter"1"
"0"
vale de tensiune permise VH , VL exist
a
Intervalul
un interval de tensiune interzis; pentru o
interzis
poart
a cu functionare normal
a valorile tenVL
"0"
"1"
siunilor de intrare si de iesire nu pot s
a se
situeze

n
intervalul
interzis.
Detectarea
doar
VL
masa
0V,V SS
a cifrelor logice de 1 sau 0 impune penVH
tru o poart
a logic
a o comportare procus,,
"1"
"0"
tian
a , deci de fiecare dat
a c
and semnalul
VH
trece
printr-o
poart
a
logic
a
este
readus la
Intervalul
interzis
nivelul logic de 0 sau de 1, adic
a n interiorul intervalelor permise. Deoarece fiecare
"1"
"0"
VL
poart
a readuce semnalul n intervalele perVL
VL
VEE
mise VH , VL rezult
a c
a la propagarea
semnalului printr-un lant de porti zgomotul
suprapus este eliminat n fiecare nivel logic
a, precum la circuitele cu
Figura 1.13 Nivelurile de tensiune si nu se amplific
functionare analogic
a.
pentru valorile logice 00 100 si 00 000
Marginea de zgomot n curent continuu si imunitatea la perturbatii. O
poart
a logic
a are specificate n foaia de catalog nivelurile de tensiune garantate
la iesire si nivelurile de tensiune permise la intrare, Figura 1.14-a. Nivelurile
de tensiune garantate la iesire sunt acoperitoare n raport cu nivelurile de tensiune
permise la intrare, aceast
a acoperire fiind g
andit
a n scopul prent
ampin
arii influentei
zgomotelor. (Prin zgomot se ntelege orice semnal electric ce se suprapune peste
semnalul logic). Aceast
a acoperire se reflect
a n parametrii: margine de zgomot M H
n curent continuu pentru starea H si marginea de zgomot M L n curent continuu n
starea L.
Logica
pozitiva

Logica
negativa

Definitia 1.13 Marginea de zgomot pentru nivelul H n curent continuu, MH , este diferenta dintre tensiunea de iesire minim
a garantat
a n starea H,
VOHmin , si tensiunea de intrare minim
a permis
a n starea H, V IHmin . Marginea de
zgomot pentru nivelul L n curent continuu, ML , este diferenta dintre tensiunea de intrare maxim
a permis
a n starea L, VILmax , si tensiunea de iesire maxim
a
garantat
a n starea L, VOLmax . 
MH
ML

= VOHmin VIHmin ;
= VILmax VOLmax .

(1.18)

Valorile garantate la iesire si cele permise la intrarea unei porti pot fi corelate
cu caracteristica de transfer, VTC (Voltage Transfer Characteristic). Caracteristica de transfer VO = f (VI ) exprim
a grafic dependenta static
a ntre tensiunea
la iesirea portii, VO , si tensiunea aplicat
a la intrarea portii, V I . Pentru o poart
a inversor VTC-ul este reprezentat n Figura 1.14-b. Evident, c
a aceast
a caracteristic
a
de transfer a unei porti este situat
a n afara zonelor interzise (reprezentate hasurat)

41

CAPITOLUL 1. PORT
I LOGICE

V O1

V I1

sursa de
zgomot

(Valori
garantate) V O
V
Intervalul
garantat
V OH
pentru
V OHmin
V OH

VI

V O2

(Valori
permise)

V
V IH
MH

Interval
interzis
V OLmax

Intervalul
garantat
pentru V OL

V I2

ML

V OL

V IHmin
V ILmax
V IL

Intervalul
permis
pentru
V IH
Interval
interzis
Intervalul
permis
pentru V IL

a)

V
V OH
V OHmin
IP
Ny

VO

caracteristica
ideala

V O=V I

V O=f(V I )
Zona
interzisa
prin valori
garantate

IP +

Zona
interzisa
prin valori
garantate

V OLmax
V OL

VI
V/2
V IL

V ILmax

V IH
V IHmin

b)

Figura 1.14 Tensiunile de intrare si iesire la o poart


a logic
a: a) definirea
nivelurilor/(intervalelor) de tensiune H si L garantate la iesire si permise la intrare;
b) caracteristica static
a de transfer VO = f (VI ) pentru o poart
a inversor.

42

1.3. PARAMETRII PORT


ILOR LOGICE

n planul VI , VO si este desenat


a ca o band
a (punctat
a), pentru a indica faptul c
a
portile de acelasi tip din cadrul unei familii au caracteristici ce nu se suprapun ci sunt
dispersate n aceast
a band
a.
Imunitatea la perturbatii, IP + respectiv IP , se defineste prin tensiunile
proportionale cu urm
atoarele segmente din Figura 1.14-b:
IP + = VOLmax Ny [V ]
IP = VOHmin Ny [V ]

(1.19-a)

Se presupune c
a tensiunea de iesire a unei porti este V OHmin si peste aceasta se
suprapune (se scade) o tensiune de zgomot cu amplitudinea cel mult egal
a cu IP ;
iar tensiunea rezultat
a aplicat
a, ca tensiune de intrare la intrarea portii urm
atoare
(comandat
a), nu produce pentru aceast
a poart
a deplasarea punctului de functionare
pe caracteristica de transfer dincolo de punctul N (tensiunea de intrare nu devine
mai mic
a dec
at V2 care ar corespunde trecerii tensiunii de intrare de la V IH la VIL ).
La fel se consider
a c
a si n starea L peste valoarea V OLmax se poate suprapune cel
mult tensiunea de zgomot IP + f
ar
a ca s
a se dep
aseasc
a pe caracteristic
a punctul
N. Punctul N este intersectia caracteristicii V O = f (VI ) cu prima bisectoare, care are
and caracteristica este simetric
a. Dac
a amplitudinile de zgomot
coordonatele ( V2 , V2 ) c
aplicate tensiunii de iesire n st
arile H sau L dep
asesc respectiv valorile IP sau
IP + atunci tensiunea de intrare la poarta comandat
a trece dincolo de coordonatele
punctului N si produce o comutatie eronat
a; coordonatele punctului N definesc pragul
logic de comutatie al portii (vezi Definitia 1.14).
Pentru aplicatiile din mediile cu zgomot, de amplitudine mare, se recomand
a porti
care au valori mari pentru IP + si IP ; astfel de porti denumite cu imunitate ridicat
a la zgomot au tensiuni de alimentare care pot ajunge la 30V. Pentru realizarea
unei posibilit
ati de comparatie a imunit
atii la perturbatii a diferitelor familii de porti
logice, care au valori diferite pentru nivelurile logice de tensiune V H , VL si pentru tensiunile de alimentare, se introduc coeficientii adimensionali factorii de imunitate
la perturbatii:
F IP + [%] =
F IP [%] =

IP +
100
V
IP
100
V

(1.19-b)

,,
,,
unde V este saltul de tensiune ntre nivelurile logice 0 si 1 . Dac
a se consider
a
(cazul ideal) c
a V este egal
a cu tensiunea de alimentare V CC , VDD si IP + = 12 V ,
IP = 21 V rezult
a pentru F IP + = F IP = 50%, n general F IP < 50%. Caracteristica ideal
a de inversor este cea de tip releu f
ar
a histerezis trasat
a cu linie ntrerupt
a
ngrosat
a n Figura 1.14-b. Portile n tehnologie CMOS au caracteristica de transfer
care se apropie cel mai mult de cea ideal
a.
Timpul de propagare p . Timpul de propagare este un parametru care reflect
a
viteza de r
aspuns/comutatie a unei porti, altfel spus, este nt
arzierea n timp ntre
momentul aplic
arii semnalului logic la intrarea portii si momentul aparitiei semnalului
la iesirea portii. Deoarece, practic, m
asur
arile se fac pe formele de variatie n timp
ale semnalelor de intrare si iesire se vor defini unele puncte specifice fixate pe aceste
semnale.

43

CAPITOLUL 1. PORT
I LOGICE

In Figura 1.15-a sunt definite urm


atoarele m
arimi (pe semnalele de intrare si de
iesire de la o poart
a inversor):
r - timpul de crestere (rise time); intervalul de timp ntre valorile 10% si 90% pe
frontul de crestere de la L la H al semnalului de intrare n poart
a;
f - timpul de descrestere (fall time); intervalul de timp ntre valorile 10% si 90% pe
frontul de descrestere de la H la L al semnalului de intrare n poart
a;
LH - durata frontului de crestere; intervalul de timp ntre valorile 10% si 90% pe
variatia de la L la H a semnalului de iesire din poart
a;
HL - durata frontului de c
adere; intervalul de timp ntre valorile 90% si 10% pe
variatia de la H la L a semnalului de iesire din poart
a;
pLH - timpul de propagare prin poart
a la comutarea iesirii de la L la H; m
asurarea se
face ntre punctele cu amplitudine 50% ale variatiei semnalului de intrare si de
iesire;
pHL - timpul de propagare prin poart
a la comutarea iesirii de la H la L; m
asurarea se
face ntre punctele cu amplitudine 50%;
Tciclu - perioada de ciclu este intervalul de timp ntre dou
a puncte identice pe dou
a
cicluri succesive de variatie ale unui semnal. In practica circuitelor digitale se
recomand
a s
a se lucreze cu semnale care ndeplinesc relatia:
Tciclu (15 40)p
(pentru circuitele care functioneaz
a la frecvente de peste 1GHz T ciclu scade sub
10p ).
Timpul de propagare este definit prin relatia:
p

pHL + pLH
2

(1.20)

De multe ori n practic


a, pentru usurarea m
asur
arii intervalelor de timp si f
ar
aa
de introduce erori semnificative, se consider
a pentru semnalul de intrare V I o variatie
dreptunghiular
a, Figura 1.15-b. Pentru acest semnal de intrare ideal, cu panta fronturilor infinit
a, valorile timpilor de propagare pHL si pLH se m
asoar
a de la aceste
fronturi p
an
a n punctul de amplitudine 50% de pe variatia semnalului de iesire.
Timpul de propagare este dependent de structura portii si sarcina comandat
a la
iesire. Dependenta de sarcina comandat
a este foarte puternic
a la portile CMOS.
Un model simplificat al circuitului de iesire al unei porti logice si a sarcinii comandate este reprezentat n Figura 1.16-a. In acest model rezistenta echivalent
a
R include rezistenta intern
a a etajului de iesire al portii (a generatorului G) plus
rezistenta sarcinii (a portii sau portilor comandate), iar capacitatea echivalent
a C
include capacit
atile interne ale etajului de iesire, capacitatea sarcinii comandate si
capacit
atile parazite ale conexiunilor. Conform acestui model rezult
a variatia tensiunii pe capacitatea de sarcin
a respectiv la inc
arcare si desc
arcare:

44

1.3. PARAMETRII PORT


ILOR LOGICE

VI

90%

V IH

50%
10%

V IL

Tciclu

pHL
VO

pLH
V OH

90%
50%

V OL

10%

HL

Tciclu

LH

a)
VI

V OH
Tciclu
V OL

VO

pHL

pLH

V OH
50%

50%

V OL

b)

Tciclu

Figura 1.15 Definirea parametrilor de timp pe variatia semnalelor de la


intrarea si iesirea unei porti inversor: a) modul de definire a intervalelor: r , f ,
HL , LH , pHL , pLH si Tciclu ; b) model simplificat pentru m
asurarea de pHL si pLH .

45

CAPITOLUL 1. PORT
I LOGICE

VO

vO
t

vO C

G
VO

t1

vC
VO

vC

t2

t3

50%

t
t 1/2

a)

Figura 1.16 Modelul simplificat pentru circuitul de iesire al unei porti (a)
si variatia n timp a tensiunii pe o sarcin
a capacitiv
a conectat
a la iesire
(b).
a)

vC

b)

vC



t
VO 1 e T
t

VO e T

(1.21)

unde T = R C (variatiile n timp ale tensiunii de iesire de la 0V la V O si de la VO


la 0V sunt simetrice deoarece constantele de timp sunt egale). Timpul t 12 , la valoarea
tensiunii de iesire 50% VO , calculat cu relatiile 1.21, conform modelului simplificat
din Figura 1.15-b, este egal cu pHL , pLH .
t 12 = pHL = pLH = RCln2 = 0.69 RC
Variatia simetric
a a tensiunii vc determin
a valori egale si pentru r si f .
r = f = T = RC (ln10 ln

10
) = 2.2 RC
9

Exemplul 1.8 Rezistenta de iesire a unei porti n starea H este R1 = 2K iar n


starea L este R2 = 25. Sarcina capacitiv
a pe iesire are valoarea de 100pF . Int
arzierea
intern
a pi este de 25ns. S
a se determine timpul de propagare p al portii.
Solutie:
pLH

pHL

pi + R1 C ln 2 = 25ns + (2 103 )(100 1012 ) ln2 160ns


pi + R2 C ln 2 = 25ns + (25)(100 1012 ) ln2 27ns
pHL + pHL
27 + 160
=
= 93.5ns
2
2

Factorii de nc
arcare la intrare si la iesire. Factorul de nc
arcare la intrare (fan in, input loading factor) reprezint
a sarcina pe care o intrare o introduce
c
and este conectat
a la iesirea unei porti. Deoarece ntr-o familie de circuite logice
exist
a diferite porti cu num
ar diferit de intr
ari trebuie s
a se fixeze care tip de intrare
reprezint
a sarcina standard. In general, se admite c
a sarcin
a este standard sarcina
care corespunde unei intr
ari de la o poart
a NAND cu dou
a intr
ari (NAND2).

46

1.3. PARAMETRII PORT


ILOR LOGICE

In functie de tehnologia de realizare a portilor sarcina de intrare se m


asoar
a n
m
arimi fizice diferite. Pentru tehnologia bipolar
a, unde comanda se face printr-un
curent pe baza unui tranzistor, sarcina de intrare se m
asoar
a n unit
at
ati de curent. Iar
pentru tehnologia CMOS, unde comanda se face n tensiune pe o capacitate (echivalent
a) de intrare, sarcina de intrare se m
asoar
a n unit
ati de capacitate.
In Figura 1.17 sunt prezentate notatiile si sensurile curentior de la intrarea si
iesirea portilor. Referitor la o born
a, care este un terminal al unei porti, unui curent
care intr
a prin acea born
a i se asociaz
a semnul plus (+I), iar unui curent care iese
din acea born
a i se ataseaz
a semnul minus (-I); evident, simbolurile celor doi curenti
care intr
a si ies, la o aceeasi born
a, au semne opuse. In foaia de catalog a unei porti
este specificat
a sarcina maxim
a (curent sau capacitate) pe care intrarea unei porti
o prezint
a pentru nivelurile permise de tensiune H si L. O poart
a trebuie s
a poat
a
absorbi/genera la iesire un curent mai mare sau egal cu suma tuturor curentilor
necesari generati/absorbiti de c
atre toate intr
arile portilor care sunt conectate la acea
iesire, dar n acelasi timp poarta trebuie s
a asigure la iesire si nivelurile garantate de
tensiune pentru starea H si L. Cu aceste valori necesare pe o intrare si disponibile pe
o iesire se poate determina un factor de nc
arcare la iesire (fan-out, output loading

Curentii la intrare
VI

Nivel L

+ I IH

V IHmin

IIL
VI

V ILmax

V ILmax

Nivel H

V I V IHmin

Curentii la iesire
Nivel L

Nivel H

IIL

+ IIH

VO
IOH

+ IOL
IIL

V OHmin

+ IIH
VO

IIL
VO

V OLmax

VOHmin
+ IIH

VOLmax

Figura 1.17 Explicativ


a pentru simbolurile si sensurile curentilor la intrarea (a) si iesirea (b) unei porti

47

CAPITOLUL 1. PORT
I LOGICE

factor) at
at n starea L, F IL c
at si n starea H, F IH conform relatiilor:
IOLmax
;
IILmax
IOHmax
;
F IH =
IIHmax
F I = min {F IL , F IH }
F IL =

(1.22)

Rezult
a c
a factorul de nc
arcare maxim F I este egal cu valoarea minim
a dintre F IL , si F IH . In general, dac
a se consider
a c
a toate intr
arile portilor au aceeasi
sarcin
a atunci factorul de nc
arcare maxim exprim
a num
arul maxim de intr
ari comandate de iesirea unei porti f
ar
a deteriorarea nivelurilor normale de tensiune. Acelasi
rationament, ca si pentru curenti, se poate face c
and sarcina este capacitiv
a (se determin
a num
arul maxim de sarcini standard/unitare pe care le poate comanda o poart
a
pe iesire).
Pentru o poart
a, ideal, F I ar trebui s
a fie infinit dar n realitate are valori de
ordinul unit
atilor pentru tehnologia bipolar
a si de ordinul zecilor pentru tehnologia
,,
CMOS. Prin t
aria unui semnal se ntelege abilitatea de a absorbi sau genera un
curent. Cu c
at un semnal este mai puternic cu at
at curentul generat sau absorbit
este mai mare (prin conventie bara de alimentare V DD /VCC genereaz
a un curent iar
bara de mas
a 0V/VSS absoarbe un curent). Pentru portile logice iesirile sunt surse de
nivelurile 1 sau 0 mai puternice dec
at intr
arile. Liniile de alimentare V DD , VCC sau
,,
VSS sunt sursele cele mai puternice de 1 logic si 0 logic. Un semnal poate fi nt
arit ,
adic
a s
a poat
a comanda mai multe intr
ari, prin intermediul unui buffer/driver. Un
buffer este un circuit care spre deosebire de poart
a nu proceseaz
a logic semnalul,
eventual l inverseaz
a - buffer inversor, dar prezint
a la iesire un F I mult m
arit. Ca
functie logic
a bufferul neinversor este functia identitate f 11 , iar bufferul inversor este
functia f21 , vezi sectiunea 1.1.3 . Circuitele buffer, n general, sunt realizate n grup
de c
ate opt pe cip pentru a putea nt
ari un cuv
ant de 8 biti (1 byte). Unele porti au
,,
pe iesire un etaj circuit buffer, caz n care sunt referite ca porti bufferate .
Exemplul 1.9 Pentru seriile de porti logice din familia TTL sa se determine F I.
Solutie. Curentii de iesire si intrare n starea H si L, extrasi din catalog sunt prezentati
n Tabelul 1.8.

Tabelul 1.8 Valorile curentilor pentru seriile de porti logice din familia
TTL
Seria
74
74S
74LS
74AS
74ALS

depinde de circuit

INTRARE
nivel H
nivel L
IIHmax , A IILmax , mA
40
-1.6
50
-2.0
20
-0.36
20
-2,0
20
-0.1

IESIRE
nivel H
nivel L
IOHmax , mA IOLmax , mA
-0.4 / 0.8
16
-1.0
20
-0.4
8
-0.4
4/8
-0.4
8

48

1.3. PARAMETRII PORT


ILOR LOGICE

Pentru seria 74 (o poart


a din seria 74 comand
a porti tot din seria 74):
16mA
IOLmax
=
= 10;
IILmax
1.6mA
IOHmax
800A
F IH =
=
= 20;
IIHmax
40A
F I = min {20, 10} = 10
F IL =

Pentru seria 74LS (o poart


a din seria 74LS comand
a porti tot din seria 74LS):
IOLmax
8mA
=
= 22;
IILmax
0.36mA
400A
IOHmax
=
= 20;
F IH =
IIHmax
20A
F I = min {20, 20} = 20
F IL =

In acelasi mod se pot calcula factorii de nc


arcare pentru seriile: 74S, 74AL si 74ALS.
De asemenea se pot calcula F I pentru cazurile c
and o poart
a dintr-o serie comand
a porti
din alt
a serie.

Exemplul 1.10 O poarta logica CMOS din familia 74HC cu o rezistenta de iesire
R = 300, genereaz
a o tensiune de iesire VO = 4.5V si are o nt
arziere intern
a pi = 5ns. S
a
se determine num
arul de porti de acelasi tip care pot fi comandate de aceast
a poart
a astfel
nc
at timpul de propagare p s
a nu fie mai mare de 40ns.
Solutie. Pentru portile CMOS sarcina pe intrare este capacitiv
a (o valoare aproape
standard a capacit
atii de intrare pentru o poart
a CMOS, realizat
a discret, este Cin = 5pF ),
curentul de intrare este neglijabil. De asemenea, se consider
a c
a procesul de nc
arcare si
a:
desc
arcare al capacit
atii este simetric ca n Figura 1.16-b deci pHL = pLH = t 1 . Rezult
2

p = pi +

pHL + pLH
= 40ns
2

t 1 = 40ns 5ns = 35ns


2

Pentru p = 35ns sarcina comandat


a de poart
a poate fi egal
a cu
t 1 = 35ns = 0.69 RC C = 170pF
2

= 34.
Num
arul de porti comandate este 170pF
5pF
Se observ
a c
a m
arimea sarcinii comandate de o poart
a CMOS determin
a valoarea timpului de propagare p . Cresterea timpului de propagare cu cresterea sarcinii comandate este
mult mai pregnant
a la portile CMOS dec
at la cele bipolare.

Consumul de putere. Consumul de putere Pd (puterea disipat


a) pentru portile
unei familii rezult
a ca o sum
a ntre dou
a componente una static
a P dcc si una dinamic
a
Pdca , Pd = Pdcc + Pdca .
1. Consumul de putere n regim static (n c.c.) se defineste cu relatia:


PH + P L
ICCH + ICCL
Pdcc =
VCC
=
2
2

(1.23)

n care: ICCH , ICCL - sunt curentii absorbiti de poart


a de la surs
a n starea H,
respectiv L; VCC - tensiunea de alimentare a portii.

49

CAPITOLUL 1. PORT
I LOGICE

De remarcat, c
a Pdcc este componenta principal
a de putere disipat
a la familia
TTL (tipic, 1mW/poart
a pentru seria 74ALS si n jur de 8.5mW/poart
a pentru
seria AS) pe c
and la tehnologia CMOS aceast
a component
a este neglijabil
a
(tipic 2.5nW/poart
a pentru seria 74HC).
2. Consumul de putere n regim dinamic Pdca (n c.a.). Aceast
a component
a apare
numai pe durata intervalelor de comutatie ntre cele dou
a niveluri logice si se
evidentiaz
a sub dou
a forme:
V CC
iC

RC
T

C
RE

Figura 1.18 Circuit echivalent (simplficat) al unei porti pentru calculul


puterii Pdca
(a) In prima form
a, puterea disipat
a apare prin nc
arcarea si desc
arcarea capacit
atilor din circuit care, uneori pentru simplificare, se substituie cu o
singur
a capacitate echivalent
a C = capacitate intern
a din circuit + capacitatea conexiunilor + capacit
atile de sarcin
a. Un circuit echivalent pentru
calculul acestei puteri este prezentat n Figura 1.18. C
and contactul T
(tranzistor) este comandat spre deschidere, iesirea comut
a din L n H, condensatorul C se ncarc
a prin rezistenta RC stoc
and o cantitate de energie
1
2
CV
.
Pe
durata
procesului
de

nc
a
rcare,
c
a
nd
variatia curentului este
CC
2
VCC
Tt
exprimat
a prin relatia ic = RC e , energia disipat
a pe rezistenta RC
se calculeaz
a n felul urm
ator:
Z
2 Z
VCC
2t
2
e CRC dt =
W =
ic RC dt =
R
C
0
0


2

t
VCC
R

C
1
C
CR
2

C
=

e
= CVCC


RC 0
2
2
0

rezult
a c
a energia nu depinde de valoarea rezistentei R C . La comanda
spre nchidere a contactului T, c
and iesirea comut
a din H n L, energia
1
2
a pe condensatorul C este disipat
a pe rezistenta echivalent
a
2 CVCC stocat
a,
RC k RE . Pe durata unei perioade T = f1 , a semnalului de comand

2
2
= CVCC
.
energia consumat
a pe rezistentele RC si RE este 2 12 CVCC
Rezult
a c
a puterea disipat
a (energia n unitatea de timp) pentru nc
arcarea
si desc
arcarea capacit
atii echivalente este exprimat
a de relatia:
2
Pdca = CVCC
f

(1.24)

50

1.3. PARAMETRII PORT


ILOR LOGICE

(b) A doua form


a pentru puterea disipat
a n regim dinamic apare datorit
a
scurtcircuit
arii sursei de alimentare la mas
a pe durata fronturilor de comutatie. Pe durata acestor fronturi, c
and unele tranzistoare din structura
portii comut
a din blocat n conductie iar altele din conductie n blocare, exist
a un interval scurt c
and toate tranzistoarele conduc (vezi Figura 1.22-e)
ceea ce duce la scurtcircuitarea sursei la mas
a (pe unele trasee put
and exista anumite rezistente), produc
and v
arfuri de curent (spike) n linia (V CC )
de alimentare a portii. Aparitia acestor v
arfuri de curent pe linia de alimentare pot s
a provoace comutatii false la alte porti care se alimenteaz
a
de la aceeasi linie. Puterea disipat
a de scurtcircuit pe poart
a depinde de
valoarea de v
arf a curentului de scurtcircuit, care este functie de tensiunea
de alimentare VCC , si depinde de frecventa f de aparitie a comutatiilor.
Se poate exprima puterea disipat
a de scurtcircuit printr-o relatie tot de
aceeasi form
a ca n 1.24, n care se introduce o capacitate echivalent
a de
calcul a c
arei valoare nu dep
aseste 20% din valoarea capacit
atii echivalente
utilizat
a pentru puterea disipat
a la nc
arcarea si desc
arcarea capacit
atilor.
Practic, luarea n calcul si a puterii disipate de scurtcircuit se face prin
m
arirea valorii capacit
atii din relatia 1.24. Puterea disipat
a de scurtcircuit
este cu at
at mai mic
a cu c
at semnalele de comand
a au fronturi mai abrupte,
adic
a f si r au valori c
at mai mici. O regul
a practic
a spune c
a: durata
fronturilor trebuie s
a fie cel mult a zecea parte din timpul de propagare
(r , f < 10p ), pentru ca puterea disipat
a pe poart
a s
a nu o distrug
a prin
cresterea de temperatur
a.
Pentru circuitele CMOS principala component
a de putere disipat
a este cea
dinamic
a, relatia 1.24. Reducerea acesteia se poate realiza prin micsorarea
factorilor din aceast
a relatie n special a tensiunii de alimentare care introduce o dependenta p
atratic
a. S
i la portile n tehnologie bipolar
a exist
a
2
f , dar aceasta la frecvente joase si medii este
componenta dinamic
a CVCC
neglijabil
a fata de cea disipat
a n regim static P dcc , relatia 1.23.
Exemplul 1.11 Valoarea tipica a puterii disipate n c.c. pe o poarta CMOS din seria
HC este de 2, 5nW (la VDD = 5V si 25 C) iar n cazul cel mai defavorabil poate ajunge
la 30W . Dac
a aceast
a poart
a este comandat
a la frecventa de 100KHz si la iesire sunt
conectate zece porti de acelasi tip, F I = 10, s
a se determine c
at va fi puterea disipat
a pe
poart
a.
Solutie. Pentru portile din seria HC n catalog se specific
a sarcina pentru o intrare ca
fiind Cintr = 5pF iar capacit
atile interne totale se dau ca fiind 22pF . Se obtine capacitatea
echivalent
a total
a care trebuie s
a fie nc
arcat
a si desc
arcat
a la iesirea portii
C = 22pF + 10 5pF = 72pF
Rezult
a puterea disipat
a n regim dinamic :
2
Pdac = CVDD
f = 72 1012 52 105 = 180W

Aceast
a valoare a puterii disipate este de 105 ori mai mare dec
at valoarea disipat
a tipic
a
n regim de c.c. (2, 5nW ) si de 6 ori mai mare dec
at n cazul cel mai defavorabil (30W ).

CAPITOLUL 1. PORT
I LOGICE

51

Factorul de merit. Factorul de merit notat PDP (Power Delay Product) este
un parametru sintetic, n sensul c
a poate caracteriza poarta at
at din punct de vedere
al puterii disipate c
at si din din punct de vedere al timpului de propagare si este
definit prin produsul dintre puterea disipat
a si timpul de propagare:
P DP [Joule] = Pd [W att] p [s]

(1.25)

Acest parametru poate fi interpretat ca fiind energia consumat


a pe decizie logic
a
(pe comutatie). Exist
a porti logice care au un factor de merit de ordinul pJ sau chiar
mai mic, situ
andu-se sub valoarea factorului de merit corespunz
ator unui neuron!
Dependenta ntre parametrii unei familii de circuite logice. Poarta logic
a
ideal
a ar trebui s
a prezinte simultan valori optime pentru toti parametrii: F I foarte
mare, F IP = 50%, p = 0, Pd = 0, VH = VCC sau VDD , VL = 0V , V = VCC sau
VDD . Pentru o astfel de poart
a inversor VTC-ul din Figura 1.14-b ar fi o caracteristic
a
de tip releu (f
ar
a histerezis) cu panta infinit
a la tensiunea de intrare V2 . Cel mai
mult se apropie de o caracteristic
a ideal
a portile din tehnologia CMOS. In practic
a
optimizarea simultan
a a tuturor parametrilor este contradictorie.
M
arirea excesiv
a a lui F I atrage un curent absorbit de valoare mai mare de la
surs
a determin
and deci m
arirea lui Pd . Iar dac
a sarcinile comandate sunt capacitive,
o m
arime a acestora poate duce la cresterea lui HL si LH n semnalul de iesire.
Micsorarea lui p implic
a fortarea regimului de comutatie prin m
arirea tensiunii
VCC sau VDD sau prin micsorarea rezistentei circuitului, ceea ce duce la curenti mari
absorbiti de la surs
a si n consecinta o crestere a lui P d . Prin opozitie, micsorarea lui
Pd prin sc
aderea curentilor, ar duce la m
arirea lui p .
Cresterea factorului de imunitate la perturbatii ar necesita un salt logic de tensiune cu valoare m
arit
a ceea ce este posibil prin m
arirea tensiunii de alimentare, deci,
implicit puterea disipat
a Pd creste foarte mult. Eventual, se poate mentine puterea disipat
a n limite nepericuloase, pentru a nu se distruge circuitul prin nc
alzire,
dac
a simultan cu m
arirea tensiunii de alimentare s-ar micsora curentul prin m
arirea
rezistentelor dar aceasta ar duce la timpi de tranzitie foarte lungi deci cresterea lui
p .
Tendinta de optimizare simultan
a a tuturor parametrilor ntre anumite limite rezonabile pentru aplicatii eficiente a dus n cadrul unei familii de circuite logice la
crearea unei serii standard; parametrii standard au valori cvasioptimale. In paralel cu
seria standard, ntr-o familie de circuite logice, exist
a serii speciale care optimizeaz
a
doar un singur parametru, ceilalti parametrii fiind mentinuti n limite acceptabile.
Astfel, exist
a: seria de vitez
a ridicat
a, seria de putere redus
a, seria de vitez
a ridicat
a
si putere redus
a, seria cu imunitate sporit
a la perturbatii. Toate aceste serii ale unei
familii de circuite logice put
and fi n variante pentru aplicatii civile cu gama de tempratur
a admisibil
a 0 C 70 C c
at si n variant
a militar
a cu gama de temperatur
a
admisibil
a 55 C 125 C.
Portile logice pot exista fie ca entit
ati separate sub forma unor circuite integrate
discrete, care sunt utilizate n realizarea unor sisteme mai complexe, fie pot exista
n interiorul unui sistem complex realizat n totalitate integrat. Pentru portile logice realizate discret, care se interconecteaz
a n exterior cu alte porti, respectarea
parametrilor este foarte strict
a. In schimb, pentru portile logice dintr-un sistem integrat unde interconexiunile ntre porti se fac n siliciu, valorile parametrilor pot fi mai
putin restrictive.


1.4. PORT
I LOGICE
IN TEHNOLOGIA BIPOLARA

52

1.4

PORT
I LOGICE IN TEHNOLOGIA

BIPOLARA

Elementele componente de circuit, pe care se bazeaz


a tehnologia bipolar
a, sunt
jonctiunea semiconductoare (dioda) si tranzistoarele bipolare npn si pnp. Tehnologia
de integrare bipolar
a este caracterizat
a prin vitez
a ridicat
a, densitate de integrare relativ redus
a si consum de putere ridicat. Cu aceste caracterisitici tehnologia bipolar
a,
de la introducerea ei, la nceputul anilor 1960, a fost tehnologia cea mai uzual
a p
an
a
la nceputul anilor 1990. Incep
and cu mijlocul anilor 1980 au fost realizate progrese
n tehnologia MOS si mai ales n tehnologia CMOS ceea ce a dus ca n anii 1990
tehnologia bipolar
a s
a fie substituit
a cu cea CMOS. Desi, acum implement
arile n
tehnologia bipolar
a sunt reduse, totusi, minime cunostinte despre aceast
a tehnologie
sunt necesare pentru aplicatii ocazionale cum ar fi operatii de depanare a unor sisteme existente si pentru aspecte de interfatare TTL/CMOS. Pentru nsusirea acestor
minime cunostinte se vor prezenta n continuare urm
atoarele trei subiecte: inversorul
bipolar, porti TTL si porti pentru magistrale.

1.4.1

Inversorul bipolar

Circuitul inversor este elementul de baz


a n structura oric
arui circuit logic dintr-o
familie de porti logice. Structura de inversor se poate identifica n structura oric
arei
porti si oricare poart
a logic
a se obtine dintr-un circuit inversor prin completare. Se
vor studia dou
a aspecte ale circuitului inversor: caracteristica static
a de transfer si
timpul de comutatie.
Structura si caracteristica de transfer. Circuitul inversor, Figura 1.19-b, este
de fapt un etaj amplificator cu saturatie, cu sarcina n colector, n conexiunea emitor
comun. Layout-ul pentru implementarea n siliciu a inversorului este prezentat n
Figura 1.19-c. Tranzistorul npn este realizat, prin difuzie, ntr-o insul
a de tip n n
stratul epitaxial. La fel si rezistentele de baz
a R B si de sarcin
a RC sunt realizate prin
difuzie n insule de tip n din stratul epitaxial.
Caracteristica static
a de transfer VO = f (VI ) (f
ar
a nc
arcare la iesire, n gol) este
trasat
a prin linii drepte av
and ca puncte fixe tensiunea de alimentare V CC si cele dou
a
puncte de fr
angere P F 1 si P F 2, Figura 1.20. Punctele de fr
angere P F 1 si P F 2 se
situeaz
a tocmai la limita de trecere a punctului de functionare al tranzistorului de la
regimul blocat la regimul activ (PF1), respectiv de la activ la regimul de saturatie
(PF2).
In intervalul de variatie a tensiunii de intrare V I = [0, VIL ) tranzistorul este blocat,
tensiunea de iesire este constant
a VO = VOH = VCC , iar caracteristica VO = f (VI )
este o dreapt
a orizontal
a.
In punctul de fr
angere P F 1 tensiunea de intrare devine egal
a cu V BE(on) , tranzistorul intr
a n conductie, iar caracteristica de transfer se aproximeaz
a n continuare cu
o dreapt
a ce uneste punctele P F 1 (VIL , VCC ), P F 2 VIH , VCE(sat) .
In punctul de fr
angere P F 2 este nceputul regimului de saturatie pentru care
tensiunea de intrare are valoarea:
VI = VIH = VBE(sat) +

VCC VCE(sat)
1
RB

RC

53

CAPITOLUL 1. PORT
I LOGICE
VCC=5V
RC
1k

Vin

a)

Vin
p+

10k B

b)

10m

RB

Vout

RB

F =70
VBE(on) =0,7V
VBE(sat)=0,8V
VCE(sat)=0,1V

10m
5 m

n
Vout
p
E
p+

c)

VCC

substrat p
n (Emitor)
p (Baza)
n+ strat ingropat

RC

p+

n epitaxie
(Colector)

p
n
p+

Figura 1.19 Circuitul inversor: a) simbol; b) structura circuitului; c) layout-ul n


siliciu (substrat de tip p).
O crestere n continuare a tensiunii de intrare V I peste VIH produce o micsorare
nesemnificativ
a a tensiunii de iesire, caracteristica de transfer este o dreapt
a orizontal
a
VOL = VCE(sat) .
Panta caracteristicii VO = f (VI ) prezint
a numai dou
a valori. Valoarea zero c
and
O
inversorul este n starea H sau L si o valoare ridicat
a A V = V

n
zona
de
trecere
VI
ntre cele dou
a st
ari. In reprezentarea idealizat
a din figur
a punctele de fr
angere apar
la intersectia acestor drepte, dar ntr-o reprezentare exact
a aceste puncte s-ar afla pe
o curb
a, care ar racorda aceste drepte, unde panta ar fi unitar
a |A V | = 1. Aceast
a
caracteristic
a exact
a se plaseaz
a n interiorul benzii punctate din Figura 1.14-b.
Punctul de functionare al inversorului trebuie s
a fie doar n cele dou
a zone: blocat
sau saturat. Trecerea ntre cele dou
a zone c
and tranzistorul este n regimul activ,
specific function
arii n circuitele analogice, trebuie s
a se realizeze ntr-un timp c
at
mai scurt; de fapt, aceast
a trecere ar corespunde, pe Figura 1.13, intervalului interzis
de tensiuni.
Timpii de comutatie ai inversorului. Timpii de comutatie ai tranzistorului


1.4. PORT
I LOGICE
IN TEHNOLOGIA BIPOLARA

54
VO[V]
Blocat
Activ
VCC=V OH
5
4
3
2
1

VOL =V CE(sat)

Saturatie

VI

PF1
Av=

VOH = V CC

Vo
VI

PF1

VIH = V BE(sat) +

1 VCC VCE(sat)

R B

RC
VCE(sat)

PF2
1 VIH 2

VO

VI [V]

VIH
VIL = V BE(on)

PF2
VOL= V CE(sat)

VIL =V BE(on)

Figura 1.20 Caracteristica de transfer, VO = f (VI ) pentru un inversor bipolar la functionarea n gol
din blocat n saturatie si din saturatie n blocat nu sunt egali, ceea ce determin
a
valori diferite pentru pHL , pLH (pLH > pHL ). In raport cu timpul de comutatie
direct
a, din regimul blocat nspre saturatie, timpul de comutatie invers
a, din regimul
de saturatie nspre blocare, este mai mare. Aceast
a diferenta apare datorit
a procesului
de eliminare a sarcinii stocate n surplus n baz
a, c
and tranzistorul este n saturatie,
fata de sarcina din baz
a c
and tranzistorul este n regim activ direct. In regim de
saturatie se injecteaz
a n baz
a purt
atori majoritari at
at din emitor c
at si, n surplus,
din colector deoarece ambele jonctiuni sunt polarizate n sens direct. Eliminarea
sarcinii n surplus din baz
a necesit
a un timp s (timp de saturatie). Deci timpul de
comutatie invers
a, la un tranzistor n saturatie, fata de timpul de comutatie invers
a
al unui tranzistor n regim activ direct este mai mare cu valoarea s , vezi Figura
1.21-a. Figura reprezint
a variatia tensiunii de comand
a v I a inversorului (o variatie
dreptunghiular
a) si variatia tensiunii v O la iesirea inversorului. In aceast
a figur
a
timpii respectivi au urm
aroarele semnificatii:
- d = t1 t0 , timpul de nt
arziere. Este timpul necesar pentru cresterea tensiunii
aplicate pe jonctiunea emitoare si colectoare. Deoarece aceste jonctiuni sunt
zone s
ar
acite de purt
atori acestea se comport
a ca niste condensatoare, deci este
timpul de nc
arcare al acestor condensatoare;
- f = t2 t1 , timpul de cobor
are (fall time). Este determinat, mai ales, de timpul
de tranzit al purt
atorilor prin baz
a;
- s = t4 t3 , timpul de saturatie. Timpul necesar pentru eliminarea sarcinii n
surplus stocat
a n baz
a;
- r = t5 t4 , timpul de crestere. Similar cu f dar acum trebuie anulati purt
atorii
din baz
a pentru c
a tranzistorul se comand
a spre blocare.
Micsorarea lui pLH se poate realiza n dou
a modalit
ati. Prima, const
a n fortarea
comenzii pe baza tranzistorului prin suprapunerea unei componente derivative de
curent peste curentul de baz
a de comand
a normal. Condensatorul C conectat n
paralel cu rezistenta de baz
a RB , Figura 1.21-b, formeaz
a cu rezistenta echivalent
a

55

CAPITOLUL 1. PORT
I LOGICE

V CC

"1"
vI

vO

"1"

t1

50%

r
t5

vO

RB

vI

t4

t2

"0"

RC

t3

"0" t 0 d

a)

0,0
13

RC

DS

UBC = U DS
DS
UCE

t1

t3

UCE

cu DS

E
fara
DS

SiO 2
n+
p

n+
Baza
n

Colector

s
e)

B
E

UBE
E

metalizare

d)

24
15

vI

V CC

vI

0,8
4,4

c)

b)

0,7
4,2

cu :
VOH (t 1) = VOH (t 5) = 5V
R C = 1K

pLH

pHL

d
f
s
r

Valori
comparative [ns]
Tranzistorul:
saturat cu DS

DS

f)

Figura 1.21 Inversorul bipolar: a) definirea timpilor care caracterizeaz


a procesul de comutatie; b) inversor cu fortarea comenzii prin producerea unei componente
derivative n curentul de baz
a; c) valori pentru parametrii de timp la un tranzistor normal si la un tranzistor Schottky; d,e,f) realizarea unei structuri de tranzistor
Schottky.


1.4. PORT
I LOGICE
IN TEHNOLOGIA BIPOLARA

56

baz
a emitor RBE a tranzistorului un circuit derivativ, deci genereaz
a componenta de
fortare (derivativ
a) n curentul de comand
a din baz
a.
A doua modalitate se realizeaz
a prin utilizarea unui tranzistor Schottky, care se
obtine prin conectarea ntre baz
a si colectorul unui tranzistor normal a unei jonctiuni
metal-semiconductor, adic
a o diod
a Schottky, DS, Figura 1.21-d. Implementarea
unei astfel de diode n acel loc se realizeaz
a, n procesul de fabricare al tranzistorului,
extrem de simplu si practic f
ar
a cost, prin extinderea metaliz
arii (Al aluminiu sau
Pt platin
a) de contact a terminalului bazei B si peste zona semiconductoare de tip n
a colectorului. Extinderea metaliz
arii, zona ncercuit
a din Figura 1.21-f, formeaz
a la
interfata metal-colector o diod
a Schottky Aln sau P tn. Tensiunea la polarizare direct
a
a unei diode Schottky este VDS = 0, 4V . Conect
and o astfel de diod
a ntre baz
a si
colector (deci n paralel cu jonctiunea colectoare) tensiunea pe jonctiunea colectoare
nu va putea cobor cu mai mult de 0, 4V sub tensiunea bazei tranzistorului, rezult
a
c
a tranzistorul nu mai poate intra n saturatie, nu se mai injecteaz
a din colector
sarcin
a n surplus (fata de regimul nesaturat) n baz
a, deci s devine zero. Cu valorile
tensiunilor din Figura 1.19-b se pot face urm
atoarele calcule:
- f
ar
a diod
a Schottky: VBC = VBE(sat) VCE(sat) = 0, 8V 0, 1V = 0, 7V ,
tensiune ce comand
a jonctiunea baz
a colector n conductie, tranzistorul este n
saturatie;
- cu diod
a Schottky VCE = VBE(sat) VDS = 0, 8V 0, 4V = 0, 4V tranzistorul
nu este n saturatie (tensiunea de deschidere a unei jonctiuni este de 0, 7V ).
Valori pentru timpii de comutatie, definiti mai sus, sunt prezentate n tabelul din
Figura 1.21-c, at
at pentru un tranzistor normal c
at si pentru un tranzistor Schottky.
In seriile de porti logice din tehnologia bipolar
a, cu exceptia seriei standard initial
a,
toate tranzistoarele de comutatie sunt tranzistoare Schottky ceea ce este indicat
prin litera S n codul seriei respective.

1.4.2

Porti logice TTL

Poarta NAND cu dou


a intr
ari. Seria standard 74XX de porti logice din
familia de circuite logice TTL (Transitor-Transitor-Logic) a fost introdus
a de firma
Sylvania n 1963, dezvoltat
a si comercializat
a de Texas Instruments. De fapt, la poarta
NAND cu dou
a intr
ari integrat
a s-a ajuns pornind de la structura de poart
a NAND
cu dou
a intr
ari DTL (Diode-Transistor-Logic) care era deja realizat
a cu componente
discrete, Figura 1.22-a. Poarta DTL este compus
a dintr-un circuit MIN cu diode, ca n
Figura 1.11-a, care realizeaz
a operatorul AND n logic
a pozitiv
a, si la iesirea c
aruia
s-a atasat un inversor realizat cu trazistorul T2. Diodele D3 si D4 sunt introduse
n divizorul format de R1 si R2 , conectat ntre +5V si 2V , pentru a produce o
cobor
are a nivelului de tensiune pe baza tranzistorului T2, asigur
and o blocare sigur
a.
Structura DTL a evoluat n structura TTL prin integrarea diodelor D1, D2, D3 sub
forma unui tranzistor multiemitor T1, Figura 1.22-b. La aceast
a structur
a s-a ad
augat
un etaj de iesire (totem-pole) compus din tranzistoarele T3 si T4, Figura 1.22-c,
obtin
andu-se structura standard de poart
a NAND cu dou
a intr
ari (7400). Aceast
a
structur
a se compune din circuitul AND de intrare, circuitul defazor, realizat pe
tranzistorul T2, pentru comanda tranzistoarelor T3 si T4 din etajul de iesire.

57

CAPITOLUL 1. PORT
I LOGICE
VCC = +5V
R1

VCC = +5V
R1

R3
4

D1

D3

D2

F
T2

D4

T1

R2
5

VCC = +5V
R1
4K

R3

D4

F
T2

D4

a)
VO
5

D5

T2

T3

R2
1K

Circuit
AND

b)

T4
D

T1

R2

V BB = 2V

R4 130

R3
1,6K

Defazor

c)

Etaj
de
iesire

[V]

V OH
3

PF1 (0,6V;3,6V)
T2 intra in conductie

V BE(on) = 0,7V
V BE(sat) = 0,8V
V CE(sat) = 0,1V

PF2 (1,3V;2,5V)
T3 intra in conductie

interval

T1

T2

T3

T4

VOH PF1

saturat

blocat

blocat

saturat

PF1 PF2

saturat

conduce

blocat

conduce

PF2 PF3

1
V OL

PF3 (1,5V;0,1V)
T3 intra in saturatie
1 V IH 2

d)

VI

PF3

Toate tranzistoarele conduc in


regim activ normal
activ
invers

saturat

saturat

blocat

5 [V]

e)

Figura 1.22 Poarta TTL standard: a) structura potii DTL; b) structura initial
a
a portii TTL; c) structura (standard) pentru poarta 7400-NAND2; d) caracteristica
static
a de transfer si regimurile de functionare ale transiztoarelor pentru poarta 7400.
Diodele D4 si D5 pe intrare sunt pentru protectia mpotriva supratensiunilor negative care pot apare la intrare. Existenta acestor diode va produce scurtcircuitarea
la mas
a a oric
arei tensiuni negative fata de masa aplicat
a pe intrare si care n valoare
absolut
a este mai mare dec
at tensiunea de deschidere a diodei ( 0, 7V ).
Caracteristica static
a de transfer a portii se poate trasa prin segmente de dreapt
a,
la fel ca cea a inversorului din Figura 1.20, calcul
and punctele de fr
angere. Calculul
acestor puncte de fr
angere este realizat n [Toacse 0 96]. Cu intrarea B legat
a la VCC =
5V iar tensiunea VA pe intrarea A parcurge intervalul [0, VCC ] se obtin urm
atoarele
puncte de fr
angere:
- c
and VA = 0. T1 conduce, T2 este blocat, T4 conduce iar iesirea este n starea
H, VOH = 3, 6V ;
- P F1 (0, 6V ; 3, 6V ) c
and VA = 0, 6V . T1 conduce iar T2 intr
a n conductie, T4
conduce;

58

1.4. PORT
I LOGICE
IN TEHNOLOGIA BIPOLARA

- P F2 (1, 3V ; 2, 5V ) c
and VA = 1, 3V , T1 si T2 conduc iar T3 intr
a n conductie,
T4 conduce;
- P F3 (1, 5V ; 0, 1V ) c
and VA = 1, 5V . T1 conduce n regim activ inversat, T2 si
T3 conduc n saturatie iar T4 este blocat, iesirea este n nivel L.
In intervalul dintre P F2 si P F3 conduc toate tranzistoarele, sursa este conectat
a la
mas
a prin rezistentele circuitului, puterea disipat
a corespunde componentei dinamice
de scurtcircuit. Se recomand
a ca parcurgerea acestui segment de caracteristic
a s
a se
realizeze ntr-un interval de timp c
at mai scurt ceea ce impune ca fronturile tensiunii
de intrare VI s
a fie c
at mai abrupte.
C
and T2 si T3 conduc n saturatie, tensiunea de comand
a pe T4 este V BET 4 =
VBE(sat)T 3 + VCE(sat)T 2 VCE(sat)T 3 = VBE(sat)T 3 = 0, 8V , ceea ce ar determina
intrarea n conductie si a acestui tranzistor. Pentru a mpiedica conductia lui T4, n
emitorul s
au, se introduce dioda D si astfel tensiunea de 0, 8V nu este suficient
a s
a
deschid
a cele dou
a jonctiuni nseriate (jonctiunea BE(T4) + dioda D).
In starea H, VOH = 3, 6V , poarta genereaz
a un curent la iesire, de la sursa V CC
prin R3 si T4, pentru intr
arile portilor comandate, iar n starea L, V OL 0, 1V , poarta
absoarbe la mas
a, prin tranzistorul T3, curentii de pe intr
arile portilor comandate.
Seriei standard 74XX i s-au adus mbun
at
atiri, pe baza progreselor din domeniul
tehnologic de integrare, obtin
andu-se serii cu performante mai ridicate. Prima nou
a
serie obtinut
a, dup
a cea standard, a fost seria Schottky 74SXX care utilizeaz
a
pentru comutatie tranzistoare Schottky. Apoi, combin
and tranzistoarele Schottky
simultan cu cresterea rezistentelor, pentru micsorarea curentilor, s-a obtinut seria
TTL Schottky de putere redus
a (Low-Power Schottky) notat
a prin 74LSXX.
Urm
atoarea serie a fost Schottky mbun
at
atit
a (Advanced Schottky TTL) notat
a prin 74ASXX, care ofer
a vitez
a dubl
a fata de 74SXX, dar la aceeasi putere
disipat
a. Seria mbun
at
atit
a a fost perfectionat
a n contiuare pentru a se reduce
puterea disipat
a si s-a obtinut seria Schottky mbun
at
atit
a de putere redus
a
(Advanced-Low-Power-Schottky TTL) notat
a 74ALSXX. Cu performante de
mediere ntre seriile AS si ALS s-a realizat seria rapid
a (Fast TTL) notat
a 74FXX
si care este probabil cea mai popular
a din familia TTL, pentru cerintele de vitez
a
n noile sisteme, la ora actual
a. Sufixul XX din notatia acestor serii este un num
ar
zecimal si constituie codul portii respective, o poart
a cu acelasi XX, indiferent de
serie, realizeaz
a aceeasi functie logic
a. De exemplu, poarta logic
a NAND cu dou
a
intr
ari (NAND2) are urm
atoarele referiri n functie de seria n care este implementat
a: 7400 (seria standard), 74S00, 74LS00, 74ALS00,74F00. Parametrii portilor din
seriile familiei TTL sunt prezentati n Tabelul 1.9.
O alt
a famillie de circuite logice n tehnologia bipolar
a, si care se prezint
a la fel
sub form
a de circuite integrate discrete, contin
and diferite tipuri de porti este ECL
(Emitter-Coupled-Logic). Circuitele ECL sunt caracterizate prin viteze foarte ridicate ajung
and p
an
a la 0, 5ns pentru timpul de propagare. Viteza sporit
a la comutatie
se obtine tot prin evitarea regimului de saturatie al tranzistorului dar nu prin tranzistor Schottky ci prin comutarea de curent ntre dou
a canale. Structura de baz
a este
cea de amplificator diferential cu un generator de curent n emitor (de unde si denumirea de cuplaj prin emitor) iar curentul este comutat ntre cele dou
a ramuri ale
amplificatorului diferential [Toacse 1996].
In familia ECL exist
a dou
a serii: 10K si 100K, seria 100K av
and performante m-

59

CAPITOLUL 1. PORT
I LOGICE

Tabelul 1.9 Parametrii seriilor din familia TTL

Simbol parametru
p [ns] (NAND2)
Pd [mW] (NAND2)
PDP [p] (NAND2)
VILmax [V]
VOLmax [V]
VIHmin [V]
VOHmin [V]
IILmax [mA]
IOLmax [mA]
IIHmax [ A]
IOHmax [ A]
pLHmax [ns]
pHLmax [ns]

74
10
10
100
0.8
0.4
2.0
2.8
-1.6
16
40
-800
22
15

74S
3
19
57
0.8
0.5
2.0
2.7
-2.0
20
50
-1000
4.5
5

Seriile familiei TTL


74LS 74AS 74ALS
9
1.7
4
2
8
1.2
18
13.6
4.8
0.8
0.8
0.8
0.5
0.5
0.5
2.0
2.0
2.0
2.7
2.7
2.7
-0.4
-0.5
-0.2
8
20
8
20
20
20
-400 -2000
-400
15
4.5
11
15
4
8

74F
3
4
12
0.8
0.5
2.0
2.7
-0.6
20
20
-1000

bun
at
atite fata de seria 10K. Iat
a valorile c
atorva parametrii din seria 100K: tensiunea
de alimentare VEE = 4, 5V ; salt de tensiune ntre niveluri V = 0, 8V , p = 0, 75ns,
Pd = 40mW , P DP = 30. In aplicatii portile acestei familii nu sunt compatibile cu
portile din familia TTL sau CMOS. Portile ECL si g
asesc locul n sisteme logice si
de interfata de vitez
a foarte ridicat
a, evident cu un consum mare de putere, cum ar fi
supercalculatoarele sau comunicatiile de mare vitez
a pe cablu sau fibr
a optic
a (retele
ATM-Asynchronous Transfer Mode, Gigabit Ethernet).
Tot o tehnologie bipolar
a este cea referit
a ca logic
a integrat
a de injectie, I 2 L
(Integrated Injection Logic) care n raport cu tehnologia TTL a permis o anumit
a
mbun
at
atire a compromisului vitez
a-putere disipat
a si a densit
atii de integrare pentru
circuitele VLSI, dar care n timp, s-ar p
area c
a, iese din utiliz
arile curente.
Tehnologii alternative non-silicon sunt cele n arseniur
a de galiu,GaAs, sau cele
cu jonctiuni Josephson. Dispozitivele n GaAs au vitez
a de comutatie cam de cinci
ori mai ridicat
a dec
at cele care se pot obtine n Si, sunt mai rezistente la radiatii dar
au un proces de fabricatie mai complicat, n consecinta sunt mai scumpe (mobilitatea
electronului n siliciu poate ajunge p
an
a la n = 1500cm2 /V s pe c
and n GaAs
2
este n = 8500cm /V s). Caracteristici tipice pentru GaAs sunt p < 200ps, Pd =
0, 2mW/poart
a; exist
a implement
ari de circuite integrate n GaAs dar nu exist
a serii
de porti sub form
a de circuite integrate discrete. Dispozitivele Josephson ofer
a p =
1 10ps,Pd = 1 10mW/poart
a dar functioneaz
a la temperaturi foarte sc
azute.
Oricum, recentele dezvolt
ari de materiale semiconductoare la temperaturi obisnuite
promit utilizarea acestor dispozitive n viitor.

1.4.3

Porti pentru magistrale

Realizarea conect
arii, pentru comunicare, fiecare cu fiecare (punct-la-punct) a n
leg
aturi distincte ntre aceste puncte. Evitarea
puncte dintr-un sistem, necesit
a n(n1)
2
acestor multor leg
aturi distincte se poate prin realizarea unei magistrale. O magistral
a
este o cale de transfer a informatiei/semnalelor sub form
a de cuv
ant. Rezult
a c
a prima


1.4. PORT
I LOGICE
IN TEHNOLOGIA BIPOLARA

60

caracteristic
a a magistralei este l
atimea sa egal
a cu lungimea cuv
antului, deci pentru
transferul paralel a cuv
antului de n biti magistrala este compus
a din n conductoare.
In general lungimile uzuale de cuv
ant sunt de : 8 biti-1byte, 16 biti-semicuv
ant, 32
biti-cuv
ant, 64 biti-dublu cuv
ant.
La o magistral
a de n biti se conecteaz
a toate elementele unui sistem at
at cele care
sunt emitatoare (talker) c
at si cele care sunt receptoare (listener); uneori un element
poate avea functionare at
at de emitator c
at si de receptor, dar nu simultan. Regula de
functionare n magistral
a este: la un moment dat pe magistral
a poate exista cel mult
un singur emitator activ, dar nu este limitat, teoretic, num
arul receptorilor. Aceast
a
regul
a impune: dac
a sunt mai multe emitatoare legate la magistral
a c
and unul dintre
acestea este activ (nscrie informatie pe magistral
a) celelalte s
a fie inactive, adic
a din
punct de vedere electric s
a fie deconectate. Pentru o astfel de functionare portile de pe
iesirea emitatorului trebuie s
a poat
a fi conectate sau deconectate la liniile magistralei
dup
a cum emitatorul este activ sau inactiv. Pe o linie de magistral
a, la care este conectat
a iesirea portii emitatorului activ, pentru iesirile portilor emitatoarelor inactive si
intr
arile portilor receptoarelor, conectate la aceiasi linie, trebuie realizate specificatiile
electrice care formeaz
a suportul nivelurilor logice de 0 si 1. Pentru realizarea acestor
specificatii poarta normal
a este modificat
a n structura sa obtin
andu-se poarta cu
colectorul n gol sau poarta TSL.
V CC

Linii de
magistrala

Linie de
magistrala

V CC
Poarta 1

Poarta 2

R4
130
T4

R4
130
T4

D
T3

L
H

Traseu
de
scurtcircuit

a)

D
T3

Poarta cu
colectorul
in gol
Poarta 1 Poarta 2
L
L
L
H (scurt)
H
L (scurt)
H

T3

C
Simbol

b)

c)

Figura 1.23 Poarta cu colectorul n gol: a) traseul de scurtcircuitare la


conectarea n comun a iesirilor portilor TTL pentru conditiile logice specificate n
tabelul (b); c) structura etajului de iesire la poarta cu colectorul n gol.
Poarta cu colectorul n gol. Prin conectarea iesirilor a dou
a sau mai multor
porti TTL, care au etajul de iesire n contratimp (totem pole), la aceeasi linie de
magistral
a, Figura 1.23-a, si dac
a dou
a sau mai multe dintre aceste porti au la iesire
st
arile logice opuse atunci sursa VCC va fi scurtcircuitat
a la mas
a pe un traseu format
din T4 si T3 de la porti diferite. Pentru eliminarea posibilit
atii de aparitie a traseului

61

CAPITOLUL 1. PORT
I LOGICE

de scurtcircuit, la conectarea mpreun


a a iesirilor de la mai multe porti, este necesar
a se modifica structura etajului de iesire. In acest sens, din etajul de iesire se elimin
a
repetorul pe emitor T4 r
am
an
and numai tranzistorul T3 al c
arui colector, la iesire,
este n gol obtin
andu-se poarta denumit
a cu colectorul n gol, Figura 1.23-c.
Colectorul n gol al tuturor portilor se leag
a mpreun
a (cableaz
a),Figura 1.24-a si
apoi se conecteaz
a printr-o rezistenta comun
a la sursa de alimentare. Potentialul pe
colectorul comun, linia de magistral
a, va fi n starea H numai c
and toate portile au
iesirea n stare H si va fi n stare L c
and cel putin una din porti are iesirea n starea
L. Aceast
a conexiune (cablare), n conventia de logic
a pozitiv
a, realizeaz
a functia SI,
de unde si denumirea de SI-cablat (wired AND), iar n logic
a negativ
a functia SAUcablat. Se poate obtine si n logica pozitiv
a functia SAU-cablat iar n logic
a negativ
a
,,
SI-cablat dac
a n etajul de iesire nu se elimin
a tranzistorul care trage n sus iesirea
,,
la nivelul H (pull-up transistor) ci se elimin
a tranzistorul care trage n jos iesirea la
nivelul L (pull-down transistor), ca n cazul portilor din familia ECL.
V CC

Linie de R
magistrala

Poarta 1
T3

VI

VR

VO
V CC +

4K

V CC
V CC

R1

In starea
V
L
In starea
H
V
V RH

V OH min

T1

MH

V IH min

Poarta 1

V RL

Poarta N
Poarta m
T3

SI cablat

4K

R1

V IL max

ML
V OL max

a)

b)

Figura 1.24 Explicativ


a pentru calculul rezistentei comune R: a) cablarea
portilor cu colectorul n gol ntr-o conexiune SI-cablat; b) reprezentarea c
aderilor de
tensiune pe rezistenta comun
a pentru starea H si L.
Calculul rezistentei comune R, din colector, Figura 1.24, se face pentru asigurarea
nivelurilor logice de tensiune garantate la iesire si a nivelurilor de tensiune permise
la intrare, cu respectarea marginilor de zgomot M H , ML n conditiile de variatie ale
tensiunii de alimentare VCC V . Pentru nivelul H la iesire, care se obtine c
and
toate cele m porti emitatoare au iesirea n starea H, c
aderea de tensiune V RH pe
rezistenta comun
a nu trebuie s
a produc
a o sc
adere a tensiunii de iesire sub valoarea
minim
a garantat
a VOHminim .
Rmax (m IOHmax + N IIHmax ) [VCC V (VIHmin + MH )]


1.4. PORT
I LOGICE
IN TEHNOLOGIA BIPOLARA

62
rezult
a

Rmax

VCC V (VIHmin + MH )
m IOHmax + N IIHmax

(1.26-a)

Pentru nivelul L la iesire, care se obtine c


and cel putin o poart
a emitatoare este
n stare L, c
aderea de tensiune VRL trebuie s
a determine o sc
adere a tensiunii de
iesire sub valoarea maxim
a garantat
a VOLmax :
Rmin (IOLmax N IILmax ) [VCC + V (VILmax ML )]
rezult
a
Rmin

VCC + V (VILmax ML )
IOHmax N IILmax

(1.26-b)

Deci rezistenta comun


a de colector se alege n urm
atoarele intervale de valori:
Rmin R Rmax

(1.26-c)

O utilizare curent
a a portilor cu colectorul n gol este comanda unor sarcini externe
ca de exemplu becuri, LED-uri, bobine, relee sau rezistente.
Exemplul 1.12 O utilizare foarte frecventa a conexiunii SI-cablat apare la implementarea sistemului de ntreruperi multiple de la microprocesoare. Microprocesorul (P )
posed
a un singur terminal IRQ (Intrerupt ReQuest, cerere de ntrerupere) pe care este
nstiintat c
a unul sau mai multe din periferice solicit
a n acel moment o cerere de ntrerupere
a toate semnalele IRQi L se
prin activarea (n starea L) a semnalului IRQi L . Pentru c
aplic
a pe acelasi IRQ, acestea formeaz
a un SI-cablat, deci toate iesirile corespunz
atoare de
la periferice trebuie s
a fie cu colectorul n gol, Figura 1.25.
Microprocesor ( P)

IRQ1_L
Periferic 1

IRQ2_L
Periferic 2

IRQ
IRQ3_L
Periferic 3

V CC
R
IRQ4_L

SI
cablat

Periferic 4

Figura 1.25 Sistemul de ntreruperi multiple, pe intrarea de cerere


ntrerupere IRQ a unui microprocesor, realizat printr-o conexiune SIcablat a portilor cu colector n gol de la iesirea perifericelor.

Exemplul 1.13 Folosind circuitul 74ALS136, patru porti SAU EXCLUSIV cu doua
intr
ari, cu colectorul n gol, s
a se realizeze un detector pentru cuv
antul de patru biti:
b3 b2 b1 b0 = 1001. Rezultatul operatiei de detectare comand
a 5 circuite 74ALS136.

63

CAPITOLUL 1. PORT
I LOGICE

Solutie. O poart
a SAU EXCLUSIV va avea iesirea n starea H numai c
and cele dou
a
intr
ari sunt diferite. In cazul c
and iesirile formeaz
a un SI-cablat nivelul de iesire este H (se
detecteaz
a cuv
antul b3 b2 b1 b0 = 1001) numai dac
a pe cea de a doua intrare a portilor este
aplicat cuv
antul 0110, ceea ce rezult
a din relatia (b3 0) (b2 1) (b1 1) (b0 0) = 1, Figura
1.26.

V CC
R

74ALS136
b3

SI cablat
b2
V CC
b1
V CC
b0

Figura 1.26 Comparator pentru cuv


antul b3 b2 b1 b0 = 1001
Se dau urm
atoarele date VCCmin = 4, 5V , VCCmax = 5, 5V , MH = 0V , ML = 0V ,
m = 4, N = 5 iar din Tabelul 1.9 se citesc parametrii: IOLmax = 8mA, IOHmax = 400A,
IIHmax = 20A, IILmax = 0, 2mA, VOHmin = 2, 7V , VOLmin = 0, 5V .
Aplic
and relatiile 1.26 rezult
a pentru rezistenta comun
a o valoarea n intervalul
714 R 1050.

Exemplul 1.14 Circuitul 7406 este un hex buffer neinversor cu colectorul n gol ce
poate comanda tensiuni de maxim 30V si absorbi un curent IOLmax = 40mA. S
a se comande
un bec (cu filament) de semnalizare cu Un = 14V , In = 80mA c
and este alimentat de la o
tensiune V = 20V .
V = 20V
ON / OFF

14V
80mA

1/3 din 7406

R
75

C
0,33 uF

;0,5W

1/3 din 7406

Figura 1.27 Comand


a realizat
a cu bufferul cu colectorul n gol 7406
Solutie. Deoarece curentul In > IOLmax trebuie s
a se conecteze n paralel dou
a buffere
(1/3 din 7406), Figura 1.27. Pentru preluarea c
aderii de tensiune V = 20V 14V = 6V se


1.4. PORT
I LOGICE
IN TEHNOLOGIA BIPOLARA

64

6V
= 75, puterea disipat
a pe aceast
a rezistenta
este
nseriaz
a cu becul o rezistenta
R = 80mA
V 2
=
0,
48W
,
deci
se
alege
o
rezistent

de
75
care
admite
o
putere
disipat
a
de
0,
5W
.
R
Pentru ca salturile de curent generate la comutarea bufferelor s
a nu produc
a zgomot,
pe linia de alimentare de la surs
a (vezi 1.6.2.4), se recomand
a conectarea, ca filtru, a unui
condensator cu tantal de 0, 33F pentru fiecare grup de 4 circuite 7406. In plus, pentru ca
inductivitatea filamentului L s
a nu produc
a supratensiuni periculoase pentru tranzistorul de
iesire al bufferului, se recomand
a ca n paralel cu becul s
a se conecteze o diod
a D de protectie
di
(supresoare, amplitudinea tensiunii electromotoare generat
a pe inductivitate, L dt
, va fi
limitat
a la valoarea tensiunii pe dioda de protectie, 0, 8V ).

Dezavantajele portilor cu colectorul n gol sunt:


- Deoarece impedanta de iesire n starea H este mare (R > R T 4 ) rezult
a pentru
durata fronturilor LH si a timpilor de propagare, pLH , la tranzitia din L n H,
valori mult mai mari dec
at la portile normale (care au tranzistorul T4).
- Imunitate mai sc
azut
a la zgomot si necesit
a o rezistenta comun
a R calculat
a de
fiecare dat
a n functie de circuit, valori uzuale ntre 470 si 4, 7K.
Poarta cu trei st
ari logice, TSL (Three-State-Logic). Structura portii
TSL se obtine prin completarea portii normale TTL, Figura 1.22-c, cu dioda D1 si
a inversorului I ca n Figura 1.28-a. C
and semnalul de validare a iesirii, OE L
(Output Enable) este activ, pe emitorul E2 si pe catodul lui D1 tensiunea aplicat
a
este H, deci poarta functioneaz
a normal, iesirea este validat
a si poate fi n starea L
sau H dup
a cum este valoarea logic
a aplicat
a pe intrarea A. Dac
a OE L nu este activ,
este n nivelul H, atunci tensiunea de valoare L de la iesirea inversorului aplicat
a pe:
emitorul E2 va duce la blocarea tranzitorului T3 din etajul de iesire si aplicat
a pe
catodul diodei D1 va comanda conductia acesteia, deci semnal L pe baza lui T4, ceea
V CC =+5V

R1
4K

E1

OE_L

a)

T1

R2
1,6K
T2

E2

OE_L

T4

F
+5V

OE_L

D1
F

D
R2
1K

R4
130

T3

A
0
1
0
1

OE_L F = A
0
0
1
1

1
0
HZ
HZ

b)

Figura 1.28 Poarta TSL: a) schem


a electric
a; b) echivalarea portii TSL cu o poart
a
normal
a av
and un contact pe iesire (comandat de semnalul de validare OE L).

65

CAPITOLUL 1. PORT
I LOGICE

ce duce si la blocarea tranzistorului T4 din etajul de iesire; ambele tranzistoare din


etajul de iesire sunt blocate.
Poarta genereaz
a la iesire (numai!) cele dou
a st
ari logice H sau L c
and comanda de
validare este activ
a OE L = 0, iar c
and comanda de validare este inactiv
a OE L = 1
poarta are cele dou
a tranzistoare T 3, T 4 blocate. Ultima stare, cu T3, T4 blocate,
nu este o stare logic
a comandat
a, prin semnalele logice aplicate pe intr
arile portii,
aceasta este denumit
a stare de nalt
a impedant
a HZ (High Z). In starea HZ
potentialul pe iesirea portii este fixat de potentialul care exist
a pe linia de magistral
a
la care aceast
a iesire este conectat
a (si nu de c
atre poarta TSL). Potentialul pe linia
de magistral
a este fortat n 0 sau n 1 de c
atre o alt
a poart
a legat
a la aceea linie de
magistral
a, poart
a care este comandat
a n starea normal
a de functionare. Dac
a pe
linia de magistral
a nivelul fortat este H atunci trazistorul T4 de la o poart
a TSL n
HZ va genera un curent de maxim ordinul A, iar dac
a nivelul pe linia de magistral
a
este fortat n L atunci tranzistorul T3 de la o poart
a TSL n HZ va absorbi un curent
maxim de ordinul A. Cu aceste valori foarte mici ale curentilor absorbiti sau generati
de poarta TSL n HZ se poate considera c
a poarta, electric, este deconectat
a de la linia
de magistral
a. Poarta TSL poate fi echivalat
a cu o poart
a normal
a n a c
arei iesire
este nseriat un contact care este nchis c
and Output Enable este activ, OE L = 0,
si este deschis (n starea HZ), c
and Output Enable nu este activ, OE L = 1, Figura
1.28-b.
D7
D6

MAGISTRALA

D1
D0
R3

R2

R1

Transceiver #1

(READ)

Transceiver
#3

Transceiver
#2

(WRITE)
W1

W3

W2
D0

D7

D0

D7

D0

D7

Figura 1.29 Conectarea la magistral


a a trei blocuri bidirectionale de 8 biti
prin intermediul circuitelor transceiver
Pentru blocurile care sunt conectate la o magistral
a si care pot avea o functionare at
at de emitator c
at si receptor transferul spre linia de magistral
a trebuie s
a
fie bidirectional. Aceste blocuri bidirectionale trebuie s
a posede pe iesire un circuit TRANSCEIVER (TRANSmitter + reCEIVER) care este compus pentru fiecare
linie/bit a magistralei dintr-un buffer TSL si o poart
a SI conectate n paralel, Figura
1.29. La magistrala din figur
a particip
a trei elemente fiecare av
and pe iesire un
transceiver de opt biti. Inscrierea pe magistral
a (WRITE) se face prin activarea, n
starea H, doar a unui singur semnal Wi (i = 1, 2, 3), la bufferele TSL, pentru a asigura
accesul doar a unui singur emitator la un moment dat. Citirea de pe magistral
a
(READ) se activeeaz
a prin semnalul Ri (i = 1, 2, 3) la portile AND. La transceiverul

1.5. PORT
I
IN TEHNOLOGIA CMOS

66

i semnalele Wi si Ri sunt exclusive adic


a nu pot fi active simultan W i Ri = 0.
Avantajele utiliz
arii portilor TSL n raport cu utilizarea celor cu colectorul n gol
sunt:
- Ofer
a o impedanta mic
a la iesire n H si L (ca la poarta normal
a);
- Nu necesit
a rezistenta aditional
a;
- In starea de HZ ncarc
a insignifiant circuitele cu care sunt cuplate la iesire (la
un moment dat ncarc
a numai circuitul care forteaz
a potentialul pe linia de
magistral
a).

1.5

PORT
I IN TEHNOLOGIA CMOS

Componentele integrate n electronic


a, introduse la nceputul anilor 1960, au fost
realizate aproape n exclusivitate n tehnologia bipolar
a, timp de dou
a decenii, p
an
a la
nceputul anilor 1980. In deceniul al nou
alea a fost trecerea de la tehnologia bipolar
a
la tehnologia unipolar
a n special la cea CMOS. Incep
and cu anii 1990, aproape n
exclusivitate, circuitele integrate produse au fost CMOS. Schimbarea de tehnologie
s-a produs c
and au ap
arut circuitele integrate pe scar
a larg
a VLSI (Very Large
Scale Integration) care contineau de ordinul sutelor de mii de componente pe cip. La
acest ordin de m
arime al densit
atii de integrare, datorit
a puterii disipate ridicate, deci
regim termic solicitant pentru circuit (datorit
a puterii disipate ridicate), tehnologia
bipolar
a nu mai era corespunz
atoare, iar alternativa a fost tehnologia CMOS. Prin
valorile parametrilor: margine de zgomot ridicat
a, puterea disipat
a n curent continuu
aproape neglijabil
a, fan-out ridicat, vitez
a m
arit
a si nalt grad de automatizare n
proiectare si implementare, tehnologia CMOS s-a impus. Ast
azi circuitele CMOS
domin
a piata circuitelor integrate de la cele simple la cele mai complexe.

1.5.1

Tranzistorul MOSFET

1.5.1.1

Tehnologia de fabricatie a tranzistorului MOS

Tranzistorul MOS sau extinz


and la circuitul integrat, fizic, constau din zone difuzate de conductivitate p+ sau n+ incluse ntr-un substrat de siliciu, Si, ntre care
exist
a anumite conexiuni si la care, din exterior, se aplic
a tensiuni de polarizare.
Pentru obtinerea acestor zone de conductivitate p + sau n+ este necesar nt
ai a se realiza ferestre pentru difuzie, n locurile respective, pe placheta de siliciu. Succesiunea
etapelor pentru realizarea acestor ferestre este descris
a succint n continuare.
Dintr-un lingou de Si, sub forma unui cilindru, cu rezistivitatea aproximativ
10 cm se taie discuri (wafer) cu grosimea n jur de 0.6mm, Figura 1.30-a. Aceste
discuri n tehnologia actual
a pot fi cu un diametru nu cu mult mai mare de 30 cm;
pe una din suprafetele waferului se realizeaz
a simultan un num
ar de zeci sau sute de
circuite integrate identice, apoi prin t
aiere se obtin plachetele cu circuitul integrat.
Pe suprafata discului printr-un proces de oxidare se realizeaz
a un strat de bioxid
de siliciu, SiO2 , referit prin termenul de oxid. Exist
a dou
a procedee de oxidare:
umed
a si uscat
a. Oxidarea umed
a este un rapid proces de oxidare ntr-o atmosfer
a

67

CAPITOLUL 1. PORT
I LOGICE

Gravare uscata sau umeda

SubstratSi

a)

 

         

Fotorezist
SiO2
(oxid)

SubstratSi

b)

d
2 m W1
2m

c)
Masca

W2

e)

3m

4m

f)

 

 

SiO2

  

Fotorezist

SubstratSi
Ferestre pentru difuzie

SiO2
SiO2

Radiatie ultravioleta, UV

d)

Fotorezist

SubstratSi

SubstratSi

Fotorezist

SiO2

  

SubstratSi

g)
W1

W2

Figura 1.30 Etapele realiz


arii ferestrelor prin litografie optic
a: a) substrat
(wafer); b) ansamblu substrat + strat de SiO2 + fotorezist; c,d) ansamblu cu masc
a
supus radiatiei UV; e,f) nl
aturarea stratului de SiO 2 prin gravare; g) substrat cu
ferestrele (pentru difuzie) realizate n stratul de oxid.
care contine vapori de ap
a la temperaturi ntre 900 1000 C. Oxidarea uscat
a se
realizeaz
a ntr-o atmosfer
a de oxigen pur la o temperatur
a n jur de 1200 C, viteza de
crestere a grosimii stratului de oxid este mai mic
a dec
at cea obtinut
a prin procedeul
de oxidare umed
a. Dou
a caracteristici fizice ale stratului de oxid sunt utilizate n
tehnologia circuitelor integrate: rezistivitatea electric
a mare, deci poate constitui
un strat izolator foarte bun, si impenetrabilitatea impurit
atilor, deci poate constitui
un strat opac pentru difuzia de impurit
ati. Apoi, prin depunerea unei pic
aturi de
fotorezist peste stratul de oxid si centrifugarea ntregului wafer, se formeaz
a un strat
de fotorezist cu grosimea aproximativ 1m, Figura 1.30-b. Inc
alzit la o temperatur
a
de aproximativ 100 C stratul subtire de fotorezist de pe suprafata se nt
areste (devine
sticlos).
Urmeaz
a apoi confectionarea m
astilor pentru realizarea ferestrelor de difuzie, care
este o etap
a foarte complex
a si costisitoare. S
a presupunem c
a se doreste realizarea a
dou
a ferestre dreptunghiulare cu dimensiunile W 1 = 2m 2m, W2 = 3m 4m
pentru care s-a confectionat masca din Figura 1.30-c. Aceast
a masc
a se aplic
a peste
stratul de fotorezist nt
arit (sticlos) si ntreg ansamblul este expus ntr-un fascicul de
radiatie ultraviolet
a UV, Figura 1.30-d. Fotorezistul de sub ferestrele m
astii (zonele

68

1.5. PORT
I
IN TEHNOLOGIA CMOS

transparente) este penetrat de radiatia UV, polimerizeaz


a si devine solubil spre deosebire de cel din zonele opace ale m
astii unde fotorezistul r
am
ane nt
arit (sticlos). Apoi,
prin sp
alare cu solvent, este nl
aturat fotorezistul solubil din zonele de sub ferestre dar
nu si cel nt
arit de pe restul suprafetelor. Acest tip de fotorezist este numit pozitiv,
pentru c
a exist
a si fotorezist negativ care este initial solubil si devine insolubil dup
a
ce este penetrat de UV; evident pentru fotorezistul negativ masca trebuie s
a aib
a
transparenta n zonele unde nu trebuie realizate ferestre pe substrat. M
astile pentru
cele dou
a tipuri de fotorezist sunt una complementar
a celeilalte.
In continuare, ansamblul obtinut este supus unui proces de gravare. Prin gravare
stratul de oxid de siliciu din zonele care au r
amas neacoperite de fotorezist este
nl
aturat (p
an
a la suprafata de substrat) obtin
andu-se fereastra, Figura 1.30-e si 1.30f. Gravarea se poate face cu un solvent chimic (s
aruri ale acidului florhidric, HF ),
referit
a ca gravare umed
a, sau printr-o tehnologie cu plasm
a, referit
a ca gravare uscat
a. Apoi, se utilizeaz
a un alt tip de solvent care poate nl
atura stratul nt
arit
de fotorezist r
amas deasupra stratului de oxid, Figura 1.30-g, termin
andu-se astfel
aceast
a succesiune de operatii de realizare a ferestrelor denumit
a fotolitografie sau
litografie optic
a ce poate fi utilizat
a cu rezultate bune p
an
a la rezolutii de 0, 8m.
R = k /AN ; Rrezolutia, kun parametru al stratului de fotorezist, lungimea de
und
a a radiatiei utilizate, AN apertura numeric
a (puterea de rezolutie a aparatului
utilizat).
Tehnologia fotolitografic
a permite o reducere cu 30%, la fiecare doi ani, a valorii caracteristicii de proces. Dar, actual, s-a ajuns la valori ale caracteristicii de
proces care sunt sub lungimile de und
a utilizate n litografia optic
a. Pentru dep
asirea
limit
arilor litografiei optice au ap
arut alte variante, ca de exemplu litografia EUV
(Extreme Ultra-Violet), care utilizeaz
a lungimea de und
a de 13, 4nmlungime cu
peste un ordin de m
arime mai scurt
a dec
at lungimile de und
a din litografia optic
a
dar cu care se pot obtine linii de trasee de dimensiuni sub 50nm.
Fotolitografia se repet
a ori de c
ate ori este necesar
a realizarea unei noi ferestre;
evident ferestrele care sunt pentru utiliz
ari similare la diferite circuite si sunt pe acelasi
wafer se realizeaz
a n paralel (n Figura 1.30 au fost realizate simultan dou
a ferestre
W1 si W2 ).
Pentru rezolutii sub 0, 8m litografia optic
a, recent, este substituit
a de litografia
cu fascicol de electroni. Avantajele litografiei cu fascicol de electroni n realizarea
ferestrelor n raport cu cea optic
a sunt:
- fereastra poate fi generat
a direct digital f
ar
a confectionarea m
astii;
- nu exist
a succesiunea tuturor etapelor (m
asti, expunere UV etc.) procesul de
gravare este direct;
- modificarea formelor si dimensiunilor ferestrelor precum si plasarea lor pe suprafata waferului se pot realiza usor si repede.
Pentru realizarea unui tranzistor nMOS procesul este descris n continuare. Se
realizeaz
a pe un substrat de siliciu de conductivitate de tip p (conductivitate prin
goluri) o fereastr
a pentru zona activ
a, adic
a zona pe suprafata de Si unde se va
implementa tranzistorul, Figura 1.31-a. Stratul gros de oxid ( 5000
A,1
A= 1010 m)
denumit oxid de c
amp care nconjoar
a zona activ
a are rolul de a izola tranzistorul
de alte tranzistoare. Uneori, izolarea tranzistorului de cel vecin se face si n substrat

69

CAPITOLUL 1. PORT
I LOGICE

SiO2

Zona activa

oxid
de
camp

n+

a)
SiO2
Strat
subtire
de
oxid
b)

Strat
de
polisiliciu
c)

. . .
,- -, ,- .10/10 .10/10 .10/10 *+ *+ *+
,- ,- -, / / / *+ *+ *+
SiO2
Strat de oxid de protectie

psubstrat, Si

         
         

f)

Oxidul de poarta

psubstrat, Si

n+

g)

 
 

 
 

 
 

psubstrat, Si

h)

Poarta(polisiliciu)

SiO2

d)
Difuzie
impuritati
donoare
pentru
zonele de
Sursa
si Dren
e)

4 4 4
23 32 23 9898 9889 8998 54 54 54
23 23 32 67 76 76 5 5 5
psubstrat, Si
Ferestre pentru
contactele
metalizate

  <= =<CBBC =<CBCB


  =< =<CB <=BC
    LL MLML
   ! ! !     L GF ML GF
          L GF ML GF
 
 

$ $ $ $
"# #" "# '& &' '& %$ %$ %$ $%
"# "# #" () )( )( % % % %
psubstrat, Si

n+

n+

psubstrat, Si
Zone difuzate

n+

i)

<=CBCB
=<CB

n+

psubstrat, Si

CB >>A@

CB >>A@

CB ??A@ BC ??@A
CB CB

CB >>A@ BC :; CB ;: CB
CB ??A@ CB ;: BC :; CB
CB CB CB BC
ON ON ON
HKJ ONON ONON ED ONON ED
I ON ON ED ON ED

Strat metalizat

n+

LM LM
LM GF ML H H
LM GF ML JKI JKI
LM ML

n+

:; CBCB
;: CB

psubstrat, Si
Strat metalizat gravat
poarta

n+

  
  
  
  



Contacte metalizate

V DD







n+

ED
ED

  
  
  
  
V SS

Trasee metalice

Figura 1.31 Etapele n tehnologia de realizare a unui tranzistor nMOS

70

1.5. PORT
I
IN TEHNOLOGIA CMOS

prin difuzarea ntre zonele active ale acestor tranzistoare vecine a unei zone de tip
p+ denumit
a zon
a de stopare (se pot vedea astfel de zone de stopare n structura
din Figura 1.19-c). Notatiile n+ sau p+ semnific
a faptul c
a exist
a o concentratie de
purt
atori de tip n respectiv de tip p mult mai mare dec
at concentratiile normale.
Apoi, ntreaga suprafata este acoperit
a cu un strat subtire (aproximativ 200
A) de
oxid de calitate superioar
a, care va fi si stratul izolator de sub poarta viitorului tranzistor implementat n zona activ
a, Figura 1.31-b. Calitatea si grosimea acestui strat de
oxid determin
a foarte pronuntat tensiunea de deschidere/prag a viitorului tranzistor.
In continuare se depune un strat de polisiliciu, Figura 1.31-c, din care, dup
a un proces de gravare, se formeaz
a trasa ce va constitui poarta tranzistorului, Figura 1.31-d.
Acest strat depus cu grosimea aproximativ
a de 3000
A din polisiliciu se realizeaz
a
printr-un proces de depunere de vapori de Si. Materialul de substrat (waferul) este
un singur cristal, adic
a n ntreg volumul substratului structurarea cristalografic
a este
aceeasi. In schimb, materialul de polisiliciu al portii este format, dup
a cum si denumirea exprim
a, din mai multe zone fiecare cu dispunere cristalografic
a diferit
a. Zonele
de material policristalin, referite si prin termenul de polisiliciu, sunt utilizate pentru
realizarea electrodului de poart
a sau a unor trasee de conexiune. Totodat
a materialul
policristalin, ca si oxidul sau nitrura de siliciu, este utilizat si ca material de mascare
n procesul de difuzie al impurit
atilor; sunt impenetrabile la impurit
ati. Ansamblul
obtinut p
an
a n aceast
a etap
a are deja realizate dou
a ferestre pentru implementarea
zonelor de surs
a si dren ale tranzistorului.
Implementarea zonelor de dren si surs
a rezult
a n urma dop
arii cu impurit
ati donoare (Fosfor sau Arseniu) care schimb
a conductivitatea din tip p a substratului, din
zonele respective, n conductivitate de tip n + . Doparea poate fi realizat
a prin difuzie
sau prin implantare ionic
a. Pentru difuzie este necesar
a o atmosfer
a ce contine impurit
ati donoare la o anumit
a presiune si o temperatur
a de peste 800 C, impurit
ati
ce p
atrund n substrat pe o anumit
a ad
ancime. In procesul de difuzie stratul de
polisiliciu al portii mpreun
a cu stratul oxid nconjur
ator ndeplinesc rolul de masc
a
(impenetrabile pentru impurit
atile donoare difuzate) n jurul celor dou
a zone pentru dopare, Figura 1.31-e. Utilizarea stratului de polisiliciu gravat adic
a poarta
ca masc
a duce la o foarte precis
a pozitionare a difuz
arii zonelor de surs
a si dren
fata de poarta tranzistorului, aceast
a procedur
a mai este referit
a ca proces de autoaliniere. Prin implantare ionic
a, folosind un spectrometru de mas
a si un c
amp
electric accelerator, se imprim
a ionilor de impuritate o energie (ntre 10 100KeV ,
1eV = 1, 6 1019 J) suficient
a ca prin impact cu suprafata de substrat s
a penetreze
n ad
ancime c
ativa microni si s
a schimbe n zona respectiv
a tipul de conductivitate.
Dup
a realizarea zonelor de conductivitate n + pentru dren si surs
a se acoper
a ntreaga suprafata cu un strat de oxid (de protectie), Figura 1.31-f, care apoi este gravat
pentru realizarea unor ferestre, realiz
andu-se acces p
an
a la suprafata de substrat de
conductivitate n+ , Figura 1.31-g; suprafetele acestor ferestre pe zonele dopate de tip
n+ , dup
a metalizare, vor forma contactele metalice la dren si surs
a. Printr-un proces
de evaporare n vid se depune pe ntreaga suprafata un strat de aluminiu, Al, cu
grosimea de 50006000
A, Figura 1.31-h. Stratul metalic depus pe ntreaga suprafata
este apoi gravat astfel nc
at s
a formeze pe suprafata superioar
a a ansamblului traseele
metalice pentru interconexiuni, aceste trasee p
atrund prin contactele metalizate p
an
a
la suprafata zonelor difuzate de dren si surs
a.
Figura 1.31-i reprezint
a sectiunea si o vedere n plan a p
artii superioare a tranzis-

CAPITOLUL 1. PORT
I LOGICE

71

torului nMOS (realizat ntr-un substrat de tip p). Pe vederea n plan, a p


artii superioare a ansamblului (desenul de jos), sunt dou
a trasee metalice, pentru aducerea
potentialelor de surs
a VSS si de dren VDD , iar n interiorul acestor trasee sunt figurate
dou
a p
atrate negrite corespunz
atoare contactelor metalice care ajung la suprafetele
n+ de dren si de surs
a. In aceast
a figur
a nu este scos la suprafata terminal de polisiliciu al portii (stratul de polisiliciu se vede doar n sectiune, cu hasur
a dubl
a, n desenul
de sus). Zona de sub poart
a este zona de canal (indus).
Pentru realizarea unui tranzistor pMOS se porneste de la un substrat de tip n;
etapele sunt identice cu deosebirea c
a impurit
atile utilizate n procesul de difuzie,
pentru obtinerea zonelor dopate de tip p+ pentru dren si surs
a, sunt de tip acceptor
(Bor).
In exemplul acesta pentru realizarea conexiunilor necesare pe suprafata superioar
a
a cipului/plachetei a fost suficient un singur strat metalic (zona caroiat
a pregnant din
Figura 1.31-h). Pentru circuitele VLSI complexe realizarea tuturor conexiunilor necesit
a mai multe straturi metalice suprapuse, n tehnologia actual
a pentru P s-a ajuns
p
an
a la opt straturi metalice, fiecare strat metalic fiind izolat de cel de sub sau de
cel de deasupra printr-un strat izolator de oxid. Trecerea conexiunilor ntre straturile metalice de niveluri diferite, sau ntre straturi si suprafata de substrat a zonelor
(difuzate) de diferite conductivit
ati, se face prin intermediul unor g
auri (vias) realizate pe vertical
a prin straturile izolatoare de oxid. Devine mult mai important
a si
mai complex
a operatia de realizare a straturilor/conexiunilor dec
at realizarea componentelor (tranzistoarelor) n substrat (circuitele integrate complexe sunt caracterizate
prin num
arul de straturi metalizate, iar pentru traseele metalizate, actual se utilizeaz
a
cuprul).
Activitatea de proiectare a unui circuit integrat poate fi complet separat
a n timp
si spatiu de procesul de fabricatie a circuitului integrat de la turn
atoria de siliciu.
Leg
atura ntre proiectant si inginerul de proces se face prin intermediul regulilor de
proiectare a layout-ului (geometria pe siliciu). Aceste reguli de proiectare exprim
a
anumite constr
angeri impuse de procesul de fabricatie de la o anumit
a turn
atorie de
siliciu. Constr
angerile pot fi referitoare la l
atimea minim
a a unei linii/trase realizabil
a
cu acel proces, distanta minim
a ntre dou
a linii, dimensiunile minime pentru o zon
a de
difuzie etc.; de exemplu n Figura 1.30-c se poate prescrie distanta minim
a dintre cele
dou
a zone de difuzie pentru un anumit proces. Respect
and aceste reguli geometrice
de proiectare proiectantul va proiecta m
astile necesare procesului care, probabilistic,
duc la un procent de recolt
a ridicat (exprimare procentual
a a num
arului de circuite
functionale obtinute pe un wafer din num
arul total de circuite pornite initial pe un
wafer) si la circuite cu o siguranta mare n functionare.
Regulile de proiectare a layout-ului pot fi exprimate n dou
a modalit
ati: micronic si
pe baz
a de . Regulile pe baz
a de lambda () cuprind toate constr
angerile referitoare
la optenabilitatea dimensiunilor geometrice ca multiplu ntreg (uneori fractionar) de
. Practic, acestea sunt un set de relatii, toate n functie de , cu care proiectantul
calculeaz
a dimensiunile layout-ului pentru un anumit circuit. Lambda este caracteristica de proces, adic
a rezolutia/dimensiunea minim
a garantat
a pe care o poate realiza acel proces. De exemplu, n Figura 1.30-c distanta dintre cele dou
a zone difuzate
ar putea fi exprimat
a prin relatia d = sau l
atimea minim
a a trasei de polisiliciu
pentru poart
a este 2, etc. Avantajul exprim
arii pe baz
a de este p
astrarea acelorasi
relatii de proiectare c
and se trece de la un proces la unul mbun
at
atit, de exemplu

1.5. PORT
I
IN TEHNOLOGIA CMOS

72

c
and se trece de la un proces cu = 1m la unul cu = 0, 6m (relatiile geometrice
a scalare a lui c
and se
de proiectare se nmultesc cu 0,6
1 = 0, 6). Teoretic, aceast
trece la un proces mbun
at
atit ar fi fezabil
a dar, practic, se constat
a c
a atunci c
and
procesul este submicronic (corespunde la lungimi de canal sub 1m) si n special
la procesele ad
anc submicronice (lungimi de canal sub 0, 35m) scalarea lui nu
mai este liniar
a si constant
a.
Exprimarea micronic
a a regulilor se reduce la exprim
ari n valori absolute, n m,
pentru dimensiunile layout-ului, ceea ce elimin
a inconsistenta care apare la regulile
pe baz
a de lambda c
and se aplic
a scalarea. Uneori cele dou
a modalit
ati, de exprimare
a informatiei necesare proiectantului pentru definirea layout-ului, sunt mixate.
1.5.1.2

Ecuatiile tranzistorului MOS

Structura tranzistorului MOS (Metal-Oxid-Semiconductor) este cea din Figura


1.31-i, iar pentru o explicare a function
arii este reprezentat, ntr-o nuanta didactic
a,
n Figura 1.32-a. In principiu, un tranzistor MOS se reduce la un condensator metalsemiconductor, cele dou
a arm
aturi fiind una o plac
a G (Gate) din polisiliciu sau
metal, de dimensiuni W L, iar cealalt
a arm
atur
a este constituit
a din substratul de
semiconductor B, ntre acestea dielectricul este format din stratul de SiO 2 cu grosimea
Dox (< 200
A). C
and se aplic
a o tensiune pozitiv
a ntre poart
a si substrat V GC > 0
(gril
a - canal), deoarece densitatea de purt
atori de sarcin
a 1 -electroni liberi- n placa
metalic
a este mult mai mare dec
at densitatea de purt
atori liberi n semiconductor,
c
ampul electric dintre pl
acile acestui condensator metal-semiconductor p
atrunde n
substrat dar nu p
atrunde n placa metalic
a. Sarcina electric
a (pozitiv
a n cazul acesta)
de pe poarta (placa metalic
a) are o repartizare de suprafata iar sarcina negativ
a,
indus
a n substratul de tip p, are o repartizare volumetric
a; la interfata cu oxidul
sunt atrasi electronii liberi din substrat care formeaz
a un strat de sarcin
a negativ
a
cu grosimea 50
A. Acest strat de sarcin
a liber
a, indus
a la suprafata substratului,
este referit prin (zona de) canal (indus). Cantitatea de sarcin
a negativ
a indus
a n
canal este determinat
a de intensitatea c
ampului dintre poart
a si substrat, deci de
valoarea tensiunii VGC (sau VGB ). Deoarece la cele dou
a capete ale canalului exist
a
,,
dou
a rezervoare de sarcin
a negativ
a liber
a, c
and VGC este este suficient de mare ca
s
a induc
a un canal cele dou
a rezervoare, obtinute prin difuzia de dren D si de surs
a S,
acestea vor fi unite printr-o cale conductiv
a - canalul indus n substrat, cu lungimea
L. Aplic
and o diferenta de potential ntre cele dou
a zone de dren si de surs
a apare o
deplasare de electroni n canal, deci un curent de canal. In concluzie, se poate afirma
c
a tranzistorul MOS este un dispozitiv la care valoarea curentului de conductie n
canalul, dintre dren si surs
a, este controlat de tensiunea aplicat
a pe poart
a. Deci
intensitatea curentului din canal este o functie de tensiune aplicat
a dintre dren si
surs
a, VDS , si tensiunea poart
a-canal VGC , Icanal = f (VDS , VGC ). Pornind de la
aceast
a explicatie calitativ
a a function
arii dispozitivului MOS, n continuare, vor fi
deduse relatii simple care pot exprima si cantitativ functionarea dispozitivului nMOS.
Tensiunea pozitiv
a VGC , pentru valori cresc
atoare pornind de la 0V, va respinge
sarcina mobil
a pozitiv
a din zona de interfata oxid-substrat nspre masa substratului,
adic
a golurile care sunt purt
atori mobili majoritari n substratul de tip p. In urma
1 Densitatea de electroni liberi
n: metale - 1028 /cm3 , izolatoare - 107 /cm3 , semiconductoare 2 1013 /cm3 pt Ge si 1, 45 1010 /cm3 pt Si

73

CAPITOLUL 1. PORT
I LOGICE

V GS

h
]
]
]
Q
^
Q
^
Q
^
c dQc sQ
ct fQe sQt fQe st fQe ^Q]ji fQe ^]Qji feQ^Q]ji gh`Q_gnQm fe ^]^]ji `Q_nQm \Q[ZQY\[ `Q_nQm \Q[ZQY\[ `Q_nQm \Q[ZQY\[ `_nm \[ZY\[ bQa bQa bQ
dQ
d
a XQW lk bQ
a XQW ba XW
bQ
c dQc tQ
c tQs ts ^Q]ji ^Q]ji ^Q]ji ^]ji YQ\[Z YQ\[Z YQ\[Z Y\[Z kQlQk a W lQ
dQ
d
s
k
cc dcQc tQ
dQ
ss dcdc qQtQss qQtss qQ]Q^ji qQ]Q^ji qQ]Q^ji qQ]^ji qQZQY\[ qQZQY\[ qQZQY\[ qQZY\[ kQq lQk q WQlk q XQW lk qQXQW qQXW q
dQ
Q
d
kkQrq XQW lkk rQ
WW rQ
XQ
XXWW rq
cpo dQcpo tQ
cpo rQq tQtQs rQq tts rQq ^Q]jiTQS^]jQiTSRP rQq ^Q]jiTQS^]jQiTSRP rQq ^Q]jiTQS^]jQiTSRP rQq ^]jiTQS^]jiTQSRP rQq ZY\Q[ZY\Q[ TSTSRP rQq ZY\Q[ZY\Q[ rQq ZY\Q[ZY\Q[ rQq ZY\[ZY\[ kQkQrq lQkkQl rq WWU lQ
dQ
d
q
q
s
Q
t
l
l
W
Q
X
Q
X
VXQUWU lk rQVXQUWU rQVXUWU r
dc sQ
dc rQsQt rQst rQjQiRPTS rQjQiRPTS rQjQiRPTS rQjiRQPTS rQZY\Q[ RPTS rQZY\Q[ rQZY\Q[ rQZY\[ k rQlk rQWQ
o
o
podcQ
Q
p
p
Q
r
t
k
l
U
VXQ
VXQ
VXVUW
o
o
poQ
Q
p
p
Q
k
k
k
k
Q
l
Q
l
l
Q
Y
Q
Y
Q
Y
Y
Z
Z
Z
Z
W
W
W
U
U
U
V
V
ooQpQooQpoo
pQ
UQ
UU VQUU VUU
VQ
ppoQppQo ppo
UQ
VUQQ
Q
V
V
U UU VUU
UQVQ
VQU VQ
VQV

V DS
+
D (Dren)

G (Poarta)

S (Sursa)

V DS

V GS

V SS

Placa din
polisiliciu
sau
metal

DOX

n+

Canal indus
L

pSubstrat,

a)

I DS [mA]

SiO2

Si

canal W/L=60/6

Reg.
liniara

V DS =3,0V

2.5

Reg. de
saturatie

I DS(sat) [mA]

3.0

canal W/L=6/0,6

2
I DS(sat) (V GS Vpn)

2.0
V DS =V GS Vpn

b)

1.5

D
B

c)

D
G

I DS(sat) (V GS Vpn) 2
W/L=60/6
(canal lung)
V GS [V]

I DS(sat) V GS Vpn

nMOS

W/L=6/0,6
1 (canal scurt)

1.0
V DS [V]
0

n+

pMOS

D
G

d)

S
simbol cu
4 terminale

S
reprezentare
simplificata

S
simbol cu
4 terminale

S
reprezentare
simplificata

Figura 1.32 Tranzistorul nMOS: a) structur


a fizic
a de principiu pentru un tranzistor nMOS; b) caracteristicile statice de iesire I D = f (VDS )VGS =const ; c) dependenta
IDsat de tensiunea VGS ; d) simbolurile de reprezentare pentru tranzistoarele nMOS
si pMOS.

1.5. PORT
I
IN TEHNOLOGIA CMOS

74

acestei respingeri n zona de interfata a stratului r


am
ane doar sarcina negativ
a, fix
a
n reteaua cristalin
a, format
a din ionii negativi ai atomilor acceptori. Rezult
a c
a
n stratul de interfata apare un regim de s
ar
acire de purt
atori majoritari si chiar la
aplicarea unei tensiuni ntre dren si surs
a curentul din canal este nul.
Dar c
and tensiunea VGC devine mai mare dec
at o valoare Vpn (valoare de prag/
deschidere pentru nMOS) c
ampul electric al condensatorului poart
a-substrat atrage,
din masa substratului, sarcini electrice minoritare mobile (electronii) determin
and
astfel n zona de interfata o inversiune a sarcinilor mobile, adic
a conductivitatea
initial
a de tip p (goluri) devine de tip n. Electronii atrasi n zona de interfata vor
constitui o sarcin
a mobil
a n zona de canal, deci apare posibilitatea unui curent de
canal. Cantitatea de sarcin
a poate fi exprimat
a prin relatia:
Q = C(VGC Vpn )

(1.27)

In aceast
a expresie C este capacitatea echivalent
a a condensatorului plan format ntre
plac
a-substrat (cu suprafata W L, stratul dielectric av
and grosimea D ox iar ox
permitivitatea oxidului) a c
arei valoare este dat
a de relatia clasic
a:
C = ox

W L
= Cox W L
Dox

(1.28)

ox
este capacitatea pe unitatea de suprafata a stratului de oxid de
unde Cox = D
ox
sub poart
a, care se obtine din relatia 1.28 c
and W = 1, L = 1. Cu valorile ox
3, 45 1011 F m1 , Dox = 100
A = 108 m se obtine Cox 3f F/m2 .Capacitatea
specific
a a stratului de oxid este o caracteristic
a a fiec
arui proces tehnologic si trebuie
luat
a de c
atre proiectantul de circuite ca o constant
a dat
a. Diferenta de tensiune
VGC Vpn poate fi privit
a ca tensiunea efectiv
a care comand
a sarcina din canal,
deoarece p
an
a c
and tensiunea aplicat
a pe poart
a nu este mai mare dec
at tensiunea
de prag Vpn nu exist
a sarcin
a mobil
a n canal, deci nici curent n canal, tranzistorul
este blocat.
Prin existenta sarcinii induse, VGC Vpn > 0, si prin polarizarea zonelor de dren
si surs
a, n canal se produce deplasare de sarcin
a, deci curent. Polarizarea se face
n felul urm
ator: pe dren se aplic
a o tensiune pozitiv
a fata de substrat V DB > 0 iar
sursa se conecteaz
a la substrat VSB = VSS = 0V ; n felul acesta potentialul sursei
este identic cu potentialul de substrat si este potentialul de referinta (mas
a), iar V DB
devine VDS . Intr-o abordare simpl
a, pentru deducerea unui model matematic pentru
curentul din canal, se echivaleaz
a canalul cu o rezistenta pe care sursa de tensiune V GC
produce o c
adere de tensiune gradual
a n functie de lungimea x din canal, V GC (x). Se
admite pentru aceast
a c
adere de tensiune o variatie liniar
a n functie de lungimea din
canal astfel: pentru x = 0, n zona de surs
a, VGC = VGS si pentru x = L (lungimea
canalului) n zona de dren VGC = VGS VDS . Calculul sarcinii din canal se face cu
relatia 1.27 n care se introduce c
aderea de tensiune ca o medie aritmetic
a a valorilor
tensiunilor de la capetele canalului:




(VGC Vpn )x=0 + (VGC Vpn )x=L )
1
Q=C
(1.29)
= C (VGS Vpn ) VDS
2
2

si utiliz
and expresia capacit
atii exprimat
a prin relatia 1.28 se obtine:


1
Q = Cox W L (VGS Vpn ) VDS
2

(1.30)

75

CAPITOLUL 1. PORT
I LOGICE

Sub actiunea c
ampului electric din canal E x = VDS /L (se consider
a numai componenta Vx n lungul canalului) produs de tensiunea VDS electronii sunt deplasati de la
surs
a la dren cu viteza:
VDS
vx = n Ex = n
(1.31)
L
unde n este mobilitatea electronilor, cu valori ntre 500 1500cm 2 /V s; pentru
goluri valorile mobilit
atilor sunt p = 100 400cm2 /V s. Mobilitatea purt
atorilor
scade cu concentratia de dopare si cu cresterea tempteraturii.
Timpul de deplasare/tranzit al electronilor prin canal rezult
a simplu:
f =

L2
L
=
vx
n VDS

(1.32)

Aceast
a relatie exprim
a o dependenta p
atratic
a a timpului de tranzit n canal n
functie de lungimea canalului; apare evidenta concluzie c
a scalarea (micsorarea dimensiunilor) duce la dispozitive mai rapide. In final, din relatiile 1.30 si 1.32, se
obtine expresia curentului dren - surs
a, IDS :


Q
1
W
IDS =
(VGS Vp ) VDS VDS =
= n Cox
f
L
2


(1.33)
W
1
= Kn
(VGS Vp ) VDS VDS
L
2
Constanta:
Kn = n Cox

(1.34)

denumit
a factorul de c
astig al procesului, la fel ca si tensiunea de prag V pn , este o
constant
a de proces si are valori n intervalul 100100A/V 2 . Nu este neobisnuit ca n
cadrul aceluiasi proces, n functie de materialul initial utilizat ca substrat, de variatia
n grosime a stratului de oxid de sub poarta Dox , factorul de c
astig al procesului s
a
aib
a abateri de 10 20%.
Se defineste factorul de c
astig al tranzistorului, n :
n = K n

W
L

(1.35)

Raportul dintre l
atimea canalului W si lungimea canalului L este referit ca factorul
de form
a al tranzistorului, de fapt conductanta canalului este proportional
a cu raportul dintre l
atimea si lungimea sa. Raportul W/L este unul din cei mai importanti
parametri asupra c
aruia proiectantul poate actiona n etapa de dimensionare a layoutului pentru a obtine caracteristicile dorite pentru tranzistor.
Ecuatia 1.33 este modelul matematic al tranzistorului MOS pentru regimul liniar
de functionare. Acest regim liniar, ntre variatiile I DS ale curentului de canal si
variatiile VGS ale tensiunii gril
a surs
a, se obtine c
and sunt ndeplinite conditiile
regimului liniar: VGS > Vpn si VDS < VGS Vpn .
C
and tensiunea dren-surs
a creste, peste valoarea efectiv
a a tensiunii de comand
a
a canalului, VDS > VGS Vpn , rezult
a o diferenta de potential poart
a-dren de valoare
negativ
a VGD = (VGS Vp )VDS < 0, deci se inverseaz
a sensul c
ampului poart
a-dren.
Aceast
a inversare a sensului c
ampului determin
a o reducere a sarcinii din canal n zona

1.5. PORT
I
IN TEHNOLOGIA CMOS

76

de dren (x = L) ceea ce este echivalent cu cresterea rezistentei canalului nspre dren,


cea mai mare parte a tensiunii VDS se va reg
asi pe acest segment de rezistenta m
arit
a.
Lungimea efectiv
a, notat
a cu L0 , a canalului se micsoreaz
a (L0 < L) si chiar la m
arirea
tensiunii dren-surs
a, VDS , curentul n canal r
am
ane la o valoare constant
a, I DS(sat)
(n realitate IDS(sat) are o crestere usoar
a n functie de VDS ). Acesta este regimul de
saturatie al tranzistorului obtinut pentru conditiile: V GS > Vpn si VDS VGS Vpn ;
iar expresia curentului de saturatie se obtine din ecuatia regimului liniar 1.33 n care
se face substitutia VDS = VGS Vpn :
IDS(sat) =

(VGS Vpn )2
2

(1.36)

In Figura 1.32-b sunt reprezentate caracteristicile statice I DS = f (VDS )VGS =const


pentru dou
a tranzistoare nMOS unul cu canal lung W/L = 60m/6m iar altul cu
canal scurt W/L = 6m/0, 6m realizate n tehnologie de 0, 5m. Se observ
a din
Figura 1.32-c c
a ecuatia 1.36 exprim
a mult mai exact curentul de saturatie I DS(sat)
pentru tranzistoarele cu canal lung dec
at pentru cele cu canal scurt.
Separarea zonei liniare de zona de saturatie n Figura 1.32-b este demarcat
a printro linie ntrerupt
a, care este reprezentarea grafic
a a ecuatiei V DS = VGS Vpn . Regimul
blocat al tranzistorului IDS = 0, obtinut c
and UGS Vpn , este reprezentat de axa
absciselor (n realitate, IDS are valori foarte mici determinat n special de asa-numitul
curent de sub poart
a). Tranzistorul se deschide c
and tensiunea de comand
a V GS
devine VGS > Vpn .
In scheme echivalente, n functie de regimul de functionare, tranzistorul MOS ntro abordare calitativ
a poate fi substituit n felul urm
ator: regimul blocat - contact
deschis, regimul liniar - rezistenta, regimul saturat - generator de curent.
Modelul matematic al dependentei curent-tensiune n curent continuu,
IDS = f (VDS )UGS =const , pentru tranzistorul MOS exprimat de ecuatia 1.33, pentru
regimul liniar si exprimat de ecuatia 1.36, pentru regimul n saturatie, sunt relatii simple, usor de utilizat, dar rezultatele pot diferi de cele reale. De exemplu, calcul
and
factorul de c
astig al procesului Kn , cu ajutorul ecuatiei 1.33, rezult
a o valoare de
dou
a ori mai mic
a dec
at valoarea lui Kn m
asurat
a pe tranzistor c
and este n regimul
liniar; explicatia const
a n faptul c
a Vpn si n nu sunt constante cum se consider
a n
ecuatie.
Un model matematic care s
a exprime exact functionarea tranzistorului este necesar
at
at proiectantului de tranzistoare c
at si proiectantului de circuite pe baza tranzistorului respectiv. Proiectantul de circuite doreste ca prin simul
ari pe baza unui model
matematic, n care introduce datele de catalog ale tranzistorului , s
a obtin
a caracteristicile dinamice la circuitului (pHL , pLH , HL , LH ). Iar proiectantul de tranzistoare
de la turn
atoria de Si doreste ca pe baza unui model n care s
a introduc
a valorile
parametrilor de proces (Vpn , Kn , Cox , Dox etc.) s
a fac
a predictia performantelor
tranzistorului nainte ca acesta s
a fie produs. Se pot obtine modele mult mai exacte
dac
a sunt luate n considerare efectele de ordinul doi (neglijate n deducerea ecuatiilor
1.33 si 1.36).
Programul de simulare SPICE (Simulation Program with Integrated Circuit
Emphasis) existent n toate mediile de proiectare automat
a n electronic
a, EDA,are la
baz
a diferite modele matematice pentru tranzistorul MOS (simulatoarele comerciale
pot avea p
an
a la zece modele matematice pentru tranzistor).

CAPITOLUL 1. PORT
I LOGICE

77

SPICE-ul poate simula pentru trei modele, acestea sunt selectabile prin identificatorul de nivel LEVELi. Nivelul LEVEL1 se bazeaz
a pe modelul matematic exprimat
prin relatiile 1.33, 1.36 n plus include si efectele de ordinul doi importante. Nivelul
LEVEL2 calculeaz
a curentii pe baza unui model analitic al fizicii dispozitivului. Iar
nivelul LEVEL3 este o abordare semi-empiric
a pe baza parametrilor de proces si o
,,
potrivire a expresiei ecuatiilor astfel nc
at acestea s
a se suprapun
a peste comportamentul real al tanzistorului. Evident, n nivelul 2 si 3 sunt incluse toate efectele de
ordinul doi.
In continuare vor fi expuse succint efectele de ordinul doi [Kang 0 96][Weste 0 92].
Efectul de substrat. In Figura 1.32-a s-a considerat c
a sursa se leag
a la substrat,
VSB = VSS = 0V , deci potentialul de referinta este potentialul substratului. Se
poate ca fata de potentialul de referinta (de mas
a) al sursei, V SS , substratul
s
a fie polarizat cu o tensiune de substrat VSB 6= 0V . Polarizarea de substrat
duce la o crestere a tensiunii de prag Vp (aproximativ cu 0, 5V pentru fiecare
crestere a VBS cu 2 V). Cresterea tensiunii de prag Vp determin
a o micsorare a
curentului IDS ceea ce duce la un dispozitiv mai lent.
Modulatia lungimii canalului. C
and VDS > VGS Vp , adic
a n regim de saturatie
sarcinile din canal din zona de dren dispar, deci lungimea efectiv
a (electric
a) L 0
0
a canalului devine mai mic
a dec
at lungimea geometric
a L a canalului (L < L).
Apare astfel o modulatie a lungimii canalului care este o functie de V DS . Odat
a
cu micsorarea lungimii canalului se modific
a raportul W/L deci valoarea lui
(relatia 1.35).La tranzistoarele cu canal lung aceast
a variatie a lui nu este
important
a dar devine important
a la tranzistoarele cu canal scurt (deci odat
a
cu scalarea).
Variatia mobilit
atii. Mobilitatea at
at a electronilor n c
at si a golurilor p nu
este constant
a, acestea scad cu cresterea concentratiei de dopare cu impurit
ati
(deci cu scalarea) si cu creterea temperaturii.
Saturatia vitezei. Din relatia 1.31 apare c
a viteza de drift a purt
atorilor poate
creste oric
at de mult n functie si de E. In realitate viteza ajunge la o valoare
de saturatie, de exemplu viteza electronului ajunge la valoarea v max = 105 m/s
care se atinge pentru E = 106 V /m (o c
adere de 1V pe lungimea de 1m) si care
nu se poate dep
asi chiar dac
a Ex creste n continuare.
Conductia de subprag IOH . In modul de aproximare gradual
a a canalului c
and
VGS < Vp curentul IDS = 0. Dar atunci c
and VDS are valori ridicate chiar dac
a
VGS < Vp apare totusi un curent de valoare relativ sc
azut
a n canal deci I DS 6= 0;
care are urm
atoarele dou
a componente: un curent de polarizare invers
a prin
jonctiunile formate ntre zonele difuzate si substrat; un curent de (conductie)
subprag. Odat
a cu scalarea dimensional
a (si a tensiunii V DD , scalare complet
a)
trebuie micsorat
a si valoarea tensiunii de prag V p pentru a asigura vitez
a ridicat
a
de comutatie a tranzistorului si o margine de zgomot suficient
a. Curentul de
Vp
subprag este proportional cu e T , deci are o crestere odat
a cu micsorarea
tensiunii de prag si cu cresterea temperaturii (T ).
Injectia de purt
atori fierbinti. C
and, prin scalare, dimensiunile tranzistorului
sunt foarte mici si VDS este de valoare mare, componentele orizontale si verticale

1.5. PORT
I
IN TEHNOLOGIA CMOS

78

(Ex , Ey ) ale c
ampului n canal au valori ridicate sub a c
aror efect purt
atorii mo,,
bili de sarcin
a pot atinge energii cintetice ridicate (devin purt
atori fierbinti ).
Electronii fierbinti pentru nMOS pot p
atrunde: n stratul de oxid de sub poart
a
modific
and distributia de sarcin
a de la interfata SiO 2 -substrat sau n zona de
dren disloc
and goluri care sunt apoi atrasi nspre substrat. Efectul de injectie de purt
atori fierbinti este dezastruoas mai ales pentru dispozitivele deja n
functionare care, n timp, se distrug scotand din functiune sistemul respectiv.
Scalarea, care nu este un efect de ordinul doi pentru tranzistor dar, prin reducerea dimensiunilor si a tensiunilor de alimentare, prin cresterea nivelurilor de
dopare cu impurit
ati donoare ND sau acceptoare NA creaz
a conditii ca efectele
explicate mai sus s
a apar
a mult mai pronuntat.
Tabelul 1.10 Reducerea m
arimii caracteristice (minime) la un proces tipic
de matrice de porti CMOS
ANUL
Marimea
caractersitica
minima [m]

1980 1983 1985 1987 1989 1991 1993 1995 1997 1999 2001 2003
5.0

3.5

2.5

1.75 1.25

0.8

0.6

0.35 0.25 0.18

0.13

Reducerea dimensiunilor n tehnologia de integrare este referit


a prin termenul de
scalare. Prin mbun
at
atiri, n timp, procesul tehnologic si micsoreaz
a caracterstica
de proces (dimensiunea minim
a care poate fi definit
a si realizat
a pentru procesul
respectiv); astfel s-a constatat c
a m
arimea caracteristic
a (minim
a) a procesului se
scaleaz
a/reduce aproximativ cu 1, 31, 5 n decurs de 2-3 ani, cum rezult
a din Tabelul
1.10. Scalarea este caracterizat
a prin factorul de scalare s, m
arimea cu care se divid
toate dimensiunile. Sunt referite dou
a cazuri de scalare: scalarea complet
a si scalarea
la tensiune constant
a.
Scalarea complet
a reduce toate dimensiunile cu factorul s, reduce tensiunile
cu factorul s iar valorile densit
atilor de dopare sunt multiplicate cu s, toate acestea
pentru a mentine c
ampul electric n dispozitiv nemodificat. Acest mod de scalare
apare atractiv din punct de vedere al puterii disipate, Tabelul 1.11, care se reduce de
s2 ori, desi puterea disipat
a pe unitatea de arie nu se modific
a.
Scalarea la tensiune constant
a reduce dimensiunile cu factorul s, m
areste densit
atile de dopare cu s2 , dar tensiunile de alimentare r
am
an nemodificate. Acest tip
de scalare este preferat, uneori, pentru a se putea interfata circuitul scalat cu alte
circuite (anterioare) care nu au fost scalate (se utilizeaz
a aceeasi valoare a tensiunii
de alimentare). Se observ
a c
a puterea disipat
a creste de s ori, puterea disipat
a pe
unitatea de arie de s3 ori, iar densitatea de curent j tot de s3 ori. Cresterea densit
atii de curent pe traseele metalice poate provoca, prin electromigratie, ntreruperea
acestora. Electromigratia metalului este efectul prin care, la densit
ati foarte mari,
ntr-un conductor atomii metalului sunt antrenati n sensul curentului. Prin scalare
la tensiune constant
a n unele puncte ale traseelor metalice pot apare ngust
ari,
unde densitatea de curent dep
aseste 105 A/cm2 (pentru Aluminiu), iar n timp, prin
electromigratie, traseul se subtiaz
a continuu p
an
a se ntrerupe n acele puncte.

79

CAPITOLUL 1. PORT
I LOGICE

1.5.2

Inversorul CMOS

Inversorul bipolar, din Figura 1.21-b, este compus dintr-un element de comutatie,
tranzistorul T, si o rezistent
a de sarcin
a R C . In aceeasi idee, se poate realiza un
circuit inversor la care un tranzistor nMOS este elementul de comutatie iar sarcina
un tranzistor pMOS. Dar la fel, tranzistorul pMOS poate fi privit ca un element
de comutatie ntr-un circuit inversor care are ca sarcin
a tranzistorul nMOS. Aceast
a
structur
a de circuit, format
a din dou
a tranzistoare n si pMOS nseriate n opozitie,
conectate ntre potentialele VDD si VSS , av
and un singur terminal de poart
a, este
referit
a ca inversor Complementar MOS, Figura 1.33-a. Cele dou
a tranzistoare sunt
realizate pe aceeasi plachet
a, Figura 1.35, dar au substraturi diferite, zonele de tip p +
ale tranzistorului pMOS (sursa si drenul) sunt implantate ntr-un substrat de tip n,
care este de fapt o insul
a difuzat
a n substratul de pe plachet
a, iar zonele n + (sursa
si drenul) ale tranzistorului nMOS sunt implantate n substratul de tip p al plachetei.
Avantajele pe care le prezint
a inversorul CMOS n raport cu alte tipuri de inversoare
sunt:
puterea disipat
a, n regim static, teoretic este zero;
caracteristica de transfer VO = f (VI ) se apropie cel mai mult de caracteristica
ideal
a a unui inversor, Figura 1.14-b, cu tensiunea de prag (logic) de comutatie
la VDD /2, vezi Definitia 1.14.
Tabelul 1.11 Valorile unor parametrii electrici si geometrici dup
a scalare

M
arimea
Lungimea de canal
L
atimea de canal
Grosimea oxidului de sub
poart
a
Tensiunea de alimentare
Tensiunea de prag
C
ampul electric n oxid
Concentratia de
impurit
ati donoare
Concentratia de
impurit
ati acceptoare
Capacitatea specific
aa
portii
Curentul de dren-surs
a
Densitatea de curent
Puterea disipat
a
Puterea disipat
a/unitate
de arie

Inainte
de
scalare
L
W

Dup
a scalare
Scalare
Scalare la
complet
a
tensiune constant
a
L0 = Ls
L0 = Ls
W 0 = Ls
W = Ls
Dox
s
VDD
s
Vp
s

Dox 0 =

VDD
Vp
E

VDD 0 =
Vp 0 =
E0 = E

ND

ND 0 = N D s

N D 0 = ND s2

NA

NA 0 = N A s

N A 0 = NA s2

Cox

Cox 0 = Cox s

Cox 0 = Cox s

IDS
j
Pd

IDS 0 = IDS
s
j0 = j
Pd 0 = Ps2d

Pd
arie

Pd 0
arie0

Pd
arie

Dox 0 =

Dox
s

Dox

VDD 0 = VDD
Vp 0 = V p
E0 = E s

IDS 0 = IDS s
j 0 = j s3
Pd = P d s

Pd 0
arie0

Pd
= s3 ( arie
)

1.5. PORT
I
IN TEHNOLOGIA CMOS

80
1.5.2.1

Caracteristica static
a de transfer VO = f (VI )

In opozitie fata de tranzistorul nMOS (prezentat anterior), care are zonele difuzate de tip n+ si la care drenul se polarizeaz
a cu o tensiune pozitiv
a fata de surs
a
iar tensiunea de deschidere Vpn este pozitiv
a, la tranzistorul pMOS zonele difuzate
sunt de tip p+ , drenul se polarizeaz
a cu tensiune negativ
a fata de surs
a iar tensiunea
de deschidere Vpp este negativ
a, Figura 1.33-b. In structura de inversor CMOS
prin conectarea, pentru ambele tranzistoare, a zonelor de surs
a la substraturile corespunz
atoare nu se va lua n considerare efectul de polarizare a substratului, deci se
pot deduce urm
atoarele relatii:
VGSn = VI
VDSn = VO

(1.37)

si de asemenea
VGSp = (VDD VI )
VDSp = (VDD VO )

(1.38)

Caracteristica static
a, Figura 1.33-c, se va analiza pentru variatia tensiunii de
intrare pornind de la VI = VSS = 0V p
an
a la VI = VDD , iar iesirea inversorului se
consider
a n gol, deci pentru curentii celor dou
a tranzistoare exist
a relatia:
IDSn = IDSp

(1.39)

Regimul liniar de functionare este definit de relatiile:


VI > Vpn
VI < VDD + Vpp

si
si

VDSn < VI Vpn pentru nMOS


VDSp > VGSp Vpp pentru pMOS

(1.40)

iar tranzistoarele sunt echivalente unor rezistente.


Regimul de functionare n saturatie este definit de relatiile:
VI > Vpn
VI < VDD + Vpp

si
si

VDSn VGSn Vpn VO VI Vpn pentru nMOS


(1.41)
VDSp VGSp Vpp VO VI Vpp pentru pMOS

iar tranzistoarele sunt echivalente unor generatoare de curent.


In caracteristica static
a de transfer VO = f (VI ), n functie de regimul de functionare al fiec
aruia din tranzistoarele nMOS si pMOS se disting cinci regiuni de functionare
( A , B , C , D , E ) pentru inversor. Pe aceast
a caracterstic
a se pot calcula
valorile tensiunii de intrare n stare L, VIL , si de intrare n starea H, VIH .
Regiunea A . 0 VI < Vpn deci nMOS este blocat, IDSn = 0 si este echivalent
unui contact deschis. Tranzistorul pMOS are VGSp < V pp si este n regiunea liniar
a
cu IDSp = 0, conform relatiei 1.39. Fiind n regiunea liniar
a cu I DSp = 0 rezult
a c
a
si VDSp = 0 ceea ce din relatia a doua 1.38 determin
a tensiunea de iesire n stare H:
VO = VOH = VDD

(1.42)

81

CAPITOLUL 1. PORT
I LOGICE

I DS

V DD
S

V DSp

V GSp
G

D
D

V I=V GSn

nMOS

pMOS

Vpp

V pn

nMOS

V O=V DSn

S
V SS

a)

VO

V GS

pMOS

b)
B

nMOS

pMOS

V DD

B Blocat
L Liniar
S Saturat

V O=V IVpp
V O=V IVpn

V DD

c)

V pp

V pn

V DD

VIL V VIH
T

V DD

I DSp
I DSn

VO
V SS

Regiunea A

VDD+Vpp V DD

V DD

I DSp

I DSn=IDSp

I DSp

I DSn

VO
V SS

Regiunea B

VI
V DD

I DSp

I DSn

VO
V SS

Regiunea C

V DD

I DSp

I DSn

VO
V SS

Regiunea D

I DSn

VO
V SS

Regiunea E

d)

Figura 1.33 Inversorul CMOS: a) schema electric


a; b) caracteristicile de comand
a IDS = f (VGS ) pentru nMOS si pMOS; c) caracterstica static
a V O = f (VI );
d) circuitele echivalente pentru cele cinci regiuni ale caracteristicii statice.

1.5. PORT
I
IN TEHNOLOGIA CMOS

82

Regiunea B . VI Vpn , VDSn VDD > VI Vpn deci nMOS intr


a n saturatie iar
pMOS continu
a n regimul liniar. In caracteristica de transfer VO = f (VI ) tensiunea
ncepe s
a scad
a si, prin definitie, c
and panta caracteristicii de transfer este egal
a cu
1 (dVO /dVI = 1), se consider
a pentru tensiunea de intrare V I = VIL . Introduc
and
n relatia 1.39 pentru nMOS exprimarea de regim de saturatie relatia 1.36, iar pentru
pMOS exprimarea de regim liniar se obtine:

n
p 
(VI Vpn )2 =
2 ((VI VDD ) VP P ) (VO VDD ) (VO VDD )2
2
2

(1.43)

Din aceast
a expresie, prin derivarea lui VO n raport cu VI si apoi efectuarea
substituirilor dVO /dVI = 1, VI = VIL , se obtine expresia pentru VIL :
VIL =

2VO + Vpp VDD +


1+

n
p Vpn

n
p

(1.44)

Prin rezolavarea ecuatiilor 1.44 si 1.43 se obtine valoarea lui V O pentru VIL n
punctul caracteristicii cu panta -1.
am
ane n saturatie si dup
a punctul de interRegiunea C . Tranzistorul nMOS r
sectie al caracteristicii VO = f (VI ) cu dreapta VO = VI Vpp c
and intr
a n saturatie
si tranzistorul pMOS, VO VI Vpp (relatia 1.41). Teoretic, n aceast
a regiune caracteristica ar trebui s
a fie vertical
a dar pentru c
a tranzistoarele n saturatie nu sunt
generatoare de curent ideale, IDS(sat) are o mic
a crestere cu VDS , aceast
a caracteristica are o mic
a abatere de la o pant
a infinit
a. In aceast
a regiune pentru variatii mici
VI se obtin variatii mari VO , exist
a un punct c
and tensiunea VI care creste devine
egal
a cu tensiunea VO care descreste si corespunde punctului (N ) de intersectie al
caracteristicii cu prima bisectoare (vezi si Figura 1.14-b).
Definitia 1.14 Pragul (logic) de comutatie VT al unei porti este aceea
valoare a tensiunii de intrare care produce la iesire o tensiune de valoare egal
a, adic
a
VT = V I = V O . 
Prin introducerea expresiilor curentilor de saturatie n relatia 1.39 se obtine:
p
n
2
(VI Vpn )2 =
[(VI VDD ) Vpp ]
2
2

(1.45)

si prin substitutia VI = VT rezult


a
VT =

Vpn +

p
n (VDD

1+

p
n

+ Vpp )

(1.46)

and caracteristica de iesire intersecteaz


a dreapta V O = VI Vpn ,
Regiunea D . C
sub care VO < VI Vpn , tranzistorul nMOS intr
a n zona liniar
a de functionare iar
pMOS r
am
ane n saturatie. In caracteristica de transfer tensiunea VOncepe s
a nu mai
O
descreasc
a puternic si, prin definitie, c
and panta are valoarea dV
=
1,
se
consider
a
dVI

pentru tensiunea de intrare VI = VIH . In mod asem


an
ator, ca n regiunea B , si

83

CAPITOLUL 1. PORT
I LOGICE

aici, egal
and expresia curentului de saturatie prin canalul p cu expresia n regim liniar
din canalul n se obtine:
 p
n 
2
2(VI Vpn )Vo Vo2 =
[(VI VDD ) Vpp ]
2
2

(1.47)

n care substituind VI = VIH si dVO /dVI = 1 rezult


a expresia pentru VIH :
VIH =

n
p (2VO
+ np

VDD + Vpp +
1

+ Vpn )

(1.48)

Prin rezolvarea sistemului de ecuatii 1.47 si 1.48 se obtin valorile pentru V IH si


VO n punctul caracteristicii cu panta -1.
Regiunea E . VI VDD Vpp deci pMOS este blocat, IDSn = 0 si este echivalent
unui contact deschis. Tranzistorul nMOS are VGS > Vpn si este n regiunea liniar
a cu
a c
a si
a cu I DSn = 0 rezult
IDSn = 0, conform relatiei 1.39. Fiind n regiunea liniar
a:
VDSn = 0 adic
VO = VOL = 0
(1.49)
1.5.2.2

Proiectarea inversorului CMOS

Proiectarea, sau sinteza, unui inversor CMOS const


a n determinarea dimensiunilor geometrice ale canalelor (W/L)n , (W/L)p necesare realiz
arii layoutului, pornind
de la parametrii caracteristici de proces (Vpn , Vpp , Dox , Cox etc.), astfel nc
at s
a
se obtin
a o caracteristic
a de transfer VO = f (VI ) si anumite performante dinamice
cerute. Poate fi parcurs si traseul invers, adic
a analiza, pentru un inversor deja realizat, ntr-un anumit proces si cu un anumit layout, s
a se determine caractersitica
de proces si performantele dinamice (eventual acestea s
a fie comparate cu valorile
obtinute experimental).
Fiind date VDD , Vpn si Vpp si impus
a o anumit
a valoare a tensiunii de prag de
comutatie VT din relatia 1.46 se deduce expresia pentru raportul n /p :
2

n
VDD + Vpp VT
=
(1.50)
p
VT Vpn
Consider
and c
a inversorul este ideal, adic
a are tensiunea de prag logic de comutatie
la jum
atatea tensiunii de alimentare, ca n Figura 1.33-c,
VTideal =
se obtine:

n
p

ideal

1
VDD
2

0, 5VDD + Vpp
0, 5VDD Vpn

(1.51)
2

(1.52)

Caracteristica static
a VO = f (VI ) poate fi simetric
a dac
a tensiunile de prag ale
tranzistoarelor sunt egale n valoare absolut
a V pn = |Vpp |. Astfel din relatia 1.52 se
obtine valoarea raportului n /p pentru inversorul ideal si cu o caracteristic
a simetric
a:
n
=1
(1.53)
p

1.5. PORT
I
IN TEHNOLOGIA CMOS

84

Expresia explicit
a a raportului n /p este :

n Cox W
n
n
L n
 =
=
W
p
p Cox L p
p

W
L n

W
L p

(1.54)

n care s-a considerat c


a grosimea stratului de oxid de sub poart
a D ox , n consecinta
si Cox = ox /Dox , au aceleasi valori pentru ambele tranzistoare. Mobilitatea purt
atorilor, mai mare cam de dou
a ori a electronilor fata de cea a golurilor, scade odat
a cu
doparea cu impurit
ati a substratului si cu cresterea temperaturii. Lu
and valori tipice
pentru mobilit
ati n = 580cm2 /V s, p = 230cm2 /V s si introduse n raportul
unitar din relatia 1.54 se obtine:

W

230cm2 /V s
L n
 = p =
(1.55)
W
n
580cm2 /V s
L p
Rezult
a relatia cantitativ
a ntre coeficientii de form
a ai celor dou
a canale:
 
 
W
W
2, 5
(1.56)
L p
L n

iar n cazul c
and se realizeaz
a aceeasi lungime pentru ambele canale, L n = Lp , rezult
a
relatia ntre l
atimea canalelor Wp = 2, 5Wn .
[V]
6

VO
V DD =5V, V pn=1V, V pp=1V
n / p =0,25

n / p =1

n / p =4

3
2,5

V T1=2V

V T2=2.5V
V T3=3V

VI

45
0

2 2,5 3

6 [V]

Figura 1.34 Dependenta tensiunii de prag (logic) de comutatie a inversorului n functie de valoarea raportului n /p .
Din relatia 1.50 se observ
a c
a exist
a o dependenta ntre raportul n /p si valoarea
tensiunii de prag logic de comutatie a inversorului. Pentru a obtine caracteristici
statice cu prag de comutatie VT mai ridicat trebuie micsorat
a l
atimea Wn a canalului
n n raport cu l
atimea Wp a canalului p (consider
and c
a lungimile de canal r
am
an
neschimbate ), Figura 1.34.

85

CAPITOLUL 1. PORT
I LOGICE

Pentru inversorul ideal si caracteristica simetric


a ( n /p = 1, Vpn = |Vpp |) din
relatia 1.44 se obtine expresia pentru VIL :
VIL =

1
(3VDD 2Vpn )
8

(1.57)

iar din relatia 1.49 relatia pentru VIH :


VIH =

1
(5VDD 2Vpn )
8

(1.58)

iar suma lor rezult


a
VIH + VIL = VDD

(1.59)

deci ntr-un inversor simetric suma VIH + VIL este constant


a.
Se pot calcula marginile de zgomot n curent continuu M L , MH :
ML
MH

=
=

VIL VOL
VOH VIH = VDD VIH

(1.60)

care sunt egale :


MH = ML = VIL

(1.61)

Exemplul 1.15 Pentru inversorul CMOS realizat cu urmatorii parametrii: VDD = 5V ,


Vpn = 1V , Vpp = 1, 2V , n = 100A/V 2 , p = 40A/V 2 s
a se calculeze valorile pentru
marginile de zgomot n curent continuu MH , ML .
Solutie. Problema nu este de sintez
a ci este de analiz
a. Se observ
a c
a nu este un inversor
simetric Vpn 6= |Vpp |; n /p = 2, 5.
Valorile pentru VOL = 0V , VOH = VDD = 5V rezult
a din relatiile 1.42 si 1.49 iar cele
pentru VIL si VIH se calculeaz
a n felul urm
ator: din relatia 1.44 rezult
a VIL
VIL = 0, 57VO 1, 06
prin introducerea expresiei lui VIL n relatia 1.43 se obtine:
2, 5(0, 57VO 1, 06 1)2 = 2(0, 57VO 1, 06 5 + 1, 2)(VO 5) (VO 5)2
0, 66VO2 0, 46VO 13 = 0

Numai solutia pozitiv


a a ecuatiei corespunde fizic problemei (VO > 0) VO = 4, 8V cu care se
calculeaz
a VIL = 0, 57VO 1, 06 = 1, 68V .
Din relatia 1.49 rezult
a VIH
VIH = 1, 43VO + 1, 8
prin introducerea expresiei VIH n relatia 1.47 se obtine:


(1, 43VO 2)2 = 2, 5 2(1, 43VO + 1, 8 1)VO VO2
2, 61VO2 + 9, 72VO 4 = 0

La fel, numai solutia pozitiv


a a ecuatiei corespunde fizic problemei VO = 0, 37V cu care se
calculeaz
a VIH = 1, 43 0, 37 + 1, 8 = 2, 33V .

1.5. PORT
I
IN TEHNOLOGIA CMOS

86
S
i ia n final :

ML = VIL VOL = 1, 68 0 = 1, 68V

MH = VOH VIH = 5 2, 33 = 2, 67V

Pe intervalul Vpn VI VDD + Vpp se observ


a din Figura 1.33-c c
a ambele
tranzistoare conduc, deci exist
a un curent de scurtcircuit ntre V DD si VSS . Durata
acestor impulsuri de curent de scurtcircuit, curba I DSn = IDSp trasat
a punctat n
Figura 1.33-c, depinde de durata de excursie a tensiunii de intrare n sens cresc
ator
ntre valorile Vpn si VDD + Vpp si n sens descresc
ator. Durata de excursie este cu at
at
mai scurt
a cu c
at panta fronturilor semnalelor de comand
a, aplicate pe poart
a, este
mai mare.
Puterea disipat
a Pd la inversorul CMOS are cele trei componente explicate n
sectiunea 1.3.
Pd = Pdcc + Pdca = Pdcc + Pdsc + Pdc
(1.62)
In regim static, regiunile A si E din caracteristica static
a, Figura 1.33-c,
teoretic, puterea disipat
a Pdcc este zero, deoarece fie tranzistorul nMOS, fie pMOS
sunt blocate, deci IDSn = IDSp = 0. In realitate exist
a o putere disipat
a de valoare
redus
a datorit
a unui curent rezidual IDS (= IDDQ ) care are dou
a cauze. Prima, c
and
VGS < |Vp | exist
a un curent n canal de ordinul A datorit
a conductiei de sub prag
Iof f . A doua, prin jonctiunile polarizate invers, formate ntre zonele difuzate n + si
substratul de tip p la nMOS si zonele difuzate p + si substratul de tip n la pMOS,
exist
a un curent de conductie spre substrat. Acest curent rezidual, notat prin I DDQ curentul ntre VDD si VSS n regim stationar, poate fi utilizat pentru o prim
a metod
a
simpl
a de testare a unui circuit integrat CMOS. Valoarea normal
a a lui I DDQ se poate
estima sau se poate m
asura la un circuit (verificat) care are o functionare normal
a.
Dac
a la un circuit prin m
asurare se determin
a, n regim stationar, pentru curentul
absorbit de la sursa de alimentare o valoare mai mare dec
at cea normal
a a lui I DDQ
atunci acel circuit prezint
a o cale de scurtcircuit de la V DD la VSS , deci este defect.
Puterea disipat
a n regim dinamic Pdca apare pe durata c
and inversorul are punctul de functionare n regiunile B , C , D , Figura 1.33-c, ca o putere de scurtcircuit
Pdsc si ca o putere consumat
a pentru nc
arcarea si desc
arcarea condensatoarelor interne si de sarcin
a, Pdc . Intr-o schem
a echivalent
a, similar
a celei din Figura 1.18,
toate capacit
atile sunt incluse ntr-o singur
a capacitate de sarcin
a C L conectat
a la
iesire, iar puterea disipat
a pe aceast
a capacitate echivalent
a, conform relatiei 1.24,
este egal
a cu :
2
Pdca = CL VDD
f

(1.63-a)

Reducerea puterii disipate se poate realiza prin reducerea oric


aruia din factorii
produsului din relatia 1.63-a. Cea mai indicat
a modalitate de reducere a puterii este
prin scalare complet
a, Tabelul 1.11 (actual, s-a ajuns la tensiuni de alimentare de
VDD = 0, 8V ).
Puterea disipat
a de scurtcircuit Pdsc , apare, ca si Pdc , pe durata tranzitiilor de la
H L si LH c
and VDD este scurtcircuitat
a la VSS . Reducerea valorii medii a puterii
Pdsc se poate obtine prin comanda inversorului cu semnale cu fronturi bine formate

CAPITOLUL 1. PORT
I LOGICE

87

(abrupte). Aceast
a component
a Pdsc de putere disipat
a este greu de calculat, practic
se estimeaz
a ca un procent din Pdc (uzual < 0, 2Pdc ), n consecinta se consider
a c
a
puterea total
a disipat
a n regim dinamic este P dca 1, 2Pdc .
O relatie utilizat
a cu succes n evaluarea puterii disipate P d este:
2
Pd = CL VDD
f + Iof f VDD

(1.63-b)

care tine cont si de componenta de putere disipat


a n curent continuu produs
a de
curentul de subprag Pdcc = Iof f VDD ; la dimensiuni sub 0, 1m si VDD < 1, 8V
curentul Iof f are o crestere pronuntat
a. -este coeficientul (mediu) al activit
atii de
comutatie (procentajul de timp n care dispozitivul este n functiune).
Micsorarea frecventei nu este o cale de reducere a puterii disipate deoarece se opune tendintei de crestere a vitezei sistemelor. Dar printr-o analiz
a a sistemului se
pot identifica anumite componente care pot functiona si la frecvente mai mici dec
at
frecventa maxim
a f
ar
a a reduce din performantele de vitez
a ale sistemului. In plus,
uneori, chiar componentele care functioneaz
a la frecvente ridicate pot fi oprite pe
anumite intervale de timp (1 ).
1.5.2.3

Tehnologia de fabricatie a inversorului CMOS

Tehnologia de fabricatie a inversorului CMOS, pentru explicatie, poate fi considerat


a o extensie a tehnologiei de realizare a tranzistorului MOS, Figura 1.31. Dificultatea care apare acum const
a n faptul c
a, de data aceasta, cele dou
a tranzistoare
complementare nMOS si pMOS ar trebui implementate n acelasi substrat. Solutia
pentru aceast
a incompatibilitate, de realizare n acelasi substrat, este difuzarea n
substratul initial a unei insule (well) care va constitui un al doilea substrat si astfel
unul din tranzistoare se implementeaz
a n substratul initial iar cel
alalt n al doilea
substrat (insul
a). Dac
a substratul initial este de tip p se difuzeaz
a o zon
a (insul
a)
de tip n n care va fi implementat tranzistorul pMOS, ca n Figura 1.35-b, iar dac
a
substratul initial este de tip n se difuzeaz
a o zon
a de tip p n care va fi implementat
tranzistorul nMOS.
Dup
a realizarea insulei de substrat, etapele de fabricare a fiec
arui tranzistor sunt
cele descrise n sectiunea Tehnologia de fabricatie a tranzistorului MOS (1.5.1.1) cu
diferenta c
a atunci c
and se difuzeaz
a sursa si drenul tranzistorului nMOS se difuzeaz
a
si o zon
a n+ de contact VDD n fereastra pentru tranzistorul pMOS. Iar atunci c
and
se difuzeaz
a sursa si drenul tranzistorului pMOS se difuzeaz
a n plus si o zon
a p + de
contact VSS n fereastra pentru tranzistorului nMOS. Aceste difuzii de contact (cu
VSS la tranzistorul nMOS si cu VDD la tranzistorul pMOS) nu formeaz
a o jonctiune
cu substratul respectiv, de aceeasi conductivitate, ci un contact ohmic. Apoi, pe
deasupra stratului gros de oxid de c
amp se realizeaz
a prin trasee metalice conexiunile
ntre :
1- zona de dren nMOS cu zona de dren pMOS care constituie iesirea inversorului;
2- sursa nMOS cu zona p+ de contact VSS si mpreun
a la trasa pentru potentialul
VSS ;
3- sursa pMOS cu zona n+ de contact VDD si mpreun
a la trasa pentru potentialul
VDD .

1.5. PORT
I
IN TEHNOLOGIA CMOS

88
intrare

a)

V DD

PMOS


 

vuvu vuvu vuvu vuvu } vuvu ~} ~} ~} ~}


vuvuvu vuvuvu vuvuvu vuvuvu }} vuvuvu ~}~} ~}~} ~}~} ~}~}
vuvu vuvu vuvu vuvu } vuvu ~} ~} zy ~} zy ~}
|{ |{ vuvuvu |{ vuvuvu |{ vuvuvu |{ vuvuvu |{ } vuvuvu |{ ~} |{ ~} |{ zyzy ~} |{ zyzy ~}
vuvu vuvu vuvu vuvu } vuvu ~} ~} ~} ~}
vu vu vu vu } vu ~} ~} ~} ~}


NMOS

~}

}~

Intrare (polisiliciu)

Sectiune AA

n+

p+

p+

substrat n

V DD

contact
metalic
V DD
n+

p+

p+

}~ ~}
~} ~}
~} ~}
|{ zyzyzy ~}~} |{ zyzyzy ~~}}
~} ~}
~} ~}

insula difuzata

b)

iesire

V SS







~} xwxw xwxw xwxw xwxw xwxw
~} xwxw xwxw xwxw xwxw xwxw
~} xwxw xwxw xwxw xwxw xwxw
|{ ~~}} |{ xwxwxwxw |{ xwxwxwxw |{ xwxwxwxw |{ xwxwxwxw |{ xwxwxwxw
~} xwxw xwxw xwxw xwxw xwxw
~} xw xw xw xw xw

Iesire

n+

}~ ~}

iesire n+
trasee metalice

p+

substrat p

Intrare
(polisiliciu)

~} }~ ~}
~} ~} ~}
|{ zyzyzy ~}~} |{ zyzyzy ~}~} |{ zyzyzy ~}~}
~} ~} ~}
~} ~} ~}

n+

~}

V SS

~}

|{ ~}
~}

~}

~}

contact
substrat
V SS

n+

|{ |{

p+

Figura 1.35 Inversorul CMOS: a) schema electric


a; b) layout-ul pe substratul de
Si si sectiunea vertical
a AA n substrat (tranzistorul pMOS este realizat n substratul
(insula) de tip n).

De asemenea, nainte de difuziile de dren si surs


a de tip n + si de tip p+ , pentru
cele dou
a tranzistoare, se realizeaz
a din polisiliciu traseul pentru poarta comun
a a
inversorului care va constitui intrarea.
Problema pe care o are proiectantul n siliciu este de a transforma schema electric
a
a circuitului n layout. Dar cum se poate face simplu aceast
a trecere? Liniile ntre
terminalele tranzistoarelor de pe schema electric
a vor reprezenta trasee metalice pe
layout, aceste trasee metalice au contacte metalizate la cele dou
a capete ca terminale.
La dou
a linii de conexiune n desenul electric, care nu trebuie s
a se intersecteze, le
corespund dou
a trasee, n planuri diferite, de metalizare.
Un exemplu simplu de trecere de la schema electric
a la layout este dat n Figura
1.36 pentru un inversor CMOS. Linia de conexiune ntre terminalele de dren ale
canalelor n si p de pe schema electric
a, Figura 1.36-a, este substituit
a cu o tras
a
metalic
a pe suprafata superioar
a a oxidului de c
amp evident, cu contacte la cele
dou
a capete (p
atratele negrite de la capetele trasei metalice), Figura 1.36-b. La fel,
conexiunea zonelor de surs
a la liniile de VSS si VDD se realizeaz
a prin trase metalice, n

89

CAPITOLUL 1. PORT
I LOGICE

V DD
Gp

Intrare

Iesire

a)

Gp

Gn
Cp+

b)








V DD

pMOS

Sursa
Poarta
Dren

Intrare

Iesire

Dren

nMOS

V SS
e)

Poarta
Sursa

V DD
S

V DD

Contact la
substart
V DD

Gp

Intrare

Iesire

D
S

V SS

Gp

Gn







C n+

C n+

Gn

V SS

Contact la
substart
V SS

Gn

V SS

Cp+

c)

d)









V DD

Poarta

Dren

pMOS

Sursa

Intrare

Iesire

Sursa

nMOS

Poarta

Dren

V SS
f)

Figura 1.36 Succesiunea etapelor de transformare a schemei electrice n


layout pentru un inversor CMOS

1.5. PORT
I
IN TEHNOLOGIA CMOS

90

acelasi timp se conecteaz


a si contactele de substrat p + si n+ respectiv la trasele VSS si
VDD , Figura 1.36-c. Si n final, conexiunea comun
a de poart
a este substituit
a cu trasa
de siliciu policristalin, Figura 1.36-d. Layout-ul este complet dac
a si simbolurile de
tranzistoare sunt substituite cu geometria acestora pe siliciu, Figura 1.36-e si 1.36-f (sau realizat dou
a variante de layout pentru tranzistoarele inversorului CMOS). Pentru
circuite mai complexe exist
a reguli de trecere care genereaz
a p
arti de layout cu un
grad mare de repetabilitate (repetabilitatea este o caracteristic
a dorit
a n obtinerea
unui layout deoarece determin
a un cost mai sc
azut si poate duce la un circuit cu
fiabilitate mai ridicat
a).
1.5.2.4

Regimul dinamic al inversorului

Pe l
ang
a nivelurile de tensiune, definite n regimul static pe caracteristica
VO = f (VI ), n practica sistemelor digitale sunt necesari si parametrii de timp definiti
n regimul dinamic. Parametrii de timp pentru semnalul de iesire: timpul de crestere
LH si timpul de de descrestere HL sunt definiti ca n Figura 1.15-a iar timpul de
propagare H L, pHL , si timpul de propagare L H, pHL , sunt definiti ca n
Figura 1.15-b. Timpul de propagare pe un nivel inversor se calculeaz
a cu relatia
1.20, p = (pHL + p LH )/2.
Se consider
a dou
a inversoare CMOS nseriate cu reprezentarea tuturor capacit
atilor parazite ale fiec
arui tranzistor, Figura 1.37-a. In aceast
a reprezentare CGD si
CGS sunt capacit
atile gril
a-dren si gril
a-surs
a datorate suprapunerii partiale a trasei
de gril
a peste zonele difuzate dren si surs
a, C DB si CSB sunt capacit
atile dependente
de tensiune ale jonctiunilor dren-substrat si surs
a substrat, C GB capacitatea gril
asubstrat este capacitatea stratului de oxid de sub poarta fiec
arui tranzistor iar C cox
este capacitatea datorit
a conexiunilor (traselor) n polisiliciu sau metalice ntre iesirea
primului inversor si intrarea urm
atorului inversor. Calculul tensiunii de iesire v O ,
lu
and n considerare toate aceste capacit
ati, devine foarte complicat chiar si pentru
un circuit simplu. De foarte multe ori, n practic
a, pentru simplificare calculului, toate
aceste capacit
ati sunt nglobate ntr-o singur
a capacitate echivalent
a C L , considerat
a
ca o capacitate de sarcin
a, conectat
a la iesirea inversorului, Figura 1.37-b, conform
relatiei:
CL = CGDn + CGDp + CDBn + CDBp + Ccox + CGB
(1.64)
In capacitatea de sarcin
a echivalent
a CL nu sunt incluse CSBn si CSBp deoarece
ambele surse sunt conectate la substraturile corespunz
atoare deci nu au un efect
n regim dinamic. De asemenea, nu sunt incluse n C L capacit
atile CGSn si CGSp
deoarece acestea sunt conectate ntre nodul de intrare si mas
a respectiv ntre nodul
de intrare si VDD .
Studiul regimului dinamic se face pe circuitul echivalent din Figura 1.37-b aplic
and
la intrare un semnal cu variatia dreptunghiular
a v I si determin
and variatia n timp a
tensiunii de iesire vO . Pentru variatia 0 1 la intrare, condensatorul C L nc
arcat la
tensiunea VDD se va desc
arca prin tranzistorul nMOS (pMOS este blocat), tensiunea
vO av
and o variatie exponential
a de la VOH la VOL . Din variatia n timp a tensiunii
vO se pot determina parametrii de timp HL si pHL . Iar pentru variatia 1 0 la
intrare, CL se ncarc
a p
an
a la tensiunea VDD prin tranzistorul pMOS (nMOS este
blocat), tensiunea vO av
and o variatie exponential
a de la VOL la VOH ; din variatia n

91

CAPITOLUL 1. PORT
I LOGICE

V DD

pMOS

nMOS

D
vI

V DD

C SBp

C GSp

C DBp
C DBn

C GDp
C GDn

vO

iDp vO

vI
vI

iC

D
pMOS

iDn
nMOS

S
C GSn

C COX

C SBn

a)

CL

C GB
b)

Figura 1.37
Inserierea a dou
a inversoare CMOS: a) reprezentarea capacit
atilor
interne (parazite) pentru un inversor; b) schem
a echivalent
a simplificat
a.
timp a tensiunii vO se pot determina parametrii de timp LH si pLH . Pentru calculul
acestor parametri de timp se vor expune succint urm
atoarele patru metode:
1- Simulare n SPICE;
2- Metoda curentului constant;
3- Metoda analitic
a;
4- Metoda empiric
a.
1. Simularea n SPICE (NIVEL2 si NIVEL3, vezi 1.5.1.2 si exemplul de simulare, ANEXA1 din vol. II) se poate face pe baza circuitului din Figura 1.37-a, cu
luarea n considerare a tuturor efectelor de ordinul al doilea n modelul matematic
IDS = f (VDS , VGS ) al tranzistorului si a parametrilor de proces, n consecinta valorile
obtinute pentru parametrii de timp au abateri minime fata de cele reale. In practic
a,
de multe ori, pentru determin
ari f
ar
a precizie ridicat
a dar efectuate simplu si rapid,
sunt utilizate una din celelalte (urm
atoare) trei metode.
2. Metoda curentului constant. Aceast
a metod
a, dup
a cum si denumirea indic
a,
consider
a valori constante pentru curentul de nc
arcare si desc
arcare ale condensatorului CL , aproximate prin valori medii ImHL si ImLH . In consecinta, cu aceste valori
medii, se pot calcula simplu parametrii pHL si pLH n felul urm
ator:
pHL =

CL VHL
CL (VOH V50% )
=
ImHL
ImHL

(1.65)

pLH =

CL (V50% VOL )
CL VLH
=
ImLH
ImLH

(1.66)

1.5. PORT
I
IN TEHNOLOGIA CMOS

92

Iar valorile ImHL si ImLH se calculeaz


a ca medie aritmetic
a ale curentilor prin tranzistoarele nMOS respectiv pMOS n punctele de nceput si de sf
arsit ale tranzitiei:
1
[iC (pentru vI = VOH , vO = VOH ) + iC (pentru vI = VOH , vO = V50% )]
2
(1.67)
1
ImLH = [iC (pentru vI = VOL , vO = V50% ) + iC (pentru vI = VOL , vO = VOL )]
2
(1.68)
3. Metoda analitic
a. Variatia tensiunii vO n timp poate fi determinat
a prin
rezolvarea ecuatiei de stare pentru nodul de iesire al circuitului din Figura 1.37-b
ImHL =

CL

dvO
= i C = i Dp i Dn
dt

(1.69)

arile date prin relatiile 1.33 si 1.36.


n care pentru iDp si iDn sunt considerate exprim
La excursia H L a tensiunii de iesire (pMOS este blocat) tranzistorul nMOS la
nceput este n regimul de saturatie iar c
and v O VDD V pn trece n regimul liniar.
Pentru excursia L H a tensiunii de iesire (nMOS este blocat) tranzistorul pMOS
la nceput este n regim de saturatie si apoi c
and v O VDD + Vpp trece si n regimul
liniar. In rezolvarea ecuatiei 1.69 se jonctioneaz
a intervalul de timp c
and tranzistorul
este n regim liniar de functionare, se utilizeaz
a relatia 1.33, cu intervalul de timp
c
and tranzistorul este n regimul de saturatie, se utilizeaz
a relatia 1.36. Se obtin
urm
atoarele expresii pentru HL si LH [Weste 0 92].
HL

CL
K

VDD n

(1.70)

LH

K
CL

VDD p

(1.71)

n care K = 3 4 pentru VDD = 3 5V , si Vpn si |Vpn | au valori ntre (0, 5 1)V .


Pentru
un inversor la care factorii de form
a ai celor dou
a tranzistoare sunt egali

W
W
=
(rezult
a
din
relat

ia
1.54
c
a

=
2
,
pentru
c
a n = 2p ) se obtine
n
p
L n
L p
din 1.70 si 1.71 o relatie uzual
a cunoscut
a n practica proiect
arii:
HL =

LH
2

(1.72)

adic
a n semnalul de iesire vO (t) tranzitiile nu sunt egale, durata tranzitiei de la
L H este aproximativ de dou
a ori mai lung
a dec
at durata tranzitiei de la H L.
Pentru obtinerea unui semnal de iesire cu tranzitii H L si L H simetrice, la
iesirea inversorului, trebuie ca n /p = 1 ceea ce implic
a, pentru lungimi egale de
canal, s
a se realizeze canalul p cu o l
atime cam de dou
a p
an
a la trei ori mai mare
dec
at l
atimea canalului n (n 2p ).
Wp (2 3)Wn

(1.73)

4. Metoda empiric
a. Prin simulare n SPICE, pentru o variant
a de inversor, se
determin
a valoarea exact
a a constantei K din relatiile 1.70 si 1.71. Apoi,utiliz
and
aceast
a valoare determinat
a pentru K, pentru alte variante de inversor, realizate n
aceeasi tehnologie, se calculeaz
a HL si LH cu relatiile 1.70 si 1.71.

93

CAPITOLUL 1. PORT
I LOGICE

Exemplul 1.16 Pentru o turnatorie de siliciu care are un proces cu urmatorii parametrii: n Cox = 30A/V 2 , p Cox = 10A/V 2 , L = 1m at
at pentru canal n c
at si pentru
canal p, Vpn = 1, 0V , Vpp = 1, 5V , Wmin = 2m s
a se dimensioneze un inversor CMOS,
l
atimile de canal Wn si Wp , nc
at s
a se obtin
a urm
atoarele caracteristici:
1. VT = 2V pentru VDD = 5V ;
2. Durata timpului de c
adere HL s
a fie de 2ns c
and tensiunea vO are variatia de la 4V
la 1V .
Solutie. Consider
and saltul n vI instantaneu de la 0 la 5V rezult
a c
a atunci c
and
vO = 4V tranzistorul nMOS trece din regimul de saturatie n regimul liniar (VDS = 4V
VGS VP = 5V 1V = 4V ) deci n ecuatia 1.69 se introduce exprimarea din relatia 1.33:
CL

1
Wn 
dvO
2
= n Cox
2(VOH Vpn )vO vO
dt
2
Ln

iar prin integrare se obtine


HL

vO =1

2 1016 = 2C

1 1012
n
4
30 1016 W
Ln

vO =4

n Cox

Wn
Ln

dvO
=
2
[2(VOH Vpn )vO vO
]

din care se obtine pentru canalul n

Wn
= 8, 1
Ln
si pentru Ln = 1m rezult
a Wn = 8, 1m
Conditia impus
a VT = 2V ne ajut
a s
a obtinem dimensiunea inversorului. Conform
relatiei 1.46 se poate scrie:
q
2=

Vpn +

p
(VDD
n

1+

iar raportul n /p se obtine ca fiind

+ Vpp )

p
n

n
n Cox W
n
9
Ln
=
=
W
p
p
4
p Cox Lp

rezult
a l
atimea Wp (pt Lp = 1)
Wp =

3
n Wn
4
p

= 8, 1 = 10, 8m
n
p
9
1

Deci inversorul cu dimensiunile L = 1m, Wn = 8, 1m si Wp = 10, 8m satisface


conditiile impuse.

Exemplul 1.17 Pentru un oscilator n inel sa se determine frecventa de oscilatie.


Solutie. Un oscilator n inel, dup
a cum si denumirea indic
a, se obtine prin conectarea n
inel a unui num
ar n impar de inversoare. Inchiderea buclei peste un singur inversor vI = vO
determin
a o instabilitate deoarece av
and variatii permanent opuse se comand
a ca intrarea
s
a se modifice din 1 0 si invers, la fel si iesirea din 0 1 si invers. Singurul punct de
functionare c
and vI = vO , este la tensiunea de prag de comutatie a inversorului VT , dar

1.5. PORT
I
IN TEHNOLOGIA CMOS

94

dup
a cum s-a v
azut din Figura 1.33-c acesta nu este un punct stabil de functionare. Acelasi
rationament se poate extinde c
and sunt cuprinse n bucl
a un num
ar impar de inversoare,
Figura 1.38-a. Consider
and inversoarele identice cu HL = LH si pHL = pLH = p variatiile
tensiunilor vO1 , vO2 si vO3 sunt reprezentate n Figura 1.38-b. Perioada T a oscilatiilor se
poate calcula simplu :
T = pHL1 + pLH1 + pHL2 + pLH2 + pHL3 pLH3 = 2p + 2p + 2p = 6p
iar frecventa oscilatiilor rezult
a (pentru un num
ar n de inversoare)

vO1

vO2

2
C L1

vO
V OH

vO2

vO1

vO3

C L2

vO3

vO2

C L3
vO1

vO3
V 50%

V OL
pLH2 pLH3 pHL1 pHL2 pHL3 pLH1

Figura 1.38 Oscilatorul n inel: a) structur


a cu trei inversoare; b) formele de
variatie ale tensiunilor vO1 , vO2 , vO3
f=

1
1
=
T
2np

(1.74)

Aceast
a relatie poate fi utilizat
a pentru determinarea timpului de propagare p pentru un
inversor. In tehnologia respectiv
a, pe o plachet
a se realizeaz
a pentru test un num
ar impar
de inversoare, n general un num
ar mai mare de trei, care se conecteaz
a n inel. In urma
m
asur
arii frecventei de oscilatie se poate determina, cu relatia 1.74, timpul de propagare.
Pentru tehnologia respectiv
a, apoi, se poate exprima timpul de propagare al circuitelor mai
complexe ca multiplii de p (vezi metoda efortului logic).

1.5.3

Familia de porti logice CMOS

Circuitul inversor CMOS, ca si inversorul bipolar pentru portile TTL, este celula
de baz
a n structurarea portilor CMOS; portile CMOS pot fi obtinute prin extensia
circuitului inversor, respectiv portile CMOS pot fi reduse la o structur
a echivalent
a
de inversor.

95

CAPITOLUL 1. PORT
I LOGICE

Inversorul CMOS prin cele dou


a canale n si p are o complementaritate n modul
de a fi comandat, o comand
a de 1 logic pentru canalul n este o comand
a de 0 logic
pentru canalul p si invers, ceea ce permite ca ramura p a inversorului s
a fie privit
a ca
duala ramurii n si invers. Dar, realiz
and conexiuni (retele) care pot fi serie, paralel,
serie-paralel si paralel-serie cu ramuri de tip n n conceptul dualit
atii nseamn
a c
a
reteaua corespunz
atoare format
a din ramuri p trebuie s
a fie respectiv paralel, serie,
paralel-serie si serie-paralel. Duala unei relatii logice se obtine conform relatiei 1.2
iar pentru axiomele si teoremele algebrei booleene formele duale sunt prezentate n
Tabelul 1.2 (duala lui AND este OR si invers).
Mai multe tranzistoare n conductie, fie cu canal n fie cu canal p, toate av
and
aceeasi tensiune de prag si neglij
and efectul de polarizare a substratului, c
and sunt
ntr-o retea, conectate n paralel sau n serie, pot fi substituite cu un singur tranzistor echivalent n conductie. Deoarece conductanta canalului este proportional
a cu
coeficientul de form
a al tranzistorului W/L, dimensiunile canalului tranzistorului
echivalent al retelei se calculeaz
a cu relatii similare conect
arii n serie sau n paralel a conductantelor. Astfel coeficientul de form
a al tranzistorului echivalent pentru
conectarea a k tranzistoare n paralel se calculeaz
a cu relatia:


W
L

echivalent


k 
X
W
i=0

(1.75)
i

respectiv pentru conectarea a k tranzistoare n serie:


 
1
W
= Pk
1
L echivalent
i=0 ( W )
L i
1.5.3.1

(1.76)

Poarta NOR si NAND cu dou


a intr
ari

Amintind faptul c
a operatorul OR poate fi modelat prin conexiunea paralel
a a elementelor de comutatie iar operatorul AND prin conexiunea serie apare foarte simpl
a
modalitatea de a structura portile NOR si NAND.
Structura portii NOR cu dou
a intr
ari (NOR2), Figura 1.39-a, const
a din dou
a inversoare la care ramurile canalelor n formeaz
a o retea paralel
a iar ramurile canalelor
p formeaz
a o retea serie. C
and cel putin una din intr
arile A sau B este n starea H
reteaua n creaz
a o cale de conductie a nodului de iesire spre mas
a, V O =VOL , reteaua
complementar
a p nu este n conductie. Iar c
and ambele intr
ari sunt n starea L,
reteaua p creeaz
a o cale de conductie ntre V DD nspre nodul de iesire, VO = VOH ,
reteaua n nu este n conductie. Pentru determinarea tensiunii de prag (logic) de
comutatie a portii VT (VA = VB = VO = VT ) poarta NOR cu dou
a intr
ari este substituit
a cu structura echivalent
a a unui inversor cu coeficientii n /2 si 2p , Figura 1.39-b.
Rescriind relatia 1.46 pentru acesti coeficienti rezult
a expresia pentru tensiunea de
prag de comutatie a portii NOR2.

VT (N OR2) =

Vpn +

p
4n

1+

(VDD |Vpp |)
q
p
4n

(1.77)

1.5. PORT
I
IN TEHNOLOGIA CMOS

96

Dac
a n = p si Vpn = |Vpp | tensiunea de prag de comutatie a inversorului CMOS
este VDD /2 pe c
and a portii NOR2 din relatia 1.77 rezult
a
VT (N OR2) =

VDD + Vpn
3

(1.78)

care este diferit


a de VDD /2. De exemplu, pentru VDD = 5V si Vpn = |Vpp | = 1V se
obtine VT (IN V ERSOR) = 2, 5V si VT (N OR2) = 2V .
Relatia 1.77 pote fi utilizat
a pentru proiectarea portii NOR2 n care dac
a se impune
tensiunea de prag (logic) de comutatie VT rezult
a relatia ntre n si p . De exemplu,
pentru VT = VDD /2 si Vpn = |Vpp | rezult
a p = 4n (cu Ln = Lp Wp = 4Wn ).
,,
Layoutul portii NOR2 este compus dintr-o linie de difuzie de tip p+ pentru zonele
de surs
a si dren ale celor dou
a tranzistoare T3 si T4 realizate n insula difuzat
a de tip
n si la fel o linie de difuzie de tip n+ n substrat care realizeaz
a zonele de dren si surs
a
ale tranzistoarelor T1 si T2. Poarta comun
a pentru nMOS T1, pMOS T3 si poarta
comun
a pentru nMOS T2 si pMOS T4 sunt sub forma a dou
a bare (trase) verticale
realizate din polisiliciu. La extremitatea de sus si extremitatea de jos a layoutului
sunt trasele metalice pentru VDD si VSS (mas
a) cu conexiunile metalizate (p
atr
atele
negrite) corespunz
atoare la zonele (liniile) de difuzie p + si n+ respectiv din insula
difuzat
a n si din substrat. Trasa de iesire VO , metalic
a sau din polisiliciu, conecteaz
a
ntre ele cele dou
a linii difuzate de canal n + si p+ . Realizarea tranzistoarelor n linii
de difuzie paralele simplific
a at
at layoutul c
at si tehnologia; toate zonele de tip n + se
realizeaz
a cu o singur
a difuzie la fel si toate zonele de tip p + , iar barele verticale ale
portilor de polisiliciu servesc si ca m
asti cu autoaliniere n procesul de difuzie. Acest
mod de organizare structurat
a constituie o conditie n conceperea unor metode de
generare automat
a a layoutului.
Linie de difuzie p+

V DD

V DD
T3
A

T4

V DD

p
p/2

p
VO

VI

VO

T2

2 n

V SS
a)

V SS
b)

T4

T1

T2

Insula n

B
T1

T3

VO

V SS
c)

A
B
Linie de difuzie n+

Figura 1.39 Poarta NOR cu dou


a intr
ari: a) stuctur
a; b) schema inversorului
echivalent portii; c) layoutul portii structurat pe o linie de difuzie n + si o linie de
difuzie p+ .

97

CAPITOLUL 1. PORT
I LOGICE

Poarta NAND cu dou


a intr
ari (NAND2), Figura 1.40-a, poate fi privit
a ca fiind
format
a din dou
a inversoare la care canalele n formeaz
a o retea serie iar canalele p
formeaz
a o retea paralel
a. Se creeaz
a o cale de conductie de la nodul de iesire spre
mas
a, VO = VOL , prin tranzistoarele T1 si T2 n serie numai c
and ambele intr
ari A,B
sunt n nivelul H, iar tranzistoarele T3 si T4 ale retelei complementare p sunt blocate.
Pentru toate celelalte trei combinatii ale nivelurilor intr
arilor A,B unul sau ambele
tranzistoare ale retelei p conduc, reteaua n nu conduce, iar tensiunea de iesire are
valoarea VO = VOH .
Linie de difuzie p+

T3

T4

2p

V DD

V DD

V DD

VO

VI
T2

VO

V SS

V SS
a)

b)

T4

T1

T2

Insula n

n/2

T1

T3

VO

V SS
c)

Linie de difuzie n+

Figura 1.40 Poarta NAND cu dou


a intr
ari: a) stuctur
a; b) schema inversorului
echivalent portii; c) layoutul portii structurat pe o linie de difuzie n + si o linie de
difuzie p+ .
Tensiunea de prag (logic) de comutatie a portii, relatia 1.46, aplicat
a pentru inversorul echivalent din Figura 1.40-b, are expresia:
q

Vpn + 2 np (VDD |Vpn |)


q
(1.79)
VT (N AN D2) =

1 + 2 np

Pentru valorile n = p , Vpn = |Vpn |, la care pragul logic de comutatie al inversorului CMOS este VDD /2 , portii NAND2 i corespunde o tensiune de prag logic de
comutatie:
2VDD |Vpp |
VT (N AN D2) =
(1.80)
3
Din relatia 1.79 rezult
a c
a pentru a obtine un prag logic de V DD /2 c
and Vpn = |Vpp |
este necesar
a ndeplinirea conditiei n = 4p ; relatia 1.80 poate fi utilizat
a pentru
dimensionarea layoutului portii NAND2 c
and se impune o anumit
a valoare pentru
VT .

1.5. PORT
I
IN TEHNOLOGIA CMOS

98

Layoutul portii NAND2, Figura 1.40-c, este structurat si realizat pe dou


a linii de
difuzie, n mod asem
an
ator cu cel al portii NOR2 din Figura 1.39-c.
Trecerea de la schema electric
a a circuitului la layout se poate face conform succesiunii de pasi prezentati n Figura 1.36. Totusi, pentru circuite complexe, aceast
a
trecere direct
a poate fi dificil
a n consecinta se utilizeaz
a initial o form
a simplificat
a/intermediar
a de layout (stick diagram). Forma simplificat
a contine informatii
despre plasarea relativ
a a tranzistoarelor si a conexiunilor dintre acestea, Figura 1.41.
In aceste forme simplificate suprafetele difuzate (liniile de difuzie n + si p+ ) sunt
reprezentate sub forma unor dreptunghiuri (Wn si Wp ), traseele metalice sunt simple
linii de conexiune av
and pentru contacte punctele evidentiate, iar barele de polisiliciu pentru porti sunt coloane hasurate. Conform acestor reguli pentru trecerea din
Figura 1.39, de la circuitul portii NOR2 la layoutul corespunz
ator, se poate realiza
initial layoutul simplificat din Figura 1.41-a, iar pentru trecerea din Figura 1.40, corespunz
ator portii NAND2, este realizat initial layoutul simplificat din Figura 1.41-b.
Apoi de la layoutul simplificat se trece la forma complet
a de layout.
V DD
Wp

Wn
V SS
a)

QQ
QQ
QQ
QQ
Q
A

NOR

V DD

Wp

VO

Linii de
difuzie
Wn
V SS
b)

Q
Q

Q
Q

Q
Q
A

NAND

VO

Figura 1.41 Layoutul simplificat / intermediar: a) pentru port


a NOR2;
b) pentru poart
a NAND2.

1.5.3.2

Porti logice complexe

La implementarea portilor complexe, care contin multe variabile de intrare, aspectele implicite care se impun a fi optimizate sunt: micsorarea num
arului de tranzistoare folosite si micsorarea ariei utilizate pe placheta de siliciu.Evidentierea acestor aspecte va rezulta prin exemplificarea implement
arii unei porti care realizeaz
a
urm
atoarea relatie logic
a:
Z = A(D + E) + BC
Pentru expresia nenegat
a a relatiei se va construi o retea/graf similar ca la modelarea
acesteia cu contacte (prin structura sa o poart
a CMOS modeleaz
a o expresie negat
a).
(De fapt se poate porni de la desenarea unei retele cu contacte, care modeleaz
a functia
respectiv
a, ca n Figura 1.9, si din care se deduce graful expresiei nenegate). Deoarece
n locul contactelor se utilizeaz
a tranzistoare (canale) n sau p, pentru o linie ce ar
contine un contact (n reteaua de contacte), acum n graf, se va desena un simplu
arc pe care se noteaz
a variabila de comand
a a portii tranzistorului respectiv. (Un

99

CAPITOLUL 1. PORT
I LOGICE

Z=A(D+E)+BC
V DD

VO

A
B

V DD
D
D

VO

A
E

VO

C
D

a)

b)

c)

Figura 1.42 Explicativ


a pentru obtinerea unei structuri de retea CMOS
pentru relatia Z = A(D + E) + BC: a,b) realizarea grafului pentru reteaua n si
deducerea grafului pentru reteaua dual
a p; c) structura portii obtinute prin maparea
grafurilor pentru reteaua n si reteaua p.

tranzistor este echivalent unui contact). Conexiunea dintre liniile cu contacte va


reprezenta acum v
arfurile (nodurile) grafului. Astfel se obtine graful pentru reteaua
n, conturul ngrosat din Figura 1.42-a.
Pe baza grafului retelei n se va construi graficul retelei duale p n felul urm
ator:
n fiecare suprafata nchis
a sau seminchis
a format
a de graful retelei n se fixeaz
a un
nou v
arf (punctele cerculete), se unesc c
ate dou
a din aceste v
arfuri prin c
ate un nou
arc astfel nc
at aceste arce noi s
a intersecteze doar o singur
a dat
a un arc al retelei
initiale n, fiec
arui arc nou i se asigneaz
a aceeasi variabil
a ca aceea a arcului pe care l-a
intersectat - graful nou obtinut este graful retelei duale p, desenat cu linie ntrerupt
a n
Figura 1.42-a. Av
and, acum, cele dou
a grafuri desenate separat, n Figura 1.42-b, se
poate, printr-o mapare unu-la-unu, trece de la aceste grafuri la retele de tranzistoare n
si p, Figura 1.42-c. Fiec
arui arc din graf i corespunde un tranzistor pe poarta c
aruia
se aplic
a variabila nscris
a pe acel arc; punctelor cerculete le corespund conexiunile
ntre tranzistoarele respective.
Urmeaz
a transformarea circuitului electric n layout pe siliciu. Se obtine o arie
minim
a c
and, at
at pentru toate tranzistoarele n c
at si pentru toate tranzistoarele

1.5. PORT
I
IN TEHNOLOGIA CMOS

100
D

V DD

A
x

S D

S S

D D

nMOS

D
Z

VO

Drumul eulerian
EDABC

x
y

a)

D S

D D

A
D

pMOS
V ss

C
b)

Figura 1.43 Explicativ


a pentru layoutul portii Z = A(D + E) + BC: a) identificarea drumului eulerian n graful retelei n si retelei p; b) pe liniile continue de
difuzie de tip n+ si p+ s-au ordonat portile din polisiliciu (barele verticale hasurate)
ale tranzistoarelor n ordinea g
asit
a la parcurgerea drumului eulerian.
p, se poate realiza c
ate o difuzie n linie nentrerupt
a pentru canalele n si pentru
canalele p. Pentru realizarea unei difuzii n linie nentrerupt
a, n care o zon
a din
aceast
a linie de difuzie dintre dou
a bare de polisiliciu (porti) s
a fie un terminal comun
la dou
a tranzistoare vecine, este necesar a se g
asi ordinea de nl
antuire (plasare) a
fiec
arui tranzistor al retelei n linia difuzat
a. Aceast
a ordine poate fi determinat
a prin
identificarea unui traseu eulerian comun at
at n graful retelei p c
at si n graful retelei
n.
Definitia 1.15 Un drum care parcurge nentrerupt o singur
a dat
a toate arcele
dintr-un graf se numeste eulerian. 

Pentru grafurile duale din Figura 1.42-b s-a identificat drumul eulerian comun
EDABC din Figura 1.43-a. Cunosc
and acum ordinea de jonctionare/al
aturare
a tranzistoarelor (care este aceeasi cu ordinea de parcurgere n drumul eulerian) se
poate realiza succesiunea portilor din polisiliciu (barele hasurate) pe liniile de difuzie
n+ si p+ ca n layoutul simplificat din Figura 1.43-b. Dac
a n grafuri nu se poate
identifica un singur drum eulerian distinct, pentru toate tranzistoarele circuitului, ci
mai multe drumuri distincte care acoper
a graful, atunci sunt necesare at
atea linii de
difuzie n+ si p+ ntrerupte c
ate drumuri euleriene distincte au fost identificate.
O functie logic
a poate fi sub forma sum
a de produse (FD) sau produse de sum
a
(FC); forma negat
a a acestor functii este potrivit
a pentru implementarea n tehnologia
CMOS deoarece se pot realiza usor porti de tipul AND-OR-NOT si OR-AND-NOT.
Portile AND-OR-NOT au pentru reteaua n o structurare paralel-serie si o structurare
serie - paralel pentru reteaua p dual
a, Figura 1.44-a, iar portile OR-AND-NOT au
o structurare serie-paralel pentru reteaua n si paralel-serie pentru reteaua p, Figura
1.44-b.

101

CAPITOLUL 1. PORT
I LOGICE

V DD
Reteaua
Duala p

A1
A2
A3

VO
VO

B1
B2

C1

A1

C1
C2
C3

B1

A2
AND OR NOT

C2

B2

A3

C3

V SS

a)

V DD
Reteaua
Duala p

A1
A2
A3

VO
C1

VO

B1
B2

B2

B1

C1
OR AND NOT
A1

b)

A2

A3

V SS

Figura 1.44 Modalit


ati de structurare a portilor CMOS complexe: a) structurare pentru implementarea functiilor logice de forma AND-OR-NOT; b) structurare
pentru implementarea functiilor logice de forma OR-AND-NOT.

1.5. PORT
I
IN TEHNOLOGIA CMOS

102

Exemplul 1.18 Pentru circuitul cu layoutul desenat n Figura 1.45 sa se deduca


structura de circuit apoi s
a se determine circuitul inversor CMOS echivalent pentru cazul
c
and toate intr
arile comut
a, presupun
and c
a: (W/L)p = 15 pentru toate tranzistoarele
pMOS si (W/L)n = 10 pentru toate tranzistoarele nMOS.
Linia de difuzie p+
D

V DD

V DD

E
C

p+

Z
B

n+

V SS

V SS
n+

Linia de difuzie

Figura 1.45 Trecere de la layout de circuit la schema electric


a.
Solutie. Fata
de prezent
arile anterioare aici se face o trecere invers
a, de la layout la
structura de circuit. Inspect
and n linia de difuzie n+ trasele si contactele metalice rezult
a c
a
exist
a grupul de tranzistoare D, E, A legate n paralel si grupul de tranzistoare B, C legate
n paralel iar cele dou
a grupuri sunt nseriate. Reteaua n a portii modeleaz
a urm
atoarea
relatie (D + E + A)(B + C), deci iesirea Z este (D + E + A)(B + C) pentru care corespunde
circuitul poart
a CMOS din Figura 1.45-b.
Rapoartele echivalente, (W/L)n,IN V si (W/L)p,IN V , ale inversorului echivalent c
and
comut
a toate intr
arile se obtin cu relatiile 1.75 si 1.76 n felul urm
ator:


W
L
W
L

=
n,IN V

1
+ W
+ W
(W
L )D ( L ) E ( L )A
1

(W
L )D
=

(W
L )B

1
+( W
L

=
)C

1
30

=
p,IN V

1
1
15

1
15

1
+ W1 + W1
(W
( L )B
( L )C
L )A
1
+ 1
1 = 12, 5
+ 15
15

(W
L )E

1
15

1
+
=

1
20

= 12

103

CAPITOLUL 1. PORT
I LOGICE

Pseudo poarta CMOS. Portile CMOS complexe, cu n intr


ari, necesit
a pentru
fiecare intrare dou
a tranzistoare, deci n total 2n tranzistoare plus nc
a dou
a tranzistoare (un inversor) pentru fiecare din intr
arile negate. Rezult
a c
a reducerea num
arului
de tranzistoare, c
and num
arul de intr
ari n este mare, se impune. O variant
a de reducere a num
arului de tranzistoare, de la 2n la n + 1, se obtine la structura denumit
a
pseudo poart
a CMOS. Pseudo poarta CMOS, pentru un anumit operator, se obtine
din poarta normal
a, care implementeaz
a acel operator, prin substituirea retelei p cu
un singur tranzistor pMOS a c
arui poart
a se conecteaz
a la potentialul de mas
a (deci
este permanent n conductie), Figura 1.46-a. De fapt, tranzistorul pMOS, are rolul
de sarcin
a (rezistenta) pentru reteaua nMOS.
Dezavantajul pseudo portii CMOS const
a n consumul mare de putere n regim
static datorat unui permanent curent prin canalul p at
at timp c
at V O < VDD . De
asemenea, VOL si marginea de zgomot sunt determinate de raportul ntre transconductanta tranzistorului de sarcin
a supra transconductanta echivalent
a din reteaua
n.
V DD

V DD
RC

Linie de
magistrala

VO

retea n

a)

V SS

T1

T2

Circuit de
mentinere

e)

b)

V DD

V DD
EN

EN

T1
f=A

EN
f
A

T2

A
V SS
EN

V SS
EN
f

c)

0
0
1
1

A (EN .A) EN
0
1
0
1

1
1
1
0

1
1
0
0

A EN+A
0
1
0
1

0
0
1
0

f
HZ
HZ
0
A
1

d)

Figura 1.46 Porti CMOS speciale: a) structurarea unei pseudo porti CMOS;
b) structur
a pentru poarta cu drenul n gol; c) structura si simbolul de reprezentare
ale unei porti de tip TSL; d) structura unui buffer TSL neinversor; e) evitarea aparitiei
unui potential flotant pe o linie de magistral
a prin conectarea acesteia la un circuit
(celul
a) activ de mentinere a nivelului (bus holder).

104

1.5. PORT
I
IN TEHNOLOGIA CMOS

Poarta cu drenul n gol. Restrictia impus


a de a nu se conecta mpreun
a iesirile
portilor TTL, Figura 1.23-a, are valabilitate si pentru portile CMOS. Conectarea
iesirilor mpreun
a a mai multor porti poate crea o cale de scurtcircuit ntre V DD si
VSS prin retelele n sau p de la diferite porti.
Eliminarea acestei restrictii se poate obtine pentru portile care sunt realizate,
n etajul de iesire, f
ar
a reteaua p, numai cu reteaua n, aceste porti sunt denumite
cu drenul n gol, Figura 1.46-b (similare portilor cu colectorul n gol). Poarta devine
functional
a numai c
and drenul n gol este conectat la tensiunea V DD printr-o rezistenta
RD atasat
a exterior portii. Portile cu drenul n gol (open-drain) sunt necesare pentru urm
atoarele aplicatii: comanda unor sarcini externe (LED-uri, relee, rezistente,
bobine etc), realizarea conexiunii SI-cablat si comanda unor linii de magistral
a, Figura
1.24-a; pentru calculul rezistentei RD atasat
a n exteriorul portii se utilizeaz
a relatiile
1.26.
Poarta TSL. Aceast
a poart
a prezint
a pe l
ang
a cele dou
a st
ari logice normale H si
L, existente la o poart
a obisnuit
a, si starea c
and iesirea este n nalt
a impedanta, HZ.
Structura unei porti TSL se obtine din cea a unei porti normale la care se nseriaz
a
c
ate un tranzistor n si p respectiv cu reteaua n si p, Figura 1.46-c. C
and semnalul
de validare EN (ENable) este activ, EN=1, poarta are functionarea unei porti normale, iar c
and validarea nu este activat
a, EN=0, cele dou
a tranzistoare nseriate sunt
blocate, at
at calea de conductie prin reteaua n c
at si cea prin reteaua p nu sunt n
conductie, deci iesirea este n HZ. O alt
a variant
a de poart
a CMOS TSL este cea cu
structura din Figura 1.68-a. La o poart
a CMOS TSL c
and este n HZ iesirea sa este
fortat
a, de o alt
a poart
a care comand
a n acel moment linia de magistral
a, pe nivelul
H sau pe nivelul L si genereaz
a respectiv absoarbe curenti la iesire p
an
a la 10A.
Pentru cazurile c
and sarcina ce trebuie comandat
a este relativ mare sunt utilizate
buffere; o astfel de structur
a de buffer TSL este prezentat
a n Figura 1.46-d. Un
buffer TSL se compune din dou
a tranzistoare complementare T1 si T2 comandate,
prin portiile NAND si NOR, fie ambele tranzistoare simultan n blocare (starea HZ),
fie un tranzistor n blocare si cel
alalt n conductie sau invers (ca la inversorul CMOS).
Din tabelul de adev
ar, atasat bufferului, se observ
a c
a pentru EN=0 iesirea este n
HZ, iar pentru EN=1 iesirea este identic
a cu intrarea (buffer neinversor).
Bufferele CMOS TSL sunt utilizate pentru comanda liniilor de magistrale; o linie
de magistral
a poate fi comandat
a, la un moment, de cel mult un buffer (emitator).
Dac
a toate iesirile bufferelor conectate la o linie de magistral
a sunt n HZ atunci
potentialul pe linie este flotant, iar dac
a acest potential este aproape de valoarea
de prag de comutatie ( Definitia 1.14 ) al portilor receptoare acestea consum
a un
curent de valoare relativ mare sau pe linie pot ap
area oscilatii. Se pot elimina aceste
inconveniente dac
a linia de magistral
a se conecteaz
a la V DD printr-o rezistenta Rpu ,
,,
deci c
and linia devine flotant
a potentialul acesteia va fi tras n sus (pull-up) n
intervalul de tensiune H. Dar aceast
a solutie prezint
a unele inconveniente:
1. dac
a Rpu este de valoare mare, atunci c
and linia din L r
am
ane n stare flotant
a,
si fortat
a imediat n H de Rpu , datorit
a faptului c
a prezint
a o constant
a de
timp mare Rpu C, timpul de crestere r devine lung. Un r lung face ca durata
excursiei, n zona tensiunilor interzise, pentru tensiunile de intrare ale portilor
receptoare s
a fie de asemenea lung
a deci un consum m
arit de putere;
2. dac
a Rpu este de valoare mic
a atunci bufferul care va comanda linia n starea L

CAPITOLUL 1. PORT
I LOGICE

105

va trebui s
a absoarb
a un curent mai mare.
Inconvenientele anterioare pot fi eliminate prin conectarea la linia de magistral
a
a unui circuit (celul
a) activ de mentinere a nivelului (bus holder) cu structura din
Figura 1.46-e. Se va vedea n sectiunea 3.3.1 c
a aceast
a celul
a activ
a de mentinere nu
este altceva dec
at un circuit latch. C
and linia de magistral
a r
am
ane n HZ, deci va
trece din L sau din H n starea flotant
a, celula va forta mentinerea liniei n aceeasi
stare L sau H pe care a avut-o anterior. Bufferul de magistral
a care comut
a linia din
starea H n starea L sau din starea L n H va absorbi sau va genera un surplus de
curent pentru comanda celulei de mentinere n starea L sau H, dar numai pe durata
comutatiei st
arilor. In general, un buffer de magistral
a are integrat pe iesirea sa o
astfel de celul
a de mentinere a nivelului pe linia de magistral
a.
Celula de mentinere a nivelului pe linia de magistral
a nu este eficient
a c
and la
magistral
a sunt conectati receptori de tip TTL. Portile TTL necesit
a curenti de intrare
de valoare ridicat
a, mai ales n starea L, IIL , care nu pot fi generati de c
atre celula de
mentinere dac
a la aceast
a celul
a rezistenta R nu este de valoare mic
a, iar o rezistenta
de valoare mic
a duce la o nc
arcare puternic
a a liniei de magistral
a.
1.5.3.3

Seriile de porti ale familiei CMOS

In cadrul tehnologiei CMOS, portile, elemente de baz


a pentru realizarea unor
sisteme, pot fi celulele cu care se realizeaz
a sistemul sub form
a de circuit integrat
(monolitic) sau pot fi celule discrete (independente, integrate pe plachete separate)
cu care se realizeaz
a sistemul pe o plac
a de circuit imprimat. Parametrii unei porti
logice, sectiunea 1.3, sunt mult mai restrictive pentru o poart
a implementat
a ca circuit
independent dec
at pentru o poart
a inclus
a ntr-un circuit integrat. Pentru portile discrete acesti parametri sunt specificati de fabricant n fisa tehnic
a ce nsoteste poarta.
In cadrul familiei de porti CMOS discrete exist
a mai multe serii de porti, aceste serii
au ap
arut n functie de optimizarea parametrilor pentru anumite aplicatii si mai ales
ca urmare a perfection
arii n timp a tehnologiei de integrare.
Prima serie de porti discrete a familiei CMOS a fost seria 4000. In prezent,
portile din aceast
a serie nu se mai utilizeaz
a deoarece au ap
arut alte serii mult mai
performante. Exist
a n cadrul fiec
arei serii varianta civil
a (0 70 C) si varianta
militar
a (55 125 C), notate respectiv cu 74 sau 54. Cuv
antul de cod al unei porti
este de forma 74SERXX/54SERXX, unde SER sunt dou
a sau trei litere (abreviatie)
din denumirea SERiei n care este implementat
a poarta, iar XX este codul portii. De
exemplu, aceeasi poart
a NAND cu dou
a intr
ari (NAND2) care are codul 7400 poate
fi specificat
a prin cuvintele 74HC00, 74HCT00, 74VHC00, 74VHCT00 n functie de
seria c
areia i apartine (la prima privire, se poate spune, dac
a poarta este din familia
CMOS deoarece n abreviatia seriei intr
a totdeauna litera C).
Seriile HC si HCT. Seria HC (High-speed CMOS) este optimizat
a pentru
realizarea n special de sisteme numai cu porti CMOS. Utilizeaz
a o alimentare n
gama de la 2 6V ; valorile mai mici ale tensiunii de alimentare sunt recomandate
c
and se doreste o putere disipat
a mai mic
a iar valorile mai ridicate c
and este necesar
a
o vitez
a mai ridicat
a. O comparatie a seriei HC cu seriile din familia TTL arat
a c
a
ntre acestea nu exist
a compatibilitate a tensiunilor de iesire si a celor de intrare.
Pentru a se putea intermixa, n sisteme, portile CMOS cu portile TTL s-a conceput
seria HCT (High-speed CMOS, TTL compatible). Valorile tensiunilor de iesire

1.5. PORT
I
IN TEHNOLOGIA CMOS

106

garantate (VOHmin , VOLmax ) si de intrare admise (VIHmin , VILmax ) de la seria HCT


sunt identice cu cele de la familia TTL, deci portile pot fi interconectate. Seriile HC si
HCT au aceiasi parametrii pe iesire dar parametrii diferiti pe intrare, aceast
a diferenta
a fost creat
a la HCT pentru ca aceast
a serie s
a devin
a compatibil
a cu TTL. Ambele
serii au comanda pe iesire simetric
a, adic
a exist
a egalitate ntre curentul absorbit de
poart
a n stare L cu cel generat de poart
a n starea H (simetria aceasta de curenti pe
iesire nu exist
a la TTL).
Seria FCT (FCT-T). Prin introducerea seriei FCT (Fast-CMOS, TTL compatible) la nceputul anilor 1990 s-a urm
arit realizarea n CMOS a urm
atoarelor
performante: atingerea unei capabilit
ati de comand
a pe iesire (valori m
arite pentru
IOHmax , IOLmax ), vitez
a ridicat
a ca la cele mai performante porti TTL dar n acelasi
timp reducerea puterii consumate si, evident, o complet
a compatibilitate (pe nivelurile
de tensiune) cu portile TTL. Totusi seria FCT realizat
a cu aceste performante era
afectat
a de dou
a deficiente: fiind alimentat
a la V DD = 5V , saltul tensiunii de iesire
la comutatie era de aproape 5V, ceea ce ducea la o putere disipat
a (C L V 2 f ) foarte
mare la frecvente de peste 25M Hz si, n plus, aceste salturi rapide genereaz
a zgomot
n sistem. Pentru nl
aturarea acestor deficiente s-au introdus anumite perfection
ari
n structura de circuit FCT obtin
andu-se astfel seria FCT-T (Fast CMOS, TTL compatible with TTL VOH ). Cele dou
a deficiente amintite anterior, de la FCT au fost
atenuate la seria FCT-T n primul r
and prin reducerea V OH 5V la valoarea tipic
a
Tabelul 1.12 Parametrii portilor familiei CMOS (prezentare simplificat
a)
Denumire parametru
Timpul de propagare tipic
Curentul in regim static
Puterea disipata in regim static
Capacitatea interna a circuitului

p [ns]
IDDQ [ A ]
Pdcc [mW]
[pF]

Conditia
de test
Vin=0 sau VDD
Vin=0 sau VDD

Puterea disipata in regim dinamic Pdca [mW/MHz]


f=100KHz
Puterea disipata totala

Pd [mW]

Factorul de merit

Pd p [pJ]

Tensiunea de intrare permisa


Tensiunea de intrare permisa

VILmax [V]
VIHmin [V]

f=1MHz
f=10MHz
f=100KHz
f=1MHz
f=10MHz

Curentul de iesire in starea L

IOLmax [mA]

Curentul de iesire in starea H

IOHmax

Tensiunea de iesire in starea L


Tensiunea de iesire in starea H

incarcare CMOS

incarcare TTL
incarcare CMOS
[mA]
incarcare TTL

VOLmax [V]
VOHmin [V]

Iout IOLmax CMOS


Iout IOLmax TTL
|Iout IOLmax CMOS|
|Iout IOLmax TTL |

HC

HCT

Seria
VHC VHCT FCTT
5,5
5,2
5,8
5
200
5

9
10
2,5
2,5
0,0125 0,0125 0,025 0,025
17
22
15
19
0,38
0,55
0,48 0,43
0,068 0,050 0,073 0,068
0,50 0,45
0,39
0,56
5,5
0,61
5,1
50
1,35
3,85
0,02
4,0

3,8
0,50

4,8
0,38

3,9
38
0,8

2,6

2,0
0,02
4,0

0,6
0,60

4,3

1,06
1,6

0,37
2,5

6,15
9,3

2,5

24

41

1,35
3,85

0,8
2,0
0,05

0,8
2,0

0,05

64

0,1
0,33

8,0
8,0
0,02 0,05 0,05
4,0 8,0 8,0
0,1
0,1
0,1
0,33 0,44 0,44

0,55

4,4
3,84

4,4
3,84

4,4
3,80

2,4

0,02
4,0

4,4
3,80

15

107

CAPITOLUL 1. PORT
I LOGICE

de VOH = 3, 3V . Varianta FCT-T datorit


a performantelor sale este, n prezent, foarte
popular
a. Aplicatii uzuale pentru portile FCT-T sunt comanda liniilor de magistral
a
sau comenzi pentru sarcini mari (comparativ cu alte porti CMOS poate absorbi si
genera pe iesire valori foarte mari de curenti, I OLmax 60mA). Seria FCT (FCT-T)
nu are implementate portile simple ci numai porti complexe (zeci de tranzistoare).
Selectiv, unii din parametrii portilor logice din seriile familiei CMOS sunt prezentati
n Tabelul 1.12. Pentru seriile HC, HCT, VHC si VHCT (abrevierea VH este de la
Very High-speed) au fost selectate unele din valorile parametrilor portilor NAND2
(74XX00) iar pentru seria FCT-T au fost selectate unele din valorile parametrilor
portii 74FCT138T, care este un circuit decodificator 3 : 8.
1.5.3.4

Interfatarea TTL-CMOS si CMOS-TTL

Interfatarea ntre cele dou


a familii se poate face cu conditia respect
arii compatibilit
atii nivelurilor de tensiune si a factorilor de nc
arcare la iesire, fan-out. Respectarea nivelurilor de tensiune nseamn
a realizarea unor margini de zgomot n
curent continuu MH , ML , calculate cu relatia 1.18, care pot avea anumite valori
pozitive acceptabile dar n nici un caz valori negative. Valorile nivelurilor de tensiune pe intrare si pe iesire pentru ambele familii sunt reprezentate n Figura 1.47
[Wakerly 0 00]. Evident, c
a exist
a compatibilitate pe nivelurile de tensiune ntre seriile HCT, VHCT, FCT si familia TTL dar nu exist
a comptibilitate complet
a ntre
HC, VHC si familia TTL. De exemplu, la interfatarea HC sau VHC cu TTL rezult
a
ML = 0, 8 0, 33 = 0, 47V si MH = 3, 84 2, 0 = 1, 84V , iar la interfatarea TTL
cu HC sau VHC rezult
a ML = 1, 35 0, 4 = 0, 95, MH = 2, 7 3, 85 = 1, 15V !; ar
trebui ca VOHmin de la TTL s
a fie ridicat
a cu cel putin 1, 15V . O solutie de compromis n realizarea si a acestei interfatari ar fi ridicarea valorii tensiunii V OHmin prin
conectarea unei rezistente R ntre iesirea TTL si V CC (trebuie verficat dac
a aceast
a
,,
rezistenta de tragere n sus nu distruge prin c
aderea de tensiune R IOLmax nivelul
de tensiune garantat VOLmax c
and poarta TTL este comandat
a pe iesire n L).
IESIRI
VOHmin , VOLmax

INTRARI

5.0
HIGH

HC,HCT 3.84
VHC,VHCT 3.80
LS,S,ALS,AS,F

3.85

FCT 0.55
LS,S,ALS,AS,F 0.5
VHC,VHCT 0.44
0.33

(HC,VHC)
Margine de zgomot (M H)
in c.c. pentru starea H

2.7

VALORI
INTERZISE

HC,HCT

VIHmin , VILmax

LOW

2.0

LS,S,ALS,AS,F
HCT,VHCT,FCT

1.35

(HC,VHC)

0.8

LS,S,ALS,AS,F
HCT,VHCT,FCT
Margine de zgomot (M L )
in c.c. pentru starea L

Figura 1.47 Nivelurile de tensiune pentru seriile familiei TTL si familiei


CMOS

108

1.5. PORT
I
IN TEHNOLOGIA CMOS

Respectarea factorului de nc
arcare (n curent) la iesire, relatia 1.22, impune ca
valoarea maxim
a a curentului absorbit sau generat la iesirea portii s
a fie mai mare sau
egal cu suma curentilor respectiv generati sau absorbiti de intr
arile tuturor portilor
comandate. Interfatarea TTL-CMOS nu ridic
a nici un fel de problem
a, deoarece
portile CMOS aproape c
a nu necesit
a curent de intrare, at
at n H c
at si n L curentii de
intrare au valori maxime < 50A. In schimb pentru interfatarea CMOS-TTL trebuie
calculat
a valoarea de fan-out a portii CMOS, de exemplu, portile HC sau HCT pot
comanda 10 porti 74LSXXTTL, dar pot comanda numai dou
a porti 74SXXTTL.
La interconectarea portilor CMOS factorul de nc
arcare se calculeaz
a nu n functie
de un curent de intrare, ca sarcin
a standard, ci n functie de o sarcin
a capacitiv
a
standard prezentat
a pe intrare de o poart
a. In general, se consider
a capacitatea de
5pF ca sarcin
a standard, care aproximeaz
a capacitatea de intrare medie la o poart
a
CMOS. Factorul de nc
arcare la iesire se exprim
a prin num
arul de sarcini standard
(nr de intr
ari) pe care le comand
a la iesire.Cu m
arirea sarcinii capacitive conectate pe
iesire timpul de propagare al portii creste (aproximativ cu 1ns pentru fiecare sarcin
a
de 5pF ad
augat
a) .
Interfatarea CMOS de tensiune redus
a. Dou
a sunt argumentele pentru care
tensiunea de alimentare VDD a circuitelor CMOS tinde a fi redus
a:
1. Puterea disipat
a se reduce (Pd = CV 2 f )
2. Scalarea determin
a si micsorarea grosimii D ox (Figura 1.32-a) a oxidului de
sub poart
a care, evident, pentru evitarea str
apungerii, impune si o tensiune de
valoare mai mic
a aplicabil
a pe poart
a.
Au fost selectate tensiunile de alimentare: 3, 3V 0, 3V ; 2, 5V 0, 2V , 1, 8V 0, 15V ca
valori pentru viitoarele standarde. Evident, n cadrul fiec
arei tensiuni de alimentare
au fost definite si nivelurile logice de intrare si de iesire. Migrarea spre valori mai
reduse de tensiuni de alimentare se face treptat, n etape, aceasta impun
and ca unele
din noile porti logice CMOS discrete de 3.3V care apar s
a poat
a tolera nc
a tensiunile
mai mari de intrare si de iesire TTL si CMOS de la seriile alimentate la 5V , aceast
a
toleranta fiind necesar
a pentru realizarea de sisteme cu porti cu tensiuni diferite de
alimentare. Necesitatea de intermixare a circuitelor CMOS de tensiuni reduse cu alte
circuite de tensiuni mai ridicate exist
a si n cazul circuitelor integrate cum sunt P
si ASIC-urile (Application Specific Integrated Circuits) numai c
a rezolvarea se face
ntr-un alt mod. Aceste circuite fiind mari justific
a alimentarea cu dou
a tensiuni de
alimentare, de exemplu cu 2, 5V (1, 8V )si 3, 3V , vezi sectiunile 4.5. si 4.6. Tensiunea
sc
azut
a de 2, 5V alimenteaz
a nucleul de procesare, iar tesiunea ridicat
a componentele
de interfatare cu circuitele exterioare care sunt alimentate cu tensiunea de 3, 3V . In
interiorul circuitului integrat exist
a circuite buffer speciale, alimentate la cele dou
a
tensiuni 3, 3V si 2, 5V , care fac deplas
arile de nivel de la tensiunea cobor
at
a la cea
ridicat
a si invers.
Nivelurile logice de tensiune pentru familia CMOS la alimentare cu 5V precum
si la valorile reduse sunt prezentate n Figura 1.48. Nivelurile logice de tensiune,
Figura 1.48-a, corespund seriilor HC si VHC ale familiei CMOS de 5V adic
a acelor
porti CMOS care s
a fie interconectate numai cu porti CMOS. In Figura 1.48-b sunt
prezentate nivelurile logice de tensiune pentru seriile HCT, VHCT, FCT si TTL
(compatibile ntre ele ca niveluri de tensiune), care evident pot fi substituite ntre ele
dac
a sunt satisf
acute si conditiile de nc
arcare la intrare si iesire.

109

CAPITOLUL 1. PORT
I LOGICE
HC, VHC
5.0 V

VCC

4.44 V

VOH

3.5 V

VIH

2.5 V

VT

1.5 V

VIL

0.5 V

VOL

0.0 V

GND

Familiile 5 V CMOS

a)

XCT,TTL
5.0 V

VCC

3.3 V

VCC

2.4 V

VOH

2.4 V

VOH

2.5 V

VCC

2.0 V

VIH

2.0 V

VIH

1.5 V

VT

1.5 V

VT

2.0 V
1.7 V

VOH
VIH

1.2 V

VT

0.8 V

VIL

0.8 V

VIL

0.7 V

VIL

0.4 V

VOL

0.4 V

VOL

0.4 V

VOL

0.0 V

GND

0.0 V

GND

0.0 V

GND

Familiile 5 V TTL

b)

Familiile 3.3V LVTTL

c)

Familiile 2.5 V CMOS

d)

1.8 V

VCC

1.45 V
1.2 V
0.9 V

VOH
VIH
VT

0.65 V
0.45 V

VIL
VOL

0.0 V

GND

Familiile 1.8 V CMOS

e)

Figura 1.48 Nivelurile logice de tensiune pe intrare si iesire pentru toate


familiile CMOS
Familia CMOS la 3, 3V . Pentru alimentarea cu 3, 3V se definesc dou
a seturi
de niveluri logice de tensiune. Primul set de niveluri, abreviat prin LVCMOS (LowVoltage CMOS), este definit pentru portile CMOS care se interconecteaz
a numai
cu porti CMOS. Aceasta nseamn
a c
a valorile de nc
arcare n regim static sunt foarte
reduse (mai putin de 100A) astfel c
a VOL si VOH se mentin la diferente de maximum 0, 2V fata de 0V respectiv fata de VDD = 3, 3V . De fapt, nivelurile LVCMOS
corespund seriilor HC si VHC la 3, 3V .
Al doilea set de niveluri logice de tensiune abreviat prin LVTTL (Low-Voltage
TTL) reprezentat n Figura 1.48-c este definit pentru portile CMOS care sunt utilizate
n aplicatii cu sarcini m
arite si care pot produce pentru tensiunea de iesire valorile
VOL = 0, 4V , VOH = 2, 4V . Deoarece n timp asignarea nivelurilor de tensiune pentru
portile TTL, respectiv si pentru cele CMOS compatibile TTL, s-au ales valori de lucru
sub 2, 4V (f
ar
a a se lua n considerare evolutia ulterioar
a spre tensiuni standard de
alimentare sub 5V ), aceast
a potrivire a f
acut ca mai t
arziu s
a fie posibil
a asignarea
si pentru LVTTL a acelorasi niveluri de tensiune ca si pentru TTL, a se compara
reprezent
arile din Figura 1.48-b si 1.48-c. Astfel portile CMOS cu nivelurile LVTTL
(cu VCC = 3, 3V ) pot comanda la iesire porti TTL (cu VCC = 5V ) at
at timp c
at
nc
arcarea nu dep
aseste valorile IOLmax , IOHmax si, la fel, iesirile portilor TTL pot
comanda intr
arile LVTTL (dac
a aceste intr
ari sunt realizate tolerante la 5V ). De
fapt, nivelurile LVTTL corespund cu nivelurile de lucru de la seriile HCT, VHCT si
FCT ale familiei CMOS de 5V .
De ce portile LVTTL trebuie s
a fie realizate tolerante 5V la intrare? In general, pe
intrare portile au conectate diodele D1 si D2, care au rolul de a shunta supratensiunile
ce pot ap
area la intrare, Figura 1.49-a. Dioda D1 shunteaz
a la mas
a supratensiunile
care au amplitudinea negativ
a iar D2 shunteaz
a la bara de alimentare V DD supraten-

1.5. PORT
I
IN TEHNOLOGIA CMOS

110

siunile care au amplitudinea mai mare de 3, 3V . Dar la portile logice TTL valorile
tipice pentru VOH dep
asesc 3, 3V ceea ce nseamn
a c
a o poart
a TTL ce comand
ao
poart
a LVTTL poate avea iesirea scurtcircuitat
a prin dioda D2 la bara V DD = 3, 3V
(deci un curent foarte mare). Solutia? La structura de poart
a LVTTL netolerant
a pe
intrare la 5V , Figura 1.49-a, se elimin
a dioda D2 si se obtine structura tolerant
a pe
intrare la 5V, Figura 1.14-b. Evident, tranzistorul acestei structuri tolerante trebuie
s
a reziste la o tensiune de str
apungere de minimum 5V .
Dar portile TSL de tip LVTTL trebuie s
a fie tolerante la 5V si pe iesire. S
a consider
am c
a un buffer LVTTL de tip TSL are iesirea conectat
a la o linie de magistral
a
la care sunt conectate si alte porti TTL de tip TSL, Figura 1.49-c. Bufferul LVTTL
este n HZ c
and tensiunea aplicat
a pe poarta tranzistorului pMOS este V DD = 3, 3V
iar pe poarta tranzistorului nMOS este 0V . Dac
a linia de magistral
a este comandat
a de o poart
a TTL n stare H nseamn
a c
a tensiunea de iesire V O a bufferului
LVTTL este fixat
a de linia de magistral
a la 5V, tensiune care este aplicat
a si pe
drenul tranzistorului pMOS notat cu Q. Tranzistorul Q av
and o tensiune pe dren de
V DD = 3,3V

V DD = 3,3V
D2

pMOS

VI

TTL

VO

V 3,3V

pMOS
VI

TTL

V 3,3V
D1

nMOS

D1

a)

Linie de magistrala
V DD = 3,3V

V DD = 3,3V
Q

nMOS

buffer
LVTTL

c)

pMOS
VO

0V

nMOS

b)

Linie de magistrala

V DD

VO

EN

V DD

Q1
0V

buffer TSL
de tip TTL

pMOS
VO

nMOS

EN

buffer TSL
de tip TTL

d)

Figura 1.49 Porti CMOS de 3.3V : a) structur


a de poart
a netolerant
a la 5V pe
intrare si tolerant
a la 5V (b); structur
a de buffer TSL netolerant la 5V pe iesire (c)
si tolerant pe iesire la 5V (d).

CAPITOLUL 1. PORT
I LOGICE

111

5V, fata de tensiunea de 3, 3V aplicat


a pe poarta sa, va conduce deci creaz
a o cale
de scurtcircuit de la sursa de 5V la sursa de 3, 3V . Se poate mpiedica intrarea n
conductie a tranzistorului Q dac
a ntre poarta sa si dren se introduce un tranzistor
pMOS notat cu Q1, Figura 1.49-d. Pe poarta tranzistorului Q1 se aplic
a o tensiune
constant
a VDD = 3, 3V . C
and tensiunea de iesire VO > VDD tranzistorul Q1 intr
a n
conductie realiz
and o cale de impedanta mic
a ntre iesire si poarta tranzistorului Q.
Rezult
a c
a potentialul pe poarta tranzistorului Q nu poate s
a scad
a sub potentialul
VO aplicat pe drenul s
au, deci este blocat. O astfel de structur
a aplicat
a circuitului
buffer LVTTL de tip TSL (alimentat la VDD = 3, 3V ) l face tolerant la 5V pe iesire.
Concluzion
and, interfatarea TTL/LVTTL se poate realiza n conditiile:
1. Interfatarea LVTTL-TTL se poate face direct cu respectarea conditiilor de
nc
arcare la iesire (nedep
asirea valorilor pentru I OHmax si IOLmax );
2. Interfatarea TTL-LVTTL se poate realiza dac
a intr
arile pe partea de LVTTL
sunt intr
ari tolerante la 5V;
3. Portile TTL si LVTTL de tip TSL pot comanda mpreun
a linii de magistral
a
dac
a iesirile LVTTL sunt tolerante la 5V.
CMOS la 2, 5V si 1, 8V . Migrarea de la 3, 3V la 2, 5V nu va fi simpl
a. Iesirile
de la familia CMOS de 3, 3V pot comanda intr
arile de la familia CMOS de 2, 5V at
at
timp c
at intr
arile pe partea de 2, 5V sunt tolerante la 3, 3V . Dar, compar
and nivelurile
logice de tensiune din Figura 1.48-c si 1.48-d se observ
a c
a tensiunea V OH = 2V de
la VDD = 2, 5V este egal
a cu VIH = 2V de la VDD = 3, 3V deci MH = 0 c
and CMOS
de 2, 5V comand
a CMOS de 3, 3V . Solutionarea acestei deficiente ar fi integrarea
mpreun
a cu poarta de 2, 5V a unui circuit de deplasare de nivel spre 3, 3V , solutie
ce se aplic
a n prezent doar la P si ASIC-uri. Probabil c
and familia de porti logice
CMOS la 2, 5V va deveni popular
a atunci si portile discrete vor avea nglobat si o
component
a standard - circuitul de deplasare de nivel.
Urm
atorul pas va fi tranzitia de la 2, 5V la 1, 8V . Analiz
and nivelurile logice de
tensiune din Figura 1.48-d si 1.48-e, c
and CMOS de 1, 8V comand
a CMOS de 2, 5V ,
rezult
a o valoare negativ
a pentru MH = 1, 45 1, 7 = 0, 25V deci, de asemenea,
este necesar un circuit de deplasare de nivel.

1.5.4

Poarta de transmisie CMOS

Poarta de transmisie CMOS este compus


a din dou
a tranzistoare complementare,
nMOS si pMOS, av
and conectate n comun drenurile, la fel si sursele, iar portile lor
sunt comandate separat. Semnalele de comand
a pe cele dou
a porti ale tranzistoarelor
sunt complementare, deci semnalul S pentru poarta tranzistorului pMOS se obtine
de la iesirea unui inversor la a c
arui intrare s-a aplicat semnalul S pentru comanda
portii tranzistorului nMOS. Aceast
a structur
a cu reprezent
arile simbolice din Figura
1.50 are o functionare de comutator bidirectional care este trecut n starea deschis
a,
ambele canale sunt blocate, prin semnalul de comand
a S = 0, S = 1, respectiv
trecut n stare inchis
a, cel putin un canal conduce, prin semnalul de comand
a S = 1,
S = 0. Pentru ntelegerea function
arii acestui dispozitiv compus dintr-un tranzistor
(de trecere) nMOS si un tranzistor (de trecere) pMOS, conectate ntre potentialele
Vin si VO se va analiza functionarea separat
a a fiec
arui tranzistor. Se va considera

1.5. PORT
I
IN TEHNOLOGIA CMOS

112
S
A

S
B

S
B

A
S

S
B

B
S

Figura 1.50 Diferite simboluri de reprezentare pentru poarta de transmisie


CMOS.
potentialul de alimentare VDD ca fiind 1 logic iar potentialul de mas
a VSS ca 0
logic. Reamintim c
a ambele tranzistoare sunt blocate c
and |V GS | |Vp | si sunt n
conductie c
and |VGS | |Vp |. Tranzistoarele n conductie sunt n zona liniar
a c
and
|VDS | < |VGS Vp | si n zona de saturatie c
and |VDS | |VGS Vp |, Figura 1.32-b
(dac
a relatiile sunt exprimate n modul atunci sunt corecte at
at pentru nMOS c
at si
pentru pMOS).
Pentru tranzistorul nMOS, Figura 1.51-a, c
and semnalul pe poart
a are valoarea
S = 0 canalul este blocat si este trecut n conductie pentru S = 1. Pentru comanda
trecerii n conductie, S = VDD , la momentul t = 0, perechea de tensiuni vI(0) , vO(0)
poate fi: VDD , VSS ; VSS , VDD ; VSS , VSS ; VDD , VDD . Consider
and c
a la terminalele
tranzistorului este aplicat
a prima pereche de valori, v I (0) = VDD , vO (0) = VSS ,
atunci la nceput canalul conduce n saturatie v DS = VDD vO (0) = VDD VSS =
VDD > VGS Vpn = VDD Vpn condensatorul de sarcin
a CL se ncarc
a p
an
a la
tensiunea vO () = VDD Vpn c
and tranzistorul se blocheaz
a vGS = VDD vO () =
VDD (VDD Vpn ) Vpn . Valoarea 1 logic de la intrare este transmis
a degradat
a
la iesire vO () = VDD Vpn ; se spune c
a tranzistorul nMOS transmite slab
1 logic. Pentru vI (0) = VSS si vO (0) = VDD Vpn canalul intr
a n conductie n
regim liniar vGS = VDD vI (0) = VDD VSS = VDD , vDS = (VDD Vpn ) VSS =
VDD Vpn < vGS = VDD p
an
a c
and se ajunge la vDS = VSS , vGS = VDD si IDS = 0;
condensatorul CL se descarc
a p
an
a la vO () = VSS . Rezult
a c
a valoarea 0 logic
la intrare este transmis
a f
ar
a degradare la iesire; se spune c
a tranzistorul nMOS
transmite bine 0 logic. Valorile tensiunilor de iesire v O (t = ) pentru toate cele
patru combinatii initiale ale perechii vI (0), vO (0) sunt concentrate n tabelul din
Figura 1.51-b.
Tranzistorul de trecere pMOS, Figura 1.51-c, este blocat pentru S = 1 si comandat
a la comanda n conductie, ovS = V SS , la terminalele
n conductie pentru S = 0. Dac
tranzistorului perechea vI (0), vO (0) are valorile VDD , VSS atunci la nceput canalul
conduce n saturatie |VDS | = |VSS VDD | > |VGS | = |VSS Vpp | p
an
a c
and vO creste
la valoarea |VDD Vpp | si apoi n regim liniar p
an
a c
and vO () = VDD , deci CL
se ncarc
a p
an
a la tensiunea vO () = VDD . Nivelul 1 logic este transmis prin
canalul pMOS f
ar
a degradare. Pentru cazul c
and vI (0) = VSS , vO (0) = VDD
condensatorul se descarc
a prin rezistenta canalului n conductie p
an
a c
and v O = Vpp ,
sub aceast
a valoare |VGS | < |Vpp | canalul se blocheaz
a VO () = |Vpp |. Canalul
pMOS transmite cu degradare nivelul de 0 logic. Tabelul din Figura 1.51-d
prezint
a modul cum se transmite semnalul prin tranzistorul pMOS pentru toate cele
patru combinatii de perechi vI (0), vO (0).
Poarta de transmisie CMOS, care este un comutator format din cele dou
a canale

113

CAPITOLUL 1. PORT
I LOGICE
vI

vI

vO
I DS

I DS

VGS
Vpn

vO (0)

vI (0)

VDD
VSS
VSS
VDD

VSS
VDD Vpn
VSS
VDD Vpn

c)

vO ( )

VDD
VDD Vpn
VSS

VSS

VSS
VDD Vpn

vO ( )

vO (0)

vI (0)

Canalul n blocat

VSS

VDD

CL

a)
S

VGS

CL

Vpn

vO

Canalul p blocat
VDD
VSS
VSS
VDD

VSS
VDD

VDD
Vpp

Vpp
VDD

Vpp
VDD

d)

b)

Figura 1.51 Tranzistoare de trecere: a) tranzistorul de trecere nMOS si caracterstica de comand


a IDSn = f (VGS ); b) analiza modului de transfer al semnalului
printr-un canal nMOS; c) tranzistorul de trecere pMOS si caracteristica de comand
a
IDSp = f (VGS ); d) analiza modului de transfer al semnalului printr-un canal pMOS.

n si p conectate n paralel comandate cu semnale complementate, elimin


a dezavantajul de transmisie, degradarea de semnal, a fiec
arui tranzistor de trecere, astfel c
a
realizeaz
a o transmisie bun
a at
at pentru 1 logic, prin canalul p, c
at si pentru 0 logic
prin canalul n, Figura 1.52-b.
Desi inversorul CMOS transmite bine nivelurile de 1 si 0 logic, ntr-un lant de
transmisie pentru un transfer corect, este necesar ca si semnalele s
a fie suficient de
puternice. In acest sens s
a consider
am c
a semnalul logic V m , din punctul A de pe
condensatorul Cm (de valoare mic
a) vrem s
a-l transmitem prin intermediul portii de
VDD

Transmisie
"1" fara degradare
S

"0"
Vm
Cm

a)

"1"

VM

VI

CM

b)

S
Transmisie
"0" fara degradare

VI

VO

VO

CL
VSS

c)

Figura 1.52 Poarta de transmisie CMOS: a) utilizarea portii pentru controlul


conexiunii ntre dou
a puncte; b) poarta transmite f
ar
a degradare at
at nivelul de 1
logic c
at si nivelul de 0 logic; c) nserierea portii de transmisie la iesirea unei porti
CMOS inversor este modalitatea normal
a de utilizare.

114

1.5. PORT
I
IN TEHNOLOGIA CMOS

transmisie CMOS n punctul B unde este conectat condensatorul C M (de valoare


mare) pe care exist
a semnalul logic VM , Figura 1.52-a. Tensiunea rezultant
a, c
and
poarta conduce, este :
CM V M + C m V m
VR =
(1.81)
CM + C m
Dac
a Cm = 0, 02pF (o sarcin
a standard n tehnologia integrat
a de 0, 5m) si V m = 5V
iar CM = 0, 2pF (zece sarcini standard) si Vm = 0V , cu relatia 1.81, rezult
a tensiunea
pe ambele capacit
ati egal
a cu VR = 0, 45V . Aceasta nsemn
a c
a semnalul din punctul
A cu valoarea logic
a 1 nu s-a transmis corect n punctul B, mai mult, semnalul din
B a deteriorat semnalul din A si aceasta pentru c
a semnalul V m nu a fost suficient
de puternic s
a forteze semnalul VM din B. Corectitudinea transferului prin poarta de
transmisie se poate realiza prin:
1- izolarea nodului A de nodul B prin introducerea unui buffer;
2- realizarea unui semnal n punctul A suficient de puternic. Uzual, realizarea
unui semnal destul de puternic la intrarea unei porti de transfer CMOS rezult
a prin
obtinerea semnalului de intrare la poarta de transfer de la iesirea unui inversor CMOS,
ca n Figura 1.52-c. In implementarea sistemelor logice se intermixeaz
a portile de
transmisie cu cele pe baz
a de inversor CMOS; prin utilizarea si a portilor de transmisie
rezult
a un num
ar mai redus de tranzistoare.
Implementarea operatorilor logici pe baz
a de porti de transmisie CMOS se face
ntr-un mod similar ca la realizarea schemelor logice pe baz
a de contacte. Dac
a variabila de intrare n poarta de transmisie (variabila de trecere) este x iar poarta este
comandat
a n deschidere cu variabila de control y se obtine produsul logic xy, iar dac
a
variabila de control este y se obtine produsul logic xy. In acest mod de implementare,
and x ca variabila de trecere iar y ca variabil
a
pentru functia x y = xy + xy, consider
de control, se obtine structura din Figura 1.53-a. Implement
arile de baz
a de tranzistoare de trecere se fac la fel de simplu ca si cele cu relee, de exemplu, n Figura 1.53-b
este implementat operatorul XOR. Bazat pe aceast
a simpl
a implementare a operatorului XOR se poate realiza un circuit pentru calculul identit
atii a dou
a cuvinte, de
exemplu X = x3 x2 x1 x0 si Y = y3 y2 y1 y0 ca n Figura 1.53-d. Acest circuit realizeaz
a
functia de identificare cuvinte Idc = (x3 y3 ) + (x2 y2 ) + (x1 y1 ) + (x0 y0 ),
gener
and Idc = 1 numai c
and exist
a identitate. Structural este o pseudopoart
a NOR
(Figura 1.46-a) ale c
arei intr
ari se obtin de la porti XOR.
Extinz
and aceste reguli simple se poate obtine o structur
a de circuit pe baz
a de
porti de transmisie care poate modela toate cele 16 functii de dou
a variabile x, y.
Fiecare functie de dou
a variabile fi2 (x, y) se poate obtine, din tabelul de adev
ar din
Figura 1.2-a, ca o form
a canonic
a normal
a disjunctiv
a, relatia 1.10, sau pentru o
exprimare sintetic
a se poate folosi relatia matriceal
a:

2
f0 (x, y)

2

f1 (x, y)
0 0 0 0







..
x1 x0
0 0 0 1




. . . .
2 .

x1 x0


f (x, y) =
fi2 = kdij k kP k
.
.
.
.
(1.82)

.
.
.
.

i

x1 x0



..
1 1 1 0




x1 x0

.


f 2 (x, y) 1 1 1 1

14
f 2 (x, y)
15

115

CAPITOLUL 1. PORT
I LOGICE

adic
a matricea functiilor kfi2 k este produsul dintre matricea coeficientilor kd ij k,
i = 0, 1, , 15, j = 0, 1, 2, 3 ai functiei cu matricea termenilor produs de dou
a variabile kP k. Functia fi2 (x, y) are forma:
fi2 (x1 , x0 ) = di0 x1 x0 + di1 x1 x0 + di2 x1 x0 + di3 x1 x0

(1.83)

Analiz
and aceast
a relatie se deduce c
a implementarea const
a din patru ramuri n
paralel, la fiecare din ramuri se aplic
a unul din coeficentii binari ai functiei (d i0 , di1 , di2 ,
di3 ), iar pe fiecare ramur
a sunt c
ate dou
a porti de transmisie nseriate care realizeaz
a unul din termenii canonici produs (x 1 x0 , x1 x0 , x1 x0 , x1 x0 ), Figura 1.53-c.
De exemplu, pentru setul de coeficienti: (d0 = 0, d1 = 1, d2 = 1, d3 = 0) ai
functiei f62 (vezi Figura 1.2) circuitul va implementa operatorul XOR, iar pentru
setul: d0 = 0, d1 = 1, d2 = 1, d3 = 0 se obtine modelarea operatorului NAND. Pentru fiecare combinatie de patru biti aplicat
a la intr
arile acestui circuit se va modela
una din cele 16 functii de dou
a variabile. Se va vedea n sectiunea 2.4.4 c
a acest circuit
este, de fapt, o structur
a de multiplexor, MUX 4:1.

1.5.5

Circuite logice dinamice

La circuitele logice prezentate p


an
a acum functia logic
a realizat
a corespunde regimului static de functionare, adic
a este asociat
a cu punctul static de functionare. La o
poart
a logic
a dup
a un (anumit) timp de propagare (nt
arziere pe poart
a), de la aplicarea intr
arilor, se obtine la iesire o stare logic
a stabil
a care se mentine at
at timp c
at
VDD
y
x
y

xy + xy

y
x

di

a)

di

y
x

di

di
xy + xy

y3
0

A
1

b)

f i2 (x,y)

y2

y2

c)

y3

y1
y1
y0
y0

x3

I dc

x3
x2
x2
x1
x1
x0
x0

d)

Figura 1.53 Exemple de circuite implementate cu porti de transmisie


CMOS si tranzistoare de trecere: Operatorul XOR cu porti de transmisie (a) si
cu tranzistoare de trecere (b); c) structur
a programabil
a pentru toate cele 16 functii
de dou
a variabile, fi2 (x, y); d) structur
a de circuit pentru determinarea identit
atii a
dou
a cuvinte de patru biti (X = x3 x2 x1 x0 , Y = y3 y2 y1 y0 ).

1.5. PORT
I
IN TEHNOLOGIA CMOS

116

se mentin valorile intr


arilor si tensiunea de alimentare se p
astreaz
a. Implement
arile
acestea, referite ca statice, n general necesit
a un num
ar mare de tranzistoare si care,
n plus, pot determina timpi de nt
arziere considerabili.
Pentru implement
arile de nalt
a performanta si de densitate mare de integrare,
unde puterea disipat
a, nt
arzierea pe circuit si aria consumat
a pe siliciu sunt cerinte
majore, se recomand
a asa numitele circuite logice dinamice care ofer
a unele avantaje
n raport cu circuitele logice statice. Totusi, aceste avantaje pot fi umbrite de faptul c
a, n raport cu circuitele statice, imunitatea la zgomot este mai sc
azut
a, ceea
ce a determinat ca unele circuite dinamice s
a fie modificate pentru o functionare
pseudostatic
a. Functionarea circuitelor logice dinamice se bazeaz
a pe stocarea temporar
a (tranzistorie) a unei sarcini electrice pe o capacitate parazit
a a unui nod de
circuit. Tensiunea tranzitorie pe acea capacitate parazit
a, n intervalele de timp c
and
se situeaz
a n intervalele VIH , VIL , este considerat
a ca semnal logic de intrare pentru comanda circuitului a c
arui intrare este conectat
a la acel nod (n aceste intervale
de timp nu mai este necesar s
a se aplice semnal de intrare din exterior).
Circuitele logice dinamice de baz
a, pentru portile dinamice nMOS si pentru cele
CMOS, sunt reprezentate respectiv n Figura 1.54-a si 1.54-b. Pentru ambele circuite

VGS =0
vx

VI
nMOS

VDD

CLK

canal
initial

CLK

I DS

VDD

VO

Vpn 0

VGS

vx

VI

VO

T1
Cx

a)

CL

Cx

CLK

CL

b)

VDD
CLK
VSS

t
t1
VDD

t2

t3

vx

VDD Vpn
Vp inversor

t
t1

t2

t4

c)

Figura 1.54 Circuite logice dinamice: a) structur


a de inversor dinamic (cu
sarcin
a tranzistor cu canal initial) si comutator pe intrare tranzistor de trecere;
b) structur
a de inversor dinamic CMOS cu comutator pe intrare poart
a de trecere;
c) diagramele de timp pentru semnalul de ceas, CLK, si pentru variatia tensiunii v x
pe capacitatea parazit
a Cx a nodului de intrare.

CAPITOLUL 1. PORT
I LOGICE

117

tensiunea Vx , care va comanda n intervalele tranzitorii inversorul cu tranzistor de comand


a nMOS si sarcina cu canal initial (depletion-load nMOS) sau inversorul CMOS,
este tensiunea rezultat
a pe capacitatile parazite C x ale portilor de intrare. Inversorul
cu tranzistor de comand
a nMOS (sau pMOS) are o structur
a de principiu similar
a ca
si inversorul bipolar, Figura 1.21-d, un element comandat-tranzistorul-si o sarcin
a. La
fel ca si cel bipolar, sarcina se poate realiza cu o rezistenta de sarcin
a n dren, dar n
tehnologia integrat
a o rezistenta de sarcin
a obtinut
a prin difuzie ocup
a o suprafata pe
siliciu echivalent
a cu suprafata consumat
a, pentru implementarea, a zeci de tranzistoare. Evitarea unui astfel de consum mare de suprafata de siliciu poate fi obtinut
a
prin utilizarea ca rezistenta de sarcin
a rezistenta unui canal nMOS n conductie, deci
un tranzistor utilizat ca rezistenta. Exist
a dou
a modalit
ati de realizare a sarcinii pe
baz
a de tranzistor: fie cu un tranzistor nMOS cu canal indus n regim de saturatie,
fie un tranzistor nMOS cu canal initial.
Inversorul cu rezistenta de sarcin
a canal n saturatie se obtine prin conectarea ntre tranzistorul inversor (de comand
a) si bara V DD a unui tranzistor (de sarcin
a)
nMOS a c
arui poart
a se conecteaz
a la VDD . Prin aceast
a conexiune poarta si drenul
fiind echipotentiale, VGS sarcina = VDD VS = VDD VO , VDS sarcina = VD VS =
VDD VO rezult
a c
a totdeauna VGS sarcina = VDS sarcina iar VDS sarcina > VGS sarcina
Vpn sarcina , deci canalul este permanent n saturatie, Figura 1.32-b. C
aderea de tensiune pe canal VDS sarcina nu poate sc
adea sub valoarea de prag de deschidere V pn sarcina
deoarece atunci canalul s-ar bloca (s-a explicat n 1.5.4 c
a tranzistorul nMOS transmite deteriorat 1 logic). Aceasta nseamn
a c
a tensiunea maxim
a de iesire n starea H
nu poate atinge valoarea barei de alimentare V DD , VOmax = VDD Vpn sarcina < VDD .
Inversorul cu tranzistor inversor nMOS si cu sarcin
a tranzistor
nMOS cu canal initial poate genera la iesire o tensiune maxim
a egal
a cu V DD .
Tranzistorul nMOS cu canal initial are, chiar c
and V GS = 0, permanent o sarcin
a
electric
a negativ
a n canal (canalul initial), deci exist
a un curent dac
a V DS > 0;
aceast
a stare se poate observa din caracteristica de comand
a I DS = f (VGS ), desenat
a
l
ang
a tranzistor n Figura 1.54-a. Se observ
a c
a din aceast
a caracteristic
a valoarea
tensiunii de prag de deschidere a tranzistorului este negativ
a, V pn , iar c
and grila
este conectat
a la surs
a, VGS = 0, canalul este n conductie, IDS 6= 0. Deci atunci
c
and tranzistorul inversor este blocat tensiunea de iesire V OH nu mai este limitat
a la
valoarea VDD Vpn (ca la inversorul cu sarcin
a tranzistor saturat) ci poate creste p
an
a
la valoarea VDD . Canalul initial se obtine n procesul tehnologic printr-o difuzie suplimentar
a, n zona canalului, de impurit
ati donoare care genereaz
a (permanent) canalul
initial; m
arind tensiunea de comand
a pe poart
a V GS peste valoarea zero sarcina negativ
a a canalului initial este nt
arit
a suplimentar printr-o sarcin
a indus
a n canal.
Pentru cele dou
a tipuri de inversoare, din Figura 1.54-a si 1.54-b, tensiunea de
intrare VI se aplic
a pe grilele de intrare prin intermediul unui comutator, care este un
tranzistor de trecere nMOS pentru inversorul cu sarcin
a cu canal initial, iar pentru
inversorul CMOS este o poart
a de transmisie CMOS. Comutatorul este comandat
periodic cu un semnal de ceas, CLK; deci c
and CLK = 1 comutatorul este nchis
iar tensiunea de intrare VI va forta nc
arcarea sau desc
arcarea capacit
atii parazite
Cx p
an
a la un potential vx = VDD sau vx = 0 dup
a cum la intrare VI a avut
valorile 1 sau 0 logic. Aceste valori pentru Vx se obtin doar pentru comutatorul
poarta de transmisie dar pentru comutatorul tranzistor de trecere se obtin valorile
vx = VDD Vpn , vx = 0 (tranzistorul de trecere nMOS transmite cu deteriorare 1 logic

1.5. PORT
I
IN TEHNOLOGIA CMOS

118

si f
ar
a deteriorare 0 logic, iar poarta de transmisie transmite f
ar
a deteriorare at
at 1
logic c
at si 0 logic). C
and semnalul de ceas devine inactiv CLK = 0, comutatorul
este deschis, condensatorul Cx r
am
ane nc
arcat sau desc
arcat, iar tensiunea sa V x va
comanda iesirea inversorului respectiv n starea logic
a 0, V O = VOL sau 1, VO = VOH .
Sarcina stocat
a pe Cx scade n timp datorit
a unui curent de desc
arcare. Curentul de desc
arcare spre mas
a nu este prin stratul de oxid de sub poarta tranzistorului/tranzistoarelor inversorului, care prezint
a o rezistenta extrem de mare ( 10 14 )
ci prin comutatorul de pe intrare. Curentul de desc
arcare prin acest comutator are
dou
a componente: 1- curentul prin jonctiunea pn polarizat
a invers, format
a ntre zona
difuzat
a a terminalului tranzistorului de trecere legat
a la C x si substratul n care este
realizat
a aceast
a zon
a; 2- curentul de conductie de sub prag; dar preponderent
a este
prima component
a. C
and CLK = 0 vx = VDD sau VDD Vpn(tranzistor de trecere) inversoarele genereaz
a la iesire VOL si aceast
a valoare logic
a se p
astreaz
a p
an
a c
and v x descreste p
an
a la tensiunea de prag a tranzistorului inversor V p(inversor) , adic
a momentul
t4 din Figura 1.54-c. Evident, functionarea corect
a a inversorului dinamic se realizeaz
a
numai atunci c
and semnalul CLK devine activ nainte ca v x s
a scad
a la Vp(inversor) ,
t3 < t4 . At
at pentru comutatorul tranzistor de trecere c
at si pentru comutatorul
poart
a de transmisie variatia n timp a tensiunii v x (t), deci a intervalului c
and aceasta
ajunge la pragul Vp(inversor) , se poate determina analitic pe baza circuitelor echivalente
din Figura 1.51-a, 1.51-b sau printr-o modelare n SPICE. Dar un calcul orientativ
se poate efectua foarte rapid; de exemplu pentru C x = 0, 1pF , Idescarcare = 0, 1pA
rezult
a o variatie Vx /t = I/C = 0, 1 1012 pA/0, 1 1012 pF = 1V /s, deci o
5V
sc
adere de la 5V la 0V n 5s ( 1V
a vitez
a de sc
adere de 1V /s a
/s = 5s). La aceast
tensiunii Vx o frecventa de exemplu 500Hz (T = 2ms) pentru semnalul de ceas, ca
s
a remprosp
ateze sarcina pe condensator, este cu mult peste suficient. Semnalul de
ceas mai este referit, n acest caz, si ca semnal de remprosp
atare (refreshment).
Exemplul 1.19 Pentru lanturile de tranzistoare de transmisie nMOS din Figura
1.55-a si 1.55-b s
a se determine tensiunea la iesire.
VI = V DD

T1

(V DD Vpn1)

T2

(V DD Vpn2)

V1
VDD

T3

VDD

T4 V4max = (V DD Vpn4)
V4

(V DD Vpn3)

V2

V3
VDD

VDD

a)
VI = V DD
VI = V DD
T1

VI = V DD

T2

T3

V3max = V DD Vpn1 Vpn2 Vpn3

V2max = V DD Vpn1 Vpn2

V1max = V DD Vpn1

VDD

b)

Figura 1.55 Structuri de lanturi cu tranzistoare de trecere nMOS

119

CAPITOLUL 1. PORT
I LOGICE

Solutie. Pentru lantul obtinut din nserierea a patru tranzistoare de trecere nMOS
identice (Vpn1 = Vpn2 = Vpn3 = Vpn4 ) se consider
a c
a VI = VDD si toate cele patru noduri
sunt desc
arcate (V1 = V2 = V3 = V4 = 0). Cu aceste consideratii tranzistorul T1 opereaz
a n
saturatie VDS1 > VGS1 Vpn1 deci c
aderea de tensiune pe primul canal nu poate fi mai mic
a
dec
at Vpn1 rezult
a c
a tensiunea V1 n nodul 1 nu poate dep
asi valoarea V1max = (VDD Vpn1 ).
Tranzistorul T2 functioneaz
a la limita de saturatie deci tensiunea maxim
a n nodul 2 va fi
V2max = (VDD Vpn2 ). Extinz
and la T4 tensiunea n nodul 4 va fi mai mic
a cu Vpn4
dec
at VDD . Rezult
a c
a indiferent c
ate tranzistoare sunt nseriate c
and la intrare se aplic
a
VI = VDD tensiunea pe fiecare nod intern se va stabiliza la o valoare egal
a cu Vpn sub VDD
oricare a fost tensiunea initial
a pe nod. Ca o imagine intuitiv
a se poate considera un singur
tranzistor de trecere, cu de n ori lungimea de canal, pe care este o c
adere egal
a cu Vp .
Pentru structura din Figura 1.55-b c
and iesirea de la tranzistorul anterior se aplic
a pe
poarta tranzistorului urm
ator, fiecare tensiune de iesire poate creste doar p
an
a la valoarea
egal
a cu Vpn sub tensiunea aplicat
a pe poart
a deci V1max = VDD Vpn , V2max = VDD
Vpn Vpn , V3max = VDD Vpn Vpn Vpn . . . Vnmax = VDD nVpn .

Circuite CMOS dinamice. Implementarea urm


atoarei functii de opt variabile
F = AB + (C + D)(E + F ) + GH pe o structur
a CMOS static
a conventional
a necesit
a
16 tranzistoare ca n Figura 1.56-a. Aceeasi implementare pe o structur
a CMOS
VDD

CLK

VDD
Tp

VDD
A

vO

Cy

VDD
Te

VO

b)
Preincarcare
VDD
VSS

a)

VDD
VSS

Preincarcare
Evaluare

CLK

vO

Conduce:

Tp

Te

Tp

c)

Figura 1.56 Porti CMOS pentru implementarea functiei F = AB + (C +


D)(E + F ) + GH: a) cu o structur
a static
a; b) cu o structur
a dinamic
a; c) diagramele
de semnale pentru fazele de prenc
arcare si evaluare n functionarea portii dinamice.

1.5. PORT
I
IN TEHNOLOGIA CMOS

120

dinamic
a, reprezentat
a n Figura 1.56-b, necesit
a doar 10 tranzistoare; structura are
asem
anare cu cu pseudo-poarta CMOS din Figura 1.46-a. Aceast
a poart
a dinamic
a
const
a dintr-o retea de n tranzistoare al c
arui nod de iesire y, caracterizat de o
capacitate parazit
a Cy , este prenc
arcat la tensiunea VDD prin tranzistorul pMOS, Tp .
Apoi condensatorul Cy este desc
arcat/evaluat conditionat (de intr
arile de comand
a
ale portii) prin unele din tranzistoarele retelei nMOS si prin tranzistorul nMOS, T e .
Alternativ, se poate realiza o structur
a cu un nMOS tranzistor pentru prenc
arcare
la VDD , un pMOS tranzistor pentru desc
arcare la VSS si o retea de p de tranzistoare.
Faza de prenc
arcare a capacit
atii Cy prin tranzistorul Tp p
an
a la tensiunea vO =
VDD se realizeaz
a pe intrevalul de timp c
and semnalul de ceas are valoarea CLK = 0,
Figura 1.55-c, totodat
a se aplic
a si valorile variabilelor pe intr
arile portii. Apoi, pe
intervalul de timp c
and semnalul de ceas are valoarea CLK = 1, iar T p este blocat
dar Te conduce, se realizeaz
a evaluarea valorii functiei. In functie de valorile logice
ale variabilelor de intrare se poate realiza sau nu o cale de scurtcircuit la mas
a pentru
tensiune vO = VDD , deci valoarea functiei este evaluat
a la 0 sau 1 logic. Pe nodul de
iesire y poate obtine doar o tranzitie de la 1 la 0 sau r
am
ane n starea 1 logic.
VDD
CLK
Tp1

VDD

vO1

Tp2
vO2

Intr1
RETEA
nMOS

VDD
CLK
VSS

Evaluare

Te1

Te2

Poarta 1

Poarta 2

VDD
vO2

b)

VDD
Tp1
CLK

VDD
Tp2
vO1

VDD
vO1

Intr2

a)

Preincarcare

vO2

RETEA
nMOS

RETEA
nMOS

Te1

Te2

Poarta 1

Poarta 2

Corect
Eronat

c)

Figura 1.57 Porti CMOS dinamice: a) nserierea portilor si diagrama semnalelor


la iesirea lor (b); c) nserierea portilor de tip domino.
Functionarea unei singure porti CMOS dinamice, ca n Figura 1.56-b, este corect
a,
dar c
and sunt nseriate mai multe porti ca n Figura 1.57-a poate apare o functionare
eronat
a. In aceast
a nseriere Poarta2 se consider
a a fi un NAND cu dou
a intr
ari
(Intr1, Intr2). Pe durata fazei de prenc
arcare, prin tranzistoarele T p1 si Tp2 , tensiunile de iesire vO1 si vO2 ajung la valoarea VDD iar valorile variabilelor de intrare sunt
aplicate la Poarta1, a doua intrare (Intr2) pentru Poarta2 se consider
a c
a are aplicat
a
valoarea 1 (pe prima intrare (Intr1) a Portii2 se aplic
a v O1 ). Se presupune c
a intr
arile
pentru Poarta1 determin
a pentru aceasta, prin unele tranzistoare n conductie din
reteaua n si prin Te1 , o cale de scurtcircuit la mas
a pe durata fazei de evaluare, deci
vO1 devine 0 logic, valoare evaluat
a corect pentru Poarta1.
Dar, la nceputul fazei de evaluare tensiunea de iesire, care se aplic
a pe prima

CAPITOLUL 1. PORT
I LOGICE

121

intrare de la Poarta2, este nc


a la nivelul vO1 = vDD deci iesirea vO2 a portii NAND
va fi comandat
a n valoarea zero, vO2 = 0. Aceast
a valoare logic
a 0 de la iesirea
portii NAND este eronat
a deoarece la sf
arsitul fazei de evaluare ar trebui s
a fie 1
logic (vO2 = VDD ) pentru c
a iesirea corect
a de la Poarta1 este 0 logic, Figura 1.57-b.
Rezult
a c
a posibilitatea de functionare eronat
a la aceast
a poart
a c
and este nseriat
a
cu alte porti s-ar p
area c
a elimin
a celelalte avantaje (putere disipat
a redus
a, valoarea
ridicat
a pentru marginea de zgomot, num
ar redus de tranzistoare si vitez
a ridicat
a).
Pentru eliminarea posibilit
atii de functionare eronat
a au fost realizate o multime de
structuri [Weste 2001][Kang 1996] CMOS dinamice de mare performanta dar care
nu prezint
a acest dezavantaj, dintre acestea se va prezenta doar structura de poart
a
CMOS (dinamic
a) domino.
O poart
a logic
a CMOS domino se compune dintr-o poart
a CMOS dinamic
a
la care se conecteaz
a pe iesire un inversor CMOS static, Figura 1.57-c. S
a explic
am
necesitatea introducerii inversorului. Poarta1 poate realiza la iesire doar o comutatie
de la 1 la 0 si trebuie s
a comande tranzistorul Portii2 numai c
and are evaluat
a pentru
iesire valoarea 0. Deoarece tranzistorul nMOS al Portii2 se comand
a cu 1 logic este
normal ca ntre iesirea Portii1 si intrarea Portii2 s
a se introduc
a un inversor CMOS
static; cu aceast
a completare Poarta2 este comandat
a numai atunci c
and, dup
a evaluare, Poarta1 comut
a din 1 n 0. C
and Poarta1 comut
a din 1 n 0, comand
a, prin
inversor, ca Poarta2 s
a poat
a comuta din 1 n 0, care la fel comand
a Poarta3 s
a comute
din 1 n 0 si asa mai departe p
an
a la poarta n-a (propagare de tip domino!). Evident,
,,
aceast
a succesiune de c
aderi ale tensiunilor de iesire ale portilor din 1 n 0 similar
ca la un lant domino trebuie s
a se propage ntr-un interval de timp care s
a nu fie mai
lung dec
at faza de evaluare, CLK = 1. Dar si poarta domino prezint
a inconveniente:
primul, poarta este la iesire (din inversorul static CMOS) o structur
a neinversoare
(necesar
a pentru un lant domino) iar dac
a este necesar
a o inversare trebuie introdus
nc
a un inversor static; al doilea, distributia sarcinii C y pe nodurile intermediare ale
tranzistoarelor nMOS nseriate (din reteaua nMOS) n timpul fazei de evaluare, poate
produce o iesire eronat
a.
Distributia sarcinii nodului de iesire pe nodurile intermediare din reteaua
nMOS apare n felul urm
ator. S
a consider
am poarta domino din Figura 1.58-a. In
intervalul de timp de prenc
arcare tensiunea v y n nodul de iesire y, pe capacitatea
parazit
a Cy , atinge valoarea VDD . Se poate ca unele semnale de comand
a pe portile
tranzistoarelor nMOS nseriate s
a nu fie aplicate corect; semnalele de intrare pe portile
tranzistoarelor trebuie aplicate numai pe durata fazei de prenc
arcare, este incorect
a
modificarea valorii acestor semnale pe durata fazei de evaluare. S
a presupunem c
a
n faza de evaluare pe portile primelor dou
a tranzistoare nMOS de l
ang
a nodul de
iesire y al Portii1 se aplic
a semnalele 1 logic care comand
a aceste dou
a tranzistoare
n conductie; restul tranzistoarelor nseriate din reteaua nMOS sunt comandate n
blocare, Te1 conduce, deci nu exist
a o cale de scurtcircuit a sarcinii de pe C y la
mas
a, iesirea Portii1 nu comut
a din 1 n 0. Deoarece primele dou
a tranzistoare T1
si T2 conduc, sarcina de pe Cy se distribuie si pe condensatoarele parazite C 1 si C2
din nodurile dintre tranzistoarele T1 si T2 respectiv T2 sihT3. In urma
i distribuirii
C
sarcinii tensiunea n nodul de iesire va avea valoarea v y = Cy +Cy1 +C2 VDD . Pentru
VDD = 5V , Cy = C1 = C2 rezult
a Vy = 1, 66V . Valoarea tensiunii vy = 1, 66V , c
and
tensiunea la iesirea Portii1 ar fi trebuit s
a r
am
an
a la valoarea v y = VDD = 5V , este
sub valoarea de prag de comutatie ( 2, 5V ) a inversorului CMOS static, deci iesirea

1.5. PORT
I
IN TEHNOLOGIA CMOS

122

CLK

VDD

VDD

Tp1

Tp2

CLK

VDD
Tp1

Tm
vy

T1

vO

Cy
C1

T2
C2

Retea
nMOS

Retea
nMOS

Retea
nMOS
Te1

a)

Poarta 1

Te1

Te2
Poarta 2

b)

Figura 1.58 Poarta CMOS domino: a) dac


a nu se respect
a aplicarea semnalelor
de intrare, numai n faza de prenc
arcare, atunci redistributia sarcinii de pe C y poarta
produce o functionare eronat
a pentru o poart
a domino; b) eliminarea posibilit
atii de
functionare eronat
a prin introducerea unui circuit cu reactie (tranzistorul T m ) pentru
mentinerea vy = VDD .
acestuia comut
a din 0 n 1 si se comand
a intrarea Portii2. Iat
a c
a prin distributia de
sarcin
a sc
aderea tensiunii vO1 produce o comand
a eronat
a pentru Poarta2.
Pentru eliminarea comutatiei eronate datorat
a distributiei sarcinii din nodul de
iesire se poate aplica una din urm
atoarele solutii:
1. Se realizeaz
a inversorul CMOS static cu un prag de comutatie foarte sc
azut;
2. Se utilizeaz
a c
ate un tranzistor de prenc
arcare, similar lui T p1 , pentru fiecare
nod din reteaua de tranzistoare nMOS, n felul acesta capacitatea din fiecare
nod se ncarc
a la tensiunea VDD (deci sarcina de pe Cy nu se mai distribuie).
3. Se realizeaz
a un tranzistor pMOS de mentinere T m ca n Figura 1.58-b. Acesta
,,
este un tranzistor slab , adic
a forteaz
a un curent foarte mic n nodul de iesire
deoarece are un raport de forma W/L de valoare foarte mic
a, deci poate mentine
tensiunea vy n starea H n acest nod numai dac
a nu exist
a o cale putenic
a de
scurtcircuit de la nod la mas
a prin lantul de tranzistoare din reteaua nMOS. Se
observ
a c
a tranzistorul Tm este n conductie doar c
and tensiunea n nod este
de nivel H; prin reactia invers
a, realizat
a prin intermediul inversorului static, se
aplic
a un semnal de nivel L pe poarta lui Tm mentin
andu-l n conductie.
Performantele tranzitorii ale portii domino pot fi mbun
at
atite prin reducerea
timpului de desc
arcare a capacit
atii Cy la mas
a prin linia de tranzistoare nMOS
nseriate. O solutie n acest sens este realizarea layoutului tranzistoarelor nseriate ca
n Figura 1.59-b, unde l
atimea de canal creste n sensul de la tranzistorul conectat la
nod spre tranzistorul conectat la mas
a, desi aceast
a geometrie pare a fi contraintuitiv
a.

123

CAPITOLUL 1. PORT
I LOGICE

Prin micsorarea raportului de form


a W/L al unui tranzistor capabilitatea de a furniza
curent scade (rezistenta echivalent
a a canalului creste), la fel scad si capacit
atile
parazite. Explicatia n cazul prezentei geometrii este: dac
a lungimea canalelor nMOS
nseriate este destul de mare cresterea rezistentei prin micsorarea unor l
atimi de canal
este nensemnat
a pe c
and sc
aderea capacit
atii parazite este semnificativ
a si deci per
total rezult
a o constant
a de timp micsorat
a pentru desc
arcare. In plus, se poate
realiza pentru inversorul static de pe iesire, care dup
a faza de evaluare poate comuta
de la 0 la 1, o vitez
a m
arit
a a comutatiei L H de la iesirea sa prin dimensionarea
tranzistorului nMOS al s
au cu W m
arit.
VDD
CLK

Tp1

CLK

Tp1

Te1
a)

Te1
b)

Figura 1.59 Poarta CMOS dinamic


a: a) structur
a tipic
a de poart
a domino;
b) variant
a de layout (simplificat) care poate realiza un timp redus n etapa de evaluare pentru poarta domino.
Poarta domino, de fapt, este realizat
a din dou
a etaje, poarta dinamic
a urmat
a de
inversorul CMOS static, Figura 1.59-a. Uneori poarta domino nu este sincronizat
a
n faza de evaluare, deci tranzistorul Te este eliminat; acest tranzistor ncetineste
procesul de desc
arcare al capacit
atii Cy dar elimin
a n faza de prenc
arcare orice cale
de conductie ntre VDD si VSS . Tipic o poart
a domino este de 1, 5 2 ori mai rapid
a
dec
at o poart
a CMOS static
a.

1.5.6

Metoda efortului logic

Metoda efortului logic a fost conceput


a de c
atre Ivan Sutherland si Bob Sproull
(1991), ca un instrument n proiectarea circuitelor CMOS n functie de nt
arzierea
pe circuit, ulterior a fost publicat
a o monografie pe acest subiect [Sutherland 0 99].
Prezentul material este o sintez
a a metodei efortului logic bazat
a pe aceast
a monografie.

1.5. PORT
I
IN TEHNOLOGIA CMOS

124

Metoda efortului logic n raport cu alte metode de proiectare (simulare si corectare,


fan-out egal pe etaj, optimizarea numeric
a, nt
arziere egal
a pe nivel) este usor de
aplicat pentru c
a se bazeaz
a pe un simplu model RC al portii, permite o leg
atur
a
cu structura intern
a a circuitului, deci se poate alege topologia optim
a de circuit.
Prin aplicarea metodei se pot proiecta circuite care realizeaz
a abateri ale timpului de
propagare cu cel mult 10% fata de timpul minim. Este foarte important faptul c
a,
prin utilizarea metodei efortului logic, se poate selecta n prima etap
a cu certitudine
care dintre variantele de circuit luate n considerare pentru analiz
a este mai rapid
a;
valoarea absolut
a a nt
arzierii pe circuit nu este chiar asa de important
a n prima
etap
a, deoarece pentru o variant
a de circuit selectat se pot face apoi simul
ari exacte
de timp. Desi metoda efortului logic conduce la proiectarea unui circuit CMOS rapid
apare totusi ca lacunar
a prin faptul c
a nu este corelat
a cu obtinerea pentru acel circuit
si a unui minim pentru aria consumat
a si pentru puterea disipat
a.
1.5.6.1

Determinarea nt
arzierii pe o poart
a logic
a

Primul pas n modelarea nt


arzierilor este concentrarea tuturor efectelor de nt
arziere, ale unui circuit de referinta realizat ntr-o anumit
a tehnologie, sub forma
unei unit
ati etalon de nt
arziere. In fiecare tehnologie se alege ca circuit de referinta,
dintre toate portile realizate n tehnologia respectiv
a, poarta cea mai simpl
a, adic
a
poarta inversor. Iar ca unitate etalon de nt
arziere, notat
a cu , este nt
arzierea
introdus
a de poarta inversor c
and se consider
a c
a nu are capacit
ati interne parazite si
comand
a doar o poarta inversor identic
a. Astfel se va exprima nt
arzierea absolut
a,
dabs , a unei alte porti din aceeasi tehnologie ca produsul dintre nt
arzierea etalon a
inversorului si o nt
arziere adimensional
a d (specific
a fiec
arei porti)
dabs = d

(1.84)

Pentru o tehnologie cu caracteristica de 0, 6m si V DD = 3, 3V valoarea nt


arzierii
etalon este = 50ps. De fapt, caracteristica de vitez
a a procesului respectiv se
exprim
a printr-o singur
a valoare, .
Int
arzierea pe o poart
a logic
a cuprinde dou
a componente, una constant
a, notat
a
cu p, datorat
a capacit
atilor interne parazite si alta notat
a cu f , referit
a ca efortul pe poart
a/nivel (stage effort) dependent
a de sarcina comand
a la iesire si de
structurarea/topologia portii. Rezult
a c
a nt
arzierea adimensional
a a portii, care indic
a de c
ate ori este mai mare dec
at a inversorului, poate fi exprimat
a prin relatia:
d=f +p

(1.85)

La efortul pe poart
a f contribuie efortul electric, h, ce caracterizeaz
a sarcina
comandat
a de poart
a si efortul logic, g, ce nglobeaz
a particularitatea structurii
portii n raport cu structura portii etalon (inversorul), acestea dou
a sunt n relatia:
f =hg

(1.86)

Efortul electric, h, reflect


a cum m
arimea sarcinii conectate la iesire afecteaz
a nt
arzierea pe poarta logic
a si cum dimensiunile portilor tranzistoarelor determin
a capabilitatea de a produce curenti pentru sarcina conectat
a la iesire si se exprim
a prin
raportul:
CO
h=
(1.87)
Cin

125

CAPITOLUL 1. PORT
I LOGICE

n care Cin este capacitatea prezentat


a de poart
a la intrare, iar C O este toat
a capacitatea comandat
a de poart
a la iesire. Evident, dac
a se consider
a la iesire numai
capacit
atile prezentate de intr
arile portilor comandate, efortul electric poate fi referit
si prin fan-out (num
arul de intr
ari de porti comandate la iesire de c
atre o poart
a). Mai
mult, este foarte uzual
a nc
arcarea unei porti, la iesire, cu patru sarcini etalon, adic
a
realizarea unei comenzi pentru patru inversoare, notat
a cu FO4 (fan-out 4), vezi
Exemplul 1.20. Dar, n general n valoarea lui C O pe l
ang
a capacit
atile de intrare ale
portilor comandate intr
a si capacit
atile conexiunilor dintre iesirea portii de comand
a
si intr
arile comandate (Ccox n relatia 1.64), deci n cazul metodei efortului logic se
va considera valoarea lui h obtinut
a prin raportul dat de relatia 1.87 si care numai n
cazuri particulare coincide cu fan-out-ul (c
and nu se consider
a capacit
atile conexiunilor). Uneori at
at Cin c
at si CO se exprim
a n unit
atile n care se m
asoar
a l
atimea
canalului W , adic
a n m, pentru c
a la aceeasi lungime de canal L, a tuturor tranzistoarelor, capacit
atile fiind proportionale cu suprafata portilor tranzistoarelor, W L,
rezult
a c
a sunt proportionale cu W ; dar n acest caz si componenta de capacitate a
conexiunilor, Ccox , care intr
a n CO , trebuie convertit
a n m. Pentru capacitatea de
poart
a a tranzistorului si pentru capacitatea de conexiune valori uzuale sunt: respectiv 2f F/m si 0, 2f F/m, valori care r
am
an cam aceleasi pentru multe generatii de
proces atunci c
and se scaleaz
a identic dimensiunile dar simultan si grosimea stratului
de oxid (Dox , Figura 1.32-a).
Din relatiile 1.85, 1.86, 1.87 se obtine expresia nt
arzierii pe o poart
a n unit
ati :
d = gh + p

(1.88)

care reflect
a faptul c
a efortul electric, h, si efortul logic,g, contribuie la cresterea
nt
arzierii n aceeasi manier
a. Pentru un inversor care comand
a un inversor identic,
in
=
1,

s
i
nu
se
consider
a
capacit
a

t
ile
interne
parazite,
p = 0, pentru a se
h = C
Cin
obtine o nt
arziere adimensional
a egal
a cu unitatea d = 1, se consider
a efortul logic
g = 1 (rezult
a din relatia 1.88). Consider
and n = 2p (desi la tehnologiile ad
anc
submicronice n /p tinde spre 1, 5), pentru un inversor care s
a comande un curent egal
pentru sarcin
a, at
at n tranzitia H L, c
at si n tranzitia L H, este necesar raportul
Wn /Wp = 0, 5. Un inversor cu raportul Wp = 2Wn prezint
a la intrare o capacitate
Cinv proportional
a cu 3 unit
ati de capacitate (de l
atime de canal W): o unitate de
capacitate pentru poarta de canal nMOS si dou
a unit
ati de capacitate pentru poarta
de canal pMOS, Figura 1.60; evident s-a considerat capacitatea minim
a, cea a portii
nMOS, ca unitate de capacitate.
Efortul logic exprim
a informatia despre topologia portii adic
a reteaua de tranzistoare care realizeaz
a conectarea iesirii portii la tensiunea V DD si la tensiunea VSS
(mas
a) necesar
a pentru determinarea nt
arzierii pe poart
a. Se vor prezenta trei
definitii echivalente ale efortului logic, fiecare definitie exprim
and o alt
a perspectiv
a
de abordare.
Definitia 1.16 Efortul logic al unei porti, g, este raportul dintre capacitatea de
intrare a unei porti, Cin , si capacitatea de intrare a unei porti inversor, C inv , pentru
care ambele porti au aceleasi valori ale curentilor pe iesire:
g=


Cin
Cinv

(1.89)

1.5. PORT
I
IN TEHNOLOGIA CMOS

126

V DD
2 unitati (de capacitate)

2
pMOS

nMOS

C inv

C inv

C inv

C inv = 2+1 = 3 unitati

1 unitate
(de capacitate)

V SS

(de capacitate)

Figura 1.60 Exprimarea capacit


atii de intrare a unui inversor Cinv n unit
ati
echivalente de capacitate (minim
a).
Conform acestei definitii, din Figura 1.61-a, 1.61-b si 1.61-c se calculeaz
a pentru
portile inversor, NAND si NOR valorile capacit
atilor pe fiecare intrare, fiind egale
respectiv cu 1 + 2 = 3, 2 + 2 = 4 si 4 + 1 = 5; rezult
a deci valorile efortului logic
3/3 pentru inversor, 4/3, pentru NAND si 5/3 pentru NOR. In Tabelul 1.13 sunt
prezentate valorile efortului logic pentru portile foarte uzuale n functie de num
arul
de intr
ari si de valorile raportului = Wp /Wn .
Definitia 1.17 Efortul logic al unei porti, g, este num
arul care exprim
a de
c
ate ori este mai redus curentul pe iesirea portii dec
at curentul pe iesirea unei porti
inversor c
and ambele porti au aceeasi capacitate de intrare. 
Tabelul 1.13 Valorile efortului logic pentru portile uzuale

Tipul de
poart
a

Efortul logic

Inversor

NAND

Total
Pe intrare

NOR
Multiplexor
XOR,
XNOR
Latch

Num
arul de intr
ari

Formula de

Total
Pe intrare
Total
Pe date, selector
Total
Pe intrare pereche
Total
Pe date, clock

calcul
1+
1+
n(n+)
1+
n+
1+
n(n+n)
1+
1+n
1+

4n
2, 2
n2 2n1
n 2n1
4
2, 2

n=1

n=2

n=3

n=4

8/3
4/3

5
5/3

8
2

10/3
5/3
8
2, 2
8
4

7
7/3
12
2, 2
36
12

12
3
16
2, 2
128
32

=2

127

CAPITOLUL 1. PORT
I LOGICE

2+1=3

VDD
2

I O,LH

VDD

2+2=4
C in=4

4+1=5
2

A
B
C in=4

A
C in=3
g= 3/3=1

I O,LH
4

I O,HL

C in=5
B
C in=5

2
I O,HL=I O,LH

b)
VDD
40

g= 4/3

a)

I O,LH
2

I O,HL
1

C in=60
A

g= 5/3

VDD

30

B
C in=60

I O,HL

c)
VDD

I O,LH

VDD

48
30

3/ I
5 O,LH

3/ I
4 O,LH

48

C in=60
20

I O,HL

C in=60

30
3/ I
4 O,HL

30
I O,LH=I O,HL

d)

e)

12

A
B

3/ I
5 O,HL

12

C in=60

f)

Figura 1.61 Efortul logic pentru portile inversor, NAND si NOR: a,b,c) c
and
toate aceste porti au aceeasi capabilitate de comand
a la iesire; d,e,f) c
and toate aceste
porti au aceeasi capacitate Cin pe intrare.

Orice topologie de poart


a logic
a prezint
a o mai mic
a capabilitate de a produce un
curent de iesire dec
at o poart
a inversor c
and ambele au aceeasi capacitate pe intrare.
Reducerea curentului pe iesirea portii nseamn
a un timp de propagare mai lung, deci
efortul logic exprim
a de c
ate ori este mai lent
a poarta n efectuarea comenzii unei
sarcini dec
at poarta inversor n efectuarea aceleiasi comenzi.
Din Figura 1.61-e si Figura 1.61-f rezult
a de c
ate ori sunt mai redusi curentii la
iesirea portilor NAND si NOR dec
at curentii la iesirea portii inversor, Figura 1.61-d,
c
and toate trei portile au aceeasi capacitate la intrare, egal
a cu 60 de unit
ati.
Definitia 1.18 Efortul logic al unei porti, g, este egal cu raportul dintre panta
dreptei care reprezint
a dependenta nt
arzierii pe poart
a n functie de fan-out si panta
dreptei care reprezint
a dependenta nt
arzierii portii inversor n functie de fan-out. 
Aceast
a definitie sugereaz
a si o metod
a de m
asurare a efortului logic din dependenta grafic
a nt
arziere - fan-out obtinut
a experimental sau prin simulare, Figura
1.62.
Se poate defini un efort logic gb si pentru un grup de b intr
ari, analog relatiei 1.89,

128

1.5. PORT
I
IN TEHNOLOGIA CMOS

n felul urm
ator:

Pb
Ci
Cb
gb =
= i=1
(1.90)
Cinv
Cinv
n care Cb este suma capacit
atilor Ci , ale fiec
arui semnal aplicat pe o intrare i din
cele b intr
ari. De fapt, rezult
a
c
a
g
este
suma
eforturilor logice gi pentru toate cele
b
Pb
b semnale de intrare gb = i=1 gi .
Din Tabelul 1.13 rezult
a c
a pentru o poart
a cu c
at este mai complex
a functia
logic
a realizat
a cu at
at este mai mare efortul logic si, mai mult, efortul logic al portilor
creste cu num
arul de intr
ari ale portii, deci concluzia este c
a portile mai complexe sau
mai mari (ca num
ar de intr
ari) vor prezenta nt
arzieri mai mari. Aceast
a concluzie
este un ghid n selectarea/alegerea unei structuri logice. Proiectarea care urm
areste
minimizarea num
arului de niveluri logice va necesita mai multe intr
ari pentru fiecare
poart
a logic
a si astfel efortul logic pe poart
a devine mai mare. In schimb proiectarea
care urm
areste mai putine intr
ari, si astfel cu un efort logic mai mic pe nivel logic,
va necesita mai multe niveluri logice. De fapt, acest aspect n proiectarea unui sistem
este vesnicul compromis care trebuie f
acut ntre ad
ancimea (nt
arzierea), D(n), si
dimensiunea, S(n), aspect ce va fi permanent n atentie n capitolul 2 si 3 al aceste
lucr
ari.
Calculul nt
arzierii p, datorit
a capacit
atilor interne parazite, nu este asa de usor
de efectuat cum este pentru efortul logic. Principala contributie la aceast
a capacitate
parazit
a o au capacit
atile zonelor difuzate ale tranzistoarelor si care sunt conectate la
semnalul de iesire. Pentru calculul unei astfel de capacit
ati este luat
a n considerare
at
at suprafata zonei difuzate c
at si peretii laterali ai zonei difuzate si care depind de
layout si parametrii de proces. Consider
and o capacitate de difuzie specific
a pentru
proces, Cd , atunci o aproximare grosier
a pentru capacit
atile zonelor difuzate de dren
si surs
a poate fi exprimat
a prin produsul W Cd . Cu aceast
a aproximare se poate
concepe un model pentru inversor n felul urm
ator. Semnalul de iesire din poarta
inversor este conectat la dou
a zone difuzate: una corespunde c
aii nspre mas
a prin
canalul n pentru care se consider
a W = 1 si atunci aceast
a capacitate este C d si alta
corespunde c
aii nspre VDD , prin canalul p, pentru care capacitatea este C d deci
suma lor este (1 + )Cd . Capacitatea de intrare n inversor este egal
a cu produsul
dintre suprafata portilor celor dou
a canale (1 + ), pentru W = 1, si capacitatea
specific
a de poart
a Cox , adic
a (1 + )Cox . Int
arzierea datorat
a capacit
atilor interne
parazite ale inversorului pinv este egal
a cu raportul dintre capacit
atile parazite si
(1+)Cd
d
capacitatea de intrare, pinv = (1+)C
= CCox
. Se consider
a pentru pinv ca fiind o
ox
m
arime adimensional
a egal
a cu unitatea pinv = 1.
Int
arzierea pentru o poart
a se poate calcula din nt
arzierea inversorului p inv , consider
and c
a poarta are reguli de layout similare cu cele ale inversorului. Int
arzierea
pentru poart
a, p, este mai mare dec
at a inversorului, p inv , cu raportul dintre suma
tuturor l
atimilor acelor zone difuzate Wd ale tranzistoarelor care sunt conectate la
semnalul de iesire si l
atimea corespunz
atoare a inversorului, cu conditia c
a poarta
logic
a este dimensionat
a s
a aib
a acelasi curent de iesire ca si inversorul:

P
Wd
pinv
(1.91)
p=
1+
Aplic
and aceast
a aproximare pentru poarta NAND cu n intr
ari care au n calea
spre mas
a o singur
a zon
a difuzat
a conectat
a la iesire cu l
atimea nW d si n calea spre

129

CAPITOLUL 1. PORT
I LOGICE

tensiunea VDD un num


ar de n zone difuzate de l
atimea Wd , deci suprafata total
a
n(1 + )Wd , rezult
a p = n pinv . La fel, se poate calcula pentru poarta NOR si rezult
a
p = n pinv . Tabelul 1.14 prezint
a, pentru c
ateva porti uzuale, aceste calcule.
Tabelul 1.14 Estimarea nt
arzierilor p pentru unele porti
Tipul de
poart
a
NAND
NOR
Multiplexor
XOR

Formula
n pinv
n pinv
2n pinv
n 2n1 pinv

n=2
2
2
4
4

pinv = 1.0
n=3 n=4
3
4
3
4
6
8
12

Estimarea componentei de nt
arziere p are serioase limit
ari c
and se consider
a c
a
aceast
a nt
arziere creste liniar cu num
arul de intr
ari ale portii. Deoarece nt
arzierea
datorat
a capacit
atilor interne parazite este dependent
a de layout cea mai bun
a cale
pentru determinarea acesteia este prin simularea circuitului cu datele exacte de layout.
Dar o determinare exact
a pentru nt
arzierea p, datorit
a capacit
atilor interne parazite,
nu este necesar
a n etapa de dimensionare a tranzistoarelor deoarece aceast
a dimensionare se face n functie doar de efortul pe poarta f = g h care este independent de
p.
Valorile n unit
ati de timp [ps] ale parametrilor si p inv pentru inversor si, n
extensie pentru fiecare poart
a, pot fi determinate din reprezentarea grafic
a a nt
arzierii
absolute a portii inversor dabs = (h + pinv ), sau a unei porti dabs = (g h + p) n
functie de efortul electric h, Figura 1.62. Aceast
a dreapt
a poate fi trasat
a doar prin
dabs
[ps]

IN

ER

SO

NA

ND

dabs= gh+ p
dabs= .h+ pinv
=tg 1
g=tg 2

pinv
0

2
3
4
Efortul electric

Figura 1.62 Utilizarea diagramei dabs = f (h) pentru calculul parametrilor


si p.

1.5. PORT
I
IN TEHNOLOGIA CMOS

130

cunoasterea a dou
a puncte care pot fi determinate prin simulare, prin experiment sau
din foaia de catalog a circuitului. Panta dreptei pentru inversor determin
a nt
arzierea
unitar
a = tg1 iar t
aietura pe ordonat
a este egal
a cu produsul p inv , deci rezult
a
pinv . O metod
a pentru determinarea nt
arzierii absolute d abs pentru inversor este
expus
a n Exemplul 1.17. Prin m
asurarea frecventei f a unui oscilator n inel compus
din n inversoare, dabs = (h + p) cu h = 1, pinv = 1 rezult
a dabs = 2 si din egalitatea
2 = 1/2nf se obtine cu n = 1, = 1/4f .
Exemplul 1.20 Sa se estimeze ntarzierea d pe un inversor care comanda patru
inversoare identice, inversor FO4 (fan-out 4), Figura 1.63-a.

d
x

a)
x

b)

Figura 1.63 Calculul nt


arzierii pe poart
a: a) Pentru inversor cu nc
arcare patru
porti inversor,FO4; b) Pentru NAND4 care comand
a 10 porti NAND4.
Solutie. Deoarece toate inversoarele sunt identice CO = 4Cin deci h = 4. Pentru
inversor efortul logic este unitar g = 1. Conform relatiei 1.88 rezult
a d = gh + p = 1 4 +
pinv = 4 + 1 = 5. Adesea, nt
arzierea pe o poart
a este exprimat
a n raport de nt
arzierea
inversorului cu patru sarcini inversor, pentru c
a ntr-un proces este cunoscut
a nt
arzierea
F O4, adic
a nt
arzierea de 5 . Int
arzierile pentru alte circuite vor fi multipli de 5 (de FO4).

Exemplul 1.21 O poarta NOR4 (cu patru intrari) comanda alte 10 porti NOR4
identice, Figura 1.63-b. Care este nt
arzierea d pe poarta de comand
a?
Solutie. Capacitatea Cin pe o intrare a portii NOR4 este x iar capacitatea conectat
a
pe iesire CO = 10x deci efortul electric este h = 10. Efortul logic g pentru poarta cu patru
intr
ari, obtinut din Tabelul 1.13, este g = 9/3 = 3, iar nt
arzierea p rezult
a din Tabelul 1.14.
Int
arzierea pe poarta de comand
a este d = gh + p = 3 10 + 4 1 = 34 unit
ati de nt
arziere.
Se observ
a c
a atunci c
and sarcina este mare nt
arzierea p datorat
a capacit
atilor parazite
interne este nesemnificativ
a n raport cu efortul pe poart
a.

Exemplul 1.22 Sa se structureze o poarta XOR si sa se calculeze efortul logic.


Solutie. Exprim
and A B ca o functie negat
a, pentru implementare n CMOS,
A B = A B = AB + AB = AB + A B

CAPITOLUL 1. PORT
I LOGICE

131

rezult
a expresia logic
a AB + A B, pentru reteaua nMOS, si prin complementarea acesteia
se obtine expresia logic
a AB + AB, pentru reteaua pMOS, cu structurarea din Figura 1.64.
Fiecare intrare este o pereche de semnale deoarece se genereaz
a at
at variabila c
at si variabila
negat
a.
Efortul total al portii este (8 + 8)/(1 + ) = 8 iar efortul logic pe o intrare (A, A, B,
B) este de patru ori mai mic, adic
a 2. Evident c
a efortul logic pe o intrare pereche A, A sau
B, B este de dou
a ori mai mare, adic
a 2 2 = 4. De la structura XOR cu dou
a variabile,
prin extensie, se poate obtine o structur
a cu n variabile; n Figura 1.64-b, este prezentat
a
o structur
a XOR pentru trei variabile A B C. O poart
a XOR de n variabile va avea
pentru reteaua nMOS un num
ar de 2n1 ramuri n paralel, fiecare ramur
a fiind compus
a
din n tranzistoare nseriate de l
atime n.Pentru reteaua pMOS sunt, la fel, 2n1 ramuri n
paralel, fiecare ramur
a fiind compus
a din n tranzistoare nseriate de l
atime n. Efortul logic
total este 2n1 n(n + n)/(1 + ) = n2 2n1 , iar efortul logic pe o intrare va fi de 2n ori
mai mic adic
a n 2n2 , efortul logic pe o intrare pereche este de dou
a ori mai mare n 2n1
( a se vedea Tabelul 1.13).
Cu aceast
a organizare simetric
a a portii XOR pentru n 3 nu se obtine cel mai mic efort
logic, de exemplu pentru n = 3 efortul logic este 36. Analiz
and semnalele pentru comanda
tranzistoarelor se observ
a c
a unele dintre acestea pot fi comune pentru c
ate dou
a ramuri, at
at
n reteaua nMOS c
at si n reteaua pMOS, astfel se obtine o organizare asimetric
a prezentat
a
n Figura 1.64-c.
La organizarea asimetric
a calcul
and efortul logic total, pentru n = 3, rezult
a valoarea de
24, valoare mai mic
a fata
de organizarea simetric
a (32). Rezult
a valoarea 6 pentru efortul
logic al intr
arilor pereche A si C iar pentru intrarea pereche B valoarea 12 (ca si la organizarea
simetric
a deoarece nici un tranzistor conectat la B sau B nu a fost eliminat).
Din organizarea portii XOR cu dou
a intr
ari rezult
a imediat cea a portii XNOR cu dou
a
intr
ari prin nlocuirea variabilei A cu A si invers a variabilei A cu A.

1.5.6.2

Calculul nt
arzierii n retelele de porti logice

Intr-o retea de porti logice metoda efortului logic permite evaluarea num
arului
optim de porti pentru obtinerea nt
arzierii minime pe un anumit traseu precum si
repartizarea nt
arzierilor partiale pe fiecare poart
a din acel traseu. Notiunile de efort
logic si efort electric, pentru un traseu de porti, se obtin prin generalizarea acestor
notiuni definite pentru o singur
a poart
a.
Efortul logic pentru un traseu, notat cu G, se obtine ca un produs al efortului
logic gi al tuturor portilor de-a lungul acestui traseu:
Y
G=
gi
(1.92)

Efortul electric pentru un traseu, notat cu H, se obtine ca un raport ntre


capacitatea total
a care ncarc
a iesirea ultimei porti a traseului si capacitatea de intrare
de la prima poart
a din traseu:
CO
H=
(1.93)
Cin
Dar n anumite puncte ale traseului considerat se pot ramnifica si alte trasee
(colaterale) deci n acele puncte curentul de iesire al portii respective se ramnific
a ntre
traseul considerat si traseul/traseele colaterale; pentru aceste situatii este necesar a se
lua n considerare si nc
arc
arile colaterale. Aceste nc
arc
ari colaterale sunt continute
n notiunea de efort de ramnificatie la iesirea portii cu indexul i din traseu si este

1.5. PORT
I
IN TEHNOLOGIA CMOS

132

A A

B B

V DD
B

AB + AB

3
A

b)
V DD
A

V DD
A
3

A
3

AB + AB

a)

c)

Figura 1.64 Structurarea portii XOR n tehnologia CMOS: a) poarta


XOR cu dou
a intr
ari; b) structurare simetric
a pentru poarta XOR cu trei intr
ari;
c) o modalitate de structurare asimetric
a pentru poarta XOR cu trei intr
ari.

133

CAPITOLUL 1. PORT
I LOGICE

notat cu bi . Efortul de ramnificatie bi (n punctul de ramnificatie) se defineste


ca raportul dintre suma capacit
atii de intrare a portii urm
atoare din traseu, C it , si a
capacit
atilor de intrare de la portile de pe traseul/traseele de ramnificatie, C ir , supra
Cit .
Cit + Cir
bi =
(1.94)
Cit
Intr-un punct de neramnificatie al traseului rezult
a b i = 1, deoarece Cir = 0. Efortul
de ramnificatie pe ntregul traseu, B, se obtine ca un produs al tuturor eforturilor de
ramnificatie bi de-a lungul traseului:
Y
B=
bi
(1.95)
Similar cu relatia 1.86 se poate defini un efort al traseului, notat cu F , ca produsul
dintre efortul electric, H, efortul logic, G, si efortul de ramnificatie, B, de-a lungul
traseului:
F = GBH
(1.96)
Se observ
a c
a F depinde numai de topologia (G) si de nc
arcarea traseului (H) si
nu de dimensiunea tranzistoarelor din portile de pe acest traseu. Mai mult, efortul
traseului nu se schimb
a dac
a se introduc sau se scot inversoare deoarece acestea au
efortul logic egal cu 1.
Pentru traseu, produsul dintre efortul electric H si efortul de ramnificatie B este
egal cu produsul efortului electric hi al tuturor portilor de pe traseu:
BH =

Y
CO Y
bi =
hi
Cin

(1.97)

aceast
a relatie este important
a deoarece pentru un traseu se cunoaste C in , CO si
eforturile de ramnificatie bi deci proiectantul va trebui s
a dimensioneze efortul electric
pentru fiecare poart
a hi astfel nc
a s
a realizeze produsul BH.
Int
arzierea pe traseu D este egal
a cu suma nt
arzierilor portilor din traseu si, la
fel ca n relatia 1.88, are dou
a componente: una, nt
arzierea de efort a traseului D F
si cealalt
a nt
arzierea datorat
a capacit
atilor interne parazite ale portilor din traseu,
P , deci se pot scrie relatiile:
X
D =
di = D F + P
(1.98)
X
DF =
gi h i
(1.99)
X
P =
pi
(1.100)
Se demonstreaz
a c
a int
arzierea pe traseu are valoarea minim
a c
and fiecare poart
a
din cele N ale traseului are acelasi efort, notat cu f, a c
arui valoare se obtine cu
relatia:

N
f = gi hi = F
(1.101)
Din relatiile 1.101 si 1.98 se deduce principalul rezultat al metodei efortului logic,
ce se poate obtine pentru
adic
a relatia care exprim
a nt
arzierea minim
a,notat
a cu D,
un traseu:
= N F N1 + P
D
(1.102)

1.5. PORT
I
IN TEHNOLOGIA CMOS

134

Pentru un traseu a c
arui topologie este dat
a se poate calcula efortul F si repartiz
and un efort egal pe fiecare poart
a, din relatia 1.101, rezult
a c
at trebuie s
a fie
i pe fiecare poart
efortul electric h
a din traseu
1

N
i = F
h
gi

(1.103)

i cunoscut
iar, apoi, cu valoarea lui h
a, se pot determina dimensiunile tranzistoarelor
din fiecare poart
a logic
a din traseu. De fapt, calculul ncepe cu dimensionarea tranzistoarelor din ultima poart
a a traseului, pentru care se cunoaste: nc
arcarea la iesire
CO , efortul logic si valoarea f, deci rezult
a capacitatea de intrare a ultimei porti
(care este capacitatea de iesire a penultimei porti atunci c
and efortul de ramnificatie
n acest punct este 1). Apoi, dup
a dimensionarea tranzistoarelor din ultima poart
aa
traseului se dimensioneaz
a, succesiv, si celelalte porti n sensul invers de parcurgere
a portilor din traseu, adic
a de la penultima poart
a p
an
a la poarta de intrare. Relatia
de dimensionare pentru poarta cu indicele i din traseu este:
Cini =

gi C O i
f

(1.104)

din care rezult


a capacitatea Cini de intrare n poarta i, care apoi se distribuie potrivit
la toate tranzistoarele de pe acea intrare a portii. C Oi a rezultat deja de la dimensionarea (anterioar
a a) portii urm
atoare din traseu, (i + 1).
Exemplul 1.23 Un traseu A B ca n Figura 1.65-a este compus prin nserierea a
trei porti NAND2; capacitatea de intrare a primei porti este C iar nc
arcarea ultimei porti
este tot C. Care este nt
arzierea minim
a pe traseu si care sunt dimensiunile tranzistoarelor
acestor porti?
V DD
A

C/2
y

C/2

B
C

C/2
C/2

a)

b)

Figura 1.65 Explicativ


a pentru exemplul 1.23
Solutie. Pentru a determina efortul traseului B trebuie calculate efortul electric H,
de ramnificatie B si logic G, de-a lungul traseului. Efortul logic este produsul efortului
logic al celor trei porti NAND2, G = g0 g1 g2 = (4/3)(4/3)(4/3) = (4/3)3 = 2, 37 . Efortul
de ramnificatie B are valoarea 1 deoarece nu exist
a nici o ramnificatie pe traseu. Efortul
electric al traseului este H = C/C = 1, deci F = GBH = 2, 37 . C
and efortul pe fiecare

CAPITOLUL 1. PORT
I LOGICE

135

poart
a are aceeasi valoare egal
a cu f = 3 F = 4/3 nt
arzierea minim
a care se poate obtine
3
= 3
pe traseu se calculeaz
a cu relatia 1.102, D
2, 37 + 3(2pinv ) = 10 unit
ati de nt
arziere.
Pornind dimensionarea tranzistoarelor de la ultima poart
a care are capacitatea pe iesire
C si aplic
and relatia 1.104 se obtine capacitatea de intrare pentru a treia poart
a NAND2,
z = (c 4/3)/(4/3) = C. Similar rezult
a capacitatea de intrare pentru a doua poart
a
NAND2, y = (z 4/3)/(4/3) = z = C. Rezult
a c
a toate portile au aceleasi dimensiuni pentru
tranzistoare, adic
a portile sunt identice, ceea ce nu este surprinz
ator deoarece fiecare poart
a
are aceeasi sarcin
a si acelasi efort logic, iar pentru obtinerea timpului minim toate trebuie
s
a aib
a acelasi efort. F
ac
and dimensionarea pentru n /p = 2 rezult
a o poart
a NAND2 cu
dimensiunile pentru portile tranzistoarelor specificate n Figura 1.65-b.

Exemplul 1.24 Pentru traseul A B, Figura 1.65-a de la Exemplul 1.23, sa se


determine nt
arzierea minim
a si dimensiunile tranzistoarelor c
and sarcina la iesire este 8C.
Solutie. G = (4/3)3 , H = 8C/C = 8, B = 1 deci F = GBH = (4/3)3 8 = 18, 96
= 3(18, 96) 13 + 3(2pinv ) = 14 unit
ati
iar nt
arzierea minim
a care se poate obtine este D
de nt
arziere. Se observ
a c
a desi efortul electric este de 8 ori mai mare dec
at n Exemplul
1.23 nt
arzierea minim
a a crescut numai cu 40 %. Pentru efort egal pe fiecare poart
a f =

3
18, 96 = 8/3 se determin
a dimensiunile tranzistoarelor pornind cu ultima poart
a z =
(8C 4/3)/(8/3) = 4C, y = (z4/3)/(8/3) = 2C, iar ca o verificare se calculeaz
a si capacitatea
de intrare pentru prima poart
a (y 4/3)/(8/3) = y/2 = C. Fiecare poart
a are capacitatea
de intrare dubl
a fata de capacitatea portii anterioare, deci dimensiunile tranzistoarelor se
dubleaz
a pe fiecare nivel n sensul de parcurgere a traseului de la A la B, tranzistoare cu
l
atime de canal mai mare n etaje succesive au capabilitate mai mare de a comanda curenti
n sarcin
a.

Exemplul 1.25 Sa se dimensioneze tranzistoarele portilor de pe traseul A B din


Figura 1.66-a pentru a obtine timpul minim de nt
arziere c
and efortul electric al traseului
este H = 4, 5.
Solutie. Efortul de ramnificatie la iesirea primei porti este b1 = (y + y)/y = 2 iar la
iesirea celei de-a doua porti este b2 = (2+2+2)/2 = 3 deci B = 23, G = (4/3)3 iar H = 4, 5,
= 3 64 31 + 3(pinv ) = 18
rezult
a F = GBH = 64. Int
arzierea minim
a pe traseu se obtine D

unit
ati de nt
arziere. Se calculeaz
a un efort egal pe fiecare poart
a f = 3 64 = 4. Rezult
a
z = (4, 5 4/3)/4 = 1, 5, y = (b2 z 4/3)/4 = z = 1, 5C iar pentru prima poart
a se poate
face o verificare (b1 y 4/3)/4 = 2/3y = C, deci se pot dimensiona tranzistoarele pe intrare
ale portilor NAND2.

Exemplul 1.26 Sa se dimensioneze circuitul din Figura 1.66-b pentru a realiza o


nt
arziere minim
a. Se consider
a c
a sarcina de iesire CO este capacitatea unei porti logice
cu l
atimea (de poart
a) de 20m iar capacitatea de intrare corespunde unei porti de l
atime
10m.
Solutie. Presupun
and aceeasi lungime pentru toate tranzistoarele rezult
a c
a valoarea
capacit
atii lor este proportional
a cu l
atimea portilor lor deci se poate exprima valoarea
capacit
atii si prin m. Se calculeaz
a pentru traseu: efortul logic G = 1 (5/3) (4/3) 1 =
20/9, efortul electric H = 20/10 = 2, efortul de ramnificatie B = 1 1 1 = 1 rezult
a
F = GBH = 40/9, deci efortul egal pe fiecare poart
a, pentru nt
arziere minim
a, este f =

1.5. PORT
I
IN TEHNOLOGIA CMOS

136
z

10 m (latime de poarta)
4,5C

y
A

z
4,5C

20 m (latime
de poarta)

B
4,5C

a)

b)

Figura 1.66 Explicativ


a pentru: a) Exemplul 1.25; b) Exemplul 1.26.
p
4
40/9 = 1, 45. Parcurg
and traseul n sens invers, pornind cu ultima poart
a, rezult
a l
atimea
total
a a portilor tranzistoarelor de intrare de pe nivelul respectiv: z = (201)/1, 45 = 14m,
y = (144/3)/1, 45 = 13m si x = (135/3)/1, 45 = 15m; apoi aceste valori de capacitate
se distribuie potrivit pentru fiecare poart
a de tranzistor din nivelul respectiv. Se observ
a,
c
a rezult
a l
atimi mai mari pentru portile tranzistoarelor din inversoare dec
at pentru portile
tranzistoarelor din celelalte porti logice ceea ce este normal deoarece inversoarele au o mai
bun
a capabilitate de a comanda sarcini.
Se observ
a c
a n dimensionarea tranzistoarelor pentru obtinerea nt
arzierii minime pe
traseu, relatia 1.102, am neglijat nt
arzierea P deoarece aceasta este fix
a, iar ajustarea
dimensiunii portii nu modific
a nt
arzierea parazitic
a. De fapt, se poate neglija totdeauna
nt
arzierea P c
and nu se doreste o precizie ridicat
a n determinarea nt
arzierii pe traseu sau
c
and se compar
a dou
a trase care contin porti logice diferite ori contin un num
ar diferit de
porti logice.

1.5.6.3

Alegerea num
arului optim de niveluri pe un traseu

C
and num
arul N de niveluri n traseu este dat cu relatia 1.101 se calculeaz
a
1
valoarea efortului ,f = F N ,egal pe fiecare nivel, care va determina nt
arzierea minim
a
pe traseu. Dar pentru un traseu, la care se cunoaste efortul F dar nu si num
arul de
,
niveluri, s-ar putea ca num
arul dat N s
a nu fie egal cu cel optim, num
ar notat cu N
care s
a genereze cea mai mic
a nt
arziere. C
and num
arul de etaje pentru un efort dat
, atunci cel mai bun efort egal pe etaj, notat cu , se
pentru traseu este cel optim N
1

N
atoarei ecuatii:
calculeaz
a cu relatia = F si care este solutia urm
pinv (1 ln) = 0

(1.105)

ntr-un traseu pentru obtinerea


Tabelul 1.15 prezint
a num
arul optim de niveluri N
celei mai mici nt
arzieri pe traseu, c
and p inv = 1.
Pentru un traseu cu N etaje se calculeaz
a efortul F , iar din inspectia Tabelului
etaje, deci este necesar a se
1.15 rezult
a c
a nt
arzierea cea mai mic
a necesit
a N
etaje
ad
auga sau a se sc
adea etaje din num
arul de etaje N p
an
a se ajunge la N
n traseu. Informatia tabelului este corect
a numai c
and se m
areste sau se scade
num
arul de niveluri prin introducerea sau scoaterea de etaje inversor, deoarece se
consider
a c
a numai aceste etaje au nt
arzierea parazitic
a p = 1. Evident, pentru

137

CAPITOLUL 1. PORT
I LOGICE

n functie de efortul pe traseu


Tabelul 1.15 Num
arul optim de niveluri N
F , pentru pin = 1
Efortul de
traseu F
0

Num
arul optim

de etaje N

Int
arzierea
minim
aD
1
6,8

0 5, 8

11,4

2.4 4, 7

16,0

2, 8 4, 4

20,7

3, 0 4, 2

25,3

3, 1 4, 1

29,8

3, 2 4, 0

34,4

3, 3 3, 9

39,0

3, 3 3, 9

43,6

3, 3 3, 9

48,2

3, 4 3, 8

52,8

3, 4 3, 8

57,4

3, 4 3, 8

1
5,83
2
22,3
3
82,2
4
300
5
1090
6
3920
7
14200
8
51000
9
184000
10
661000
11
2380000
12
8560000

Efortul pe
etaj f

138

1.5. PORT
I
IN TEHNOLOGIA CMOS

a nu se schimba functia logic


a calculat
a pe traseu trebuie introduse sau scoase un

num
ar par de inversoare. Unul sau dou
a niveluri diferenta fata de valoarea optim
aN
modific
a nesemnificativ nt
arzierea pe traseu, dac
a acest traseu este destul de lung,
numai la trasee scurte introducerea sau scoaterea a unui etaj sau dou
a poate provoca
abateri semnificative fata de nt
arzierea cea mai mic
a.
Exemplul 1.27 Se considera trei variante de trasee inversoare compuse din nserierea
de respectiv 1,3 si 5 inversoare, fiecare traseu comand
a la iesire o sarcin
a capacitiv
a egal
a
cu de 25 de ori capacitatea de intrare. Care dintre aceste variante este optim
a si c
at este
nt
arzierea cea mai mic
a?
Solutie. Pentru fiecare din trasee rezult
a valori egale de G = 1, B = 1, si H = 25.
Int
= N (25) N1 + N pinv , cu N = 1
arzierea pe fiecare traseu este dat
a de ecuatia 1.102, D
= 25 unit
= 11, 8
,3 si 5. Pentru N = 1 rezult
aD
ati de nt
arziere; pentru N = 3 rezult
aD

unit
ati de nt
arziere iar pentru N = 5 rezult
a D = 14, 5 unit
ati de nt
arziere. Varianta cu trei
inversoare nseriate contine num
arul optim de inversoare n consecinta
realizeaz
a nt
arzierea

cea mai mic


a D = 11, 8 unit
ati de nt
arziere, fiecare etaj suport
a un efort egal cu 3 25 = 2, 9,
deci fiecare inversor va fi dimensional de 2, 9 ori mai mare dec
at predecesorul inversor. Se
poate constata si din Tabelul 1.15 c
a pentru F = 25, 22, 3 < 25 < 82, 2 num
arul optim de
= 3, adic
etaje este N
a exact cel calculat prin acest exemplu.

Exemplul 1.28 Un sir de inversoare n tehnologia 0, 6 (3, 3V, = 50ps) comanda


un semnal conectat la un terminal de iesire al circuitului integrat (pad). Capacitatea terminalului de iesire este de 40pF care este echivalent
a cu o capacitate de poart
a de 20000m.
Presupun
and capacitatea de intrare n sirul de inversoare de 7, 2m s
a se dimensioneze sirul
de inversoare cel mai rapid.
Solutie. Se calculeaz
a B = 1, G = 1 si H = 20000/7, 2 = 2777. Din Tabelul 1.15 rezult
a
= 6, 1090 < 2777 < 3920. Efortul cel mai bun pe
c
a num
arul optim de inversoare este N
1
etaj este f = (2777) 6 = 3, 75 deci fiecare inversor are capacitatea de intrare de 3, 75 ori mai
= 6 3, 75 + 6 pinv = 28, 5
mare dec
at a inversorului precedent, iar nt
arzierea este D
unit
ati de int
arziere, adic
a 28, 5 50ps = 1, 43ns.
In acest exemplu s-a g
asit c
a cel mai bun raport de multiplicare a dimensiunilor
de la un nivel la urm
atorul nivel este de 3, 75. Unele referinte indic
a pentru acest
raport de multiplicare valoarea de 2, 71, adic
a constanta e, care este corect numai
c
and nt
arzierea parazitic
a p este nul
a. Pe m
asur
a ce p creste raportul de multiplicare
creste peste valoarea lui e iar num
arul de niveluri scade . Dac
a efortul pe nivel variaz
a
n intervalul de 2 p
an
a 8 abaterea nt
arzierii realizat
a fata de cea mai mic
a nt
arziere
este 35%, iar dac
a efortul pe nivel variaz
a n intervalul de 2, 4 p
an
a la 6 abaterea este
doar de 15%. Pentru pinv = 1 cel mai bun efort pe nivel este de 3, 59. A intrat n uz ca
,,
cel mai bun efort pe nivel s
a fie considerat 4, pentru c
a este un num
ar rotund si este
usor de calculat mental num
arul de niveluri, aceast
a alegere de efort 4 pe nivel duce
la o abatere de 1% fata de nt
arzierea cea mai mic
a pentru p inv = 1. Consider
and
de niveluri rezult
efortul pe nivel 4 num
arul N
a prin relatia log4 F iar nt
arzierea F O4,
pe un nivel cu nc
arcarea 4, este cunoscut
a ca fiind egal
a 5 (vezi Exemplul 1.20),
= 5log4 F . Cuadrupl
deci nt
arzierea se calculeaz
a simplu cu relatia D
and efortul pe
traseu atrage dup
a sine o nt
arziere egal
a cu cea a unui inversor care comand
a alte
patru inversoare identice.

139

CAPITOLUL 1. PORT
I LOGICE

Un caz particular de structur


a de circuit, dar foarte des utilizat, este asa numita
,,
furc
a ce se compune din dou
a ramuri de inversoare, pe o ramur
a num
arul inversoarelor nseriate fiind impar iar pe cealalt
a ramur
a num
arul inversoarelor nseriate
fiind par, astfel c
a la iesiri se genereaz
a valoarea negat
a respectiv nenegat
a a semnalului comun aplicat la intrare, Figura 1.67. Pentru circuitul furc
a se cunosc cele
dou
a capacit
ati de iesire Ca , Cb , n general egale Ca = Cb , de la cele dou
a ramuri,
CO = Ca + Cb . De asemenea, se cunoaste capacitatea total
a de intrare n furc
a,
Cin , care este sarcina suportat
a de semnal la intrarea n furc
a, pe care va trebui s
ao
at nt
arzierile
repartiz
am pe cele dou
a intr
ari Cina , Cinb , Cin = Cina + Cinb , astfel nc
pe cele dou
a ramuri s
a fie egale. Se poate defini un efort electric total pentru circuitul
furc
a H = CO /Cin si, respectiv, c
ate un efort electric individual pentru fiecare ramur
a Ha = Ca /Cina , Hb = Cb /Cinb , aceste eforturi electrice individuale, n general,
nu sunt egale chiar dac
a nc
arc
arile la iesire sunt egale.
C ina

N niveluri

C in

Ca
C inb

C ina= C in
C inb=(1 )C in

N1 niveluri

Cb
C o=C a+C b

Figura 1.67 Structura general


a a circuitului furc
a:
Pentru proiectarea circuitului furc
a se porneste cu determinarea coeficientului de
repartizare a capacit
atii de intrare, Cin , ntre cele dou
a ramuri, Cina = Cinb ,
coeficient care rezult
a din egalitatea nt
arzierilor, ecuatia 1.102, pe cele dou
a ramuri.
Ramura care suport
a un efort electric mai mare, uzual cea cu amplificatoare mai
multe, are o capacitate de intrare mai mic
a < 0, 5, deci i se repartizeaz
a o parte
mai mic
a din curentul semnalului de intrare dec
at celeilalte ramuri. Evident, c
a
oricare ramur
a poate fi dimensionat
a s
a devin
a mai rapid
a, prin reducerea efortului
electric al s
au ceea ce implic
a m
arirea dimensiunilor tranzistoarelor de la primul etaj,
adic
a m
arindu-i curentul repartizat n detrimentul celeilalte ramuri care va deveni
mai lent
a.
Un circuit furc
a particular este referit prin num
arul de inversoare continut n
fiecare ramur
a, n general diferenta este de un singur inversor, deci pot fi circuite:
21, 32, 43, 54 , . . . . In functie de valoarea efortului electric total H = C O /Cin
din Tabelul 1.16 se obtine recomandarea ce structur
a de circuit furc
a este indicat s
a
se utilizeze (pentru pinv = 1).
Exemplul 1.29 Sa se proiecteze un circuit furca 2 1 cu capacitatea de intrare
Cin = 10 iar capacitatea de iesire, pe fiecare ramur
a, este Ca = Cb = 100. Care este
nt
arzierea introdus
a de circuit?
Solutie. Coeficientul de repartizare a capacit
atii de intrare Cin ntre ramura cu dou
a
inversoare, Cina = Cin si ramura cu un singur inversor Cinb = (1 )Cin , rezult
a din
egalizarea nt
arzierilor, ecuatia 1.102, pe cele dou
a ramuri.


1

100
100 2
+ 2pinv =
2
+ pinv
10
10(1 )

1.5. PORT
I
IN TEHNOLOGIA CMOS

140

Prin rezolvare numeric


a rezult
a = 0, 258, deci Cina = 10 = 2, 6 si Cinb = 10(1 ) = 7, 4.
Al doilea inversor din ramura cu dou
a inversoare are capacitatea de intrare, conform ecuatiei
1
1.104, egal
a cu Ca2 = 2, 6 (100/2, 6) 2 = 16, 1. Int
arzierea n ramur
a cu un singur inversor,
arzierea n ramura
conform ecuatiei 1.98, este Cb /Cinb + pinv = 100/7, 4 + 1 = 14, 5. Iar nt
cu dou
a inversoare este Ca2 /Cina + Ca /Ca2 + 2pinv = 16, 1/2, 6 + 100/16, 1 + 2 = 14, 5.

Tabelul 1.16 Circuitul furc


a recomandat n functie de efortul electric total
(pinv = 1)
H
De la

P
an
a la
9,68
38,7
146
538
1970
7150

9,68
38,7
146
538
1970

Circuitul furc
a
2-1
3-2
4-3
5-4
6-5
7-6

Exemplul 1.30 Sa se proiecteze un circuit furca pentru comanda de validare/acces


a 64 buffere tristate la o magistral
a, Figura 1.68-b. Capacitatea de intrare la circuitul
furc
a este de 12 unit
ati, iar un buffer tristate are dimensiuni de sase ori mai mari dec
at
cele ale structurii de referinta
de circuit poart
a tristate. Structura de referinta
de circuit
V DD

dimensiune x6
24

V DD
4
(EN) S

(EN) S

a)

12
12
d63

d
(data)

(data)

12

6,5

32

156

5,5

19

6,5

EN

Validare
EN
224

V DD
24
12
12

d0
b)

(data)

12

Figura 1.68 Explicativ


a pentru exemplul 1.30

linii de
magistrala
d63 d0

141

CAPITOLUL 1. PORT
I LOGICE

poart
a tristate este prezentat
a n Figura 1.68-a, acest circuit are aceeasi functionare ca si
circuitul din Figura 1.52-c, care este format dintr-un inversor CMOS static av
and pe iesire o
poart
a de transmisie CMOS (dar de data aceasta, tranzistoarele complementare ale portii de
transmisie sunt nseriate/incluse n coloana portii CMOS static
a si comandate cu semnalele
complementare s si s).
Solutie. Sarcina pe iesire pentru fiecare din semnalele de validare/ENable, EN , EN
este 64 6 2 = 768 unit
ati de capacitate. Efortul electric pentru ntregul circuit furc
a este
H = (768 + 768)/12 = 128, iar din Tabelul 1.16 rezult
a c
a structura de 4 3 este cea optim
a.
Coeficientul de repartizare a capacit
atii de intrare pe cele dou
a ramuri rezult
a din relatia
4

768
12

1

+ 4pinv = 3

768
12(1 )

1
3

+ 3pinv

Prin rezolvare numeric


a se obtine = 0, 46. Capacitatea de intrare pe ramura cu patru
inversoare este 12 0, 46 = 5, 5 iar pe ramura cu trei inversoare este 12 5, 5 = 6, 5, n
consecinta efortul electric pe ramur
a este respectiv egal cu 768/5, 5 = 140, 768/6, 5 = 118,

la fel si efortul pe nivel este 4 140 = 3, 44, 3 118 = 4, 90. Pornind cu dimensionarea, de la
capacitatea de sarcin
a de iesire spre capacitatea de intrare, rezult
a capacit
atile de intrare n
fiecare nivel egale cu 224, 65,19 si 5, 5 pentru ramura cu 4 inversoare si 156, 32 si 6,5 pentru
1
ramura cu 3 inversoare. Int
arzierea pe fiecare ramur
a este 4(140) 4 + 4pinv = 4 3, 44 + 4 =
1
17, 7 si 3 (118) 3 + 3pinv = 3 4, 90 + 3 = 17, 7. Se observ
a c
a efortul electric total al
circuitului H = 128 ((118 + 140)/2 = 128) este balansat inegal pe cele dou
a ramuri prin
mbun
at
atirea nt
arzierii pe ramura mai lent
a n detrimentul celei mai rapide astfel nc
at
fiecare s
a ajung
a la nt
arzierea de 17, 7.

Modul de analiz
a pentru circuitul furc
a se poate extinde si pentru circuite mai
complexe cu mai multe ramuri, unde fiecare ramur
a contine un num
ar diferit de
niveluri, fiecare ramur
a realizeaz
a o functie logic
a diferit
a si unde fiecare ramur
a
comand
a sarcin
a diferit
a. Totusi aceast
a extindere la circuite mai complexe necesit
a
unele artificii ceea ce arat
a unele deficiente si limit
ari ale metodei.
Metoda efortului logic este o procedur
a de proiectare pentru obtinerea celui mai
mic timp de nt
arziere pentru un traseu dintr-o retea. Aceast
a metod
a combin
a ntrun singur calcul at
at capabilitatea de a comanda sarcini electrice mari c
at si realizarea
unei functii logice. Expresiile de calcul n cadrul metodei sunt concentrate n Tabelul
1.17 iar procedura de calcul parcurge urm
atoarele etape:
1. Se calculeaz
a efortul F = GBH pentru traseul din reteaua de analizat. Efortul
logic pe traseu, G, este produsul efortului logic al tuturor portilor logice de pe
traseu, efortul logic al portilor este dat n Tabelul 1.13; efortul de ramnificatie
pe traseu, B, este produsul efortului de ramnificatie al tuturor portilor de pe
traseu; efortul electric pe traseu, H, este raportul dintre capacitatea de sarcin
a
total
a a ultimului nivel si a capacit
atii de intrare la primul nivel.
, pentru efortul F calculat, care pro2. Se estimeaz
a num
arul optim de niveluri N
duce cel mai mic timp de nt
arziere; pentru aceast
a estimare se utilizeaz
a fie
log4 F .
Tabelul 1.15, fie relatia N

=N
F N1 + P pi , folosind pentru nt
3. Se estimeaz
a nt
arzierea minim
a, D
arzierea
datorit
a capacit
atilor interne parazite datele din Tabelul 1.14. Procedura se

142

1.6. REJECT
IA ZGOMOTELOR

opreste aici dac


a se urm
areste doar compararea nt
arzierilor diferitelor structuri.
Pentru o proiectare se parcurg si punctele urm
atoare.
4. Se adaug
a sau se elimin
a niveluri p
an
a c
and num
arul de niveluri N atinge
.
valoarea N
1
5. Se calculeaz
a efortul suportat pe fiecare nivel: f = F N .

6. Se dimensioneaz
a tranzistoarele
 din
 fiecare etaj, succesiv, pornind de la ultimul

nivel folosind relatia Cin = gi /f CO p


an
a la primul nivel; valoarea calculat
a
Cin a unui etaj i devine capacitatea de iesire a etajului i1 (eventual modificat
a
prin efortul de ramnificatie); indicele etajului n traseu creste ncep
and cu etajul
de intrare nspre etajul de iesire.
Tabelul 1.17 Relatiile utilizate de metoda efortului logic
Denumire
Expresia pe nivel
Expresia pe traseu
Q
Efortul logic
g (Tabelul 1.13)
G = gi
COtraseu
O
Efortul electric
h = CCin
H = Cin
Qtraseu
Efortul de ramnificatie
B = bi Q
Efortul
f = gh
F = GBH = fi
P
1
Int
f
DF =
fi minimizat c
and f = F N
arzierea de efort
Num
arul de niveluri
1
N (Tabelul 1.15)
P
Int
arzierea parazitic
a p (Tabelul 1.14)
P =
pi
Int
arzierea total
a
d=f +p
D = DF + P
Metoda efortului logic poate indica rapid proiectantului care dintre structurile
analizate trebuie a fi aleas
a si pentru cea aleas
a se poate obtine o proiectare aproape
optim
a, iar apoi aceast
a structur
a poate apoi fi mbun
at
atit
a prin simulare cu un
program de simulare. De asemenea, aceast
a metod
a introduce notiuni cantitative
foarte necesare n cooperarea si comunicarea celor care proiecteaz
a circuite rapide
CMOS.

1.6

REJECT
IA ZGOMOTELOR

Prin semnal de zgomot se ntelege orice semnal electric nedorit care apare n
sistem. Zgomotul este tolerat n sistem at
at timp c
at suprapus peste semnalul logic
nu se ajunge la o amplitudine de semnal care s
a duc
a la o functionare incorect
a a
sistemului. In sistemele digitale, spre deosebire de cele analogice, zgomotul nu se
cumuleaz
a c
and se trece de la un nivel logic (poart
a) la urm
atorul nivel logic; aceast
a
,,
eliminare a zgomotului se datoreaz
a function
arii procustiene a portilor logice, adic
a
o poart
a dac
a este comandat
a n limita valorilor de intrare permise va genera la iesire
numai semnale n limita valorilor garantate.
O prim
a cale prin care portile pot tolera zgomotul, p
an
a la o anumit
a valoare, se
obtine, intrinsec, prin fixarea de valori garantate si de valori permise. Amplitudinea

CAPITOLUL 1. PORT
I LOGICE

143

semnalului de zgomot tolerat de c


atre o poart
a logic
a se poate exprima prin parameterii: marginea de zgomot n curent continuu n starea high, M H , si n starea low,
ML , relatia 1.18; imunitatea la perturbatii IP + , IP , relatia 1.19-a si factorul de
imunitate la perturbatii F IP + si F IP , relatia 1.19-b.
Pentru tehnologia TTL valorile tipice pentru tensiunile de iesire garantate si cele
de intrare permise sunt: VOHmin = 2, 4V , VOLmax = 0, 4V si VIHmin = 2V , VILmax =
0, 8V deci rezult
a:
MH = 2, 4V 2V = 0, 4V, ML = 0, 8V 0, 4V = 0, 4V.
De fapt, zgomotul tolerat de poart
a are valori mai mari dec
at marginile calculate, de
0, 4V , deoarece valorile tipice de iesire sunt V OH = 3, 4V , VOL = 0, 25V . Consider
and
tensiunea de prag de comutare a portii VT = 1, 7V rezult
a
IP = 3, 4V 1, 7V = 1, 7V, IP + = 1, 7V 0, 25V = 1, 45V
si pentru V = 5V se pot calcula factorii de imunitate la zgomot




1, 7
1, 45
F IP [%] =
100 = 34%, F IP + [%] =
100 = 29%
5
5
deci, circuitul este mai bine protejat la zgomot n starea H dec
at n starea L.
Tehnologia CMOS, c
and comand
a tot porti CMOS, are urm
atoarele valori tipice:
VOHmin = VDD 0, 1V , VOLmax = VSS + 0, 1V si VIHmin = 70% din VDD , VILmax =
30% din VDD iar pentru VDD = 5V si VT = 2, 5V rezult
a
MH = 4, 9V 3, 5V = 1, 4V, ML = 1, 5V 0, 1V = 1, 4V.
IP = 4, 9V 2, 5V = 2, 4V, IP + = 2, 5V 0, 1V = 2, 4V




2, 4
2, 4

+
F IP [%] =
100 = 48%, F IP [%] =
100 = 48%
5
5
In mediile puternic perturbative este recomandat
a utilizarea portilor cu imunitate
ridicat
a la zgomot, la care IP + si IP au valori absolute destul de mari, pentru c
a
tensiunile de alimentare sunt destul de ridicate, se poate ajunge p
an
a la 30V .
O a doua cale de a tolera zgomotele de c
atre portile logice const
a n dotarea portilor
cu circuit trigger Schmitt. Pentru portile TTL circuitul trigger Schmitt se introduce
dup
a tranzistorul T1 si va comanda tranzistorul inversor T2, Figura 1.22-c, iar pentru
cele CMOS triggerul Schmitt va fi plasat naintea unui inversor CMOS. Capacitatea
de a tolera zgomot, de amplitudine destul de ridicat
a, rezult
a din caracteristica static
a
de releu cu histerezis a circuitului trigger Schmitt, V O = f (VI ), Figura 1.69-a. Din
caracteristica static
a (cadranul I) se observ
a c
a pentru sensul cresc
ator al tensiunii de
intrare VI numai c
and aceast
a tensiune atinge pragul superior V p+ , iesirea triggerului
va bascula n starea 1; iar la descresterea tensiunii de intrare bascularea iesirii din
1 n 0 nu se produce la pragul superior Vp+ ci la pragul inferior Vp ( Vp < Vp+ ),
valoarea histerezisului fiind = Vp+ Vp .
La o poart
a logic
a cu trigger Schmitt tensiunea de intrare, V I , va fi nc
a interpretat
a ca 1 logic p
an
a c
and aceast
a tensiune (peste care, eventual, se suprapune semnal
an
ator,
de zgomot cu faz
a opus
a) scade sub valoarea VIH p
an
a la valoarea Vp . Asem

144

1.6. REJECT
IA ZGOMOTELOR

vO
V OH

b)
vI

V OL
vO

a)

V IL
V OH

V OL

V p
V p

V p+ V IH

V p+

vI

Figura 1.69 Triggerul Schmitt: a) caracteristica de releu cu histerezis (cadranul


I), variatia tensiunii de intrare (cadranul IV) si variatia corespunz
atoare a tensiunii
de iesire (cadranul III); b) simbolul de reprezentare a unui buffer neinversor cu trigger
Schmitt.
tensiunea de intrare (eventual cu semnal de zgomot suprapus) va fi nc
a interpretat
a ca
0 logic peste VIL p
an
a c
and se ajunge la valoarea Vp+ . Intervalele tensiunilor de intrare
n 1 si 0 logic se suprapun pe intervalul de histerezis . Marginile statice de zgomot
pentru o poart
a cu trigger Schmitt se calculeaz
a cu relatiile: M H = VOHmin Vp ,
ML = Vp+ VOLmax , care, evident, sunt mai mari dec
at la o poart
a obisnuit
a.
Portile trigger Schmitt sunt recomandate n aplicatiile, pentru care imunitatea
la zgomot este o cerinta principal
a, cum ar fi receptoarele de magistral
a sau pentru
receptia unor semnale lent variabile (cazul semnalelor de intrare n sisteme, semnale
,,
obtinute de la diverse traductoare care trebuie formate ). In Figura 1.69-a n cadranul IV este reprezentat
a variatia n timp a unui semnal oarecare v I = f (t) aplicat
la intrarea unui buffer neinversor trigger Schmitt iar n cadranul III este desenat
a
variatia corespunz
atoare a tensiunii la iesirea din buffer; pragurile de basculare fiind
am s
a desenati forma de variatie a tensiunii de iesire v O = f (t),
Vp si Vp+ . (Suger
obtinut
a pentru aceeasi tensiune de intrare, dar c
and bufferul nu este un circuit trigger Schmitt si apoi s
a comparati, tensiunea obtinut
a cu forma de variatie a tensiunii
de iesire deja desenat
a n cadranul III).
Semnalele de zgomot nu trebuie considerate numai ca surse potentiale de producere a unor function
ari eronate ci si ca posibile cauze de distrugere fizic
a a portilor,
mai ales c
and aceste semnale vin din exterior si sunt aplicate pe intr
ari. Supratensiunile aplicate pe terminalele de intrare pot duce la str
apungerea unor jonctiuni sau,
pentru CMOS, la str
apungerea stratului de oxid de sub poart
a, ori la aparitia efec-

145

CAPITOLUL 1. PORT
I LOGICE

V DD
Pad

Intrare

V DD
D1

D1

vI

D2

Data

D2
C

V DD

T2

VT

Pad

T1

VT

D (Data)
1

V DD
D1
Pad
D2
a)

vI
R
C

OE

VT

0
1
1

X
0
1

0
1
1

VT
1
1
0

Validare
Iesire
OE

Iesire

Pad
HZ
0
1

terminal de
intrare
terminal de
iesire

b)

Figura 1.70 Terminale (paduri) la un circuit integrat: a) circuite de protectie


la un terminal de intrare; b) structur
a de circuit pentru utilizarea unui pad at
at
pentru semnale de iesire c
at si semnale de intrare.
,,
tului de z
avor
are (latch-up ). Aceste supratensiuni pot apare la intr
arile portilor
datorit
a: reflexiilor pe liniile neadaptate, tensiunilor induse, alimentarea sistemului
cu mai multe niveluri de tensiune, desc
arc
arilor electrostatice.
Cea mai simpl
a, si uzual
a, cale de a proteja o poart
a pe terminalele de intrare sau
pe pad-uri (la sistemele integrate) const
a n conectarea unor diode de desc
arcare nspre
cele dou
a bare de alimentare: VSS (mas
a), VDD /VCC . Pentru portile TTL diodele
D4 si D5 pe intr
ari, Figura 1.22-c, limiteaz
a supratensiunile negative la valoarea de
0, 7V (tensiunea de conductie a diodei) sub potentialul masei. Pentru terminalele
de intrare n tehnologia CMOS este utilizat
a pentru protectie structura de circuit din
Figura 1.70-a care pentru tensiuni de intrare peste V DD sau sub VSS , prin diodele
D1, D2, produce o limitare n interiorul intervalului 0, 7V < v I < VDD + 0, 7V .
La aceast
a structur
a de protectie prin C se consider
a orice capacitate existent
a pe
intrare, iar rezistenta R se realizeaz
a prin difuzie sau, mai indicat, din polisiliciu;
evident, constanta de timp RC care apare pe intrare poate introduce o limitare a
vitezei pentru circuitele de vitez
a ridicat
a.
Distrugerea unei porti CMOS prin desc
arcare electrostatic
a poate apare nu
numai n conditii de utilizare a portii ci si n situatia de manipulare/transport. O
persoan
a merg
and pe un covor, n conditiile de 80% umiditate relativ
a, se ncarc
a
electrostatic care, apoi, prin atingerea intr
arii unei porti logice poate genera o tensiune
de ordinul sutelor de volti aplicat
a pe stratul de oxid de sub poart
a (tensiunea de
str
apungere a stratului de oxid este ntre 40 100V ). De exemplu, pentru o astfel
de atingere, cu urm
atoarele valori C = 0, 3pF , I = 100A, t = 1s, se genereaz
a

146

1.6. REJECT
IA ZGOMOTELOR

pe stratul de oxid o tensiune egal


a cu V = I t/C 330V ; evident, poarta ar fi
distrus
a f
ar
a circuitul de protectie cu diode de desc
arcare pe intrare. Ca m
asuri de
precautie la portile CMOS se recomand
a:
1. manipularea/transportul se face numai n pungi, tuburi sau spum
a care sunt
conductivi;
2. n timpul asambl
arii sau depan
arii sistemelor, persoana executant
a s
a fie conectat
a cu un fir spre p
am
ant.
Efectul de z
avor
are se manifest
a prin aparitia n interiorul plachetei de siliciu
a unui traseu de scurtcircuitare ntre VDD si mas
a care, dac
a nu este eliminat, poate
duce la distrugerea cipului; acest efect este cel mai negativ efect al tehnologiei CMOS.
Efectul de z
avor
are are ca explicatie formarea unei structuri (parazite) de tiristor.
Intre zonele difuzate (surs
a, dren, contacte metalice) si substrat se formeaz
a structuri
care, atunci c
and sunt polarizate corespunz
ator, au functionare de tranzistor npn sau
pnp. Structurile de tranzistoare complementare parazite npn si pnp mpreun
a pot
determina o functionare de tiristor care, n anumite conditii de functionare anormal
a
ale portii, poate intra n conductie deci are loc scurtcircuitarea barei V DD spre mas
a.
Tiristorul parazit odat
a amorsat nu mai poate fi comandat spre blocare de unde si
denumirea de z
avor
are pentru acest efect; eliminarea unei astfel de c
ai de scurtcircuit,
prin blocarea tiristorului, se poate face doar prin deconectarea tensiunii de alimentare.
Circuitele logice CMOS sunt fabricate n structuri care previn efectul de z
avor
are
[Weste 0 00],[Kang 0 97].
Intrarea n z
avor
are poate fi determinat
a de:
aplicarea, la pornire, a tensiunii de alimentare V DD cu un front de crestere cu
pant
a foarte mic
a (lent variabil
a);
variatii mari ale semnalului de intrare peste V DD sau VSS ;
intr
arile unui sistem/subsistem sunt comandate de iesirile unui alt sistem/subsistem iar cele dou
a sisteme au surse de alimentare diferite (semnalele de intrare
la sistemul comandat ar putea fi aplicate nainte ca sistemul comandat s
a fie
alimentat la VDD );
curenti de scurgere prin jonctiunile insulei de izolare, particule , radiatii X sau
cosmice.
Padurile circuitelor integrate sunt mari consumatoare de suprafata de siliciu apoi
conexiunile de la paduri la pinii (terminalele) circuitului integrat ocup
a spatiu relativ
mare; n plus comanda unui pad necesit
a un superbuffer, vezi Exemplul 1.28. Cu
cresterea complexit
atii circuitelor creste si num
arul de pini (de ordinul sutelor) la
circuitele integrate desi exist
a permanenta tendinta de a tine acest num
ar c
at se poate
mic. O variant
a practic
a, n acest sens, este cea prin care un terminal este dedicat
(multiplexat) at
at pentru semnalele de intrare c
at si pentru semnale de iesire, Figura
1.70-b. Din tabelul de adev
ar atasat acestei figuri rezult
a c
a atunci c
and semnalul
de validare iesire OE (Output Enable) este activ data interioar
a D este transmis
a la
pad, deci padul constituie un terminal de iesire. Pentru OE = 0, ambele tranzistoare
T1 si T2 sunt blocate, iesirea nspre pad, din interiorul circuitului, este n starea de

CAPITOLUL 1. PORT
I LOGICE

147

nalt
a impedanta HZ, pe pad se poate aplica un semnal din exterior, deci este un
terminal de intrare. Evident, aplicarea semnalului din exterior si aplicarea semnalului
din interior trebuie s
a fie operatii disjuncte.
Terminalele circuitelor integrate neutilizate n sistemul respectiv nu trebuie
l
asate flotante pentru c
a pot s
a capteze zgomote, mai ales la CMOS unde impedantele
de intrare sunt mai mari, iar circuitul poate manifesta o functionare hazardat
a. Problema terminalelor de intrare neutilizate poate fi solutionat
a n trei modalit
ati:
1. Se leag
a mpreun
a cu un alt terminal de intrare conectat la iesirea unei porti
logice (evident c
a poarta respectiv
a este nc
arcat
a suplimentar pe iesire);
2. Se leag
a la tensiunea de alimentare VDD /VCC (1 logic) printr-o rezistenta pentru
portile AND sau NAND;
3. Se leag
a la potentialul masei (0 logic) printr-o rezistenta pentru poartile OR,
NOR.
Valoarea rezistentei, de conectare, la mas
a sau la alimentare a intr
arilor neutilizate,
poate fi n intervalul 1 10K pentru portile CMOS, dar trebuie calculat
a exact
pentru portile TTL. La portile TTL, care au curentii de intrare mult mai mari dec
at
la CMOS, este necesar ca valoarea c
aderilor de tensiune pe rezistenta conectat
a la
mas
a sau VCC s
a situeze nivelul de tensiune produs pe intrare n plaja tensiunilor
garantate VOLmax , VOHmin . De exemplu, pentru portile LS-TTL care pe intrare
n starea L au un curent de 0, 4mA rezisteta de conectare la mas
a R cm a n intr
ari
neutilizate se calculeaz
a cu relatia n 0, 4mA R cm VOLmax ; respectiv rezistenta de
conectare la VCC , Rca , c
and pe intrare n starea H se absoarbe un curent de 20A se
calculeaz
a cu relatia n 0, 02mA Rca < VCC VOHmin .
Majoritatea sistemelor integrate sunt realizate n tehnologia CMOS, dar n exterior
unde, uneori, curentii necesari au valori ridicate se utilizeaz
a si circuite n tehnologie
TTL, deci adesea apare o comand
a de tip TTL pe o intrare a unui circuit CMOS.
Valorile garantate pe iesirile TTL sunt VOLmax = 0, 4V , VOHmin = 2V , iar pentru
CMOS valorile permise pe intrare sunt VILmax = 0, 8V , VIHmin = 3, 5V ; se observ
a
c
a nu exist
a compatibilitate pentru nivelul H, tensiunea generat
a de TTL ar trebui
s
a fie ridicat
a cu cel putin 1, 5V . Solutia pentru compatibilizare const
a n realizarea
inversorului CMOS de pe intrare, dup
a circuitele de protectie, Figura 1.70-a, cu o
tensiune de prag VT situat
a la mijlocul intervalului ntre 0, 8V si 2V adic
a V T = 1, 4V .
Cunosc
and valoarea lui VT se pot calcula dimensiunile portilor Wp si Wn astfel nc
at
deplasarea de nivel de tensiune, de la 3, 5V la 2V , s
a se realizeze n jos, c
atre 2V de
c
atre inversorul de intrare CMOS.
Se poate defini si o m
arime margine dinamic
a de zgomot, aceasta fiind amplitudinea zgomotului mai mare dec
at MH , ML , cu o durat
a mai mic
a dec
at timpul
de propagare minim prin poart
a, dar care nu provoac
a comutarea iesirii portii. Implusurile de amplitudine mare, dar de durat
a mai mic
a dec
at timpul de propagare,
,,
nu sunt simtite la iesire. Marginea dinamic
a de zgomot nu este garantat
a pentru o
poart
a de c
atre fabricant. Este foarte greu s
a se garanteze valoarea minim
a a timpului
de propagare, pmin , n catalog pentru o poart
a este dat
a doar valoarea maxim
a a
timpului de propagare, pmax .
Pentru eliminarea sau atenuarea zgomotului ntr-un circuit este necesar a se cunoaste natura si locul sursei de zgomot. Primul pas necesar spre aceast
a cunoastere

148

1.6. REJECT
IA ZGOMOTELOR

este o clasificare a zgomotului dup


a locul unde se afl
a sursa de zgomot; n acest sens
trebuie s
a distingem dac
a sursa de zgomot este intern
a sau extern
a circuitului si, apoi,
pentru aceast
a surs
a s
a se identifice natura fenomenului produc
ator de zgomot.

1.6.1

Rejectia zgomotelor externe

Zgomotul extern are ca surs


a: instalatiile de electronic
a de putere, motoarele electrice, motoarele termice, comutatiile n cablurile electrice de forta, supratensiunile pe
linia electric
a, instalatiile de nalt
a frecventa de putere , transmisiunile emitatoarelor
RTV si alte surse de radiatii electromagnetice si este introdus n sistem prin inductie
electromagnetic
a sau prin conductie pe firele de alimentare de la retea.
Zgomotul de conductie. Acest zgomot poate intra n sistem prin firele de
alimentare de la retea, se poate elimina sau atenua prin: separare galvanic
a si/sau
filtrare (folosite, n general, mpreun
a).
Separarea galvanic
a a sistemului de reteaua de alimentare se face prin transformatorul redresorului de alimentare. Chiar dac
a adaptarea nivelurilor de tensiune ntre
reteaua electric
a si sursa de alimentare (redresor stabilizat) nu necesit
a un transformator, totusi se recomand
a introducerea separ
arii printr-un transformator cu raportul
de transformare 1 : 1.
Prin filtrare se pot elimina at
at frecventele joase c
at si cele ridicate generate de
c
atre sursa de alimentare. In acest sens se recomand
a conectarea la intrarea pe
placa de circuit imprimat, ntre barele de alimentare V CC /VDD si mas
a, a unui filtru
capacitiv. Cu c
at capacitatea conectat
a pe intrare are valoare mai mare cu at
at este
mai bine dar, evident, o valoare mare a capacit
atii poate fi limitat
a de pret si volumul
ocupat. Practic, aceast
a capacitate conectat
a la intrarea pe placa de circuit imprimat
a sistemului se realizeaz
a cu dou
a condensatoare: unul electrolitic, de valori uzuale
n gama 50 100F , pentru filtrarea frecventelor joase si medii si unul ceramic, de
capacitate n gama zecimi de F , pentru filtrarea frecventelor nalte. De asemenea,
pentru placa de circuit imprimat a sistemului o leg
atur
a bun
a la p
am
ant, care
s
a aib
a o rezistenta c
at mai mic
a chiar si pentru domeniul frecventelor radio, dar
separat
a de mp
am
antarea la retea, este foarte recomandat
a.
Zgomotul electromagnetic. Acest tip de zgomot p
atrunde n sistem prin
inductie electromagnetic
a deci poate fi anulat sau atenuat prin ecranarea sistemului supus inductiei cu ajutorul unui ecran din materiale feroase cusc
a Faraday si
legarea acestui ecran la priza de mp
am
antare si printr-un filtru capacitiv si la sursa de
alimentare. P
atrunderi de c
amp ce pot ap
area n sistem prin zonele de ntrerupere ale
ecranului, fante pentru acces, orificii pentru cablurile cu exteriorul si aceste p
atrunderi
pot duce n interior la o inductie n sistem.
Dar cel mai pregnant efect al inductiei electromagnetice const
a n tensiuni de
zgomot induse n conexiunile exterioare ecran
arii care leag
a diferite p
arti ale sistemului
cu exteriorul. La transmisia unui semnal pe un singur fir si rentoarcerea prin traseul
de mas
a, tensiunea obtinut
a la receptor se compune din tensiunea de la emitator
plus oricare semnal de zgomot indus pe linia de leg
atur
a v zl sau pe linia de mas
a
vzm , Figura 1.71-a. Evident c
a, pentru o functionare corect
a, marginea de zgomot a
receptorului trebuie s
a fie mai mare dec
at amplitudinea maxim
a a zgomotului indus
pe linie. Ideal, se recomand
a ca leg
aturile exterioare s
a se fac
a prin cablu coaxial iar
mbr
ac
amintea (ecranarea) acestuia, la ambele capete, s
a fie legat
a la p
am
ant si s
a

149

CAPITOLUL 1. PORT
I LOGICE
Intrare
date

Zgomot indus pe linie


vz1

Emitator

Receptor

Iesire
date

vzm
a)

Masa A

V CC
+5V

0.1 F

Masa A
b)

Emitator

Legaturi de
masa cat mai
apropiate

x
x

Masa B

0.1 F

Cablu ecranat

Semnale pe
linia
diferentiala

Emitator
Intrare
date

Zgomot indus pe linia de masa

vz1

Legaturi de
masa cat mai
apropiate

Zgomot
indus pe
linie

Masa B
Receptor

Receptor
Iesire
date

vz1
vzm

Masa A

Zgomot indus pe linia de masa

Masa B

c)

Figura 1.71 Zgomote externe: a) exemplificare pentru inducerea semnalelor de


zgomot pe o linie de conexiune;b) eliminarea posibilit
atii de inducere a zgomotului
de inductie prin utilizarea de cablu ecranat; c) eliminarea zgomotului suprapus peste
semnal prin utilizarea modului de transmisie diferential
a.

se decupleze la surs
a, Figura 1.71-b. Iar c
and leg
aturile exterioare sunt realizate prin
cablu plat se recomand
a ca ntre dou
a fire, de transmisie pentru semnal, s
a fie utilizat
un fir ca mas
a si aceste fire de mas
a s
a fie legate la carcas
a/ecran.
O solutie foarte eficient
a n eliminarea zgomotului indus const
a n transmisia diferential
a a semnalului. Semnalul digital x ce trebuie transmis este convertit la emitator
si n complementul s
au, x, iar aceste dou
a semnale complementare, x si x, sunt
transmise pe dou
a linii torsodate, Figura 1.71-c. Orice zgomot v zl indus pe cele dou
a
linii sau pe traseul de mas
a este un semnal de mod comun, deci semnalele la receptor
sunt: x+vzl si x+vzl . Receptorul diferential va realiza la iesire un semnal proportional
cu diferenta celor dou
a semnale aplicate la intrare, adic
a elimin
a semnalul de mod
,,
comun. Prin transmisia diferential
a se poate obtine la receptor un semnal curat
chiar cu circuite care nu posed
a imunitate ridicat
a la zgomot; at
at emit
atorul c
at si
receptorul sunt alimentate la tensiunea standard de +5V .

150

1.6. REJECT
IA ZGOMOTELOR

1.6.2

Rejectia zgomotelor interne

Zgomotul intern, dup


a cum si denumirea spune, este produs chiar de nsusi sistemul respectiv, iar n functie de natura fenomenului care l genereaz
a pot fi identificate urm
atoarele tipuri: zgomotul de mas
a, zgomotul datorit
a neadapt
arii liniilor,
zgomotul indus prin cuplaj electromagnetic si zgomotul datorit
a curentilor de alimentare. In general, zgomotul intern poate cauza mai multe probleme dec
at cel ex,,
tern (r
aul este n noi! ). Este bine demonstrat c
a o proiectare si o executie corect
a si
ngrijit
a a sistemului sunt premise sigure pentru evitarea aparitiei zgomotului intern.
1.6.2.1

Zgomotul de mas
a.

Prin mas
a electronic
a ntr-un circuit se ntelege potentialul de referinta pentru
toate tensiunile din circuit, fizic masa electronic
a este materializat
a printr-un conductor/traseu la care se conecteaz
a toate componentele circuitului; evident acest traseu
trebuie s
a fie echipotential pentru toate componentele. Aplicarea unui semnal sau
culegerea unui semnal de prelucrat se face pe un traseu compus din conductorul de
semnal (firul cald) cu ntoarcere prin conductorul de mas
a. Conductorul de mas
a
fiind comun pentru toate circuitele de aplicare sau de culegere a semnalelor rezult
a
c
a acest conductor este parcurs de toti curentii de ntoarcere ai semnalelor. Dac
a
rezistenta conductorului de mas
a nu este nul
a curentii de ntoarcere produc c
aderi de
tensiune, iar diferitele puncte ale traseului de mas
a nu mai sunt echipotentiale, deci
componentele circuitului au potentiale de mas
a diferite. Consider
and punctul unde
se conecteaz
a masa sursei de alimentare la masa circuitului/sistemului alimentat ca
punct initial de mas
a, n cazul n care traseele de mas
a pornind din punctul initial
nu au rezistenta zero, potentialul de mas
a al fiec
arei componente va fi diferit fata de
potentialul punctului initial de mas
a n functie de valorile curentilor de ntoarcere.
VCC

VCC
1
4

a)

Circuit integrat

Z
Traseu de masa

Plan de
alimentare
Plan de
masa

Punct initial
de masa

Masa

Planuri pentru traseele


de conexiuni

b)

Figura 1.72 Zgomot de mas


a: a) exemplificare pentru o posibil
a aparitie a semnalului de zgomot de mas
a datorit
a unei impedante, Z, pe traseul de mas
a; b) solutie
de eliminare a zgomotului de mas
a prin utilizarea unui plan separat de mas
a si altul
separat de alimentare (pe o plac
a multistrat).
De exemplu, pentru circuitul din Figura 1.72-a c
and iesirea portii1 (TTL) comut
a
din 1 n 0 curentul de la surs
a spre mas
a creste cu valoarea I. Deoarece, ntre
punctul initial de mas
a si punctul de conectare la mas
a al portii 1, traseul de mas
a
prezint
a o impedanta Z, se va produce un salt al c
aderii de tensiune V pe aceast
a

151

CAPITOLUL 1. PORT
I LOGICE

impedanta egal cu V = I Z. Punctul de mas


a al portii 3 fiind foarte aproape de
cel al portii 1, saltul de tensiune produs V poate comanda poarta 3 s
a genereze la
iesire un impuls fals care, apoi, este format (adus la nivelul 0) de c
atre poarta 4, deci
o functionare eronat
a a circuitului.
Remediu pentru zgomotul de mas
a apare prin realizarea unui traseu de mas
a echipotential pentru toate componentele circuitului ceea ce practic const
a n:
1. Realizarea unui plan de mas
a n cazul utiliz
arii unei pl
aci multistrat, Figura
1.72-b. La o plac
a multistrat poate fi utilizat n totalitate un strat numai
pentru masa sistemului implementat, la fel, un alt strat numai pentru tensiunea
de alimentare iar restul straturilor pentru conexiunile necesare (actual, exist
a
pl
aci cu p
an
a la 12 straturi metalizate);
2. La folosirea unui suport unistrat s
a se aloce traseului de mas
a o suprafata conductiv
a c
at mai mare. Se recomand
a ca traseul de mas
a, cu o l
atime c
at mai
mare, n functie de suprafata disponibil
a pe plac
a, s
a nconjoare toate traseele
de conexiuni, si acest traseu (/suprafata) de mas
a s
a fie la ambele capete legat
de masa sursei de alimentare.
1.6.2.2

Zgomotul datorit
a neadapt
arii liniilor.

In toate analizele de p
an
a acum s-a considerat c
a transferul semnalului pe traseul
de conexiune ntre poarta care comand
a si o poart
a comandat
a se face n timp zero,
adic
a instantaneu, dar n realitate nu este asa chiar dac
a viteza de propagare v p pe
traseul de conexiune ar fi egal
a cu viteza luminii. Un traseu de conexiune, pe o plac
a
de circuit imprimat, este caracterizat de m
arimi electrice distribuite pe lungimea x a
traseului. Astfel se definesc valorile, pe lungimea infinitezimal
a dx, pentru inductivitate, Ldx, si pentru capacitate, Cdx, unde L si C sunt valori pe unitatea de lungime.
Viteza de propagare pe un astfel de traseu se poate exprima prin relatia:
vp =

dx
1
=
[m/s]
dt
LC

(1.106)

c
1
= [m/s]
0 r 0
r

(1.107)

sau n functie de viteza luminii, c:


vp =

unde 0 si 0 sunt respectiv permitivitatea electric


a si permeabilitatea magnetic
aa
vidului iar r este permitivitatea electric
a relativ
a (pentru pl
acile de sticlotextolit
este n jur de r = 4, 5). Rezult
a viteza de propagare vp pentru circuitele imprimate
n domeniul 15cm/ns 25cm/ns respectiv timpi de propagare pe metru n domeniul
7ns/m4ns/m. Pentru ca semnalul s
a parcurg
a traseul de lungime l ntre dou
a porti
de dou
a ori, de la iesirea portii de comand
a la intrarea portii comandate si reflectat
napoi la iesirea portii de comand
a, este necesar timpul 2T = 2l/v p . Pentru cazurile
c
and, Figura 1.15, fronturile de tranzitie ale semnalelor logice, HL , LH , sau timpii
de propagare p prin porti, relatia 1.20, sunt de acelasi ordin sau mai mici dec
at 2T
nu se mai poate utiliza analiza n curent continuu pentru procesul de tranzitie al
semnalului. Se poate utiliza si analiza n curent continuu dar numai c
and procesul

152

1.6. REJECT
IA ZGOMOTELOR

de transfer a ajuns n regim static, adic


a nu mai exist
a variatii, ceea ce practic ar
corespunde parcurgerii lungimii l cam de cinci ori, 5T .
Pentru analiza procesului tranzistoriu pe traseu este necesar s
a se utilizeze teoria
liniilor de transmisie. Conditia ca o linie de lungime l, care este parcurs
a cu viteza
vp , s
a fie considerat
a linie lung
a, pentru un impuls cu durata , este exprimat
a prin
relatia 2l/vp = 2T ; adic
a durata semnalului este mai mic
a dec
at timpul necesar
de parcurgere dus si ntors a traseului de conexiune (amintim c
a un semnal cu c
at
are variatii mai rapide cu at
at spectrul s
au de frecventa, B, este mai larg, ceea ce
se poate exprima simplu cu relatia B T = 1, unde T este perioada semnalului
respectiv). Cu c
at viteza portilor creste cu at
at lungimea de traseu care determin
a
ncadrarea n linie lung
a se micsoreaz
a, de exemplu, pentru dou
a porti cu p1 = 4ns,
p2 = 1ns linia lung
a se reduce respectiv la lungimile de tras
a de (4ns15cm/ns)/2
30cm, (1ns 15cm/ns)/2 7, 5cm.
Un traseu de transmisie este caracterizat prin impedant
a caracteristic
a, Z 0 .
Impedanta caracteristic
a este definit
a ca raportul dintre tensiunea tranzistorie, v, pe
linie si curentul tranzistoriu, i, generat n linie si poate fi calculat
a prin relatia:
r
L
v
Z0 = =
[]
(1.108)
i
C
Valori uzuale pentru impedanta caracteristic
a sunt: tras
a de circuit pe plac
a de
textolit pentru circuit imprimat 50 150, cablu coaxial 50, cablu bifilar torsodat
120, cablu plat 80 120.
Pe un traseu de transmisie ori de c
ate ori pentru impedanta liniei exist
a o discontinuitate apar reflexii ale semnalului, adic
a o parte din energia semnalului incident
este ndreptat
a napoi, Figura 1.73-a. Intr-un punct al traseului c
and se trece de la
impedanta liniei Z0 la impedanta Zr (Z0 6= Zr )se defineste un coeficient de reflexie,
kr , prin relatia:
Zr Z 0
kr =
(1.109)
Zr + Z 0
Dac
a semnalul incident V ajunge n punctul de reflexie, de coeficient de reflexie
kr , atunci n urma reflexiei se propag
a napoi pe linie un semnal reflectat v r = kr V .
Imediat dup
a reflexie n punctul de reflexie semnalul rezultat (total), v t , prin aplicarea
principiului superpozitiei, este egal cu semnalul incident V plus semnalul reflectat v r :
vt = V + vr = (1 + kr )V

(1.110)

In punctele de traseu, c
and tensiunea reflectat
a se propag
a n sens invers, tensiunea
rezultant
a este egal
a cu tensiunea care exista n acel punct, n acel moment, plus
tensiunea reflectat
a vr . Pentru plaja de impedante Zr [0, ], care pot fi nt
alnite
ntr-un punct de reflexie, rezult
a, din relatia 1.109, pentru coeficientul de reflexie c
a
are valori n intervalul kr = [1, 1].
Pentru o linie de transmisie se vor analiza trei cazuri (limit
a) de reflexie dup
a cum
linia se termin
a pe impedantele Zr = 0, Zr = Z0 sau Zr = .
Linia de transmisie terminat
a n scurtcircuit, Zr = 0. Rezult
a kr = 1,
vr = kr V = V iar vt = V V = 0. Imediat dup
a reflexia semnalului incident
V , n punctul de terminare pe impedanta Zr , tensiunea rezultat
a este zero si n

153

CAPITOLUL 1. PORT
I LOGICE
Poarta emitatoare
VG

Linia de transmisie

Zs

Poarta receptoare
Zr

Zo

vp

Zr

Zo
V

vt

vr

a)

vt

vp
V

Distanta

Capatul liniei

vt

Tensiunea
pe linie
dupa o reflexie
la capat
pentru :

vr

V
Zr>Zo

Distanta
Emitator

V
Zr<Zo

vt

Capatul liniei

b)

vt
vr
Distanta
Emitator

c)

vt
Capatul liniei

Poarta B (receptoare)

Poarta A (emitatoare)
d)

Figura 1.73 Reflexia semnalului pe liniile de conectare ntre porti(a):


b) reflexia pentru cazul c
and Zr > Z0 ; c) pentru cazul c
and Zr < Z0 ; d) exemplu de
forme de semnale la transferul dintre dou
a porti.
continuare devine zero tensiunea pe linie pe m
asur
a ce tensiunea reflectat
a vr
,,
se propag
a napoi pe linie (semnalul se stinge ).
Linia de transmisie terminat
a pe impedant
a caracteristic
a , Z r = Z0 (linie
adaptat
a). Rezult
a kr = 0, vr = 0V = 0 iar vt = V +0. Pentru o linie adaptat
a
nu exist
a component
a reflectat
a, dup
a timpul T de propagare a semnalului pe
linie p
an
a la punctul de impedanta Zr , procesul devine stationar, iar tensiunile
se pot calcula dup
a legea lui Ohm.
Linie de transmisie terminat
a n gol, Zr = . Rezult
a kr = +1, vr = kr V =
V , vt = V + vr = 2V . Deoarece semnalul reflectat are amplitudinea egal
a
cu V tensiunea pe linie devine egal
a cu 2V , pe m
asur
a ce tensiunea reflectat
a
se propag
a napoi, ncep
and cu punctul de reflexie (liniile care se termin
a pe
intr
arile portilor CMOS, care au impedanta de intrare foarte mare R > 10 12 ,

154

1.6. REJECT
IA ZGOMOTELOR

pot fi considerate ca linii n gol).


Pentru dou
a cazuri Zr > Z0 si Zr < Z0 , n Figura 1.73-b si c se reprezint
a
simplificat modul cum se obtine tensiunea total
a pe linie, v t , prin sumarea tensiunii
incidente, V (spre poarta receptoare) cu tensiunea reflectat
a, v r , de c
atre impedanta
de intrare, Zr , n poarta receptoare.
Poarta generatoare
R 0=Z0/3

l/2
kr=1/2

v1

v0

l/2

R in1=Z0
kr1=0

R in2=3Z0
kr2=+1/2
v2

R in1

R in2

Poarta 1

v0

0,93V 0,89V

0,75V

1,125V
v1
0,93V
0,84V
0,75V

t
T

2T

3T

4T

Poarta 2
1,125 V

v2

0,84 V

t
T

2T

3T

4T

t
T

2T

3T

4T

Figura 1.74 Variatia tensiunii pe o linie de transmisie cu puncte de reflexie


la ambele capete.
In Figura 1.74 este reprezentat
a schema echivalent
a a unei porti a c
arei iesire, prin
intermediul unei linii de transmisie de impedanta Z 0 si lungime l, comand
a n punctul
terminus intrarea unei alte porti. Poarta de comand
a este echivalat
a cu un generator
de tensiune V si o rezistenta de iesire RO = Z0 /3, iar intrarea portii comandate din
punctul terminus este echivalat
a numai prin rezistenta de intrare R in2 = 3Z0 . La
mijlocul liniei de transmisiune, l/2, mai este conectat
a o poart
a care are rezistenta
a
de intrare Rin1 = Z0 . Se va analiza variatia tensiunii vO la iesirea portii de comand
si a tensiunilor v1 si v2 la intr
arile portilor comandate, c
and tensiunea generatorului
are un salt de la zero la valoarea V .
La momentul t = 0 tensiunea generatorului se aplic
a pe divizorul rezistiv format
din R0 si Z0 (semnalul nu a nceput s
a se propage
pe

 linie) deci la iesirea portii de
V
comand
a rezult
a tensiunea egal
a cu vO = Z0 +Z0 /3 Z0 = 3/4V = 0, 75V . Dup
a

timpul (l/2)/vp = T /2 semnalul cu amplitudinea 3/4V ajunge la Poarta1 la a c


arei
intrare se va aplica tensiunea v1 (T /2) = 3/4V deoarece nu exist
a reflexie, intrarea
fiind adaptat
a, kr = 0. Dup
a nc
a un interval T /2 semnalul ajunge la intrarea Portii2
de la cap
atul terminus unde sufer
a o reflexie cu un coeficient de reflexie k r2 = (3Z0
Z0 )/(3Z0 + Z0 ) = 1/2. Tensiunea reflectat
a este vr = 1/2 3/4V = 3/8V , iar
tensiunea total
a aplicat
a portii rezult
a v 2 (T ) = 3/4V + 3/8V = 9/8V = 1, 125V .
Unda de tensiune reflectat
a dup
a intervalul de timp T /2 ajunge la Poarta1 la a c
arei
intrare se aplic
a tensiunea v1 (3T /2) = 3/4V + 3/8V = 9/8V = 1, 125V , iar dup
a
nc
a un interval de T /2 atinge punctul de reflexie de la iesirea portii de comand
a
unde coeficientul de reflexie este kr = (Z0 /3 Z0 )/(Z0 /3 + Z0 ) = 1/2. Tensiunea
reflectat
a n acel punct este vr = (1/2) 3/8V = 3/16V ; tensiunea rezultat
a

CAPITOLUL 1. PORT
I LOGICE

155

v0 (2T ) se compune din tensiunea existent


a 3/4V , din tensiunea incident
a 3/8V si
din tensiunea reflectat
a, deci v0 (2T ) = (3/4 + 3/8 3/16)V = 15/16V = 0, 93V .
Urmeaz
a a doua parcurgere spre cap
atul terminus al traseului de c
atre semnalul
reflectat vr = 3/16V c
and se obtin la Poarta1: v1 (5T /2) = (9/8 3/16)V =
15/16V = 0, 93V si la Poarta2: v2 (3T ) = (9/8 3/16 3/32)V = 27/32V = 0, 84V ;
n punctul terminus 9/8V este tensiunea existent
a, 3/16V este tensiunea incident
a
iar 1/2(3/16)V = 3/32V este tensiunea reflectat
a. Se ncepe a doua parcurgere
napoi nspre nceputul traseului de c
atre semnalul reflectat v r = 3/32V ; se obtin
la Poarta1: v1 (7T /2) = (15/16 3/32)V = 27/32V = 0, 84V , la poarta generatoare
v0 (4T ) = (15/16 3/32 + 3/64)V = 57/64V = 0, 89V . In punctul de nceput, de
la poarta generatoare, se produce acum un semnal reflectat egal cu v r = (1/2)
(3/32)V = +3/64V . La urm
atoarea parcurgere nspre cap
atul terminus se obtin la
Poarta1: v1 (9T /2) = (27/32 + 3/64)V = 57/64V = 0, 89V si la Poarta2: v 2 (5T ) =
(27/32 + 3/64 + 3/128)V = 117/128V = 0, 91V si un semnal reflectat v r = 3/128V .
In final, se ajunge n regimul stationar c
and tensiunea aplicat
a la cap
atul linei de
transmisiuni v2 () = (V /(Z0 /3 + Z0 + 3Z0 )) (Z0 + 3Z0 ) = 0, 92V .
Se observ
a din diagramele din Figura 1.74 c
a tensiunile v 1 , v2 , intr
arile portilor
comandate, pot avea valori mai mari dec
at V . C
and la intrarea liniei de transmisiune
se aplic
a un salt de la 1 logic la 0 logic pot ap
area la intrarea portilor comandate
tensiuni (negative) sub nivelul masei. Protectia mpotriva acestor supratensiuni la
intrarea portilor se face prin diode de desc
arcare ca n Figura 1.22-c si Figura 1.70-a.
In plus, n intervalele scurte c
and diodele de pe intrare conduc realizeaz
a o impedanta
de intrare la mas
a de valoare foarte mic
a, deci un coeficient de reflexie care tinde spre
1, ceea ce duce la atenuarea regimului tranzistoriu.
Eliminarea reflexiilor pe liniile de transmisie se poate realiza n dou
a modalit
ati.
Prima modalitate const
a n conectarea la cap
atul terminus a unui circuit terminator (Th
evenin) format din rezistentele R1 si R2 ca n Figura 1.75-a. (Teorema
Th
evenin: O retea liniar
a si activ
a, cu dou
a borne de iesire A si B si f
ar
a cuplaje
inductive cu exteriorul poate fi substituit
a cu un generator ideal de tensiune V T hev
nseriat cu o rezistenta RT hev : VT hev este egal
a cu valoarea tensiunii la bornele retelei
la mers n gol VT hev = VAB0 , iar RT hev = VT hev /IABsc . IABsc este curentul generat de
retea c
and bornele A si B sunt scurtcircuitate.) Schema echivalent
a Thevenin
este

 deVCC
senat
a n Figura 1.75-b. Rezult
a pentru tensiunea echivalent
a V T hev = R1 +R2 R2 ,
iar Isc = VCC /R1 deci RT hev = VT hev /Isc = (R1 R2 )/(R1 + R2 ) adic
a cele dou
a
ramuri n paralel. In alegerea valorilor de rezistent
a ale terminatorului se tine seama
de urm
atoarele [Wakerly 0 00]:
- Valoarea rezistetei RT hev trebuie s
a fie c
at mai aproape de Z0 ;
- Valoarea tensiunii VT hev trebuie aleas
a nc
at s
a optimizeze curentul absorbit si
generat de poarta care comand
a linia de transmisie. Pentru portile simetrice
pe iesire, care au valori egale pentru curentul absorbit si generat (cazul portilor
CMOS dar nu si cele CMOS compatibile TTL), se recomand
a V T hev = (VOL +
VOH )/2. Pentru portile asimetrice pe iesire la care I OL > IOH (portile TTL si
CMOS compatibile TTL), se recomand
a VT hev > (VOL + VOH )/2, prin aceasta
se ajut
a poarta (c
and iesirea sa este n H) printr-o generare suplimentar
a de
curent de c
atre terminator pe linia comandat
a de poart
a, dar cu costul cresterii
curentului pe care trebuie s
a-l absoarb
a poarta de pe linie n starea L;

156

1.6. REJECT
IA ZGOMOTELOR

V CC
R1

Poarta
generatoare

Linie de transmisie

V Thev

R2

a)

Zo R i

Ri

b)

Porti receptoare

Poarta generatoare
+

Terminator
Thevenin
R Thev

Linie de
transmisie

Ri
Porti receptoare
c)
V CC

d)

V CC

R1

R1

R2

R2

e)

Figura 1.75 Modalit


ati de adaptare a liniilor: a) adaptarea unei linii de magistral
a prin conectarea la cap
at a unui terminator Thevenin; b) schema echivalent
aa
terminatorului; c) adaptarea iesirii unei porti (la linia de magistral
a) prin nserierea
unei rezistente de valoare Z0 Ri ; d,e) variante de adaptare a conexiunilor dintre
dou
a porti.

- C
and linia de transmisie este o linie de magistral
a tip TSL va trebuie ca, atunci
c
and magistrala nu este coamandat
a de c
atre nici un emitator, tensiunea V T hev a
terminatorului s
a fixeze un potential pe linie care s
a fie n intervalele de tensiuni
de iesire garantate (si nu n intervalul de tensiuni interzise). Dac
a tensiunea
fixat
a pe linia de magistral
a este aproape de tensiunea de pragul de comutatie
VT (Definitia 1.14 ) a portilor receptoare, atunci pot s
a apar
a oscilatii pe linie
sau curentii la intr
arile portilor receptoare s
a creasc
a cu mult peste valorile
normale. (Mai recent, (portile) buffere de magistrale au deja integrat pe iesire
un circuit activ de mentinere bus holder, Figura 1.46-e a nivelului pe linia
de magistral
a pentru intervalele c
and magistrala este n HZ.)
Valori uzuale pentru rezistentele terminatorului sunt cele standard n plaja 150,
220, 270, 330, 390, 470. O pereche, aproape standard, pentru aplicatii TTL este
R1 = 220, R2 = 330 pentru care se obtine RT hev = 132 si VT hev = 3V , iar poarta
care comand
a linia trebuie s
a absoarb
a n starea L un curent egal cu (3V /132) =

CAPITOLUL 1. PORT
I LOGICE

157

22, 7mA si nu trebuie s


a genereze curent n starea H deoarece tensiunea H este
mentinut
a de terminator. Dezavantajul principal al terminatoarelor Thevenin este
consumul permanent de putere; uneori se utilizeaz
a ca terminator un circuit asimetric
n care exist
a numai R1 iar R2 = .
A doua modalitate de eliminare a reflexiilor const
a n nserierea unei rezistente,
n linia de transmisie imediat n apropierea portii care comand
a linia, de valoare R =
Z0 Ri , Figura 1.75-c. Pentru generatorul de tensiune al portii, n schema echivalent
a,
apare o nc
arcare de 2Z0 (adic
a Ri + Z0 Ri + Z0 = 2Z0 ). Aceast
a modalitate este
eficient
a pentru portile la care Ri rezistenta de iesire n stare H si rezistenta de iesire
n stare L sunt de valori apropiate (cazul portilor CMOS), iar portile comandate
sunt toate grupate spre cap
atul terminus al liniei de transmisie. Pentru impedanta
caracteristic
a n intervalul Z0 = 50 150 se recomand
a Ri = 15 40.
Pentru portile TTL(LS) rezistentele de iesire sunt: n jur de 30 n stare L si
n jur de 300 n stare H, iar cele de intrare n jur de 100 pentru V in 1, 5V si
10K pentru Vin > 1, 5V . Circuitele CMOS prezint
a o impedanta foarte mare pe
intrare care pentru o linie de transmisiuni este echivalent cu o terminare n gol. Din
dispersia acestor valori se poate constata c
a este foarte greu a se realiza o adaptare
pentru toate conexiunile dintre dou
a porti.
La circuitele actuale (complexe) care functioneaz
a la frecvente ridicate (CPLD,
FPGA, memorii, microprocesoare, vezi capitolul 4) exist
a posibilitatea de a ajusta
impedanta de iesire a unui driver care comand
a o linie si la fel impedanta de intrare
la un circuit receptor care receptioneaz
a semnalul de la o linie. Aceast
a ajustare
se face electronic, n functie de valoarea impedantei caracteristice Z 0 , se introduc
sau se scot rezistente fixe nc
at rezistenta echivalent
a rezultat
a s
a coincid
a cu Z 0 .
Fizic, introducerea sau scoaterea de rezistente se realizeaz
a prin nserierea cu fiecare
rezistenta fix
a a unui tranzistor care se comand
a respectiv n conductie sau n blocare.
Se poate ca si pentru conexiunile dintre porti s
a se adopte modalit
atile de adaptare
utilizate pentru liniile de magistral
a ca n Figura 1.75-d, 1.75-e, dar de cele mai multe
ori se fac conexiuni ntre porti f
ar
a a se face o astfel de adaptare. Pentru astfel de
situatii de neadaptare a conexiunilor dintre porti se recomand
a ca pe durata fronturilor de tranzitie ale semnalelor de comand
a s
a se asigure ca linia de conexiune, de
lungime l, s
a fie parcurs
a de cel putin 5 ori. Se consider
a c
a dup
a cinci parcurgeri (5T )
,,
regimul tranzitoriu se stinge; si n acest fel rezult
a crestat variatia de semnal doar
n intervalul tranzitoriu, Figura 1.74, nu si pe durata de regim static. Conform acestei
recomand
ari, consider
and vp = 20cm/ns pentru cinci parcurgeri pe durata frontului
de c
adere HL (uzual HL < LH ), rezult
a lungimea maxim
a lmax (vp HL )/5
a conexiunii neadaptate ntre dou
a porti, dar pentru care se asigur
a o functionare
corect
a. Aplic
and aceast
a recomandare rezult
a urm
atoarele valori maxime pentru
trasee: ECL, HL 2ns, lmax = 8cm; TTL-S, HL 3 4ns, lmax = 12 16cm;
TTL, HL = 5 7ns, lmax = 20 30cm.
Se estimeaz
a c
a n viitor si n interiorul unui sistem digital, similar ca n telecomunicatii, ntre circuitele integrate chiar si n interiorul circuitelor integrate, interconectarea va fi realizat
a prin trase pentru semnal optic. Avantajul fizic al semnalului
optic fata de cel electric este imunitatea la perturbatii electromagnetice si eliminarea
constantelor de timp datorit
a nc
arc
arii capacitive. Estim
arile zic c
a, fata de 2002,
va fi curent
a comunicatia optic
a ntre cipuri n 5-10 ani, iar cea n interiorul cipului
cam n jur de 15 ani.

158

1.6. REJECT
IA ZGOMOTELOR

1.6.2.3

Zgomotul datorat cuplajului electromagnetic (diafonia)

Diafonia (cross-talk), adic


a inductia semnalului dintr-un traseu n altul vecin pe
durata fronturilor, este o consecinta a cuplajului inductiv si capacitiv dintre trasee.
Evident, cu c
at frecventa semnalului printr-un traseu este mai ridicat
a cu at
at tensiunea indus
a n traseele vecine poate fi de valoare mai mare.
Definitia 1.19 Nivelul de diafonie, D, este raportul dintre tensiunea (parazit
a) indus
a ntr-un traseu (perturbat) si tensiunea care o genereaz
a (perturbatoare).
D=

Vperturbata
Vperturbatoare

Se consider
a, n Figura 1.76, dou
a trasee unul compus din Poarta1 ce comand
a,
pe o linie cu impedanta caracteristic
a Z0 , intrarea Portii2 si al doilea traseu compus
din Poarta3 ce comand
a Poarta4 pe o linie cu impedanta caracteristic
a Z 0 ; ntre cele
dou
a trasee exist
a o impedanta de cuplaj Z c . Cuplajul electromagnetic realizat prin
impedanta de cuplaj Zc apare ca o rezultant
a a cuplajelor formate prin capacit
atile
distribuite Cm si cuplajului prin inductivit
atile distribuite L. Pentru analiza cuplajului electromagnetic al celor dou
a trasee se impune ca impedanta de iesire a portilor
de comand
a Zout s
a ndeplineasc
a conditia Zout  Z0 (poarta este un generator ideal
de tensiune). Atunci, cu aceast
a conditie, tensiunea indus
a V I2 n linia 1-2, ce se
aplic
a la Poarta2, de c
atre tensiunea din linia 3-4, V O3 , generat
a la iesirea portii 3 va
fi exprimat
a prin relatia:
VI2 =

VO3
VI2
1
D=
=
1 + Zc /Z0
VO3
1 + Zc /Z0

(1.111)

Calitativ, relatia 1.111, sugereaz


a ce modalit
ati pot duce la atenuarea diafoniei:

CL

Zo

1
Poarta 1 C
m
Poarta 3
Zo

3
CL
V O3

CL
L
M

CL
L

Cm

Cm

CL

CL
L

L
CL

Zo

Cm
M Linii paralele
Zc
(cuplate
L
L electromagnetic)
Zo

V I2
L

2
Poarta 4

M
L

ZI

Poarta 2

CL

Figura 1.76 Explicativ


a pentru procesul de generare a diafoniei

ZI

CAPITOLUL 1. PORT
I LOGICE

159

M
arirea impedantei de cuplaj Zc prin ndep
artarea traseelor (distanta uzual
a
ntre traseele de circuit imprimat este de 0, 20, 4mm), sau micsorarea lungimii
portiunilor de paralelism ntre trasee sau ambele simultan;
Micsorarea impedantei caracterisitice Z 0 prin intercalarea unei trase de mas
a
ntre trasele de circuit cuplate, sau utilizarea unui plan de mas
a;
Utilizarea unor materiale care prezint
a un coeficient de permeabilitate magnetic
a r care se diminueaz
a odat
a cu cresterea frecventei semnalului, deci se
reduce cuplajul inductiv (polietilene utilizate pentru realizarea cablurilor plate);
Micsorarea spectrului de frecventa al semnalelor prin reducerea pantei fronturilor de comutatie. Aceasta se poate obtine prin conectarea la iesirea portilor a
unor condensatoare de ordinul zeci sute pF . Modalitatea aceasta este referit
a
ca reducerea lui di/dt, care intervine n relatia tensiunii induse V = L di/dt.
Cresterea frecventei semnalelor n sistemele digitale (la nivelul anului 2004 s-a
ajuns la frecventa de ceas pentru microprocesoare n jur de 3GHz, perioada fiind
de 333ps) creaz
a dificult
ati n realizarea magistralelor; o magistral
a de 64 de biti
are 64 de trasee care merg n paralel pe lungimi destul de mari. Pentru astfel
de aplicatii exist
a circuite de comand
a (drivere de magistral
a) care transmit pe
magistral
a doar fronturile semnalelor digitale dar cu o pant
a di/dt 1; teoretic,
un front al unui semnal digital (ideal) este di/dt .
Structura de driver de magistral
a, din Figura 1.77-a, este de fapt un driver CMOS
TSL, Figura 1.46-d, a c
arei tensiune de iesire la linia de magistral
a, c
and este n stare
HZ, este fixat
a la nivelul median VDD /2 prin divizorul echilibrat format cu valori de
impedanta egale cu 2Z0 . Un semnal digital x(t) si semnalul negat dar nt
arziat cu
3p , x(t 3p ), obtinut prin nserierea a trei inversoare, aplicate la intrarea unei porti
NAND va genera la iesire un impuls negativ de l
atime 3 p , dar numai pe fronturile
pozitive ale semnalului x(t). Similar, aceleasi semnale aplicate la intrarea unei porti
NOR va genera la iesire un impuls pozitiv de l
atime 3 p dar numai pe fronturile
negative ale semnalului x(t), Figura 1.77-b. Pe frontul pozitiv al semnalului de intrare
x(t) tranzistorul pMOS intr
a n conductie iar tensiunea de iesire v O creste liniar de la
VDD /2 la VDD /2+V iar c
and tranzistorul se blocheaz
a scade liniar de la V DD /2+V
la VDD /2. Similar, pe frontul negativ al semnalului x(t) va conduce tranzistorul
nMOS iar tensiunea de iesire va avea variatia liniar
a de la V DD /2 la VDD /2 V , iar
la blocarea tranzistorului, de la VDD /2 V la VDD /2. Semnalul vO (t) cu variatii
liniare cu panta n jur de unitate, aplicat pe o linie de magistral
a, va induce n liniile
vecine tensiuni de valoare mult mai mic
a dec
at un semnal cu fronturi foarte abrupte.
La receptie un circuit trebuie s
a sesizeze sensul frontului semnalului x(t) si s
a refac
a
amplitudinea si durata acestui semnal, adic
a o deplasare de la V DD /2 fie la VDD fie
la VSS .
Exemplul 1.31 a) Daca liniile de transmisiune sunt realizate din conductori de
cupru cu = 1mm, asezati la o distanta
mai mic
a de 1mm unul fata
de cel
alalt si la o
distant
a mai mare de 20mm fata
de orice conductor de mas
a impedantele vor avea valorile
Z0 = 200, Zc = 80 rezult
a un nivel de diafonie D1 = 0, 71. Acest raport zgomot semnal
este inacceptabil ntruc
at nici un circuit standard nu are o margine de zgomot mai mare
dec
at o treime din valoarea saltului logic de tensiune.

160

1.6. REJECT
IA ZGOMOTELOR
3 p

V DD
vB

x(t)

x(t 3 p )
vA

2Zo
Linie de
vO magistrala
Zo
2Zo

a)
x(t)

3 p

x(t 3 p )
vB

vA
tf

tr

vO
+ V

+ V

V DD /2

V
t

b)

Figura 1.77 Driver de magistral


a cu di/dt redus: a) structur
a circuit; b) explicativ
a prin diagrame de semnal pentru obtinerea pe linia de magistral
a a unui
semnal numai cu panta egal
a cu 1.
b) Dac
a n exemplul a) se introduce un plan de mas
a la distanta de 1mm de fiecare conductor
se obtin valorile Z5 0, Zc = 125 iar nivelul de diafonie este D2 = 0, 28. Valoarea 0.28
pentru diafonie este destul de mare, se apropie prea mult de valoarea maxim
a de 30 % a
marginii de zgomot n curent continuu de la portile CMOS.
c) Dac
a at
at linia emita
toare c
at si cea receptoare se realizeaz
a din cablul torsodat impedan-tele au valorile Z0 = 80, Zc = 400 si diafonia este D3 = 0, 16. Acest raport
zgomot/semnal este satisf
ac
ator pentru toate circuitele TTL si TTLS.

1.6.2.4

Zgomotul datorit
a curentilor de alimentare

Curentul absorbit de o poart


a de la sursa de alimentare, n timp, nu are o valoare
constant
a. In oscilograma formei de variatie a curentului de alimentare apar evident
v
arfuri cu amplitudinea destul de mare (spikes, glitches) n momentele de comutatie
H L si L H ale portii, Figura 1.78. Aceste v
arfuri de curent din perioadele
tranzitorii sunt cauze generatoare de zgomot n dou
a modalit
ati: 1- prin inductie pot
produce tensiuni parazite n circuitele vecine; 2- micsoreaz
a tensiunea de alimentare a
portii cu valoarea c
aderii de tensiune provocat
a pe impedanta traseului de alimentare

161

CAPITOLUL 1. PORT
I LOGICE

(mai ales pe componenta inductiv


a a acestui traseu). La valoarea total
a a curentului
absorbit de o poart
a contribuie trei componente una de regim stationar si dou
a de
regim tranzitoriu.
1. Curentii absorbiti n regim stationar (de curent continuu). Valorile curentilor printr-o poart
a n starea H, ICCH , si n starea L, ICCL , nu sunt egali, deci pe
circuitul de alimentare, ntre cele dou
a st
ari, poarta provoac
a variatiile de curent
I = ICCL ICCH care prin c
aderile de tensiune de pe inductivit
atile parazite L ale
traseului si ale pinilor circuitului micsoreaz
a tensiunea de alimentare V CC cu valoarea
V :
I
[V ]
(1.112)
V = L
T
Remediu pentru aceste variatii de tensiune este un condensator de desc
arcare C d
conectat chiar pe terminalele VCC /VDD si mas
a ale portii, condensator care consti,,
tuie un rezervor de energie si care va livra pentru poart
a necesarul de curent I
n momentele c
and tensiunea de alimentare scade. Impun
and o anumit
a c
adere de
tensiune V , c
and este necesar un curent suplimentar I ntr-un interval de timp
T , valoarea minim
a a condensatorului Cd se determin
a cu relatia:
vO

LH

HL

V OH

V OL

iC
I CCL
I CCH

V CC /V DD
t

Figura 1.78 V
arfurile de curent de alimentare la tranzitiile H L si H L
produc variatii n tensiunea de alimentare

Cd =

I
[F ]
V /T

(1.113)

De exemplu, pentru circuitul TTL-LS 7400 (patru porti NAND) consumul total al
celor patru porti c
and sunt alimentate la VCC = 5V este de ICCL = 2, 4mA si
ICCH = 0, 8mA. Dac
a presupunem c
a toate portile sunt comandate simultan la
aceeasi frecventa de 1M Hz, pentru ca tensiunea de alimentare a circuitului s
a nu
varieze cu mai mult de 5% (V = 5%VCC = 0, 25V ), este necesar
a o capacitate de
desc
arcare Cd = (2, 4mA 0, 8mA)/(0, 25V /0, 5 1s) = 3, 2nF .

162

1.6. REJECT
IA ZGOMOTELOR

2. Curentii de nc
arcare si desc
arcare a capacit
atilor n momentele de comutatie. Acesti curenti determin
a peste 90% din puterea disipat
a pe o poart
a CMOS, dar
sunt destul de redusi pentru tehnologia bipolar
a. Curentul de nc
arcare a sarcinii, la
comutarea L H, si curentul de desc
arcare a sarcinii, la comutarea H L sunt egali
numai c
and Wp = 2Wn ( pentru n = 2p ). De exemplu, pentru circuitul 74HCT00
(patru porti NAND) curentul de nc
arcare ILH si curentul de desc
arcare IHL al
circuitului, c
and portile sunt comandate simultan pentru un salt logic de 3, 6V cu o
vitez
a de crestere de 0, 25V /ns si de 0, 4V /ns pentru descrestere, se pot determina
(cu o aproximatie destul de bun
a pentru aplicatiile practice) cu relatia 1.112
ILH = 4 50pF 0, 25 109 V /s = 5mA
IHL = 4 50pF 0, 4 109 V /s = 8mA
iar timpii de crestere tLH si descrestere tHL rezult
a
tLH = 3, 6V /(0, 25V /ns) = 14, 4ns
tLH = 3, 6V /(0, 4V /ns) = 9ns
3. Curentii de scurtcircuit. Acesti curenti care apar pe traseele dintre
VDD /VCC si mas
a n momentele de comutatie, at
at n tehnologia CMOS c
at si bipolar
a, prin durata lor scurt
a pot constitui surse de zgomot.
Variatiile de curent datorit
a regimului tranzitoriu, punctul 2 si 3, pot ajunge la
valori mai mari dec
at 10mA/ns care pe o inductivite de 0, 1H(valori tipice pentru
traseele de circuit imprimat sunt 0, 01 0, 02H/cm), conform relatiei 1.112 vor
produce c
aderi de tensiune V = 0, 1H 10mA/ns = 1V . Efectul acestor variatii
de curent este acelasi ca si cel produs de al variatiilor curentului de alimentare cu
deosebirea c
a de data aceasta spectrul de frecvente este mult mai nalt.
Atenuarea zgomotelor generate de curentii de alimentare se poate realiza prin
conectarea pe pinii de alimentare al fiec
arui circuit integrat a unui condensator ceramic de ordinul 10100nF (pentru rejectia frecventelor nalte) si a unui condensator
de decuplare cu tantal de 0, 33F (pentru frecvente joase) la c
ate un grup de 34 circuite integrate. De fapt, n aceeasi manier
a, dar de valori mai mari, se face decuplarea
circuitului de alimentare la intrarea pe placa de circuit imprimat. Totusi, numai decuplarea de la intrarea pl
acii de circuit imprimat nu este suficient
a deoarece inductivit
atile parazite ale traseelor, de la intrare p
an
a la circuit, mpiedic
a livrarea rapid
a
de curent spre circuite si atunci aceast
a decuplare local
a se repet
a si n apropierea
circuitului.
Exemplul 1.32 Sa se calculeze caderea de tensiune produsa pe o inductivitate L =
2nH (de exemplu inductivitatea firului care conecteaz
a zona de pad la pinul circuitului)
de c
atre curentul de desc
arcare al sarcinii capacitive CL = 100pF de la iesirea unui buffer
CMOS conectat la pad. Se consider
a sarcina nc
arcat
a la VDD = 5V iar HL = 5ns.
Solutie. In Figura 1.79 este trasat
a variatia real
a a curentului de desc
arcare cu linie
continu
a, iar cu linie ntrerupt
a se estimeaz
a o variatie liniar
a. Pentru acest caz relatia 1.113
se scrie sub forma
td
= CL VDD
Idmax
2

163

CAPITOLUL 1. PORT
I LOGICE

si de asemenea, din estimarea de


variatie liniar
a pentru curentul id , se
poate scrie relatia de variatie a curentului


did
2Idmax
Id
max =
dtd max
HL /2
HL

id
I dmax

td = 0

t d = HL / 2

rezult
a relatia


4CL VDD
did

2
dtd max
HL

td

t d = HL

Introduc
and valorile numerice se obtine

Figura 1.79 Explicativ


a pentru Exemplul
1.32

did
dtd

max

4 100 1012 5
(5 109 )2

= 80mA/ns
V = L

did
dtd

max

160mV

Dac
a poarta devine mai rapid
a de dou
a ori HL = 2, 5ns c
aderea de tensiune se m
areste de
patru ori 4 160mV = 0, 64V .

PROBLEME
P1.1 Utiliz
and axiomele si teoremele algebrei Booleene, s
a se demonstreze analitic
urm
atoarele identit
ati si apoi s
a se deduc
a tabelul de adev
ar al expresiei respective:
a) B + AC = (A + B + C)(A + B + C)(A + B + C);
b) AD + CD + AB = A CD + AB C + ABC + ACD;
c) D(A + +C + D)(A + B + C + D) = (D + AC + AC)(A C + BD + AC).
P1.2 S
a se demonstreze urm
atoarele identit
ati si apoi s
a se deduc
a tabelul de
adev
ar al expresiei respective:
a) AB + (A + B)C = AB + (A B)C;
b) A B = B A = A B
a XOR); A 0 = A; A A = 1;
c) A 1 = A (inversorul comandat realizat cu o poart
A A = 0;
d) A B = AB + A B;
e) A B = A B = A B;
f) ABC + A B + ABCD = ABC + A B + D;
h) ABC(BD + CDE) + AC = A(C + BDE);
g) ABC + AB C + A B C + ABC + ABC = BC + AB + B C.
P1.3 S
a dezvolte urm
atoarele expresii (utiliz
and teoremele lui De Morgan):
a) AB(C + D);
b) AB(CD + EF );
c) (A + B + C + D) + ABCD;

164

1.6. REJECT
IA ZGOMOTELOR

d) (A + B + C + D) (AB CD);
e) AB(CD + EF )(AB + CD)
f) (ABC) (EF G) + (HIJ) (KLM );
g) (A + BC + CD) + BC
h) (A + B) (C + D) (E + F ) (G + H).
P1.4 Folosind portile setului complet XOR, AN D s
a se implementeze operatorii:
NOT, AND, OR, NAND, NOR, XNOR. Se vor utiliza simbolurile ANSI/IEEE.
P1.5 Care porti din Figura urm
atoare (a, b, c, d) nu functioneaz
a corect? Oscilogramele semnalelor de pe intr
ari si de pe iesiri sunt prezentate in aceeasi figur
a.
A
B
y

A
B
y

A
B

A
B
y

y
a)
A
B
c)

A
B
y

b)
y
y

A
B

A
B
y

y
d)

P1.6 S
a se implementeze operatorul sum
a modulo doi (XOR) pentru dou
a variabile
numai cu porti N AN D sau numai cu porti N OR cu dou
a intr
ari.
P1.7 S
a se construiasc
a tabelele de adev
ar si reprezent
arile simbolice pentru implementarea operatorului sum
a logic
a de dou
a variabile (OR2) consider
and toate variantele de activare ale semnalelor de intrare si de iesire.
P1.8 S
a se explice cum se procedeaz
a cu intr
arile neutilizate ale unei porti logice
astfel nc
at acestea s
a nu duc
a la o functionare incorect
a a portii.
P1.9 Pentru portile TTL, impedantele de iesire sunt n jur de 30 n starea
L si n jur de 300 n starea H. Impedanta caracteristic
a a traseelor de circuit pe
placa de sticlotextolit are valori cuprinse ntre Z 0 = 50 150. In scopul de a se
evita reflexiile pe liniile de conectare ntre porti,pentru realizarea conditiei Z 0 = Zr
(impedanta pe care se realizeaz
a reflexia), se m
areste artificial impedanta de iesire a
portii care comand
a linia prin inserarea, la iesirea acesteia, a unei rezistente R. S
a se
determine valoarea maxima a rezistentei R.
P1.10 S
a se comande o diod
a electroluminiscent
a (LED) cu o poart
a 74HC MOS
si 74LS TTL. Parametrii de catalog ai acestor porti sunt dati n tabelul de la P1.12.
Punctul de functionare al LED-ului n starea de luminiscenta are coordonatele I D =
8mA, UD = 1, 6V .
P1.11 S
a se calculeze valorile rezistentelor R a si Rb ale circuitului din figura (a)
astfel ca, atunci c
and ambele comutatoare sunt deschise, pe intr
arile A si B s
a fie
,,
,,
asigurate nivelele logice 0 si 1 . Care este puterea disipat
a de aceste rezistente
c
and comutatoarele sunt deschise si nchise? Valorile de catalog ale parametrilor portii
sunt date n tabelul de la P1.12.

165

CAPITOLUL 1. PORT
I LOGICE

V CC
Ra
74LSTTL

V CC

Rb

a)

b)

P1.12 S
a se determine dac
a o poart
a 74HCMOS poate comanda patru porti 74LS
TTL si dac
a o poart
a 74LS TTL poate comanda patru porti 74HC MOS. Valorile
tipice de catalog ale parametrilor portilor logice sunt date n tabelul urm
ator:
VIH(min)
Tip
74HCMOS 3,5 V
74LSTTL
2V

VIL(max) VOH(min) VOL(max) I IH(max) I IL(max) I OH(max) I OL(max)


1V
4,9 V
0,1 V
1
1
40
4 mA
0,8 V
2,7 V
0,4 V
20 400 400
8 mA

P1.13 Pentru portile inversor ale circuitului b) (desenat la P1.11) timpii de propagare sunt: LH = 6ns(min)/10ns(max), HL = 4ns(min)/6ns(max), r = f = 1ns.
Presupun
and valorile minime pentru timpii de propagare,s
a se determine timpul total
de propagare prin circuit pentru comanda intr
arii: 0 1, 1 0. Consider
and c
a
fiecare inversor are timpul de propagare situat oriunde ntre valoarea minim
a si cea
maxim
a, s
a se schiteze formele de und
a n punctele B,C si D c
and semnalul pe intrarea
A are tranzitiile: 0 1, 1 0.
P1.14 Pentru circuitul din figura de mai jos (a) se consider
a, pentru toate portile,
PHL = PLH = p . S
a se determine expresiile logice pentru variabilele notate n figur
a.
Discutie. T
in
and cont de timpii de propagare, s
a se descrie prin forme de und
a valorile
variabilelor logice pe durata regimurilor tranzitorii. Discutie.
A

C
B

A
_

B A

A
_

A
a)

b)

P1.15 Pentru circuitele din figura b) (de la P1.14), s


a se determine formele de und
a
pentru variabila B c
and variabila A are o variatie sub forma de semnal dreptunghiular
de perioad
a T = 10p cu coeficientul de umplere 50%. Se consider
a p = PHL = PLH ,
pentru toate portile circuitelor. S
a se interpreteze formele de und
a pentru variabila

166

1.6. REJECT
IA ZGOMOTELOR

B, similar cu interpretarea de la problema 1.13.


P1.16 Pentru comanda portii NAND 74HC00 de la iesirea unei porti NAND cu
colectorul n gol, 74LS01, se utilizeaz
a interfatarea din figura (a) de mai jos. S
a se
calculeze valoarea rezistentei de pull-up R p astfel nc
at s
a se obtin
a:
a) un consum minim de putere pe Rp ;
b) un timp de tranzitie minim la intrarea portii CMOS;

V CC
Rp
"1"
V1

74HC00

74LS01

Cp

R1

VI

2K
VA

A
R2

VO

10K

a)

b)

P1.17 S
a se determine caracteristica de transfer V 0 = f (V1 ) pentru circuitul
din figura b) (de la P1.16) de mai sus realizat cu porti inversoare CMOS, av
and:
VT = 2, 5V (tensiune de prag de comutatie), VOHmin = 4, 9V, VOLmax = 0, 1V . S
a se
deseneze formele de und
a la iesire c
and VI are o variatie triunghiular
a cu VImax = 4V .
P1.18
logic
a:

S
a se deseneze structura retelei de porti care realizeaz
a urm
atoarea functie
F = (ABC + D)EF + GH(I + J + K)

P1.19 S
a se deseneze structura retelelor care realizeaz
a urm
atoarele functii logice:
a) F = (AB + C)[(D + E)F + G];
b) F = (AB + C)AB + BC;
c) F = AB(C D + CD) + AB(C D + CD) + AB C D;
d) F = (A B + AB)(C D + CD);
e) F = AB(C + DEF ) + CE(A + B + F ).
P1.20 Pentru reteaua de comutatie din figur
a s
a se deduc
a functia logic
a F pe care
o realizeaz
a.
A

I1
G1

B
G2

G3
D
I2

G4

G5

G6

G7

F=?

167

CAPITOLUL 1. PORT
I LOGICE

P1.21 Pentru retelele de comutatie din figurile urm


atoare s
a se deduc
a functiile
logice realizate.
A
B
C
E
F

D
E

F
G
A
B

a)

C
b)

P1.22 Structura circuitului de comand


a realizat cu contacte pentru aprinderea si
stingerea unui bec din oricare din cele trei puncte A,B si C este reprezentat
a n figura
(a)de la P1.23. Implementati acelasi circuit de comand
a cu porti logice.
P1.23 S
a se determine functia de comutatie F pentru structura de retea din figura
de mai jos (b). S
a se simplifice expresia functiei F si s
a se realizeze o implementare
cu porti logice.
A

_
A

_
B
_
B

_
A

A
_
A

_
C

a)

D
_
D

_
B

b)

P1.24 Circuitului din figura (b) al


aturat
a i se aplic
a semnalele de intrare A,B,C si
D av
and formele de und
a n figura (a). S
a se determine formele de und
a n punctele
x1 , x2 , x3 , x4 si y. Apoi, pentru acest circuit combinational s
a se deduc
a expresia
logic
a a iesirii y si, cu ajutorul acesteia, s
a se deduc
a forma de und
a a semnalului y
pentru variatia intr
arilor.
A
B

A
B

C
D

x1

x3
y
x2

D
a)

b)

x4

168

1.6. REJECT
IA ZGOMOTELOR

P1.25 Pentru circuitul logic combinational din figura (b), la aplicarea formelor de
und
a la intrare, desenate al
aturat n figura (a), se obtine forma de und
a y la iesire.
Aceast
a iesire y este incorect
a datorit
a unei porti defecte din structura circuitului.
(O poart
a defect
a are iesirea fie permanent n starea H fie permanent n starea L,
indiferent de valoarea logic
a a intr
arilor). S
a se localizeze poarta defect
a si s
a se
determine defectul acesteia (iesire permanent H sau permanent L).
A

A
B G1

B
C

G2

G4

E
y

G3

a)

b)

P1.26 Pentru circuitul din figura (b) sunt redate al


aturat formele de und
a pe
intr
ari. Sunt accesibile pentru oscilografiere numai iesirea si punctul de test PT. Este
corect
a forma de und
a PT? Dac
a nu, care este defectul?
A
B

A
B

C
D

PT

C
D

E
F

F
PT
a)

b)

P1.27 Pentru circuitele din figurile urm


atoare a),b) si c) s
a se determine expresia
logic
a realizat
a pe iesirea y. Consider
and c
a toate bufferele open colector pe iesire
au IOLmax = 40mA, VOLmax = 0, 25V , IOHmax = 400A s
a se determine valoarea
rezistentelor R dac
a functia y reprezint
a o nc
arcare de 10 intr
ari 74LS00 (vezi tabelul
de la P1.12). Se admite pentru VCC = 0, 1VCC iar MH =ML = 0, 4V .
P1.28 Folosind datele de catalog, date n tabelul de la problema P1.12, pentru
poarta 74HC00 (NAND2) s
a se determine dac
a poate comanda pe iesire urm
atoarele
sarcini rezistive:
a) 120 conectat
a la VDD ;
b) 270 conectat
a la VDD si 330 conectat
a la mas
a;
c) 1K conectat
a la mas
a;
d) 150 conectat
a la VDD si 150 conectat
a la mas
a;
e) 100 conectat
a la VDD ;
f) 75 conectat
a la VDD si 150 conectat
a la mas
a;

169

CAPITOLUL 1. PORT
I LOGICE

VCC
R

A
B
C

+5V

+5V

+5V

VCC

VCC

D
E

F
G
b)

a)

A
B

C
D

E
F

G
H

c)

g) 75 conectat
a la VDD ;
h) 270 conectat
a la VDD si 150 conectat
a la mas
a.
P1.29 Pentru poarta 74HC00, utiliz
and datele din tabelul de la problema P1.12,
s
a se estimeze rezistenta de iesire n stare H si n stare L.
P1.30 Pentru decizia pentru iesirea unei porti cu colectorul n gol sau cu drenul
,,
n gol se alege o rezistenta de valoare mai mare sau mai mica aduceti argumente pro
si contra.
P1.31 Un buffer cu drenul n gol, VOLmax = 0, 37V , IOLmax = 12mA, comand
a
un LED de semnalizare pentru care se fixeaz
a punctul de functionare V LED = 1, 6V ,
ILED = 10mA. S
a se determine valoarea rezistentei nseriate cu LED-ul c
and V DD =
5V .
P1.32 Care rezistor disip
a mai mult
a putere cel care conecteaz
a o intrare neutilizat
a
la VCC a unei porti NAND TTL-LS sau cel care conecteaz
a o intrare neutilizat
a la
mas
a a unei porti NOR TTL-LS? (Utilizati datele din tabelul de la problema P1.12)
P1.33
Ce se nt
ampl
a dac
a se ncearc
a s
a se comande, direct f
ar
a rezistenta
aditional
a, un releu alimentat la +12V printr-o poart
a normal
a TTL?
P1.34 Circuitul din figura (a) utilizeaz
a porti 74LS01 cu colectorul n gol pentru
care datele de catalog corespund cu cele din tabelul de la P1.12 de la seria LS cu
diferenta c
a IOHmax este 100A.

Q
QQ Q
Q

Q

Q
QQ
Q

+5V

+5V

W
X
Y
Z

74LS01
*

74LS01

a)

R2

R1

*
74LS01

P
Q
R
S
T
U
V

b)

D1
1

RI
3

D2

170

1.6. REJECT
IA ZGOMOTELOR

a) S
a se deduc
a analitic si s
a se verifice prin metoda tabelului de adev
ar expresia
functiei F.
b) Consider
and MH = 0, 7 care este valoarea maxim
a admis
a pentru R 1 ?
c) Dac
a semnalul F comand
a dou
a inversoare 74S04 (datele corespund seriei S din
Tabelul 1.9) s
a se determine valoarea maxim
a si minim
a pentru R 2 c
and MH =
0, 7V, ML = 0V .
P1.35 La o linie de magistral
a sunt conectate n module.Fiecare modul este compus
dintr-o poart
a receptoare 74LS04 (parametrii acestui inversor sunt n Tabelul 1.9
la seria LS) si un buffer, TSL 74LS125, emitator pe magistral
a. Bufferul TSL n
starea HZ absoarbe sau genereaz
a un curent 20A iar n starea normal
a cu iesirea L
absoarbe un curent IOLmax = 24mA si cu iesirea n H genereaz
a un curent IOHmax =
2, 6mA. C
ate module se pot conecta la magistral
a?
P1.36 Se descoper
a o deficienta la circuitul din figura (b) de la P1.34. Proiectantul remediaz
a aceast
a deficienta prin introducerea diodelor D1 si D2 pe traseele
desenate punctat. Descrieti modificarea logic
a si a marginii de zgomot, prin aceast
a
introducere, asupra circuitului. Toate portile sunt 74LS00 (NAND2).
P1.37 S
a se deseneze structura circuitelor CMOS care realizeaz
a functiile F 1 =
A + BC, F2 = A(B + C).
P1.38 S
a se deseneze structura circuitului CMOS care implementeaz
a functia
F = (A1 + A2 + A3 )(B1 + B2 )C.
P1.39 Pentru functia logic
a F = A + B + CD:
a) S
a se deseneze structura de circuit CMOS;
b) S
a se deduc
a drumul eulerian si apoi s
a se deseneze layoutul simplificat.
P1.40 Pentru circuitul de coincidenta:
a) S
a se deseneze structura de circuit CMOS;
b) S
a se deduc
a drumul eulerian si apoi s
a se deseneze layoutul simplificat.
P1.41 Se consider
a circuitele din figura (a)si (b) care au un efort electric H=6.
a) Care este efortul total pentru fiecare circuit?
b) Care dintre ele este mai rapid?
c) S
a se calculeze dimensiunile x si y de poart
a astfel nc
at pentru circuitul respectiv
s
a se obtin
a nt
arzierea cea mai mic
a.
g=4/3
p=2

g=1
p=1

g=1
p=1
C

6C

a)

g=5/3
p=2
y

6C

b)

P1.42 Un traseu logic este proiectat pe trei etaje; pe fiecare dintre ele este repartizat
un efort F1 = 10, F2 = 9, F3 = 7.
a) Poate fi aceast
a proiectare optimizat
a? Dac
a da n ce mod?
b) La prezenta proiectare ce mbun
at
atiri se pot aduce?
P1.43 Se consider
a un traseu logic pe opt niveluri/etaje, pe fiecare nivel efortul
electric este egal cu hi = 3. Cea mai complex
a poart
a care poate fi ntr-un nivel, din

CAPITOLUL 1. PORT
I LOGICE

171

acest traseu, este NAND4. S


a se estimeze care este intervalul de timp cel mai mic
dup
a care semnalul logic, aplicat la intrarea traseului, poate fi modificat.
P1.44 La structura de NAND8 din Figura 2.29-c ad
augati, dup
a ultimul inversor,
nc
a dou
a inversoare. Pentru cele trei structuri din Figura 2.29 si cea obtinut
a n
acest mod trasati, pe acelasi grafic, dependenta, nt
arzierea D functie de variatia
efortului electric H n intervalul H = 12 200. Care este concluzia din analiza acestor
dependente?
P1.45 Care dintre portile CMOS, NANDn, NORn, pentru acelasi efort electric,
este mai rapid
a? Argumentati afirmatia.
P1.46 O linie de magistral
a cu impedanta caracteristic
a Z 0 = 100 este comandat
a
de iesirea unui buffer din L (0, 2V ) n H (2, 7V ) pe durata t = 3ns. S
a se determine
valoarea capacit
atii de decuplare CB conectat
a ntre linia de alimentare VCC si mas
a
astfel nc
at acest salt s
a nu provoace o variatie maxim
a a tensiunii de alimentare
VCC > 0, 1V .
P1.47 Un driver TSL, caracterizat prin IOLmax = 24mA, VOLmax = 0, 4V comand
a
o linie de magistral
a cu impedanta caracteristica Z 0 = 150. Receptorii de la linia de
magistral
a sunt porti de tip trigger Schmitt cu pragurile de comutatie V p = 0, 9V ,
at n starea L c
at si n starea H sunt neglijabili.
Vp+ = 1, 7V iar curentii absorbiti at
Tensiunea VCC poate varia n limitele 10%.
a) S
a se dimensioneze rezistentele pentru terminatorul Thevenin al liniei;
b) S
a se calculeze marginile de zgomot garantate M H si ML .
P1.48 Pentru o poart
a logic
a TTL trigger Schmitt neinversor cu pragurile de
a se calculeze marginile
basculare n intervalele Vp = (0, 60, 9)V , Vp+ = (1, 72)V s
de zgomot MH si ML .
P1.49 Pentru cap
atul unei linii de magistral
a, cu impedanta caracteristic
a Z 0 , s
a
se dimensioneze un terminator Thevenin care s
a nu produc
a reflexii ale semnalului.
Pentru perioadele c
and linia nu este comandat
a de nici un driver potentialul liniei s
a
fie stabilit de terminator fie la VOH = 3, 4V , fie la VOL = 0, 25V (VCC = 5V ).

Capitolul 2

CIRCUITE LOGICE
COMBINAT
IONALE
n

Multitudinea functiilor logice de n variabile, 2 2 , ar atrage dupa sine, dac


a nu se
face o selectare, realizarea a tot at
atea circuite. Selectarea functiilor candidat pentru implementare, sub form
a de circuit, se face n functie de eficienta si frecventa n
aplicatii dar si dup
a realizabilitatea circuitului. De exemplu, dup
a cum s-a vazut n
capitolul anterior, chiar si pentru dou
a variabile, n = 2, din cele 16 functii posibile
sunt implementate doar portile uzuale (AND, OR, NAND, NOR si XOR). In aceast
a
abordare si pentru functiile mai complexe, de natur
a logic
a sau aritmetic
a, de mai
putine sau de mai multe intr
ari, doar unele dintre ele au corespondentul fizic, sub
form
a de circuit; si astfel de circuite sunt, de facto standard si utilizate ca si componente n implementarea altor functii/sisteme. Prezentarea, sinteza si implementarea
unora dintre acesta circuite constituie continutul acestui capitol de circuite numite
combinationale. Dar de ce combinationale? Pentru c
a valoarea functiei, existent
a la
iesire doar at
ata timp c
at exist
a anumite valori pentru intr
ari, depinde exclusiv de
combinatia valorilor de intrare, altfel spus, de configuratia valorilor de intrare.

2.1

CIRCUITUL LOGIC COMBINAT


IONAL

Un sistem este caracterizat prin natura semnalelor de intrare, a celor de iesire, prin
clasele de functii intrare-iesire (transfer) si prin natura prelucr
arilor ce au loc in structura sa interna. Aceast
a caracterizare general
a a unui sistem particularizat
a pentru
un Circuit Logic Combinational, CLC, poate fi exprimat
a formal prin tripletul:
CLC = (X, Y, F )

(2.1)

n care:
X reprezint
a multimea de configuratii binare aplicate pe intrare sau multimea cuvintelor de intrare X = {X0 , X1 , ..., Xk , ..., X2n1 }. Fiecare cuvant de intrare
Xk este un element al multimii {0, 1}n (vezi Definitia 1.3) si este de forma:
173

174

2.1. CIRCUITUL LOGIC COMBINAT


IONAL

Xk = xn1 xn2 ...xi ...x1 x0 , i = 0, 1, ..., (n 1); xi este valoarea binar


a a variabilei (semnalului) aplicat
a pe intrarea a i-a a circuitului combinational,
Figura 2.1-a. Multimea cuvintelor de intrare X este complet definit
a dac
a cuprinde toate configuratiile binare formate cu cele n variabile de intrare, adic
a 2n
n
configuratii; cardinalul multimii este |X| = 2 . De exemplu, pentru un CLC cu
patru intr
ari multimea X este complet definit
a dac
a pe intr
arile x 3 , x2 , x1 , x0 nu
este restrictionat
a aplicarea nici uneia din cele 16 combinatii posibile de intrare,
{0000, 0001, ..., 1110, 1111}.
Y reprezint
a multimea de configuratii binare obtinute la iesire sau multimea cuvintelor de iesire Y = {Y1 , Y2 , ..., Yl , ..., Yq }. Yl este un element al multimii {0, 1}m
si este de forma Yl = ym1 ym2 ...yj ...y0 , j = 0, 1, 2, ...(m 1); yj este valoarea
(semnalul) binar
a obtinut
a pe iesirea j a circuitului combinational. Multimea
cuvintelor de iesire Y este, in general, incomplet definit
a, deoarece la iesire nu
se genereaza toate cuvintele binare de m biti, adic
a q 2 m . De exemplu, pentru un CLC cu n intr
ari si 3 iesiri, multimea Y a cuvintelor de iesire poate s
a
nu fie complet definit
a deoarece cuv
antul de iesire, y 2 y1 y0 , nu va lua toate cele
23 combinatii posibile {000, 001, ..., 1111} atunci c
and cuv
antul de intrare va
parcurge toate cele 2n configuratii de intrare.
F este functia de transfer (intrare-iesire) care, pentru un CLC cu n intrari si m
iesiri (Definitiei 1.4), defineste aplicatia {0, 1} n {0, 1}m . Functia de transfer a
unui CLC cu n intr
ari asociaz
a fiec
arei configuratii binare de intrare X = {0, 1} n
un cuv
ant Y din multimea configuratiilor de iesire Y {0, 1} m , adic
a selecteaz
a
perechi din submultimea produsului cartezian {0, 1} n {0, 1}m . Conform celor
enuntate, pentru CLC, o reprezentare sub forma de schem
a bloc este cea din
Figura 2.1.
Circuitul Logic Combinational cu o singur
a iesire, m = 1, realizeaz
a aplicatia
f : {0, 1}n {0, 1}, lungimea cuv
antului generat la iesire are lungimea de 1 bit
(Figura 2.1-b). In general, vom studia circuie logice combinationale cu o singur
a
iesire, cele cu iesiri multiple (m 6= 1) pot fi privite ca fiind compuse din m circuite cu
o singur
a iesire. Numarul de curcuite combinationale distincte, de n intrari si cu o
n
singura iesire, este egal cu num
arul tuturor functiilor logice de n variabile, adic
a 22
(vezi sectiunea 1.1.3).
Definirea unui CLC cu n intrari si m iesiri, ca un set de perechi intrare-iesire din
produsul cartezian {0, 1}n {0, 1}m , poate fi realizat
a printr-o functie de transfer care
are o exprimare /definitie simpl
a sau complex
a. Atributul de complex sau de simplu
pentru un circuit decurge din modalitatea complex
a sau simpl
a prin care se descrie
structurarea sau functionarea sa.
Exemplul 2.1 Pentru urmatoarele trei seturi de perechi intrare-iesire sa se exprime
functiile de transfer
CLC1 =
CLC2 =
CLC3 =

{(00, 0), (01, 1), (10, 1), (11, 0)}


{(000, 0), (001, 1), (010, 1), (011, 0),
(100, 1), (101, 0), (110, 0), (111, 1)}
{(00, 010), (01, 110), (10, 010), (11, 001)}

Solutie. Primul circuit CLC1 , cu 2 intr


ari, n = 2, si o iesire, m = 1, realizeaz
a functia
SAU EXCLUSIV de dou
a variabile y = x1 x0 .

175

CAPITOLUL 2. CIRCUITE LOGICE COMBINAT


IONALE

Al doilea circuit CLC2 , cu trei intr


ari, n = 3, si o iesire, m = 1, realizeaz
a functia SAU
EXCLUSIV de trei variabile y = x2 x1 x0 .
Al treilea circuit CLC3 , cu dou
a intr
ari, n = 2, si trei iesiri, m = 3 (y2 , y1 , y0 ), nu admite o
exprimare simpl
a, printr-o functie logic
a elementar
a, ca cele dou
a anterioare. Pentru aceasta
putem s
a avem urm
atoarea exprimare:
y2 = 1 numai daca (x1 = 0) SI (x0 = 1)
y1 = 1 numai daca (x1 = 0) SAU (x0 = 0)
y0 = 1 numai daca (x1 = 1) SI (x0 = 1)
Din acest exemplu putem spune c
a CLC1 este un circuit simplu deoarece definirea sa a
necesitat o descriere simpl
a (functia sum
a modulo 2, x1 x0 ). CLC2 cu toate c
a are trei
intr
ari poate fi exprimat, la fel, printr-o definitie compact
a: suma modulo 2 de trei variabile,
care rezult
a prin recurenta
din sum
a modulo 2 de dou
a variabile x2 (x1 x0 ). Se poate
concluziona c
a un CLC, chiar cu un num
ar mare de intr
ari, r
am
ane tot un circuit simplu
dac
a poare fi exprimat, pornind de la un circuit simplu, extins prin recurenta
pentru un n
mare ceea ce n cazul analizat ar fi xn (xn1 (... (x2 (x1 x0 ))...)). Cel de-al treile
circuit, CLC3 , la care definitia nu a putut fi compactat
a nu mai este un circuit simplu ci un
circuit complex.

xn1
xn2
X

ym1
ym2

CIRCUIT
LOGIC

xi

yj

COMBINATIONAL
(CLC)

x1
x0

cu iesiri
multiple

xn1
xn2
Y X

xi

COMBINATIONAL
(CLC)

x1
x0

y1
y0

a)

Nr

CIRCUIT
LOGIC

cu o singura
iesire

b)
x n1 x n2

Intrari
xi

x0

x1

y0

y1

yj

Iesiri

ym1

d00

d10

dj0

d(m1)0

d01

d11

dj1

d(m1)1

d02

d12

dj2

d(m1)2

2n2

d 02n2 d 12n2

d j2n2

d (m1)(2n2)

2n1

d 02n1 d 12n1

d j2n1

d (m1)(2n1)

c)

y 22n1

m functii

Figura 2.1 Simbol de reprezentare pentru CLC cu n intr


ari: a) cu iesiri
multiple; b) cu o singur
a iesire; c) tabel de adev
ar pentru un CLC cu iesiri multiple
(m).
Definitia 2.1

Complexitatea unui circuit cu n intr


ari, notat
a cu C(n),

176

2.2. REPREZENTAREA CLC

este o m
arime asociat
a dimensiunii definitiei/descrierii acelui circuit. 

Limitarea asimptotic
a a cresterii unei functii f , de c
atre o alta functie g, poate
fi exprimat
a prin notatia O (citit
a de ordinul) in felul urm
ator: f (n) O(g(n))
[Greenlaw 0 98].
Definitia 2.2 Functia f este de ordinul lui g, notat f (n) O(g(n)), dac
a si
numai dac
a exist
a o constant
a c > 0 si un n0 N astfel inc
at f (n) c g(n) pentru
toate valorile lui n n0 . 

De exemplu, pentru functia polinomial


a f = 5 n 4 + 17 n 10, c
and n devine
4
foarte mare, este limitat
a superior de c n deci, se poate spune ca f este de ordinul
O(n4 ), adic
a (5 n4 + 17 n 10) O(n4 ). Aplic
and notatia de limitare superioar
a
pentru functia complexitate C(n), a unui CLC cu n intr
ari, se poate spune c
a circuitul
este simplu c
and C(n) O(1), adic
a dimensiunea definitiei pentru n de valoare mare
este limitat
a de o constant
a O(1). In schimb, nu se mai poate afirma la fel c
and
C(n) O(n), dac
a n este de ordinul 106 c
and circuitul este greu, dac
a nu imposibil,
de exprimat, deci circuitul este complex. Evident, pentru implement
ari, se vor selecta
circuite simple si nu circuite complexe care implic
a efort si costuri foarte ridicate sau
chiar dep
asesc posibilitatile tehnologice.
Observatie important
a! In relatia 2.1 de definire a circuitului logic combinational nu este implicat timpul; aceasta nseamna c
a la un CLC transferul configuratiei
de intrare X n obtinerea celei de iesire Y se face instantaneu. Acest transfer poate fi
doar teoretic instatntaneu, pe c
and la un sistem real timpul de transfer este egal cu
timpul de propagare intrare-iesire prin lantul de porti ce compun CLC. Neincluderea
timpului nu are nici o consecinta in regim static, formalismul algebrei Booleene poate
determina corect semnalul de iesire n functie de semnalele de intrare. Dar, uneori, n
intervalele tranzitorii, c
and configuratia de intrare se modific
a, formalismul booleean
aplicat pe lantul portilor de la intrare spre iesire va calcula valori de iesire care difer
a
de cele reale obtinute la iesire; valorile de iesire reale nu mai corespund regimului
(static) de aplicare a axiomei de existenta a complementului x x
= 0 si x + x
= 1 ci
ar corespunde situatiei anormale de x x
= 1 si x + x
= 0! Aceste situatii, care pot
ap
area pe durata regimurilor tranzitorii, sunt referite cu termenul de hazard static si
vor fi studiate in sectiunea 2.3.1. Neincluderea variabilei timp poate fi considerat
a
ca o lacun
a a formalismului booleean; exst
a ncercari de a elabora un formalism logic
care s
a includ
a si variabila timp.
Al doilea aspect care trebuie notat in relatia 2.1 este faptul c
a nu exist
a o reactie,
adic
a transferul este unidirectional, de la intrare spre iesire, m
arimile de iesire nu
modific
a in nici un fel intrarea n sistem. Clasa de circuite secventiale, capitolul 3, va
include si aceste dou
a aspecte adic
a: timpul si existenta reactiei.

2.2

REPREZENTAREA CIRCUITELOR
LOGICE COMBINAT
IONALE

Reprezentarea/descrierea unui CLC este un instrument absolut necesar pentru


procesele de: proiectare (sintez
a), de testare si de documentare. Modalitatea de descriere, prin complexitatea pe care o implic
a, trebuie aleas
a adecvat pentru realizarea

CAPITOLUL 2. CIRCUITE LOGICE COMBINAT


IONALE

177

eficient
a a acestor procese. Se pot distinge urm
atoarele modalitati de reprezentare:
tabelul de adev
ar, functia analitic
a, diagrama de decizie binar
a, exprimare prin limbaj
natural.

2.2.1

Tabelul de adev
ar

Notiunea de tabel de adev


ar a fost introdus
a in sectiunea 1.14 prin Definitia 1.12
iar exemple de tabele de adev
ar au fost expuse in Figura 1.1 si 1.2 si Tabelele 1.3 si
1.6. In continuare se vor prezenta aspecte practice n realizarea si utilizarea tabelelor
de adev
ar. In general, n procesul de sintez
a al uni CLC se porneste de la realizarea
tabelului de adev
ar pe baza cerintelor de functionare impuse sistemului respectiv.
Astfel, se consider
a toate configuratiile valorilor variabilelor de intrare (n num
ar de
2n ), care vor constitui liniile de intrare ale tabelului. Apoi, pentru fiecare configuratie
de intrare, i (i = 0, 1, ..., (2n1 )), se va nscrie n coloana de iesire yj a tabelului
valoarea corespunz
atoare a functiei, adic
a valoarea coeficientului functiei d ji , Figura
2.1-c. Coficientul dji este egal cu valoarea functiei yj , j = 0, 1, ..., (m 1), pentru
configuratia a i-a a variabilelor de intrare. Tabelul de adev
ar din figur
a corespunde
unui CLC cu n intr
ari si m iesiri.
Multimea cuvintelor de iesire Y s-a specificat anterior, n general, este o multime
incomplet
a deoarece num
arul de cuvinte distincte de m biti obtinut la iesire (un cuv
ant
fiind format din bitii de pe cele m coloane ale iesirii care corespund la o configuratie
de intrare) este mai mic dec
at num
arul total de cuvinte formate cu m biti, adic
a 2m.
Fiecare coloan
a din tabelul de adev
ar contine un num
ar de 2 n valori binare, ceea ce
n
nseamn
a c
a ar putea fi un num
ar de 22 coloane cu valori distincte, deci un num
ar
n
de 22 functii de n variabile.
Succesiunea configuratiilor de valori binare aplicate pe intrarea unui CLC se consider
a c
a sunt exprimate n cod binar natural, adic
a chiar num
ararea n sistemul de
numeratie in baza doi. Fiecare bit din cuv
antul de cod binar natural are ponderea 2 i
unde i este pozitia bitului n cuv
antul binar, ponderile cresc de la dreapta spre st
anga,
prima pozitie din dreapta are ponderea zero (2 0 ) (6|10 = 110|2 ; 6 = 122 +121 +020 ).
Codul binar natural este un cod aritmetic (adic
a, poate fi utilizat in operatiile aritmetice).
Definitia 2.3 Distanta Humming ntre dou
a cuvinte de cod, de aceeasi
lungime, este dat
a de numarul bitilor diferiti care apar ntre aceleasi pozitii ale celor
dou
a cuvinte de cod. 

Uneori succesiunea configuratiilor de valori binare ale variabilelor de intrare sunt


considerate in cod Gray. Codul Gray are proprietatea de adiacenta, adic
a distanta
Humming (distanta de cod) intre oricare dou
a cuvinte consecutive este egal
a cu 1.
La trecerea de la un cuv
ant la urm
atorul, fie in sens cresc
ator, fie n sens descresc
ator,
se modific
a n cuv
antul de cod doar un singur bit (000,001,011,010,110,111,101,100).
Acest cod nu este aritmetic! Datorit
a propriet
atii de adiacenta codificarea Gray este
util
a n notarea la diagramele Veitch-Karnaugh si n implementarea circuitelor care
impun ca n functionare, la trecerea dintre dou
a cuvinte (st
ari) consecutive, s
a se
produc
a cu o singur
a comutare.
Conversia din cod binar natural n cod Gray se realizeaz
a n felul urm
ator, Figura
2.2-a:

178

2.2. REPREZENTAREA CLC

1. cel mai semnificativ bit al cuv


antului de cod Gray este identic cu cel mai semnificativ bit din cuv
antul de cod binar natural;
2. parcurg
and cuv
antul de cod binar natural, de la st
anga la dreapta, prin sumarea
fiec
arei perechi de biti adiacenti se obtine bitul urm
ator (n sensul de la st
anga
la dreapta) din cuv
antul de cod Gray (bitul de transfer rezultat n urma sum
arii
se neglijeaz
a).
Binar 1
Natural

Gray
a)

1
+

0
+

0
+

0
+

1
+

1
+

0 Gray 1

+
0

Binar

1 Natural 1
b)

Figura 2.2 Modalitatea grafic


a de descriere a conversiei: a) din cod binar
natural n cod Gray ; b) din cod Gray n cod binar natural.
Conversia din cod Gray in cod binar natural se realizeaz
a in felul urm
ator, Figura
2.2-b:
1. cel mai semnficatv bit din cuv
antul de cod binar natural este identic cu cel din
cuv
antul Gray;
2. parcurg
and cuv
antul in cod Gray, de la st
anga la dreapta, se obtine bitul
cuv
antului binar natural de indice i (bitul cel mai putin semnificativ av
and
indicele i = 0) prin sumarea bitului (i + 1) din cuv
antul binar natural cu bitul
de indice i din cuv
antul Gray (bitul de transfer rezultat n urma sum
arii se
neglijeaz
a).
Foarte utilizate sunt codific
arile zecimal binare, BCD (Binary Coded Decimal),
pentru cifrele zecimale (0,1,2...,8,9). Deoarece sunt 10 cifre zecimale de codificat
cuv
antul binar de cod trebuie sa aib
a o lungime de patru biti, deci din cele 16 cuvinte
binare de patru biti sunt alese doar 10,iar 6 dintre aceste nu sunt utilizate. Se pune
ntrebarea c
ate posibilitati distincte de codificare (coduri zecimal-binare), BCD, se
pot realiza? Num
arul grupelor diferite de c
ate 10 cuvinte de 4 biti, din totalul de 16
cuvinte de 4 biti, care se pot forma se calculeaz
a cu formula combinarilor C 16 10 =
16!
i prin care cele 10 cifre zecimale sunt asignate
10!(1610)! . Apoi, vor fi 10! modalitat
grupelor de c
ate 10 cuvinte de 4 biti, deci n total numarul de coduri zecimal codificat
10
binar este C16
10! = 29.059.430.400.
Evident, din acest numar mare de coduri BCD, se utilizeaz
a foarte putine si
fiecare dintre acestea are un nume. Varianta de cod prin care cifrelor zecimale
(0,1,2,3,4,5,6,7,8,9) li se asigneaz
a cuvintele binare chiar n ordinea corespunz
atoare
de la num
ararea in binar natural (0000, 0001, 0010, 0011, 0100, 0101, 0110, 0111,
1000, 1001) este denumit
a uzual BCD (incorect! c
and de fapt toate variantele de
codificare zecimal-binar sunt coduri BCD). Corect, eventual, ar trebui s
a fie denumirea acestui cod NBCD (Natural Binary Coded Decimal), dar deoarece abreviatia
de BCD a intrat n exprimarea uzual
a, cu regret o vom accepta n continuare. De

CAPITOLUL 2. CIRCUITE LOGICE COMBINAT


IONALE

179

asemenea, chiar c
and se refer
a la primele zece cuvinte din binar natural se face uneori
confuzia spun
and coduri BCD (datorit
a identit
atii cuvintelor).
Un alt cod, zecimal codificat binar, este cel denumit EXCESS3 care se obtine din
cuvintele de cod BCD la care se adauga cifra 3 exprimat
a in binar natural, adic
a
0011; de exemplu, pentru cifra zecimal
a 2 codul binar obtint este 0010 + 0011 = 0101,
iar pentru cifra 5 codul este 0101 + 0011 = 1000.
Avantajele utiliz
arii reprezentarii n EXCESS3 sunt:
ntr-o locatie de memorie se poate face distinctia dac
a in acea locatie nu s-a
nscris nimic (ceea ce corespunde st
arii utilizate 0000), sau s-a inscris cifra 0
(adica 0000 + 0011 = 0011)
complementul unei cifre zecimale fata de 9 se obtine in EXCESS3 prin complementarea bit cu bit a cuv
antului de cod ceea ce duce la o simplitate in
implementare. De exemplu, complementul lui 7 (0111 + 0011 = 1010) fata de 9
este 2 (0101) care se obtine prin complementarea lui 1010 (=7) fata de, 1 adic
a
0101.
Cu aceste notiuni sumare despre codurile zecimal-codificat-binar putem sa construim tabelele de adev
ar pentru 2 circuite combinationale: un convertor de cod BCD
- Gray si un convertor de cod BCD - EXCESS3. Fiecare dintre aceste convertoare este
un CLC cu 4 intr
ari A, B, C, D si cu 4 iesiri: E3 , E2 , E1 , E0 pentru convertorul BCD
- EXCESS3, Figura 2.3-b si G3 , G2 , G1 , G0 pentru convertorul BCD - Gray, Figura
2.3-c.
Tabelele de adev
ar pentru aceste dou
a converotaare, Figura 2.3-a, au pe intr
ari numai primele 10 combinatii din NBCD, restul de 6 combinatii (1010, 1011, 1100, 1101,
1110, 1111) nu se aplic
a niciodat
a deoarece nu apartin codului BCD. In coloanele celor
6 functii (E3 , E2 , E1 , E0 si G3 , G2 , G1 , G0 ) se nscriu valorile coeficientilor obtinuti
conform regulilor de conversie ale celor dou
a circuite codificatoare. Pentru cele 6
configuratii de intrare excluse se consider
a valorile coeficientilor functiilor (iesirile) ca
fiind indiferente (notate prin ), adic
a se poate asigna fie valoarea 0 fie valoarea 1
deoarece oricum configuratiile respective nu apar niciodat
a pe intrare.
Valori indiferente pentru coeficientii unei functii pot fi trecute in tabelul de adev
ar
n dou
a situatii: fie c
and anumite configuratii de valori ale variabilelor de intrare nu se
aplic
a niciodat
a la intrarile CLC, fie c
and se aplic
a configuratii pe intr
ari dar utilizarea
iesirilor corespunz
atoare nu este semnificativ
a pentru ansamblul din care face parte
circuitul.
C
and num
arul de variabile de intrare ale unui CLC creste peste 4, tabelul de adev
ar
se manipuleaza destul de greu din cauza num
arului liniilor componente din tabel care
creste exponential cu numarul variabilelor. Dar, exist
a o modalitate prin care se poate
micsora num
arul liniilor dintr-un tabel, astfel aduc
andu-l la un instrument mai usor
de manipulat. Pentru circuitul CLC cu tabelul de adev
ar din Figura 2.4-a, conform
relatiei 1.12, se poate scrie forma normal
a disjunctiv
a a functiei f (sintez
a pe baz
a
de 1)
CD
+ ABC

+ ABCD

C D
+ ABC
D
+ ABC D

f = AB
D
+ AB
(2.2)
C D
c
Pentru combinatia de intrare AB
and functia nu este definit
a s-a considerat
pentru coeficientul functiei valoarea 1, deci acest termen canonic a fost introdus in
relatia 2.2.

180

2.2. REPREZENTAREA CLC

0
1
2
3
4
5
6
7
8
9

A
0
0
0
0
0
0
0
0
1
1

B
0
0
0
0
1
1
1
1
0
0

C
0
0
1
1
0
0
1
1
0
0

10
11
12
13
14
15

1
1
1
1
1
1

0
0
1
1
1
1

1
1
0
0
1
1

D
0
1
0
1
0
1
0
1
0
1
linii
0
1
0
1
0
1

E 3 E2
0
0
0
1
0
1
0
1
0
1
1
0
1
0
1
0
1
0
1
1
nedefinite





E 1 E 0 G3
1
1
0
0
0
0
0
1
0
0
1
0
1
1
0
0
0
0
0
1
0
1
0
0
1
1
1
0
0
1
ale functiilor





G2
0
0
0
0
1
1
1
1
1
1

G1
0
0
1
1
1
1
0
0
0
0

G0
0
1
1
0
0
1
1
0
0
1

a)
A
B
C
D
b)

CONVERTOR
BCDEXCESS3

E3
E2
E1
E0

A
B
C
D

CONVERTOR
BCDGRAY

G3
G2
G1
G0

c)

Figura 2.3 Conversia BCDGray si BCDEXCESS3: a) tabelele de adev


ar;
b,c) reprezentarea sub form
a de schem
a bloc a convertoarelor.
Coloana de intrare a variabilei D poate fi eliminat
a din tabelul de adev
ar prin
introducerea acestei variabile in expresiile coeficientilor functiilor. Astfel se exprim
a
acesti coeficienti prin intermediul variabilei D. Aceast
a modalitate este referit
a ca
exprimare prin coeficientii cu variabile reziduu. In acest caz, D este variabila reziduu. Valorile coeficientilor cu variabila D reziduu se pot determina prin
urm
atorul rationament efectuat pe coloanele D si f din tabelul de adev
ar
la configuratia ABC = 000 pentru D, fie 1, fie 0, coeficientii functiei au valoarea
0, functia este independent
a de D, deci f = 0.
la configuratia ABC = 001 pentru D, fie 1, fie 0, coeficientii functiei au valoarea
0, functia este independent
a de D, deci f = 0.
la configuratia ABC = 101 pentru D = 0 si D = 1, coeficientii functiei au
valoarile respectiv 0 si 1, deci f = D.

181

CAPITOLUL 2. CIRCUITE LOGICE COMBINAT


IONALE

A
0
0
0
0
0
0
0
0
1
1
1
1
1
1
1
1
a)

B
0
0
0
0
1
1
1
1
0
0
0
0
1
1
1
1

C
0
0
1
1
0
0
1
1
0
0
1
1
0
0
1
1

D
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1

f
0
0
0
0
0
1
1
1

0
1
0
0
0
1
0

b)

C+D

CD

c)

Figura 2.4 Pentru tabelul de adev


ar cu 16 configuratii de intrare (a), prin
introducerea variabilei reziduu D, se obtine un tabel cu 8 linii (b) si prin
introducerea variabilelor reziduu C,D se obtine un tabel cu 4 linii (c).
la configuratia ABC = 011 pentru D, fie 1, fie 0, coeficientii functiei au valoarea
1, functia este independent
a de D, deci f = 1.
la configuratia ABC = 100, pentru D = 0 si D = 1, coeficientii functiei au
(s-a considerat valoarea 1 pentru semnul de
valorile respectiv 1 si 0, deci f = D
indiferent).
la configuratia ABC = 101, pentru D = 0 si D = 1, coeficientii functiei au

valorile respectiv 1 si 0, deci f = D.


la configuratia ABC = 110 pentru D fie 0, fie 1, coeficeintiii functiei au valoarea
0, functia este independent
a de D, deci f =0.
la configuratia ABC = 111, pentru D = 0 si D = 1, coeficientii functiei au

valorile respectiv 1 si 0, deci f = D.


Tabelul de adev
ar obtinut doar cu 3 variabile A, B, C, cu variabila D reziduu
introdus
a in coeficientii functiei, este reprezentat n Figura 2.4-b. Expresia normal
disjunctiv
a a functiei este:
C + (1) ABC

AB
C + (D)
ABC
+ (D)
ABC
f = (D) AB
+ (D)

care devine identic


a cu cea din relatia 2.2 dac
a al doilea termen produs ABC
1 se ex

pandeaz
a ABC(D+ D) = ABCD+ ABC D. Coeficientii reziduu (care contin varaibila
reziduu), pentru evidentiere, sunt ncadrati n parantez
a n exprimarea functiei.

182

2.2. REPREZENTAREA CLC

Se poate continua procesul de reducere a num


arului de linii de la 8 la 4 prin
efectuarea unui rationament similar, cu cel pentru reducerea de la 16 la 8 linii, asupra
coloanei variabilei C si a coloanei coeficientilor functiei obtin
andu-se tabelul de adev
ar
din Figura 2.4-c. De data aceasta, coeficientii functiei sunt exprimati n functie de 2
variabile reziduu C si D.
Expresia disjunctiv
a a functiei este:
+ (D)
AB +(C D)
AB
f = (C + D) AB
Dac
a n aceasta expresie se introduc n termenii produs de 3 variabile si variabila
care lipseste, prin relatiile 1 = C + C, 1 = D + D se obtine forma din relatia 2.2.
Exemplul 2.2 Sa se descrie sub forma de tabel de adevar functionarea unui CLC
care pentru oricare cuv
ant de 4 biti aplicat pe intrare genereaz
a la iesire num
arul binar care
exprim
a num
arul de biti 1 prezenti n cuv
antul de intrare (num
arul de biti 1 va fi exprimat
in binar natural).
z
x3
0
0
0
0
0
0
0
0
1
1
1
1
1
1
1
1

IN T RARI

x2
0
0
0
0
1
1
1
1
0
0
0
0
1
1
1
1

}|
x1
0
0
1
1
0
0
1
1
0
0
1
1
0
0
1
1

x0
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1

z
y2
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
1

IESIRI

}|
y1
0
0
0
1
0
1
1
1
0
1
1
1
1
1
1
0

{
y0
0
1
1
0
1
0
0
1
1
0
0
1
0
1
1
0

Figura 2.5 Tabelul de adev


ar pentru exemplul 2.2
Solutie. Cuvintele aplicate pe intrare sunt toate cele 16 configuratii de 4 biti iar cuvintele
de iesire pot fi doar numerele 0, 1, 2, 3 si 4 exprimate n binar natural, deci circuitul trebuie
s
a aib
a 4 intr
ari si 3 iesiri. Tabelul de adev
ar este dat in Figura 2.5.

2.2.2

Reprezentarea analitic
a

Reprezentarea analitic
a, sub forma unei functii logice (Definitiile 1.8 si 1.9) este forma
de descriere cea mai potrivit
a pentru un CLC, mai ales dac
a aceast
a form
a se reduce
la o expresie compact
a at
at pentru cazul c
and num
arul de intrai n are valori mici

183

CAPITOLUL 2. CIRCUITE LOGICE COMBINAT


IONALE

c
at si c
and are valori foarte mari. Expresia functiei ram
ane compact
a pentru un
CLC chiar si pentru n de valoare ridicat
a, dac
a poate exista o exprimarea recurent
a
a functiei; ceea ce se reflect
a n implementare printr-o structurare iterativ
a, adic
ao
replicabilitate a unei structuri elementare (celul
a).
Pentru CLC care nu realizeaz
a functii uzuale, cu exprim
ari cunoscute, expresia functiei logice se obtine din tabelul de adev
ar nt
ai sub forma canonic
a normal
a disjunctiv
a/conjunctiv
a, relatiile 1.10, 1.11, sau sub forma normal
a disjunctiv
a/conjunctiv
a, relatile 1.12 si 1.13 (sintez
a pe baz
a de 1-uri respectiv pe baz
a de
0-uri) si apoi prin reduceri succesive se poate obtine o form
a redus
a, care nu totdeauna
este forma minim
a.
Frecvent, forma canonic
a normal
a disjunctiv
a este transpus
a intr-o exprimare recursiv
a ceea ce poate duce ca un CLC cu num
ar mare de intr
ari s
a poat
a fi structurat
repetitiv cu un acelasi tip de circuit dar care are un num
ar de intr
ari mult mai mic.
Modalitatea de exprimare recursiv
a va fi prezentat
a in continuare.
Formele canonice normal disjunctive pentru functiile de una, dou
a si trei variabile
sunt:

fi 3 =
=
=

fi 1

0 + d i1 x 0 ;
= d i0 x

fi 2

= d i0 x
1 x
0 + d i1 x
1 x 0 + d i2 x 1 x
0 + d i3 x 1 x 0 =
= (di0 x
0 + di1 x0 )
x1 + (di2 x
0 + di3 x0 )x1 =
= fi 1 x
1 + fi 1 x1 ;
i = 0, 1..., 15

i = 0, 1, 2, 3.
(2.3)

d i0 x
2 x
1 x
0 + d i1 x
2 x
1 x 0 + d i2 x
2 x1 x
0 + d i3 x
2 x1 x0 +
0 + d i7 x 2 x 1 x 0 =
1 x 0 + d i6 x 2 x 1 x
1 x
0 + d i5 x 2 x
+di4 x2 x
1 x
0 +
x2 + (di4 x
1 x
0 + di1 x1 x0 + di2 x1 x0 + di3 x1 x0 )
(di0 x
0 + di7 x1 x0 )x2 =
+di5 x1 x0 + di6 x1 x
fi 2 x
2 + fi 2 x2 ;
i = 0, 1, 2..., 255.

(2.4)

iar pentru n variabile se obtine:


fi n = fi n1 x
n1 + fi (n1) xn1 ,

unde i [0, 22 )

(2.5)

Se observ
a c
a o functie de n variabile, fi n , se exprim
a ca o functie de o singur
a
variabil
a xn1 ai c
arei coeficienti sunt 2 functii reziduu f i n1 , fi (n1) de celelalte
n 1 variabile (xn2 , xn3 , ..., x2 , x1 , x0 ). La fel, functia de n 1 variabile fi n1 se
exprim
a ca o functie de o singur
a variabil
a x n2 ai c
arei coeficienti sunt 2 functii
reziduu de celelalte n 2 variabile s.a.m.d. p
ana la functia de o singur
a variabil
a fi1,
care este o sum
a de dou
a produse. Toate functiile, indiferent de num
arul variabilelor,
pot fi exprimate ca o functie de o singur
a variabil
a, celelelte variabile sunt introduse
n cei doi coeficienti ca functii reziduu. Structura de circuit (modulul) care modeleaz
a fiecare functie fi k , k = 1, 2..., n este reprezentat
a n Figura 2.6-a. Pornind de la
functia fi n , modelat
a cu acest modul, la care se introduce succesiv, pentru functiile
reziduu, acelasi tip de modul p
ana la functia de o singur
a variabil
a se obtine un circuit
cu structur
a de arbore binar, num
arul nivelurilor de module este egal cu n. Intr
arile n
primul nivel, pe portile AND, sunt perechi formate din variabilele x 0 , x0 si coeficientii
functiei dij care genereaz
a produsele: di0 x0 , di1 x0 , di2 x0 , di3 x0 , ..., di2n 2 x0 , di2n 1 x0 .
Coeficientii dij j = 0, 1..., (2n 1) sunt valorile din tabelul de adev
ar al functiei f i n .
Deoarece modulele din primul nivel calculeaz
a expresii banale de forma d ij x0 +

184

2.2. REPREZENTAREA CLC

di(j+1) x0 , care pot avea numai valorile: 0, x0 , x0 , 1, aceste module pot fi eliminate
si nlocuite cu una din aceste valori, care nu trebuie calculate, deoarece exist
a n sistem. Aceast
a analiz
a poate fi continuat
a si la nivelurile urm
atoare de module p
ana
la nivelul n, iar modulele care calculeaz
a expresii banale sunt nlocuite. In general,
prin elimin
arile de module, se obtine un circuit de dimensiune mult mai mic
a dec
at
arborele binar initial.

fk1
_i
xk
f(k1)*
i
xk
a)

fki

fk1
_i
xk
f(k1)*
i
xk

fki

b)

Figura 2.6 Modulul pentru implementarea recurent


a a unei functii: a) cu
structur
a AND-OR; b) structur
a NAND - NAND
,,
O astfel de structur
a arborescent
a este o platform
a pentru implementarea ori,,
2n
c
arei functii de n variabile din cele 2 functii posibile. Particularizarea platformei
pentru implementarea unei anumite functii f i n se realizeaz
a prin aplicarea pe fiecare
poart
a AND, din primul nivel, a c
ate unei valori a coeficientilor d ij n ordinea n care
acestia sunt n tabelul de adev
ar al functiei respective.
Structurarea arborelui, pentru implementarea recurent
a a functiei, sub form
a de
cascad
a AND - OR - AND - OR - ... este adecvat
a pentru o conversie numai cu porti
a ceast
a structur
a
NAND (di0 x + di1 x = di0 x di1 x), ca n Figura 2.6-b. Prin faptul c
poate fi realizat
a cu acelasi tip de poart
a cu dou
a intr
ari este recomandat
a pentru
implement
arile pe arii de porti logice (sectiunea 4.3).
Exemplul 2.3 Pentru celula sumator complet cu tabelul de adevar 1.6 sa se modeleze
functia sum
a si pe un circuit cu structur
a de arbore.
Solutie. Pe portile AND din primul nivel, Figura 2.7, se aplic
a prima variabil
a C i1 , alari n ordinea
tern
and negata Ci1 si nenegata Ci1 , iar coeficientii functiei si se aplica pe intr
n care sunt n tabelul 1.6. Toate aceste poti AND calculeaz
a valori banale, 0,Ci1 , Ci1
care exist
a n sistem, deci portile AND din primul nivel pot fi eliminate, la fel si portile
OR pot fi eliminate, rezult
a c
a primul nivel poate lipsi. Pe nivelul 2 de module se aplic
a
iesirile de la primul nivel si alternativ variabila Bi si Bi ; pe acest nivel nu se mai pot elimina porti. Pe nivelul 3 se aplic
a expresiile calculate pe nivelul 2 si altern
and variabilele A i
a o modelare numai pe dou
a niveluri de module. Analiz
and expresiile calcusi Ai . Rezult
late dup
a fiecare nivel rezult
a pentru celula sumator complet expresia cunoscut
a a sum
a
si = Ai Bi Ci1 . Aceast
a structur
a arborescent
a poate implementa oricare functie de 3
variabile, particularizarea pentru o anumit
a functie se face prin modificarea coeficientilor pe
intr
arile din primul nivel (care se citeste din tabelul de adev
ar al functiei).

De asemenea, forma canonic


a normal
a disjunctiv
a a functiei de n variabile poate
fi transcris
a ntr-o reprezentare de functie numai de 2 variabile x 1 , x0 , restul de n 2
variabile se introduc n coeficienti sub forma unor functii reziduu. Astfel, pentru

185

CAPITOLUL 2. CIRCUITE LOGICE COMBINAT


IONALE

Ci1
Ci1
Ci1
Ci1
Ci1
Ci1
Ci1
Ci1

Ci1

Ci1

Ci1

Ci1

Ci1
Bi

Ci1+Bi
Ai

Ci1
Bi

Ai +Bi +Ci1

Ci1
Bi

Ci1+Bi
Ai

Ci1
Bi
Bi

Ci1

Ai

Figura 2.7 Implementarea functiei suma si , si a unei celule sumator complet, pe o structur
a arborescent
a.
functia fi 3 , relatia 2.4, se obtine urm
atoarea form
a:
fi 3

x 1 x0 +
2 + di5 x2 )
x1 x
0 + (di1 x
2 + di4 x2 )
= (di0 x
2 + di7 x2 )x1 x0
0 + (di3 x
2 + di6 x2 )x1 x
+(di2 x

(2.6)

iar pentru o functie fi n rezult


a:
fi n

= fk n2 x
1 x
0 + fl n2 x
1 x0 + fp n2 x1 x
0 + fq n2 x1 x0
n
n2
iar i [0, 22 ) si k, l, p, q [0, 22 )

Pentru un CLC cu 4 intr


ari A, B, C, D, av
and tabelul de adev
ar din Figura 2.4-a,
se poate obtine o exprimare ca o functie de numai 3 variabile A, B, C cu variabila
D introdus
a n coeficientii functiei, Figura 2.4-b, sau ca o functie numai cu dou
a
variabile A, B, celelalte dou
a variabile, C, D sunt introduse ca variabile reziduu n
coeficientii functiei, Figura 2.4-c.
In cazul general, oricare functie fi n poate fi exprimat
a ca o functie numai de
j variabile xj1 , xj2 , ..., x1 , x0 , restul variabilelor xn1 , xn2 , ..., xn1j (variabile
reziduu) fiind incluse in coeficientii functiei.
fi n

= fk nj xj1 xj2 ...x1 x0 + ... + fq nj x


j1 x
j2 ...
x1 x
0
2n
2(nj)
iar i [0, 2 ), k, ..., q [0, 2
)

(2.7)

In concluzie, o functie fi n poate fi exprimat


a ca o functie de n, n1, n2, ..., 3, 2, 1
variabile dac
a respectiv un num
ar de 0, 1, 2, ..., n3, n2, n1 variabile sunt introduse
ca variabile reziduu n expresiile coeficientilor.

186

2.2. REPREZENTAREA CLC

Exprimarea functiilor cu variabile reziduu poate determina implement


ari mai simple. Intuitiv, dar nu totdeauna, o functie cu mai putine variabile necesit
a o implementare mai putin costisitoare. Accept
and aceast
a afirmatie, se aduce functia la un
num
ar c
at mai mic de variabile si implementarea va fi mai ieftin
a dac
a si coeficientii
de variabile reziduu se reduc la valori banale sau se calculeaz
a cu circuite simple.

2.2.3

Diagrama Veitch - Karnaugh

Diagrama Veitch - Karnaugh (V-K) este o alt


a modalitate de a descrie un CLC.
Diagrama Veitch - Karnaugh, ca modalitate grafic
a de descriere, nu este prea uzual
a
dar, n schimb, utilzarea diagramei V-K pentru minimizarea unui CLC, pornind de
la tabelul de adev
ar sau de la functia logic
a, este un instrument de lucru uzual n
proiectare sau analiz
a. Acest instrument grafic pentru un CLC cu n intr
ari si o
singur
a iesire, este o diagram
a dreptunghiular
a sau p
atrat
a care contine 2 n c
asute
elementare pe care sunt mapate, fie cele 2n valori ale coeficientilor functiei din tabelul
de adev
ar, fie cei 2n temeni canonici Pi sau Si ai functiei (relatiile 1.10 si 1.11). Modul
,,
cum se scrie coordonata unei c
asute elementare determin
a cele 2 variante: diagrama
Veitch si diagrama Karnaugh.
Intr-o nuanta de tratare didactic
a, fiecare din cele 2 diagrame sunt prezentate separat, at
at pentru exprimarea functiei sub forma canonic
a normal
a disjunctiv
a (termenii produs P ), c
at si pentru forma canonic
a normal
a conjunctiv
a (termeni suma
S), pentru n = 2, 3, 4, 6, Figura 2.7.
In varianta Veitch, coordonata unei c
asute elementare este exprimat
a prin variabilele functiei si aceste variabile sunt notate pe marginile diagramei, iar in acea
c
asuta se introduce valoarea lui Pi sau Si (indicele i este num
arul zecimal a c
arui
reprezentare n binar natural rezult
a din codul format de variabilele coordonate ale
casutei). In varianta Karnaugh, coordonata unei c
asute elementare este exprimat
a
prin valorile variabilelor (conform codific
arii mintermilor sau maxtermilor, 1.1.4) si
aceste valori ale variabilelor sunt notate pe marginile diagramei; n acea c
asuta se
introduce coeficientul di din tabelul de adev
ar corespunz
ator pentru configuratia valorilor de intrare (care constituie coordonatele c
asutei). Ambele variante reprezint
a
acelasi CLC, la varianta Veitch se ajunge mai usor pornind de la forma canonic
aa
functiei iar la varianta Karnaugh se ajunge mai usor de la tabelul de adev
ar. De
fapt, n practic
a, notatiile de la varianta Veitch si de la varianta Karnaugh se mixeaz
a rezult
and diagrama referit
a ca Veitch - Karnaugh, la care este redundanta de
informatie, adic
a sunt prezente at
at variabilele c
at si valorile variabilelor.
In figurile 2.8-a si 2.8-b pentru n = 2, n = 3 sunt reprezentate separat diagramele
Veitch si Karnaugh si pentru fiecare dintre ele s-a figurat at
at forma canonic
a normal
a
disjunctiv
a (P ), c
at si forma canonic
a normal
a conjunctiv
a (S). Dar, in Figura 2.8-c,
pentru n = 4, la cele 2 diagrame notarea (variabilele si valorile) este intermixat
a at
at
pentru forma canonic
a normal
a disjunctiv
a c
at si pentru forma canonic
a normal
a conjunctiv
a (adic
a, pe marginile diagramelor sunt notate at
at variabilele, c
at si valorile
acestor variabile). Diagramele pentru n = 5 se obtin prin al
aturarea de dou
a diagrame
de n = 4 iar pentru n = 6 din al
aturarea a patru diagrame de n = 4 sau dou
a diagrame de n = 5. Dar pentru a p
astra adiacenta la alaturare a dou
a diagrame de n = 4
trebuie p
astrat
a num
ararea in cod Gray adic
a, 000, 001, 011, 010, 110, 111, 101, 100.
In oricare din diagrame, pentru cele 2n c
asute elementare, fiecare variabil
a intr
a

187

CAPITOLUL 2. CIRCUITE LOGICE COMBINAT


IONALE

n=2
VEITCH

X1

P0

P1

P2

P3

1 d2

X0

d1
d3

S0

S1

X0
0
X1
d
0 0

S2

S3

1 d2

X1

KARNAUGH
X0
0
1
X1
0 d0 d1

X0

n=3
VEITCH
P0

P1

P3

P2

X 1X 0
X 2 00
0 d0

P4

P5

P7

P6

X0

X2

d3

X1

X2

a)

01
P2

01 P 4

P5

P7

P6

d6

01
d1

11
d3

01
d2

d5

d7

d6

S4

S5

S7

S6

1 d4

11 P 12 P 13 P 15

P 14

01 P 8

P 10

X0

c)

d7

S2

X1

P 11

d5

S3

X 1X 0

11
P3

P9

1 d4

S1

X0

n=4

01
P1

X3

01
d2

X1

X 1X 0
X 3X 2
00
00 P 0
(VK)

11
d3

S0

b)
P

01
d1

X 1X 0
00
X2
0 d0

KARNAUGH

X 3X 2

01
S1

11
S3

01
S2

S4

S5

S7

S6

11 S12

S13

S15

S14

S8

S9

S11

S10

01

X2
X3

X1

00
00 S0

01

X2

n=6

X2

X0

X1
X1
X 2X 1X 0
X 5X 4X 3
000 001 011 010 110 111 101 100

X4

X4
X5

d)

000 P 0

P1

P3

P2

001 P 8

P9

P 11

011 P 24 P 25

P5

P4

P 10 P 14 P 15

P 13

P 12

P 27

P 26 P 30 P 31

P 29

P 28

010 P 16 P 17

P 19

P 18 P 22

110 P 48 P 49

P 51

P 50 P 54 P 55

P 53 P 52

111 P 56 P 57

P 59

P 58 P 62 P 63

P 61

P 60

101 P 40 P 41

P 43

P 42 P 46 P 47

P 45

P 44

100 P 32 P 33

P 35

P 34

P 37 P 36

X0

P6

P7

X3

P 23 P 21 P 20

P 38 P 39

X3

X0

Figura 2.8 Diagramele Veitch si Karnaugh: a,b) forma P si forma S pentru


n = 2 si n = 3; c) diagrama V-K forma S si P pentru n = 4; d) diagrama V-K forma
P pentru n = 6.

188

2.2. REPREZENTAREA CLC

negat
a n coordonatele a 2n /2 c
asute si nenegat
a n restul de 2n /2 c
asute. Trecerea
de la o diagram
a pentru forma P la o diagram
a pentru forma S se realizeaz
a prin
substituirea n coordonate a variabilei nenegat
a cu variabila negat
a, x x, iar a
asutei se substituie termenii P i Si .
celor negate cu nenegate x x si n interiorul c
Trecerea de la forma S la cea P este, la fel, o negare a variabilelor coordonate ale
casutelor iar n c
asute se substituie termenii S i Pi .
In fiecare diagram
a V-K dou
a c
asute vecine sunt adiacente, adic
a distanta Humming este egal
a cu 1. Adiacenta rezult
a in urma faptului c
a notarea, pe marginea
diagramelor, a coordonatelor c
asutelor se face prin num
arare n cod Gray. Adiacenta
exist
a ntre c
asutele elementare de pe fiecare dou
a linii al
aturate sau de pe fiecare
dou
a coloane al
aturate, adiacenta se extinde si intre cele dou
a linii extreme sau ntre
cele 2 colane extreme (de exemplu, in Figura 2.8 - c ntre coloanele 00 cu 01 sau ntre
liniile 00 cu 01). Nu sunt adiacente dou
a c
asute care sunt situate n dinagonal
a una
fata de pe alta.
Datorit
a adiacentei, c
and se trece de la scrierea coordonatei unei c
asute elementare
la scrierea coordonatei a dou
a c
asute elementare, adic
a luate mpreun
a (2 1 ), din
coordonata rezultat
a va lipsi variabila care si modific
a valoarea ntre cele dou
a c
asute
vecine (deoarece x + x
= 1 si x x
= 0). De exemplu, in Figura 2.8-c pentru forma P ,
c
and se scrie coordonata pentru c
asutele adiacente P 5 si P7 luate mpreun
a
x
3 x2 x
1 x0 + x
3 x2 x1 x0 = x
3 x2 x0 (
x 1 + x1 ) = x
3 x2 x0
coordonata rezultat
a are o variabil
a mai putin, deoarece a disp
arut variabila x 1 care
are valoarea diferit
a n cele dou
a coduri 0101 si 0111 (x 1 schimb
a valoarea la trecerea
dintre P5 si P7 ).
In aceeasi figur
a, pentru forma S c
and se scrie coordonata pentru c
asutele adicente
S5 si S7 luate mpreun
a
(x3 + x
2 + x1 + x
0 )(x3 + x
2 + x
1 + x
0 ) = (x3 + x
2 + x
0 )
dispare variabila x1 .
Dac
a se consider
a o suprafata care grupeaz
a patru c
asute adiacente (2 2 ) n coordonata comun
a rezultant
a se vor elimina dou
a variabile; pentru un grup de opt
c
asute adiacente (23 ) se vor elimina trei variabile, iar pentru un grup de 2 n c
asute
adiacente se vor elimina n variabile. Aceast
a modalitate grafic
a, de indentificare de
suprafete ce grupeaz
a c
asute adiacente, n fond, este o grupare de termeni canonici,
dar n varianta grafic
a operatia de reducere a termenilor canonici este mai simpl
a si
mai putin supus
a erorii dec
at atunci c
and se lucreaz
a cu formele analitice normale
conjunctive, FNC, sau normale disjunctive, FND, ale functiilor.
In diagrama Veitch - Karnaugh se introduc n fiecare c
asuta elementar
a valorile
coeficientilor din tabelul de adev
ar al functiei. C
and se face sinteza functiilor pe baza
FND se consider
a toti mintermii care au valoarea 1 iar pentru sinteza pe baza de
FNC se consider
a toti maxtermii care au valoarea 0. Rezult
a c
a in diagrama V-K
de tip P sau S trebuie luate respectiv toate c
asutele elementare care au valoarea
unu sau toate cele care au valoarea zero si aceasta se face identific
and suprafete care
cuprind c
asutele adiacente grupate in numar de puteri ale lui doi. Evident, se caut
a
a se forma suprafete care s
a cuprind
a un num
ar, de puteri ale lui doi, de c
asute
adiacente c
at mai mare. Vom referi coordonata unei suprafete de c
asute adiacente

CAPITOLUL 2. CIRCUITE LOGICE COMBINAT


IONALE

189

grupate cu termenul de Implicant Prim, IP. In aceast


a operatie de identificare de
suprafete maxime poate apare o suprafata ce acoper
a o grupare de c
asute adiacente,
dar fiecare din aceste c
asute elementare ale grup
arii mai este acoperit
a cel putin de
nc
a o alt
a suprafata; o astfel de suprafata corespunde unui IP neesential. Dar
poate exist
a o suprafata care acoper
a o grupare de c
asute adiacente dar dintre aceste
c
asute elementare exist
a cel putin o c
asuta care nu mai este acoperit
a si de c
atre o
alt
a suprafata; o astfel de suprafata corespunde unui IP esential. Pentru exprimarea
functiei n forma redus
a trebuie luate n considerare suprafete maxime astfel nc
at s
a
fie acoperite toate c
asutele elementare cu valoarea 1 pentru forma redus
a disjunctiv
a
(sum
a de produse), respectiv s
a fie acoperite toate c
asutele elementare cu valoarea 0
pentru forma redus
a conjunctiv
a (produs de sume).
Definitia 2.4 Forma redus
a a unei sume de produse este minim
a atunci c
and
nu exist
a o alt
a form
a redus
a a functiei cu mai putini termeni produs sau oricare alt
a
form
a cu acelasi num
ar de termeni produs are cel putin acelasi num
ar de variabile.


Dup
a cum s-a ar
atat n sectiunea 1.5 forma redus
a ca sum
a de produse se implementeaz
a simplu pe o structur
a AND-OR, iar forma redus
a ca produs de sume pe o
structur
a OR-AND.
Rezult
a, implicit, pentru implementare, c
a forma minim
a va duce la un num
ar
minim de porti pe primul nivel (de AND) si de intr
ari pe portile din nivelul doi (OR)
si, evident, in cadrul acesta la cel mai mic num
ar de intr
ari (variabile) pe primul nivel.
La fel se poate da o definitie pentru forma minim
a a unui produs de sume.
Pentru exprimarea functiei n form
a redus
a se selecteaz
a:
1. obligatoriu toti IP esentiali;
2. un num
ar c
at mai mic de IP neesentiali, dar care s
a acopere toate c
asutele
elementare nscrise cu unu ce nu au fost acoperite de c
atre IP esentiali
Exemplul 2.4 Pentru functia F data sub forma FND,
F =

15
X
(0, 2, 6, 9, 11, 13, 14, 15)
0

sau sub forma FNC


F =

15
Y

(1, 3, 4, 5, 7, 8, 10, 12)

s
a se realizeze minimizarea cu diagrama V-K.
Solutie. Din expresia functiei dat
a sub forma listelor anterioare se completeaz
a cu
unu diagrama V-K pentru sinteza ca sum
a de produse, Figura 2.9-a si se completeaz
a cu 0
diagrama V-K pentru sinteza ca produs de sume, Figura 2.9-b. Se consider
a suprafete de
c
asute adiacente, grupate c
ate dou
a sau patru si rezult
a pentru forma sum
a de produse doi IP
esentiali (a = x3 x0 , b = x
3 x
2 x
0 ) si trei IP neesentiali (c = x3 x2 x1 , d = x2 x1 x
0 , e = x
3 x1 x
0 ),
iar pentru forma produse de sume doi IP esentiali (a = (x3 + x
0 ), b = (
x3 + x2 + x0 )) si
trei IP neesentiali (c = (x3 + x
2 + x1 ), d = (
x3 + x1 + x0 ), e = (
x2 + x1 + x0 )). Acoperirea
complet
a pentru prima sum
a de produse trebuie sa contina cei doi IP esentiali a si b iar
dintre cei neesentiali un num
ar c
at mai mic, dar care s
a acopere restul de c
asute n care este

190

2.2. REPREZENTAREA CLC

15

15

F= (0,2,6,9,11,13,14,15)
0
b
X1
X 1X 0
X 3X 2
00
01
11
10
00

1
1

01
1

11

X 3X 2

00
00

X2

01

11

10

01

11

10

X2

X3

X3
1

10
a

a)

F= (1,3,4,5,7,8,10,12)
0
c
a
X1
X 1X 0

1
X0

IP esentiali:
a=X 3X 0; b=X 3X 2X 0
IP neesentiali:
c=X 3X 2X 1
d=X 2X 1X 0
e=X 3X 1X 0

d
c

0
X0

IP esentiali:
a=(X 3+X 0); b=(X 3+X 2+X 0)

b)

IP neesentiali:
c=(X 3+X 2+X 1)
d=(X 3+X 1+X 0)
e=(X 2+X 1+X 0)

Figura 2.9 Exemplu de minimizare: a) pe baz


a de 1 pentru functia F =
15
15
Q
P
(0, 2, 6, 9, 11, 13, 14, 15); b) pe baz
a de 0 pentru functia F = (1, 3, 4, 5, 7, 8, 10, 12).
0

CAPITOLUL 2. CIRCUITE LOGICE COMBINAT


IONALE

191

nscris
a valoarea 1. Se obtin formulele de acoperire a + b + d sau a + b + c + e. Evident,
prima form
a este forma minim
a
f = x 3 x0 + x
3 x
2 x
0 + x 2 x1 x
0
In acelasi mod se obtine forma redus
a pentru produs de sume:
f = (x3 + x
0 )(
x3 + x2 + x0 )(
x2 + x1 + x0 )

Forma minim
a a unei functii f ca produs de sume se obtine prin acoperirea tuturor
c
asutelor elementare din diagrama V-K care au valorile 0. Dar se poate obtine aceeasi
form
a minim
a si printr-o sintez
a de suma de produse a functiei complementare f.
Dac
a functia f are valori 1 n anumite c
asute elementare evident c
a functia negat
a f
are valori 1 in restul de c
asute elementare ale diagramei V-K, adic
a tocmai n c
asutele
n care functia f are valori 0, si care pot fi utilizate pentru sinteza ca produs de sume.
Deci, obtin
and forma redus
a ca sum
a de produse a functiei complementare f si neg
and
aceast
a expresie rezult
a forma redus
a ca produs de sume a functiei f . In acest mod se
obtine forma minim
a a produsului de sume a lui f numai c
and forma redus
a a lui f a

fost cea minim


a (si aceasta depinde de cum s-au selectat IP neesentiali). In Exemplul
2.4 , Figura 2.9-b, o form
a redus
a ca sum
a de produse a lui f poate fi:
f = x
3 x0 + x 3 x
2 x
0 + x2 x
1 x
0
iar prin negare si aplicare teoremei De Morgan se obtine chiar forma minim
a a produsului de sume:
f = (x3 + x
0 )(
x3 + x2 + x0 )(
x 2 + x1 + x0 )
obtinut
a prin sinteza pe baz
a de zero-uri.
Calculul formei reduse pentru f, ca sum
a de produse, este util
a pentru c
a unele
dispozitive programabile (PLA) prezint
a pe iesire posibilitatea de a nega, printr-o
poart
a XOR, functia calculat
a, deci generarea formei produs de sume. Dac
a se poate
implementa usor at
at forma produs de sume, c
at si forma sum
a de produse se pune
intrebarea care dintre cele dou
a forme reduse obtinute (nu totdeauna minime!) se
alege? se va alege forma care are num
arul minim de termeni.
2.2.3.1

Minimizarea functiilor incomplet definite

Exista situatii n care functionarea unui CLC prin valoarea logic


a generat
a pe iesire
nu modific
a cu nimic comportamentul util al circuitului. Valoarea logic
a pe iesire se
poate modifica fie n 1 fie n 0 dar aceste valori sunt indiferente (do not care) pentru
utilitatea circuitului, de aceea iesirea respectiv
a se noteaz
a in tabelul de adev
ar sau
,,
n diagrama V-K cu simbolul - . Astfel de situatii apar c
and anumite configuratii
de intrare, restrictionate prin conditiile de functionare, nu se aplic
a niciodat
a pe
intr
ari, sau c
and pentru anumite configuratii de intrare functionarea sistemului nu
consider
a valorile logice de pe iesiri. Simbolurilor indiferente din diagramele V- K,
prin includerea lor n grupuri de c
asute elementare adiacente, pot aduce la expresii
mult mai simple pentru IP esentiali sau neesentiali. Dupa caz, acestor simboluri li se

192

2.2. REPREZENTAREA CLC

pot atribui valoarea 1, pentru sinteza ca sum


a de produse, respectiv 0, pentru sinteza
ca produs de sume, astfel nc
at suprafetele care acoper
a c
asute adiacente sa devin
a
c
at mai mari.
Exemplul 2.5 Pentru convertorul BCD - EXCESS3, din Figura 2.3 sa se deduca
formulele minime pentru iesirile E3 , E2 , E1 , E0 .
Solutie. Din tabelul de adev
ar din Figura 2.3 se obtin sub form
a de list
a valorile iesirilor:
E3 =

15
X

(5, 6, 7, 8, 9) + d(10, 11, 12, 13, 14, 15)

E2 =

15
X

(1, 2, 3, 4, 9) + d(10, 11, 12, 13, 14, 15)

E1 =

15
X

(0, 3, 4, 7, 8) + d(10, 11, 12, 13, 14, 15)

E0 =

15
X

(0, 2, 4, 6, 8) + d(10, 11, 12, 13, 14, 15)

E3

15

(1,2,3,4,9)+d(10,11,12,13,14,15)

AB

CD

C
00

01

11

E2

15

(5,6,7,8,9)+d(10,11,12,13,14,15)

AB

10

00

CD

C
00

00
1

01

01

01

11

10

11

11

A
10

10
D

BD

BC

15

(0,2,4,6,8)+d(10,11,12,13,14,15)
0

AB

C
00

01

11

00

01

E0

15

(0,3,4,7,8)+d(10,11,12,13,14,15)
CD

BC

BD

BCD

E1

AB

10

CD

C
00

01

11

10

00

01

11

11

A
10

10
D

CD

1
D

CD

Figura 2.10 Minimizarea funtiilor incomplet definite. Exemplificare pentru


sinteza convertorului BCD-EXCESS3, Exemplul 2.5.

CAPITOLUL 2. CIRCUITE LOGICE COMBINAT


IONALE

193

Pe intr
arile circuitului se aplic
a numai codurile BCD, combinatiile binare pentru numerele
10,11,12,13,14,15 nu se aplic
a niciodat
a, deci iesirile corespunz
atoare se noteaz
a cu indiferent
n diagramele V-K din Figura 2.10. Pentru sintez
a ca sume de produse, pentru iesirile
,,
E3 , E2 , E1 , E0 , c
asutelor notate cu - , ce intr
a n grupuri de adiacenta
selectate, li se atribuie
valoarea logic
a 1. Se obtin astfel urm
atoarele forme minime:
E3
E2
E1
E0

2.2.3.2

= A + BD + BC
D
+ BD
+ BC

= BC
D
+ CD
=C

=D

Minimizare pe diagrame V-K cu variabile reziduu

Tabelul de adev
ar, c
and num
arul de variablie este mare, poate fi redus la o form
a
cu mai putine linii dac
a unele din variabilele functiei sunt introduse n coeficientii
functiei ca variabile reziduu, aceast
a modalitate de reducere a fost exemplificat
a in
Figura 2.4. Similar, si diagrama V-K poate fi redus
a de la 2 n c
asute la 2n1 c
asute
c
and se introduce una din variabile n coeficientii din interiorul c
asutelor, respectiv
la 2n2 c
asute c
and se introduc dou
a variabile reziduu si asa mai departe. Pentru o
functie de dou
a variabile, fi2 , sau de trei variabile, fi3 , formulele analitice cu o variabil
a
reziduu introdus
a n coeficientii functiei sunt cele date de relatiile 2.3 respectiv 2.4.
Se observ
a c
a expresia unui coeficient reziduu, n functie de variabila reziduu x,
este de forma di x
+ dj x. Ca structur
a diagrama V-K, n raport cu o variabil
a care se
introduce ca variabil
a reziduu x, cuprinde 2 n1 c
asute care au n coordonat
a variabila
x
si 2n1 c
asute care au n coordonat
a variabila x. C
asutele elementare care cuprind n
coordonat
a viitoarea variabil
a reziduu x se spar
a n dou
a p
arti egale dac
a se traseaz
a
o linie prin mijlocul zonei corespunz
atoarea variabilei x din diagrama V-K. In ambele
p
arti ale liniei mediane se grupeaz
a c
ate dou
a c
asute elementare, una care are n
coordonat
ax
si coeficientul di si una care are n coordonat
a x si coeficientul d j . Se
efectueaz
a calculul di x
+dj x care va fi noul coeficient al c
asutei elementare n diagrama
V-K rezultat
a, iar coordonata acestei c
asute rezultate este tocmai coordonata comun
a
a celor dou
a c
asute elementare din care a provenit. Acest nou coeficient poate avea
doar una din valorile 0, 1, x, x
.
Aceast
a modalitate de reducere este prezentat
a n Figura 2.11-a pentru o functie
de trei variabile c
and se elimin
a variabila x 1 , iar in Figura 2.11-b pentru o functie
de patru variabile c
and se elimin
a variabila x 0 . Pentru fiecare din aceste cazuri
se hasureaz
a zona variabilei reziduu, respectiv se duce linia median
a prin aceast
a
zon
a si se grupeaz
a o c
asuta din zona hasurat
a (x) cu una din zona nehasurat
a (
x).
De exemplu, pentru n = 3, prin gruparea c
asutei hasurate cu coeficientul d 3 cu cea
nehasurat
a cu coeficientul d1 se obtine coeficientul d3 x+d1 x care se va nscrie n noua
c
asuta de coordonate x2 x0 (coordonata comun
a a celor dou
a c
asute luate mpreun
a).
Iar n diagrama V-K de patru variabile (x3 , x2 , x1 , x0 ) produsul d6 x
0 + d7 x0 care va
fi n diagrama de trei variabile (x3 , x2 , x1 ) coeficientul c
asutei de cordonate x
3 x2 x1 .
Diagrama cu variabile reziduu poate fi o form
a mai compact
a si, uneori, cu astfel
de diagrame se obtine mai usor forma minim
a. Deducerea formei reduse dintr-o
diagram
a care cuprinde coeficienti cu variabile reziduu se face n urm
atorii pasi:

194

2.2. REPREZENTAREA CLC

x0

x 1x 0
x 3x 2

x1
x 1x 0

x2

x2

x0
d0

d1

d4

d5

d3

d2

d7

d6

x1

d4

x3

x1
x0
x2

x2
a)

d12
d8

d1

d3

d5

d7

d13

d15

d9

d11

x0

x0
d0x 1
+
d2x 1

d1x 1
+
d3x 1

d4x 1
+
d6x 1

d5x 1
+
d7x 1

x 2x 1
x3

x3
b)

x0

d0

  
  
  
  
  
  
  




d14

d2

d6

x2

d10

x1

x1
d0x 0
+
d1x 0

d2x 0
+
d3x 0

d6x 0
+
d7x 0

d4x 0
+
d5x 0

d8x 0
+
d9x 0

d10x 0
+
d11x 0

d14x 0
+
d15x 0

d12x 0
+
d13x 0
x2

Figura 2.11 Exemplificare de introducere a unei variabile reziduu: a) pentru


o diagram
a V-K de trei variabile; b) pentru o diagram
a V-K de patru variabile.
Pasul 1. In toate c
asutele elementare n care coeficientul contine variabile reziduu se
substituie acesta cu zero si apoi se face extragerea functiei dup
a regula normal
a
prin gruparea suprafetelor de 1-uri.
Pasul 2. In toate c
asutele n care coeficientul este 1 se substituie acesta cu indiferent
si apoi se face extragerea dup
a gruparea suprafetelor care cuprind coeficientii
care au aceeasi expresie de variabile reziduu.
Pasul 3. Forma redus
a a functiei se obtine prin sumarea logic
a a expresiei obtinut
a
la Pasul 1 cu cea obtinut
a la Pasul 2.
Dar nu totdeauna forma redus
a obtinut
a la la Pasul 3 este cea minim
a. Pentru a
obtine forma minm
a se recomand
a:
1. Folosind axiomele si teoremele algebrei logice, Tabelul 1.2, s
a se transforme un
coeficient compus din termeni produs, care contine variabile reziduu, nc
at s
a
se obtin
a un num
ar c
at mai mic de termeni produs diferiti.
2. Dac
a ntr-o c
asuta exist
a un coeficient compus dintr-o sum
a de termeni produs,
care contin variabile reziduu, atunci aceast
a c
asuta se include, conform pasului
2 enuntat anterior, in fiecare din suprafetele care acoper
a unul dintre termenii
produs din aceast
a sum
a.

195

CAPITOLUL 2. CIRCUITE LOGICE COMBINAT


IONALE

Exemplul 2.6 Pentru iesirea E3 a convertorului BCD - EXCESS3, cu tabelul de


adev
ar dat n Figura 2.3, s
a se deduc
a expresia minim
a utilliz
and diagramele V-K pentru
4,3 si 2 variabile.
CD
AB
00
00
01
A
a)

d)

11
10

C
01

11

10

  
  
  
  
0

  
  
  
  
1

D
C
CD
B 00 01 11 10



CD
B
00




B A



B 1

b)

  
  
  
  

01

11



10






0 0

B 1 A

B 1 0

e)

1
A

1 D+A 1

C
B 0
0 0
1

1
0
1
BC

B
+

D+DA 1

C
CD
00 01 11 10
0 A

1
A

D
C
B 0
0
1

B 1 A
A

C
B 0
0 A
1

c)

BD+BC
C
B 0
0 A

C
CD
00 01 11 10

0 A

D
BD

Figura 2.12 Pentru iesirea E3 a unui convertor BCD-EXCESS3 s-a dedus


expresia minim
a: a) utiliz
and diagrama V-K de patru variabile; b,d) diagrama V-K
de trei variabile (B,C,D); c,e) diagrama V-K de dou
a variablie (B,C).
Solutie. Din prezentarea functiei E3 ntr-o diagram
a V-K de patru variabile, Figura
2.12-a, si prin considerarea valorii 1 n c
asutele cu indiferent, se obtine forma minim
a E3 =
A + BD + BC (expresie obtinut
a si n Exemplul 2.5 ).
Introduc
and variabila A ca variabil
a reziduu se obtine diagrama de trei variabile (B,C,D)
din Figura 2.12-d. Aplic
and, Figura 2.12-b, cei trei pasi pentru obtinerea formei minime,
dintr-o diagram
a cu variabil
a reziduu, se obtine expresia minim
a pentru E3 , identic
a cu cea
anterioar
a.
Introduc
and si variabila D ca variabil
a reziduu se obtine diagrama V-K de dou
a variabile
(B,C) din Figura 2.12-c. Aplic
and cei trei pasi pentru minimizare, dintr-o diagram
a cu
coeficienti reziduu, se obtine forma redus
a E3 = BC + AB + BD + ABD, care difer
a de
forma minim
a obtinut
a cu cele dou
a diagrame anterioare. Pentru a obtine forma minim
a
trebuie f
acute asupra coeficientilor din diagrama din Figura 2.12-c urm
atoarele transform
ari:
aplic
Expresia coeficientului D + DA,
and teorema de absorbtie invers
a, devine D + A ceea ce
a,
face ca n loc de 3 termeni produs (A, D, DA), inclusi n coeficientii reziduu din diagram
s
a fie doar doi: A si D, Figura 2.12-e. Apoi, aplic
and pasii pentru extragerea formei reduse,

196

2.2. REPREZENTAREA CLC

primul pentru valorile de 1 iar al doilea pas separat pentru fiecare din cei doi termeni reziduu
A si D, se obtine E3 = BC + A + BD care este forma minim
a.

Uneori, prin extragerea formei reduse, dintr-o diagram


a V-K care contine variabile
reziduu, nu se ajunge la forma minim
a din cauza folosirii redundante a unor c
asute
cu valoarea 1. Poate exista situatia n care o c
asuta elementar
a cu valoarea 1 n Pasul
1, care va avea valoarea indiferent
a n Pasul 2, s
a fie inclus
a n suprafata unui termen
produs care contine o variabil
a reziduu (x) si de asemenea s
a fie inclus
a si n suprafata
unui alt termen produs care contine aceeasi variabil
a reziduu doar negat
a (x). Un
astfel de 1 se numeste dublu acoperit. Forma minim
a se obtine doar c
and c
asuta cu un
1 dublu acoperit se consider
a 0 n Pasul 1 de extragere (c
and se consider
a suprafetele
de 1-uri).
Exemplul 2.7 Pentru CLC cu tabelul de adevar din Figura 2.4 sa se realizeze
diagramele V-K de 4,3,2 variabile si s
a se extrag
a expresia minm
a.
Solutie. Diagrama V-K pentru patru variabile (A, B, C, D) este reprezentat
a n Figura
2.13-a; s-a considerat valoarea coeficientului functiei egal
a cu 1 pentru configuratia de intrare
a diagram
a expresia minim
a AB D+ABD+BCD.
indiferent
a AB C D. Se extrage din aceast
Introduc
and variabila D ca variabil
a reziduu se obtine diagrama V-K de trei variabile

(A, B, C), Figura 2.13-b. Din aceast


a diagram
a rezult
a urm
atoarea form
a redus
a: ABC
+

AB D + BC D + ABD care difer


a de forma minim
a extras
a din diagrama de patru variabile.
In aceast

a form
a redus
a apare n plus termenul ABC
care corespunde tocmai suprafetei de
1. La o inspectie mai atent
a, Figura 2.13-d, se observ
a c
a 1 din diagram
a este un 1 dublu
acoperit. In Pasul 2, n c
asuta respectiv
a se consider
a indiferent, aceasta este acoperit
a at
at
deci termenul ABC

de suprafata lui D c
at si de suprafata lui D,
trebuie eliminat din forma
redus
a obtin
andu-se astfel forma mimim
a.
Diagrama V-K de dou
a variabile (A, B), Figura 2.13-c, se obtine din diagrama de trei
variabile cu coeficienti reziduu prin introducerea si a variabilei C ca variabil
a reziduu. Forma
redus
a obtinut
a din aceast
a diagram
a este (Pasul 1 nu se aplic
a deoarece nu exist
a suprafete
D
+ ABC

care difer
de 1) AB
+ ABD
+ ABC D
a de expresia minim
a. Prin aplicarea teoremei
+ D, deci n loc de patru termeni produs
de absorbtie invers
a termenul C + D devine C D
CD
n coeficientii reziduu vor fi doar trei: D, D,
C D.
Aplic
C, D, D,
and doar Pasul 2 de
extragere, deoarece nu exist
a c
asute cu coeficient 1, Figura 2.13 - e, se obtine forma minim
a
D
+ ABD

AB
+ BC D.

2.2.3.3

Minimizarea prin diagrame V-K a circuitelor cu iesiri multiple

S-a ar
atat c
a un CLC cu m iesiri, Figura 2.1, poate fi considerat ca find compus din
m circuite cu o singur
a iesire. P
astr
and acest mod de abordare, si pentru minimizarea
circuitului cu m iesiri, procesul de minimizare se reduce la extragerea separat
a a
fiec
areia din cele m iesiri pe c
ate o diagram
a V-K; si, s-ar putea ca rezultatul s
a fie
cel optim, dar numai c
and cele m functii de iesire nu au n componenta lor termeni
produs comuni. Pentru a identifica eventualii termeni produs comuni, la unele din
iesirile circuitului, se impune ca procesul de reducere al functiei FNC s
a se fac
a corelat.
Pentru identificarea termenilor produs comuni n cele m functii de iesire f 0 , f1 , ...
fm1 se procedeaz
a n felul urm
ator:
1. Se realizeaz
a diagramama V-K a functiei produs logic ntre toate cele m functii

197

CAPITOLUL 2. CIRCUITE LOGICE COMBINAT


IONALE

CD
AB
00

00

01

11

10

a)

  
  
  
  
  
  
  

11

BC
A 00 01 11 10
0 0 0 1 D
A 1 D D D 0

d)






10








01

11

10

0 0

A 1 D

B D



BC
A
00

BC
A 00 01 11 10
0 0 0 1 0
1

C+D
CD

B
0
1
A
0 0 CD+D
1



CD

C+D

A 1

CD

c)

BC
A 00 01 11 10
0 0 0
0
+
1 D D D 0

  

ABC
1

b)

C
B
0
A
0 0

e)

01

BC
A 00 01 11 10
0 0 0
D
+
1 0 0 0 0

ABD+BCD
B
0
A
0 0



ABD

1
D

D
ABD+ABD

B
0
A
0 0
1

1
CD
CD

BCD

Figura 2.13 Exemplu de minimizare a unei functii de patru variabile


(A,B,C,D): a) pe o diagram
a V-K de patru variabile; b,d) pe o diagram
a V-K
de trei variabile (A,B,C); c,e) pe o diagram
a V-K de dou
a variabile (A,B);
initiale f0 f1 f2 ... fm1 (practic se obtine printr-o intersectie ntre toate
diagramele V-K ale celor m functii). Se realizeaz
a diagramele V-K ale functiilor
produs ntre c
ate m 1 din cele m functii, apoi se realizeaz
a diagramele V-K ale
functiilor produs ntre c
ate m 2 din cele m functii s.a.m.d. p
ana la realizarea
diagramelor V-K ale functiilor produs ntre c
ate 2 functii. Num
arul total de
astfel de functii (diagrame V- K) produs este egal cu 2 m (m 1) la care se
adaug
a nc
a m diagrame ale functiilor initiale (pentru m = 8 rezult
a 255 de
diagrame!). Evident, aceast
a metod
a neautomatizat
a este practicabil
a doar la
circuite cu cel mult 4 iesiri.
2. In diagrama V-K produs logic de m functii se identific
a dac
a exist
a implicantii
primi comuni pentru toate functiile initiale. Acesti implicanti primi identificati
sunt eliminati din toate diagramele (V-K) produs de m 1 functii si apoi din
toate diagramele (V-K) produs p
ana la diagramele produs de dou
a functii. Pentru acesti implicanti primi identificati se figureaz
a suprafetele de acoperire n
toate cele m diagrame V-K ale functiilor initiale. Se reia acelasi proces de identificare a implicantilor primi comuni pe diagramele V-K produs logic de m 1

198

2.2. REPREZENTAREA CLC

functii p
ana la figurarea suprafetelor respective de acoperire n diagramele V-K
ale functiilor initiale. Procesul de identificare de implicanti primi comuni se
contimu
a p
ana la diagramele V-K produs logic de dou
a functii.
3. Din cele m diagrame V-K ale functiilor initiale se extrag formele reduse ale
functiilor, dup
a procedeul normal, ncerc
and a se selecta c
at mai multe dintre
suprafetele care figureaz
a mplicanti primi comuni (identificati conform procedurii de la punctul 2).
Circuitul cu iesiri multiple, rezultat printr-o minimizare corelat
a, n general, utilizeaz
a un num
ar de termeni produs diferiti mai mic dec
at num
arul total de termeni
produs diferiti obtinut printr-o minimizare separat
a (necorelat
a) pentru fiecare functie
n parte, deci un num
ar mai mic de porti pentru implementare. Totusi, alegerea final
a pentru implementare nu este impus
a numai de acest rezultat ci trebuie luate
n considerare si: tipul de poart
a logic
a, factorii de nc
arcare la intrare si iesire si
disponibilitatea semnalelor in sistem.
Metoda minimiz
arii corelat
a este indicat
a pentru sinteza circuitelor care se implementeaz
a cu porti logice discrete, pe circuitele arii de porti logice si pe circuite logice
programabile unde economisirea doar si a unei porti, la o replicare mare, determin
a
o economisire substantial
a.
Exemplul 2.8 Pentru urmatoarele trei functii
F0 (A, B, C, D) =

15
X
(2, 4, 6, 7, 9, 11, 12, 15)
0

F1 (A, B, C, D) =

15
X
(4, 6, 7, 10, 14, 15)
0

15
X
(3, 7, 8, 10, 12, 14, 15)
F2 (A, B, C, D) =
0

s
a se realizeze o minimizare corelat
a.
Solutie. Extragerea necorelat
a a fiec
arei functii este realizat
a pe diagramele V-K din
Figura 2.14-a si se obtin urm
atoarele expresii minime:

D(3)

D(4)

F0 = ABD(1)
+ BCD(2) + B C
+ AC

D(7)

F1 = BC(5) + AC D(6)
+ AB

D(9)

F2 = AD(8)
+ BCD(2) + BC
cu un num
ar de 9 termeni produs diferiti din totalul de 10 (BCD este utilizat at
at de F0
c
at si de F2 ). In continuare se va proceda pentru extragerea corelat
a. Diagrama V-K a
functiei produs logic F0 F1 F2 este reprezentat
a n Figura 2.14-b iar a functiilor produs
logic F0 F1 , F0 F2 , F1 F2 n Figura 2.14-c. Singurul implicant prim comun, BCD din
diagrama V-K a functiei produs logic F0 F1 F2 , neconsiderat n produsele logice de
dou
a functi, este figurat (hasurat spre dreapta) n diagramele V-K ale functiilor F0 , F1 , F2
din Figura 2.14-d. Apoi, din diagramele functiilor produs logic de dou
a functii: pentru
D
care se figureaz
F0 F1 se identific
a implicantul prim comun AB
a (hasura spre st
anga)
D

prin suprefete pe F0 si F1 ; pentru F0 F2 se identific


a implicantul prim commun ABC
care se figureaz
a (printr-un cerculet hasurat spre dreapta) prin suprafete pe F0 si F2 ; pentru
care se figureaz
F1 F2 se identific
a implicantul prim comun AC D
a prin suprafete pe F1 si
F2 .

CAPITOLUL 2. CIRCUITE LOGICE COMBINAT


IONALE

199

In continuare, de pe diagrama V-K a fiec


arei functii initiale, se extrage forma redus
a
dup
a procedeul obisnuit c
aut
and ca, n acoperirea c
asutelor elementare cu valoarea 1, s
a
fie inclusi n primul r
and implicanti primi esentiali si implicanti primi comuni identificati.
Rezult
a expresiile:

D(3)

D(4)

D(5)

F0 = ABD(1)
+ BCD(2) + AB
+ ABC
+ BC
D(3)

F1 = BCD(2) + AB
+ AC D(6)
D(7)

BC
D(4)

F2 = BCD(2) + AC
+ AC D(6)
+A
Prin minimizarea corelat
a s-au obtinut un num
ar de 7 termeni produs diferiti dintr-un
total de 12 termeni produs utilizati, deci 5 sunt utilizati de cel putin dou
a functii.

Obtinerea unei forme reduse, eventual minim


a, pentru o functie prin operatii analitice, paragraful 1.15, sau utiliz
and diagrama V-K pot constitui metode practicabile
doar pentru functii de c
ateva variabile. Pentru functii ce dep
asesc c
ateva variabile
sunt utilizate alte metode. Oricare ar fi aceste metode, n fond, procesul de reducere
parcurge dou
a etape: (1) identificarea tuturor implicantilor primi ai functiei si (2)
apoi selectarea unui set minimal de implicanti primi care s
a acopere functia. Aceste
etape pot fi realizate fie prin metode tabelare, de exemplu metoda Quine-McCluskey,
fie prin abord
ari algoritmice, n termeni de structuri de date si functii de limbaj de
nivel nalt [Wakerly 0 2001]. Evident, aceste abord
ari au ca finalitate un program
de minimizare inclus intr-un mediu de proiectare, de exemplu programul Espress II
,,
sau varianta mai avansat
a Espress - MV. Includerea unui algoritm exact ntr-un
program de minimizare pentru o functie cu zeci de variabile si sute de termeni produs
poate necesita un timp de calcul inacceptabil. Foarte frecvent o abordare euristic
a,
n locul unui algoritm exact, poate genera o expresie minim
a sau aproape minim
a dar
cu o reducere a timpului de calcul cu peste un ordin de m
arime.

2.2.4

Diagrama de decizie binar


a, BDD

Informatia continut
a ntr-un tabel de adev
ar, Figura 2.15-a, poate fi reprezentat
a
si printr-un graf sub forma unui arbore binar, arbore de decizie binar, BDT
(Binary Decision Tree). Un arbore de decizie binar este un graf orientat, aciclic, care
prezint
a o r
ad
acin
a si dou
a tipuri de noduri: teminale si neterminale. Fiecare nod x
este referit/etichetat prin variabila var(x) si are arce directionate spre doi succesori:
Low(x), care corespunde tranzitiei c
and variabilei x i se asigneaz
a valoarea 0
High(x), care corespunde tranzitiei c
and variabilei x i se asigneaz
a valoarea 1
Fiecare nod terminal (frunz
a) x este caracterizat prin valoarea (x) care poate fi 0 sau
1. Pentru o anumit
a asignare a valorilor variabilelor unei functii (o configuratie de
intrare), parcurg
and graful, de la r
ad
acin
a pe traseul indicat de valorile respective ale
variabilelor, se atinge un nod terminal a c
arui valoare este tocmai valoarea functiei
corespunz
atoare respectivei asign
arii a variabilelor. In Figura 2.15-b este reprezentat
BDT pentru functia cu tabelul de adev
ar din Figura 2.15-a. BDT nu reflect
a o
reprezentare concis
a a unei functii booleene; n fond, un BDT nu este altceva dec
at
o form
a grafic
a a tabelului de adev
ar, care prezint
a mult
a redundanta. De exemplu,
pentru arborele obtinut exist
a numai 3 subarbori diferiti cu r
ad
acina de etichet
a y0,

200

2.2. REPREZENTAREA CLC

C
CD
00 01 11 10
1
00

AB

01 1

11 1

1
1

10

AB

B
A

C
CD
00 01 11 10
1
00

AB

00
01 1

11

B
A

10

D
F 0=ABD+BCD+BCD+ACD
a)

C
CD
00 01 11 10

D
F 1=BC+ACD+ABD

F0

F1

F2

'& '&
'& '&

F0

 

01

11 1

10 1

D
F 2=AD+BCD+BCD
8

b)

./ ./

F0

F1

10 10 10

F2

F1

F2

 

 

c)
F1 C
CD
AB 00 01 11 10
01 1

)  
() 54 54

11 1

00

10

23

(
1

1
1

F2 C
CD
AB 00 01 11 10
00

1
1

B
A

89 +* *+ 76 67
+* +* ! !
! !
1

11

10

F3 C
CD
AB 00 01 11 10
00

01 1

01

B
A

11 1
10 1

, , %$ $%
, -, " "
- #" "#
# #

1
1

F 0=ABD+BCD+ABD+ABCD+BCD F 1=BCD+ABD+ACD F 2=BCD+ACD+ACD+ABCD


1
2
3
4
5
2
3
6
2
7
6
4
d)

Figura 2.14 Minimizarea corelat


a a 3 functii: a) minimizarea necorelat
a; b,c)
diagramele V-K pentru produsele de c
ate 3 si 2 functii; d) extragerea corelat
a a
expresiilor reduse ale functiilor.

CAPITOLUL 2. CIRCUITE LOGICE COMBINAT


IONALE

201

din totalul de 8 subarbori cu r


ad
acina n y0 . Se poate obtine o form
a mult mai concis
a
de reprezentare a functiei, denumit
a Diagram
a de Decizie Binar
a, BDD (Binary
Decision Diagram), dac
a din BDT se elimin
a redundanta.
Obtinerea unui BDD, prin eliminarea redundantei, apare n urma aplic
arii repetate
(p
ana c
and nu mai pot fi aplicate) a urm
atoarelor trei proceduri:
1. Eliminarea nodurilor terminale duplicate. Dintre toate nodurile terminale (frunze) duplicate se retine doar unul, iar spre acesta se redirecteaz
a toate arcele care
erau directate spre frunzele eliminate.
Prin aceast
a procedur
a se obtine graful din Figura 2.15-c care are numai 2
noduri terminale n loc de 16.
2. Eliminarea nodurilor neterminale duplicate. Dac
a pentru nodurile neterminale
x si y exist
a var(x) = var(y) si low(x) = low(y), high(x) = high(y), atunci unul
din noduri este eliminat iar arcele directate spre nodul eliminat sunt redirectate
spre nodul p
astrat.
Inspect
and graful din Figura 2.15-c se constat
a c
a din cele 8 noduri y 0 doar 3
sunt diferite, deci acesta se poate transforma n graful din Figura 2.15-d.
3. Eliminare testelor redundante. Dac
a nodul neterminal x prezint
a low(x) =
high(x) atunci se elimin
a nodul iar arcele directate spre acesta se redirecteaz
a
spre low(x).
Aplic
and aceast
a procedur
a pentru eliminarea celor dou
a noduri y 0 , din mijloc,
de la Figura 2.15-d se transfer
a testul de redundanta asupra nodurilor x 0 din mijloc
(acestea vor avea low(x0 ) = high(x0 )). Apoi, aplic
and din nou aceast
a procedur
a
sunt eliminate nodurile mediane x0 rezult
and graful din Figura 2.15-e. Se observ
a c
a
nu mai exist
a nici o posibilitate de transformare, nici una din aceste proceduri nu se
mai poate aplica.
Definitia 2.5 Diagrama de decizie binar
a este redus
a, RBDD (Reduced
BDD), c
and nu se mai poate realiza nici o transformare prin aplicarea celor trei
proceduri de reducere. 

O diagram
a de decizie binar
a este referit
a ca ordonat
a, OBDD (Ordered
BDD) dac
a, pe oricare traseu parcurs de la r
ad
acin
a la frunze, fiecare variabil
a este
nt
alnit
a cel mult odat
a si totdeauna variablilele sunt parcurse n aceeasi ordine. Nu
este necesar ca toate variabilele s
a fie nt
alnite pe fiecare traseu. Pentru functia
din tabelul de adev
ar din Figura 2.15-a, care este a unui CLC comparator pentru
cuvinte de doi biti x1 , x0 si y1 , y0 , f (x1 , x0 , y1 , y0 ) = (x1 = y1 ) (x0 = y0 ), implicit
s-a considerat urm
atoarea ordine x1 < y1 < x0 < y0 si a rezultat un OBDD cu
8 noduri. La un CLC conparator pentru cuvinte de n biti p
astr
and aceeasi ordine
xn1 < yn1 < xn2 < yn2 < ... < x1 < y1 < x0 < y0 rezult
a un num
ar de
(3n + 2) noduri. Dar dac
a ordinea se stabileste x n1 < xn2 < ... < x1 < x0 <
yn1 < yn2 < ... < y1 < y0 atunci rezult
a un OBDD cu (3 2n 1) noduri.
Pentru o astfel de ordonare, x1 < x0 < y1 < y0 , (n = 2), BDD este reprezentat
n Figura 2.15 - f, num
arul de noduri fiind 3 2 2 1 = 11. Num
arul de noduri
pentru un OBDD cu n variabile de intrare, n functie de ordonarea aleas
a, se situeaz
a
ntre limita inferioar
a, o dependenta liniar
a de n, si limita cea mai dezavantajoas
a, o

202

2.2. REPREZENTAREA CLC

x 1 y1 x 0 y0 f
0 0 0 0 1
0 0 0 1 0
0 0 1 0 0
0 0 1 1 0
0 1 0 0 0
0 1 0 1 1
0 1 1 0 0
0 1 1 1 0
1 0 0 0 0
1 0 0 1 0
1 0 1 0 1
1 0 1 1 0
1 1 0 0 0
1 1 0 1 0
1 1 1 0 0
1 1 1 1 1

x1

y1

y1

x0

y0

a)

x0

y0

y0

x0

y0

y0

y0

y0

b)
0

y1
x0

y1
x0

x0

y0 y0 y0 y0
1
0

c)

y0

x1

x0

x0

y0 y0 y0 y0
0
1

d)

x0

y1 0
y2

y1

y0

x0

y1
0 1

y1

y
0 2
1
1

e)

1
0

y0

x0

y0

1
1

x0

1
0

1
0

x0

x1 1

y1

x0 1

y0 1

f)

y1

x1

y1

x1 1
1

y1

x0 1
y0 1
1

y0

Figura 2.15 Diagrama de decizie binar


a, BDD, pentru un circuit comparator de 2 biti: a) tabelul de adev
ar; b) arborele de decizie binar
a, BDT; c,d,e) etapele
de trecere de la BDT la diagrama de decizie binar
a BDD, n forma canonic
a; f) BDD
form
a canonic
a pentru ordonarea variabilelor x 1 < x0 < y1 < y0 .

203

CAPITOLUL 2. CIRCUITE LOGICE COMBINAT


IONALE

dependenta exponential
a de n. Multe functii logice uzuale au totusi o form
a compact
a
de reprezentare. G
asirea ordon
arii optime, care s
a duc
a la un num
ar minim de noduri
n OBDD, este o problem
a NP complet
a. Abord
arile euristice pentru g
asirea ordon
arii
optime sunt, de multe ori, cu succes. In acest sens, de abordare euristic
a, observatia
c
a variabilele legate/asociate s
a fie str
ans apropiate si n ordonare duce la o ordonare
optim
a sau cvasioptim
a.
Definitia 2.6 BDD este sub form
a canonic
a dac
a este redus
a si ordonat
a. 
Pentru o functie logic
a cu ordonare fixat
a, forma redus
a de OBDD este cea
canonic
a si aceast
a form
a este unic
a.
Diagrama de decizie binar
a considerat
a ca un suport abstract al unei functii booleene introduce posibilitatea ca operatiile efectuate cu functiile booleene s
a fie implementate sub forma unor algoritmi grafici asupra unor OBDD [Bryant 0 92] cu aplicatii
n sistemele digitale, logic
a matematic
a, inteligenta artificial
a. In sistemele digitale
OBDD poate fi utilizat ca un instrument n proiectare, verificare si testare.

2.2.5

Modalit
ati neformale de reprezentare

Pentru aplicatii concrete, de multe ori, definirea unui CLC prin una din metodele
formale expuse anterior este foarte greoaie si ineficient
a. Astfel de aplicatii apar
de exemplu, c
and circuitul are un num
ar foarte mare de intr
ari sau circuitul are o
structur
a repetitiv
a.
Dac
a CLC prezint
a mai mult de 5,6 variabile, maipularea functiei sub form
a analitic
a, diagram
a V-K sau tabel de adev
ar devine nepractic
a, n astfel de cazuri doar
utilizarea unui program de analiz
a si sintez
a dintr-un mediu de programare poate fi
solutia.

Ci
i

C0
0

Intrari I i , Ci
se calculeaza
Oi , Ci+1
i=i+1
DA

a)

i<n
NU

Ii

1 Initializare

Ci

2 Calcul
Oi , Ci+1

b)

3 Incrementare
4 Test
numar de
iteratii

C0
c)

I0
#0

C1

O0

I1
#1

Calcul
Oi , Ci+1

Ci+1

Oi

C2
O1

In1
Cn1
Cn
#n
On1

Figura 2.16 CLC iterativ: a) descrierea procesului iterativ al unui circuit prin
organigrama unei bucle; b) structura bloc de circuit pentru modelarea calculului din
interiorul unei bucle; c) structurarea unui circuit iterativ prin nserierea de celule
identice.
Pentru structurile repetitive atentia trebuie concentrat
a asupra logicii de functionare a celulei componente care apoi, prin replicare, poate forma structura complet
a.

204

2.2. REPREZENTAREA CLC

Un exemplu simplu n acest sens este realizarea circuitelor AND si OR cu multe intr
ari.
Expresia operatorului sum
a sau produs logic pentru multe variabile, folosind axioma
asociativitatii, poate fi aplicat repetitiv, obtin
andu-se o form
a care se modeleaz
a cu
un singur tip de poart
a ale c
arei intr
ari sunt iesiri de la porti de acelasi tip. De
exemplu, pentru un AND cu n intr
ari realizat prin nseriere de porti AND cu dou
a
intr
ari
xn1 xn2 ... x3 x2 x1 x0 = xn1 (xn2 (xn3 ... (x3 (x2 (x1 x0 ))...))
Acelasi ANDn poate fi implementat cu AND2 sub form
a de arbore binar. Pentru
structurile repetitive mai complexe logica de functioare a celulei componente contine
operatii ce se realizeaz
a n corpul unei bucle si care se efectueaz
a de n ori, Figura

2.16-a. In aceast
a organigram
a pasul de initializare 1 se execut
a o singur
a dat
a
iar ceilalti trei pasi se execut
a de n ori. Pasul 3 de incrementare si pasul 4 de
,,
a
testare al num
arului de iteratii sunt de fapt regia buclei , numai pasul 2 realizeaz
a care, pe
practic calculul efectuat de CLC. Pentru pasul 2 se poate concepe o celul
baza intr
arilor Ii , Ci , calculeaz
a iesirea Oi si transferul Ci+1 spre celula urm
atoare,
Figura 2.16-b. Un CLC iterativ, Figura 2.16-c, practic modeleaz
a o desf
asurare a
buclei printr-o nseriere de n celule identice, c
ate una pentru fiecare iteratie. Cea mai
bun
a cale expunere, a acestor modalit
ati de reprezentare, mai putin formale pentru
CLC, este exemplificarea.
Exemplul 2.9 Pentru un cuvant de n biti xn1 xn2 ...xi ...x1 x0 sa se realizeze circuitele
combinationale care efectueaz
a incrementarea, decrementarea si complementul fata
de 2.
Solutie.
1) Incrementarea. Prin adunarea bitului 1 n pozitia cea mai putin semnificativ
a, x 0 ,
a cuv
antului rezult
a totdeauna x
0 , deci circuitul de incrementare are n pozitia x0 o poart
a
inversor. Un bit xi va fi afectat, adic
a schimbat n n x
i , de adunarea efectuat
a n pozitia
x0 numai dac
a aceast
a adunare a generat un transport si acest transport s-a propagat p
ana
n pozitia xi . Dar transportul se propag
a p
ana n pozitia xi doar dac
a toti bitii anteriori
lui xi , ncep
and cu x0 , au valoarea 1. Detectarea sirului de biti 1 de la x0 p
ana la xi se
realizeaz
a printr-un lant de porti AND iar iesirea acestui lant la fiecare pozitie comand
a
complementarea bitului de la pozitia respectiv
a, adic
a se aplic
a la intrarea unei porti XOR,
Figura 2.17-a. De fapt, incrementatorul poate fi privit ca un circuit num
ar
ator n sens direct:
un num
ar se obtine din cel anterior plus 1, incrementatorului i lipseste doar componenta
care s
a memoreze num
arul anterior (vezi Figura 3.62-b).
2) Decrementarea. Prin sc
aderea bitului 1 din pozitia cea mai putin semnificativ
a x0
a cuv
antului rezult
a totdeauna x
0 , deci implementarea pentru ultimul bit se face tot cu o
poart
a inversor. Dac
a un xi = 1 acesta va fi complementat de modificarea n pozitia x0 doar
dac
a toti bitii anteriori, ncep
and cu x0 , au valoarea 0, deoarece numai atunci mprumtul
necesar sc
aderii x0 1 se propag
a p
ana la xi , schimb
and toate zerourile n 1. Detectarea
sirului de zerouri se face cu un lant de porti OR iar iesirea acestui lant, la fiecare pozitie,
comand
a complementarea bitului de la pozitia respectiv
a aplic
andu-se la intrarea unei porti
NXOR, Figura 2.17-b. Decrementorul poate fi privit ca un num
ar
ator n sens invers.
3) Complementarea fat
a de 2. Regula de obtinere a complementului fata
de doi al
unui num
ar negativ este: se complementeaz
a totii bitii, apoi se adun
a 1.
Se poate obtine complementul fata de 2 si prin urm
atorul algoritm: parcurg
and cuv
antul
de la dreapta la st
anga se las
a neschimbati toti bitii mai putin semnificativi p
ana la primul
bit egal cu 1 inclusiv, apoi toti bitii care urmeaz
a dup
a acest 1 p
an
a la cel mai semnificativ se

205

CAPITOLUL 2. CIRCUITE LOGICE COMBINAT


IONALE

xn1

xi

x2

x1

x0

xn1

xi

x2

x1

x0

xn1

xi

x2

x1

x0

X+1
a)
X

X1
b)
X

[X]2
c)
Figura 2.17 Exemple de circuite realizate prin replicare de celule elementare: a) circuitul de incrementare; b) circuitul de decrementare; c) circuitul
de complementare fata de 2.
complementeaz
a. De exemplu: 390|10 = 01100000110|2 , ultimii doi biti r
am
an neschimbati
iar ceilalti se complementeaz
a, rezult
a c
a 390|10 n complement fata de 2 este 10011111010.
Dup
a acest algoritm implementarea circuitului de complementarea fata
de 2 este direct
a.
Bitul x0 r
am
ane neschimbat. Dac
a primul bit 1 este n pozitia xi nseamn
a c
a bitii din primul
interval, de la x0 p
an
a la xi , r
am
an neschimbati iar cei din al doilea interval, de la xi+1 p
ana
la xn1 , se complementeaz
a. Fiecare bit al cuv
antului este o intrare la o poart
a XOR iar
pe cealalt
a intrare a portii se aplic
a 0 pentru bitii care nu se complementeaz
a, din primul
interval, si respectiv 1 pentru bitii care se complementeaz
a, din al doilea interval. Portile
XOR sunt comandate de iesirile unui lant de porti care au pe iesiri valoarea 1 doar dup
a
primul bit 1 al cuv
antului, deci aceast
a selectare se poate realiza cu un lat de porti OR,
Figura 2.17-c.

Exemplul 2.10 Pentru numerele naturale exprimate n binar natural, cu lungimea


de patru biti B3 B2 B1 B0 , s
a se realizeze circuitul combinational care efectueaz
a conversia n
cod Gray G3 G2 G1 G0 si apoi circuitul care realizeaz
a conversia G3 G2 G1 G0 n B3 B2 B1 B0 .
Solutie. Descrierea convertorului de cod binar natural - Gray ca un circuit cu patru
iesiri G3 , G2 , G1 , G0 si patru intr
ari B3 , B2 , B1 , B0 este dat
a n tabelul de adev
ar din Figura
2.18-a. Acelasi tabel de adev
ar descrie si conversia Gray - binar natural dac
a se consider
a
G3 , G2 , G1 , G0 intr
ari si B3 , B2 , B1 , B0 iesiri. Trebuie specificate diferentele ntre tabelele
de adev
ar din Figura 2.3-a si Figura 2.18-a. Primul reprezint
a conversia BCD - Gray, deci

206

2.2. REPREZENTAREA CLC


B3 B2 B1 B0

G3 G2 G1 G0

0
0
0
0
0
0
0
0
1
1
1
1
1
1
1
1

0
0
0
0
0
0
0
0
1
1
1
1
1
1
1
1

a)

0
0
0
0
1
1
1
1
0
0
0
0
1
1
1
1

0
0
1
1
0
0
1
1
0
0
1
1
0
0
1
1

0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1

0
0
0
0
1
1
1
1
1
1
1
1
0
0
0
0

0
0
1
1
1
1
0
0
0
0
1
1
1
1
0
0

0
1
1
0
0
1
1
0
0
1
1
0
0
1
1
0

B3

B2

B1

B0

G3

G2

G1

G0

G3

G2

G1

B3

b)

B2

B1

G0

B0

c)

Figura 2.18 Conversia binar natural - Gray si Gray - binar natural: a) tabel
de adev
ar pentru expresie; b,c) circuitele de conversie structurate repetitiv pe baz
a
de porti XOR.
cele 6 combinatii (1010, 1011, 1100, 1101, 1110, 1111) nu se aplic
a niciodat
a pe intrarea
convertorului, pe c
and n al doilea tabel de adev
ar conversia binar natural - Gray cele sase
combinatii nu mai sunt indiferente pentru circuitul convertor. Utilizarea tabelelor de adev
ar
cu 16 linii nu este prea atr
ag
atoare, n schimb, regulile de conversie expuse n paragraful 2.2.1
si reprezentate grafic n Figura 2.2-a si b sunt mult mai practice si mai usor de implementat.
Usor de implementat, deoarece pentru ambele conversii se utilizeaz
a sumarea a c
ate doi biti
iar transportul se neglijeaz
a ceea ce se realizeaz
a cu o poart
a XOR. Prin mapare direct
a,
utiliz
and porti XOR pentru conversia binar - Gray din Figura 2.2-a rezult
a circuitu din
Figura 2.18-b, iar pentru conversia Gray - binar din Figura 2.2-b rezult
a circuitul din Figura
2.18-c.
Evident, structura circuitului din Figura 2.18-a si 2.18-b indic
a si o exprimare iterativ
a
pentru aceste coversii. Aceste relatii iterative se pot deduce usor dac
a se noteaz
a cuv
antul
n binar natural prin Bn1 Bn2 ...Bi ...B2 B1 B0 iar cuv
antul n cod Gray prin Gn1 Gn2
...Gi ...G2 G1 G0 . Relatiile pentru conversii sunt:
Binar natural Gray : Gn1 = Bn1 , Gi = Bi+1 Bi pentru i = 0, 1, ...n 2;
Gray Binar natural : Bn1 = Gn1 , Bi = Bi+1 Gi pentru i = 0, 1, ...n 2.

(2.8)

Exemplul 2.11 Sa se structureze un circuit pentru detectarea si generarea paritatii


unui cuv
ant.
Solutie. Paritatea unui cuv
ant de n biti refer
a num
arul de biti 1 din acel cuv
ant.
Paritatea este par
a sau impar
a dup
a cum num
arul de biti 1 ai cuv
antului este par sau
impar. Paritatea poate fi utilizat
a ca un parametru n determinarea dac
a un cuv
ant a fost
modificat/eronat n urma transmisiei pe o linie de comunicatie. Se va explica acest procedeu

207

CAPITOLUL 2. CIRCUITE LOGICE COMBINAT


IONALE

x0
x1

x0 +x1

a)

b)

x0
x1
x2
x3
x4
x5
x6
x7

Paritate para

Paritate impara

IMPAR
0
1
1
0

c)

0 PAR

0
1
1
0

PAR

d)
0
1
1
0

IMPAR

IMPAR

0
1
1
0

e)

0 IMPAR

IMPAR

PAR

PAR
IMPAR

IMPAR

0
1
1
0

PAR

PAR
PAR

IMPAR

f)

PAR

0
0
1
1
0

Figura 2.19 Detectarea si generarea parit


atii: a,b) circuite pentru determinarea
parit
atii unui cuv
ant de doi biti respectiv de 8 biti; c,d) structur
a sub form
a de arbore
din porti XOR pentru detectarea parit
atii pare respectiv impare a unui cuv
ant de
patru biti; e,f) structuri pentru generarea de cuvinte de 5 biti cu paritate impar
a
respectiv par
a.

la transmisia serial
a a unui cuv
ant n cod ASCII-7 (American Standard Code for Information
Interchange, lungimea de cuv
ant de 7 biti), vezi Exemplul 3.28.
La emisie, nainte de transmisie, se determin
a paritatea cuv
antului de 7 biti prin num
ararea bitilor 1. C
and transmisia se face cu paritate par
a se adaug
a al optulea bit, bitul de
paritate, de valoare 1 dac
a paritatea determinat
a a fost impar
a si se adaug
a al optulea bit
de valoare 0 dac
a paritatea determinat
a a fost par
a. Iar pentru transmisia cu paritate impar
a
se adaug
a al optulea bit de valoare 0 dac
a paritatea determinat
a a fost impar
a respectiv se
adaug
a 1 dac
a paritatea determinat
a a fost par
a.
La receptie, la o transmisie cu paritate par
a, dac
a se detecteaz
a paritate par
a nseamn
a c
a
n cuv
antul transmis nu s-a modificat nici un bit (deci transmisie corect
a), ori s-a modificat
un num
ar par de biti 1 (transmisie incorect
a), iar dac
a paritatea detectat
a este impar
a
transmisia este incorect
a. Pentru transmisie cu paritate impar
a dac
a paritatea detectat
a
este impar
a n cuv
antul transmis, nu s-a modificat nici un bit cu valoarea 1 (transmisie
corect
a), ori s-au modificat un num
ar par de biti (transmisie incorect
a) iar dac
a paritatea

208

2.2. REPREZENTAREA CLC

detectat
a este par
a transmisiunea este incorect
a. Rezult
a c
a n utilizarea parit
atii pentru
determinarea corectitudinii transmisiei se consider
a implicit c
a se modific
a doar un num
ar
impar de biti; alte metode pot fi utilizate pentru determinarea corectitudinii transmisiunii
si pentru cazurile c
and se modific
a orice num
ar de biti si, chiar mai mult, pot s
a si corecteze
eroarea produs
a n cuv
antul receptionat (metode detectoare - corectoare).
Sinteza unui detector de paritate, pentru un cuv
ant n cod ASCII-7, la emisie ar necesita
un tabel cu 27 = 128 linii, iar pentru receptie cu 28 = 256 linii. Mai mult, deoarece
configuratiile binare de intrare n succesiunea lor alterneaz
a par-impar-par..., ar rezulta,
pentru sinteza circuitului, o diagram
a V-K cu 128 respectiv 256 c
asute elementare dar cu
o umplere de 1-uri n form
a de tabl
a de sah, deci imposibil de minimizat. Acest mod de
abordare ar necesita la receptie o implementare cu 128 porti AND cu 8 intr
ari si o poart
a
OR cu 128 de intr
ari! Trebuie g
asit
a o alt
a modalitate de exprimare si deci de implementare.
Suma aritmetic
a, XOR, a unui num
ar par de biti 1 dintr-un cuv
ant este totdeauna zero si
este totdeauna unu pentru un num
ar impar de biti 1. Deci elementul repetitiv n detectarea
tipului de paritate este poarta XOR (pentru un cuv
ant de doi biti o singur
a poart
a Figura
2.19-a, iar pentru un cuv
ant de opt biti un lant de sapte porti XOR ca n Figura 2.19b. Descrierea unei astfel de structuri repetitive rezult
a prin aplicarea repetitiv
a a axiomei
asociativit
atii operatorului XOR pentru cuv
antul de opt biti:
(((((((x0 x1 ) x2 ) x3 ) x4 ) x5 ) x6 ) x7 ).
Dezavantajul acestei implement
ari rezid
a n nserierea a sapte niveluri de porti XOR. Se
poate obtine o implementare cu o propagare numai pe trei niveluri de porti XOR dac
a se
aplic
a asociativitatea nt
ai pe grupuri de 2 intr
ari apoi pe grupuri de c
ate 4 si de c
ate 8,
rezult
and o structur
a de arbore binar.
(((x0 x1 ) (x2 x3 )) ((x4 x5 ) (x6 x7 ))).
Se va exemplifica, cu o structur
a sub form
a de arbore, pentru detectarea par/impar
la un P
cuv
ant de 4 biti care are pe iesire o poart
a XOR pentru semnalarea de paritate
par
a
P
AR
=
0

s
i
respectiv
o
poart
a
NXOR
pentru semnalarea de paritate impar
a
P
IM P AR = 0 (s-a ales un NXOR pentru ca detectarea parit
atii impare s
a fie semnalat
a
tot prin valoarea logic
a zero, ca si la paritatea par
a). (Incercati o structurare pentru 8

intr
ari). In Figura 2.19-c acest circuit este utilizat pentru verificarea parit
atii pare (pentru
P AR = 0, IM P AR = ) si genereaz
a
,
de
exemplu,
pentru
cuv
a
ntul
de
intrare
0110 la iesire
P
semnalul activ de paritate par
a
P AR = 0. Acelasi circuit dar utilizat pentru verificare
de paritate impar
a (pentru P AR = , IM P AR = 0) este prezentat n Figura 2.19-d, unde
pentru
acela
s
i
cuv
ant de intrare 0110 (par) genereaz
a un semnal fals de paritate impar
a
P
IM P AR = 1.
Ca generator de paritate, acelasi circuit este utilizat pentru a produce un cuv
ant de 5
biti cu paritate impar
a (pentru IM P AR = 0, P AR = ) n Figura 2.19-e, iar pentru a
produce paritate
par
a (pentru
P
P P AR = 0, IM P AR = ) n Figura 2.19-f. Bitul generat
pe iesirile
IM P AR sau
P AR se adaug
a ca al cincelea bit pentru a realiza paritatea
impar
a respectiv par
a a cuv
antului de 5 biti care se transmite.
Se observ
a c
a circuitul pentru detectarea parit
atii pare este utilizat si la generarea
parit
atii pare, de asemenea circuitul pentru detectarea parit
atii impare este utilizat si la
generarea parit
atii impare.

CAPITOLUL 2. CIRCUITE LOGICE COMBINAT


IONALE

2.3

209

REALIZAREA CIRCUITELOR
COMBINAT
IONALE

Pentru realizarea unui CLC, in general, se parcurg urm


atoarele etape:
1. Formularea/exprimarea, n termeni c
at mai precisi, a problemei care trebuie
rezolvat
a.
2. Pe baza formul
arii problemei se construieste tabelul de adev
ar care stabileste
relatia dintre variabilele de intrare si cele de iesire. Atentie trebuie acordat
a
nivelului logic asignat pentru starea activ
a a fiec
arei variabile de intrare si pentru
iesiri (un semnal X activ n stare L se noteaz
a X L sau uneori cu X).
3. Se utilizeaz
a o metod
a de minimizare (diagrama V-K, sau o metod
a algoritmic
a
sub forma unui program) pentru a obtine o form
a redus
a/minim
a ca o functie
disjunctiv
a, FD, sum
a de produse sau ca o functie conjunctiv
a, FC, produse de
sume (vezi sectiunea 1.1.5).
4. Implementarea circuitului. Forma FC sau FD se potriveste astfel nc
at implementarea s
a fie realizat
a cu tipurile de poart
a impus
a/disponibil
a si n functie
de tehnologia utilizat
a. Se deseneaz
a structura circuitului.
5. Se testeaz
a circuitul si se elaboreaz
a documentatia.
Functiile FC sau FD obtinute la punctul 3 pot fi implementate pe dou
a niveluri
logice. Aceasta presupune, implicit, c
a la intrare sunt disponibile variabilele at
at sub
form
a negat
a c
at si sub form
a nenegat
a. Aceast
a presupunere se bazeaz
a pe faptul
c
a variabilele sunt memorate cu registre a c
aror iesiri sunt disponibile at
at negate c
at
si nenegate.
Teoretic, se pune ntrebarea, utiliz
and cele patru tipuri de porti uzuale AND,
OR, NAND, NOR, c
ate combinatii de implementare pe dou
a niveluri sunt posibile?
Implementarea pe dou
a niveluri are mai multe porti de acelasi tip pe primul nivel iar
pe al doilea nivel o singur
a poart
a; nu este restrictionat
a utilizarea aceluiasi tip de
poart
a pe ambele niveluri. Rezult
a n total 16 combinatii de implementare pe dou
a
niveluri, dar dintre acestea opt variante sunt degenerate (AND-AND, AND-NAND,
OR-OR, OR-NOR, NAND-OR, NAND-NOR, NOR-AND, NOR-NAND). Variantele
degenerate se reduc la un singur operator, de exemplu porti AND n primul nivel si
poart
a AND n al doilea nivel produce o iesire care este un AND de toate variabilele
de intrare. Celelalte opt variante nedegenerate sunt:
AND-OR
NAND-NAND
NOR-OR
OR-NAND

OR-AND
NOR-NOR
NAND-AND
AND-NOR

Formele situate pe acelasi r


and sunt duale (Definitia 1.2). Variantele AND-OR si
OR-AND sunt cele de baz
a si corespund implement
arii directe a formelor FD, sum
a
de produse, repsectiv FC, produs de sume. Variantele cu un singur tip de poart
a
NAND-NAND si NOR-NOR se obtin prin transform
ari respectiv a variantelor de baz
a
AND-OR si OR-AND. Conversia AND-OR n NAND-NAND apare ca o transformare

210

2.3. REALIZAREA CIRCUITELOR COMBINAT


IONALE

natural
a dar nu la fel de natural
a apare conversia n NOR-NOR, Figura 1.5-a,b. De
asemenea, conversia OR-AND n NOR-NOR apare ca o transformare natural
a dar
mai putin natural
a apare conversia n NAND-NAND, Figura 1.5-c,d.
A
B

A
B

A
B

A
B

C
D

C
D

C
D

C
D

a)

NANDAND

ANDNOR

A
B

A
B

A
B

A
B

C
D

C
D

C
D

C
D

b)

NOROR

ORNAND

ANDOR

NEGAT

ORAND

NEGAT

Figura 2.20 Echivalenta formelor de impelmentare pe 2 niveluri: a)NANDAND cu AND-NOR (echivalent AND-OR-NEGAT) ; b) NOR-OR cu OR-NAND
( OR-AND-NEGAT).
Se poate demonstra c
a variantele de implementare NAND-AND si AND-NOR sunt
echivalente: (AB)(CD) = (AB)(CD) = (AB) + (CD). In plus, aceste doua variante
se obtin din varianta de baz
a AND-OR, sum
a de produse, prin negare adic
a, ANDOR-NEGAT Figura 2.20-a. Varianta AND-OR de implementare este a unei functii
f care se obtine ca sum
a de produse prin acoperirea tuturor c
asutelor elementare
cu 1 din diagrama V-K, pe c
and varianta AND-OR-NEGAT de implementare este a
functiei negate, f, care se obtine ca sum
a de produse prin acoperirea tuturor c
asutelor
elementare cu 0 din diagrama V-K. Dac
a din diagrama V-K forma f se obtine mai
usor, atunci aceasta se extrage si apoi prin complementare produce pe f .
De asemenea,exist
a echivalenta ntre NOR-OR si OR-NAND:(A + B)+(C + D) =
(A + B) + (C + D) = (A + B)(C + D) si care se obtin din forma de baz
a OR-AND,
produs de sume negat, adic
a OR-AND-NEGAT, Figura 2.20-b. Dac
a extragerea
functiei f ca produs de sume din diagrama V-K, prin selectarea suprafetelor cu zero,
este o operatie mai complicat
a dec
at extragerea functiei f ca produs de sume din diagrama V-K prin selectarea suprafetlor cu unu, atunci se procedeaz
a pentru obtinerea
lui f care, apoi, prin negare genereaz
a pe f .
Definitia 2.7 Pentru un CLC cu n intr
ari se noteaz
a ad
ancimea D(n), care
este egal
a cu num
arul maxim de niveluri logice (porti) prin care se propag
a cel putin
unul dintre semnalele de la intrare p
an
a la iesire. 
Ad
ancimea minim
a obtinut
a pentru implementarea unei functii FC sau FD este
egal
a cu 2. Dintre variantele nedegenerate de implementare pe dou
a niveluri sunt
recomandate NAND-NAND si NOR-NOR deoarece:
1. introduc o uniformitate structural
a prin utilizarea aceluiasi tip de poart
a, deci
facilit
ati tehnologice.

CAPITOLUL 2. CIRCUITE LOGICE COMBINAT


IONALE

211

2. elimin
a efectele de propagare. La frecvente ridicate, c
and durata/l
atimea impulsurilor este redus
a, transferul unui impuls printr-un lant de de porti neinversoare
poate duce la disparitia acestuia (reducerea l
atimii impulsului dup
a propagarea
prin fiecare nivel logic), ceea ce nu se nt
ampl
a la tranferul impulsului printrun lant de porti inversoare. Un astfel de fenomen se explic
a prin faptul c
a, n
general, pLH > pHL , n consecinta, la transferul prin fiecare poart
a neinversoare l
atimea inpulsului se ngusteaz
a cu duarata = pLH pHL , pe c
and la
transferul printr-un lant de porti inversoare, l
atimea impulsului se reface dup
a
fiecare 2 niveluri logice.
Ad
ancimea D(n) a unui circuit reflect
a timpul de propagare care este egal cu
durata de propagare printr-o poart
a, p , nmultit cu num
arul n de niveluri logice, deci
determin
a performanta, frecventa de lucru a circuitului f = 1/n p . In acest sens,
rezult
a c
a implement
arile pe dou
a niveluri sunt cele recomandate deoarece determin
a
un timp minim de propagare, 2p , prin circuit. Totusi, acest
a recomandare trebuie
analizat
a critic n functie de tehnologia de implementare.
Pentru realizarea CLC pe suport de circuit imprimat si porti logice discrete implementarea functiei pe dou
a niveluri logice este optim
a. Este corect
a aceast
a afirmatie
mai ales c
and portile sunt n tehnologie bipolar
a, la care timpii de propagare sunt
mai putin sensibili la valoarea de nc
arcare (fan-out). Nu aceeasi valabilitate o are
aceast
a afirmatie pentru implement
arile integrate n tehnologie CMOS.
In tehnologie CMOS, c
and nt
arzierea pe poart
a este pronuntat afectat
a de nc
arcarea portii, implementarea pe dou
a niveluri logice s-ar putea s
a nu fie cea optim
a
de
pentru optinerea unui circuit de vitez
a ridicat
a. Alegerea num
arului optim N
niveluri logice pe un anumit traseu n functie de nc
arcarea traseului este prezentat
a n
sectiunea 1.5.6.2, Tabelul 1.15. Obtinerea unei expresii pentru o implementare multinivel, dintr-o form
a redus
a dinsjunctiv
a, se realizeaz
a prin utilizarea axiomei distributivit
atii. De exemplu, expresia ACD + AB + BC, implementabil
a pe dou
a niveluri
AND-OR ca n Figura 2.21-a, prin factorizarea variabilei A va fi implementabil
a pe
patru niveluri: dou
a porti AND pe primul nivel, o poart
a OR pe nivelul doi, o poart
a
AND pe nivelul trei si o poart
a OR pe nivelul patru. Dar aceast
a structur
a poate fi
transformat
a pentru o implementare, tot pe patru niveluri, numai cu porti NAND ca
n Figura 2.21-b. Formele de scriere care exprim
a aceste implement
ari sunt:
ACD + AB + BC = A(CD + B) + BC = ((CD B)A)(BC)
Prin scalare, (Tabelul 1.11) timpul de propagare pe poart
a se micsoreaz
a dar
datorit
a faptului c
a la aceleasi dimensiuni ale cipului majoritatea traseelor de comunicatie/ interconectare r
am
an la aceleasi lungimi, acestea determin
a ca o serie de
alti parametrii ai circuitului (c
aderea de tensiune, densitatea de curent, rezistentele
de contact, timpul de propagare pe linie) s
a fie afectati de degrad
ari (vezi sectiunea
4.5). In plus, diminuarea puterii disipate pe poart
a determin
a o abilitate micsorat
a
a portii pentru comanda capacit
atii liinilor. In asemenea circumstante, c
and scalarea
are influenta mult mai mare asupra timpilor de propagare prin porti dec
at asupra
timpilor de propagare prin conexiuni, nt
arzierea medie pe nivel logic este mai puternic
determinat
a de interconexiuni dec
at de porti, n consecinta, un num
ar redus de porti
nseriate nu determin
a automat si performant
a de vitez
a ridicat
a pentru circuit.

212

2.3. REALIZAREA CIRCUITELOR COMBINAT


IONALE

A
C
D
B
A
B
C
a)

C
D
B
A
B
C
b)

a
b

Figura 2.21 Implementarea expresiei ACD + AB + BC pe dou


a niveluri logice
(a) si pe patru niveluri logice (b).
Un CLC cu n intr
ari, pe l
ang
a ad
ancimea D(n), mai trebuie caracterizat si prin
efortul structural necesar pentru realizarea sa, adic
a prin dimensiunea sa, notat
a cu
S(n). Dar, acest efort trebuie exprimat printr-un num
ar ce reflect
a si este specific unei
tehnologii de implementare. De exemplu, pentru realizare pe plac
a de sticlotextolit
cu circuite integrate discrete, acel num
ar ar putea fi: num
arul de puncte de wrapping
ori de lipit, num
arul de circuite integrate sau num
arul tuturor intr
arilor n circuitele
integrate. Dac
a se realizeaz
a integrat, acel num
ar ar putea fi: num
arul total de porti,
num
arul tuturor intr
arilor n portile circuitului sau suprafata de siliciu consumat
a.
Definitia 2.8 Dimensiunea S(n), asociat
a unui circuit cu n intr
ari, se exprim
a
prin num
arul de intr
ari al tuturor circuitelor integrate din care se configureaz
a acel
circuit. In general, S(n) se exprim
a ca ordin de m
arime. 
Conform acestei definitii, toate circuitele cu patru intr
ari (n = 4) pe dou
a niveluri
din Figura 2.20 au S(4) = 6 iar cele pe trei niveluri au S(n) = 7, iar circuitele din
Figura 2.12 au S(n) = 1 + 2 + (n 2) 4 = 4 n 5 O(n)
Semnal
am corelatia care se poate face ntre dimensiunea S(n), dat
a prin Definitia
2.8 si efortul logic exprimat prin Definitiile 1.16, 1.17 si 1.18. Conform Definitiei 2.8
, o poart
a cu c
at are mai multe intr
ari, cu at
at dimensiunea sa este mai mare si, la fel,
un CLC cu c
at este compus din mai multe porti, si acestea au dimensiunea mai mare,
cu at
at dimensiunea rezultat
a va fi mai mare. Similar, o poart
a logic
a CMOS cu c
at
are mai multe intr
ari, are un efort logic g(n) mai mare, relatiile de calcul din Tabelul
1.13 exprim
a clar aceast
a dependenta. De asemenea, cu c
at un traseu n tehnologie
CMOS este realizat din mai multe niveluri, si fiecare nivel are efortul logic mai mare,
cu at
at si efortul logic G al traseului este mai ridicat. Deci, pentru implement
arile
CMOS s-ar purtea utiliza efortul logic ca o m
asur
a a dimensiunii circuitului.
Intre cele dou
a m
arimi S(n) si D(n), care caracterizeaz
a un CLC, exist
a o interdependenta, vizibil
a si intuit
a de oricare proiectant, dar care nu este exact definit
a.
Practic, se constat
a c
a dac
a se caut
a pentru CLC o variant
a de implementare mai
rapid
a, deci cu un D(n) mai mic, se constat
a c
a este necesar s
a se m
areasc
a dimensiunea S(n). In [Stefan 0 00] se propune o formalizare a acestei interdepentente: fie varianta1 a a unui circuit cu n intr
ari care realizeaz
a functia f caracterizat
a prin S 1 (n) si
D1 (n). Dac
a varianta2 a acestui circuit este caracterizat
a prin D 2 (n) < D1 (n) atunci,
relatia ntre produsele S(n) D(n), ale celor dou
a variante, este corect
a
S2 (n) D2 (n) > S1 (n) D1 (n)

(2.9)

CAPITOLUL 2. CIRCUITE LOGICE COMBINAT


IONALE

213

adic
a, m
arirea performantei circuitului (micsorarea ad
ancimii) cu un anumit factor
(de performata) implic
a cresterea dimensiunii circuitului de mai multe ori dec
at valoarea acestui factor de preformata (vitez
a).
Pentru compararea variantelor de realizare a unui CLC trebuie s
a existe un parametru sintetic, acesta poate fi exprimat prin raportul cost/performant
a (care
exprim
a c
at costa unitatea de performanta). Costul este determinat de dimensiunea
S(n) exprimat
a nu neap
arat n functie de num
arul de terminale, ca n Definitia 2.8 ,
ci de oricare caracteristic
a ce poate determina dimensiunea. In plus, pe l
ang
a S(n),
costul este determinat si de complexitate C(n), definitia 2.1 . Un circuit chiar de
dimensiune mare dar simplu (structur
a ordonat
a, repetitiv) poate fi realizat la un cost
rezonabil, nu la fel se poate afirma despre costul unui circuit de dimensiune ridicat
a
si complex (structur
a nt
ampl
atoare - random logic).
Un alt aspect urm
arit n realizarea unui CLC este de ordin calitativ, adic
a o
functionare corect
a, ceea ce implic
a eliminarea situatiilor de hazard. De asemenea,
uneori, se impune ca circuitul s
a fie reconfigurabil, adic
a adaptabil prin modificarea
structur
arii pentru mai multe aplicatii sau pentru aceeasi aplicatie dar n diferite
variante. Reconfigurabilitatea a devenit un concept curent n sistemele digitale
actuale.

2.3.1

Hazardul static

Analiza circuitelor combinationale s-a efectuat p


ana acum consider
and regimul
static (intr
arile si iesirile nu au variatii n timp), pentru aceasta se presupune c
a
din momentul de modificare a valorilor variabilelor de intrare a trecut deja un timp
mult mai lung dec
at timpul de propagare prin circuit (regimul tranzitoriu), deci iesirea
este stabilizat
a. In regim static, valoarea logic
a a iesirii se calculeaz
a corect cu functia
logic
a a circuitului. Dar, ce se nt
ampl
a n intervalele tranzitorii, pe intervalele de
timp c
and semnalele sunt n propagare de la intrare la iesire? La aplicarea unei
configuratii pe intrare, de multe ori, valoarea logic
a real
a (obtinut
a la iesire pe durata
regimului tranzitoriu) nu este identic
a cu valoarea logic
a la iesire calculat
a cu functia
logic
a a circuitului; valoarea logic
a la iesire devine egal
a cu cea calculat
a numai dup
a
consumarea regimului tranzitoriu. Aceste situatii c
and CLC, care trebuie s
a aib
a un
,,
comportament controlabil, prezint
a o functionare hazardat
a (necontrolat
a) fat
a de
analiza n regim static sunt referite cu termenul de hazard static. Fizic, hazardul
static se manifest
a prin aparitia n semnalul de iesire a unor impulsuri parazite
(glitch-uri) fie cu nivel logic H fie cu nivel liogic L. Posibilitatea de producere a
glitch-urilor pe durata regimurilor tranzitorii apare ca o consecinta a dou
a cauze: 1)
comutarea asincron
a a valorilor variabilelor de intrare (hazardul datorat asincronismul
la intrare); 2) existenta pentru o variabil
a de intrare a dou
a trasee de propagare cu
nt
arzieri diferite (hazardul de propagare).
1) Hazardul datorit
a asincronismului la intrare.
Trecerea de la o valoare logic
a a iesirii la o alt
a valoare logic
a este cauzat
a de modificarea (comutarea)
configuratiei cuv
antului de intrare. Implicit, s-a considerat, p
an
a acum, c
a aceast
a
comutare a tuturor variabilelor de intrare de la o anumit
a configuratie la o alta se
face n acelasi moment de timp, se realizeaz
a o comutare sincron
a. In realitate, c
and
se trece de la o configuratie a variabilelor de intrare la o alta exist
a un decalaj ntre
momentele de comutare ale diferitelor variabile, poate numai nt
ampl
ator exist
a o

214

2.3. REALIZAREA CIRCUITELOR COMBINAT


IONALE

comutare sincron
a. De fapt, acest asincronism face ca ntre configuratia de intrare
prezent
a si configuratia de intrare urm
atoare s
a se interpun
a, pe durata regimului
tranzitoriu, una sau mai multe configuratii de intrare care produc glitch-uri n semnalul de iesire.
Comutare sincrona

A
B
B

< : <= ;:
@ > @A >?

AB
AB
A+B
A+B
A+B
A+B

Comutare asincrona

ED ED ED ED ED
tL

tH

CB CB CB CB CB
tL

tH

GF GF GF GF GF

t L< tH

t H< t L

tL

tH

AB

A+B

A+B

tH

t H< t L

t L< tH
tH

tL
tL tH

tL

Figura 2.22 Explicativ


a pentru aparitia hazardului datorit
a asincronismului la intr
arile portilor AND,OR si XOR
Aparitia hazardului datorit
a asincronismului intr
arilor este exemplificat n Figura
2.22 pentru portile AND,OR,XOR cu dou
a intr
ari. Consider
and o comutare spre
valori opuse ale intr
arilor A, B s-a desenat variatia semnalului de iesire at
at pentru
comutare sincron
a c
at si pentru comutare asincron
a. La comutare asincron
a, c
and
tranzitia negativ
a precede pe cea pozitiv
a, t L < tH ,, sau c
and tranzitia pozitiv
a
precede pe cea negativ
a, tH < tL , semnalul de iesire din poart
a poate fi nc
arcat cu
glitch-uri (hazard). Acest semnal de iesire, dac
a va fi utilizat ca semnal de intrare
pentru un circuit urm
ator, va produce o functionare eronat
a. Se poate evita hazardul
de nesincronizare dac
a se impune ca n configuratia de intrare nciodat
a s
a nu comute
mai mult de o singur
a variabil
a sau nainte de aplicarea configuratiei pe intr
arile
circuitului aceasta s
a fie sincronizat
a (vezi Figura 3.46).
2) Hazardul de propagare. Dac
a la o poart
a din interiorul circuitului, sau
din nivelul de iesire al circuitului, semnalele aplicate la intrarea circuitului ajung pe
trasee diferite, care implic
a nt
arzieri diferite, atunci la iesirea acelei porti poate apare
hazard. De fapt, la poarta generatoare de hazard semnalele se aplic
a la intervale de
timp diferite ceea ce, de fapt, reduce hazardul de propagare tot la un hazard de
asincronism, numai c
a de data aceasta asincronismul nu este la intr
arile circuitului
ci la intr
arile unei porti din circuit, adic
a n interiorul circuitului. De exemplu, la
circuitul pe patru niveluri din Figura 2.21-b p
an
a la intrarea portii NAND de pe
ultimul nivel variabilele parcurg: A -un nivel logic, B -pe un traseu dou
a niveluri
logice si pe alt traseu un nivel logic, C -trei niveluri logice, C un nivel logic, D trei niveluri logice. Rezult
a c
a chiar dac
a configuratia de intrare se aplic
a sincron,
la intrarea ultimei porti, cele dou
a semnale A si B vor avea o variatie hazardat
a
determinat
a de timpii de propagare ai portilor de pe traseele parcurse. Calculul exact
al nt
arzierilor pe fiecare traseu nt
ampin
a dificult
ati deoarece ca dat
a de catalog este

215

CAPITOLUL 2. CIRCUITE LOGICE COMBINAT


IONALE

dat doar timpul de propagare maxim nu si cel minim, care, n general, un este identic
la toate portile (depinde de dispersia tehnologic
a) si este functie si de inc
arcarea pe
iesirea portii.
Dar chiar si la implement
arile pe dou
a niveluri se poate genera hazard de propagare
n cazurile c
and unele variabile negate sunt generate n interiorul circuitului (de fapt
negarea n interiorul circuitului introduce pentru unele semnale al treilea nivel de
propagare). In aceste cazuri rezut
a c
a implement
arile de tipul AND-OR, NANDNAND produc hazard static 1, adic
a pe durata regimuluii tranzitoriu, chiar c
and
doar o singur
a variabil
a de intrare comut
a, n semnalul de iesire care ar trebui s
a fie 1
apare un glitch 0; de asemenea, implement
arile de tipul OR-AND, NOR-NOR produc
hazard static 0, adic
a pe durata regimului tranzitoriu n semnalul de iesire care ar
trebui s
a fie 0 apare un glitch 1.
Teorema

2.1

Dac
a expresia unei functii poate fi adus
a la forma
f (xn1 , xn2 , ..., xi , ..., x1 , x0 ) = xi + x
i

atunci, ntr-un circuit implementat cu porti logice, se va genera hazard static 1 la


comutarea variabilei de intrare xi din 1 n 0 (pentru valori precizate ale celorlalte
variabile de intrare).

1
0

B=1

a)

1
0
1
0
1
0
b)

HI

f 2=AB+AC
AB

A
3

c)

AB=A1

F(A,B,C)=A+A

01

11

1
1

BC (adaugat)
A
B=1

00

10

A+A

1
0

AC=A1=A

AC

AC

C=1

BC

C=1
d)

AB

AB

p
2

AC

3
BC
(adaugat)

Figura 2.23 Analiza aparitiei hazardului static 1 pentru functia


f2 = AB + AC: a) structura circuitului; b,c) analiza aparitiei hazardului pe diagrama
de semnale respectiv pe diagrama V-K; d) modificarea circuitului (linie ntrerupt
a)
pentru eliminarea hazardului.
Se va exemplifica aparitia hazardului pe urm
atoarele dou
a functii: f 1 = AB +
ABC, f2 = AB + AC. Functia f1 nu poate fi adus
a pentru nici o combinatie de

216

2.3. REALIZAREA CIRCUITELOR COMBINAT


IONALE

valori ale variabilelor B si C la forma A + A si la fel nu poate fi adus


a la forma
+ B pentru nici o combinatie de valori date variabilelor A si C. A doua functie
B
poate fi adus
a la forma f2 = A + A dac
a B = C = 1. Rezult
a c
a circuitul, Figura
2.23-a, care implementeaz
a functia f2 , prezint
a hazard static 1; generarea hazardului se poate analiza cu ajutorul diagramelor de semnal din Figura 2.23-b. Variatia
variabilei A, de la 1 la 0, ajunge la intrarea portii 3 pe primul traseu prin semnalul

produs logic AB de la poarta 1 si pe al doilea traseu prin semnalul produs logic AC


de la poarta 2 (dar cu o nt
arziere p ), deci un asincronism la intrarea portii 3. De
asemenea, analiza aparitiei hazardului static 1 se poate face si pe diagrama V-K din
Figura 2.23-c. Functia are valoarea logic
a 1 la iesire c
and configuratia variabilelor de
intrare corespunde unui implicant prim, IP, implicant cee a fost selectat pentru expri,,
marea functiei. Mai plastic exprimat, punctul de functionare al functiei se afl
a n
interiorul suprafetei unui implicant prim c
and la intrarea circuitului se aplic
a valorile
coordonatelor acelui implicant. Dac
a prin comutarea unei singure variabile punctul
,,
de functionare r
am
ane n interiorul suprafetei acelui implicant prim nu se genereaz
a
,,
hazard (iesirea fiind asigurat
a n valoare 1), dar dac
a punctul de functionare trece n
interiorul asuprafetei unui alt implicant prim, se genereaz
a hazard static 1 (iesirea, pe
durata trecerii ntre cele dou
a suprafete/inplicanti nu mai este asigurat
a n 1, devine
0). In diagrama V-K a functiei f2 la comutarea lui A de la 1 la 0 se trece din suprafata
implicantului prim AB (pentru care iesirea este n 1) n suprafata implicantului prim
AC (pentru care iesirea este n 1). Pentru ca prin aceast
a comutare punctul de
,,
functionare s
a r
am
an
a totusi n interiorul unei suprafete de 1 (care s
a asigure iesirea
,,
la valoarea 1) se introduce nc
a o suprafata n diagrama V-K (o suprafata punte
ntre suprafetele celor doi implicanti primi) care corespunde implicantului prim BC.
In consecinta, n structura circuiitului, Figura 2.23-d, trebuie ad
augat
a poarta 4 care
genereaz
a produsul BC (partea de circuit desenat
a punctat). Fizic, introducerea implicantului prim neesential BC elimin
a hazardul deoarece asigur
a iesirea functiei n
1 pe durata de propagare, p , a semnaluilui A prin poarta inversoare c
and la iesire ar
fi A + A = 0.
Ca regul
a general
a, se poate enunta: nu apare hazard la comutarea unei variabile
,,
dac
a punctul de functionare r
am
ane n interiorul aceleiasi suprafete de 1, dar dac
a
se trece intr-o alt
a suprafata de 1, se va produce hazard static 1. Pentru eliminarea
hazardului este necesar
a introducerea unui produs n structura circuitului a c
arui
,,
coordonat
a determin
a o suprafata punte (implicant prim cu valoarea 1) pe diagrama
,,
V-K, n interiorul c
areia s
a r
am
na punctul de functionare la comutarea variabilei.

Functia (A+B)(A+C),
care este forma dual
a a functiei analizate anterior, pentru
va genera hazard static 0, adic
valorile C = 0, B = 0 se reduce la produsul A A,
a va
produce un glitch 1 pe iesire c
and variabila de intrare A va comuta de la 0 la 1. Pentru
eliminarea acestui glitch este necesar a se introduce n implementarea circuitului a
termenului sum
a (suplimentar) B + C, care va asigura valoarea 0 pe iesirea functiei
atunci c
and A comut
a de la 0 la 1.
,,
In exprim
arile anterioare, de multe ori, n loc de sintagma forma minim
a a
functiei s-a utilizat forma redus
a. Aceasta pentru c
a chiar dac
a prin sintez
a se
obtine o form
a minim
a, prin implementare, pentru eliminarea hazardului, se introduc
implicanti neesentiali si n final se ajunge la o form
a redus
a. Circuitul din Figura 2.23d demonstreaz
a aceasta, pentru eliminarea hazardului static, formei minime AB +AC
i se adaug
a termenul BC, deci implementarea este a unei forme reduse.

217

CAPITOLUL 2. CIRCUITE LOGICE COMBINAT


IONALE

A
I1
p
p
p

AA
A+A
A+A

AA

A+A

A+A

t
t

Figura 2.24 Circuite cu porti AND,OR,XOR pentru detectarea de fronturi.


Producerea asincronismului la intararea unei porti prin aplicarea unei variabile si
a aceleiasi variabile negate (prin intermediul unui inversor) poate fi utilizat
a pentru
detectarea de fronturi, Figura 2.24. La aceste circuite dac
a se consider
a punctele
de intrare n poart
a n pozitia figurat
a de linia ntrerupt
a notat
a cu I 1 se observ
a
un asincronism la intrarea portii; variatia pe intrarea A apare totdeauna nt
arziat
a
cu timpul p de propagare prin inversor n raport cu variabila pe intrarea A. Poarta
AND genereaz
a un impuls pozitiv cu durata p pentru un front pozitiv, poarta OR
genereaz
a un impuls negativ pentru un front negativ iar poarta XOR genereaz
a un
impuls negativ pentru oricare tip de front.
La iesirea unui CLC poate ap
area pentru o comutare a unei variabile de intrare de
la 1 la 0 si urm
atoarea comutare hazardat
a 1 0 1 0 (trei schimb
ari ale valorii
iesirii) respectiv pentru o comutare de la 0 la 1 pot ap
area urm
atoarele trei schimb
ari
ale iesirii: 0 1 0 1, acest comportament este referit ca hazard dinamic.
Hazardul dinamic este cauzat de existenta n circuit a trei sau mai multe trasee diferite
pentru o variabil
a de intrare, fiecare traseu av
and un alt timp de propagare. Astfel
de structuri rezult
a n urma factoriz
arii expresiilor sum
a de produse, Figura 2.21-b,
sau c
and exist
a trasee lungi de interconectare ntre porti de vitez
a ridicat
a. Hazardul
dinamic poate fi evitat dac
a se realizeaz
a implement
ari numai pe dou
a niveluri logice,
adic
a aducerea expresiei de implementat la o form
a FD.
Notiunile prezentate p
an
a acum n acest capitol mpreun
a cu cele de structurarea
portilor, expus
a n capitolul 1, constituie un suport pentru realizarea unui CLC
pornind de la formularea function
arii cerute/impuse p
an
a la implementarea ntr-o
anumit
a tehnologie. Dar, parcurgerea tuturor etapelor, de fiecare dat
a c
and se realizeaz
a un sistem, apare ca o abordare nerecomandat
a at
at din punct de vedere al
efortului c
at si al timpului consumat, deci in final al costului. In acest sens, este reco,,
mandabil ca pentru realizarea unui sistem s
a se utilizeze componente prefabricate .
In cadrul circuitelor combinationale pentru anumite functii logice, aritmetice sau de
comunicatie foarte des utilizate, exist
a deja circuite care modeleaz
a acele functii realizate ntr-o anumit
a tehnologie, integrate pe scar
a mic
a SSI (Small Scale Integration),

218

2.4. CLC PENTRU FUNCT


II LOGICE

pe scar
a medie MSI (Medium Scale Integration) sau chiar integrate pe scar
a mare
LSI (Large Scale Integration) . In stadiul actual, c
and este necesar
a realizarea unei
astfel de functii uzuale, nu se mai implementeaz
a circuitul, ci se alege un circuit obtenabil comercial pentru care este necesar
a cunoasterea datelor electrice de catalog si a
variantelor de functie logic
a. Pentru un sistem mai complex, functia acestuia se caut
a
a fi sintetizat
a din functii uzuale pentru care exist
a deja circuite implementate, deci
realizarea sistemului se reduce la selectarea potrivit
a de componente integrate deja
existente si conectarea lor corespunzator. Functiile uzuale care au un suport
circuistic combinational sunt de tip: logic, aritmetic si de comunicatie. In
continuare, n acest capitol, se vor prezenta unele circuite combinationale, de facto
standard, care realizeaz
a astfel de functii.

2.4

CIRCUITE COMBINAT
IONALE PENTRU
FUNCT
II LOGICE

Forma redus
a, sau cea minim
a, a functiei unui circuit combinational este fie o sum
a
de produse, fie un produs de sume. Aceste forme pot fi implementate pe organiz
ari cu
dou
a niveluri de AND-OR (NAND-NAND) sau OR-AND (NOR-NOR). In consecinta,
este normal ca pentru implementarea unei functii reduse, sau minime, s
a se apeleze la
acele structuri, pe dou
a nivele, deja realizate. Pentru toate circuitele combinationale
prezentate n continuare se va urm
ari m
asura n care acestea pot fi un suport pentru
implementarea de functii logice pe dou
a niveluri.

2.4.1

Codificatorul

Functia de codificare const


a ntr-o translatare de limbaj. Particulariz
and aceast
a
foarte general
a definitie, o codificare n binar const
a ntr-o aplicatie de pe o multime
cu n elemente disjuncte ntr-o multime de cuvinte binare cu lungime de m biti; m =
dlog2 ne biti, 2m n (simbolul d e denot
a cel mai mic num
ar intreg egal sau mai
mare dec
at num
arul din interiorul simbolului). Deci, circuitul codificator, CDC, este
caracterizat de n intr
ari si m iesiri, notat simbolic cu CDCn:m. Aplicatia realizat
a de
circuitul codificator este injectiv
a, adic
a fiec
arei intr
ari active, din cele n, i corespunde
doar un singur cuv
ant de iesire cu lungimea de m biti.
Pentru exemplificare se va prezenta sinteza unui codificator din zecimal (DEC)
n cod BCD, cu schema bloc reprezentat
a n Figura 2.25-a. Circuitul are 10 intr
ari
(I0 , I1 , I2 , ..., I9 ) corespunz
atoare celor zece cifre zecimale si genereaz
a un cuv
ant de
iesire pe 4 biti (24 > 10). La aplicarea pe intrare a cifrei zecimale i, prin activarea
intr
arii Ii , la iesire se genereaz
a codul BCD al cifrei i. Detaliat, functionarea codifcatorului DEC/BCD este descris
a prin tabelul de adev
ar din Figura 2.25-b. Se poate
deduce expresia logic
a a iesirii O3 n felul urm
ator: O3 are valoarea logic
a 1 numai
c
and la intrare se aplic
a cifra 8 sau cifra 9, adic
a este activat
a intrarea I 8 SAU I9 ,
deci
O3 = I 8 + I 9
Ration
and n acelasi mod se deduc ecuatiile logice si pentru ceilalti trei biti ai

219

CAPITOLUL 2. CIRCUITE LOGICE COMBINAT


IONALE

cuv
antului de iesire:
O2 = I 4 + I 5 + I 6 + I 7
O1 = I 2 + I 3 + I 6 + I 7
O0 = I 1 + I 3 + I 5 + I 7 + I 9

I0

DEC

I1
I2
I3
I4
I5
I6
I7
I8
I9

a)

Intrarea
activata
(cifra
zecimala)

I0
O0 y0
I1
O1 y1
I2
BCD I
3
O2 y2
I4
O3 y3
I5
I6
I7
I8
I9

("0")
("1")
("2")
("3")
("4")
("5")
("6")
("7")
("8")
("9")

Cod BCD
O3 O2 O1O0
0 0 0 0
0 0 0 1
0 0 1 0
0 0 1 1
0 1 0 0
0 1 0 1
0 1 1 0
0 1 1 1
1 0 0 0
1 0 0 1

"0"

I0

"1"

I1

"2"

I2

"3"

I3

"4"

I4

"5"
"6"
"7"
"8"
"9"

I5
I6
I7
I8
I9

JK LM

DEC/BCD
O0 y0

NO PQ ]\
RS TU VW

20
O1 y1
21

XYZ[ ^_ `a

O2 y2
22
O3 y3
23

b)
CV

c)

Figura 2.25 Sinteza circuitului codificator zecimal - binar, DEC/BCD :


a) schema bloc; b) tabelul de adev
ar; c) structura circuitului.
Structura circuitului codificator, implementat pe baza acestor ecuatii, este reprezentat
a n Figura 2.25-c si se compune din patru porti OR cu 2,4 si 5 intr
ari.
In cazul general de codificare a n elemente, prin activare n 1 logic, pe cuvinte
binare cu lungimea de m biti circuitul codificator const
a n m porti OR cu maximum
n intr
ari, iar c
and intr
arile Ii L sunt active n 0 logic codificatorul este structurat din
m porti NAND cu maxim n intr
ari.
Observatia important
a care rezult
a din aceast
a implementare este: Codificatorul este implementat pe un nivel OR sau operatia de codificarea este o functie
logic
a OR.
Analiz
and implementarea CDC apar dou
a deficiente. Prima, la iesire nu se poate
face distinctie ntre cazul c
and cuv
antul de cod pe iesire are valoarea O 3 O2 O1 O0 =
0000, datorit
a faptului c
a nu s-a activat nici o intrare, sau cazul c
and s-a activat
intrarea I0 . Se poate face distinctia ntre cele dou
a cazuri dac
a se genereaz
a un
semnal de iesire CV care semnalizeaz
a cod valid CV = 1, respectiv cod invalid CV
= 0. Citirea unui cod invalid CV = 0 apare numai atunci c
and nu este activat
a nici
o intrare si este citit un cod corect c
and una din intr
ari I i este activat
a, deci rezult
a
ecuatia logic
a CV = (I0 + I1 + ... + I8 + I9 ), care este implementat
a n Figura 2.25-c
prin traseele cu linii punctate si o poart
a OR.

220

2.4. CLC PENTRU FUNCT


II LOGICE

A doua deficienta const


a n faptul c
a CDC functioneaz
a corect numai c
and o
singur
a intrare este activat
a, de exemplu la activarea simultan
a a intr
arilor I 3 si I4
cuv
antul de cod generat este 0111 (incorect!), care ar corespunde aplic
arii cifrei 7
dar intrarea I7 nu a fost activat
a ci doar I3 si I4 . Ca circuit codificator DEC/BCD,
obtenabil comercial, exist
a circuitul integrat 74xx147.

2.4.2

Codificatorul prioritar, CDCP

A doua deficienta a circuitului codificator se poate elimina prin introducerea unei


priorit
ati n generarea codului. La o codificare cu prioritate, fiec
arei intr
ari I i i se
aloc
a o anumit
a prioritate n intervalul de la cea mai mic
a p
an
a la cea mai ridicat
a
prioritate. Astfel, la activarea simultan
a a mai multor intr
ari codificatorul prioritar
va genera numai codul intr
arii activate care are prioritatea cea mai ridicat
a.
Pentru exemplificare se va considera un codificator prioritar cu opt intr
ari I 0 , I1 , ...,
I7 care genereaz
a pe cele trei iesiri O2 , O1 , O0 cuv
antul de cod de trei biti y2 y1 y0 n
binar natural, Figura 2.26-a. Pentru acest codificator CDCP8 : 3 alocarea priorit
atii
pe intr
ari este de la I0 spre I7 ; intrarea I0 are prioritatea ce mai mic
a iar I7 cea mai
ridicat
a.
CDCP 8:3
x7
x6
x5
x4
x3
x2
x1
x0

I7
I6
I5
I4
I3
I2
I1
I0

E_L

a)

O2
(2 2)

y2

O1
(2 1)

y1

O0
(2 0)

y0

D7
D5 D6
D3 D4
D1 D2
D0

Magistrala de date

y2

IRQ

y1

CV

y0

O2 O1 O0
CDCP 8:3
I7 I6 I5 I4 I3 I2 I1 I0 E

CV

c)

x1

CDCP 21:1
I1

x0

I0

E_L

O0 Y 0

CV

P 7P 6P 5P 4P 3P 2P 1P 0
Periferice

b)

Figura 2.26 Codificatorul prioritar, CDCP: a) schema bloc pentru CDCP2 3 :3;
b) structura codificatorului prioritar elementar CDCP2 1 :1; c) sistem de intreruperi
vectorizate implementat pe baz
a de CDCP8:3 (la un sistem pe baz
a de microprocesor).
Pentru urm
atorul cuv
ant X = x7 x6 x5 x4 x3 x2 x1 x0 = 00010111, aplicat pe intr
arile
corespunz
atoare, cuv
antul de cod generat este Y = y 2 y1 y0 = 100 ceea ce corespunde
activ
arii intr
arii I4 , celelalte intr
ari activate I2 = 1, I1 = 1 si I0 = 1 nu afecteaz
a
cuv
antul de iesire deoarece au prioritate mai mic
a dec
at intrarea I 4 . Iar, pentru
cuv
amtul de cod generat pe iesire Y = y2 y1 y0 = 101, care corespunde activ
arii
intr
arii I5 = 1, configuratia cuv
antului de intrare este de forma x 7 x6 x5 x4 x3 x2 x1 x0 =
001xxxxx, ceea ce nseamn
a c
a intr
arile de la I 0 la I4 , care au prioritate mai mic
a dec
at
I5 , pot fi activate sau nu (indiferente). Pentru codificatorul prioritar, ntre cuv
antul
X aplicat pe intrare si cel generat pe iesirea Y , interpretate ca numere ntregi n binar
natural, se poate scrie urm
atoarea relatie:

CAPITOLUL 2. CIRCUITE LOGICE COMBINAT


IONALE

Y = blog2 Xc

221

(2.10)

Codificatorul calculeaz
a la iesire un num
ar ntreg Y care este partea ntreag
a
blog2 Xc a logaritmului n baza doi a num
arului X aplicat pe intrare. Deci, circuitul
codificator prioritar realizeaz
a si o functie aritmetic
a.
In continuare se va realiza sinteza logic
a a circuitului CDCP2 3 :3. Sinteza circuitului, pornind de la tabelul de adev
ar, se poate realiza doar cu un program de calcul
deoarece trebuie definite trei functii O2 , O1 , O0 fiecare de opt intr
ari I7 , ..., Ii , ..., I1 , I0
(ar necesita trei tabele de adev
ar cu 256 linii!). Sinteza poate fi mult usurat
a dac
a se
utilizeaz
a observatia: un cuv
ant binar la iesire, y 2 y1 y0 |2 = i|10 , este generat de toate
cuvintele de intrare X care au bitii egali cu 0 n pozitiile superioare lui i, bitul egal cu
1 n pozitia i si biti de valoare indiferent
a n pozitiile inferioare lui i. In spiritul acestei observatii se pot introduce urm
atoarele variabile intermediare H i (care definesc
expresia logic
a pentru care intrarea Ii , 0 i 7, si genereaz
a codul pe iesire):
H7
H6
H5
.
.
H0

= I7
= I6 I7
= I5 I6 I7
= I0 I1 I2 I3 I4 I5 I6 I7

Cu aceste variabile intermediare sinteza codificatorului prioritar se realizeaz


a similar ca cea a codificatorului din sectiunea 2.4.1. Din tabelul cuvintelor de cod (num
arul
lor fiind limitat de data aceasta la opt), pentru fiecare intrare, Figura 2.25-b, se deduc
expresiile pentru O2 , O1 si O0 sub forma unor sume logice n felul urm
ator:
O2 = H 4 + H 5 + H 6 + H 7
O1 = H 2 + H 3 + H 6 + H 7
O0 = H 1 + H 3 + H 6 + H 7
CV = I1 + I2 + I3 + I4 + I5 + I6 + I7
La grupul functiilor O2 , O1 , O0 s-a ad
augat si semnalul de cod valid la iesire, CV ,
dedus la sinteza codificatorului. Pentru ca circuitul CDCP2 3 : 3 s
a fie flexibil n
aplicatii mai trebuie nzestrat cu un semnal de validare functionare circuit, E L (Ena, circuitul va genera semnale numai c
and este
able, activ n L, E = E L). Adic
validat de c
atre semnalul E L = 0. Aceasta implic
a pentru semnalele O 2 , O1 , O0 si
CV ca generarea lor s
a fie conditionat
a de activarea lui E L = 0. Din relatiile anterioare, prin substitutiile corespunz
atoare, se obtin urm
atoarele relatii logice pentru
structurarea circuitului CDCP23 :3:
O2 = E(I7 + I6 + I5 + I4 )
O1 = E(I7 + I6 + I3 I4 I5 + I2 I4 I5 )
O0 = E(I7 + I5 I6 + I3 I4 I6 + I1 I2 I4 I6 )
CV = E(I0 + I1 + I2 + I3 + I4 + I5 + I6 + I7 )

(2.11)

Aplicatii CDCP2n :n sunt numeroase, majoritatea lor se bazeaz


a pe functia sa
aritmetic
a, relatia 2.10, adic
a se determin
a dintr-o multime de elemente active pe
acela c
aruia i s-a alocat prioritate maxim
a.

222

2.4. CLC PENTRU FUNCT


II LOGICE

O astfel de aplicatie pentru CDCP este implementarea ntreruperilor vectorizate


la un microprocesor, P , Figura 2.26-b. Principial, succesiunea n realizarea ntreruperilor vectorizate este urm
atoarea:
c
and un periferic Pi (i = 0, 1, ..., 7) necesit
a serviciul P activeaz
a intrarea I i ;
codificatorul prioritar CDCP8:3 va genera pe iesire (legat
a la magistrala de date)
codul zecimal-binar al intr
arii Ii si va activa semnalul de cerere de ntrerupere
(IRQ Interrupt ReQuest) al P , IRQ = CV ;
P sesiz
and, prin IRQ, o cerere de ntrerupere de la un periferic va citi de pe
,,
magistrala de date codul (vectorul ) perifericului respectiv;
cu ajutorul vectorului transmis P , acesta va calcula adresa din memorie unde
se afl
a subrutina care va rezolva problema perifericului solicitant. Se ruleaz
a
subrutina;
dup
a servirea perifericului se trece la servirea altui periferic dac
a semnalul IRQ
este activat.
Intr-un sistem de calcul pentru o functionare economic
a, si eventual n timp real,
fiec
arui periferic i se acord
a o anumit
a prioritate n raport cu celelalte. In aceast
a
aplicatie, printr-o implementare pe baza de CDCP8:3, fiec
arui periferic P i i se fixeaz
a
prioritatea prin modul n care este conectat la una dintre cele opt intr
ari I 0 , I1 , ..., I7
(se consider
a c
a prioritatea cea mai mare o are I 7 iar cea mai mic
a o are I0 ). Dac
a
simultan IRQ este activat de perifericele P2 , P3 si P6 numai vectorul 101 va fi nscris
pe magistrala de date corespunz
ator perifericului P 6 , deci acesta va fi servit. Dup
a
servirea perifericului P6 vor fi servite n ordine perifericele P3 si P2 dac
a acestea
mentin activate I3 respectiv I2 (IRQ=1).
Uneori, n aplicatii sunt necesare codificatoare prioritare cu mai mult dec
at opt
intr
ari, pentru care nu exist
a circuite de tip MSI obtenabile. Dac
a, de exemplu,
sunt necesare 16 intr
ari (x0 , x1 , ..., x7 , x8 , ..., x15 ) se va structura un CDCP24 :4 prin
nserierea a dou
a circuite CDCP23 :3 ca n Figura 2.27. La primul CDCP23 :3 se repartizeaz
a intr
arile x0 , x2 , ..., x7 , codificabile prin cuvintele de iesire y3 y2 y1 y0 =0000,
0001, ...,0111, iar la al doilea CDCP23 :3 se repartizeaz
a intr
arile x8 , x9 , ..., x15 , codificabile prin cuvintele de la iesire y3 y2 y1 y0 =1000, 1001, ...,1111. Din analiza cuvintelor
de cod se constat
a c
a bitul y3 are valoarea 1 totdeauna c
and cel putin o intrare din
intervalul x8 x15 este activat
a si are valoarea 0 c
and nici una dintre intr
arile din
acest interval nu este activat
a. Deoarece fiecare dintre codificatoare produce numai
trei biti de cod O2 , O1 , O0 bitul al patrulea din cod, y3 , va fi determinat de activarea
a cel putin unei intr
ari din intervalu x8 x15 , deci poate fi calculat prin semnalul
CV de la al doilea codificator, y3 = CV2 . Ceilalti trei biti de cod y3 , y2 , y1 sunt
generati fie pe iesirile O2 , O1 , O0 ale primului codificator, c
and se activeaz
a intr
ari
din intervalul x0 x7 , fie pe iesirile O2 , O1 , O0 ale celui de-al doilea codificator, c
and
se activeaz
a intr
ari din intervalul x8 x15 , deci rezult
a c
a se obtine cuv
antul de iesire
printr-un SAU ntre cuvintele corespunz
atoare celor dou
a codificatoare. Se observ
a c
a
o activare n intervalul x8 x15 , a semnalului CV = 1 (legat la intrarea de validare a
primului codificator care este activ
a n zero, E L=0) va devalida pe primul codificator
CV = E L = 1, acesta va fi validat numai c
and nu este activat
a nici o intrare din
intervalul x8 x15 , CV = E L = 0.

223

CAPITOLUL 2. CIRCUITE LOGICE COMBINAT


IONALE

x 7 x 6 x 5 x 4 x 3 x 2 x 1x 0

x 15x 14x 13x 12x 11x 10x 9x 8

I7 I6 I5 I4 I3 I2 I1 I0
CV
CDCP 23:3
O2
O1
O0

y3

y2

E_L

y1

I7 I6 I5 I4 I3 I2 I1 I0
CV
CDCP 23:3
O2
O1
O0

y0

Figura 2.27 Structurarea unui codificator prioritar cu 16 intr


ari ca o extensie serie de la un codificator prioritar cu 8 intr
ari.
Extensia la un codificator cu 32 de intr
ari, adic
a un CDCP2 5 :5, se poate obtine
4
printr-o nseriere a dou
a CDCP2 :4, fiecare cu o structurare ca cea din Figura 2.27.
Pentru o extensie care nu este o dublare a num
arului de intr
ari, de exemplu, la o
extensie de la 16 intr
ari la 24 intr
ari se nseriaz
a un un CDCP2 3 :3 cu un CDCP24 :4.
Deoarece bitul al cincelea y4 , din cuv
antul de cod de iesire y4 y3 y2 y1 y0 , are valoarea
1 numai c
and exist
a o activare n intervalul de intr
ari x 16 x23 , n rest are valoarea
0 numai, acest bit se obtine din semnalul CV de la CDCD 2 3 :3. De asemenea, bitul
y3 are valoarea 0 pe intervalul x15 x23 n rest se calculeaz
a ca n Figura 2.27. Cu
aceste observatii se poate structura usor codificatorul prioritar cu 24 intr
ari.
Ecuatiile logice pentru cel mai simplu CDCP21 :1, cu dou
a intr
ari I0 , I1 si iesirea
O0 , referit codificator prioritar elementar, CDCPE, se obtin din relatiile 2.11
prin particularizarea I2 = I3 = I4 = I5 = I6 = I7 = 0
O0 = E I i
CV = E(I0 + I1 )

(2.12)

cu structurarea din Figura 2.26-b.


Pornind de la CDCP21 :1, prin dublarea repetat
a a num
arului intr
arilor si corespunz
ator cresterii cu un bit a cuv
antului de iesire, se pot defini si, respectiv, structura
recursiv codificatoarele CDCP22 :2, CDCP23 :3, CDCP24 :4,..., CDCP2n :n. Se va nota
pentru codificatorul CDCP2n :n, cu 2n intr
ari si un cuv
ant de cod de n biti, dimensiunea respectiv ad
ancimea prin S(n) si D(n). Structurarea recursiv
a pornind de la
CDCPE se poate face prin extensie paralel
a. In [Stefan 0 00]se demonstreaz
a c
a pentru
extensia paralel
a caracteristicile obtinute sunt S(n) 2 n si D(n) O(2n ), adic
a o
dimensiune care depinde linar de num
arul de intr
ari (2 n ), accepatbil pentru implementare, si o ad
ancime tot liniar
a n functie de num
arul de intr
ari, deci performanta
de vitez
a sc
azut
a pentru n ridicat. Iar pentru structurarea serie, a unui CDCP2 n :n
porinind de la CDCPE, caracteristicile sunt S(n) 2 n si D(n) O(n), de data
aceast
a rezult
a si pentru performanta de vitez
a o m
arime acceptabil
a.
Obtenabil comercial exist
a codificatorul cu 8 c
ai de intrare cu iesirea n cod binar
natural, 74xx148, a c
arui structur
a si functionare pot fi reg
asite n codificatorul generic
prezentat n Figura 2.26.

224

2.4. CLC PENTRU FUNCT


II LOGICE

2.4.3

Decodificatorul, DCD

Functia de decodificare este o aplicatie de pe o multime de 2 n cuvinte binare ntr-o


multime de 2n elemente distincte, prin decodificare fiec
arui cuv
ant binar cu lungimea
le n biti i se asigneaz
a un element distinct. Deci, functia de decodificare apare ca
aplicatia invers
a celei de codificare (ce asigneaz
a unui element dintr-o multime de 2 n
elemente distincte un cuv
ant de cod). Circuitul care modeleaz
a functia de decodificare este notat prin DCDn:2n deoarece prezint
a n intr
ari (un cuv
ant de intrare cu
lungimea de n biti) si 2n iesiri (distincte).
Ca exemplificare se va prezenta circuitul decodifcator pentru cuvinte cu lungime
de 2 biti, DCD2:4. Tabelul de adev
ar al circuitului DCD2:4 este prezentat n Figura
2.28-a. Pe l
anga cuv
antul de intrare x1 x0 , circuitului i se aplic
a si o un semnal de
validare E L (E = E L) astfel c
a functionarea circuitului, obtinerea unei iesiri active
din cele patru O3 , O2 , O1 si O0 , este posiblil
a numai c
and si semnalul de validare
este activ E L = 0. Fiec
arui cuv
ant de intrare x 1 x0 din cele patru (00,01,10,11)
i corespunde o iesire activ
a (respectiv: O 0 = 1, O1 = 0, O2 = 1, O3 = 1), deci
functionarea circuitului apare ca o identificare de cod. Din tabelul de adev
ar
pentru fiecare iesire se obtine expresia logic
a de forma O 0 = E I1 I0 ; O0 = E I1 I0 ;
a ca o iesire Oi devine activ
a c
and pe intrare
O0 = E I1 I0 ; O0 = E I1 I0 . Se observ
se aplic
a mintermul Pi , i = 0, 1, 2, 3. Se poate generaliza, un circuit decodificator
DCDn:2n va genera iesirea Oi activ
a atunci c
and pe intrare se aplic
a mintermul
Pi , i = 0, 1, 2, ..., 2n 1. Decodificatorul 2:4 este reprezentat ca schem
a bloc n
Figura 2.28-b, iar ca structur
a n Figura 2.28-c.
E_L I 1

1
0
0
0
0

a)

x
0
0
1
1

I 0 O3 O2 O1 O0
x 0 0 0 0
0 0 0 0 1
1 0 0 1 0
0 0 1 0 0
1 1 0 0 0

DCD 2:4 y3
O3
x1
I1
y
O2 2
x0
y
I0
O1 1
E_L
y
O0 0
E

b)

DCD 2:4
O3

x1 I
1

y3

DCD 1:2
x0 I

O2 y2

x0 I
0

E_L

O1

y1 E_L

O0

y0

I0

O1

y1

O0

y0

O1
O0

c)

d)

DCDE

Figura 2.28 Decodificatorul DCD2:4: a) tabelul de adev


ar; b) reprezentare,
schem
a bloc; c) structur
a compus
a din decodificatoare elementare si porti AND; c)
structurarea decodificatorului elementar, DCD1:2.
Structura decodificatorului elementar DCDE (DCD1:2), cu o singur
a intrare
si dou
a iesiri, se poate deduce pornind de la DCD2:4, prin eliminarea intr
arii I 1 ,
fie din structura circuitului, fie din tabelul de adev
ar (si n acest ultim caz efectu
and
sinteza). In structura obtinut
a pentru DCDE, Figura 2.28-d, dac
a se elimin
a semnalul

CAPITOLUL 2. CIRCUITE LOGICE COMBINAT


IONALE

225

de validare E L nu mai sunt necesare cele dou


a porti AND, circuitul decodificator
elementar se reduce la cele trei porti inversor. Pentru intrarea I 0 = 0 iesirea activ
a,
O0 = 1 se obtine printr-un buffer inversor, iar pentru, I 0 = 1, iesirea activ
a O1 = 1
se obtine prin nserierea a dou
a porti buffer inversor; aceasta este de fapt o structur
a
de circuit furc
a 2 1, Figura 1.67. Se adopt
a un circuit furc
a pentru ca nt
arzierile
celor dou
a iesiri O1 si O0 s
a fie egale (poate fi necesar un circuit furc
a (n 1) n n
functie de efortului electric H). Din punct de vedere logic DCDE se reduce doar la
un singur inversor, dar cu o astfel de structurare O 1 se obtine nebufferat, O1 = I0 , iar
O0 se obtine bufferat prin inversor, O0 = I0 . Aceast
a variant
a de structurare se evit
a
n practic
a deoarece pentru I0 = 1, iesirea este conectat
a direct la intrare si, n plus,
semnalele pe cele dou
a iesiri au timp de propagare diferiti. Pentru DCDE (furc
a 2-1)
ad
ancimea si dimensiunea au respectiv valorile D(1) = 2, S(1) = 3.
Pornind acum invers de la DCDE spre DCD2:4, se observ
a c
a DCD2:4 se structureaz
a din dou
a decodificatoare elementare si patru porti AND3. Un DCD3:8 s-ar
structura din 3 DCDE si opt porti AND4. Extinz
and la DCDn:2 n structurarea ar fi
n
din nxDCDE si 2 porti AND(n+1). Nelu
and n considerare intrarea de validare E
(care nu reduce din generalizare, dar portile AND vor avea o intrare mai putin) pentru
DCDn:2n se obtin caracteristicile de ad
ancime D(n) DCD si dimensiune S(n)DCD :
D(n)DCD = D(n)AN D + DDCDE = 1 + 2 = 3 O(1)

(2.13)

S(n)DCD = 2n S(n)AN D + n SDCDE = 2n n + n 3 O(n 2n )


Aceast
a structurare (ca o extensie pornind de la DCDE) pentru DCDn:2 n , care poate
fi referit cu ad
ancime constant
a, prezint
a o foarte bun
a caracteristic
a de vitez
a dar
o dimensiune O(n 2n ) ce poate ridica unele probleme la implementare. De fapt,
valorile calculate prin relatiile 2.13 trebuie luate ca valori minimale. Aceste valori
minimale pot fi utilizate pentru evalu
arile implement
arilor n tehnologia bipolar
a si
c
and n nu are valori prea ridicate, este cazul circuitelor docodificatoare realizate ca
circuite integrate MSI sau circuite discrete, cu n cel mult 4 sau 5. Pentru implement
ari
tip VLSI, este cazul memoriilor de capacitate ridicat
a c
and n 30, n tehnologia
CMOS (pentru care timpii de propagare depind puternic de nc
arcare) structurarea
decodificatorului se va modifica fata de structura cu ad
ancimea constant
a prezentat
a
n Figura 2.28-c. In primul r
and DCDE va fi un circuit furc
a cu un num
ar de niveluri
logice (Tabelul 1.16) n functie de efortul electric. In al doilea r
and o poart
a AND
cu n intr
ari, de exemplu c
and n = 32, pe un singur nivel logic este tehnologic foarte
dificil de realizat, deci poarta se structureaz
a sub form
a de arbore din porti AND,
care au un num
ar mai mic de intr
ari, rezult
and un arbore cu mai multe niveluri de
AND. Dac
a, de exemplu, poarta AND se structureaz
a logic sub form
a de arbore din
porti AND2 atunci se obtin log2 n niveluri de AND2 iar ad
ancimea DCD2:n ar fi
D(n) = DDCDE + log2 n. Dar, de fapt, ad
ancimea arborelui de porti AND rezut
a
n functie de efortul F (Tabelul 1.15) al traseului prin arborele de porti AND care
substituie poarta ANDn.
Exemplul 2.12 Pentru cele trei structuri de poarta AND (notate cu varianta a, b si c)
reprezentate n Figura 2.29 s
a se estimeze care este cea mai rapid
a. Se consider
a c
a la fiecare
structur
a capacitatea de intrare Cin este de 4 unit
ati; estimarea se va face pentru dou
a valori
ale efortului electric H = 1 si H = 12. Apoi structura mai rapid
a s
a se dimensioneze.

226

2.4. CLC PENTRU FUNCT


II LOGICE

g=10/3
p=8

g=5/3
p=2

g=2
p=4

g=1
p=1

a)
g=4/3
p=2

g=5/3
p=2

b)

g=4/3
p=2

g=1
p=1

c)

Figura 2.29 Trei variante de structurarea unei porti AND cu opt intr
ari.
Solutie. Se calculeaz
a efortul logic total ca produs dintre efortul logic de pe fiecare
nivel (valorile se obtin din Tabelul 1.13) pentru fiecare dintre cele trei variante si se obtine:
Ga = 10/3 1 = 3, 33; Gb = 2 5/3 = 3, 33; Gc = 4/3 4/3 4/3 1 = 2.96. Analiz
and numai
dup
a efortul logic ar rezulta c
a varianta c ar fi cea mai rapid
a, dar nt
arzierea depinde de
efortul total, F = GBH, si nu numai de efortul logic. Aplic
and relatia 1.102, pentru calculul
nt
arzierii minime D pe un traseu, rezult
a:
varianta a :
varianta b :
varianta c :

= 2(2, 33 H)1/2 + 9
D

D = 2(2, 33 H)1/2 + 6
= 4(2, 96 H)1/4 + 7
D

n care introduc
and cele dou
a valori pentru H = 1 si pentru H = 12. Se obtin valorile:

Varianta
a
b
c

N F 1/N
3,65
3,65
5,25

P
9,0
6,0
7,0

H=1
= N F 1/N + P
D
12,65
9,65
12,25

N F 1/N
12,64
12,64
9,77

P
9,0
6,0
7,0

H=12
= N F 1/N + P
D
21,64
18,64
16,77

Deci pentru efortul electric H = 1 (Cin = 4, C0 = H Cin = 4) varianta b are nt


arzierea
cea mai mic
a, iar pentru H = 12 (Cin = 4, C0 = 12 4 = 48) varianta c are nt
arzierea cea
mai mic
a.
Dimensionarea variantei c (H=12) : f = F 1/4 = (2, 96 12)1/4 = 2, 44. Pornind de la
ultima poart
a (inversor) care are C0 = 12 4 = 48 unit
ati, rezult
a sarcina pentru nivelul
al treilea (NAND2), Cin4 = 48 1/2, 44 = 19, 66. Sarcina pentru nivelul al doilea (NOR2)
este Cin3 = (19, 66 4/3)/2, 44 = 10, 73, iar sarcina pentru primul nivel (NAND2) Cin2 =

CAPITOLUL 2. CIRCUITE LOGICE COMBINAT


IONALE

227

(10, 73 5/3)/2, 44 = 7, 33. In final, ca verificare, se poate calcula capacitatea de intrare


Cin = (7, 3 4/3)/2, 44 = 4.
Dimensionarea variantei b (H=1) : f = F 1/2 = (3, 33 1)1/2 = 1, 83. Pornind de la
ultima poart
a NAND2 care are sarcina C0 = H Cin = 1 4 = 4 rezult
a capacitatea de
sarcin
a pentru primul nivel (NAND4), Cin2 = (4 5/3)/1, 83 = 3, 64 valoare care este mai
mic
a dec
at capacitatea de intrare la primul nivel Cin = 4. Aceast
a valoare subunitar
a pentru
h1 = 3, 64/4 = 0, 91 apare datorit
a faptului c
a s-a egalizat efortul pe fiecare nivel, iar nivelul
unu are o poart
a care prezint
a un efort logic g1 = 2, rezut
a c
a h1 g1 = 0, 91 2 = 1, 82.
Valorile capacit
atilor de intrare Ci , calculate pentru fiecare nivel, se vor repartiza pe
dimensiunile portilor tranzistoarelor de intrare.

Din analiza structurii unui decodificator rezult


a: decodificatorul este structurat
pe un nivel AND, sau decodificarea este o functie logic
a AND (identificare
de cod/mintermi). Un DCDn:2n genereaz
a intern, si sunt disponibili la iesire, toti
cei 2n mintermi de n variabile. In consecinta, un DCDn : 2n poate fi utilizat
pentru implementarea unei functii logice cu n variabile, dat
a sub forma
FND (sum
a de termeni canonici produs), deoarece genereaz
a toti termenii canonici
produs de n variabile, iar nivelul OR al implement
arii se adaug
a din exterior (o
poart
a OR care colecteaz
a termenii canonici care au valoarea 1). O form
a disjuntiv
a
FD, pentru implementare trebuie nt
ai extins
a la o form
a FND (sum
a de termeni
canonici) deoarece la iesirea decodificatorului oricum sunt disponibili toti termenii
cononici produs.
Circuitele decodificator, pe l
ang
a suportul de nivel AND n implementarea functiilor logice, poate modela si o functie aritmetic
a. Dac
a cuv
antul de intrare X, cu
lungimea de n biti si cuv
antul generat pe iesire Y , cu lungimea de 2 n biti, sunt
interpretate ca numere ntregi, exprimate n binar natural, atunci ntre aceste dou
a
numere exist
a relatia:
Y = 2X
(2.14)
adic
a, decodificatorul genereaz
a la iesire un num
ar care este egal cu doi la o putere
egal
a cu num
arul aplicat la intrare. Deoarece functia de exponentiere 2.14 este inversa
functiei de logaritmare 2.10 se confirm
a afirmatia de la nceputul acestui paragraf,
aceea c
a: decodificarea si codificarea sunt fiecare functia invers
a a celeilalte
(codifcarea este un nivel OR, iar decodificarea este un nivel AND).
Identificarea de cod efectuat
a de decodificator se realizeaz
a pe un nivel AND. De
exemplu, poarta AND care implementeaz
a produsul logic x 3 x
2 x
1 x0 este un identificator pentru codul 1001 deoarece numai pentru acest cuv
ant genereaz
a 1 pe iesire.
Pentru implement
ari se recomad
a, vezi sectiunea 2.3, operatorii negati, deci o poart
a
NAND n loc de AND ceea ce nseamn
a c
a iesirile decodificatorului sunt active n 0
si nu n 1 (Oi L). Dar ca identificator de cod poate fi utilizat
a si poarta NOR, care
genereaz
a la iesire 1 numai c
and intr
arile sunt 0, deci fata de identificatorul de cod pe
baza AND/NAND la cel pe baz
a de NOR intr
arile sunt active n 0 si nu n 1 (I i L).
O organizare de decodificator, ca identificator de cod pe baz
a de NOR, este cea
cunoscut
a sub numele de decodificator Lyon-Schediwy [Sutherland 0 99]. La acest decodificator toate iesirile sunt n L n afar
a de una, cea activ
a, care este n H. O poart
a
NOR CMOS realizeaz
a cu usurinta iesirea L (prin tranzistoarele nMOS conectate n
paralel din ramura nspre VSS ), dar sunt dificult
ati s
a genereze la iesire un nivel H
prin toate tranzistoarele pMOS nseriate din ramura conectat
a la V DD . Deoarece la

228

2.4. CLC PENTRU FUNCT


II LOGICE

V DD
4w
4w
2w

2w
2w

2w

x0

x1

x2

O1

O2

O3

x2
O0

x1

x0

O4

O5

O6

O7

Figura 2.30 Decodificator 3:8 tip Lyon-Schedwy (identificator de cod pe baz


a
de porti NOR).

acest codificator tot timpul numai o iesire este n starea H, (deci toate celelalte retele
de tip pMOS ale portilor NOR nu conduc) este posibil ca unele din tranzistoarele de
tip pMOS s
a intre n structura mai multor porti NOR, prin aceasta se reduce num
arul
de tranzistoare. In figura 2.30 este structurat, n acest sens, un DCD3:8 care este compus din opt identificatoare de cod, opt porti NOR. Mai mult, pentru a asigura efort
logic egal pentru cele trei semnale de intrare x 2 , x1 si x0 (negate si nenegate) l
atimea
tranzistoarelor de canal nMOS este unitate iar l
atimea celor cu canal pMOS este mai
mare de W (l
atimea de canal) ori nmultit cu puterile lui 2. Cu o astfel de structurare
si cu tranzistoarele dimensionate n acest mod, decodificatorul Lyone-Schediwy are
performante de timp mult mai bune dec
at organizarea de codificator ca n Figura
2.28-c la care, de fapt, ntr-o implementare poarta AND4 nu este un singur nivel ci
este substituit
a printr-un arbore cu dou
a sau trei niveluri (Exemplul 2.12).

CAPITOLUL 2. CIRCUITE LOGICE COMBINAT


IONALE

229

Exemplul 2.13 Celula sumator complet, a carei functionare este data n tabelul 1.6,
s
a se implementeze pe un circuit DCD3:8.
Solutie. Din Tabelul 1.6 prin sintez
a pe baz
a de 1, forma FCD, rezult
a:
si =

7
X
(1, 2, 4, 7),

Ci =

7
X
(3, 5, 6, 7)
0

sau expresiile complementare:


si =

7
X
(0, 3, 5, 6),
0

Ci =

7
X
(0, 1, 2, 4)
0

Pentru implementare cu un DCD3:8, care genereaz


a toti cei opt mintermi de trei variabile,
va fi necesar doar s
a se adauge n exterior nivelul de OR care colecteaz
a termenii ce au
valoarea 1. Se va face implementarea at
at pentru cazul c
and iesirile decodificatorului sunt
active n H c
at si n L. In aceste sens se vor transforma potrivit expresiile pentru si si Ci .
1.

Implementare pe baz
a de DCD3:8 cu iesirile active n H
a) Expresiile si si Ci se scriu:
si = P 1 + P 2 + P 4 + P 7 ;

Ci = P 3 + P 5 + P 6 + P 7

Implementarea se reduce la colectarea mintermilor respectivi printr-o poart


a OR4,
ad
augat
a n exterior, ca n Figura 2.31-a.
b) Uneori functia negat
a se sintetizeaz
a prin mai putini minterimi (nu este cazul pentru
celula sumator complet) ceea ce poate constitui un avantaj, micsorarea dimensiuni
i se scriu
portii ad
augate n exterior. Expresiile pentru si si C
si = P0 + P3 + P5 + P6 si = P0 + P3 + P5 + P6
i = P0 + P1 + P2 + P4
i = P0 + P1 + P2 + P4 C
C
pentru care corespunde implementarea din Figura 2.31-b. Colectarea mintermilor
corespunz
atori se face printr-o poart
a NOR4 ad
augat
a n exterior.
2.

Implementarea pe baz
a de DCD 3 : 8 cu iesirile active n L
a) Expresile si si Ci devin:
si = P1 + P2 + P4 + P7 = P1 P2 P4 P7
i = P3 + P5 + P6 + P7 = P3 P5 P6 P7
C
Colectarea n exterior a mintermilor corespunz
atori se face printr-o poart
a NAND4,
Figura 2.31-c.
i se scriu sub forma:
b) Expresiile negate pentru si si C
si = P0 + P3 + P5 + P6 si = P0 + P3 + P5 + P6 = P0 P3 P5 P6
i = P0 + P1 + P2 + P4 = P0 P1 P2 P4
Ci = P0 + P1 + P2 + P4 C
De data aceasta colectarea n exterior a mintermilor se face printr-o poart
a AND4,
Figura 2.31-d.

230

2.4. CLC PENTRU FUNCT


II LOGICE
DCD 3:8

xi

22

yi

21

C i1

20

O7
O6
O5
O4
O3
O2
O1
O0

DCD 3:8

Ci

22

yi

21

C i1

20

si

a)

Ci

si

b)
DCD 3:8

xi

22

yi

21

C i1

20

c)

xi

O7
O6
O5
O4
O3
O2
O1
O0

O7
O6
O5
O4
O3
O2
O1
O0

DCD 3:8

Ci

xi

22

yi

21

C i1

20

si

O7
O6
O5
O4
O3
O2
O1
O0

Ci

si

d)

Figura 2.31 Implementarea celulei sumator complet pe un DCD3:8: a,b)


pe decodificator cu iesiri active n H; c,d) pe decodificator cu iesiri active n L.

Anterior s-a structurat DCDn:2n cu ad


ancimea constant
a (D(n) = 3), n mod inductiv, pornind de la DCDE si porti AND ad
aug
and succesiv c
ate un bit la cuv
antul
de intrare si s-au obtinut caracteristicile de ad
ancime si dimensiune exprimate prin
relatiile 2.13. Se poate face o structurare si definire a DCDn:2 n , pornind n sens
invers, diviz
andu-l nt
ai n dou
a DCDn/2:2 n/2 iar iesirile acestor decodificatoare sunt
intr
arile pe liniile si coloanele unei matrice format
a din 2 n/2 2n/2 porti AND2,
Figura 2.32. Cuv
antul de intrare xn1 xn2 ...xn/2 xn/21 ...x1 x0 se separ
a n dou
a
semicuvinte, semicuv
antul xn1 xn2 ... xn/2 va genera o iesire activ
a pe liniile matricei iar semicuv
antul xn/21 ...x1 x0 va genera o iesire activ
a pe coloanele matricii,
n consecinta poarta AND2 de la intersectia liniei si coloanei active va avea iesirea
1, restul de 2n 1 porti vor avea iesirea n zero. Aceast
a modalitate de decodificare
matriceal
a (decodificare bidimensional
a) se aplic
a si la decodificatoarele rezultate; fiecare din cele dou
a decodificatoare DCDn/2:2 n/2 , unul pentru linii iar altul
pentru coloane, se structureaz
a la r
andul s
au prin divizarea n dou
a decodificatoare
DCDn/4 : 2n/4 unul pentru linii, altul pentru coloane si 2 n/2 porti AND2. Se continu
a
aceast
a divizare cu doi, a fiec
arui decodificator, p
an
a c
and se ajunge la ultimul nivel
de structurare compus din dou
a DCDE care comand
a o matrice de 4 porti AND2.
Carecteristicile si definitia multiplexorului DCDn : 2 n structurat recursiv sunt date
n [Stefan 0 00].
Definitia 2.9 Un DCDn : 2n se structureaz
a prin divizare n dou
a DCDn/2:2 n/2
n/2
n/2
si o matrice de porti AND2, de dimensiunea 2
2 , ale c
aror intr
ari sunt toate

231

CAPITOLUL 2. CIRCUITE LOGICE COMBINAT


IONALE

O0

x0
x1

I1

x n/21

DCD n/2:2n/2

I0

O1

y0

y1

y 2n/2 +1

2n/2

I n/21
O2n/2 1
y
O0

n/2

I0
n

2n/2 1

n/2

x n/2

2n1

O1
O2n/2 1
DCD n/2:2n/2
I1
I n/21
x n/2+1

x n1

Figura 2.32 Explicativ


a pentru definirea recursiv
a a unui DCDn:2n (decodificare bidimensional
a).
perechile de iesiri din cele dou
a decodificatoare. Cele dou
a DCDn/2:2 n/2 de asemenea
se structureaz
a prin divizare n acelasi mod. Procesul de divizare recursiv
a se opreste
c
and se ajunge la DCDE. 
Dimensiunea definitiei pentru DCDn:2n este constant
a si independent
a de valoarea lui n deci conform definitiei 2.1 decodificatorul nu este un circuit complex ci
unul simplu, deci realizabil. Dar pentru a declara realizabilitatea circuitului trebuie
luat
a n considerare si dimensiunea sa. Cu valorile pentru decodificatorul elementar DDCD (1) = 2, SDCD (1) = 3 si tin
and cont c
a prin Definitia 2.9 dup
a fiecare
divizare se genereaz
a dou
a DCDn/2 : 2n/2 si 2n porti AND2 se poate calcula dimensiunea SDCD (n) si ad
ancimea DDCD (n) n felul urm
ator:
SDCD (n) = 2 SDCD (n/2) + 2n 2 =
= 2 [2 SDCD (n/4) + 2n/2 2] + 2n 2 = ...
O(2n )
DDCD (n) = DDCD (n/2) + DAN D (2) = [DDCD (n/4) + 1] + 1 = ... O(log n)
Compar
and caracteristicile acestei structuri (compus
a numai din DCD(1) si
AND2) cu cele alestructurii de ad
ancime constant
a (compus
a numai din DCD(1)
si ANDn) se constat
a c
a dimensiunea a sc
azut de la O(n 2 n ) la O(2n ) iar ad
ancimea
a crescut de la O(1) la O(log n) deci, teoretic, aceast
a structurare este mai usor realizabil
a n schimb asigur
a performante de vitez
a mai sc
azute (Degradarea performantei
de vitez
a cu mai mult dec
at s-a micsorat dimensiunea corespunde corel
arii dintre S(n)
si D(n), relatia 2.9). Dar, n practic
a, pentru implement
arile de tip VLSI un DCD cu
ad
ancimea constant
a, ca n Figura 2.28-c, nu poate fi realizat, portile ANDn se structureaz
a cu porti mai simple sub form
a de arbore. De asemenea, si la structurarea prin

232

2.4. CLC PENTRU FUNCT


II LOGICE

diviz
ari portile AND2 formeaz
a un arbore. Solutia de mediere ar fi structurare prin
divizare a DCD(n), dar dup
a prima sau a dou
a divizare DCD(n/2) sau DCD(n/4)
s
a fie un decodificator de tip Lyon-Schedwy.
Decodificatoarele eficiente din punct de vedere al timpului de propagare sunt necesare pentru adresarea memoriilor si pentru selectarea registrelor din b
ancile de registre
ale microprocesoarelor. Structurile de decodificator pentru aceste aplicatii ajung s
a
aib
a o valoare de efort total de valori ridicate (vezi Exemplul 1.30). Dar aspectele
care trebuie luate n considerare la proiectarea decodificatoarelor pentru astfel de
aplicatii sunt numeroase iar minimizarea efortului logic, pentru a obtine si o viteza,
nu este exclusiv. De exemplu, consideratiile de layout sunt importante deoarece adesea decodificatorul trebuie s
a se ncadreze n suprafata repartizata pentru memorie,
suprafata sa poate fi limitat
a, deci iat
a o constr
angere. De asemenea limitarea puterii
disipate, poate fi o alt
a constr
agere important
a, de obicei un decodificator rapid poate
necesita o putere disipat
a ridicat
a sau prea multe tranzistoare.
In realizarea de sisteme pe placa cu circuite discrete pentru decodficatoarele
DCDn:2n , cu n intr
ari si 2n iesiri, referite si cu termenul decodificator/multiplexor,
(vezi sectiunea 2.4.5) exist
a urm
atoarele circuite MSI: 74xx138 - DCD3:8; 74xx139 2 DCD2:4; 74xx154 - DCD4:16. Alte circuite decodificatoare pot s
a nu aib
a definite
toate cele 2n cuvinte de n biti pe intrare sau pot s
a nu utilizeze toate cele 2 n iesiri
cum este cazul urm
atoarelor circuite integrate: 74xx42 - Decodificator din BCD n
zecimal; 74xx47 si 74xx49 - Decodificatoare din BCD pentru elemente de afisaj cu 7
segmente (vezi Exemplul 2.14 ).
2.4.3.1

Convertorul de cod

Convertorul de cod este un circuit combinational care pentru un cuv


ant de n biti
aplicat la intrare genereaz
a un cuv
ant de m biti la iesire, deci circuitul realizeaz
a
o aplicatie (mapare) ntre o multime a cuvintelor de intrare cu valori n multimea
cuvintelor de iesire. Definirea n acest mod a circuitului convertor de cod corespunde
cu definitia dat
a n sectiunea 2.1 circuitului combinational cu iesiri multiple si este
reprezentat ca schema bloc in Figura 2.1-a. Rezult
a c
a oricare CLC cu iesiri multiple
este, n fond, un convertor de cod (transcodor).

Decodificator Iesiri=2 n=Intrari


n:2n
doar cate una
(Nivel AND)
singura activa

Codificator
(Nivel OR)

Convertor
de cod
(ANDOR)

Figura 2.33 Organizarea de principiu pentru un convertor de cod.


Structura unui convertor de cod const
a dintr-o nseriere decodificator-codificator,
adic
a dou
a nivele logice AND-OR, Figura 2.33. Codul de intrare de n biti este aplicat
nivelului de decodificare AND rezult
and o singur
a iesire activ
a din cele 2 n . Aceast
a
iesire activat
a este aplicat
a ca o intrare pentru nivelul de codificare OR care genereaz
a
un cuv
ant de m biti pe iesire. De fapt, nserierea decodificator-codificator formeaz
a
un circuit cu cele dou
a niveluri logice necesare pentru modelarea oric
arei functii logice
sub form
a de sum
a de produse (AND-OR).

CAPITOLUL 2. CIRCUITE LOGICE COMBINAT


IONALE

2.4.4

233

Multiplexorul

Circuitul multiplexor realizeaz


a n primul r
and o functie de comunicatie prin selectarea oric
arei linii de intrare Ii , dintr-un num
ar de 2n linii (I2n 1 , I2n 2 , ..., Ii , ...I1 ,
I0 ) si conectarea acesteia la o singur
a iesire, de unde, uneori, este referit ca circuit
selector. Functia de comunicatie selectarea realizat
a cu circuit multiplexor
este similar
a cu cea realizat
a de c
atre un selector rotativ mecanic, Figura 2.34-a. Selectorul rotativ mecanic conecteaz
a la iesire, n functie de pozitia contactului rotativ,
una dintre liniile de intrare. La circuitul multiplexor, cu 2 n intr
ari de date si o iesire,
reprezentat ca schema bloc n Figura 2.34-b (notat prin MUX2 n :1), selectarea liniei
de intrare de date Ii , pentru conectarea acesteia la iesirea O, se face prin aplicarea
pe intr
arile de selectare a indexului i exprimat ca num
ar n binar natural (cuv
ant
de selectare). Evident, pentru a putea selecta toate intr
arile num
arul cuvintelor
de selectare (Sn1 Sn2 ...Si ...S1 S0 ) distincte trebuie s
a fie mai mare sau egal
a cu
num
arul total al intr
arilor. In general, circuitul MUX2n :1 pe l
ang
a cele 2n intr
ari de
date si un cuv
ant de selectare, cu lungimea minim
a de n biti, mai prezint
a si o intrare
de validare E (n general activ
a n stare L, E = E L).
Particulariz
and MUX2n :1 la n = 2 se obtine multiplexorul cu patru c
ai de intrare
(I3 , I2 , I1 , I0 ), selectabile cu un cuv
ant de doi biti S1 , S0 , cu schema bloc si tabelul
de adev
ar prezentate n Figura 2.34-c si 2.34-d. Din tabelul de adev
ar a MUX4:1 se
deduce urm
atoarea functie logic
a
y = E Ld3 x1 x0 + E Ld2 x1 x0 + E Ld1 x1 x0 + E Ld0 x1 x0

(2.15)

si este similar
a cu cea exprimat
a de relatia 1.82 sau 1.83. Aceast
a expresie este forma
canonic
a normal
a disjunctiv
a pentru oricare dintre cele 16 functii de dou
a variabile.
Structura circuitului MUX4:1 este cea din Figura 2.34-e. In aceast
a structur
a se distinge clar un circuit decodificator 2:4, ca cel din Figura 2.28-c, ale c
arui intr
ari x 1 , x0
sunt bitii cuv
antului de selectare iar cele patru iesiri din portile AND sunt colectate
dintr-un nivel OR. Se poate interpreta c
a cele patru porti AND ale decodificatorului,
prin intr
arile de selectare si cea de validare E, selecteaz
a care din cele patru intr
ari
de date (d3 , d2 , d1 , d0 ) este conectat
a la iesire prin nivelul ad
augat OR.
Un circuit DCD care este un nivel de AND, ce genereaz
a toti mintermii canonici
de n variabile, poate modela functii logice prin colectarea n exterior prin porti OR
a termenilor canonici care au valoarea 1 pentru functia respectiv
a (vezi Exemplul
2.13). Circuitul multiplexor, care este pe l
ang
a nivelul de AND si un nivel de OR
(intern), colecteaz
a n interior toti mintermii canonici de cele n variabile de selectare,
deci poate modela oricare functie de n variabile rezult
and astfel ca un circuit logic
universal. Valoarea 0 sau 1 a unui termen canonic P i n exprimarea functiei se fixeaz
a
prin valoarea coeficientului di aplicat pe intrarea de date Ii .
Din structura MUX4:1, prin eliminarea intr
arii de selectare x 1 , se obtine MUX2:1
cu un singur bit de selectare x0 si dou
a intr
ari de date I1 , I0 , care este referit ca
multiplexorul elementar MUXE, Figura 2.34-f. Dac
a se consider
a intrarea de
validare permanent activ
a (E L = 0) se constat
a c
a structura de MUXE este identic
a
cu cea a celulei pentru implementarea recurent
a, sub form
a de arbore, a oric
arei
functii logice dezvoltat
a recurent, Figura 2.6-a. Pornind de la structurarea MUX2:1
si MUX4:1 se poate extinde structurarea la un MUX2n :1, care se compune dintrun DCDn:2n cu ad
ancime constant
a, similar ca structur
a cu cel din Figura 2.28-c,

234

2.4. CLC PENTRU FUNCT


II LOGICE

d0
d1
d 2n2
d 2n1

Selectare

a)

b)

x1 x0 y
0

d1 I 1

0 0 0 d0

d2

0 0 1 d1

d3 I 3

0 1 0 d2

E S1 S0
E_L

E_L Selectare

c)

X1 X0

MUX 4:1

d0 I 0
E_L

E Sn1 S0

Enable (E)

I 2n1

I 2n2
I 2n1

I0
I1
I2
I3

d0
d1
d2
d3

Mux 2 n:1

O
I 2n2

I0
I1

MUX 4:1

I0
I1

O y

I2

MUX 2:1

d0 I
0

y
O

d1 I
1
DCDE

0 1 1 d3

S0

d)

S1
e)

E_L x 1

S0
x0

E_L x 0

f)

Figura 2.34 Multiplexorul, MUX: a) selectorul rotativ mecanic - analogul


mecanic al multiplexorului; b) simbol de reprezentare pentru MUX2 n :1; c,d,e) schema
bloc, tabelul de adev
ar si structura circuitului MUX4:1; f) structura multiplexorului
elementar, MUX2:1.
si o poart
a OR cu 2n intr
ari. DCDn:2n din cadrul MUX2n :1 se compune din n
decodificatoare elementare DCDE si 2n porti AND cu n + 1 intr
ari (n intr
ari de la
cuv
antul de selectare, E si o intrare de date d i ). Pentru structurarea n acest mod a
MUX2n : 1, referit
a multiplexor cu ad
anacime constant
a, se pot calcula caracteristicile
de dimensiune SM U X(n) si ad
ancime:
SM U X(n) =

n SDCDE + 2n SAN D(n+1) + 1 SOR(2n ) =


n 3 + 2n (n + 1) + 1 2n O(n 2n )

Ad
ancimea are dou
a valori, prima pentru transferul pe traseul cuv
ant de selectareiesire care este de patru niveluri logice si a doua pe traseul de intrare de date I i la
iesire care este de dou
a niveluri logice. Aceast
a diferenta trebuie luat
a n considerare la
comanda multiplexorului dac
a semnalele pe intr
arile de date si pe intr
arile de selectare
nu se aplic
a simultan, atunci este recomandat ca cele de selectare s
a fie primele aplicate
deoarece parcurg patru niveluri fata de dou
a pentru cele de date. De fapt, aceste
caracteristici de dimensiune si ad
ancime sunt, teoretic, valori minime asimptotice.
Practic, pentru n de valoare ridicat
a este dificil de realizat porti AND(n+1) si OR2 n

CAPITOLUL 2. CIRCUITE LOGICE COMBINAT


IONALE

235

pe un singur nivel logic; n plus, mai ales n tehnologia CMOS timpul de propagare
depinde pregnant de nc
arcare (vezi sectiunea 1.5.6).
Definitia 2.10
Un MUX 2n :1, selectat prin cuv
antul xn1 xn2 ...x1 x0 , se
structureaz
a dintr-un MUXE selectat cu xn1 si are ca intr
ari de date iesirile de la
dou
a MUX2n1 :1 selectate prin cuv
antul xn2 ...x1 x0 . Apoi, asupra celor dou
a multiplexoare MUX2n1 :1 se aplic
a acelasi procedeu de structurare. Procedeul recursiv
se opreste c
and se ajunge la MUX-uri selectate prin x 0 . 
Prin structurarea unui MUX2n :1, conforma Definitiei 2.10 , se obtine o retea
arborescent
a de (2n 1)MUX2:1 av
and n niveluri, Figura 2.35-a. Structura aceasta
de retea este identic
a cu structura arborescent
a pentru implementarea unei functii
canonice normale disjunctive dezvoltate recurent din Figura 2.7. Cele 2 n intr
ari de
,,
date ale MUX2n :1 sunt intr
arile n multiplexoarele elementare frunze iar iesire este
,,
iesirea multiplexorului elementar r
ad
acin
a ; se observ
a c
a transferul este pe trasee
de la frunze nspre r
ad
acin
a. Pe fiecare traseu se parcurge acelasi num
ar de MUXE.
Aceast
a structur
a recursiv
a a unui MUX2n :1 are urm
atoarele caracteristici de dimensiune si ad
ancime: DM U X(n) O(n), SM U X(n) O(2n ).
Implementarea logic
a a multiplexoarelor n circuitele VLSI apare foarte simpl
a
c
and se utilizeaz
a elemente de trecere nMOS, porti de transmisie CMOS. Pornind
de la functia sa de transmisie, multiplexorul, poate fi conceput din 2 n ramuri de
transmisie care au un cap
at comun (iesirea) iar la cel
alalt cap
at al fiec
arei ramuri se
aplic
a data corespunz
atoare di care trebuie transmis
a. Fiecare ramur
a este compus
a
din n elemente de trecere nseriate (circuit AND) care va fi deschis
a doar pentru o
singur
a configuratie a bitilor din cuv
antul de intrare x n1 xn2 ...x1 x0 . In acest mod
de implementare, un multiplexor elementar este compus numai din dou
a ramuri pe
care exist
a c
ate un element de trecere, unul dintre acestea este comandat de x 0 iar
cel
alalt de x
0 , semnalele de comand
a fiind generate de un DCDE.
O astfel de structur
a de MUX4:1 implementat
a cu porti de transmisie este prezentat
a n Figura 1.53-c. In structura din aceast
a figur
a exist
a redundanta, ultimele
a pe ramura lui di2 , au un terminal comun
dou
a porti, una pe ramura lui di0 si cealalt
deci pot fi substituite printr-o singur
(iesirea) si sunt comandate cu acelasi semnal B,
a
poart
a (cele dou
a ramuri se unesc nainte de aceast
a poart
a si mpreun
a prin aceast
a
ajung la terminalul comun). Aceeasi simplificare se poate face si cu portile comandate de B de pe liniile di1 si di3 . Va rezulta o retea arborescent
a cu dou
a MUXE
In Figura 2.35-b este
selectate de A, A urmate de un alt MUXE selectat de B, B.
prezentat
a structurarea unui MUX8:1, sub form
a de retea arborescent
a din MUXE,
realizat
a cu tranzistoare de trecere nMOS. Se observ
a c
a acest circuit se obtine prin
maparea 1:1, cu MUXE cu tranzistoare de trecere, a structurii recurente MUX2 n :1,
din Figura 2.35-a, prin particularizarea pentru n = 3. Implement
arile sub form
a de
retea arborescent
a sunt recomandate n sistemele integrate de performanta ridicat
a
si de putere redus
a. Totusi, pentru n de valoare ridicat
a timpul de propagare pe
traseele de la frunze la r
ad
acin
a devine foarte mare. In lungul lungul unui traseu cu n
tranzistoare de trecere nt
arzierea este egal
a cu n 2 RC, unde RC este nt
arzierea dat
a
de reteaua echivalent
a a tranzistorului de trecere.
In Definitia 2.10 structurarea prin recurenta s-a specificat cu un pas egal cu unu,
adic
a pentru c
ate un bit al cuv
antului de selectare rezult
and n fiecare nivel numai
MUXE. Dar se poate face structurarea pe grupuri de biti din cuv
antul de selectare,
de exemplu, dac
a se iau grupuri de c
ate doi sau trei biti rezult
a pentru nivelurile

236

2.4. CLC PENTRU FUNCT


II LOGICE

d0
d1
d2
d3

I0

MUXE

I1

I0

MUXE

I1

I0

I0

MUXE

MUXE

I1

I1

I0

MUXE

I1

I0

MUXE

I1

I0

d 2n4
d 2n3
d2n2
d 2n1
a)

MUXE

I1

I0

I0

MUXE

MUXE

I1

I1

I0

MUXE

I1

I0

MUXE

I1

x0

x n3

x n2

x n1

d0
d1
d2
d3

d4
d5
d6
d7

MUXE

x0

b)
1xCI
12 conectari

x1
2xCI
28 conectari

x2
2xCI
23 conectari

2xCI
18 conectari

c)

Figura 2.35 Structurarea arborescent


a a unui multiplexor conform
Definitiei 2.10: a) MUX2n :1 structurat din 2n MUX2:1; b) MUX8:1 realizat cu
tranzistoare de trecere; c) variante de structurare a MUX8:1 pe baz
a de MUX4:1 si
MUX2:1

CAPITOLUL 2. CIRCUITE LOGICE COMBINAT


IONALE

237

respective din reteaua arborescent


a MUX22 :1, MUX23 :1 n loc de MUXE. Varianta
aceasta de structurare arat
a posibilitatea de obtinere a multiplexoarelor de capacitate
mare din circuite multiplexoare de capacitate inferioar
a, de exemplu pe baza celor mai
utilizate n practic
a MUX4:1 sau MUX8:1. In Figura 2.35-c sunt prezentate variante
de compunere a unui MUX8:1 din altele de capacit
ati mai mici (4:1 si 2:1). Care
variant
a este mai bun
a? Pentru a r
aspunde la aceast
a ntrebare trebuie introdus un
criteriu de evaluare. Acest criteriu de evaluare ia n considerare num
arul de circuite
integrate utilizate, CI (exist
a 4 MUX2:1/cip; 2 MUX4:1/cip;1 MUX8:1/cip;)
si costul( care poate fi proportional cu num
arul de terminale/conect
ari). Num
arul
de terminale poate determina costul deoarece fiecare terminal trebuie lipit sau este
un punct de wrapare. Din cele patru variante de structurare ale MUX8:1/cip apare
c
a pentru criteriul ales cea mai bun
a variant
a este un singur MUX8:1/cip si cea
mai slab
a printr-o retea numai de MUX2:1. Dar s
a nu ne gr
abim, vom vedea c
a n
unele implement
ari realizarea unui multiplexor de capacitate mai mare din circuite
de capacitate 2:1 poate fi cea mai avantajoas
a, vezi Exemplul 2.17.
Pentru implement
arile de sisteme exist
a urm
atoarele multiplexoare sub form
a de
circuite integrate MSI:
74xx150
74xx151
74xx153
74xx157
2.4.4.1

1
1
2
4

MUX16:1
MUX8:1
MUX4:1, iar 74xx253 - 2 MUX4:1 are iesirea TSL
MUX2:1, iar 74xx257 - 2 MUX2:1 are iesirea TSL

Aplicatii cu circuite multiplexoare

Circuitul multiplexor poate modela o functie de comunicatie, (a) selectare de


date si o functie canonic
a normal
a disjunctiv
a, (b) implementare de functii logice.
Aplicatiile cu circuite multiplexoare se reduc la realizarea acestor dou
a tipuri de
functii.
a). Selectarea datelor. Circuitul MUX2n :1 poate fi utilizat pentru conversia paralel-serie a unui cuv
ant de 2n biti. Bitii cuv
antului de serializat se aplic
a pe
intr
arile de date I2n 1 , I2n 2 , ..., Ii , ..., I1 , I0 , iar prin configuratia cuv
antului de selectare xn1 xn2 ...x1 x0 un bit de pe o anumit
a intrare de date este aplicat la iesire.
Evident, serializarea bitilor cuv
antului de date se poate realizare n oricare secventa
dorit
a. Dac
a este necesar
a serializarea succesiv
a ncep
nd cu I 0 p
ana la I2n 1 atunci
secventele configuratiilor cuv
antului de selectare sunt n ordinea de crestere a numerelor naturale, care se pot obtine de la un num
ar
ator modulo 2 n , iar pentru aceast
a
n
serializare sunt necesare 2 tacte de clock.
Uneori n arhitectura unui sistem apare un desen ca cel din Figura 2.36-a care simbolizeaz
a transferul unor cuvinte cu lungimea de k biti de la sursele P 2n 1 , P2n 2 , ...,
Pi , ..., P1 , P0 (porturi surs
a) ntr-un singur loc de destintie (care poate fi un port, o
magistral
a etc.). Acest transfer poate fi inplementat cu k multiplexoare 2 n :1 puse
n paralel, toate fiind comandate de acelasi cuv
ant de selectare, Figura 2.36-b. Bitii
cuv
antului de la portul Pi se aplic
a, c
ate unul, numai la intrarea de date I i de la
fiecare dintre cele k multiplexoare, deci un port este legat la toate intr
arile de date
cu acelasi num
ar de la cele k multiplexoare. La aplicarea unui cuv
ant de selectare i
totii bitii de pe intr
arile de date Ii ale celor k multiplexoare sunt transferati la iesirile
acestora, deci cuv
antul cu lungimea de k biti din portul P i este transferat n portul

238

2.4. CLC PENTRU FUNCT


II LOGICE
MUX

0 2n:11
1

2n porturi
de
intrare
(kbiti)

2n1
MUX

0 2n:1k1
1
P0

P1 k

MUX

P0

k
P 2n1

0 n k
2 :1
1

P1

2n1

P 2n1

k
a)

x n1

b)

Cuvantul de selectare comun


pentru toate cele
k x MUX 2 n:1

x0

Ramura TSL, inversor

V DD
S 2n1
S 2n1
d 2n1

linie de
magistrala

Port
de iesire
(kbiti)

S1

S0

S1

S0

d1

d0

c)

Figura 2.36 Selectarea secvential


a a datalor: a) reprezentare simbolic
a a unui
punct de selectare a datelor dintr-un sistem; b) selectarea unui port de intrare, dintrun num
ar de 2n porturi cu lungimea de k biti, si conectarea la un port de iesire prin
intermediul unui grup de kMUX2n :1; c) structur
a n tehnologie CMOS de MUX2n :1
cu iesirea TSL pentru comanda unei linii de magistral
a.

de iesire Pentru implement


arile VLSI c
and se lucreaz
a cu lungimi de cuv
and de 32,
64 biti, deci tot at
atea multiplexoare puse n paralel, nc
arcarea electric
a a semnalelor
se selectare este foarte mare ceea ce implic
a o bufferare, vezi Exemplul 1.28.
Pentru implement
arile n tehnologie CMOS o structur
a recomandat
a de multiplexor inversor cu 2n c
ai este prezentat
a n Figura 2.36-c, care se compune din ramuri
inversor TSL, Figura 1.46-c, toate conectate la o linie de magistral
a. Pentru semnale
de selectare ale ramurii i, Si Si = 01 (generate de un decodificator), at
at ramura n
c
at si ramura p ale inversorului CMOS sunt blocate, deci iesirea la linia de magistral
a
este n starea HZ, iar pentru Si Si = 10 ramura este n functionare normal
a de inversor, data de intrare este transferat
a negat la magistral
a, d i . Efortul logic total al
multiplexorului este 2n (4 + 4 )/(1 + ) = 4 2n , cu efortul logic pe o intrare de date
(2 + 2 )/(1 + ) = 2; aceeasi valoare 2 este si pentru o preche (S i Si ) de semnale de

CAPITOLUL 2. CIRCUITE LOGICE COMBINAT


IONALE

239

selectare. Rezult
a c
a efortul logic pe o intrare este constant si nu depinde de num
arul
de intr
ari, ceea ce ar sugera c
a se pot realiza multiplexoare rapide cu oric
ate linii
de intrare. Totusi, c
and lungimea k a cuvintelor selectate este de valoare ridicat
a
a un efort ridicat (k MUX2n :1), desi
perechile de semnale de selectare Si Si necesit
aceasta nu are un efect de marirea nt
arzierii pentru transferul datei d i . C
and se iau
n considerare si capacit
atile parazite se constat
a c
a aceast
a structur
a nu este rapid
a
pentru un num
ar de intr
ari (ramuri inversor) ori c
at de mare, n general se limiteaz
a
la structura cu cel mult patru ramuri.
Exemplul 2.14 Sa se structureze un sistem pentru afisarea a doua cifre zecimale
a c
aror cod BCD este nscris n dou
a porturi A, B. Se vor utiliza elemente afisoare cu 7
segmente cu catodul comun.
Solutie.Pentru iluminarea unei cifre trebuie conectate simultan la tensiunea +V toti
anozii LED-urilor (segmentelor) care configureaz
a caracterul iar catodul la mas
a, Figura 2.37.
Conectarea simultan
a a segmentelor luminoase este realizat
a prin iesirile (a, b, c, d, e, f, g),
active n H, ale unui convertor de cod BCD-7 segmente 7449. Deoarece se utilizeaz
a un singur
decodificator 7449 pentru ambele elemente afisoare este necesar ca informatia s
a fie aplicat
a
alternativ cu o frecventa
de minim 30Hz (T3,33ms) pentru ca, prin inertia ochiului, cifra
s
a apar
a afisat
a continuu. Pentru aplicarea alternativ
a, cu frecvent
a de 30Hz a continutului
celor dou
a porturi surs
a A si B pe intr
arile convertorului BCD-7 segmente, Tabelul 2.2,
sectiunea 2.4.7, se utilizeaz
a 4MUX2:1 ca selector de date (circuitul 74157). Conectarea la
mas
a a catodului comun din fiecare dintre cele dou
a afisoare A si B se realizeaz
a printr-un
DCD2 : 4 (1/2 74139) cu iesirile active n L si comandat sincron cu iesirea cuvintelor A si
B prin multiplexor. Sincronizarea este realizat
a cu semnalul de ceas CLK, care se aplic
a pe
intrarea I0 a decodificatorului si pe intrarea comun
a de selectarea G1 a grupului de patru
multiplexoare. Pe palierul pozitiv, CLK=1, se afiseaz
a cuv
antul din portul A iar pe palierul
CLK=0 se afiseaz
a cuv
antul din portul B.

b). Implementarea functiilor logice. Circuitul multiplexor MUX2 n :1, prin


structura sa, produce pe nivelul de AND (decodificator) toti termenii cononici produs
de variabilele de selectare, fiecare minterm Pi fiind nmultit cu coeficientul di respectiv, iar prin nivelul interior de OR nsumeaz
a toate produsele obtinute, deci poate
modela orice functie de n variabile sub forma sa canonic
a normal
a disjunctiv
a, relatia
n
1.10. Un MUX2n :1 apare ca suport pentru implementarea tuturor celor 2 2 functii
de n variabile, particularizarea pentru o anumit
a functie f jn se face prin aplicarea
n
pe intrarea de date a setului de 2 coeficienti ai functiei, deci multiplexorul este
un circuit universal pentru implementarea oric
arei functii! Implementarea
functiei rezult
a ca o mapare direct
a a coeficientilor functiei cititi din tabelul de adev
ar
sau diagrama V-K pe intr
arile de date corespunz
atoare ale multiplexorului. Implementarea functiei pe multiplexor nu necesit
a minimizarea acesteia, dimpotriv
a, dac
a
o functie este dat
a n form
a redus
a/minim
a va trebui expandat
a p
ana la obtinerea
formei normale disjunctiv
a din care rezult
a care intr
ari de date ale multiplexorului
sunt 1 si care sunt 0 (adic
a valorile coeficientilor functiei).
Pentru implementarea celor 16 functii de dou
a variabile x 1 , x0 coeficientii functiei
fi2 se citesc din Figura 1.2-a, fie din relatia 1.82 (linia a i-a din matricea coeficientilor)
care se aplic
a unui MUX4:1, Figura 2.38. Din totalul de 16 MUX4:1, care modeleaz
a
cele 16 functii, sase pot fi eliminate deoarece functiile pe care le modeleaz
a se reduc

240

2.4. CLC PENTRU FUNCT


II LOGICE
4xMUX 2:1

A0
A1
A2

G1
B0
B1
B2

1
0
1
0

DCD
BCD / 7segmente

a
b
c
d
e
f
g

4
W 8
7449

1
0

A3
1
0
B3
Port
E
A Port
74157
B
Palier "1" selecteaza port A
T

CLK

+V

Afisor A

a
b
c
d
e
f
g

Afisor B

a
f

a
b

T<3,3ms

b
g

I0
I1

DCD 2:4

Palier "0" selecteaza port B


O0
O1
O2
O3

E
1/2 74139

Figura 2.37 Structur


a pentru multiplexarea informatiei pe afisoare cu 7
segmente.

la valori banale (0, 1, x1 , x0 , x


1 , x
0 ), existente n sistem f
ar
a a mai fi necesar s
a fie
calculate.
Dar, implementarea celor 16 functii de dou
a variabile poate fi efectuat
a consider
and functii de o singur
a variabil
a x0 , iar variabila x1 variabil
a reziduu
este introdus
a n coeficientii functiei. Coeficientii functiei pot avea doar valori din
multimea {0, 1, x1 , x
1 }, valori care nu trebuie calculate, deoarece exist
a n sistem.
Avantajul practic al reducerii functiei la o functie de o singur
a variabil
a rezult
a printro implementare pe un circuit mai simplu, MUX2:1, Figura 2.39. Evident, si pentru
implementarea pe MUX2:1 cele sase valori banale (0, 1, x 1 , x0 , x
1 , x
0 ) ale functiilor de
dou
a variabile nu necesit
a multiplexoare.
Pentru aceast
a implementare elegant
a a unei functii pe multiplexor, c
and n este
ridicat, rezult
a un multiplexor de capacitate mare. Exist
a dou
a modalit
ati de a
reduce, eventual, capacitatea multiplexorului. In primul r
and, se ncearc
a s
a se introduc
a mai multe variabile reziduu rezult
and o functie de mai putine variabile. Aceast
a
variant
a duce la simplificarea structurii numai atunci c
and coeficientii obtinuti cu
variabile reziduu au forme banale sau au expresii ce pot fi calculate cu porti simple AND/NAND, NOR/OR sau XOR/NXOR. Foarte important n obtinerea unor
expresii simple pentru coeficientii cu variabile reziduu este modul de alegere, dintre
variabilele functiei, care s
a fie varaibilele reziduu si care s
a fie variabilele functiei de
ordin mai mic. Nu exist
a un algoritm care s
a exprime modul de alegere al variabilelor
pentru o implementare optim
a. Pentru o implementare cvasioptim
a, sau optim
a,
intuitia si exercitiul proiectantului n manipularea functiilor analitice, tabelelor de
adev
ar sau diagramele V-K pot fi factori de succes.
In al doilea r
and, se poate reduce capacitatea multiplexorului c
and, fie pentru
functia exprimat
a prin variabile reziduu, fie far
a, se descompune multiplexorul de

241

CAPITOLUL 2. CIRCUITE LOGICE COMBINAT


IONALE

0
0
0
0

MUX
4:1
00
01
10

11

0
0
1
1

x 1x 0

2
f1
MUX
4:1
00

0
0 01
0 10
1 11

x 1x 0

2
f8
MUX
4:1
00

1
0 01
0 10
0 11

x 1x 0

MUX
4:1
00
01
10
11

x1

x 1x 0

x 1x 0

f5

2
f2
MUX
4:1
00

0
0 01
1 10
0 11

0
1
0
1

MUX
4:1
00
01
10

x0

11

x 1x 0

x 1x 0

x 1+x 0 1
0 01
0 10
1 11

1
0
1
0

2
f4
MUX
4:1
00

0
1 01
0 10
0 11

x 1x 0

2
f9
MUX
4:1
00

f 10

x 1x 0

2
f 11
MUX
4:1
00

x 1+x 0 1
0 01
1 10
1 11

x 1x 0

x 1x 0

MUX
4:1
00
01
10

1
1
0
0

x0

11

x 1x 0

x 1x 0

f 12

2
f6
MUX
4:1
00

0
1 01
1 10
0 11

MUX
4:1
00
01
10

f 15

x1

11

x 1x 0

x 1+x 0 1
1 01
0 10
1 11

01
10
11

x 1x 0
2
f7
MUX
4:1
00
x 1+x 0
01
10

x 1+x 0 0
1
1
1 11

x 1x 0

2
f 13
MUX
4:1
00

MUX
4:1
00

1
1
1
1

x 1x 0
2

f 14

x 1+x 0 1
1
1
0

x 1x 0

MUX
4:1
00
01
10
11

6 forme banale

f3

10 forme nebanale

f0

x 1x 0

x 1x 0

Figura 2.38 Implementarea celor 16 functii de dou


a variabile pe circuite
MUX4:1.
capacitate ridicat
a printr-o retea arborescent
a de multiplexoare de capacitate mai
mic
a, uzual din MUXE. Analiz
and iesirile acestor multiplexoare elementare, situate
la nivelul zero (nivelul frunzelor) sau la niveluri putin mai ridicate dec
at acesta,
se poate constata c
a unele dintre aceste niveluri produc valori banale sau functii
foarte simple, astfel se pot elimina multiplexoarele respective. Poate rezulta n urma
analizei o structur
a hard cu mult mai simpl
a n raport cu multiplexorul initial. Si
la implementarea pe structuri arborescente modul de alegere al variabilelor reziduu
poate duce la simplific
ari hard importante. In exemplele urm
atoare se vor utiliza
toate aceste modalit
ati pentru implementare.
Exemplul 2.15 Urmatoarea functie
f (A, B, C, D, E) =

31
X
(1, 2, 3, 4, 5, 6, 7, 10, 14, 20, 22, 28)
0

s
a fie implementat
a numai cu circuite MUX4:1.
Solutie. Pentru a utiliza numai MUX4:1 functia se va transforma ca o functie de dou
a
variabile D, E cu coeficienti care cuprind variabilele reziduu A, B, C. Acesti coeficienti vor
fi si ei transformati nc
at s
a fie functii de dou
a variabile B, C iar variabila A introdus
a ca
variabil
a reziduu. Rezult
a o structur
a de retea arborescent
a cu dou
a niveluri, pe nivelul

242

2.4. CLC PENTRU FUNCT


II LOGICE

MUX
2:1

x0

2
f8
MUX
2:1

x1 0
0 1

1 0
1 1

0 0
1 1

x0

2
f4
MUX
2:1

x 1+x 0 0
0
x1 1

x0

2
f7
MUX
2:1

MUX
2:1

1 0
1 1

x 1+x 0 1 0
x1 1

x0

x0

MUX
2:1

1 0
0 1

2
f2
MUX
2:1

x 1x 0 x 1 0
0 1

x0

2
f 11
MUX
2:1

x0

x 1+x 0 x 1 0
1 1

x0

x0

x 1x 0

x0

2
f 13
MUX
2:1

MUX

2
f1
MUX
2:1

0 0
x1 1

x0

x 1x 0

x0

2
f 14
MUX
2:1

x 1+x 0 1 0
x1 1

x0

MUX

2:1 x
2:1 x
x0 x
1
1 x1 0
1 0
x1 1
x1 1

x 1x 0

x0

f 26
MUX
2:1

x1 0
x1 1

x0

x 1+x 0

x0

2
f9
MUX
2:1

x1 0
x1 1

x 1+x 0

10 forme nebanale

MUX
2:1

0 0
0 1

f 12

f3

f 10

f5

f 15

6 forme banale

f0

x0

Figura 2.39 Implmentarea celor 16 functii de dou


a variabile pe circuite
MUX2:1 (variabila x1 este introdus
a ca variabil
a reziduu n coeficientii
functiilor fi2 ).
,,
zero (frunze ) multiplexoarele 4:1 vor fi selectate de variabilele B, C av
and ca si coeficient
iar pe nivelul unu un multiplexor 4:1
pe intr
arile de date valori din multimea {0, 1, A, A}
selectat de variabilele D, E
f (A, B, C, D, E) = P1 + P2 + P3 + P4 + P5 + P6 + P7 + P10 + P14 + P20 + P22 + P28 =
ABCDE + ABCDE + ABCDE + ABCDE + ABCDE + ABCDE+
+ABCDE + ABCDE + ABCDE + ABCDE + ABCDE + ABCDE =
= (ABC + ABC)DE + (ABC + ABC)DE + (ABC + ABC + ABC+
+ABC)DE + (ABC + ABC)DE =
= (0 BC + 1 BC + 0 BC + A BC)DE+
+ A BC + 0 BC + 0 BC)DE+
+(A B C

+(A BC + 1 BC + A BC + A BC)DE+
+(A BC + A BC + 0 BC + 0 BC)DE

Aceast
a expresie este implementat
a n Figura 2.40. Deoarece expresiile coeficientilor
si DE sunt identice se va calcula cu un singur MUX4:1, n nivelul zero, iar
produselor DE
rezultatul se aplic
a pe intr
arile 01 si 11 ale multiplexorului din nivelul unu.

Exemplul 2.16 Fie urmatoarea functie de 5 variabile


f (A, B, C, D, E) =

31
X
0

(8, 9, 10, 11, 13, 15, 17, 19, 21, 23, 24, 25, 26, 27, 29, 31).

00

A
1
A
A

00

11

01
10
11

01
10
11

00
01
10
11

MUX 4:1

A
A
0
0

10

MUX 4:1

00
01

MUX 4:1

0
1
0
A

MUX 4:1

CAPITOLUL 2. CIRCUITE LOGICE COMBINAT


IONALE

243

f(A,B,C,D,E)

Figura 2.40 Implementarea printr-o structur


a arborescent
a numai cu
31
P
MUX4:1 a functie F(A, B, C, D, E) = (1, 2, 3, 4, 5, 6, 7, 10, 14, 20, 22, 28).
0

S
a se implementeze utiliz
and un num
ar minim de circuite integrate. Se presupune c
a sunt
disponibile, la intrare, variabilele at
at negate c
at si nenegate.
Solutie. Din diagrama V-K, Figura 2.41-a rezut
a forma minim
a a functiei
BE
+ BE = AE B C
f = AE + B C
care se implementeaz
a ca n Figura 2.41-b cu 3xNAND2 si 1xNAND3. Deoarece nu exist
a
circuite integrate care s
a aib
a simultan ambele tipuri de porti se vor utiliza dout
a circuite
integrate: unul pentru 3xNAND2 si unul pentru 1xNAND3; pe fiecare circuit r
am
an
and porti
nefolosite. Deoarece n forma minim
a obtinut
a nu mai apare variabila D se va implementa
n continuare o functie numai de 4 variabile A, B, C, E. Pentru implementare pe multiplexor
forma minim
a se expandeaz
a la forma normal
a disjunctiv
a, operatie care este prezntat
a n
diagrama V-K din Figura 2.41-c. Implementarea pe un MUX16:1 se face direct prin maparea
coeficientilor din diagrama V-K pe intr
arile de date. Dar se poate utiliza un MUX8:1 dac
a
variabila A se va alege ca variabil
a reziduu, Figura 2.41-e (un singur circuit integrat).
Pentru implemntarea pe MUX4:1 trebuie introduse n coeficienti dou
a din variabile reziduu. Dar care variant
a, de c
ate dou
a perechi de variabile (o pereche de variabile pentru selectarea multiplexorului iar celalalt
a pereche de variabile introduse ca variabile reziduu), duce
la implementarea cea mai simpl
a? In total cu cele patru variabile se pot realiza urm
atoarele
sase variante de perechi distincte (prima pereche corespunde variabilelor reziduu iar a doua
variabilelor de selectare):
V1 CE, AB; V2 AB, CE; V3 BE, AC;
V4 AC, BE; V5 BC, AE; V6 AE, BC

Pentru toate variantele, valorile coeficientilor cu variabile reziduu se pot deduce din
diagrama V-K din Figura 2.41-c. De exemplu, pentru varianta V1 (variabile de selectare
AB) se procedeaz
a n felul urm
ator:
pentru suprafata AB = 00, toti mintermii din c
asutele elementare ale acestei suprafete
au valoarea 0, deci d0 = 0.

244

2.4. CLC PENTRU FUNCT


II LOGICE

ABC
000 001 011 010 110 111 101 100
DE 0
4
24
28
12
8
20
16
00
1
1

11
10

10

17

27

31

23

19

B
C

BC

11
10

26

30

22

18

B
E

BE

15

14

1
1

BE

BC

01

11

1
1

1
1

00
4

1
1
1

12

13

15

10
8

11

14

E
1

10

c)

E
C
B
e)

b)
A
0
0
1
1

V1
B di
0 0
1 C+E
0 E
1 C+E

C
0
0
1
1

B
0
0
1
1

V4
E di
0 0
1 A
0 C
1 1

A
0
0
1
1

V2
E di
0 B
1 A+B
0 0
1 A+B
V5
E di
0 BC
1 B
0 BC
1 1

A
0
0
1
1
B
0
0
1
1

V3
C di
0 B
1 BE
0 B+E
1 E
V6
C di
0 AE
1 AE
0 1
1 E

d)

V CC
A

AE
A

CE 0
00

21

13

AB

11

29

a)

01

25

V CC

74S151
I0
I1
I2
I3
I4
I5
I6
I7
20
21
22
G

74S153
1I 0
1I 1
1I 2
1I 3

f
f
A
C
MUX 8:1

E
B
f)

2I 0
2I 1
2I 2
2I 3
20
21
1G
2G

1O
2 x MUX 4:1

01

AE

A
E

2O

Figura 2.41 Modalit


ati de implementare a functiei f (A, B, C, D, E) =
31
P
(8, 9, 10, 11, 13, 15, 17, 19, 21, 23, 24, 25, 26, 27, 29, 31).
0

245

CAPITOLUL 2. CIRCUITE LOGICE COMBINAT


IONALE

pentru suprafata AB = 01, mintermii din c


asutele elementare 4,5 si 7 cuprinse n
interiorul acestei suprafete au valoarea 1. Acestia extrasi din diagram
a prin scriere
AB
+ E AB
= (C + E)AB
deci d1 = C
+ E.
mpreun
a n functie de C, E rezut
aC
pentru suprafata AB = 11, numai mintermii din c
asutele 12,13 si 15 au valoarea 1,

+ E.
prin scrierea impreun
a a lor rezult
a CAB
+ EAB = (C + E)AB, deci d3 = C
pentru suprafata AB = 10, numai mintermii din c
asutele 9,11 au valoarea 1. Prin
deci d2 = E.
scrierea impreun
a a lor rezult
a EAB,
Valorile rezultate ale coeficientilor cu variabile reziduu (C, E) sunt prezentate n tabelul
V1 din Figura 2.41-d. In mod asem
an
ator se procedeaz
a si pentru celelalte cinci variante.
Analiz
and tabelele tuturor variabilelor rezult
a c
a cea mai simpl
a form
a de implementare
A, C,
C. Imcorespunde lui V4 , coeficientii sunt numai din multimea valorilor banale 0, 1, A,
pelementarea pe circuitul 74S153 (2xMUX4:1) este prezentat
a n Figura 2.41-f (un singur
circuit integrat, dar un MUX4:1 din componenta sa r
am
ane neutlizat).

Exemplul 2.17 Functia de patru variabile data n diagrama V-K din Figura 2.42-a
s
a se implementeze pe un MUX8:1 structurat ca n variantele din Figura 2.35-c.
CD
AB 00
00 0

11

1
1

11 1

a)

0
1
A
A
0
1
A
A

10

(2)

0
1 (6)
A 3 (1)
A 3 (5)
A 3 (3)
A 3 (7)
c)

b)
1 x CI
7 conectari

(0)
(4)
(1)
(5)
(2)
(6)
(3)
(7)

(0)

0
1

0
1

0
1

A
B

0
1

00
01

0
1

0
1

10
11

0 (2) 00
0 (4) 01
1 (6) 10
11
1
A 3 (1)
A 3 (3)
A 3 (5)
A 3 (7)

e)

00
01
10
11

B
f

0
1

0
1

B
f

0
1
0
1

C
D
1 x CI
11 conectari

(0)

0
1

2 x CI
11 conectari

1 x CI
8 conectari

0
0
1 (4) 1

A variabila reziduu
CD
00 01 11 10
B
0
0 0 A 1A A
1
1 1 A A A

01 1

10 0

d)

01

0
A
0
1
1
A
A
A
f)

(0)

000
001
010
011
100
(5)
101
(6)
110
(7)
111
(1)
(2)
(3)
(4)

B C

Figura 2.42 Impelementarea unei functii de patru variabile pe diferite


structur
ari de MUX8:1.
Solutie. Functia de patru variabile pentru a fi implementat
a pe un MUX8:1 trebuie
exprimat
a cu o variabil
a reziduu, deci diagrama V-K din Figura 2.42-a este transformat
a n
diagrama V-K din Figura 2.42-b. Prin aceast
a transformare, pentru valorile indiferente ale
lui functiei se consider
a at
at 0 c
at si 1 ceea ce determin
a dou
a valori ale coeficientului n

246

2.4. CLC PENTRU FUNCT


II LOGICE

unele c
asute elementare ale diagramei cu variabile reziduu. Pentru implementarea functiei
se va lua acea valoare a coeficientului care duce la o structur
a de circuit mai simpl
a.
Coeficientii functiei din diagrama V-K cu varaibile reziduu se aplic
a pe intr
arile structurilor de MUX8:1. Coeficientul functiei din c
asuta cu num
arul i, exprimat n binar, se
aplic
a pe intrarea de date notat
a cu num
arul i ca n Figura 2.42-f. Dar la o structur
a de
arbore intrarea a i-a este aceea la care parcurg
and un traseu de la frunz
a la r
ad
acin
a sirul
cifrelor binare, nt
alnite la intrarea de date a fiec
arui multiplexor, formeaz
a tocmai num
arul
i exprimat n binar natural. De exemplu, n Figura 2.42-c, la intrarea la care ncepe traseul
prin a c
arei parcurgere se nt
alneste sirul de biti 1, 0, 1 se va aplica coeficientul din c
asuta
Pentru usurinta
a cincea (5 = 101|2 ) din diagrama V-K, adic
a A.
n realizarea map
arii, la
intr
arile multiplexoarelor, s-au nscris, n paranteze, si num
arul n zecimal al coordonatei
c
asutei din diagrama V-K al c
arui coeficient se aplic
a pe acea intrare de date.
Se observ
a c
a la retelele arborescente care contin multiplexoare 2:1 sau 4:1, uneori,
se calculeaz
a valori banale, care oricum exist
a n sistem si nu mai trebuie calculate, deci
multiplexoarele respective se elimin
a. Efectu
and aceste elimin
ari si calcul
and indicatorii
de eficienta
(num
arul de circuite integrate, CI si num
arul de conect
ari) afirmatia de la
Figura 2.35-c, c
a impelement
arile cu multiplexoare de capacitate mai mare sunt mai eficiente,
este contrazis
a. Din implement
arile din Figura 2.42 rezult
a c
a inplement
arile pe retelele
arborescente, av
and multiplexoare de capacitate mic
a, sunt mai eficiente. Aceast
a afirmatie
trebuie luate sub rezerva c
a obtinerea unei structuri simple depinde foarte mult de modul
potrivit de asignare a variabilelor reziduu.

Circuitul multiplexor prezint


a o limitare intrinsec
a termenii canonici produs,
generati pe nivelul AND, sunt utilizati doar o singur
a dat
a (prin colectarea n interior la o poart
a OR). In general, la implementarea unei functii costul implement
arii,
n mare parte, este determinat de generarea termenilor produs. Nu exist
a aceeasi
situatie la decodificator/demultiplexor unde termenii produs, datorit
a faptului c
a
sunt colectati n exterior n nivel OR, pot fi utilizati n mai multe porti OR dac
a
au un fan-out corespunz
ator, deci impelementarea mai multor functii. Solutia care
apare este cea a utiliz
arii mpreun
a a multiplexorului cu decodificatorul.
P 2(j1n)1
DCD
P0

Retea de
porti OR

MUX 2 n:1

x j1

x n x n1 x 0

fi

Figura 2.43 Impelementarea unei functii fij pe o structur


a compus
a
decodificator-multiplexor.
Pentru o astfel de implementare combinat
a, decodificator-multiplexor, se consider
a o functie de j variabile fij . Se partajeaz
a variabilele n n variabile ale functiei

CAPITOLUL 2. CIRCUITE LOGICE COMBINAT


IONALE

247

(xn1 , xn2 , ..., x1 , x0 ) si (j 1)n variabile reziduu (xj1 , xj2 , ..., xn+1 , xn ). Coeficientii de variabile reziduu sunt sume de produse de aceste variabile care se pot calcula
cu un DCD(j 1 n):2(j1n) si o retea extern
a se porti OR, apoi acesti coeficienti
sunt aplicati pe intr
arile de date ale multiplexoarelor MUX2 n :1, Figura 2.43, la care
selectarea se face prin variabilele xn1 , xn2 , ..., x1 , x0 .

2.4.5

Demultiplexorul

Circuitul demultiplexor DMUX poate realiza o functie de comunicatie prin conectarea unei linii de intrare I la oricare dintre liniile de iesire O 2n 1 , O2n 2 , ..., O1 , O0 .
Functia aceasta de comunicatiee distribuirea unei intr
ari la oricare din iesiri
pe care o realizeaz
a un cirucuit DMUX poate fi efectuat
a si de un selector rotativ mecanic, Figura 2.44-a. La distribuitorul mecanic selectarea iesirii, la care se
conecteaz
a intrarea, se face prin pozitia contactului rotativ, iar la circuitul demultiplexor DMUX1:2n , cu o linie de intrare si 2n linii de iesire, printr-un cuv
ant se
selectarea cu lungimea de n biti xn1 , xn2 , ..., x1 , x0 , Figura 2.44-b. Operatia de demultiplexare, distribuirea unei intr
ari la oricare din cele 2 n iesiri, apare ca o operatie
invers
a multiplex
arii (selectarea unei intr
ari din cele 2 n si conectarea la o singura
iesire).
Particulariz
and DMUX1:2n , pentru n = 2, se obtine demultiplexorul cu o singur
a cale de intrare E (activ
a n L) si patru c
ai de iesire O 0 , O1 , O2 , O3 , comandat pe selectare prin cuv
antul x1 x0 , a c
arui schem
a bloc si tabel de adev
ar sunt
prezentate n Figura 2.44-c si 2.44-d. Din tabelul de adev
ar rezult
a expresia logic
a
L
L
Ly1 y0 ; y0 = E
Ly1 y0
pentru fiecare iesire: y0 = E
y1 y0 ; y1 = E
y 1 y0 ; y 0 = E
care corespund implement
arii din Figura 2.44-e. Se pot da urm
atoarele dou
a interpret
ari: la iesirea Oi selectat
a de configuratia cuv
antului de selectare se transmite
a (functia de comunicatie), sau dac
a se consider
a intrarea
intrarea E L complementat
permanent activat
a E L = 0 iesirea Oi este activ
a c
and configuratia cuv
antului de
selectare este Pi ; deci conform ultimei interpret
ari se pot genera la iesire toti cei patru
mintermi P0 , P1 , P2 , P3 (functia de circuit logic). Ultima interpretare ne arat
a identitatea function
arii si identitatea structur
arii, vezi sectiunea 2.4.3 si Figura 2.28-c, ntre
decodificator si demultiplexor.
Se poate generaliza, un decodificator DMUX1:2n este un distribuitor al valorii
a prin cuv
antul de selectare, iar un DCDn:2 n
complementate E L la iesirea Oi , selectat
este un decodificator al cuv
antului de selectare, c
and intrarea de validare este activat
a
E L = 0, Figura 2.44-b. Deci se poate scrie identitatea DMUX1:2 n (pentru E L = 0)
DCDn:2n . Aceasta explic
a de ce pentru decodificare sau pentru demultiplexare
exist
a un singur circuit integrat referit n cataloage ca decodificator/demultiplexor.
Si, n general, la acest circuit semnalul de validare se obtine printr-o conjunctie ntre
mai multe semnale de validare, unele active n stare H altele n stare L. Obtinerea
valid
arii, din conjunctia mai multor semnale poate fi util
a ntr-un sisitem pentru c
a
se poate conditiona functionarea acelui sistem de realizarea (activarea) simultan
aa
mai multor semnale (conditii).
De exemplu, circuitul decodificator/demultiplexor 74xx138 cu tabelul de adev
ar
si, cu simbolul de reprezentare date n Figura 2.45 are trei intr
ari de validare, una G 1
la care semnalul aplicat este activ n stare H, iar celelalte dou
a G 2A si G2B la care
semnalele aplicate sunt active n stare L.

248
O0
O1

y0
y1
E_L

DMUX 1:2 n
O0
O1

E(Enable)

O2n2

O 2n1
Sn1 S1S0

y 2n2
y2n1

a)

E_L

Selectare
O 2n1

y0
y1

x n1
b)

y2n1

DMUX 1:4

2.4. CLC PENTRU FUNCT


II LOGICE

O0
O1
E O
2
O3
S1 S0

y0
y1
y2
y3

x1 x0

x1 x0
c)

Selectare
O0 y0

E_L x 1x 0 Iesire

O2 y2

0 0

y0=E_Lx 1x 0

0 1

y1=E_Lx 1x 0

0 1 0

y2=E_Lx 1x 0

0 1 1

y3=E_Lx 1x 0

d)

E_L

O3 y3
DCDE

e)

O0 y0
O1 y1

E_L

DMUX 1:4

yi=0

DMUX 1:2

O1 y1

x1

x0

x0
f)

Figura 2.44 Demultiplexorul, DMUX: a) distribuitorul rotativ mecanic


analogul mecanic al demultiplexorului; b) simbol de reprezentare pentru
DMUX1:2n ;c,d,e) simbol de reprezentare, tabel de adev
ar si structura circuitului pentru DMUX1:4; f) structura demultiplexorului elementar, DMUX1:2.
Functionarea logic
a este direct
a o iesire este activ
a dac
a si numai dac
a validarea
este activ
a si este aplicat cuv
antul de selectare corespunz
ator. Astfel ecuatia logic
a,
n notatii de semnale interne din Figura 2.45-b, de exemplu pentru O 5 , se scrie usor:
O5 = G1 G2A G2B S2 S1 S0
{z
} | {z }
|
validare

selectare

Dar tin
and cont de cerculetele de negatie, care indic
a faptul c
a semnalele exterioare
corespunz
atoare sunt active n L (ntre semnalul exterior si cel interior n circuit exist
a
2B L), ecuatia logic
2A L, G2B = G
a anterioar
a se poate scrie n
un inversor G2A = G
functie de semnalele exterioare (aplicate sau generate)
5
Y5 L = O

2A L G
2B L x2 x
= G1 G
1 x0 =

2 + x1 + x
0
= G1 + G2A L + G2B L + x

In acest caz, pentru o validare permanent


a, intrarea G 1 se concteaz
a la VCC iar
celelalte dou
a intr
ari G2A si G2B se conecteaz
a la mas
a.

249

CAPITOLUL 2. CIRCUITE LOGICE COMBINAT


IONALE

INTRARI
G1G2A_L G2B_LS2
0
1
1
1 0 0 0
1 0 0 0
1 0 0 0
1 0 0 0
1 0 0 1
1 0 0 1
1 0 0 1
1 0 0 1
a)

S1

0
0
1
1
0
0
1
1

S0

0
1
0
1
0
1
0
1

O7
1
1
1
1
1
1
1
1
1
1
0

O6
1
1
1
1
1
1
1
1
1
0
1

O5
1
1
1
1
1
1
1
1
0
1
1

IESIRI
O4 O3
1 1
1 1
1 1
1 1
1 1
1 1
1 0
0 1
1 1
1 1
1 1

O2
1
1
1
1
1
0
1
1
1
1
1

O1
1
1
1
1
0
1
1
1
1
1
1

O0
1
1
1
0
1
1
1
1
1
1
1

74xx138
DCD 3:8
G1
G1
O0
G2A_L
G2A
O1
G2B_L
G2B
O2
O3
O4
S2
O5
x2
S1
O6
x1
S0
O7
x0

y0_L
y1_L
y2_L
y3_L
y4_L
y5_L
y6_L
y7_L

b)

Figura 2.45 Circuitul 74xx138, DMUX1:8: a) tabelul de adev


ar; b) simbolul de
reprezentare.
Din structura DMUX1:4, prin eliminarea intr
arii de selectare x 1 , se obtine structura demultiplexorului elementar DMUXE, reprezentat n Figura 2.44-f. Dar
de la DMUX1:4, prin extensie, se poate obtine si demultiplexorul cu 2 n c
ai de iesire
DMUX1:2n prin extindere la n a num
arului de decodificatoare elementare si de asemenea prin extinderea la n a num
arului de porti AND(n+1). Caracteristicile pentru
o astfel de structurare a DMUX1:2n sunt cele ale DCDn:2n adic
a o dimensiune
SDM U X(n) O(n2n ) si o ad
ancime DDM U X(n) = 3 O(n). Ad
ancimea, dup
a cum
s-a analizat si la DCD, doar teoretic este 3, pentru c
a n realitate o poart
a AND(n+1)
nu poate fi structurat
a pe un singur nivel logic.
Dar un DMUX1:2n se poate defini (si proiecta) printr-o structurare recursiv
a de
DMUXE; consider
and de data aceasta c
a si iesirile sunt active n stare L (pentru
a se putea comanda intrarea de validare a urm
atorului DMUX f
ar
a a mai ad
auga
inversoare).
Definitia 2.11 Un DMUX1:2n , selectat prin cuv
antul xn1 xn2 ...x1 x0 , se
structureaz
a dintr-un DMUXE selectat cu xn1 si ale c
arui iesiri comand
a intr
arile
a dou
a DMUX1:2n1 selectate prin cuv
antul xn2 xn3 ...x1 x0 . Apoi, asupra celor
dou
a DMUX1:2n1 se aplic
a acelasi procedeu de structurare, procedeul recursiv de
structurare se opreste c
and se ajunge la DMUX-uri selectate prin x 0 . 

Prin modul de structurare, conform aceste definitii, Figura 2.46, se obtine o retea
,,
arborescent
a de (2n 1)DMUXE distribuite pe n niveluri; pe nivelul zero frunze
,,
n/2
selectat prin x0 sunt 2 DMUXE iar pe nivelul n un singur DMUXE, r
ad
acin
a ,
selectat de xn1 . Aceast
a retea binar
a are o structurare sem
an
atoare cu cea obtinut
a
la structurarea MUX2n :1, dup
a Definitia 2.10 , diferenta const
a n sensul de transfer
al datelor. La MUX2n :1 datele de intrare se aplic
a la frunze iar iesirea este prin
r
ad
acin
a, pe c
and la reteaua arborescent
a a DMUX1:2 n se aplic
a o singur
a dat
a de
intrare la r
ad
acin
a iar iesirea este prin frunze. Caracteristicile acestei structur
ari sunt:
dimensiunea SDM U X(n) O(2n ) iar ad
ancimea DDM U X(n) O(n).
Acest mod de structurare iterativ
a (la fel ca la multiplexoare) se poate realiza
nu numai cu pasul un bit de selectare ci repartiz
and pe un nivel q biti de selectare,

250

2.4. CLC PENTRU FUNCT


II LOGICE

x n1

S0

E
DMUXE
O1
O0

x n2...x 1x 0
E
DMUX 1:2 n1
S0 O 2n1
O1 O0
Sn2

y 2n1

E
DMUX 1:2 n1
S0 O 2n1
O1 O0
Sn2

y 2n1+1 y 2n1

y 2n11

y1 y0

Figura 2.46 Structura recurent


a a DMUX1:2n .
aceasta nseamn
a k niveluri si pe fiecare nivel sunt DMUX1:2 q , n = kq. Modul acesta
de structurare poate fi utilizat si pentru obtinerea unui DMUX1:2 n pe k niveluri din
circuite DMUX1:2q obtenabile comercial.
Perechea format
a din cele dou
a circuite cu functii inverse, un MUX2 n :1 comand
a
(conectat printr-un singur fir la) un DMUX1:2n poate fi utilizat
a pentru transferul
serial al continutului unui port surs
a, cu lungimea de 2 n biti, ntr-un alt port destinatie
de aceeasi lungime. Bitii portului surs
a sunt aplicati la cele 2 n intr
ari de date ale
n
n
MUX2 :1, iar cele 2 iesiri ale DMUX1:2n sunt aplicate la intr
arile portului destinatie.
Ambele cuvinte de selectare sunt generate sincron de la un num
ar
ator binar modulo
2n , deci pe duarata a 2n tacte de ceas aplicate num
ar
atorului se efectueaz
a transferul
serial, bit-cu-bit din portul surs
a n portul destinatie.

2.4.6

Memoria numai cu citire, ROM

Functia de memorare o posed


a acele circuite digitale care pot stoca (nmagazina)
si regenera, la comand
a, informatia sub form
a de cuv
ant.
Organizarea logic
a a memor
arii datelor, dar si cea pe suportul fizic, este sub forma
unei matrice cu A-num
ar de linii (adrese) si D-num
ar de coloane, Figura 2.47a. In fiecare nod al matricei poate fi stocat un bit. Se consider
a c
a pe fiecare linie a
matricei este stocat
a informatia sub forma unui cuv
ant cu lungimea D biti, de unde
si termenul uzual de linie de cuv
ant; num
arul de biti ai cuv
antului este egal cu
num
arul de coloane. Referirea la o linie de cuv
ant se face prin adresa sa, care, n
general, este num
arul de ordine al liniei matricei. De exemplu, n acest
a figur
a, la
adresa 0 (prima linie) este stocat cuv
antul de n biti D n1 Dn2 ...D1 D0 = 10...11, la
adresa 1 (linia a dou
a) cuv
antul 11...01, iar la adresa 2 n 1 (ultima linie) cuv
antul
01...10. La activarea adresei unei linii de cuv
ant se va genera la iesire, pe coloane
linii de bit cuv
antul care este nscris (n locatia de) la adresa respectiv
a.
Capacitatea memoriei, exprimat
a n biti, rezult
a ca fiind egal
a cu produsul A D.
In general, capacitatea memoriei se exprim
a n num
ar de adrese nmultit cu lungimea
cuv
antului (1bit, un byte, un cuv
ant) stocat la o locatie, de exemplu: 1Kbit (1Kadrese
x1bit, 1K= 210 = 1024); 1Mbyte (1Madrese x1byte, 1 M= 220 ); 1Gcuv
ant (1Gadrese

CAPITOLUL 2. CIRCUITE LOGICE COMBINAT


IONALE

251

x1cuv
ant, 1G= 230 ); lungimea D n biti a cuv
antului se specific
a sau se subntelege.
Un circuit care, prin structura sa, poate s
a mapeze organizarea matriceal
a a
datelor este circuitul ROM (Read Only Memory); acest circuit este un suport NUMAI pentru citirea datelor nscrise, nu si pentru modificarea (nscrierea) acestora.
Referirea corect
a a circuitului este circuitul ROM si nu memoria ROM, totusi ultima
sintagm
a s-a fixat; n consecinta, n aceast
a carte se vor utiliza ambele exprim
ari. La
circuitul ROM stocarea informatiei este non-volatil
a deoarece la pierderea tensiunii
de alimentare informatia nu este pierdut
a. Nevolatilitatea informatiei se datoareaz
a
faptului c
a suportul unui bit, ntr-un nod al matricei, este prezenta sau absenta n
acel nod a unei conexiuni (realizat
a printr-un: fuzibil, diod
a, sau tranzistor). Aceast
a
invaliditate a circuitului ROM de a nu putea fi nscris, cauzat
a de o structurare mai
simpl
a, este eliminat
a de c
atre un alt circuit de memorie, RAM, prezentat n sectiunea
3.6.
Pentru un ciruit ROM organizarea logic
a de principiu este prezentat
a n Figura
2.47-b. Liniile de cuv
ant ale matricei sunt iesirile de la DCDn:2 n , deci activarea unei
locatii rezult
a n urma aplic
arii unui cuv
ant de adres
a A n1 An2 ...A1 A0 la intrarea
decodificatorului. Cuv
antul de date de la locatia adresat
a, nainte de a fi generat n
exterior, de exemplu, pe o magistral
a, est bufferat; n cazul conect
arii la o magistral
a
bufferele de iesire trebuie s
a fie de tip TSL. Comanda bufferelor TSL este realizat
a
prin conjunctia a dou
a semnale de comand
a CS L (Chip Select) si OE L (Output
Enable). Matricea memoriei prezint
a n fiecare nod o diod
a si are nscris acelasi
continut ca si cel nscris n matricea de la figura Figura 2.47-a. Pentru un bit 1,
nscris ntr-un nod, dioda respectiv
a este conectat
a ntre linie si coloan
a, iar pentru
un bit 0 nscris fuzibilul este ars n acest nod, deci dioda nu realizeaz
a conexiunea
ntre linie si coloan
a. Conform conexiunilor la diode, la activarea primei linii va fi
citit cuv
antul Dm1 Dm2 ...D1 D0 = 10...11 pentru linia a dou
a cuv
antul 11...01, iar
pentru linia de adres
a 2n 1 cuv
antul 01...10.
Aplicatiile cu circuite ROM pot fi ncadrate n dou
a grupe: a) aplicatii de tip
aritmetic si b) aplicatii de tip logic.
a). Aplicatiile de tip aritmetic se reduc la implementarea unor tabele de date,
LUT (Look-Up Table). LUT-ul este o reprezentare a unei functii prin valorile sale
numerice, nscrise n diferite locatii ale circuitului ROM. Adresa locatiei se determin
a
prin configuratia binar
a a valorilor variabilelor de intrare ale functiei. Deci pentru o
anumit
a configuratie a variabilelor functiei adresa unei locatii din locatia respectiv
a se obtine, la iesirea circuitului ROM, cuv
antul binar care reprezint
a valoarea
functiei.
b). Aplicatiile de tip logic se reduc la implementarea unei functii logice n
general cu iesiri multiple pe cele dou
a niveluri AND si OR ale circuitului ROM,
deci acesta este un circuit combinational.
In structura matricei o linie de bit, prin diodele conectate la rezistenta R, constituie un circuit max, ca cel din Figura 1.11-b, care n logic
a pozitiv
a este o poart
a
OR. Aceast
a poarta OR, de fapt, colecteaz
a la intrarea bufferului de iesire acele
iesiri ale DCDn:2n la care exist
a diod
a cu fuzibilul nears, adic
a nsumeaz
a logic
unii din termenii canonici de variabilele An1 , An2 , ..., A1 , A0 . De exemplu, linia
de bit D1 realizeaz
a valoarea functiei logice care nsumeaz
a mintermii 1 P 0 + 0 P1 +
... + 1 P2n 1 . Dac
a se priveste circuitul ROM ca un CLC cu iesiri multiple atunci
acesta este un convertor de cod (transcodor), pentru o configuratie a cuv
antului de

252

2.4. CLC PENTRU FUNCT


II LOGICE

Adresa
Linii
de
cuvant
(locatii)

1 0

1 1

1 1

0 1

DCD n:2n
O0
A0
I0
A1
O1
I1
A n1

2n1

0 1

1 0

Dm1 Dm2
a)

I n1
O2n1

CS_L
OE_L

D1 D0

m coloane de
date (linii de bit)

Poarta
OR

b)
Dm1 Dm2
D1
Cuvant de date

D0
D1

D0
D1

Dm1

Dm1
(2 nm) ROM
A0
A1

P A 0
A1

A n1

A n1

D0

Magistrala de date

Magistrala de adresare

CS
OE

WRITE
READ
c)
Magistrala
de adresare

Adresa nu
este definita

Bitii cuvantului de adresa sunt


stabili pe magistrala de adresare
AA

Magistrala
de control

READ

Magistrala
de date
d)

Datele de la locatia adresata


sunt valide pe magistrala de date
t1

t2

t3

Figura 2.47 Memoria numai cu citire, ROM: a) structurare matricial


a, de
principiu, pentru informatia sub form
a de cuvinte binare; b) structurarea matriceal
aa
unui circuit ROM; c) conectarea la magistralele P a unui circuit ROM; d) diagramele
de timp ale semnalelor de control pentru efectuarea operatiei de citire.

CAPITOLUL 2. CIRCUITE LOGICE COMBINAT


IONALE

253

de intrare, An1 , An2 , ..., A1 , A0 , se genereaz


a o configuratie a cuv
antului de iesire,
Dm1 , Dm2 , ..., D1 , D0 , care, de fapt, realizeaz
a o dependenta intrare iesire ca circuitul cu schema de principiu din Figura 2.33.
La fel ca si multiplexorul circuitul ROM este un circuit logic universal pentru c
a
prezint
a at
at nivelul de AND c
at si nivelul de OR dar, spre deosebire de multiplexor, la
ROM nivelul de OR este programabil si poate fi un circuit cu iesiri multiple (genereaz
a
un cuv
ant de date). ROM-ul av
and posibilitatea de a fi programat, pe nivelul de
OR (codificator), poate fi mai eficient folosit, adic
a toti cei 2 n maxtermi generati
pe nivelul de AND (decodificator) pot fi utilizati pentru implementarea mai multor
functii si nu numai pentru una singur
a ca la multiplexor. Functia de implementat nu
trebuie minimizat
a deoarece nivelul decodificator produce toti cei 2 n termeni canonici.
Implementarea unei functii se face prin maparea direct
a a tabelului de adev
ar pe
matricea OR programabil
a a ROM-ului; pe linia de bit (coloana) alocat
a functiei
respective pentru termenii canonici care au valoare 1 fuzibilul diodei r
am
ane intact,
iar pentru termenii care au valoare 0 conexiunea se exclude prin arderea fuzibilului.
Pentru aplicatiile n care memoria numai cu citire este utilizat
a ca un LUT aceasta
trebuie inclus
a ntr-un sistem pe baza de P , Figura 2.47-c. Memoria ROM se
conecteaz
a la cele trei magistrale ale sistemului n modul urm
ator: intr
arile de adres
a
la magistrala de adresare, iesirile de date la magistrala de date, iar la magistrala de
control, care n acest caz este reprezentat
a doar de semnalul READ generat de P ,
se conecteaz
a intrarea de validare a iesirii, OE. La generarea unui cuv
ant de adres
a
de c
atre P , din locatia de adres
a respectiv
a, se obtine cuv
antul care se depune pe
magistrala de date de unde este citit de c
atre P . Pentru conexiunile din acest sistem
circuitul de memorie pot fi citite numai cuvintele de adres
a care au bitul A n1 = 0,
deoarece acest bit este utilizat pentru activarea semnalului de selectare a circuitului, CS, activ n L. In procesul de citire a memoriei trebuie ndeplinit
a o anumit
a
secventialitate n aplicarea cuv
antului de adres
a si a semnalelor de control CS L si
OE L.
In Figura 2.47-d sunt prezentate diagramele de semnale pentru efectuarea operatiei
de citire. La momentul t1 cuv
antul adres
a generat de microprocesor se aplic
a pe
magistrala de adresare la intrarea memoriei si ncepe decodificarea adresei. In momentul t2 , prin semnalul READ, generat tot de P , se comand
a bufferele de iesire
pentru trecerea lor din HZ n starea lor normal
a. Abia ncep
and din momentul t 3
datele din locatia de memorie sunt validate pe magistrala de date si pot fi citite de
c
atre P . Se defineste timpul de acces, AA , ca intervalul de timp din momentul
momentul aplic
arii cuv
antului de adres
a la intrarea memoriei (t 1 ) p
an
a c
and datele
la iesire sunt valide (t3 ), deci c
and datele pot fi citite. Acest parametru important al
circuitelor ROM are valori cuprinse ntre 20 90ns pentru cele n tehnologie bipolar
a
si ntre 70 400ns pentru cele CMOS. Pentru o proiectare se recomand
a consultarea
foii tehnice a circuitului respectiv deoarece n aceast
a prezentare simplificat
a au fost
omisi alti parametrii de timp (vezi Figura 3.92-a).
La implementarea functiilor logice pe memorii numai cu citire este normal
a tendinta de a se utiliza circuite ROM c
at mai simple si mai ieftine, deci de capacitate c
at
mai mic
a. In acest sens se recomand
a ca reducerile la functiile logice de implementat
s
a se fac
a n primul r
and pe num
arul variabilelor de intrare. Deoarece capacitatea
memoriei n biti este 2n m, micsorarea intr
arilor cu o unitate reduce capacitatea
de dou
a ori (2n m/2n1 m = 2) pe c
and micsorarea iesirilor cu o unitate duce la o

254

2.4. CLC PENTRU FUNCT


II LOGICE

capacitate numai de m/(m 1) ori mai mic


a, (2n m)/2n (m 1) = m/(m 1)).
Posibilitatea de micsorare a num
arului de variabile aplicate la o memorie numai cu
citire apare la acele functii care sunt partial definite la intrare (unele configuratii
binare nu au sens pentru functie) sau pentru mai multe configuratii binare de intrare
functia are aceeasi iesire. Configuratiile care genereaz
a aceeasi iesire sunt grupate
ntr-o clas
a de echivalenta care necesit
a pentru exprimare doar o singur
a configuratie
binar
a (cod). Dac
a la o functie cu n variabile un num
ar de n 1 variabile (n1 < n)
pot fi grupate ntr-un num
ar de clase de echivalente care pot fi exprimate cu p biti
(p < n1 ) atunci num
arul de intr
ari ale memoriei pentru implementare scade de la n
la n n1 + p.
Exemplul 2.18 Pe un circuit ROM sa se implementeze urmatoarea functie:
f (x5 , x4 , x3 , x2 , x1 , x0 ) =

63
X
(4, 5, 20, 29, 41, 42, 45, 57, 53, 58, 61, 63)
0

Solutie. Implementarea se poate face direct prin nscrierea valorii 1 n locatiile ale c
aror

Tabelul termenilor
canonici ai functiei
Variabile
P i x 5x 4 x 3x 2x 1x 0 cod
4 00 0100 0
5 00 0101 1
15 0 0 1 1 1 1 5
20 0 1 0 1 0 0 0
29 0 1 1 1 0 1 4
41 1 0 1 0 0 1 2
42 1 0 1 0 1 0 3
45 1 0 1 1 0 1 4
47 1 0 1 1 1 1 5
53 1 1 0 1 0 1 1
58 1 1 1 0 1 0 3
61 1 1 1 1 0 1 4
63 1 1 1 1 1 1 3

Tabelul claselor de
echivalenta
Variabile
cod
0
1
2
3
4
5

x 3x 2x 1x 0
0 1 0 0
0 1 0 1
1 0 0 1
1 0 1 0
1 1 0 1
1 1 1 1

b)

a)
x0
x1
x2
x3
x4
x5
d)

z 2z 1z 0
000
001
010
011
100
101

Tabelul de adevar al
functiei dupa compresie
Variabile
Iesiri
P i x 5x 4 z 2z 1z 0 y3y2y1y0
4
5
15
20
29
41
42
45
47
53
58
61
63

00
00
00
01
01
10
10
10
10
11
11
11
11

000
001
101
000
100
010
011
100
101
001
011
100
101

1000
1000
1000
1000
1000
1000
1000
1000
1000
1000
1000
1000
1000

c)
ROM
(644)biti
4(164)biti

y0
y1
y2
y3

x0
x1
x2
x3
x4
x5
e)

ROM 1 z 0
(164) biti z 1
z2

ROM 1
324 biti
2(164)biti

y0
y1
y2
y3

Figura 2.48 Explicativ


a pentru sucesiunea etapelor n compresia variabilelor unei functii n scopul reducerii capacit
atii memoriei ROM folosit
a
pentru implementare.
adrese sunt specificate n lista mintermilor, pe un modul memorie compus din patru circuite

CAPITOLUL 2. CIRCUITE LOGICE COMBINAT


IONALE

255

de capacitate 16 4 biti; D3 = f , ceilalti trei biti de iesire D2 , D1 , D0 r


am
an neutilizati,
Figura 2.48-d. Dar pentru cei 13 termeni produs ai functiei care au valoare logic
a 1, printr-o
mp
artire a variabilelor functiei n dou
a grupe x5 x4 si x3 x2 x1 x0 , se poate realiza o compresie
prin identificarea unor clase de echivalente. Intre cele 13 cuvinte binare care sunt cuvinte
de adres
a ce se aplc
a la intrarea memoriei ROM, pentru grupul de variabile x3 x2 x1 x0 exist
a
numai sase subcuvinte binare distincte, deci s-a identificat sase clase de echivalenta
notate
cu 0 , 1 , 2 , 3 , 4 , 5 ca n Figura 2.48-a. S
ase clase de echivalenta
pot fi codificate
numai cu 3 biti z2 z1 z0 ca n tabelul din Figura 2.48-b. Transcodarea de la patru variabile
x3 , x2 , x1 , x0 la trei variabile z2 , z1 , z0 se face cu un circuit ROM16 4 biti (un bit de iesire
este neutilizat). In final, functia se poate exprima doar cu 5 variabile x5 , x4 si z2 , z1 , z0 ca n
tabelul din Figura 2.48-c, cu o implementare doar pe dou
a circuite ROM164 plus nc
a unul
pentru transcodorul claselor de echivalenta
, Figura 2.48-e. Fata
de modalitatea direct
a de
implementare cu circuite patru ROM de 164 biti, Figura 2.48-d, s-a econimisit un circuit
de 164 biti.

Din analiza comparativ


a a tabelelor de adev
ar ale functiilor booleene pentru
aplicatii logice si a celor pentru aplicatii aritmetice (numerice) se constat
a f
ar
aa
g
asi o explicatie riguroas
a c
a: raportul ntre num
arul configuratiilor variabilelor de
intrare ale functiei care produc valoarea 1 pentru iesire, sau num
arul configuratiilor
care produc valoarea 0 pentru iesire, supra num
arul total de configuratii ale variabilelor de intrare ale functiei, 2n , este egal cu 0.5 pentru functiile aritmetice si mult
diferit de 0.5 pentru functiile logice. Se poate verifica aceast
a observatie prin compararea tabelelor de adev
ar ale operatorilor logici AND,OR,NAND,NOR de dou
a
variabile si tabelul de adev
ar al operatorului aritmetic XOR (sum
a modulo doi) de
dou
a variabile (se poate extinde si pentru n > 2).
Ca o consecinta a acestei observatii se deduce c
a pentru implementarea unei functii
logice, pe baz
a de 1, sub form
a FCD (sum
a de mintermi) este necesar a se genera
putini mintermi din num
arul total de 2n ai functiei. De asemenea, dac
a functia are
multe valori 1 si putine valori 0, se poate face sinteza functiei negate f prin sumarea
mintermilor pentru (putinele) configuratii la care functia are valoarea 0 si apoi prin
negarea lui f se obtine functia, deci tot un num
ar mic de mintermi ce trebuie generati
n raport cu num
arul total de mintermi 2n . Dar la o implementare pe un ROM sunt
generati toti cei 2n mintermi indiferent dac
a sunt utilizati n sinteza functiei sau nu;
pentru un num
ar mare de variabile de intrare costul gener
arii mintermilor neutilizati
devine destul de ridicat. In concluzie, pentru implementarea aplicatiilor aritmetice
(LUT-uri, programe de calculator) circuitul ROM este o solutie recomandat
a dar
pentru implementarea aplicatiilor logice, mai ales pentru n ridicat, ROM-ul nu este
recomandat. Vom vedea c
a pentru implementarea functiilor logice, cu n ridicat si
num
ar redus de mintermi necesari, este recomandat circuitul PLA.

2.4.6.1

Realizarea circuitelor si modulelor ROM

Adresarea bidimensional
a. Pentru o memorie ROM de capacitate 2 n m
biti, cu n biti de adrese si m biti de date pe iesire, Figura 2.47-a, se poate calcula
dimensiunea SROM (n,m) . Consider
and fiecare linie de bit ca o poart
a OR cu 2 n intr
ari

256

2.4. CLC PENTRU FUNCT


II LOGICE

si pentru fiecare buffer de iesire TSL trei terminale rezult


a:
SROM (n,m)

= SDCD(n) + m SOR(2n ) + m SBuf f er


= n 2n + m 2n + m 3
O((n + m) 2n )

O astfel de dimensiune pentru n de valoare ridicat


a genereaz
a dificult
ati la implementarea ROM. In general, n > m, iar m = 2k are valori uzuale de 1,4, sau 8.
Dificult
atile de implementare sunt datorit
a num
arului mare de iesiri de la DCDn:2 n
si valorii relativ mic
a a lui m. De exemplu, pentru circuitul 27C040 ROM cu capacitatea 4M (512K 8 = 1019 23 = 222 biti) ar rezulta un decodificator cu (512 1024)
iesiri, ceea ce ar fi foarte greu de realizat, iar dimensiunile matricei ar fi 2 19 8, ori
,,
aceast
a suprafata filiform
a ar fi cu totul neconvenabil
a pe aria de Si. Se recomand
a
ca suprafetele ocupate pe aria de Si s
a fie p
atratice (sau dreptunghiulare) din motive
tehnologice si de mpachetare (conexiuni si pini). Aceste dou
a dificult
ati, num
arul
mare de iesiri ale DCD n : 2n c
at si suprafata filiform
a a matricei, pot fi dep
asite prin
modul de adresarea bidimensional
a.
La adresarea bidimensional
a, exprimat
a prin Definitia 2.9 , cuv
antul de adres
a
An1 An2 ...A1 A0 se mparte n dou
a subcuvinte de adres
a cu lungimea n 2 biti
alalt cu lungimea de n1 biti (An1 1 An1 2 ...A1 A0 ), n
(An1 An2 ...An1 An1 ) si cel
general n1 si n2 au valori apropiate sau chiar egale, n = n1 + n2 . In felul acesta se
realizeaz
a dou
a decodificatoare, unul DCDn 2 :2n2 pentru decodificarea liniilor matricei
and un num
ar de iesiri
si cel
alalt DCDn1 :2n1 pentru decodificarea coloanelor, fiecare av
mult mai mic dec
at decodificatorul initial DCDn:2 n ; 2n1 << 2n , 2n2 << 2n , 2n1
a care avea 2n linii cu m biti pe fiecare linie se scaleaz
a la o
2n2 = 2n . Matricea initial
matrice care are 2n2 linii dar cu m2n1 biti pe fiecare linie, deci raportul dimensiunilor
se modific
a de la 2n /m >> 1 la 2n2 /m 2n1 1. Prin trecerea de la o matrice
,,
filiform
a la una p
atratic
a, capacitatea memoriei, 2 n+k biti, nu se modific
a, se pot
calcula valorile pentru n1 si n2 cu urm
atoarele relatii: n2 = (n + k)/2, n1 + k = (n +
k)/2; m = 2k . Recalcul
and dimensiunea SROM (n,m) pentru adresarea bidimensional
a
rezult
a:
SROM (n,m) = SDCD(n2 ) + m 2n1 SOR(2n2 ) + SDCD(n1 )
+m SBuf f er
(2.16)
= n 2 2 n2 + m 2 n1 2 n2 + n 1 2 n1 + m 3
O(m 2n )
Valoarea dimensiunii proportional
a cu capacitatea memoriei (m 2 n ) nu mai poate
fi micsorat
a!
In aceast
a variant
a de adresare bidimensional
a decodificatorul de linii, prin subcuv
antul de adres
a de n2 biti, va activa c
ate o linie pe care exist
a m cuvinte de c
ate
a selecteze si s
a aplice la iesire
2n2 biti, iar decodificatorul de pe coloane va trebui s
c
ate un bit din fiecare din cele m cuvinte ale liniei activate. Aceast
a selectare se
realizeaz
a cu un grup de mMUX2n1 :1, subcuv
antul de adres
a An1 1 An1 2 ...A1 A0
se aplic
a pe intr
arile de selectare ale tuturor celor m multiplexoare. Practic, pentru
un subcuv
ant de adres
a aplicat la grupul de multiplexoare se extrag bitii din aceeasi
pozitie ale celor m cuvinte. Logic, memoria r
am
ane o structurare de matrice cu 2 n
linii si m coloane.
Pentru circuitul 27C040 folosit anterior, printr-o decodificare bidimensional
a la
care dac
a se alege n1 = 11 si n2 = 8 se obtine o structurare cu un decodificator
pentru linii cu 211 = 2048 iesiri, pe fiecare linie sunt 2048 biti, iar pentru selectarea

257

CAPITOLUL 2. CIRCUITE LOGICE COMBINAT


IONALE

A n1
A n2

Matrice
programabila

DCD
n2:2
An

n2

(Nivel de OR)
n
n
2 2 x m 2 1 biti

n2

Power On

Power On

mx2
A n 1
1
A n 2

n1

Power On
n

m x MUX 2 1:1

A0
CS_L
OE_L
a)
32K x 8biti
A 14
A 13
A 12
A 11
A 10
A9
A8
A7
A6

DCD
9:512

512

b)

D0

29x6429x6429x6429x6429x6429x6429x6429x64
biti biti biti biti biti biti biti biti

64
A5
A4
A3
A2
A1
A0

Dm1 Dm2

64

64

64

64

64

64

64

MUX MUX MUX MUX MUX MUX MUX MUX


64:1 64:1 64:1 64:1 64:1 64:1 64:1 64:1

D7

D6

D5

D4

D3

D2

D1

D0

Figura 2.49 Decodificarea bidimensiona


a a circuitului ROM: a) organizarea
general
a, de principiu, cu un DCDn2 :2n2 pentru activarea liniilor si cu un grup de
arii anterioare
mMUX2n1 :1 pentru selectarea coloanelor; b) particularizarea structur
pentru o memorie ROM cu organizarea logic
a de 32K 8 biti.

258

2.4. CLC PENTRU FUNCT


II LOGICE

cuv
antului de iesire de 8 biti sunt necesare 8MUX2 8 :1; dimensiunea matricei este
p
atratic
a 211 /8 28 = 1.
In organizarea de principiu, pentru decodificarea bidimensional
a a unui circuit
ROM, pe l
ang
a validarea bufferelor de iesire TSL, prin conjunctia dintre semnalele
Chip Select si Output Enable, exist
a si o comand
a pentru cele trei componente: decodificatoare, matrice si multiplexoarele pe iesire, pentru trecerea n regimul de asteptare
(standby). Regimul de asteptare se obtine prin neactivarea semnalului CS L, aplicat si ca semnal de conectare la sursa de alimentare Power On, care va deconecta
alimentarea componentelor respective. Deci c
and circuitul ROM nu este selectat,
automat, consumul s
au de putere se reduce, prin trecerea n regim de asteptare, p
an
a
la 10% din cel n regimul normal.
In Figura 2.49-b este prezentat
a, ca o exemplificare, o posibil
a structurare de
decodificare bidimensional
a a unui circuit ROM cu organizarea logic
a de 32K 8 biti.
Decodificatorul cu 15 intr
ari si (32 1024) iesiri este substituit cu un DCD9:2 9 la care
se aplic
a subcuv
antul A14 A6 si 8MUX64:1 (toate selectate de acelasi subcuv
ant
A5 A0 ). In acest fel, matricea programabil
a (nivelul OR) de la raportul dimensiunilor
215 /23 = 212 este scalat
a la raportul 29 /(8 26 = 1 deci a devenit p
atratic
a; pe fiecare
linie, initial contin
and un cuv
ant de date de 8 biti, au fost plasate dup
a scalare 8
cuvinte de date fiecare de c
ate 64 biti.
Tipuri de circuite ROM. Personalizarea unui circuit ROM pentru o anumit
a
aplicatie este realizat
a prin informatia care se nscrie pe nivelul SAU matricea
programabil
a. Aceast
a informatie, valorile bitilor n fiecare nod al matricei, este
elaborat
a de c
atre utilizator dar nscrierea/programarea n noduri se face n diferite
modalit
ati, fie de c
atre produc
atorul circuitului, fie de c
atre utilizator. In functie de
modalitatea fizic
a de programare exist
a mai multe tipuri de circuite ROM.
1. ROM programat prin mascare. Informatia pentru aplicatie, elaborat
a de
proiectant, este trimis
a la turn
atoria de siliciu. Fabricantul, pe baza acestei informatii,
genereaz
a una sau dou
a m
asti si termin
a fazele de fabricatie ale circuitului ROM,
adic
a se nscrie 1 sau 0 n nodurile matricei. Fizic, aceast
a nscriere prin mascare se
reduce la prezenta sau absenta n fiecare nod a unei conexiuni, ntre linia de cuv
ant
si lina/coloana de bit. Evident, odat
a faza de programare ncheiat
a, prezenta unei
erori n programarea nodurilor duce la rebutarea circuitului. Datorit
a costului ridicat
de fabricatie si imposibilitatea corect
arii unei erori, realizarea aplicatiilor cu ROM
programat prin mascare este indicat
a pentru generarea de functii standard, cum ar fi
tabele de conversie foarte uzuale (LUT), functii specifice generate de c
atre utilizator
si c
and este nevoie de o productie de serie mare (produse auto, de larg consum etc.).
2. ROM programabil, PROM (Programmable Read Only Memory). Acest
tip de circuit ROM a ap
arut ca un r
aspuns la nevoia utlilizatorului de a nu mai fi
legat de turn
atoria de siliciu si de timpul lung necesar realiz
arii aplicatiei. Fabricantul
produce circuitul care este deja nscris n toate nodurile sale fie cu bitul 1, fie cu bitul
0, depinde cum este organizat ROM-ul. Fizic, aceasta nseamn
a c
a n fiecare nod
exist
a un fuzibil ntre linia de cuv
ant si lina de bit sau un tranzistor conectat cu
drenul la linia de bit iar poarta este comandat
a de linia de cuv
ant, ca n Figura 2.50-a
si a c
arei surs
a/emitor este legat la mas
a printr-un fuzibil. Intr-un nod realizat cu
tranzistor, al c
arui fuzibil nseriat n surs
a nu este ars, atunci c
and linia de cuv
ant care
comand
a poarta este n stare activ
a (se genereaz
a mintermul respectiv) va forta la
potentialul masei tensiunea pe linia de bit, respectiv linia de bit va fi un 1 logic atunci

259

CAPITOLUL 2. CIRCUITE LOGICE COMBINAT


IONALE

c
and mintermul respectiv are valoarea logic
a 0. Rezult
a c
a o linie de bit realizeaz
a n
logic
a pozitiv
a functia NOR de toti mintermii ale c
aror tranzistoare conectate la acea
linie nu au fuzibilul ars, iar dup
a bufferul inversor de iesire se obtine functia OR.
Programarea PROM-ului este efectuat
a de c
atre utilizator cu ajutorul unui programator, prin care fuzibilul este ars numai n acele noduri n care informatia initial
a
nscris
a prin fabricatie trebuie schimbat
a n bitul complementar. Practic, se selecteaz
a
nodul prin linia de cuv
ant si lina de bit corespunz
atoare si apoi, pe linia de bit se
aplic
a un impuls de tensiune de valoare ridicat
a (10-30V) care forteaz
a un curent prin
fuzibil ce duce la arderea acestuia. Inconvenientele care pot s
a apar
a la aceste dispozitive o singur
a dat
a programabil
a, OTP (One Time Programmable) au fost
prezentate la sf
arsitul sectiunii 1.2. Desi PROM-ul elimin
a dependenta de turn
atoria
de siliciu, totusi dezavantajul rebut
arii circuitului n cazul unei erori de programare
nu este eliminat, acest dezavantaj este eliminat de urm
atoarele tipuri de ROM reprogramabile.
3. ROM reprogramabil, EPROM (Eraseble Programmable ROM). Facilitatea de stergere a continutului unui circuit ROM si apoi reprogramarea se bazeaz
a
pe functionarea tranzistorului cu poart
a flotant
a a c
arei structur
a este prezentat
a n
Figura 2.50-b.

ll lmlm mlml
cb bc ll cb gf lmml bc gf mllm fg
bc cb cb cb

nn nno
n noo d d d d d
h ihkj ihkj d ihkj pqqpqpqp dee qppqpqpq dee dee dee
Poarta
de control

Linie de
cuvant

n+

Metal

~10nm

n+

n+

+V CC
SiO2

Linie de cuvant

Substrat p
Poarta flotanta

Linie de bit

Tranzistor
de acces

b)

Linie de
cuvant

Linie
de bit

Fuzibil

Tranzistor
programabil
Poarta de
control

Iesire
data

a)

Iesire
data

Figura 2.50 Structurarea de noduri pentru circuite ROM: a) nod de ROM


programabil; b) nod de EEPROM.
Tranzistorul cu poart
a flotant
a, fata de un nMOS normal, are dou
a porti suprapuse, poarta flotant
a si poarta de control, separate printr-un strat de SiO 2 . Poarta
flotant
a, spre deosebire de cea de control, nu are n exterior un terminal de acces
si este izolat
a n masa de SiO2 care o nconjoar
a, iar stratul de SiO2 ntre aceast
a
poart
a si substrat este foarte subtire, cel mult 10nm. In anumite conditii, de tensiuni aplicate pe terminalele tranzistorului, electronii cu energie ridicat
a din canal
,,
(hot electron ) pot str
abate stratul foarte subtiere de SiO2 p
ana la poarta flotant
a,
iar aceasta, fiind izolat
a, r
am
ane nc
arcat
a permanent cu sarcina negativ
a captat
a
(permanent nseamn
a cel putin 10 ani chiar si la temperatura de 125 grade Celsius).
Aceast
a sarcin
a negativ
a permanent
a de pe poarta flotant
a creste tensiunea de prag
Vpn a tranzistorului nMOS la aproximativ 7V, ceea ce practic nseamn
a c
a acesta

260

2.4. CLC PENTRU FUNCT


II LOGICE

este blocat pentru toate tensiunile normale ale circuitului (5 6)V. Procesul poate fi
reversiblil, prin aplicarea unui fascicol de radiatie ultraviolet
a care anuleaz
a sarcina
negativ
a acumulat
a pe poarta flotant
a, deci tranzistorul devine iar
asi comandabil cu
tensiunile normale ale circuitului.
Structurarea unui nod pentru un circuit EPROM este similar
a cu cea a unui nod
dintr-un circuit PROM descris
a anterior un tranzistor care conecteaz
a linia de bit
la mas
a printr-un fuzibil. Numai c
a, la EPROM, tranzistorul de acces care leag
a la
mas
a linia de bit are n surs
a nseriat un tranzistor cu poart
a flotant
a n loc de fuzibil.
Programarea nodului, adic
a blocarea tranzistorului cu poarta flotant
a prin colectarea
unei sarcini negative pe poarta flotant
a, se face n felul urm
ator: se activeaz
a linia de
cuv
ant (poarta tranzistorului de acces); se aplic
a prin linia de bit (si tranzistorul de
acces) pe drenul tranzistorului cu poarta flotant
a o tensiune n jur de 12 volti; se aplic
a
un impuls de tensiune de 13 14 volti pe poarta de control care ajut
a la colectarea
sarcinii negative (electroni) pe poarta flotant
a. Rezult
a c
a tranzistorul cu poarta
flotant
a, pentru care tensiunea de prag Vpn a devenit ridicat
a, ntrerupe conectarea
la mas
a n acel nod al liniei de bit chiar dac
a tranzistorul de access corespunz
ator
este comandat. S
tergerea nodului se face prin expunerea circuitului, timp de 2030 de minute, n radiatii ultraviolete. Circuitele EPROM au pe partea superioar
a
o fereastr
a, transparent
a la radiatii ultraviolete, realizat
a din cuartz. Dezavantajul
acestui mod de stergere apare prin faptul c
a circuitul EPROM trebuie scos din soclul
s
au de pe placa de circuit inprimat iar stergerea sa este total
a, adic
a se sterg toate
nodurile, nu numai nodul care ar urma s
a fie reprogramat.
Exist
a urm
atoarele circuite EPROM tip Intel obtenabile comercial:
2716-16K(2Kx8biti);
2764-64K(8Kx8biti);
27256-256K(32Kx8biti);
27C010-1M(128Kx8biti);
27C210-1M(64Kx16biti);
27C040-4M(512Kx8biti);

2732-32K(4Kx8biti);
27128-128K(16Kx8biti);
27512-512K(64Kx8biti);
27C020-2M(256Kx8biti);
7C220-2M(128Kx16biti);
27C240-4M(256Kx16biti);

4. Memoria ROM cu stergere pe cale electirc


a EEPROM, E2 PROM
(Electricaly Erasable Programmmable ROM). Acest tip de ROM elimin
a dezavantajele de la EPROM si anume, circuitul nu mai trebuie scos din soclu pentru stergere
pentru c
a acesta operatie se face pe cale electric
a. Practic, stergerea se face ca si
nscrierea prin aplicarea unei tensiuni pe poarta de control, dar de data aceasta, o
tensiune de polaritate inversat
a, care elimin
a spre substrat sarcina negativ
a acumulat
a pe poarta flotant
a. Stergerea se face nu pe bit ci pe blocuri care pot ajunge p
an
a
la 64Kbytes (de exemplu, la o memorie de 1Mbyte sau mai mare).
O variant
a de EEPROM este memoria flash. Frecvent, memoriile Flash se produc sub form
a de cartele astfel nc
at s
a fie utilizate n aparatura portabil
a cum ar fi:
camerele digitale, telefoane mobile, mbr
ac
amintea electronic
a, transferul informatiei
ntre dou
a calculatoare (simularea unei diskete). In viitor, memoria Flash poate
substitui harddisk-ul oferind un timp de acces n jur de 100ns, fata de 610 ms la
harddisku-rile actuale. Obstacolul care exist
a, actual, la memoriile flash const
a n
num
arul limitat de stergeri/nscrieri, nu cu mult peste 10.000 ori si capacitatea de
stocare care a ajuns doar la sute de Mbytes (fata de 120 de Gbytes la harddisk-uri
uzuale acum).

261

CAPITOLUL 2. CIRCUITE LOGICE COMBINAT


IONALE

Tabelul 2.1 Tipuri de circuite ROM


Tipul

Tehnologia

ROM cu
mascare
ROM cu
mascare

NMOS,
CMOS
Bipolar

PROM
EPROM
EEPROM

Timp de
acces AA
10-200ns

Timp de
nscriere
> 2 3 s
apt.

<100ns

> 2 3 s
apt.

Bipolar

<100ns

10 50s/byte

NMOS,
CMOS
NMOS

25-200ns

10 50s/byte

50-200ns

10 50s/byte

Comentarii
OTP, consum
redus de putere
OTP, consum
ridicat, densitate
scazut
a
OTP, consum
ridicat
Reutilizabil
a,
consum sc
azut
10.000-100.000 limit
a nscrieri/citiri

In Tabelul 2.1 [Wakerly 0 2000] sunt sintetizate caracteristicile circuitelor ROM


obtenabile comercial.

2.4.6.2

Module de memorie ROM

Necesit
atile n aplicatii cu memorie ROM pot dep
asi capacit
atile pe care le prezint
a
circuitele discrete obtenabile comercial. Pentru astfel de aplicatii se realizeaz
a module
de memorie ROM care extind capacitatea circuitelor ROM discrete. Pentru a putea
fi integrate n module, circuitele ROM sunt prev
azute cu un semnal de control de
selectare circuit, CS (n general, activ n stare L). Fata de circuitele ROM discrete,
un modul ROM realizeaz
a o extensie fie a capacit
atilor de adresare, fie a lungimii
cuv
antului memorat sau fie a am
andorura simultan.
1. Extinderea capacit
atii de adresare. Extinderea apare ca o rezolvare a realiz
arii unei memorii cu capacitate de adresare C din circuitul ROM cu num
ar de
c adrese, ceea ce impune utilizarea a C/c = p circuite componente cu c adrese. Se
va exemplifica realizarea unui modul cu capacitatea de adresare 4K adrese din circuite ROM de capacitate 1K 8 biti, rezult
a c
a sunt necesare 4K/1K = 4 circuite.
Deoarece adresarea unui ROM de 1K adrese se face cu un cuv
ant de adres
a de 10
biti, A9 , A8 , ..., A1 , A0 , iar pentru adresarea moduluilui de 4k sunt necesari 12 biti de
adres
a A11 , A10 , ..., A1 , A0 , aceasta ar impune extinderea decodficatoarelor (interne)
ale circuitelor cu nc
a 2 biti A11 si A10 . Dar, extinderea este posibil
a doar n exterior
cu un DCD2:4 pe ale c
arui intr
ari sunt aplicati bitii de adres
a A 11 si A10 , prin aceasta
fiecare circuit ROM va fi selectat pe intrarea CS de c
atre o iesire a decodificatorului
exterior, Figura 2.51-a. In spatiul de adresare de 4K, ce poate fi acoperit cu un cuv
ant
de adrese cu lungimea de 12 biti (de la 000HFFFH cu exprimare n hexazecimal, H),
segmentul de adrese repartizat fiec
arui circuit ROM se obtine prin construirea mapei
adreselor memoriei. Bitii de adres
a A9 ...A0 se aplic
a la toate cele patru circuite de 1K
adrese, iar bitii A10 si A11 sunt utilizati, prin decodificare, la selectarea a c
ate unui
circuit de 1K adrese. Segmentele de adres
a ale circuitelor, prin al
aturare, formeaz
a
un spatiu de adresare continuu de 4K adrese.

262

2.4. CLC PENTRU FUNCT


II LOGICE

Magistrala de adrese

A 11A0

A 11

A 10

A 9A0

CS
ROM 0 D7D0
1K x 8biti

Mapa adreselor memoriei


A11A10A 9
A 1A 0
ROM 3
(FFFCFF)H

DCD 2:4

ROM 2
O0
O1
O2
O3

READ

A 9A0

A 9A0

A 9A0

Magistrala de date

CS
ROM 1 D7D0
1K x 8biti
CS
ROM 2 D7D0
1K x 8biti

(BFF800)H

1 1

1 0

ROM 1
0 1
(7FF400)H
ROM 0
0 0
(3EF000)H

CS
ROM3 D7D0
1K x 8biti

1
1

1 1
1 0

0
1
1

0 0
1 1
1 0

0
1
1

0 0
1 1
1 0

0
1
1

0 0
1 1
1 0

0 0

a)

DCD 1:2

A 10A0

Magistrala de adrese

A 9A0

CS
ROM 0
1K x 8biti

D7D0

A 9A0

CS
ROM 1
1K x 8biti

D7D0

A 9A0

CS
ROM 2 D15D8
1K x 8biti

A 9A0

CS
ROM3 D15D8
1K x 8biti

READ

b)

Magistrala de date
D15D0

Mapa adreselor memoriei


A 1A 0
A10A 9A 8

1
ROM 1
1
si
ROM 3 1
0
(7FF400)H
0
1
ROM 0
1
si
ROM 2 0
0
(3EF000)H
0

1
1

1 1
1 0

0
0
1
1

0
0
1
1

0
0

0 1
0 0

1
0
1
0

Figura 2.51 Organizarea modulelor de memorie ROM prin: a) extinderea


capacit
atii de adresare; b) prin extinderea simultan
a at
at a capacit
atilor de adresare
c
at si a lungimii cuv
antului de date.

CAPITOLUL 2. CIRCUITE LOGICE COMBINAT


IONALE

263

2. Extinderea at
at a capacit
atii de adresare c
at si a lungimii cu
antului. Folosind
acelasi circuit ROM, cu capacitatea 1Kx8biti pentru realizarea unui modul de capacitate 2Kx16biti, rezult
a c
a sunt necesare 2K 16biti/1K 8biti = 2 2 circuite;
extinderea este at
at pe adrese 2 1K = 2K adrese c
at si ca lungime de cuv
ant de
date 2 8biti = 16 biti Figura 2.51-b.
Extinderea de adrese este similar
a ca la modulul anterior cu deosebirea c
a de
data aceasta n exterior se adaug
a un DCD1:2, bitul de adres
a A 10 pentru selectarea
celor dou
a segmente de adrese. Fiecare iesire a decodificatorului selecteaz
a simultan
c
ate dou
a circuite de capacitate 1Kx8biti, ROM0 cu ROM2 si ROM1 cu ROM3. La
circuitele dintr-o pereche se aplic
a acelasi cuv
ant de adres
a A 9 ...A0 dar din unul se
citeste byte-ul superior iar din cel
alalt byte-ul inferior din care se compune cuv
antul
de date pe magistrala de date. In aceste exemple de extindere se consider
a c
a iesirile
de date ale circuitelor ROM sunt de tip TSL.
Uneori, c
and sunt disponibili suficienti biti n cuv
antul de adresare, se elimin
a
DCD-ul exterior pentru extinderea capacit
atii de adresare, iar pentru selectarea a c
ate
unui circuit ROM este asignat (repartizat) un bit disponibil din cuv
antul de adresa
Avantajul acestui mod de adresare adresare liniar
a n raport cu adresarea cu
codificarea complet
a este simplitatea; dar n acest caz segmentele de adrese acoperite
de c
atre fiecare circuit ROM component nu se mai al
atur
a ntr-o zon
a continu
a din
spatiul de adresare. De exemplu, dac
a sunt disponibili n cuv
antul de adresare bitii
A13 , A12 , A11 , A10 care sunt repartizati pentru selectare respectiv a circuitele ROM3,
ROM2, ROM1,si ROM0, pentru modelul de 4K din Figura 2.51-a, se obtin prin
construirea mapei adreselor memoriei urm
atoarele segmente neal
aturate de adrese:
ROM3, 2000H-23FFH; ROM2, 1000H-13FFH; ROM1, 0800H-0BFFH; ROM0, 0400H07FFH

2.4.7

Dispozitivele logice programabile, PLD

Dispozitivele logice programabile, PLD (Programming Logic Device) au ap


arut ca
o necesitate pentru eliminarea inconvenientelor pe care le prezentau circuitele logice
universale MUX, ROM, n implementarea functiilor logice sub form
a de sum
a de
produse, si anume:
generarea tuturor termenilor canonici produs desi, n general, nu sunt necesari
toti;
formele minime/reduse ale functiilor nu pot fi implementate. Pentru implementarea acestora trebuie parcurs drumul invers, adic
a expandarea formelor
reduse la form
a canonic
a;
inexistenta facilit
atii de implementare a functiei si prin negata acesteia, c
and
functia negat
a este mai simpl
a (unele circuite MUX au at
at iesirea negat
a c
at
si nenegat
a).
2.4.7.1

Matricea Logic
a Programabil
a, PLA

Prima variant
a de dispozitiv logic programabil, PLD, sub form
a de matrice logic
a
progrmamabil
a PLA (Programmable Logic Array), a fost introdus n anul 1975 de
c
atre firma Signetics Inc. Organizarea de principiu al unui circuit PLA, Figura 2.52-a,

264

2.4. CLC PENTRU FUNCT


II LOGICE

poate fi privit
a ca fiind similar
a cu a memoriei ROM, numai c
a de data aceasta nu este
programat doar nivelul de OR (codificator) ci si nivelul AND (decodificator). Aceast
a
facilitate suplimentar
a, de programabilitate pe matricea AND, face posibil
a generarea
numai a unui num
ar p de termeni produs (p << 2n ), nu neap
arat canonici de variabile

de intrare. In afara celor dou


a matrice programabile, n structurarea unui PLA mai
apar: 1) un nivel de bufferare pe intrare, care produce pentru fiecare dintre cele n
intr
ari at
at valoarea negat
a c
at si cea nenegat
a (acest nivel din punct de vedere logic
este compus din n decodificatoare elementare); 2) un nivel de isire pe XOR care prin
programare poate genera, fie valoarea functiei, fie valoarea negat
a a functiei. Deci
Ii
I0
I1
I n1
p termeni
produs

I0
I0

AND

Nod de
matrice

I n1 programabila

P0 P1

P p1
V CC

Matrice

Nivelul
inversor

Ii
O0

OR
programabila
Om1 I i

Ii

m functii
de n variabile
b)

Ii
Ii

Nod
neprogramat
(simbol)
Ii
Ii

Ii

Ii

Fuzibil
ars pt. I

Fuzibil
ars pt. I

Ii
Ii

a)

Ii

Ii

Matrice

I n1

Ii

Nici un
fuzibil ars
I iI i=0

Ii

Ii
Ii

Ambele
fuzibile
arse. Iesire
indiferenta
pentru I i

Figura 2.52 Matricea logic


a programabil
a, PLA: a) organizarea de principiu
cu evidentierea celor dou
a niveluri (matrice) programabile; b) simbolurile pentru
reprezentarea st
arii nodurilor din matricea decodificatoare.
circuitul PLA este caracterizat de n intr
ari, de p porti AND programabile fiecare
cu 2n intr
ari (n variabile negate si n nenegate) si de m porti OR programabile cu
p intr
ari (care sunt iesirile portilor AND). Circuitul PLA poate fi structurat si pe
matrice programabil
a numai de tip NAND deoarece implementarea pe dou
a niveluri
NAND-NAND este echivalent
a cu implementarea pe 2 niveluri AND-OR.
In nodurile matricei AND, de dimensiune 2n linii de intrare si 2n p coloane
si n nodurile matricei OR, de dimenisune p coloane (termeni produs obtinuti la
iesirile portilor AND) si p m linii (m porti OR fiecare cu p intr
ari), modalit
atile
de programare pot fi cele deja descrise la memoria ROM. Se pot realiza PLA-uri, de
tipul OTP, c
and n nod exist
a o diod
a nseriat
a cu un fuzibil ori un tranzistor (bipolar

265

CAPITOLUL 2. CIRCUITE LOGICE COMBINAT


IONALE

sau unipolar) nseriat cu un fuzibil, ca n Figura 2.50-a, sau se pot realiza PLA-uri cu
reprogramare (stergere pe cale electric
a sau cu fascicol UV), c
and n nod este prezent
un tranzistor cu poarta flotant
a, ca n Figura 2.50-b.
In aplicatii, pentru descrierea nodurilor matricelor programabile, sunt folosite reprezent
arile logice simbolice din Figura 2.52-b. Un nod n care exist
a o leg
atur
a
electric
a ntre linie si coloan
a este simbolizat cu un punct (nod programat), iar acest
punct lipseste n nodul n care nu exist
a o leg
atur
a electric
a (nod neprogramat).
Evident, dac
a ambele noduri, at
at pentru intrarea I i c
at si pentru Ii , sunt programate
01

15

01

15

01

15

I0

Nivelul AND
(decodificator)
programabil

I1

Numar de
fuzibile =
=21648=1536

I 15
Buffere
de
intrare

AND 0

AND 1

0
Nivelul OR 1
(codificator)
programabil 47
0
1
Numar de
fuzibile=
=848=384 47
0
1

AND 47
+5V
OR0

O0

O1

OR1

O7

OR7

47
Numar total de fuzibile=1536+384+8=1928

Inversoare
programabile

OE_L

Figura 2.53 Structur


a tipic
a pentru un circuit PLA.
poarta AND, n care intr
a coloanele respective, va genera un termen produs a c
arui
valoare este permanent zero (Ii Ii = 0). Poarta AND n care intr
a at
at nodul Ii c
at
si Ii , dar ambele sunt neprogramate (fuzibilele au fost arse!), va genera un produs ce
este indiferent n raport cu intrarea Ii (nu contine aceast
a variabil
a).
O structur
a tipic
a pentru un circuit PLA (82S100, Signetics) este cea din Figura
2.53, alte variante obtenabile comercial pot fi deduse sau se recunosc n aceasta. Circuitul 82S100 prezint
a 16 intr
ari (I0 , I1 , ..., I15 ), 48 de porti AND fiecare av
and c
ate 32
de intr
ari. Se pot genera cel mult 48 de termeni produs fiecare de maxim 16 variabile.
Cele 8 functii care se pot inplementa, ca o sum
a de maxim 48 termeni produs, pot
fi generate la iesirile O0 , O1 , ..., O7 , fie negate, fie nenegate prin programarea portilor

266

2.4. CLC PENTRU FUNCT


II LOGICE

XOR. Iesirile sunt generate prin bufferele de iesire TSL comandate prin semnalul validare iesire, OE L. Num
arul total de fuzibile este de 1928; o memorie PROM care
poate implementa o functie de 16 variablie trebuie s
a aib
a pe nivelul OR programabil
216 = 65536 fuzibile!
La o memorie ROM o configuratie binar
a a cuv
antului de intrare genereaz
a prin
decodificare doar un singur termen canonic produs, pe c
and la un circuit PLA o
configuratie binar
a de intrare poate genera nici unul, unul sau mai multi termeni
produs, respectiv acelasi termen produs poate fi generat de mai multe configuratii de
intrare. Aceast
a neunivocitate rezult
a din posibilitatea c
a unele din intr
arile portilor
AND s
a fie programate indiferent, intr-un termen produs, n raport cu anumite variabile (ambele fuzibile ale variabilei sunt arse).
Exemplul 2.19 Sa se realizeze sinteza si sa se implementeze pe un circuit PLA un
convertor de cod BCD-7 segmente. Notarea segmentelor LED ale afisorului cu 7 segmente
corespunde celei din Figura 2.37.
Tabelul 2.2 Tabelul de adev
ar pentru convertorul BCD-7 segmente
W
0
0
0
0
0
0
0
0
1
1
1
1
1
1
1
1

X
0
0
0
0
1
1
1
1
0
0
0
0
1
1
1
1

Y
0
0
1
1
0
0
1
1
0
0
1
1
0
0
1
1

Z
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1

a
1
0
1
1
0
1
0
1
1
1
-

b
1
1
1
1
1
0
0
1
1
1
-

c
1
1
0
1
1
1
1
1
1
1
-

d
1
0
1
1
0
1
1
0
1
0
-

e
1
0
1
0
0
0
1
0
1
0
-

f
1
0
0
0
1
1
1
0
1
1
-

g
0
0
1
1
1
1
1
0
1
1
-

Solutie. Functiile logice a, b, c, d, e, f, g care activeaz


a segmentele LED n functie de cifrele
zecimale exprimate n BCD sunt date n Tabelul 2.2. Pentru configuratiile binare 1010,
1011, 1100, 1101, 1110 si 1111, care nu apar nciodat
a n codul BCD, valorile functiilor sunt
indiferente. Minimiz
and corelat cele 7 functii, pe diagramele V-K din Figura 2.54, rezult
a
urm
atorii 7 implicanti primi care sunt utilizati n mai mult dec
at ntr-o singur
a functie:
X
Z,
Y X,
Y Z,
X Z si X Y . Acesti implicanti primi se genereaz
W, Y Z,
a o singur
a dat
a pe
matricea programabil
a AND si sunt utilizati n matricea programabil
a OR, ori de c
ate ori
este nevoie. Pentru implementare s-a structurat un circuit PLA generic cu 4 intr
ari, 13 porti
AND si 8 porti OR.

267

CAPITOLUL 2. CIRCUITE LOGICE COMBINAT


IONALE

WX
00
YZ
00 1

01

11

10

10
1

01

11

a=W+WZ+YZ+XZ
WX
00 01 11 10
YZ
1
00 1
1

01
11

10

d=XZ+YZ+XY+XYZ

WX
00
YZ
00 1
01

11

10

01

11

10

1
1

WX
00
YZ
00 1

11

1
1

c=W+Z+Y+XZ
WX
00 01 11 10
YZ
1
1
00 1

11

11

f=W+YZ+XY+XZ
WX
00 01 11 10
YZ
00
1
1

Z
Y

01

X
W

10

e=YZ+XZ

W YZ XZ YX YZ XZ XY XZ X YZ

01

10
1

01

11

01

10

b=W+X+YZ+YZ
WX
00 01 11 10
YZ
1
00 1

10

01

11

10

XYZ

g=W+YZ+XY+YX
a
b
c
d
e
f
g

Figura 2.54 Sinteza si implementarea convertorului de cod BCD-7 segmente pe un circuit PLA (generic).

268

2.4. CLC PENTRU FUNCT


II LOGICE

x
y
MATRICE
AND

P 1=xyz

P 2=xz P 3=xyz
f 1=xyz+xyz
f 2=xz

Sarcina
(cu canal
initial)
V DD

f 3=xyz+xz
b)
P1

P2

P3

f1

x
y

f2

f3
P 1=xyz P 2=xz
a)

d)

MATRICE OR
Aadevarat, Ffals
a b a+b
a b ab
A A F
F F A
A F A
F A F
F A A
A F F
F F A
A A F
Logica pozitiva

P 3=xyz
f 1=xyz+xyz

a b ab
A A F
A F A
F A A
c)
F F A
Logica negativa

f 2=xz
f 3=xyz+xz

Figura 2.55 Modalitate de implementare a unei matrice PLA: a) sub forma


de dou
a matrice de porti NOR; b,c,d) demonstrarea conversiei NOR - NOR (logic
a
pozitiv
a) n NAND - NAND (logic
a negativ
a) ceea e este echivalent cu AND - OR

CAPITOLUL 2. CIRCUITE LOGICE COMBINAT


IONALE

269

Din acest exemplu reiese c


a realizarea unui CLC pe un PLA poate fi destul de
laborioas
a. Spre deosebire de circuitele prezentate p
an
a acum la circuitul PLA implementarea necesit
a minimizarea functiei, iar dac
a se implementeaz
a mai multe functii,
implementarea acestora necesit
a o minimizare corelat
a. In mediile de programare
automat
a exist
a programe care, pornind de la functia logic
a, g
aseste expresia minim
a
n sum
a de produse at
at a functiei c
at si functiei negate, iar apoi decide care din
cele dou
a este mai avantajoas
a (are mai putine produse) si n functie de tipul de
circuit PLA utilizat trimite la programator programul pentru programarea nodurilor.
Multe circuite PLA dispun de un fuzibil de securitate prin care, dup
a ce este ars,
elimin
a posibilitatea de a se citi mapa nodurilor programate, prin aceasta se exclude
posibilitatea de copiere a produsului.
Implementarea unui circuit PLA se realizeaz
a cu aceeasi structur
a, at
at pentru
matricea AND c
at si pentru matricea OR, sub forma unei matrice de porti NOR, ca
n figura 2.55-a. O poart
a NOR a unei astfel de matrice este compus
a din tranzistoare
nMOS conectate n paralel si un tranzistor cu canal initial ca rezistenta de sarcin
a.
Dar o structur
a de poart
a NOR n logic
a pozitiv
a va realiza n logic
a negativ
a operatorul logic NAND, ceea ce este demonstrat prin tabelele de adev
ar din Figura
2.55-d. Consider
and logica negativ
a, la iesirea primei matrice, conform conexiunilor
realizate, se obtin termenii: P1 = x
y z, P2 = x
z si P3 = xyz. S
i a doua matrice, n
logica negativ
a, va realiza operatorul NAND, deci la iesire se obtin functiile:
y z +xyz;
f1 = P1 P2 = P1 + P2 = x

f2 = P2 = x
z;

f3 = P1 P2 = P1 + P2 = x
y z + x
z

Faptul c
a prima matrice de NOR-uri realizeaz
a nivelul de AND, iar a doua nivelul
de OR rezult
a prin utilizarea cerculetelor de negatie ca n Figura 2.55-b si c. Deplas
and cerculetele de negatie de la iesirea portilor NAND, de la prima matrice, la
intr
arile portilor NAND de la a doua matrice NAND acestea se transform
a n porti
OR, conform conversiei binecunoscute NAND - NAND = AND - OR (vezi sectiunea
2.3).
2.4.7.2

Matricea logic
a programabil
a cu nivel OR fix, PAL

Circuitul PAL (Programmable Array Logic) este o variant


a modificat
a a circuitului PLA. Modific
arile fata de PLA const
a n: existenta numai a matricei AND
programabil
a, matricea OR fix
a (neprogramabil
a), invers ca la circuitul ROM, si o
facilitate ca unele dintre terminalele circuitului s
a poat
a fi utilizate at
at ca intr
ari
c
at si ca iesiri. Aceste modific
ari reduc flexibilitatea gener
arii functiilor logice dar
simplific
a programarea si eficientizeaz
a utilizarea terminalelor circuitului.
O structur
a tipic
a de circuit PAL (PAL16L10) este prezentat
a n Figura 2.56, care,
de fapt, este reprezentarea putin simplificat
a a circuitului PAL16L8. In compunerea
codului de denumire al circuitului primul num
ar specific
a num
arul de terminale de
intrare, n cazul acesta 16, iar al doilea este num
arul terminalelor de iesire, aici 8.
Circuitul PAL16L8 are 20 de pini (sunt inclusi si cel de mas
a si de alimentare), ceea
ce nseamn
a c
a num
arul total de terminale de intrare si de iesire necesar (16 + 8 + 2
= 26) este mai mare dec
at num
arul de pini existenti (20). Aceast
a diferenta rezult
a
din posibilitatea de utilzarea a unor pini at
at ca terminale de iesire c
at si ca terminale
de intrare.
Exist
a grupuri de c
ate 8 porti logice AND programabile, fiecare poart
a din grup
are 32 de intr
ari pentru 16 variabile de intrare (negate si nenegate). Din fiecare

270

2.4. CLC PENTRU FUNCT


II LOGICE

1 3 5 7 9 11 13 15 17 19 21 23 25 27 29 31
0 2 4 6 8 10 12 14 16 18 20 22 24 26 28 30

(1)
I1

(2)
I2

(3)

0
1
2
3
4
5
6
7
0
1
2
3
4
5
6
7

(19)
O1

(18)
I/O 2

I3

(17)

(4)

I/O 3

I4

(16)
I/O 4

(5)
I5

(15)
I/O 5

(6)
I6

(14)
I/O 6

(7)
I7

(8)
I8

(9)

0
1
2
3
4
5
6
7
0
1
2
3
4
5
6
7

I9

(13)
I/O 7

(12)
O8
(11)
I 10

Figura 2.56 Structura tipic


a de circuit PAL (PAL16L10).

271

CAPITOLUL 2. CIRCUITE LOGICE COMBINAT


IONALE

grup, c
ate 7 porti AND au iesirile cablate la intr
arile unei porti OR iar a opta
poart
a AND din grup, poarta de validare a iesirii, comand
a prin iesirea sa starea
de functionare a unui buffer inversor TSL, care este conectat la iesirea portii OR. Un
num
ar de 10 terminale, I1 , I2 , ..., I10 , sunt utilizate numai pentru aplicarea variabilelor
de intrare, dou
a terminale O1 si O8 sunt numai terminale de iesire, iar 6 terminale,
I/O2 , I/O3 , I/O4 , I/O5 I/O6 si I/O7 , pot fi programate at
at ca terminale de intrare
c
at si ca terminale de iesire. De pe cele 6 terminale bidirectionale semnalul de iesire
este introdus si n reteaua programabil
a AND printr-un buffer de intrare, similar ca
de la oricare terminal de intrare. Num
arul de fuzibile de pe nivelul AND programabil
este 32 intr
ari n poart
a 8 porti 8 grupuri = 2048.
0

1
Intrare

Iesire

buffer TSL
a)

buffer TSL
b)

Figura 2.57 Explicativ


a pentru posibilitatea de transfer bidirectional la un
terminal I/O: a) utilizarea ca terminal de intrare; b) utilizarea ca terminal de iesire.
Valoarea logic
a generat
a de poarta de validare, a opta poart
a AND din grupurile
care au un terminal de tipul I/O, determin
a dac
a pinul terminalului respectiv este
utilizat pentru intrare sau pentru iesire. Poarta AND de validare a iesirii poate
fi programat
a s
a genereze permanent la iesirea sa valoarea 0 ceea ce nseamn
a c
a
bufferul inversor TSL este n starea de nalt
a impedanta (HZ), deci terminalul este
un terminal de intrare, Figura 2.57-a, sau poate fi programat
a s
a genereze permanent
1 ceea ce nseamn
a c
a bufferul de iesire are o functionare normal
a de poart
a inversor,
deci terminalul este de iesire, Figura 2.57-b. Sau, poarta de validare poate avea o
valoare pe iesirea sa, care se calculeaz
a n functie de configuratiile binare aplicate pe
intrarea sa, caz n care terminalul n timp si modific
a starea corespunz
ator (altern
and
starea de terminal de intrare cu cea de terminal de iesire).
C
and bufferul inversor are iesirea sa n starea HZ spre pinul I/O corespunz
ator,
acesta este un terminal de intrare deci se aplic
a o variabil
a de intrare. Deci n total,
pot fi aplicate maximum 16(= 10 + 6) variabile de intrare.
Dac
a bufferul inversor TSL are functionare normal
a (I/O este terminal de iesire)
este posibil ca o functie de maximum 7 termeni produs, obtinut
a la iesirea portii OR,
s
a fie generat
a la pinul corespunz
ator (terminal de iesire) sau s
a fie aplicat
a napoi
n matricea AND programabil
a, ca variabil
a de intrare. Aceast
a facilitate de aplicare
napoi apare ca o solutie pentru situatiile c
and functia de implementat este o sum
a
de mai mult de 7 termeni produs. In astfel de cazuri, functia se partajeaz
a ntr-un
grup de 7 termeni produs si alte grupuri de maximum 6 termeni produs; la prima
trecere se calculeaz
a pe un grup de 7 porti AND si o poart
a OR (cu conexiunea fix
a
ntre acestea) suma de 7 termeni produs care apoi se reintroduce n reteaua AND.
Pe un alt grup la aceast
a sum
a de sapte termeni se mai adaug
a, prin sumare, alti
6 termeni produs, iar rezultatul se introduce iar
asi n reteaua AND; reintroducerile
pot continua p
an
a la sumarea tuturor termenilor produs ai functiei. Aceste treceri

272

2.4. CLC PENTRU FUNCT


II LOGICE

repetate prin retea m


areste timpul de calcul pentru functie. Valori curente pentru
timpul de propagare, de la oricare intrare la oricare iesire, sunt sub 10ns. De asemenea,
aceast
a facilitate de reintroducere (feedback) a unei valori calculate d
a posibilitatea
implement
arii circuitelor secventiale.

2.4.7.3

Circuitul de tip GAL

Circuitul GAL (Generic Array Logic) poate fi privit ca un circuit PAL la care
s-au introdus anumite facilit
ati pentru o extindere a posibilit
atilor de utilizare (a fost
introdus de Lattice Semiconductor). Codul de denumire este similar cu cel PAL, de
exemplu GAL20V8 indic
a 20 de intr
ari si 8 iesiri.
CLK
0

I5

0
1
2
3
4
5
6
7

6 8 10 12 14 16 18 20 22 24 26 28 30

CLK
Macro
celula

I/O 4

logica
de
iesire

Figura 2.58 M
arirea posibilit
atilor de procesare/utilizare a semnalului asignat unui terminal I/O prin introducerea unei macrocelule de iesire.
Astfel de facilit
ati apar pe terminalele bidirectionale I/O prin mbog
atirea circuisticii respective denumirea pentru aceast
a circuistic
a este de macrocelul
a de iesire.
In Figura 2.58 este desenat un terminal I/O de la un circuit GAL, care este, de fapt,
grupul de celule AND corespunz
atoare terminalului I/O 4 de la structurarea tipic
a de
PAL din Figura 2.56, dar acum are pe iesire o macrocelul
a de iesire. Un circuit
GAL are at
atea astfel de grupuri, care au iesirea pe o macrocelul
a, c
ate terminale
I/O prezint
a. Din aceast
a figur
a se observ
a c
a n macrocelul
a s-a inclus si poarta
OR, colectoare de termeni produs, care uzual are la iesirea sa un XOR pentru a putea
selecta polaritatea, adic
a: fie functia, fie functia negat
a. In circuistica macrocelulei
sunt incluse: buffer de iesire TSL; celul
a pentru validarea iesirii (bufferului); multiplexoare pentru diferite select
ari de semnale; latch-uri pentru memorarea de semnale
si evident, cale de reintroducere a semnalului, obtinut la insirea portii OR (sum
a de
produse), n matricea programabil
a AND (vezi sectiunea 4.5).
Circuitul GAL poate implementa o gam
a mare de circuite combinationale si secventiale.

CAPITOLUL 2. CIRCUITE LOGICE COMBINAT


IONALE

2.5

273

CIRCUITE COMBINAT
IONALE
PENTRU FUNCT
II NUMERICE

Procesarea informatiei, n sistemele digitale, se bazeaz


a pe algoritmi ce utilizeaz
a
ntr-o pondere ridicat
a operatii aritmetice. In consecinta, o mare parte din circuistica sistemelor digitale este construit
a din circuite cu functii numerice. In raport cu
circuitele logice, n general, la circuite numerice gradul de replicare este mai mare.
Aceast
a replicare apare n urma faptului c
a operatiile aritmetice se realizeaz
a asupra
cuvintelor cu lungime relativ mare si, mai mult, operatia respectiv
a se aplic
a identic
asupra fiec
arei pereche de biti din cuvintele procesate. In consecinta, la circuitele cu
functii numerice metoda general
a de sintez
a se bazaez
a pe identificarea unui circuit
elementar/celul
a care proceseaz
a o pereche de biti, urm
and apoi replicarea p
an
a la
nivel de cuv
ant (vezi sectiunea 2.2.5). Prezentarea, n continuare, a circuitelor cu
functii numerice se va face prin identificarea circuitului elementar si, apoi extensia lui
prin replicare.

2.5.1

Comparatorul

Circuitul comparator determin


a identitatea ntre bitii de acelasi rang a dou
a cuvinte. Pe l
ang
a relatia de egalitatea a celor dou
a cuvinte comparate, se poate determina si o relatie de mai mare, mai mic. In general, prin comparator sub form
a de
circuit integrat discret se ntelege circuitul care determin
a pentru dou
a numere,
exprimate n binar, relatiile de ordine =, <, >; deci calculeaz
a functia de egalitate
Fe , de inferioritate Fi si de superioritate Fs . Sinteza unui comparator, de exemplu,
pentru dou
a cuvinte de patru biti, A = A3 A2 A1 A0 si B = B3 B2 B1 B0 , dup
a metoda
normal
a de sintez
a pornind de la tabelul de adev
ar ar fi destul de greoaie. O astfel
de sintez
a ar necesita pentru fiecare dintre functiile F e , Fs si Fi c
ate un tabel cu 256
linii (configuratii de intrare).
O alt
a modalitate se sintez
a a comparartorului utilizeaz
a ideea expus
a n sectiunea
2.2.5, identificarea unei celule repetitive n structurarea circuitului. O astfel de celul
a
replicabil
a, ce se poate identifica, este celula comparator pentru doua cuvinte A si B de
c
ate un singur bit, care genereaz
a cele trei functii f e , fi si fs . Sinteza comparatorului
de doi biti este simpl
a pentru ca se pleac
a de la un tabel de adev
ar cu numai patru
+ A B = A B,
configuratii de intrare, Figura 2.59-a. Functiile obtinute f e = A B
sunt implementate fiecare pe c
fi = A B si fs = A B
ate o poart
a apoi acestea sunt
reunite ntr-un singur circuit comparatorul pentru dou
a cuvinte de un bit.
Baz
andu-se pe celula comparator pentru cuvinte de c
ate un singur bit se poate
face sinteza unui comparator pentru cuvinte de n biti, ca exemplificare se va face
sinteza pentru cuvinte de patru biti; comparatorul de patru biti este uzual n aplicatii
ca circuit integrat discret. Relatiile de ordine F se determin
a din relatiile de ordine
f pentru fiecare pereche de biti, dar pornind de la perechea cu rangul cel mai ridicat
n felul urm
ator:
relatia de egalitate Fe , A = B a cuvintelor de patru biti exist
a c
and: A 3 = B3
si A2 = B2 si A1 = B1 si A0 = B0 ceea ce formal se exprim
a prin:
Fe = fe3 fe2 fe1 fe0

274

2.5. CLC PENTRU FUNCT


II NUMERICE

relatia de superioritate Fs , A > B exist


a c
and: A3 > B3 sau A3 = B3 si
A2 > B2 sau A3 = B3 si A2 = B2 si A1 > B1 sau A3 = B3 si A2 = B2 si
A1 = B1 si A0 > B0 ceea ce duce la urm
atoarea expresie logic
a
Fs = fs3 + fe3 fs2 + fe3 fe2 fs1 + fe3 fe2 fe1 fs0
relatia de inferioritate Fi , A < B, se deduce printr-un rationament asem
an
ator
si are forma
Fi = fi3 + fe3 fi2 + fe3 fe2 fi1 + fe3 fe2 fe1 fi0

A
B

Comp.
de
1 bit

A
0
0
1
1

fi
fe
fs

B
0
1
0
1

fe fs
1 0
0 0
0 1
1 0

fi
0
1
0
0

A
B

a)
A3
A2
A1
A0

A<B

Fi

A=B

Fi

fs
f e3
fs 3

fe
f e3
fs 2
f e1
f e3
f e2
fs 1
0
fe
f e3
f e2
f e1

fe
f e3
fs 2
f e1
Fs
f e3
A>B f e 2
fs 1
0
fe
f e3
f e2
f e1
s0
Fi

Fe
A=B

Fe

s
Fs

FSS

b)
+5V s
Fe
s
Fi
s
Fs

A 7A 6A 5A 4

B7 B6 B5 B4

C1

74xx85

fe
A=B
fs
A>B

Fe f e3
fe
2
fe
Fs f 1
e0
A>B
s
Fe

B3
B2
B1
B0

fs
f e3
fs 3

fi
A<B

Fe
Fs
Fi

s
Fe
s
Fs
s
Fi

A 3A 2A 1A 0

Fi
A<B

B3 B2 B1 B0

C0

74xx85

F e (A=B)
F s (A>B)
F i (A<B)

c)

Figura 2.59 Comparatorul: a) circuitul comparator pentru dou


a cuvinte de un bit;
b) circuitul comparator pentru cuvinte de patru biti; c) comparator pentru cuvinte
de un byte realizat pe baza circuitelor 74xx85.
Evident c
a pot fi calculate numai dou
a din cele trei functii deoarece fiecare dintre
acestea se poate deduce din conjunctia negatelor celorlalte dou
a functii.

Fe = Fi Fs Fi = Fs Fe Fs = Fe Fi

CAPITOLUL 2. CIRCUITE LOGICE COMBINAT


IONALE

275

Totusi din rationamente de nc


arcare si de a uniformiza timpii de propagare fiecare
dintre aceste functii se implementeaz
a separat ca n Figura 2.59-b. Circuitul comparator de patru biti trebuie s
a aib
a posibilitatea de a fi utilizat si ca o component
a n
realizarea comparatoarelor pentru cuvinte cu lungime multiplu de patru biti. Pentru
calculul fiec
arei dintre cele trei relatii, de ordine ntre dou
a numere, se porneste de
la rangurile superioare. Chiar dac
a pe un interval continuu de biti, al celor dou
a
cuvinte, relatia de ordine este ndeplinit
a evident c
a relatia pe cuv
antul ntreg nu
va fi ndeplinit
a dac
a pe intervalul de biti superior acestui interval relatia respectiv
a
nu este ndeplinit
a. In consecinta, fiecare circuit de patru biti pentru calculul uneia
dintre cele trei relatii Fe , Fi si Fs trebuie s
a primeasc
a, ca o validare, de la circuitul
intervalului superior de patru biti, semnalul respectiv al relatiei de ordine F e s , Fi s
in
and cont si de aceasta, relatiile anterioare de ordine se modific
a n felul
si Fs s . T
urm
ator:
Fe
Fs
Fi

= fe3 fe2 fe1 fe0 Fe s


= fs3 + fe3 fs2 + fe3 fe2 fs1 + fe3 fe2 fe1 fs0 +
+fe3 fe2 fe1 fe0 Fs s
= fi3 + fe3 fi2 + fe3 fe2 fi1 + fe3 fe2 fe1 fi0 +
+fe3 fe2 fe1 fe0 Fi s

Circuitul 74xx85 este un comparator care modeleaz


a aceste relatii. In Figura 2.59c este prezentat
a o structur
a pe baz
a de circuite 74xx85 pentru determinarea relatiilor
de ordine ntre dou
a cuvinte de un byte. Se observ
a c
a semnalele relatiei de ordine
Fe , Fi si Fs calculate pe circuitul comparator C1 al intervalului de biti 7 4 se aplic
a
ator C0 , al intervalului
sub forma semnalelor Fe s , Fi s , Fs s la circuitul comparator urm
de biti 3 0.

2.5.2

Sumatorul

Adunarea este operatia aritmetic


a cu frecventa cea mai ridicat
a care se realizeaz
a
pe echipamentele de calcul electronic, se consider
a c
a si incrementarea este tot o
adunare, c
and un operand este unu. In consecinta, exist
a tendinta justificat
a ca timpul de realizare al operatiei de sumare T , luat foarte adesea ca reper de comparatie
pentru performante de vitez
a ale sistemelor de calcul, s
a fie c
at mai mic. De exemplu,
dac
a timpul operatiei de sumare, pe un procesor, este redus de la 3ns la 2, 5ns aceasta
nseamn
a o crestere de la 3, 33 106 adun
ari/s cu nc
a 670.000 adun
ari/s. De aceea,
structurile de circuite sumator si celulele componente ale acestora continu
a, nc
a, s
a
fie intens studiate n functie de tehnologia de implementare. In aceast
a sectiune se
vor expune doar structurile fundamentale de circuite sumatoare la care pot fi reduse
multe din sumatoarele existente. Pentru o abordare exhaustiv
a a circuitelor aritmetice
recomand
am [Omondi 0 94].
2.5.2.1

Sumatorul cu Transport Progresiv, STP

Sumarea a dou
a numere binare exprimate sub forma a dou
a cuvinte A si B cu
lungimea de n biti se realizeaz
a prin adunarea fiec
arei perechi de biti A i si Bi ncep
and
cu perechea A0 , B0 , de rang zero (20 ), p
an
a la perechea An1 , Bn1 , de rang n 1
(2n1 ). Pe fiecare rang adunarea se realizeaz
a cu un circuit denumit celul
a sumator

276

2.5. CLC PENTRU FUNCT


II NUMERICE

complet, notat
a simbolic (3, 2). Celula sumator (3, 2), de exemplu, pentru rangul
i (corespunde ponderii 2i n valoarea num
arului) are trei intr
ari (Ai ,Bi si transportul
anterior, Ci1 , generat de celula de rang i1) si dou
a iesiri (s i suma, si Ci , transportul
urm
ator, care se aplic
a la celula urm
atoare, de rang i + 1, ca transport anterior). In
Figura 2.60-a este reprezentat
a numai celula de rang 2 i a unui sumator la care, de pe
cele dou
a magistrale pentru cuvintele de nsumat A si B, se aplic
a bitii A i si Bi si se
genereaz
a bitul sum
a si pe linia i a magistralei S pentru cuv
antul sum
a.
Exist
a si celul
a semi-sumator (2, 2), care sumeaz
a doar cele dou
a intr
ari A i
si Bi , far
a transport anterior, si genereaz
a si si Ci . Tabelul de adev
ar al celulei
(3, 2) este prezentat n Tabelul 1.6. Expresiile logice deduse, relatiile 1.15 si 1.16, n
sectiunea 1.14 pentru si si Ci arat
a c
a suma si este functia P ARIT AT E(Ai , Bi , Ci1 )
(are valoarea 1 c
and un num
ar impar de intr
ari sunt 1, Figura 2.19-b) iar transportul
urm
ator Ci este functia logic
a M AJORIT AR(Ai , Bi , Ci1 ) (are valoarea 1 c
and cel
putin dou
a din cele trei intr
ari sunt 1). Rescriem aceste relatii logice:
si
Ci

= P ARIT AT E(Ai , Bi , Ci1 ) = Ai Bi Ci1


= M AJORIT AR(Ai , Bi , Ci1 ) = Ai Bi + Ai Ci1 + Bi Ci1 =

(2.17)

= Ci1 (Ai Bi ) (Ai Bi )


Ultima form
a a relatiei pentru Ci a fost adus
a la o exprimare numai cu operatori NAND pentru a putea fi implementat
a NAND-NAND, care duce la o structur
a
de circuite mai rapide dec
at circuitele implementate pe dou
a niveluri neinversoare
AND-OR. Conform exprim
arilor prin relatiile 2.17 rezult
a pentru celula (3, 2) implementarea din Figura 2.60-b.
Relatiile anterioare pentru si si Ci pot fi exprimate si n felul urm
ator, utile pentru
implementare n tehnologie CMOS:
si
Ci

= Ai Bi Ci1
= Ai Bi + Ci1 (Ai + Bi )

(2.18)

Se observ
a c
a spre deosebire de relatiile 2.17, c
and componenta (A i Bi ) calculat
a
n expresia lui si era utilizat
a si n expresia lui Ci , acum fiecare functie este calculat
a
independent, ceea ce creaz
a posibilitatea realiz
arii unui lant al tuturor circuitelor generatoare de Ci independent de porti ale generatoarelor de sum
a s i . Implementarea
celulei (3, 2), conform relatiilor 2.18, este prezentat
a n Figura 2.60-c; este desenat circuitul electric numai pentru Ci , cel pentru si este desenat n Figura 1.64-c.
Realizarea celulei sumator complet necesit
a 32 de tranzistoare.
O alt
a form
a de exprimare pentru si si Ci este urm
atoarea:
si
Ci

= Ai Bi Ci1 + (Ai + Bi + Ci1 ) (Ai Bi + Ci1 (Ai + Bi )) =


= Ai Bi Ci1 + (Ai + Bi + Ci1 ) C i1
= Ai Bi + Ci1 (Ai + Bi )

(2.19)

a de
De data aceasta generatorul de sum
a utilizeaz
a expresia lui C i1 , calculat
generatorul de transport urm
ator. Structurarea corespunz
atoare a celulei (3, 2) este
prezentat
a n Figura 2.60-d. Realizarea celulei necesit
a necesit
a 28 de tranzistoare
deoarece n anumite organiz
ari de sumatoare sunt necesare semnalele si si Ci , deci

277

CAPITOLUL 2. CIRCUITE LOGICE COMBINAT


IONALE

A
B

A
B

Ai

Ci

Bi

Ai

Bi

Ci

C i1

(3,2)

C i1
(3,2)

a)

A
B

si

b)

Ai

Bi

si

Ai

Ai

Bi

Bi

C i1

C i1

V DD
Ai
Bi

A i A i Bi Bi C i1C i1 C
i1

Ci

Ci

C i1

Ai +Bi +Ci1
(3,2)
c)

(figura 1.64c)

si

si

A
B

V DD
A

Ai

Bi

Ci

Ci

d)

si
1

C i1

Ci
C i1

(3,2)

C i1

B
A

B
C i1

si

A
B

B
C i1

si
B
A
C i1
Ci

si

Figura 2.60 Celule sumator complet, (3, 2): a) modul de conectare a celulei
de rang i a unui sumator, la magistralele cuvintelor de nsumat (A,B) si la magistrale
cuv
antului sum
a S; b) structura logic
a a celulei conform relatiei 2.17; c,d) structura
logic
a si implementarea n tehnologie CMOS conform relatiilor 2.18 si 2.19.

278

2.5. CLC PENTRU FUNCT


II NUMERICE

amplificatoarele de iesire pentru aceste dou


a semnale pot fi eliminate; structura din
figur
a corespunde cazului de utilizare si si Ci .
Sumatorul cu transport progresiv pentru sumarea a dou
a numere de n biti, se
obtine prin punerea n paralel a n celule sumator complet, dar portile generatoare de
transport urm
ator se nseriaz
a ncep
and de la celula de rang zero p
an
a la celula de
rang (n1); transportul urm
ator Ci1 , generat de celula de rang (i1), este aplicat ca
transport anterior la celula urm
atoare de rang i, Figura 2.61-a. La aplicarea simultan
a
pe cele dou
a magistrale A si B a numerelor de nsumat si a transportului de intrare n
sumator C1 (la celula de rang zero, n general, se consider
a C 1 = 0) se genereaz
a, pe
magistrala S, cuv
antul sum
a rezultat si la iesire transportul urm
ator C n1 , de la celula
corespunz
atoare perechei de biti cei mai semnificativi. Dimensiunea sumatorului cu
transport progresiv este SSU M (n) = 5 n O(n). Cu o astfel de dimensiune si o
structur
a, prin replicarea celulei (3, 2), sumatorul cu transport progresiv este usor
realizabil deoarece rezult
a o geometrie pe siliciu simpl
a si repetitiv
a.
In ceea ce priveste timpul de sumare T acesta este tot n O(n) ceea ce pentru
n de valori mari, de exemplu pentru lungimile de cuv
ant de 64 sau 128 biti la procesoarele actuale, determin
a ca acest tip de sumator s
a nu fie aplicabil. Timpul de
sumare T trebuie s
a fie mai mare sau egal cu cel mai lung timp de propagare al
transportului care apare c
and transportul C0 = 1 generat n celula de rang zero
(se consider
a C1 = 0) se propag
a progresiv din celul
a n celul
a p
an
a la celula de rang
n1 unde se genereaz
a transportul Cn1 .Timpul cel mai lung de propagare se obtine,
de exemplu, c
and se adun
a operanzii A = 11 . . . 11, B = 00 . . . 01 si se calculeaz
a cu
relatia (se consider
a c
a toti bitii celor dou
a cuvinte se aplic
a simultan)
= A0 B0 C0 + (n 2)C(i1) Ci + C(n2) sn1 T

(2.20)

n care:
arii bitilor A 0 , B0 , pe prima
A0 B0 C0 este intervalul de timp din momentul aplic
celul
a de rang zero, p
an
a la generarea transportului C 0 ;
a, din momentul
C(i1) Ci este timpul de propagare al transportului pe o celul
aplic
arii semnalului Ci1 p
an
a la generarea lui Ci ;
C(n2) sn1 este nt
arzierea, la celula de rang n 1, din momentul aplic
arii
transportului anterior Cn2 p
an
a la generarea bitului de sum
a s(n1) .
Din relatia 2.20 se deduce c
a pentru sumatoarele cu n mare reducerea timpului total de propagare este sensibil
a la micsorarea propag
arii transportului pe celula
sumatoare, C(i1) Ci . La un sumator implementat cu celule cu structura din Figura
2.60-d micsorarea componentei C(i1) Ci se poate obtine prin eliminarea inversorului
de iesire din partea de generare de transport a celulei, deci se va utiliza numai Ci n
loc de Ci . Utilizarea lui Ci n loc de Ci , pentru micsorarea lui , va impune n organizarea sumatorului ca la celulele din pozitiile pare (si nu rangurile pare!) s
a se aplice
intr
arile negate Ai ,Bi n loc de Ai si Bi ; dar aceast
a alternare, ntre Ai , Bi si Ai ,Bi
c
and se trece de la pozitii impare la pozitii pare atrage dup
a sine ca si inversorul de
pe iesirea si , al celulelor din pozitii pare, s
a fie eliminat.
Evident, un sumator nu poate fi comandat pentru o nou
a operatie de sumare
dec
at numai dup
a un interval de timp egal cu timpul de sumare T , rezult
a c
a

279

CAPITOLUL 2. CIRCUITE LOGICE COMBINAT


IONALE

timpul de propagare al transportului este un parametru limitativ n viteza de lucru a


sumatoarelor.
A
B

n
A n1

C n1

S
a)

1 1

Bn1
C n2

(3,2)
1

1 1

Ai
Ci

sn1

Bi
C i1

(3,2)
1

I i_L

B
A

I (i1)_L

b)

C0

s1

B0

(3,2)

C 1

s0

Sumator/Scazator pentru
cuvinte de n biti
n

1 1

A0

n
B

n
n

C n1
di

B1

(3,2)
1

Bi_L

(3,2)

C1

si

n
Ai

1 1

A1

C 1

c)

Figura 2.61 Sumatorul cu transport progresiv, STP: a) organizare de principiu


pentru un sumator STP de n biti; b) reprezentarea (schem
a bloc) celulei sc
az
ator complet (3, 2); c) organizare de principiu pentru un circuit sumator/sc
az
ator comandat
care realizeaz
a sc
aderea pentru c = 1 si adunarea pentru c = 1.
In aceeasi modalitate n care s-a structurat sumatorul se poate face si structurarea unui sc
az
ator care realizeaz
a sc
aderea num
arului B (sc
az
ator) din num
arul A
(desc
azut), A B. Tabelul de adev
ar pentru o celul
a sc
az
ator complet, (3, 2),
este prezentat n Tabelul 1.6, are trei intr
ari (A i , bitul desc
azut; Bi , bitul sc
az
ator;
Ii1 , mprumutul anterior) si dou
a iesiri (di , diferenta rezultat
a; Ii , mprumutul
urm
ator). Prin sinteza pe baz
a de 1 se obtin relatiile:
di =Ai Bi Ii1
Ii =Ai Bi + Ai Ii1 + Bi Ii1
i Ii1 , iar la a doua
pentru care, la prima relatie, utiliz
and identitatea B i Ii1 = B
aplic
and teorema lui De Morgan, se obtin exprim
arile:
i Ii1
di =Ai B
i + Ai Ii1 + B
i Ii1
Ii =Ai B

(2.21)

Compar
and relatiile 2.17 cu relatiile 2.21 se poate face o echivalenta ntre celula
sumator complet si celula sc
az
ator complet. Aceast
a echivalenta determin
a urm
atoarea afirmatie: o celul
a sumator complet devine o celul
a sc
az
ator complet dac
a bitul
az
atorul), transportul anterior
Bi se consider
a activ n starea low, Bi L (devine sc

280

2.5. CLC PENTRU FUNCT


II NUMERICE

Ci1 se consider
a activ n starea low, I(i1) L (devine mprumutul anterior) si transportul urm
ator Ci se consider
a activ n starea low, Ii L (devine mprumutul urm
ator).
Reprezentarea pentru o celul
a (3, 2) este dat
a n Figura 2.61-b. Rezult
a c
a organizarea de sumator cu transport progresiv poate fi transformat
a ntr-o organizare
de sc
az
ator cu mprumut progresiv dac
a: bitii cuv
antului B, nainte de aplicare la
sumator, sunt complementati printr-un inversor (devine sc
az
ator) iar transporturile
sunt considerate active n starea low (devin mprumuturile) si, evident, mprumutul
initial I1 L = 1 (invers ca la functionarea de sumator C1 = 0) este inactiv n H
(transportul initial C1 era inactiv n starea L).
Aceeasi transformare a sumatorului n sc
az
ator poate fi realizat
a pornind de la
faptul c
a o sc
adere AB poate fi privit
a ca o adunare a num
arului A cu complementul
fata de doi a num
arului sc
az
ator B, (B = [B] 2 ), deci A + [B]2 . Complementul
fata de doi se obtine din complementul fata de unu [B] 1 , care se realizeaz
a prin
complementarea lui B, la care apoi se adaug
a 1, adic
a [B] 2 = [B]1 + 1. Un inversor
comandat de o variabil
a de control c se obtine cu o poart
a XOR, Bc. Se poate genera
at
at A + B c
at si A B, n functie de valoarea variabilei de control, cu urm
atoarea
expresie:

A+Bc+c=

A + [B]1 + 1 = A + [B]2 = A B
A+B+0=A+B

pentru c = 1
pentru c = 0

(2.22)

Implementarea corespunz
atoare este reprezentat
a n Figura 2.61-c, pentru c = 0
se realizeaz
a adunarea A = B, iar pentru c = 1 se realizeaz
a sc
aderea A B, deci o
structurare de sumator/sc
az
ator, S/D, comandat.
2.5.2.2

Sumatoare de performant
a ridicat
a

La sumatorul cu transport succesiv, deoarece timpul de sumare T nu poate fi


mai mic dec
at timpul de propagare a transportului , relatia 2.20, n ntregul lant
de celule, deci performanta de vitez
a este sc
azut
a. De fapt, la orice tip de sumator adunarea obtinut
a nu poate fi considerat
a efectuat
a p
an
a nu se calculeaz
a corect
at
at bitul sum
a sn1 c
at si bitul de transport urm
ator Cn1 . Dar acestea nu pot fi
calculate corect p
an
a nu se primeste transportul anterior C n2 , care la r
andul s
au depinde de sosirea transportului Cn3 si asa mai departe p
an
a se ajunge la generarea lui
C0 . Toate tipurile de sumatoare, si exist
a foarte multe, pentru a obtine performante
de vitez
a superioare celui cu transport progresiv, prin diferite artificii logice sau de
organizare, calculeaz
a valoarea Cn1 ntr-un timp mai mic dec
at cel necesar pentru
transportul progresiv din celul
a n celul
a, relatia 2.20. In acest sens, se vor prezenta
diferite modalit
ati de reducere a timpului de calcul pentru determinarea propag
arii
transportului aplicate la trei tipuri de circuite sumatoare denumite: a) sumator cu
transport anticipat, b) sumator cu lant Manchester si c) sumator cu selectarea transportului.
a). Sumatorul cu transport anticipat, STA. Ideea transportului anticipat
const
a n calculul transportului Ci1 , pentru obtinerea sumei si = Ai Bi Ci1
la celula sumatoare de rang i, nu n functie de valorile anterioare ale transporturilor
C0 , C1 , . . . , Ci2 (care necesit
a timp de propagare) ci n functie numai de valorile
care se aplic
a n primul moment la intr
arile sumatorului adic
a C 1 , A0 si B0 , A1 si

CAPITOLUL 2. CIRCUITE LOGICE COMBINAT


IONALE

281

B1 , . . . , Ai1 si Bi1 , cum este sugerat din Figura 2.62-a. Pentru acest calcul n
avans/anticipat al valorii lui Ci , generat de celula de rang i, se vor utiliza variabilele
intermediare pi propagare si gi generare introduse pentru o celul
a (3, 2) n Tabelul
1.6 si care acum se vor redefini n contextul unui sumator.
Pentru o configuratie a valorilor bitilor Ai , Bi , aplicat
a la celula de rang i,
exist
a o generare de transport urm
ator Ci = 1 atunci c
and variabila generare are
valoarea 1 indiferent de intr
arile anterioare C 1 , Ai1 A0 , Bi1 B0 . Evident,
configuratia de intrare, pentru care Ci = 1, este Ai = 1 si Bi = 1, deci variabila
intermediar
a generare este obtinut
a prin produsul logic g i = Ai Bi .
Variabila intermediar
a propagare va avea valoarea p i = 1 pentru acele configuratii ale valorilor bitilor Ai , Bi pentru care se produce Ci = 1 n prezenta
unui transport anterior Ci1 = 1 (generat de intr
arile anterioare C0 , Ai1 A0 ,
Bi1 B0 ). Aceast
a propagare prin celul
a se realizeaz
a c
and cel putin un bit
de intrare pe culala i are valoarea 1, deci variabila intermediar
a propagare
este o sum
a logic
a de intr
ari pi = Ai + Bi .
Pe celula i se genereaz
a transport urm
ator atunci c
and g i = 1 SAU atunci c
and
Ci1 = 1 si exist
a propagare (pi = 1), rezult
a relatia:
Ci = gi + pi Ci1 = Ai Bi + (Ai + Bi ) Ci1

(2.23)

Dar pentru propagare n loc de relatia sum


a logic
a se poate utiliza operatorul
XOR, pi = Ai Bi care acoper
a numai configuratiile Ai = 1 si Bi = 0 sau Ai = 0
si Bi = 1 nu si configuratia Ai = 1 si Bi = 1. Oricum, pentru configuratia Ai = 1
si Bi = 1 exist
a transport urm
ator, Ci = 1, n relatia 2.23, chiar dac
a acesta nu este
obtinut prin propagare ci prin generare gi = Ai Bi = 1; ceea ce rezult
a si din faptul c
a
urm
atoarea relatie este o identitate Ai Bi +(Ai +Bi )Ci1 = Ai Bi +(Ai Bi )Ci1 .
Deci pentru transportul urm
ator este corect
a si relatia urm
atoare:
Ci = gi + pi Ci1 = Ai Bi + (Ai Bi ) Ci1

(2.24)

care are avantajul c


a propagarea pi odat
a calculat
a (ca sum
a modulo doi) poate fi
utilizat
a si pentru calculul lui si dup
a cum se observ
a din urm
atoarele dou
a grupuri
de relatii aplicabile unei celule (3, 2):
grup 1
gi
pi
Ci
si

=
=
=
=

Ai B i
Ai B i
gi + pi Ci1
pi Ci1

grup 2
gi
pi
Ci
si

=
=
=
=

Ai B i
Ai + B i
gi + pi Ci1
Ai Bi Ci1

(2.25)

Pornind de la relatia 2.24, pentru un sumator de n biti, exprim


and transportul
urm
ator al unei celule sumator n functie de transportul initial de intrare C 1 si de
toate variabilele de propagare si generare ale celulelor anterioare se obtin expresiile:

282

2.5. CLC PENTRU FUNCT


II NUMERICE

C0
C1
C2
..
Ci

= g0 + p0 C1
= g1 + p1 C0 = g1 + p1 g0 + p1 p0 C1
= g2 + p2 C1 = g2 + p2 g1 + p2 p1 g0 + p2 p1 p0 C1

(2.26)

= gi + pi gi1 + pi pi1 gi2 + + pi pi1 pi2 . . . p3 p2 p1 p0 C1

din care rezult


a posibilitatea ca, n paralel, s
a se calculeze anticipat toate transporturile urm
atoare f
ar
a a mai astepta transportul anterior. Fiecare transport urm
ator,
Ci , n aceste relatii se calculeaz
a pe dou
a niveluri logice AND-OR plus nc
a un nivel
logic pentru calculul variabilelor intermediare g i , pi (respectiv pe o poart
a AND sau o
poart
a OR/XOR), deci n total trei niveluri logice. Pentru timpul de calcul al sumei
si se mai adaug
a nc
a un nivel corespunz
ator portii XOR, Figura 2.62-a. Rezult
a
c
a timpul de sumare T , egal cu cel al fiec
arei celule, este constant si corespunde
parcurgerii a patru niveluri logice indiferent de num
arul de biti ai sumatorului.
Aceast
a performanta de vitez
a atr
ag
atoare la STA, timp de sumare constant egal
cu patru niveluri logice, este mult diminuat
a la implement
ari pentru n de valori mari
datorit
a cresterii dimensiunii, fan-out si fan-in, capacit
atilor parazite si iregularit
atii
geometrice pe siliciu (layout). Consider
and pentru o poart
a XOR o dimensiune dubl
a
fata de AND sau OR rezult
a dimensiunea unui STA:
SST A (n) = (n3 + 9n2 + 74n)/6 O(n3 )
Circuitul pentru generarea lui Cn1 necesit
a n porti AND din care una cu n intr
ari
plus o poart
a OR cu n + 1 intr
ari (portile AND sau OR cu n > 4 prin asociativitate
se realizeaz
a pe mai multe niveluri, vezi Exemplul 2.12). De asemenea, fiecare semnal
gi trebuie s
a comande (n i) intr
ari iar pi trebuie s
a comande (i+1)(n-1) intr
ari. In
consecinta, STA-urile sunt limitate, n general, la n = 4.
Pentru un STA cu n = 4 un circuit pentru generarea lui C 3 este prezentat n
Figura 2.62-b. Organizarea circuitului se bazeaz
a pe rescrierea expresiei lui C 3 n
felul urm
ator:
C3 = g3 + p3 (g2 + p2 (g1 + p1 (g0 + p0 C1 )))
cu o implementare de tip dinamic pe o poarta CMOS (nMOS) domino. Circuite
generatoare doar pentru C2 , C1 sau C0 se pot obtine din structura circuitului pentru
C3 prin eliminarea succesiv
a respectiv a perechilor g 2 , p2 ; g1 ,p1 si g0 ,p0 .
Organizarea de principiu a unui STA este prezentat
a n Figura 2.62-c, n care
sunt indicate cele trei generatoare componente: generatorul g i , pi , generatorul de
transport urm
ator Ci si generatorul de sum
a si . Aceste trei generatoare pentru un
rang i(= 0, 1, 2, 3) se obtin prin particularizare n circuitele din figurile 2.62-a si 2.62-b.
Obtenabile, comercial ca circuite integrate discrete, exist
a circuitele sumatoare
74xx283 si 74xx83, care sunt STA de patru biti.
Deoarece este dificil de realizat STA cu n ridicat se poate utiliza avantajul metodei
transportului anticipat prin organizarea sumatorului prin nserierea a n/m blocuri cu
transportul anticipat, fiecare bloc fiind de m biti, un astfel de sumator este referit ca
sumator cu transport anticipat pe blocuri, STAB, cu reprezentarea din Figura
2.62-d. STAB poate fi privit ca un sumator cu transport progresiv care are drept
celule module de m biti cu transport anticipat. Ad
ancimea pentru aceast
a organizare

283

CAPITOLUL 2. CIRCUITE LOGICE COMBINAT


IONALE

Ai
Bi
A i1
A0
Bi1
B0
C 1

pi=A i+Bi
Circuit
pentru
generarea
transportului
anticipat

a)

C i1

p3

p1
p0

C3
g3

g3

A2
B2

g2

g1

g0

g0

C 1
CLK

b)

C2

s2

C1

22

C1

s1

C0

21

C0

p0

A0
B0

s3

C2

23

p1

g1

Generare
si

C3

p2

A1
B1

g2

Generare
Ci
p3

A3
B3

V DD
CLK

p2

Generare
pi, gi

si

s0

C 1
20

C 1

c)

A n
n
A n1

C n1

S n

A n1m
Bn1

Bn1m

C 2m1

m bit STA
sn1

A 2m1

snm

B2m1

Am

m bit STA
s2m1

A m1
Bm
C m1
sm

Bm1

A0

B0
C 1

m bit STA
sm1

s0

d)

Figura 2.62 Sumatorul cu transport anticipat, STA: a) schema de principiu


pentru celula de rang i a unui STA; b) circuitul dinamic CMOS (nMOS) pentru
generarea transportului anticipat C3 peste patru ranguri de sumator; c) organizarea
unui STA de patru biti cu identificare pentru fiecare rang al celor trei generatoare
componente (pentru pi si gi , Ci , si , iar calculul se face dup
a grup 1 din relatiile
2.25); d) organizarea unui sumator cu transport progresiv, dar pe baz
a de blocuri cu
transport anticipat, STAB.

284

2.5. CLC PENTRU FUNCT


II NUMERICE

este 2(n/m + 1) niveluri logice, deci intermediar ntre STP si STA, iar dimensiunea
este n/m ori a unui STA de m biti.
Se pot concepe si alte organiz
ari de sumatoare pe baz
a de blocuri componente STA
dar la care se elimin
a transportul progresiv dintre blocuri si se realizeaz
a pentru c
ate
un grup de blocuri, n exteriorul fiec
arui grup, un circuit pentru calculul transportului
anticipat. De exemplu pentru numere de 64 biti, dac
a se utilizeaz
a module STA de 4
biti rezult
a patru grupuri, fiecare grup de c
ate patru blocuri, deci patru circuite exterioare, fiecare circuit exterior calculeaz
a transportul anticipat pentru c
ate un grup
(pe patru STA de patru biti). Apoi, peste cele patru circuite de calcul de transport
anticipat se poate conecta n exteriorul lor un al cincelea asemenea circuit care, calculeaz
a transportul anticipat pe ntreg sumatorul de 64 biti [Wakerly 0 2000][Omondi
0
94]. Pentru calculul n exterior al transportului anticipat exist
a circuitul 74xx182,
Figura 2.76-c.
b). Sumatorul cu lant Manchester, SM. Acest tip de sumator, unul din
primele utilizate, realizeaz
a un traseu separat pentru propagarea transportului. De
fapt, si n organizarea unui sumator cu transport progresiv cu celule ca cea din Figura
2.60-b se realizeaz
a o cale continu
a (un lant) de la C 1 p
an
a la Cn1 pentru propagarea transportului. Rezult
a c
a, un sumator cu lant Manchester este un sumator cu
transport progresiv cu particularizarea c
a pe traseul de propagare nu sunt porti ci
comutatoare comandate. In Figura 2.63 sunt prezentate segmentele corespunz
atoare
celulelor de rang (i 1) si i din lantul unui sumator Manchester.
Celula i
"1"
A iBi

Celula (i1)

Sgi

A i1Bi1
Spi

Ci

Sg(i1)

A iBi
"0"

Soi

pi
si

Sp(i1)

C i1

A i+Bi

A i Bi

A i1+Bi1
A i1Bi1

So(i1)

pi1

C i2

Si

0 So=A iBi

1 Sgi=A iBi

Spi=A i+Bi

s(i1