CAP.

3__

CIRCUITE LOGICE COMBINATIONALE

CAPITOLUL 3
CIRCUITE LOGICE COMBINAIONALE
3.1. CLASIFICAREA SISTEMELOR DIGITALE
Criteriul abstract clasificarea ia n considerare comportarea n timp, dup
dispariia semnalelor care declaneaz efectuarea operaiei logice - sistemele digitale
(logice), se clasific astfel:
CIRCUITE LOGICE

SECVENIALE
(CLS)

COMBINAIONALE
(CLC)

ASINCRONE

SINCRONE

Circuitele logice combinaionale (CLC)

- sunt circuite logice care nu conin elemente de memorie sau legturi de reacie ce
ntorc semnalele de la ieire la intrare, (valoarea logic a semnalelor de ieire depinde
totdeauna numai de valoarea logic a semnalelor aplicate la intrare)
Circuitele logice secveniale (CLS)
- sunt circuitele logice la care semnalele de ieire depind att de semnalele de intrare
ct i de starea circuitului, stare determinat prin semnalele de intrare aplicate la
momente anterioare, (valoarea logic a semnalelor de ieire depinde implicit de timp)
OBSERVAIE:

Circuitele logice combinaionale

secveniale
Conf. dr. ing. Gloria CIUMBULEA

intr n componena circuitelor logice

CAP.3__

CIRCUITE LOGICE COMBINATIONALE

Criteriu care pornete de la evidenierea caracteristicilor procesului de

structurare Sistemele digitale se clasific n ordine, fiecrui ordin i se asociaz o
anumit clas de funcii
Modaliti de conectare a sistemelor digitale de ordinul n, (Sin):
Conectarea n paralel

Conectarea n serie

X
S0n

S1n

S0n

S1n

Conectarea serie-paralel

Conectarea cu bucl de reacie n

structura serie - paralel
X

X
S0n

S1n

S2n

S3n
Y

S0n

S1n

S2n

S3n
Y

Criteriul de clasificare n ordine a sistemelor digitale are la baz dou ipoteze:

- sistemul de ordinul zero, S0, este reprezentat de un circuit logic
combinaional elementar (poart logic) cu o singur ieire
- un sistem de ordin (n+1), Sn+1, poate fi generat prin interconectarea, ntr-o
configuraie ce presupune o bucl de reacie, a unor sisteme printre care cel
puin unul este de ordin (n), Sn.

Conf. dr. ing. Gloria CIUMBULEA

CAP.3__

CIRCUITE LOGICE COMBINATIONALE

OBSERVAII:

Primele trei modaliti de interconectare a sistemelor de ordinul (n) conduc la

generarea unor sisteme tot de ordinul (n)
A patra modalitate de interconectare a sistemelor de ordinul (n) conduce la
generarea unui sistem de ordinul (n+1).

Fiecrui ordin i corespund clase de sisteme bine conturate, astfel:

S0 (sistem de ordin zero) circuitele logice combinationale;
S1 (sistem de ordin unu) circuite de memorare;
S2 (sistem de ordin doi) automate elementare;
S3 (sistem de ordin trei) sisteme microprogramabile;
S4 (sistem de ordin patru) sisteme programabile;
S5 (sistem de ordin cinci) reele de procesare digital elementare, etc.
OBSERVAII:

Modelul matematic asociat sistemelor de ordin zero, S0, este algebra

boolean

Modelul matematic asociat sistemelor de ordin (n) 2, Sn, este modelul

automatelor finite

Sistemele de ordin (1), S1, pot fi privite din punct de vedere formal ca un caz
particular n teoria automatelor finite sau ca un caz special n algebra boolean.

Conf. dr. ing. Gloria CIUMBULEA

CAP.3__

CIRCUITE LOGICE COMBINATIONALE

3.2. DEFINIREA CIRCUITELOR LOGICE COMBINAIONALE

Circuitele logice combinaionale (CLC) sunt circuitele logice care nu conin
elemente de memorie sau legturi de reacie i n consecin, valoarea logic a
semnalelor de ieire depinde numai de valoarea logic a semnalelor de intrare.
Modelul matematic al unui circuit logic combinaional este algebra boolean
sau automatul finit fr memorie.
Schema bloc a unui circuit logic combinaional cu n intrri i "m" ieiri:

x1
x2
xn

.
.
.

CLC

.
.
.

.
.
.

y1
y2
ym

.
.
.

m 2n

Funciile de ieire sunt funcii booleene de n variabile, de forma:

y1 = f1 ( x1 , x2 ,..., xn )

, m 2n
M
y = f ( x , x ,..., x )
2
m 1
n
m
Funcionarea circuitelor logice combinaionale este descris de ecuaii logice

n care timpul nu apare ca parametru.

ntrzierile ce se produc la propagarea semnalelor de intrare spre ieire sunt

determinate de caracteristicile porilor logice care compun circuitul combinaional,

dar nu modific funcia logic a acestuia.

Conf. dr. ing. Gloria CIUMBULEA

CAP.3__

CIRCUITE LOGICE COMBINATIONALE

3.3. ANALIZA CIRCUITELOR LOGICE COMBINAIONALE

Se cunoate structura circuitului (schema) dar nu i funcionarea acestuia

este necesar analiza CLC urilor.

Analiza circuitelor logice combinaionale const n determinarea valorilor

posibile ale funciilor de ieire, pentru toate combinaiile posibile variabilelor de
intrare.

ANALIZA CLC-urilor se face conform urmatorului algoritm:

din schema logic a circuitului se determin din aproape n aproape funciile
corespunztoare ieirilor;
se scriu funciile de ieire n form disjunctiv sau conjunctiv (se face
simplificarea acestor funcii);
se stabilesc valorile funciilor de ieire pentru toate combinaiile posibile ale
variabilelor de intrare (se utilizeaz tabelul de adevr sau diagrama Karnaugh).

Conf. dr. ing. Gloria CIUMBULEA

CAP.3__

CIRCUITE LOGICE COMBINATIONALE

3.4. SINTEZA CIRCUITELOR LOGICE COMBINAIONALE

Sinteza circuitelor logice combinaionale const n determinarea structurii
circuitului, atunci cnd se cunosc semnalele de ieire corespunztoare diferitelor
combinaii ale semnalelor de intrare.
Sinteza CLC-urilor este de dou tipuri: sintez abstract i sintez structural
Sinteza abstract const n stabilirea expresiilor funciilor booleene care

corespund condiiilor impuse ntre semnalele de intrare i cele de ieire.

Sinteza structural const n determinarea structurii fizice a circuitului

sintetizat prin sinteza abstract.

SINTEZA CLC-urilor se face conform urmtorului algoritm:

se construiete tabelul de adevr sau diagrama Karnaugh;
se realizeaz minimizarea funciilor booleene rezultate;
se implementeaz, dac este cazul, cu funcii elementare impuse de realizarea
practic;
se stabilete schema logic n conformitate cu forma minim a funciei;
se analizeaz circuitul obinut pentru a vedea dac acesta corespunde
condiiilor iniiale (aceast etap este facultativ).

OBSERVAIE:

Implementarea CLC-urilor se poate face utiliznd integrate pe scar mic,

medie (MSI) sau larg (LSI).

Conf. dr. ing. Gloria CIUMBULEA

CAP.3__

CIRCUITE LOGICE COMBINATIONALE

3.5. HAZARDUL N CIRCUITELE LOGICE COMBINAIONALE

Modelul matematic (ideal) - porile logice care materializeaz funciile booleene sunt

ideale, comutarea lor fiind instantanee.

Modelul fizic (real) - fiecare poart logic introduce ntrzieri n propagarea

semnalului, datorit timpului finit de comutare.

OBSERVAIE:

ntrzierile care apar pot conduce la apariia unor semnale false care, la rndul
lor, pot cauza o funcionare incorect a schemei de comand. Acest fenomen
calitativ nou se poate pune n eviden numai n modelul fizic (real) i se
numete hazard combinaional sau hazard static.
Posibilitatea apariiei hazardului combinaional poate fi pus n eviden:

prin diagramele n timp modelul fizic, n care se au n vedere ntrzierile

introduse de fiecare poart logic n procesul de comutaie
prin diagramele Karnaugh
OBSERVAIE:

Hazardul static poate aprea dac n diagrama Karnaugh exist cmpuri

adiacente necuprinse n reuniuni comune;

variabila care genereaz hazardul este acea variabil care i schimb

valoarea la trecerea ntre cmpurile adiacente nereunite

Conf. dr. ing. Gloria CIUMBULEA

CAP.3__

CIRCUITE LOGICE COMBINATIONALE

Eliminarea fenomenelor de hazard din schemele combinaionale se poate face

n felul urmtor:

prin introducerea la ieirea circuitelor respective a unor elemente de ntrziere

pasive care s filtreze semnalele de impulsurile datorate comutrilor false;
Avantaje:

- se mpiedic propagarea informaiei false;

- metoda este simpl
Dezavantaj:

este afectat viteza de acionare a ntregului circuit.

prin mrirea redondanei circuitului, folosind module logice suplimentare care

s nu permit apariia fenomenelor de hazard;
Avantaje:

- se folosesc semnalele existente n schem;

- viteza de acionare nu este practic afectat
Dezavantaj:

- se complic structura schemei prin adaugarea elementelor redondante

n acest caz, pentru a asigura o funcionare corect i n timpul comutrilor.

OBSERVAIE:

La eliminarea hazardului prin creterea redondanei circuitului, termenii

suplimentari care trebuiesc adugai se obin prin reuniunea cmpurilor
adiacente care au generat hazardul.
Dac n sinteza i analiza circuitului sintetizat nu apar combinaii care ar
putea genera hazardul, atunci nu sunt necesare msuri suplimentare pentru
eliminarea acestuia.

Conf. dr. ing. Gloria CIUMBULEA

CAP.3__

CIRCUITE LOGICE COMBINATIONALE

Exemplu:

Se consider funcia descris de diagrama Karnaugh:

x1,x2

00

01

11

10

x3

f md H = x1 x3 + x 2 x 3
x1 , x 2
x3

variabila care genereaz hazardul este x3

00 01 11 10

termenul redondant care trebuie introdus pentru

eliminarea hazardului este x1 x 2

forma minim disjunctiv a funciei n care

fenomenul de hazard a fost eliminat este:
f md H = x1 x 3 + x 2 x 3 + x1 x 2

)(

f mc H = x1 + x 3 x 2 + x3
x1 , x 2
x3

variabila care genereaz hazardul este x3

00 01 11 10

termenul redondant care trebuie introdus pentru

eliminarea hazardului este

forma minim conjunctiv a funciei n care

x1 + x 2

fenomenul de hazard a fost eliminat este:

)(

)(

f mc H = x1 + x 3 x 2 + x 3 x1 + x 2

Conf. dr. ing. Gloria CIUMBULEA

)
9

CAP.3__

CIRCUITE LOGICE COMBINATIONALE

Variaia n timp a funciei scris n form minim disjunctiv, fmdH, pentru

urmtoarele tranziii ale intrrilor: (1, 1, 1), (1, 0, 1), (1, 0, 0).
Model Matematic (ideal)
x1

111

101

Model Fizic (real)

100

x1

111

101

100
t

x2

x2

x3

x3

x2

x2

x3

x3

x1x3

x1x3

x2x3

x2x3

fmdH

fmd

t1

t2

t3

x1x2
t

fmd H

t1

t2

t3

OBSERVAIE:

Hazardul poate fi pus n eviden numai n modelul fizic

Elementul care genereaz hazardul este acel element care i modific valoarea
logic la trecerea de la termenul x1 x3 la termenul x 2 x 3 i anume, variabila x3
Termenul redondant care trebuie adugat pentru eliminarea fenomenului de hazard
este x 1 x 2 i se obine prin conjuncia elementelor tremenilor x1 x3 i x 2 x 3 mai puin

elementul care a generat hazardul, n cazul de fa, x3

Conf. dr. ing. Gloria CIUMBULEA

10