1

ELECTRONIC ANALOGIC I DIGITAL II

SUPORT DE CURS

1.1. Sisteme numerice. Generaliti

Sistemele numerice servesc la prelucrarea informaiei numerice efectund asupra ei o
succesiune de operaii logice i aritmetice indicat printru-un algoritm. Pot avea o funcionare
sincron sau asincron.
Sistemele sincrone se caracterizeaz prin faptul c fiecare operaie logic elementar
efectuat asupra informaiei se efectueaz ntr-un interval de timp bine determinat. Sistemul poate
efectua o operaie elementar asupra informaiei. Sistemele numerice sincrone au o complexitate
mai mare i o vitez de lucru mai mic dect cele asincrone.
n cazul sistemelor numerice asincron lipsesc impulsurile de tact, funcionarea decurge tot
n conformitate cu un algoritm care emite un semnal care declaneaz operaia urmtoare deci ele
sunt mai rapide dar au dezavantajul unei complexiti mai mari a proiectrii. Din acest motiv
sistemele numerice funcioneaz sincron sau cvasisincron.
Ansamblul de elemente de circuit care servete pentru efectuarea unor operaii logice
elementare este denumit circuit logic sau poart. Efectuarea unor operaii mai complexe se
realizeaz cu blocuri funcionale care conin un numr mare de circuite logice. Blocurile funcionale
conin circuite combinaionale (cnd variabilele de ieire depind numai de valoarea momentan a
variabilelor binare de intrare) i blocurile secveniale (cnd variabilele binare depind att de
variabilele de intrare ct i de starea anterioar a circuitului). Starea anterioar se memoreaz cu
ajutorul unor celule de memorare.
Exist elemente de memorare statice sau dinamice.
1.2. Circuite logice elementare
Circuitele logice funcioneaz n manier binar i servesc pentru implementarea ecuaiilor
algebrice logice ( booleene ) .Prin implementare se nelege realizarea fizic a unui circuit care poate
realiza o anumit funcie logic.
Algebra boolean presupune existena a dou cifre, 0 i 1 deci pentru implementare se
utilizeaz elemente cu dou stri distincte.

n general se vorbete despre o logic de nivel sau impuls .n cazul logicii de nivel exist
dou nivele, unul mai ridicat i altul mai sczut, fiecrui nivel atandu-i-se o cifr binar. n logica
pozitiv nivelului mai ridicat i se ataaz cifra 1 iar celui mai sczut cifra 0. La logica negativ
situaia este invers. De cele mai multe ori, n practic se utilizeaz logica pozitiv.
Se mai utilizeaz n practic logica de impuls. Prezena unui impuls semnific cifra 1 iar
absena impulsului cifra 0.
Se pot utiliza n practic impulsuri pozitive ( logica de impuls pozitiv ) sau impulsuri
negative ( logic de impuls negativ ).
Cele dou nivele logice se indic prin intervale de tensiune datorit dispersiei de fabricaie
'
'
0
0'
.Pentru 1 avem VM Vm iar pentru 0 logic avem VM Vm .

1.2.1. Funcii logice elementare

Orice circuit logic se realizeaz prin interconectarea a trei tipuri de circuite logice simple
elementare : SAU , I , NU .
a) Circuitul SAU - este un circuit cu dou sau mai multe intrri i cu o singur ieire .El realizeaz
funcia de disjuncie sau de sum logic.
Funcionarea : ieirea circuitului SAU este pe 1 logic atunci cnd cel puin una din intrri
este pe 1 logic.
Schema simbolic
Tabelul de adevr

A
B
C

Y=A+B+C

A
0
0
0
0
1
1
1
1

B
0
0
1
1
0
0
1
1

C
0
1
0
1
0
1
0
1

Y
0
1
1
1
1
1
1
1

Cea mai simpl schem de circuit SAU este cu diod i rezistoare.

A

da

db

dc

v0
R

v1
v0

La intrare s-a specificat logica folosit. (logic pozitiv).

V0 0
V 1 5V

b) Circuitul I - este un circuit cu dou sau mai multe intrri i o singur ieire. El realizeaz
funcia de conjuncie sau de produs logic.
Funcionarea : Ieirea circuitului I este pe 1 logic numai dac toate intrrile sunt pe 1 logic.
Schema simbolic

A
B
C

Y=A*B*C

Tabelul de adevr

A
0
0
0
0
1
1
1
1

B
0
0
1
1
0
0
1
1

C
0
1
0
1
0
1
0
1

Y
0
0
0
0
0
0
0
1

Exemplu de realizare :
V+
R
A

da

db

dc

Y
v0

v1
v0

c) Circuitul NU - este un circuit cu o singur intrare i o singur ieire i realizeaz funcia de

reglare sau complementare.
Ieirea este pe 1 logic atunci i numai atunci cnd intrarea nu este pe 1.
Schema simbolic
Exemplul de realizare
v+
A

Ca

Y=A

ICB0

v1
v0

Y
v0

RB1
vi

Rc

T1
RB2
Vb-

Rezistena R b 2 are rolul de a asigura blocarea ferm a tranzistorului T n condiiile unei

rezistene mari de ieire a sursei de semnal i permite evitarea trecerii curentului ICBO prin acesta.
Rezistena R b1 are rolul de a proteja jonciunea BE a tranzistorului T.

vi

v1
t

v0
ib

t
Condensatorul Ca folosete la accelerarea comutrii la apariia unui semnal treapt la intrare.
Vb se utilizeaz pentru cazul cnd la intrare tensiunea ar fi Vi =0 s se permit blocarea tranzistorului
cu o tensiune suficient de mare pentru a asigura marginea de zgomot.
1.2.2. Funcii logice de dou variabile
Principalele funcii logice de dou variabile (care includ i funciile logice elementare) sunt:
a) Negaia NU (NOT)

YA
b) Conjuncia I ( AND)
Y ABC
Y A B C

c) Disjuncia SAU (OR)

Y A B +C
Y A BC

A
B
C

A
B
C

d) Negarea conjunciei I - NU (NAND)

Y A B

Y A B

A
B

e) Negarea disjunciei SAU - NU (NOR)

Y A B
Y A B

A
B

f) Negarea echivalenei SAU -EXCLUSIV ( XOR )

Y AB

Y=A B

A
B

A
0
0
1
1

B
0
1
0
1

1.2.3. Relaii elementare

Fie A, B, C, deci variabile binare :

A0 A

A0 0

A 1 1
AA A

A 1 A
AA A

AA 1

AA 0

AA

A B C A B C
A B C A B C
A B B A
A B B A
A B C A B A C
Legile lui DeMorgan :
A B C A B C
A B C A B C

Negnd nc o dat :

A B C A B C
A
B
C

A
B
C

Y
0
1
1
0

A B C A B C
A
B
C

A
B
C

2. Familii de circuite integrate pe scar redus

2.1 Parametrii circuitelor logice - se pot mpri n dou categorii :
- caracteristici electrice statice;
- caracteristici electrice dinamice.
Caracteristicile electrice statice descriu comportarea circuitelor logice n curent continuu sau
la variaii lente n timp a tensiunilor i curenilor prin circuit.
Caracteristicile electrice dinamice descriu comportarea circuitelor logice la tranziii rapide a
semnalelor.

2.1.1. Caracteristici electrice statice

a) Nivelele logice de ( tensiune ) intrare - reprezint intervalele de tensiune pentru care se
atribuie nivel logic 0 i nivel logic 1 la intrarea unui circuit.
b) Nivelele logice de ieire - reprezint intervalele de tensiune pentru care se atribuie nivel
logic 0 i nivel logic 1 la ieirea unui circuit.
c) Curenii de intrare - reprezint curenii care se pot nchide prin intrarea circuitului logic
pentru nivelele de intrare VIL i VIH . Curenii corespunztori nivelelor VIL i VIH ( IIL i IIH ) sunt n
general diferii putnd avea i sensuri diferite.
d) Curenii de ieire - reprezint curenii care se pot nchide prin ieirea circuitului logic
pentru nivelele logice de ieire VOL i VOH .
e) Capacitatea de intrare - este un parametru care caracterizeaz intrrile n circuite logice
cu tranzistoare MOS i reprezint capacitatea msurat ntre intrarea circuitului i borna comun.
2.1.2. Caracteristicile electrice dinamice
a) Timpul de propagare - reprezint intervalul de timp scurs ntre aplicarea semnalului la
intrare i obinerea rspunsului la ieirea circuitului logic.

b) Timpul de tranziie - al semnalului de la ieire pentru tranziii de la nivel logic L (Low)

i H (High) respectiv invers. n figura urmtoare sunt prezentai timpii de programare i de tranziie
pentru un inversor logic.
90%
50%
10%
tTHL

tpHL

tTLH

90%
50%
10%

tpLH

2.2. Familia DTL

Poarta fundamental a familiei DTL ndeplinete funcia I - NU. n practic, la realizarea
circuitelor integrate exist o serie de restricii :
- rezistenele integrate au valori relativ mici.
- nu se integreaz condensatoare ( de exemplu condensatoare de accelerare).
- extensia marginii de zgomot nu se face cu surse suplimentare rezultnd condiia
alimentrii integratului cu o singur surs.
n analiza funcionrii porii se fac urmtoarele ipoteze:
- tensiunea de deschidere a diodelor Vd = 0.6 V.
- tensiunea pe o diod deschis Vd = 0.7 V.
- tensiunea pe jonciunea B-E a tranzistorului la deschidere Vbe = 0.5 V.
- tensiunea pe jonciunea B-E a tranzistorului la saturaie Vbesat = 0.8 V.
- tensiunea ntre colector i emitor la saturaie Vces = 0.2 V.
- tensiunea pentru nivel 1 logic VH = 5 V.
- tensiunea pentru nivel logic 0 logic VL= 0.2 V.
Schema porii fundamentale DTL este:

v+

v+

c
2,2k

R
A
v1
v0

B
C

5k

da

IR

db

d1

dc

d2

IB
IRB

v0
T

Rb
5k

SI

NU

a) Funcionarea porii fundamentale

Diodele d1 i d2 au rolul de a crete insensibilitatea la zgomot a etajului. Analiza funcionrii
porii se face analiznd situaia de la ieire.
Cazul I :
Presupunem c cel puin o intrare este pe 0 logic.

A = 0 ; B = C = 1 la intrarea A s-a aplicat V IL .

VP = VL + Vd = 0.2 + 0.7 = 0.9 V
Tensiunea necesar n punctul P pentru a se deschide tranzistorul T este:
VP = Vbe + 2 Vd = 0.5 + 1.2 = 1.7 V Vp.
Rezult c tranzistorul T este blocat i tensiunea la ieire este V0 = V+ = VH.
Concluzie : dac cel puin o intrare este pe 0 logic ieirea porii este pe 1 logic.
Cazul II :
Presupunem c toate intrrile sunt pe 1 logic A = B = C = 1
Diodele da , db, dc, sunt blocate , curentul nchizndu-se prin R , d1 , d2, RB i jonciunea BE a
tranzistorului .
Considernd tranzistorul saturat :
VP = Vbesat + 2Vd = 0.8 + 1.4 = 2.2 V
Se observ c diodele de la intrare sunt blocate deoarece potenialul ntre anodul i catodul
diodelor este :

Vac = VP - VH = 2.2 - 5 = - 2.8 V

Concluzii : dac toate intrrile sunt pe 1 logic ieirea porii e pe 0 logic .

10

b) Determinarea valorii minim a factorului de amplificare static h21e

V V P 5 2.2 2.8

0.56mA
R
5
5
V
0.8V
bes
0.16mA
Rb
5 K

IR
I RB

I R I RB I B I B I R I RB 0.4mA
Valoarea minim a lui h21E astfel nct T s fie saturat :
V RC h21 E min I B Vces
h21 E min

V Vces
4.8

5.5
RC I B
0.4 2.2

c) Determinarea factorului de branament

La ieirea unui circuit de acest tip se conecteaz intrrile unor circuite similare. Dac ieirea
este n stare VL, pe lng curentul de saturaie ICS se vor trece i curenii de intrare a intrrilor
conectate la ieirea lui. Acest fapt limiteaz numrul maxim de intrri conectabile la ieire.
Cazul cel mai defavorabil este cnd o intrare este conectat pe 0 logic i celelalte intrri a
circuitului care conine intrarea respectiv sunt pe 1 logic .n acest caz curentul de intrare al intrrii
respective va avea valoarea maxim.

I i V Vda VL

1 5 0.7 0.2

0.82mA
R
5

n funcie de valoarea minim a factorului de amplificare (prin tehnologia folosit) se poate

determina factorul de branament. De exemplu presupunnd c se poate garanta h21E = 30 se obine :

11

h21 E I B I Csat N I i
I Csat

unde

V V L 5 0.2

2.2mA
RC
2.2

N 12 deci n cazul cel mai defavorabil se pot conecta la ieire 12 intrri.

d) Determinarea marginii de zgomot
n practic o poart poate funciona n condiiile n care la intrare se pot introduce tensiuni
parazite. Marginea de zgomot se determin n dou cazuri :
1. Ieirea porii este pe 1 logic i numai o intrare e pe 0 logic.
Am artat c :
VP = Vd +VL = 0.9 V
din aceste relaii rezult c o tensiune indus:
V''P =1.7V
+

V z =V P - VP = 0.8 V
poate bloca dioda tranzistorului T , ieirea trecnd n starea 1 logic.
n practic, cu ct marginea de zgomot este mai mare, circuitul funcioneaz n condiii
industriale mai eficiente.
Se fabric circuite logice I-NU cu factorul de branament ridicat prin intercalarea nc a
unui tranzistor care mrete curentul de baz.
Se fabric i circuite din familia HDTL cu nivele mai mari a tensiunilor de alimentare
( +15V ) i margine de zgomot tipic 7V.
Structura porii este asemntoare dar cele dou diode sunt completate cu o diod Zener.
e) Posibiliti de obinere a unor funcii logice suplimentare prin cablarea mai multor
circuite logice DTL.
Un exemplu de cuplare a ieirilor a dou pori este :
V+
Rc

V+

Y1

Rc

Y2
T2

T1
Y

Y1
0
0
1
1

Y2
0
1
0
1

Y
0
0
0
1

Y Y1 Y2
Considernd c avem interconectate M circuite similare i situaia cnd numai o ieire este
pe 0 logic i M - 1 ieiri sunt pe 1 logic.

12

n acest caz , rezistena echivalent din colectorul tranzistorului care conduce nu mai este
RC =2.2 k ci RC'

RC
.
M

Curentul de colector crete foarte mult i poate duce la distrugerea tranzistorului.

n practic se verific dac :
- puterea disipat pe tranzistor nu depete Pdmax .
- curentul de colector poate fi acoperit de curentul bazei.
Dac condiiile nu sunt ndeplinite nu se poate utiliza schema prezentat. Pentru realizarea
cablrii se fabric circuite cu ieirea cu colectorul n gol la care rezistena de colector se pune de
utilizator i se poate determina prin calcul funcie de numr de ieiri ce trebuie cablate.
Schema porii

Reprezentarea simbolic :
V+
Rc

T
RB

Unul din parametrii cei mai importani este timpul de propagare.

Exist - tpHL i tpLH al ieirii .
De obicei tpLH tpHL.
Se consider t p

t pLH t pHL

.
2
Uzual tp pentru familia DTL este 30 ns.
Principalul dezavantaj al circuitelor din familia DTL este timpul de propagare mare datorit
ncrcrii lente a capacitii parazite de la ieire prin RC i comutri lente inverse a tranzistorului
datorit lui RB mare.

13

2.3. Familia TTL (Tranzistor-Tranzistor logic)

Principalele avantaje ale circuitelor integrate din familia TTL sunt :
- viteza de comutaie mai mare.
- tehnologia de realizare a circuitelor este mai simpl.
- pre de cost redus.
2.3.1. Poarta TTL elementar
Schema unei pori TTL elementare I - NU este :
Rolul tranzistorului T2 este de a
mri factorul de branament al
porii .
a) Analiza funcionrii
porii - se face analiznd situaia
de la ieire.
Cazul I
Presupunem c toate intrrile
sunt pe 1 logic. A =B = C = 1.
Curentul se va nchide prin
rezistena R , jonciunea BC a lui
T1 , jonciunile BE a lui T2 i T3
rezultnd faptul c T2 i T3 sunt
saturate .
Potenialul punctului P se poate determina astfel :
VP = 2Vbes +Vd = 2 0.8 + 0.7 =2.3 V
Tensiunea la ieire este V0 = Vces3 =0.2V = VL ( dac exist rezisten conectat n colectorul
lui T3 ).
Se observ c dac toate intrrile sunt pe 1 logic , ieirea Y este pe 0 logic .
Cazul II
Presupunem c cel puin o intrare este pe 0 logic A = 0 ; B = C = 1.
Potenialul punctului P va fi :
V P' V L Vbe 0.2 0.7 0.9V
Pentru a se deschide cele trei jonciuni nseriate ar trebui ca potenialul n punctul P s fie :
V P" Vd 2Vbe 0.6 1 1.6V V ' P

Rezult c tranzistoarele T2 i T3 sunt blocate.

Dac rezistena RC3 este conectat se obine la ieirea tensiunea
V0 V V H 5V Y 1

b) Funcionarea n regimul de comutaie

n perioada de comutaie a ieirii de la starea VL la VH ntr-un timp foarte scurt, T1
funcioneaz ca tranzistor facilitnd comutarea invers rapid a tranzistoarelor T2 i T3.

14

Presupunnd c cele 3 intrri sunt iniiale n starea 1 rezult Y = 0 .Dac intrarea A trece
rapid n 0 logic, tranzistoarele T2 i T3 nu comut imediat n starea de blocare dorit sarcinilor
stocate n bazele lor.
2,3 V
0,9 V

T2

T1

5V

1,6V

T3

0,2V

n timpul procesului tranzitoriu jonciunea BE a tranzistorului T1 este polarizat direct ( 0.7

V ) n timp ce jonciunea BC este polarizat invers , rezultnd c T1 pe durata procesului tranzitoriu
funcioneaz n regiunea activ. n acest caz prin circuitul de colector a lui T1 circul cu curent mare
care descarc rapid sarcina acumulat n bazele lui T2 i T3 comutndu-le invers foarte repede i
avnd ca rezultat mbuntirea timpului de comutaie. Acest circuit se fabric n varianta OC ( open
colector / colector n gol ) .
Schema anterioar prezint n continuare timp de propagare relativ mare i puterea
consumat de la surs de asemenea relativ mare.
O surs important de disipare de energie este RC3. S-a pus problema nlocuirii ei cu un
tranzistor sau a creterii valorii ei.
n afar de ntrzierea datorit saturaiei , timpul de propagare este afectat i de existena
capacitii parazite date de intrrile circuitelor care se conecteaz la ieire. Cu ct numrul de intrri
este mai mare , capacitatea parazit este mai mare.
V+

RC
Y
T3

Cp
I

II

Cazul I
La comutarea VH VL ; condensatorul era ncrcat inial la 5V. n momentul comutrii
capacitatea CP se descarc peste tranzistorul T3 saturat

15

( foarte rapid ) .
Cazul II
La comutarea VL VH , condensatorul era ncrcat iniial la 0.2V. ncrcarea la valoarea 5
V se face prin rezistena RC cu constanta de timp dat de = RC .CP care duce la creterea timpului
de propagare. Scderea foarte mult a lui RC duce la creterea consumului porii , RC rmnnd la
valoarea minim n 100 1k
2.3.2. Seria TTL standard ( normal )
V+=5V

4K

RC4

0,1 K

RC2

1,6 K
T4
T2

T1

D1

D2

D3

T3

Cp

RE

v0

1K

Rolul diodelor D1 , D2 , D3 este de a proteja jonciunea BE la semnale de intrare negative.

a) Analiza funcionrii porii :
Cazul I
Presupunem c A = B = C = 1 jonciunea BE a lui T1 este blocat , tranzistoarele T2 i T3
sunt saturate deci V0 0.2 V = V0L Y=0.
Tensiunea n baza lui T4 este :
Vb 4 Vbes3 Vces2 0.8 0.2 1V
Tensiunea necesare pentru deschiderea lui T4 :
Vb'4 Vbe4 Vd Vces3 0.5 0.6 0.2 1.3V
rezult c tranzistorul T4 este blocat.
Cazul II
Presupunem c cel puin una dintre intrri este pe 0 logic :
A = 0 ; B = C = X.
n acest caz T2 i T3 sunt blocate V0 =VH = 5V. n regim staionar cu ieirea n gol ,
tranzistorul T4 i dioda D vor fi la limita conduciei .Se obine :

16

V0 V Vbe 4 Vd 5 0.5 0.6 3.9V

b) Funcionarea n regim de comutaie
Presupunnd cazul cnd tensiunea de la ieirea porii trece din 0 logic n 1 logic valoarea
iniial a curentului de colector debitat de T4 pentru ncrcarea capacitii parazite CP va fi :
V Vces 4 Vd V L 5 0.2 0.7 0.2
iC 4

39mA
RC 4
0.1
n continuare tensiunea de ieire crete, curentul prin T4 scade i T4 iese din saturaie, la
sfritul perioadei de ncrcare T4 i dioda D ajungnd la limita de conducie.
Reducerea la 0 a lui RC4 ( pentru creterea curentului de ncrcare a capacitii parazite CP )
nu este posibil deoarece n momentul comutaiei exist un interval foarte scurt de timp n care att
T4 ct i T3 conduc simultan ( T4 intr mai repede n conducie dect iese din conducie T3 ), RC4
limitnd curentul de scurtcircuit. Aceast ieire se numete totem - pole ( sau legat ). Sursa de
alimentare este solicitat la impulsuri de curent n timpul comutrii ieirii din stare Low n High. Se
folosesc condensatoare de decuplare pe grupuri de circuite integrate.
Performanele obinute sunt :
- tp = 10 ns.
- PC = 10mW/circuit
Circuitele cu ieire totem - pole nu pot fi cablate la ieire deoarece dac unul are ieire pe 0
logic i altul pe 1 logic ar fi cvasicircuit.
2.3.3. Seria TTL rapid
V+=5V

VH

RC4

R3

2,4 K

0,05 K

0,8 K

VL

T5
T4

T2

T1

R4

3,5 K

D1

Re

R1

0,5 K

R2
0,25 K
T3
T6

v0

17

Pentru reducerea n continuare a timpilor de propagare se poate :

- crete amplificarea circuitului prin nchiderea unui tranzistor suplimentar ;
- folosi un rezistor de valoare mai mic n scopul supracomandrii prin curent a
tranzistorului , procedeu care duce la creterea vitezei de comutaie.
- utilizarea rezistenei neliniare n scopul evitrii saturaiei profunde a lui T3 .
Schema porii fundamentale pentru seria TTL rapid este :
Tranzistorul T6 , R1 i R2 joac rolul unei rezistene Re ( neliniare ). Tranzistorul T5 este un
amplificator suplimentar de curent i duce la micorarea rezistenei de ieire a circuitului. Prin
introducerea jonciunii baz - emitor a lui T5, dioda D nu mai este necesar, rolul ei fiind preluat de
jonciune.
Utilizarea rezistenei neliniare Re prezint dou avantaje bazate pe faptul c valoarea ei
depinde de tensiunea Vbe3.
Re

Considernd c tranzistorul T3 trece din starea blocat

n saturat la valori mici a lui Vbe3, curentul din emitorul lui T2 se
distribuie preponderent spre T3 accelernd ieirea din starea de
blocare, Re fiind mare. Cnd procesul de comutaie este terminat
Vbe3
T3 intr n saturaie, Re are valoarea mic i o parte mai mic din
curentul de emitor a lui T2 revine tranzistorului T3 mpiedicnd
intrarea profund n saturaie a lui T3.
Al doilea avantaj al folosirii Re este mbuntirea caracteristicii de transfer.
Aceast variant constructiv permite obinerea timpilor de propagare de ordinul tp 6ns dar au
dezavantajul puterii consumate de 30 - 60 mw / circ.
2.3.4. Seria TTL Schottky
Circuitele din familia TTL funcionau cu tranzistoare n regim de saturaie. Creterea n
continuare a frecvenei la care pot fi utilizate se poate face prin evitarea intrrii n saturaie a
tranzistoarelor. Se poate ajunge la valori ale timpilor de propagare de 3 ns, cu puteri disipate de
30 60 mW/circuit.
Schema unui circuit logic I - NU din seria Schottky este practic identic cu schema din
seria rapid cu deosebirea c toate tranzistoarelor care se pot satura n timpul funcionrii se
nlocuiesc cu tranzistoare Schottky iar diodele se nlocuiesc cu diode Schottky.
Dioda Schottky este contact ntre un metal i un semiconductor de tip n avnd ca proprieti
timpul de stocare foarte mic ( ts 1ns )i faptul c la conducie tensiunea anod - catod are valoarea
mai redus dect cele cu Si ( 0.4V).
Tranzistorul Schottky este compus dintr-un
i
tranzistor npn i o diod Schottky. La creterea tensiunii
Ucd, tensiunea baz - colector este limitat la maxim 0.4V
deci tensiunea UCE a tranzistorului nu poate depi valoarea
Vbe - Vds deci tranzistorul T nu are cum s se satureze.
ts

18

V+

Din punct de vedere tehnologic, realizarea diodei Schottky se face

prin punerea in legatura a contactului de aluminiu al bazei cu
colectorul. Simbolul tranzistorului Schottky este :

d
icd

Ucd

2.3.5. Circuitul logic cu 3 stri

Din cele prezentate anterior rezult c circuitele cu un tranzistor la ieire au viteza de
funcionare mic ns pot fi cablate la ieire spre deosebire de circuitul cu dou tranzistoare la ieire
( totem-pole ) a crui vitez de funcionare este mai mare ns nu poate fi cablat la ieire .
Circuitul logic 3 stri combin viteza mare de funcionare cu posibilitatea utilizrii ieirii
cablate. Exist circuite cu 3 stri n serii normale, rapide sau Schottky.
Circuitul are o intrare n plus numit intrare de validare E ( Enable ) cu ajutorul creia se
pot comanda strile circuitului.
Pentru valoarea E = 1 circuitul funcioneaz ca un circuit I - NU cu ieiri legate ( totem pole ) , ieirea circuitului putnd avea valorile 1 sau 0 .
Pentru valoarea E = 0 circuitul prezint la ieire impedan ridicat, el fiind practic
deconectat de la magistrala de ieire.
Schema unei pori elementare este :
V+ =5V

A
B

VL

VH

Rc2

Rc4

B
T4

T2

D
Y
T3

O
E

RET2

U0

5V
0,1V

O este un amplificator cu particularitatea c la ieire are un tranzistor astfel nct nivelele de

ieire se pot modifica ntre 5V i 0.1 V.
Intrarea C este intrarea de comand.

19

a) Analiza funcionrii porii :

Cazul I : E = 1
La ieirea lui O avem 5 V deci jonciunea corespunztoare intrrii C nu conduce i nu are
influen asupra lui T1 .
Dioda d va fi blocat rezultnd c circuitul funcioneaz normal ca la schemele descrise
anterior, realiznd funcia I - NU.
Cazul II : E = 0
Ieirea operatorului O este pe 0.1 V deci intrarea C se pune practic la mas, T2 fiind blocat,
T3 este blocat ( nu trece curent prin rezistena RET2 )
Potenialul bazei lui T4 va fi :
V B 4 Vd 0.1 0.8 V B 4 1.1V
adic tensiunea necesar deschiderii a dou jonciuni.
Rezult c T4 este blocat deci impedana msurat la ieirea circuitului ntre ieiri i mas
este foarte mare, circuitul fiind practic deconectat de la alte circuite n ce privete ieirea.
Reprezentarea simbolic
A
B

A
B

Poarta cu intrare
de validare activ pe 1

Poart cu intrare
de validare activ pe 0

Tipuri de operatori fabricai :

A

E
A

Y
E

Variante neinversoare

Variante inversoare

2.4. Familia ECL ( logic cuplat prin emitor )

Performanele obinute de circuitele din aceast familie constau n timpii de propagare 1
4 ns la puteri disipate pe poart de pn la 40mw.
Circuitul conine numai rezistoare i tranzistoare, poarta fundamental fiind poarta SAU sau
SAU - NU .
Viteza de funcionare mai ridicat se datoreaz :
- comutaiei de curent;
- valorii reduse a variaiilor de nivel la ieire;
- funcionarea tranzistoarelor care conduc numai n zona activ.
Pentru asigurarea compatibilitii de nivele de ieire, anumite valori de tensiuni i
rezistenelor trebuie respectate cu precizie.

20

Funcia logic realizat

Y= A+ B + C

Alimentarea cu tensiuni negative se face pentru :

- micorarea influenei asupra circuitului a variaiei sursei de alimentare ;
- evitarea distrugerii circuitului n cazul scurtcircuitului unei ieiri la mas;

VC1

T1

T1

RC1
0,27 k

RC2
0,3 k
VC2

T3

T2
T4

T1
Vb =- 1,15V

E
V0H
V0L

RE
1,18 k

RE4
1,5 k

V01

V02
V =- 5,2V

a) Analiza funcionrii porii logice

Cazul I :
Presupunem c A = B = C = 0 = VOL . Presupunem c T1, T'1 , T''1 sunt blocate. n acest caz
conduce T2 care este alimentat n baz cu o tensiune obinut de la un divizor compensat cu
temperatura i n ipoteza c T2 funcioneaz n zona activ se obine :
VE = Vb - 0.7 V = - 1.85 V
Curentul de emitor va avea valoarea :
IE RE= VE V

V V 5.2 1.85 3.35

IE E

2.84mA
RE
1.18
1.18

Dac se presupune c T2 are ctig de curent suficient de mare i Ib2 este neglijabil rezult c
IE2 IC2.
VC 2 I E RC 2 0.3 2.84 0.85V
Se observ c T3 conduce i Vbe3 0.7 V
V01 VC 2 Vbe 3 0.85 0.7 1.55V
VOL 1.55V
Dac T1, T'1 , T''1 sunt blocate, prin RC1 trece numai curentul rezidual a lui T1, T'1 , T''1
obinnd :
V02 I r RC 1 Vbe 4 0.05 0.7 0.75V
VOH 0.75V

21

Excursia de tensiune la ieire ntre cele dou stri este VOH - VOL = 0.8 V rezultnd un timp mai redus
la comutarea circuitului.
Verificarea ipotezelor fcute se face n urmtoarele cazuri :
1.
T1, T'1 , T''1
blocate
V
C2

-0,85V

V0L
-1,55V

T1
0,3V

T2

0,3V

-1,15V

-1,85V

Marginea de zgomot pentru semnale pozitive este :

V z Vbe Vbe 0.5 0.3 0.2V

Se observ c jonciunea colector - baz nu e deschis deci tranzistorul T2 nu este saturat.
Cazul II :
Presupunem c cel puin una din intrrile T1, T'1 , T''1 este n conducie deci se aplic VOH.
A = 1 , VOH = -0.75V , rezult c T1 conduce n zona activ , B = C = X.
Facem ipoteza c T2 este blocat
V E VOH Vbe 1 0.75 0.7 1.45V
V V E 5.2 1.45

3.17 mA
RE
1.18
Considernd curentul de baz neglijabil ib1 0.
VC1 I E RC1 3.17 0.27 0.85V
IE

VO 2 VC1 Vbe 4 0.85 0.7 1.55V VOL

V01 Vbe 3 I r RC 2 0.75V VOH
Verificarea ipotezelor fcute se face n urmtoarele cazuri :
1. T2 este blocat
Marginea de zgomot pentru
semnale negative este :
Vb = -1,15 V
T2
0,3V

T2 este blocat V Z Vbe Vbe 0 ,2V

-1,45V

2. Verificm c T1 nu este saturat :

Jonciunea BC este polarizat direct dar nu este
-0,85V
deschis deci T1 nu este saturat.
0,1V
-0,75V

T1
Tranzistoarele T3 i T4 au rolul de a mri factorul de branament la ieire i prin cderea de tensiune
pe jonciune BE asigur compatibilitatea nivelelor de ieire cu cele de intrare.
Curentul absorbit de la surs variaz foarte puin la comutarea dintr-o stare n alta deci nu
apar vrfuri de curent la comutare.

22

Reprezentarea simbolic :

b) Realizarea logicii cablate

A
B
V
CE

Y1
0
0
1
1

Y2
0
1
0
1

Y1

Y2

Y
Y

Y
0
1
1
1

Y = Y1 + Y2
Apar problemele de la familia TTL cu un singur tranzistor la ieire deoarece dac Y1 = 0 i
Y2 = 1 curentul trece prin 2 rezistene n paralel deci ieirea circuitului se ncarc foarte mult.
Se fabric circuite cu emitorul n gol, utilizatorul conectnd o singur rezisten de emitor
corespunztoare mai multor ieiri interconectate.
c) Avantaje
o
o
o
o
o
o

timp de propagare mic tp =1 4 ns.

existena ieirilor complementare.
inexistena vrfurilor de curent la comutare.
rezisten de intrare mare.
rezisten de ieire mic.
factor de branament mare.

d) Dezavantaje
o margine de zgomot mic.
o variaie mic ntre cele dou nivele logice.
o incompatibilitatea
nivelelor de ieire
integrate.

cu

alte

familii

de

circuite

23

2.5. Familia I2L ( Integrated Injection Logic ) - 1972

Principalul avantaj al acestei familii este faptul c conine numai tranzistoare, structur ce
asigur o tehnologie simpl, fr insule de izolare, o densitate de integrare de aproximativ 10 ori mai
mare ca la familia TTL la viteze comparabile.
Circuitul
fundamental
este
V+
<
inversor
cu
ieiri
multicolector.
<
I
a) Analiza funcionrii circuitului :
<
0
I. Presupunem c T'2 este saturat,
T1
<
T1
A
C
rezult Vces2 0,1 V.
A
C
A
1
C
n acest caz tranzistorul T2
A
2
T2
T2
3
este blocat deoarece Vbe2 = Vces.
V
Tranzistorul T1 funcioneaz ca
be
tranzistor n zona activ pentru c
2
este nesaturat i d curentul de
colector al tranzistorului T2' .
Intrarea A e pe 0 logic VOL = 0,1 V.
II. Presupunem c T'2 este blocat. n acest caz T2 conduce, Vbe2 = 0,7V.
Tranzistorul T1 este saturat i injecteaz curent n baza lui T2 . Rezult c nivelul logic ridicat
este VOH = 0,7 V.
Prezena tranzistorului T1 de tip PNP are dezavantajul micorrii vitezei de funcionare.
Comparaii ntre familia
I2L
TTL
- timp de propagare tp [ ns ]
25 -250
10
- densitate de integrare ( tranz./mm2 )
200
20
- putere consumat
6nW - 70 W
10mW
- tensiune de alimentare
1 - 15V
5V
2
La familia I L diferena dintre VOH i VOL este relativ mic deci cele dou familii nu sunt
compatibile.
Marginea de zgomot este mai puin bun ca la familia TTL .
Ca exemplu de realizare a altor funcii logice cu ajutorul acestor tipuri de circuite este
prezentat schema de mai jos :
<<

I1

I0

I3
A B = A+ B

A
AB

(B)

V+

24

2.6. Circuite integrate logice cu tranzistoare MOS.

Avantajele tehnologiei MOS fa de tranzistoarele bipolare sunt :
densitatea de integrare mult mai mare ( se utilizeaz numai tranzistoare ).
puterea consumat de la surs este relativ mic.
tensiunea de alimentare poate lua valori ntr-un interval larg, existnd posibilitatea ca
prin alegerea tensiunii de alimentare s se realizeze compatibilitatea ntre familia MOS i
celelalte familii.
curent de intrare foarte mic.
dimensiuni reduse.
Principalul dezavantaj este viteza de funcionare cu un ordin de mrime mai mic dect n
tehnologia cu tranzistoare bipolare datorit capacitilor parazite de substrat i capacitilor parazite
de ieire. Se obin timpi de propagare de ordinul
tp = ( nx10 nx100 ) ns
2.6.1. Familia MOS.
De obicei n cadrul acestei familii se
folosesc tranzistoare MOS cu canal n care
permit alimentarea cu tensiuni pozitive fa
de mas, i fiind vorba de tranzistoare care
funcioneaz prin mbogire de purttori
au caracteristica prezentnd avantajul
blocrii prin aplicarea unei tensiuni nule pe
gril.
Circuitul fundamental este inversorul
VGS
care cuprinde dou tranzistoare, unul de
comand i unul de sarcin, ambele cu
Vp
canal n.
Tranzistorul T2 este n permanen n conducie i prezint o rezisten ntre surs i dren
dependent de dimensiunile canalului.
Id

V +D

Analiza funcionrii n regim de

comutaie se face innd seama de capacitatea
parazit Cp .
T2
1. Presupunem c ieirea trece din stare
V
VOH VOL. Aceasta se face prin intrarea n
conducie a lui T1 i prin descrcarea relativ
rapid a capacitii CP peste Rds1 ( rON1 ).
Cp
T1
V0
Timpul de descrcare td = Cp rON este de
Vi
obicei mic pentru c rON este mic.
2. Presupunem c ieirea trece din starea
VOL n VOH . Tranzistorul T1 se blocheaz iar
capacitatea parazit se ncarc prin
intermediul rezistenei rON2 de valoare mare. Timpul de ncrcare td = Cp rON2 este mai mare deci
comutarea jos sus se face mult mai ncet.

25

Vi
t
V0

a) Realizarea altor funcii logice cu ajutorul porii fundamentale.

1. Circuitul I -NU.
VG

VD
T2

A
0
0
1
1

Y = AB

B
0
1
0
1

Y
1
1
1
0
Tensiunea VG se ia mai mare ca VD pentru a
determina o excursie mare de tensiune la ieire cnd
T1, T1' sunt blocate.
VOL corespunde tensiunii pe ambele tranzistoare
Z
n conducie deci constructiv se alege raportul
mai
L
mare pentru ca VOL s fie ct mai mic.
2. Circuitul SAU - NU.

T1
T1

VG

VD

Y = A+B

T1

T1

A
0
0
1
1

B
0
1
0
1

Y
1
0
0
0

mod uzual timpul de propagare la un inversor din

familia MOS este
tp = 300 ns datorit frontului cresctor al tensiunii de
ieire.

Puterea consumat este tipic 1mW.

Dezavantajele:
- putere relativ mare consumat ( fa de familia CMOS, I2L)
- viteza de funcionare relativ mai sczut.

26

Toate circuitele din familia MOS - CMOS sunt prevzute la intrare cu diode care protejeaz
stratul gril - substrat de strpungere n cazul ncrcrii electrostatice a grilei i de asemenea se
protejeaz intrarea n cazul aplicrii accidentale a unor tensiuni negative.
2.6.2. Familia CMOS.
- puterea consumat mult mai mic ( nx1 W ) n regim static.
- timpi de propagare mai redus ( 50ns ).
Poarta fundamental este intervalul care utilizeaz tranzistoare complementare ( primul cu
canal n i al doilea cu canal p ).
V+D
D2

T2

Id

p
Y

A
Vi

T1

Cp

D1

V0

VGS
Vpp

Vpm

Diodele D1 i D2 protejeaz intrrile. D2 protejeaz tranzistorul T2 n cazul aplicrii unei

tensiuni de intrare Vi V+D. Ca i la tranzistoarele bipolare la, aceeai geometrie a canalului,
tranzistoarele de tip n se comport mai bine dect cele de tip p n ce privete :
- comportarea cu frecvena.
- conductana de transfer.
- rezistena n stare de conducie mare.
Z
Z
3

n practic
L T2
L T1
a) Funcionarea porii fundamentale
1.
Presupunem c A = 1 Vi V+D, tranzistorul T1 este n conducie, T2 blocat i
tensiunea de la ieire V0 = VOL 0; Y = 0.
2.
Presupunem c A = 0 Vi 0 ; T2 conduce, V0 = VOH VD ; Y = 1.
Se observ c Y A
Se observ c n regim static nu exist situaie n care s conduc ambele tranzistoare, deci s
se consume putere de la surs. Practic n acest caz puterea consumat este doar cea necesar
ncrcrii capacitilor parazite de la ieire ( cnd T2 conduce ).
n regim dinamic exist un interval de timp ( de ordin ns ) cnd conduc ambele
tranzistoare .Aceasta explic creterea puterii consumate de la surs odat cu creterea frecvenei
impulsurilor de la intrare.

27

Alt avantaj al acestei familii este faptul c ncrcarea i descrcarea capacitii parazite se
face prin rezistene dren - surs aproximativ egale i de valori mici ceea ce micoreaz constanta de
timp fa de familia MOS la trecerea jos - sus a ieirii
b) Realizarea altor funcii logice cu ajutorul porii fundamentale .
1. Circuitul I - NU.
V +D

A
0
0
1
1

T2

T2

B
0
1
0
1

Y
1
1
1
0

Y = AB
A

Y A B

T1
B

T1

2. Circuitul SAU - NU
A
0
0
1
1

V +D
T2

Y = AB

T1

Y
1
0
0
0

Y A B

T2

B
0
1
0
1

T1

Notnd cu n numrul de intrri ai unei

pori, pentru circuitele din familia MOS se
folosesc n + 1 tranzistoare iar pentru circuitele
din familia CMOS se folosesc 2n tranzistoare.

28

3.

Circuite de impuls

Circuitele basculate se caracterizeaz prin dou stri distincte, trecerea dintr-o stare n alta
realizndu-se prin procese de basculare.
Prin basculare se nelege variaia rapid a mrimilor electrice caracteristice circuitului sub
influena reaciei pozitive. De cele mai multe ori se utilizeaz dou elemente amplificatoare
inversoare cuprinse ntr-o bucl de reacie pozitiv. Reacia pozitiv acioneaz doar pe durata
procesorului tranzitoriu n care are loc bascularea, n rest elementele amplificatorului funcionnd n
afara regiunii active a caracteristicilor de transfer.
n funcie de modul n care se face cuplajul necesar nchiderii buclei de reacie se deosebesc
circuite basculante bistabile ( cuplaj direct ), monostabile ( cuplaj direct i cuplaj capacitiv ) i
astabile ( cuplaj capacitiv ).
Circuitele basculante bistabile se caracterizeaz prin existena a dou stri distincte, cele
monostabile se caracterizeaz printr-o stare stabil i una cvasistabil iar cele astabile prin dou stri
distincte cvasistabile.
Prin stare stabil se nelege starea n care circuitul poate rmne un timp nedefinit dac
asupra lui nu se intervine cu un semnal de comand.
Starea cvasistabil este starea n care circuitul rmne un interval de timp bine stabilit prin
constanta de timp a unor circuite de temporizare, dup care trece n cealalt stare.
3.1. Circuite basculante bistabile
Circuitul se poate afla n dou stri distincte, sesizabile la ieire. Fiecrei stri i se poate
ataa cifra binar 0 sau 1.
Sesiznd starea circuitului la una dintre ieiri putem spune c funcioneaz ca o celul de
memorie a unei cifre a unei cifre binare.
3.1.1.Circuite bistabile realizate cu inversoare
A

Funcionare :

I1

I2

n timpul regimului tranzitoriu cnd

inversorul funcioneaz n zona liniar se
observ c datorit conectrii, inversarea duce
la reacie pozitiv. O variaie de tensiune la
intrarea lui I1 este amplificat i inversat i se
aplic la tensiune de reacie la ieire n faz cu
tensiunea iniial.
Prin convenie se consider c starea
bistabilului este 0 logic dac Q = 0 i 1 logic
dac Q = 1.

A1 Q 0 Q 1 A
A 0 Q 1 Q 0 A

Pentru modificarea strii cu ajutorul intrrii A, presupunem c A 0 Q 0 deci la ieire

inversorului I2 corespunde un tranzistor saturat. Pentru a trece intrarea n 1 logic trebuie trecut
intrarea A pe 1 logic. Intrarea A avnd ca rezisten de sarcin ieirea lui I2 ( foarte mic) , puterea
necesar ar fi fost mare, fapt care arat c utilitatea practic a acestui tip de circuit este foarte redus.

29

3.1.2. Bistabilul - S - R asincron.

P1

I1

P2

I2

S
0
0
1
1
Funcionarea :

R
0
1
0
1

Q
0,1
0
1
Interzis

- S = R = 0 . Intrrile de comand I1 i
I2 trec pe 1 logic nemodificnd starea
ieirilor.
- S = 0, R = 1 I1 = 1; I2 = 0 rezult c
Q 1 Q = 0.

- S = 1; I1 = 0 Q 1 .
- S = 1; R = 1 Se foreaz ambele
ieiri pe 1 logic deci Q = Q 1 i circuitul nu funcioneaz ca bistabil.
Reprezentarea simbolic :
Acelai circuit se poate obine i cu funcia SAU - NU.

Q S Q S RQ S R Q S R Q S R Q
Q

Q
R

Se observ c circuitele bistabile prezentate funcioneaz n mod asincron deci variabilele de

stare se pot aplica la orice moment.
3.1.3. Bistabilul R - S sincron

Tk

Prin sincronizare se nelege

aplicarea la o intrare de sincronizare
( de tact ) a bistabilului a unor
impulsuri periodice de tact.
Starea circuitului se poate
modifica numai pe durata Ti, timp n
care nu se mai modific intrrile S i
R.
ntre dou impulsuri de tact
starea
circuitului
rmne

V0H
Ti

V0L
T

30

nemodificat rezultnd c n acest interval de timp se pot modifica intrrile S i R fr consecine

asupra strii circuitului.
Studiul funcionrii unui sincron se face cunoscnd valorile logice Sn i Rn existente nainte
de aplicarea celui de al n+1 - lea impuls de tact urmnd s se determine valoarea lui Qn+1 la
tensiunea impulsului de tact.
Schema bistabilului R - S - sincron este :
S

IP11

P3

Tk

P4

P2

Se observ c dac TK ar fi n permanen pe 1 circuitul funcioneaz ca un bistabil R - S asincron.

Dac TK este pe 0 logic , ieirile porilor P1 i P2 sunt pe 1 logic, starea care nu poate fi
modificat oricare ar fi valorile lui R i S.
Funcionarea bistabilului
Pentru ridicarea nedeterminrii n cazul S = 1, R = 1, se pot utiliza bistabile de tip J - K.
Sn
Rn
Qn+1
0
0
Qn
0
1
0
1
0
1
1
1
Nederminat
3.1.4. Bistabilul J - K
Se caracterizeaz prin faptul c ieirile porilor P1 i P2 depind nu numai de S, R i TK ci i de
valorile anterioare Q i Q dinaintea aplicrii impulsurilor de tact considerat.
S
J

IP11

Tk

P3

L
L
P4

P2
R

31

Starea bistabilului este determinat de Jn , Kn , Qn , Q n.

Jn
0
0
0
0
1
1
1
1

Kn
0
0
1
1
0
0
1
1

Qn
0
1
0
1
0
1
0
1

Qn
1
0
1
0
1
0
1
0

Qn+1
0
1
Qn
0
1
Qn
1
0

Qn
0
1
Qn

Analiza funcionrii circuitului n cazul J = K = 1 este valabil dac timpul de propagare de

la intrare la ieire al bistabilului este mai mare ca durata Ti .
Dac nu este mplinit aceast condiie bistabilul schimb tot timpul starea pe toate durata
impulsului de tact starea final nemaifiind determinat.
Din acest motiv, pentru buna funcionare se pot introduce linii de ntrziere pe bucla de
reacie.Intrrile S i R sunt intrri asincrone i permit punerea pe 0 sau pe 1 a bistabilului n mod
asincron ( nesincronizat cu impulsuri de tact ), aceste intrri avnd prioritate.
Se noteaz cu S i R fiind active pe nivel 0 logic ( ndeplinesc funcia pentru care au fost
prevzute pe nivel 0 logic ).

S
0
0
1
1

R
0
1
0
1

Q
Interzis
1
0
Funcionare normal

Starea S = R = 1 corespunde funcionarii sincrone a bistabilului sub influena intrrilor JK.

3.1.5. Bistabilul JK - MS - se compune din dou seciuni
1 - master
2 - sclav
Legtura se face numai n intervalul de timp dintre dou impulsuri de tact astfel nct pe
durata impulsului de tact ieirile bistabilului n ansamblu nu se modific ndeplinindu-se condiia de
JK obinuit.
n acest caz rezult c tabelul reprezentat pentru bistabilul JK este valabil pentru orice durat
a impulsului de tact a acestui bistabil.

32

IP1 1

S
P3

P5

P7

Tk
Q
P6

P4

P2

P8

R
Tk

Porile P5 i P6 fac legtura ntre M i S prin TK .

Se observ c dac TK este pe 0 logic informaia nu ajunge n S ci doar dup ce TK = 1
( TK = 0 ).
n acest fel problema funcionrii corecte este rezolvat nemaifiind necesare introducerea
linilor de ntrziere.
3.1.6. Bistabilul de tip D ( delay ) - ntrzie un front cu o durat aproximativ egal cu
perioada dintre dou impulsuri de tact.
QnH = Dn
Valoarea logic la ieirea Q dup impulsul de tact este egal cu valoarea logic a intrrii
naintea impulsului de tact.
Ti - perioada ntrzierii.
D
t
D

Tk

T0H

Tk

Tk
R

Tk

33

3.1.7. Bistabilul T ( Toggle ) se caracterizeaz prin faptul c la fiecare impuls de tact ieirea comut
dintr-o stare n alta.
Bistabilul T se poate obine dintr-un bistabil JK - MS cu urmtoarea schem.
Considernd Tn nivelul logic dup n impulsuri a lui TK i Qn ieirea dup n impulsuri, se
poate determina nivelul logic al ieirii dup al n + 1 - lea tact al intrrii de tact :

Tk

Tk
k

Tn

Qn

Qn+1

Se observ din tabel c la orice comutare a tactului Tn, la ieirea Qn+1 se schimb fa de Qn.
Funcionarea bistabilului de tip T este descris i de ecuaia :
Qn1 T n Qn Tn Q n
3.1.8. Circuitul basculant bistabil asimetric Schmitt - este un circuit basculant comandat
prin nivele de tensiune. Caracteristica circuitului este o caracteristic cu histerez care permite
formarea impulsurilor i
V+
detecia
dup
nivel
a
impulsurilor.
Schema
prezentat
Rc1
Rc2
reprezint
un
amplificator
cu
R1
dou etaje cu reacie pozitiv
rg
de curent serie prin rezistena
T1
Re.
T2
Dac IE, crete, tensiunea
I
pe rezistena Re crete, U CT 1
v
+

scade deci tranzistorul T2

Re
tinde spre blocare, IE2 scade i
R2
tensiunea
la
intrarea
circuitului crete.
Notnd
cu
Ab
amplificarea de curent n
bucl deschis se disting urmtoarele cazuri de funcionare a circuitului:
vi

Ab 1 - circuitul funcioneaz ca amplificator cu amplificare determinat.

Ab = 1 - circuitul funcioneaz ca un circuit bistabil comandat prin nivelele de intrare,
basculnd fr histerez.
Ab 1 - circuitul funcioneaz ca un bistabilul cu histerez .
Caracteristica circuitului n cele 3 cazuri este :

34

v0

Ab>1

v2

Ab=1

Ab<1

v1

vi

a) Determinarea pragului V1.

Considernd c iniial tensiunea Vi = 0, tranzistorul T1 este blocat i T2 este n conducie.
Tensiunea necesar deschiderii tranzistorului T1 este tensiunea de prag V1 :
V1 Vbe VRe
1

Scriind legea a doua a lui Kirchoff pentru bucla RC1, R1, R2 se obtine :
V

I=
V = I (RC1+ R1+ R2 )
RC1 R1 R2
Tensiunea n baza lui T2 este :
VB2 = I R2

V B2 V

R2
RC1 R1 R2

Tensiunea pe rezisten Re va fi :
VRe Vb2 Vbe2 V

R2
Vbe2 ,
RC1 R1 R2

relaie din care se poate determina valoarea tensiunii pe prag V1.

R2
R2
V1 V
Vbe 2 Vbe 1 V
0,1V
RC1 R1 R2
RC1 R1 R2
b) Determinarea pragului V2.
n acest caz tranzistorul T1 conduce i tranzistorul T2 este blocat. n momentul blocrii este
ndeplinit relaia :
VB2 Vbe 2 V Re , unde
VRe I E1 Re 1 I B1 Re

35

Scriind legea a doua a lui Kirchoff pentru bucla RC1, R1, R2 se obine :
V RC1 I I C1 I R1 I R2

V B2 R2 I

V B2

RC1 I C1 R2

RC1 R1 R2

nlocuind n prima relaie se obine :

V RC 1 I B1 R2

RC1 R1 R2

Vbe 2 1 I B1 Re

Valoarea tensiunii de prag V2 va fi :

V2 Vbe1 I E1 Re Vbe1 1 I B1 Re
Considernd , pragul V2 la care comut circuitul va fi :
V2 Vbe1 I B1 Re
Din relaia (3) se obine :

V R2
I B1
Vbe 2
RC1 R1 R2

i nlocuind n relaia lui V2 se obine :

V2 Vbe1

V R2
Vbe 2
RC1 R1 R2

RC1 R2
1
Re RC1 R1 R2

RC1 R2

RC1 R1 R2

Re

Dei Vbe1 , i Vbe 2 intervin cu semne diferite, datorit faptului c au coeficieni diferii,
stabilitatea termic a pragului VL nu este aa bun ca a lui VH.
Posibilitile de utilizare a circuitului basculant Schmitt.
- detectarea impulsurilor de intrare dup nivelul lor. De exemplu avnd un tren de impulsuri
cu dou nivele de tensiune ( una sub VL i alta peste V1 ) la ieire se pot separa.
- separarea impulsurilor utile, necate n zgomot ( se utilizeaz ca detector de impulsuri i
formator ).
n afar de schema prezentat anterior, aceast funcie se poate realiza cu circuite integrate
din familia TTL i CMOS.

36

Realizarea circuitului trigger Schmitt utiliznd circuite integrate din familia TTL.
Se utilizeaz un circuit neinversor sau dou circuite inversoare :
Schema triggerului este :
R1

R2

vi

v0

Fie VT pragul de tensiune

la care circuitul basculeaz
dintr-o stare n alta.
Presupunnd ca tensiunea
la
intrare
crete,
cnd
potenialul n punctul a atinge
valoarea VT , ieirea circuitului
are valoarea VOH.
Rezistena R2 prezint o
reacie pozitiv fapt care face
ca trecerea dintr-o stare n alta
s se fac rapid.

Scriind legea a doua a lui Kirchoff pentru bucla R1, R2 se obtine :

V0 Vi
Vi + I(R1 + R2) = V0
I=
R1 R2
Tensiunea n punctul a este :
V Vi
Va Vi 0
R1
Vi + IR1 = Va
R1 R2
a)

Determinarea pragului V1.

Dac Vi era iniial pe VL VO = VOL .La comutare Va =VT.

V V1
VT V1 0 L
R1
R1 R2
V1
b)

VT R1 R2 V0 L R1
R2

Determinarea pragului V2.

Similar, dac la intrare tensiunea era Vi = V0H, la iesire tensiunea era V0H. Analog se obine
relaia :
V R1 R2 V0 H R1
V2 T
R2
Tensiunea de histerez este :
R
Vh V1 V2 V0 H V0 L 1
R2

37

Valoarea rezistenei R1 se alege din condiia ca tensiunea la intrarea porii logice s nu

depeasc o valoare care s duc la comutarea porii dac intrarea este comutat de V0L. Schema
echivalent este :
R1
Id
V i V0 L R I d
n catalog se indic valoarea maxim ViLM =
vi
0,8V ( uzual ) care nu duce la depirea pragului de
v0L
comutaie VT .
Se obine :
V V0 L 0 ,8 0 ,2
R iLM

380
Id
1 ,6 10 3
n practic se alege de obicei R = 220 330 .
2. Realizarea circuitului trigger Schmitt utiliznd circuite CMOS.
n acest caz nu exist curent de intrare deci valoarea rezistenei de intrare nu este limitat
superior. Creterea rezistenei datorit capacitii de intrare parazite face ca tipul de propagare al
unui astfel de circuit s fie cu ct rezistena de intrare folosit este mai mare.
- V0H = VD.
- V0L = 0 ( 40 - 50 mV ).
V
- VT = D .
2
Pragurile V1 i V2 vor fi :
VD
R1 R2
R
V
R
2
V1
0 1
V1 D 1 1
R2
R2
2
R2
V2
R1 R2
R
V
R
2
V2
VD 1
V2 D 1 1
R2
R2
2
R2
R
Vh V D 1
R2
n practic se utilizeaz circuitul CDB 413E care conine dou pori I - NU cu patru intrri
i cu trigger Schmitt.

3.2. Circuite basculante monostabile se caracterizeaz printr-o stare stabil din care poate
iese doar la comand i o stare cvasistabil n care poate rmne doar un interval de timp bine
determinat.
Astfel de circuite se pot realiza cu elemente inversoare dar nchiderea buclei de reacie se
face cu cuplaj direct. Defazajul total indus trebuie s fie 0 ( 3600 ) . n practic exist variante de
monostabile cu componente discrete.

38

3.2.1. Circuite monostabile cu 2 pori I - NU.

C

P1

P2

(Q)

vi

b
(Q)

v0

E=1

Intrarea E este intrare de validare (enable). Dac E=1 circuitul funcioneaz ca monostabil,
dac E = 0 ieirea Q este forat pe 1 logic.
Se observ c circuitul prezint o reacie pozitiv datorit prezenei celor dou pori
inversoare, cuplajul ntre poriile P1 i P2 realizndu-se capacitiv.
Starea iniial corespunde tensiunii Vi = 1 logic.
Dac rezistena R 380 , intrarea porii P2 este pe 0 logic v0 = 1, la intrare avem dou
intrri pe 1, obinndu-se va = 0, vb = 0.
Starea stabil a circuitului este deci Q = 0; Q 1 .Diagramele de timp n cazul apariiei unui
impuls negativ la intrare sunt :

vi

V0H
V0L

va
(Q)

V0H

Ti
t
V0H

vb
V0
(Q)

VT

Vb
V0H

t
Ti
V0L

VT - reprezint nivelul de prag al circuitului I este aproximativ 1,4V pentru familia TTL.
Vb = IiL R VT. La frontul negativ a lui va, tensiunea Vb nu scade mult sub 0V deoarece
exist diodele de protecie care limiteaz vrful la 0,6V.
Considernd originea axei timpului n momentul declanrii frontului negativ a lui Vi se
poate scrie :

v b V0 H Vb e RC Vb
Din condiia ca la t = Ti, vb = VT se obine :
V Vb
Ti R C ln 0 H
VT Vb

39

Poarta P2 poate fi un simplu inversor dac nu este nevoie de o stare de inhibare. De

asemenea, dac poarta P1 este un circuit I - NU cu trei intrri, una dintre ele poate fi utilizat ca
intrare de inhibare.
3.2.2. Circuitul monostabil cu 4 pori I - NU.
Schema circuitului este :
S
P1

Vcd

P2

Q
P3
+5 V

b
P4
C

Starea stabil a circuitului este :

Vcd 1; Q 0 ; Q 1 ,
Va V0 L 0 ;Vb V0 L I iL R V0' L
R1
Durata variaiei n sens negativ a lui R corespunde ntrzierilor de propagare ale circuitului
i este de cteva zeci de ns. Durata strii cvasistabile este Ti. Dac rezistena R 380 , ecuaia care
descrie exponeniala Vb este :
t

v b V0 H V0' L 1 e RC V0' L

la momentul t = Ti, vb = VT

40

Diagramele de timp corespunztoare funcionrii circuitului sunt :

V0H

Vcd

V0L
Q

V0H
V0L

V0H

V0L

(Q)

V0H
V0L

VQ

V0H
VT

V0L

1 e

VT V0 H V

V0 H V0' L
Ti R C ln
V0 H VT

'
0L

Ti
RC

V0' L

3.3. Circuite basculante astabile.

Datorit existenei cuplajelor capacitive, circuitul nu este niciodat stabil, rezultnd c n
permanen circuitul oscileaz, fiind un generator de impulsuri pozitive.
Circuite basculante astabil se poate obine :
- cu componente discrete.
- cu pori TTL sau alte familii.
-

41

3.3.1 Circuite basculante astabile cu componente discrete.

Circuitul prezint 2 etaje de amplificare cu cuplaj RC incluse n bucla de reacie pozitiv
care poate fi activ numai n procesul tranzitoriu de basculare, cnd ambele tranzistoare conduc.
Dac un tranzistor e blocat, bucla de reacie este ntrerupt.
V+
RC1

RB2
+ -

VC1

C2
Vbe1

RB1
-

RC2
+

C1

VC2

Vbe2

De obicei tranzistorul care conduce la saturaie . Condiia intrrii n saturaie este :

RB h21 E RC ( h21E = )
Presupunem c iniial T1 era saturat i T2 blocat. Condensatorul C1 se ncarc de la tensiune
V+, RC2 i jonciunea BE a tranzistorul T1 cu polaritatea indicat pe figur.
Tensiunea de ncrcare a condensatorului este VC1 =V+ - Vbes1.
Considernd c la un moment dat tranzistorul T2 intr n conducie ( fiind saturat ), deoarece
tensiunea UCE2s este foarte mic, practic se poate considera borna ( + ) a condensatorului C1 legat la
mas . n acest caz de la borna ( - ) a lui C1 se aplic bazei tranzistorului T1 blocndu-l.
Din acest moment condensatorul C1 se descarc prin rezistena RB1 i tranzistorul T2,
potenialul bazei tranzistorului T1 crescnd. La un momet dat VbeT1, T1 ncepe s conduc.
Deoarece n acest moment ambele tranzistoare conduc, bucla de reacie este nchis astfel
nct scderea potenialului n colectorul lui T1 transmite bazei tranzistorului T2 ducnd la
micorarea curentului prin baza lui T2, crete tensiunea VCE2, cretere transmis i bazei lui T1,
reacia pozitiv nchizndu-se astfel i ducnd la blocarea lui T2 i saturarea lui T1 .
Pentru simplificarea diagramelor de timp considerm c tranzistoarele se deschid la
tensiunea Vbe 0.

42

Vbe1

VCE1

VC1
1

VCEsat

Vbe2

VCE2

t
Creterea lent produs
de ncrcarea
condensatorului prin RC

VC2
VCEsat

Determinarea constantei 1 . Schema echivalent la descrcarea condensatorului C1 este :

RB1

+
VC1

C1

i(t)

+
Vces2

V
-

Vbe1

Scriind legea II a lui Kirchoff se obine :

1
V VC 1 Vces2 i R B1 i t dt
C
Notm :
E V VC1 Vces2
1
i t dt
C1
Deoarece n momentul blocrii lui T1 practic n circuit a aprut un semnal treapt, ecuaia se
poate rezolva utiliznd transformata Laplace.

1
E s
I s
E s I s R B1
1
s C1

R B1
s C1
E
Deoarece E s
( semnal treapt )
s
E
E
1
t

I s

E
RB1 C1
1
R

1
i t
e
B1
s

s RB1
R B1
R

C
s C1
B1
1

Tensiunea BE a lui T1 poate fi scris :

E V VC 1 Vces2 i RB1

43

Vbe i RB1 V E e
La momentul

t
RB1 C 1

t = 1, Vbe1 = Vbe1

Vbe 1 E e

1
RB1 C1

Efectund calculele se obine:

2V Vbes1 Vces2
E
1 R B1 C 1 ln
RB1 C 1 ln
V Vbe 1
V Vbe 1
Deoarece n practic tensiunea de alimentare V este suficient de mare n comparaie cu
tensiunile baz emitor a tranzistoarelor, relaiile aproximative pentru constantele 1 i 2 sunt :
1 R B1 C 1 ln 2
2 RB2 C 2 ln 2
3.3.2. Circuit basculant astabil cu pori :
1. Varianta cu pori TTL
R

C
v0

+5V

Schema prezint o mare simplitate precum i o precizie ridicat a constantelor de timp

obinute.
Rezistena R trebuie s fie mai mic dect 380 .
La conectarea circuitului condensatorului C este descrcat deci la ieirea porii apare 1 logic.
n acest moment ncepe ncrcarea experimental a condensatorului C prin rezistena R, cu
polaritatea din figur. La acest moment condensatorul ncepe s se descarce prin rezistena R.
Cnd tensiunea pe condensator ajunge la valoarea V2, ieirea porii comut din nou pe '' 1 ''
logic, procesul repetndu-se periodic din acest moment.
Considernd originea axei timpului la nceputul perioadei T1 se poate scrie :
VC V1 V0 L e

t
RC

V0 L

Pentru t = T1 VC = V2

Diagramele de timp specifice schemei sunt :

44

VC
V0H
V1
V2
V0L

v0
V0H
V0L

t
T1

T2
T1
RC

V1 V0 L
V2 V0 L
Pentru determinarea perioadei T2 se alege originea axei timpului la nceputul perioadei T2.
t

RC
V2
VC V0 H V2 1 e

Pentru t = T2 VC = V1

V2 V1 V0 L e

V0 L

T1 R C ln

T
2

V V2
V1 V0 H V2 1 e RC V2

T2 R C ln 0 H
V0 H V1

Pentru modificarea factorului de umplere se poate nlocui rezistena R cu o schem de forma:

D1

D2

R1

R2

n acest caz n circuit la ncrcarea condensatorului intervine rezistena R2 i la descrcare

intervine R1.

2. Varianta cu pori CMOS. Schema prezint dou pori inversoare .

45

I1

I2

0
v0

C
vi2

Presupunnd c iniial ieirea porii I2 este pe 0 logic i condensatorul C este descrcat

rezult c la intrarea porii I1 avem 0 logic i la ieirea porii I1 avem 1 logic. Condensatorul C se
V
ncarc exponenial prin rezistena R i la o valoare VT D , intrarea porii I1 sesizeaz 1 logic
2
comutnd n starea 0 logic la ieire.
n acest caz ieirea porii I2 trece pe 1 logic. La intrarea porii I2 avnd n vedere tensiunea pe
condensator ar trebui s devin 1,5VD.
n realitate datorit diodelor de protecie existente la intrarea inversorului CMOS tensiunea
maxim este limitat la valoarea VD + Vdp unde Vdp este tensiunea pe dioda conectat ntre intrare i
VD.
La fel, valoarea minim a impulsului negativ de tensiune la intrare va fi limitat la Vdp
datorit diodei de protecie conectat ntre intrare i mas.
Determinarea duratelor T1 i T2 se face scriind ecuaiile tensiunii n punctul I ( vi ).
t

v i t V0 H Vdp 1 e RC Vdp

Diagramele de timp care caracterizeaz funcionarea circuitului sunt :

v0
T1

T2
V0L

vi2

t
V0H+Vdp
V0H
Vp
V0L
Vdp

La momentul t = T1 se obine vi ( t ) =Vp

46

T
1

v p t V0 H Vdp 1 e RC Vdp

V0 H Vdp
VD Vdp

T1 R C ln
R C ln
VD
V0 H V p
2
V D Vdp
Vdp

T1 R C ln 2
R C ln 2 1
VD
V D

Considernd originea timpului la sfritul perioadei T1 se obine.

Vi t V0 H Vdp V0 L e

t
RC

V0 L

Dac la momentul t = T2 tensiunea VI ( t ) = VP se obine :

V p V0 H Vdp Vd e

T2
RC

V0 L

V0 H Vdp V0 L

Vdp

R C ln 2 1
V p V0 L
V D

Se observ c n acest caz valorile T1 i T2 sunt aproximativ egale ca valoare.

Dezavantajele schemei l constituie faptul c modificarea tensiunii de alimentare duce la
modificarea lui T1 respectiv T2.
3.4. Aplicaii ale circuitelor de impuls.
3.4.1. Circuitul CDB 413 este un circuit integrat care conine dou pori I - NU cu patru
intrri fiecare cu trigger Schmitt.
Schema circuitului :

T2 R C ln

CDB 413
Posibiliti de folosire
a) ntrzierea impulsurilor

vi

R
vi

V0H
V0L

413

va
V0H
V1
V2

+5 V
V0L

v0

V0' L V0 L I i L R

V0H
Ti1

i2
Conectnd una din cele trei intrri ale circuitului la tensiunea
V0LVi se obine numai ntrzierea
primului front, cel de al doilea rmnnd neschimbat.
t

47

Prin inversarea ieirii se obine un impuls n acelai sens ( pozitiv ) ca i cel de la intrare.
b) Generator impulsuri scurte pe front.
C
413
vi

v0
+5 V

vi

V0H

V0L
t

va
V0H
V1
V2
V0L

Va
v0

Ti
V0L

v a I iL R
Determinarea duratei impulsurilor Ti rezult din ecuaia :
Va t V0 H Va e

t
RC

Va

pentru t = Ti va ( t ) = V2
V Va

Ti R C ln 0 H
V2 Va
3.4.2. Circuitul CDB 412
Funcioneaz dedicat ca monostabil. Practica monostabilul CDB 412 poate fi folosit pentru
durata strii cvastabile este ntre 40ns i 40ms
Durata strii cvasistabile este dat de relaia :
Ti = 0,693 RC
Funcia logic pentru ieirea T este :
T A1 A2 B Q
Monostabilul poate fi declanat pe frontul pozitiv al intrrii B ( numai dac cel puin una
dintre intrri este pe 0 logic ) sau pe frontul negativ al unei intrri A ( numai dac cealalt intrare
este pe 1 logic i intrarea B tot pe 1 logic ).

48

+5 V

Schema bloc a monostabilului :

A1
A2

Q
T

Acest monostabil nu este redeclanabil adic odat declanat, pe durata Ti a strii

cvasistabile , Q 0 , orice intervenie de la intrri rmnnd fr rezultat.
B
A1 = 0
A2 = ind
t
Q
Ti
t

Monostabilul redeclanabil este acela care dac pentru un impuls de comand aplicat pe
durata strii cvasistabile rmne nc un interval Ti n aceast stare.
De exemplu circuitul CDB 4123 este un monostabil redeclanabil a crui funcie logic la
intrare este :

T A1 A2 B1 B2
B1
A1 = 0
A2 = 0
B2 = 1

Q
Ti

Ti

Monostabilul poate fi declanat n urmtoarele cazuri :

a) pe frontul pozitiv al uneia dintre intrrile B dac cealalt intrare este pe 1 logic i una
dintre intrrile A este pe 0 logic.

49

b) pe frontul negativ al uneia dintre intrrile A dac toate celelalte 3 intrri sunt pe 1 logic.

4. Circuite logice combinaionale

Circuitele logice combinaionale (CLC) sunt circuite integrate pe scar medie care
efectueaz funcii logice independente de variabila timp.
Schema logic a unui CLC este :
X0
X1

Y0
.
.
.

CLC

Xn-1

.
.
.

Y1

Ym-1

Fig.1.
Cele n intrri reprezint vectorul variabilelor binare de intrare iar cele m ieiri reprezint
vectorul variabilelor binare de ieire.
n general se pot scrie urmtoarele relaii:
y 0 F0 x 0 , x1 ,..., x n1
y F x , x ,..., x
1
0
1
n 1
1
.

.
.
y m 1 Fm 1 x 0 , x1 ,..., x m 1

n principiu, orice variabil de ieire poate depinde de toate variabilele de intrare ns nu

depinde de timp.
Aceast exprimare a relaiilor ntre vectorul de ieire i cel de intrare neglijeaz ntrzierile
introduse de circuitele logice elementare care compun circuitul logic combinaional.
Datorit ntrzierilor, n practic poate aprea fenomenul de hazard combinaional care
const n faptul c dac la intrare se aplic la momentul t0 vectorul variabilelor de intrare, dup un
anumit timp i ntr-o succesiune neprevzut pentru fiecare dintre ieiri se stabilete starea final a
fiecrei ieiri. Aceasta se datoreaz ntrzierilor intrare - ieire specifice fiecrei ieiri i care pot
diferi de la o ieire la alta.
Procesul de minimizare const n uniformizarea ntrzierilor intrare - ieire pentru fiecare
dintre ieiri.
Evitarea fenomenului de hazard combinaional se poate face fie prin minimizare, fie prin
utilizarea unei memorii tampon care permite citirea variabilelor logice ale ieirilor.
n general setul de ecuaii se poate scrie :
- sub forma canonic disjunctiv.
- sub forma canonic conjunctiv.
Forma canonic disjunctiv este suma logic a tensiunilor de produs logic n care intervin
toate variabilele de intrare iar forma canonic conjunctiv este produsul logic al unor termeni
constituii prin suma logic a tuturor variabilelor de intrare.

50

n afar de forma canonic se utilizeaz i forma elementar la care se poate ajunge prin
procedee de minimizare. Acesta are avantajul practic c asigur implementarea CLC cu un numr
minim de componente.
4.1. Codificatoare.
Codificatoarele sunt circuite logice combinaionale care furnizeaz la ieire un cod binar pe k
bii atunci cnd este activat una dintre cele m intrri ale sale.
Notnd cu W variabila de intrare i cu Y variabila de ieire, schema bloc a unui codificator
poate fi reprezentat astfel :

W0
W1

Y0
.
.
.

CD

.
.
.

Wm-1

Y1

YK-1

Fiecreia dintre liniile de intrare denumite i linii de cuvnt i corespunde un cuvnt binar de
k bii la ieire. n general cele m cuvinte de ieire nu trebuie s fie neaprat distincte rezultnd astfel
faptul c ntre m i k nu exist o relaie bine precizat.
Funciile de ieire depind n general de toate variabilele de intrare conform relaiei
m 1

yr a n Wn

r=0...k1

n0

iar coeficienii an pot avea valorile 0 sau 1.

Aceast relaie sugereaz faptul c un codificator poate fi realizat prin nsumarea logic cu
ajutorul funciei SAU a produselor an Wn .
Exemplu : codificarea binar a numerelor zecimale de la 0 la 9 .
n acest caz m = 10, k = 4 ( numrul de bii la ieire necesar pentru a nu avea aceeai combinaie la
ieire pentru intrri diferite ).
Expresiile celor patru ieiri se obine din tabelul de adevr care conine intrarea activat i
valorile dorite pentru variabilele de ieire :

Intrare activ
W0
W1
W2
W3
W4
W5
W6

Y3
0
0
0
0
0
0
0

Y2
0
0
0
0
1
1
1

Y1
0
0
1
1
0
0
1

Y0
0
1
0
1
0
1
0

51

W7
W8
W9

0
1
1

1
0
0

1
0
0

1
0
1

y0 W1 W 3 W5 W7 W9
y1 W2 W3 W6 W7
y 2 W 4 W5 W6 W7
y 3 W 8 W9
Schema codificatorului rezult din implementarea cu pori SAU a relaiilor obinute.
W0
W1
W2
W3
W4
W5
W6
W7
W8
W9

Y0

Y1

Y2

Y3

Schema codificatorului prezentat funcioneaz corect numai dac intrrile sunt activate pe
rnd. Astfel, dac sunt acionate dou sau mai multe intrri simultan la ieire se obine altceva dect
cuvntul codat propus.
Codificatoarele sunt n general blocuri n circuite integrate pe scar larg. La realizarea lor se
urmrete minimalizarea numrului de componente utilizate i se ncerc realizarea lor cu un numr
minim de tranzistoare.
n practic, pentru realizarea circuitelor SAU se pot folosi matrice cu diode. De exemplu
ieirea Y3 poate fi implementat astfel ( figura a):

52

V+

W8

W7

W9
Y1

Y0

Y2

Y3

Fig.a.
Fig.b.
Conectarea unui numr mare de diode prezint dezavantajul scderii sarcinii echivalente vzute de
fiecare cuvnt de intrare rezultnd o cretere a curentului.
Pentru a micora ncrcarea intrrilor se prefer n general utilizarea unor circuite SAU cu
repetoare pe emitor. Aceast metod are dou variante constructive :
1. Prima variant este orientat pe linii de cuvnt n care se utilizeaz cte un tranzistor
multiemitor pentru fiecare linie de cuvnt (figura b).
2. A doua variant orientat pe linii de ieire n care se folosesc mai multe tranzistoare.
V+

W2

W3

W6

W7

V1
R

Se
observ
c
pentru fiecare linie
exist un astfel de subansamblu.
4.2. Decodificatoare
Decodificatorul este un circuit logic combinaional care servete la identificarea unui cod de
intrare prin activarea unei linii de ieire corespunztoare acestui cod.
Schema bloc a unui decodificator este:

53

X0

..
.

cod de intrare ''n''

Xm-1

DCD

..
.

Ym-1

Y0

bii de ieire''m''

Fig.7.
Relaia ntre numrul de bii de intrare i numrul de bii de ieire este :
m = 2 n.
Tabelul de adevr pentru un decodificator cu trei linii de intrare i opt linii de ieire este :
( considernd c variabilei A i corespunde 20, variabilei B - 21 iar variabilei C - 22 ).
C
0
0
0
0
1
1
1
1

B
0
0
1
1
0
0
1
1

Linia activ

0
1
0
1
0
1
0
1

L0
L1
L2
L3
L4
L5
L6
L7

Din tabelul de adevr rezult ecuaiile logice ale ieirilor, care permit implementarea
decodificatorului.
L0 A B C
L1 A B C
.
.
.
L7 A B C

Schema decodificatorului construit pe baza acestor ecuaii logice este prezentat n figura
8:
Pentru ca schema s funcioneze ca un decodificator trebuie ca intrarea de validare E s fie
n starea 1 logic. ( Dac E0 = 0 i E1 = 0 ).
Dac se noteaz cu n numrul de intrri, n general este nevoie de circuite I - NU cu
n intrri la care se adaug la cerere intrarea de validare E.
Inversoarele de la intrare se pun pentru ca circuitele de intrare care alimenteaz
decodificatorul s nu fie ncrcate cu mai multe de o sarcin TTL.

54
B

L0

A BC
L1

A BC
.
.
.
L7

A BC
E0
E1

4.3. Multiplexoare.
Multiplexorul este un circuit logic combinaional care permite transmiterea succesiv a
datelor provenite de pe m ci de intrare pe o cale de ieire unic.
Selectarea cii de intrare se face cu ajutorul unui cod unic de selecie de n bii.
Relaia ntre numrul de bii de selecie i numrul cilor de intrare este :
2n = m
Considernd un cod de selecie cu patru bii, A, B, C, D, rezult 16 linii de intrare D0 D15.
Dac E reprezint semnalul de validare al multiplexorului, variabila de ieire w este dat de
ecuaia :
w E D0 A B C D D1 A B C D ... D15 A B C D
Exemplu : pentru implementarea unui multiplexor cu patru intrri de date D0 , D1 , D2 , D3 i
intrrile de selecie A i B, ntrarea de validare E , ecuaia ieirii este dat de ecuaia.
w E D0 A B D1 A B D2 A B D3 A B

55

Schema unui astfel de circuit este :

E

D1

D0
A

D2

D3

n practic se fabric multiplexoare cu maximum 16 linii de date avnd deci un cod de

selecie de 4 bii. n aceste condiii pot aprea probleme privitoare la extinderea capacitii de
multiplexare n cazul n care trebuie multiplexate mai mult de 16 canale de intrare.
n funcie de numrul de linii de intrare necesare se pot utiliza mai multe multiplexoare
validate succesiv de ctre un decodificator. Pentru validarea multiplexoarelor se utilizeaz intrrile
de validare E a multiplexoarelor.
Exemplu : S se realizeze un multiplexor pentru 64 linii cu un multiplexor cu 16 linii.

D0 D15
16

A4

A5

B
C D
Decodificat
L1
L2 L3

D16 D31

L0

D32 D47
16

16

A0A3

MUX 0

w0

MUX 1

MUX 2
w2

w1

D48 D63
16

MUX

w3

Ieirile celor k multiplexoare se nsumeaz logic folosind un circuit SAU dac se dispune de
ieirile w sau de un circuit I - NU dac se dispune de w .

56

Multiplexoarele se utilizeaz rar pentru implementarea unor funcii logice, pentru c au o

singur ieire. Dintre aplicaiile mai importante menionm :
- nregistrarea centralizat a datelor numerice ( codul corespunztor adresei liniei de intrare
se modific secvenial cu ajutorul unui numrtor astfel nct fiecare linie de intrare este conectat la
ieire un interval de timp T egal cu perioada impulsurilor de tact de la numrtor, rezultnd faptul c
aceste date se pot nregistra. n intervalul de timp T sunt selectate toate liniile de intrare.
- conversia paralel - serie a informaiei binare n bii sunt aplicai simultan la cele m intrri a
multiplexorului dup care prin modificarea secvenial a adresei liniilor de intrare se obin la ieirea
w succesiv : D0 , D1 , . . . , Dm.
- transmiterea datelor cu mai muli bii pe o singur linie de transmisie. n acest caz se
utilizeaz att multiplexoare ct i demultiplexoare, datele fiind transmise pe linie bit cu bit i
recepionate n mod similar. La locul de transmisie se utilizeaz un multiplexor, ieirea cruia este
conectat la linia de transmisie iar la recepie se utilizeaz un demultiplexor, ambele adresate cu un
numrtor comandat cu aceleai impulsuri de tact.
4.4. Demultiplexoare
Demultiplexorul este un circuit logic combinaional care permite transmiterea datelor de la
o singur linie de intrare pe m linii de ieire. Alegerea ieirilor se face printr-un cod de selecie.
Numrul biilor codului de selecie este legat de numrul liniilor de ieire m prin relaia :
m = 2n
Ca i demultiplexoare se pot utiliza decodificatoare care au intrarea de validare. Modul de
utilizare ca i demultiplexor a decodificatorului cu 3 bii de adres i 8 linii de ieire prezentat
anterior, este artat n schema urmtoare.
cod de selecie
A

E0
E1

DMUX

.
.
.

L0
L7

Se observ c datele n urma a dou inversri succesive pe linia de transmisie de ieire

selectat.
La un moment dat, datele de la intrarea D se transmit pe o singur linie de ieire, cea
selectat n momentul respectiv de codul de selecie .
Tipuri de circuite integrate care pot fi folosite att ca decodificatoare ct i ca
demultiplexoare sunt :
- CDB 442E - care este un decodificator care servete la decodificarea numerelor zecimale
codificate binar. Are 10 linii de ieire i 4 de intrare. Poate fi folosit ca demultiplexor cu 3 bii de
selectare / 8 linii de ieire / 1 linie de intrare.
- 74154 - este un decodificator cu 4 linii de intrare i 16 linii de ieire. i acest circuit
integrat poate fi folosit ca demultiplexor cu 4 bii de selecie / 16 linii de ieire / 1 linie de intrare.
Deoarece de obicei nu se fabric demultiplexoare cu mai mult de 16 linii de ieire i n
practic se utilizeaz mai mult de 16 linii de ieire, exist posibilitatea extinderii domeniului de
ieire.

57

Exemplu : folosind demultiplexoare cu 4 bii de selecie i 16 linii de ieire, se cere s se

realizeze un demultiplexor cu 64 de linii de ieire.
n acest caz se observ c sunt necesare 4 demultiplexoare care vor fi validate succesiv prin
intermediul uneia dintre intrrile de validare comandat de un decodificator.
De exemplu dac codul de selecie este :
A5 A4 A3 A2 A1 A0 rezult c linia selectat este L43.
1
0 1
0
1
1
Aceast schem se poate utiliza i ca decodificator cu 64 linii de ieire dac se pune intrarea
D la mas.
Dintre utilizrile mai importante ale demultiplexoarelor i decodificatoarelor menionm :
- transmisia datelor numerice de la o singur surs la m receptoare succesive.
- cu ajutorul decodificatoarelor se pot implementa circuite logice combinaionale cu un
numr mare de ieiri fr a efectua operaii de minimizare.
Schema bloc rezultat este :
A4

E0

A5
E1

DCB
Date
E0
4 bii A0 A3

DMUX 0

E1

E0

E1

DMUX 1

E0

DMUX 2

E1

E1

E0

DMUX

L0 L15

L16 L31

L32 L47

L48 L63

La ieirile decodificatorului se obin termeni negai ai formei canonice disjunctive normale.

L0 A B C D
L1 A B C D . . .L15 A B C D
Orice funcie logic de 4 variabile binare se poate realiza prin nsumarea logic a termenilor
de produs cuprini n funcia respectiv.
De exemplu pentru realizarea funciei logice :
f = L0 + L3 + L5 + L9 + L15 sunt necesari 5 termeni
Regula practic de realizare :
- orice funcie se realizeaz aplicnd termenii negai la intrarea unui circuit I- NU cu
un numr de intrri egal cu numrul termenilor de produs cuprini n funcie sau prin aplicarea la
intrarea unui circuit I termenii negai de produs necuprini n funcia dat. n practic se prefer
implementarea cu pori I - NU.
f L 0 L 3 L 5 L 9 L15
un circuit I - NU cu 8 intrri.

58

Dac numrul variabilelor de intrare este mai mare ca 3 sau 4, pentru a putea obine funciile
logice se poate extinde capacitatea demultiplexorului pentru a ajunge la mai multe variabile de
intrare.
- alt utilizare a demultiplexoarelor ( mpreun cu multiplexoare ) este aa cum s-a
prezentat anterior, transmiterea datelor cu mai muli bii pe o singur linie de transmisie.
O schem posibil care realizeaz aceast funcie este urmtoarea:

E1

E1

s0

w
.
.
.

Canal
date

s0

E0
.
.
.

DMUX

MUX

sm-1

sm-1
A

. . .

NUM 1

. . .

NUM 2
Tk

Emisie

Tk
Semnal
sincronizare

Recepie

La intrarea multiplexorului codul de selecie este asigurat de numrtorul 1. Prin numrare

sunt selectate succesiv s0 . . . sm-1.
Fiecare bit care pe ieirea w se transmite pe linie i ajunge la intrarea demultiplexorului de la
recepie care funcioneaz sincron cu multiplexorul de la emisie. Prin funcionarea sincron se
nelege faptul c la un moment dat, pe durata T, codul de selecie la emisie i recepie este acelai.
Acest lucru se asigur prin comanda sincron a celor dou numrtoare prin faptul c sunt
comandate cu acelai semnal de tact i la punerea n funciune numrtoarele N1 i N2 se aduc iniial
la 0.
Avantajul schemei este c permite reducerea numrului de conductoare.

4.5. Comparatorul numeric

59

Comparatorul numeric este un circuit logic combinaional care permite compararea a dou
numere binare reprezentate cu acelai numr de bii n vederea determinrii care este mai mare sau
dac cele dou numere sunt egale. De exemplu n sistemele cu reglare numeric se compar
mrimea precis cu cea din timpul procesului.
Comparatoarele au rol de a determina valoarea relativ a dou numere binare cu acelai
numr de bii A i B rezultnd c dac cele dou numere sunt reprezentate pe n bii, numrul de
intrri este 2n. Numrul de ieiri este 3, corespunztor cazurilor A B, A B, A B.
Presupunnd c numerele binare A i B sunt numere scrise pe 1 bit rezult c pentru
semnalizarea prin 1 a egalitii celor dou numere se poate utiliza funcia SAU - EXCLUSIV.
Ieirea n cazul egalitii celor dou numere va fi :

f ek A B A B A B
unde k reprezint bitul pentru care se scrie funcia.
Pentru ieirea A B se poate utiliza funcia A B ( deoarece sunt numere pe 1 bit ) care
duce la rezultat adevrat pentru A = 1 i B = 0.

f Dk A B
n mod asemntor pentru ieirea A B se poate utiliza funcia A B adevrat pentru A = 0
i B = 1.

f ik A B
n ansamblu implementarea comparatorului numeric pentru 1 bit se poate face cu schema:
A

fsk
fek
fik

Dac numerele binare A i B sunt pe n bii atunci fiecare bit este necesar un astfel de circuit
i folosind cele trei ieiri ale circuitului i o logic suplimentar pentru determinarea inegalitii n
ansamblu se poate realiza un comparator pentru numere binare pe mai muli bii.
Ca exemplu se va analiza cazul unui comparator care compar dou numere reprezentate pe
4 bii fiecare.
Fie A i B cele dou numere pe 4 bii cu biii
A = A3 A2 A1 A0
B = B 3 B2 B1 B0
a) Pentru ca numerele A i B s fie egale trebuie ca :

A0 B0
A1 B1

A2 B2
A3 B3

fe
fe

Semnalul de egalitate Fe rezult cu ajutorul funciei logice I a celor patru ieiri de egalitate
a comparatoarelor pe 1 bit.

Fe f e f e f e f e
0

60

b) Pentru ca numrul A B trebuie ca :

A3 B3 sau
A3 B3 ; A2 B2 sau
A3 B3 ; A2 B2 ; A1 B1 sau

fs

f s fe
f s fe fe

A3 B3 ; A2 B2 ; A1 B1 ; A0 B0

f s fe fe fe
0

n acest caz semnalul Fs rezult cu ajutorul funciilor logice I i SAU potrivit relaiei :

Fs f s f s f e f s f e f e f s f e f e f e
3

c) Pentru ca numrul A B trebuie ca :

A3
A3
A3
A3

B3 sau
B3 ; A2 B2 sau
B3 ; A2 B2 ; A1 B1 sau
B3 ; A2 B2 ; A1 B1 ; A0 B0

fi

fi fe
fi fe fe
fi fe fe fe
2

n acest caz semnalul Fi rezult cu ajutorul funciilor logice I i SAU potrivit relaiei :

Fi f i f i f e f i f e f e f i f e f e f e
3

Observnd c din cele trei funcii nu poate fi la un moment dat adevrat dect una se poate
scrie :

Fe Fs Fi

Fs Fe Fi
Fi Fe Fs

Din aceste relaii rezult c n principiu este necesar implementarea a dou din aceste
funcii, cea de a treia rezultnd cu ajutorul unui circuit I i dou inversoare.
n general, n practic se implementeaz toate funciile pentru a asigura ntrzierea global
pentru cele trei ieiri i micorarea hazardului combinaional.
Pentru conectarea mai multor comparatoare cu mai muli bii se mai adaug funciile de
intrare suplimentare Fe' , Fs' , Fi' provenite de la biii de rang superior. n acest caz relaiile devin :

Fe f e f e f e f e Fe '
0

Fs f s f e f s f e f e f s f e f e f e f s f e f e f e f e Fs'
3

Fi f i f e f i f e f e f i f e f e f e f i f e f e f e f e Fi '
3

4.6. Sumatoare
Sumatorul este un circuitul logic combinaional care asigur direct sau indirect efectuarea
operaiilor aritmetice ntr - un sistem de calcul.
4.6.1. Semisumatorul - este un circuit logic combinaional care efectueaz suma a dou
numere binare de cte 1 bit fr a ine seama de transferul de la bitul cu semnificaie imediat
inferioar.
Fie numerele A0 i B0 dou numere binare de 1 bit rezultnd c A0 i B0 sunt intrri pentru
semisumator iar S0 i C0 sunt dou ieiri reprezentnd suma
( S0 ) i transferul ( C0 ).

61

Tabelul de adevr rezultat este :

Intrri
A0
0
0
1
1

B0
0
1
0
1

Rezultat

00
01
01
10

Ieiri
S0
0
1
1
0

Funciile logice pentru ieirile S0 i C0 sunt :

( SAU EXCLUSIV )
S 0 A0 B0 A0 B0

C 0 A0 B0

( I )
n acest caz implementarea acestor funcii se poate face astfel :
A0
B0

S0

C0

Reprezentarea simbolic a semisumatorului este :

Bi

Ai

1
2
Ci

4.6.2. Sumatorul complet

Si

C0
0
0
0
1

62

Sumatorul complet efectueaz suma a

dou numere binare de 1 bit innd seama i
de transferul care poate aprea de la bitul cu
semnificaie imediat inferioar.
n principiu, schema sumatorului
complet se poate realiza cu dou
semisumatoare i un circuit SAU conectate
n urmtorul mod :

Bi

Ai

1
2

.
.
.

Ci

Si
Ci-1

1
2

Funciile
logice
care
descriu
funcionarea sumatorului complet sunt :

Ci

Si

Ci
Ci Ci' Ci'' Ai Bi S'i
Ci 1
'
Si Si C i 1 Si ' Ci 1 Ai Bi Ci 1

Ai Bi Ai Bi Ci 1

Ai Bi C i
1
'

Se observ c n practic ieirile C i i C''i nu pot avea simultan valoarea 1.

Reprezentarea simbolic :
Ai

Ci-1

Ci

Bi

Si

n practic pentru implementarea unui sumator nu se merge pe principiul utilizrii a dou

semisumatoare i un circuit SAU ci pe baza tabelului de adevr care are coloanele corespunztoare
variabilelor de intrare pe Ai , Bi , C i - 1 i ieirile Ci i Si. Din tabelul de adevr se deduc relaiile
logice pentru Ci i Si.
Dac aceste ecuaii se minimizeaz rezult o variant de circuit logic combinaional cu un
numr minim de circuite ( mai puine dect dou semisumatoare i un circuit SAU ).

Ai
0
0
0
0
1

Variabila de intrare
Bi
0
0
1
1
0

Ci - 1
0
1
0
1
0

Variabila de ieire
Si
CI
0
0
1
0
1
0
0
1
1
0

63

1
1
1

0
1
1

1
0
1

0
0
1

1
1
1

Funciile logice rezultate din tabelul de adevr sunt :

S i C i 1 Ai Bi C i 1 Bi Ai C i 1 Ai Bi C i 1 Ai Bi
C i C i 1 Ai Bi C i 1 Ai Bi C i 1 Ai Bi C i 1 Ai Bi
n practic se utilizeaz sumatoare pe 1 bit, 2 bii sau 4 bii (cele mai utilizate). Schema de
principiu pentru un sumator cu 4 bii este :
B3

A3
C3

C2

S3

2
S2

C1

B0

A0

B1

A1

B2

A2

C0

S1

C-1

S0

Un astfel de circuit este CDB 483.

Sumatorul prezentat este de tip paralel ( ieirile S0, S1, S2, S3, se fac n format paralel ) n
timp ce propagarea transportorului se face serie. C-1 este utilizat la interconectarea mai multor
sumatoare n scopul utilizrii sumatoarelor cu mai mult de 4 bii.
Dac schema din figur corespunde biilor cei mai puini semnificativi, atunci C-1 se
conecteaz la mas. Urmtorul circuit va avea conectat la C-1 ieirea de transfer C3 a sumatorului
precedent.

4.7. Convertoare de cod

Convertoarele de cod sunt circuite logice combinaionale care permit trecerea dintr-un cod
binar n altul. Schema circuitului se poate deduce din tabelul de funcionare sau pa baza analizei
matricei Karnaugh corespunztoare ieirilor.
Pentru explicare se va prezenta conversia din codul binar natural n codul binar reflectat
( codul Gray ) i reciproc.
Codul Gray se caracterizeaz prin faptul c trecerea de la un numr la numrul urmtor se
face prin modificarea unei singure cifre binare a codului. Rezult deci c n cazul codului Gray
numrarea se face cu un numr minim de tranziii a cifrelor binare care compun numrul.

4.7.1. Convertorul de cod din codul binar natural n codul binar reflectat
Se consider cazul unor cuvinte de cod reprezentate pe 4 bii B3 B2 B1 B0 n codul binar
natural i se dorete construcia unui convertor de cod care s permit trecerea n codul Gray cu biii
G3 G2 G1 G0 .
Tabelul de funcionare al circuitului este prezentat n figura urmtoare.
Din tabel rezult funciile logice care descriu fiecare bit G3 ,G2 , G1 ,G0 .

64

B3
0
0
0
0
0
0
0
0
1
1
1
1
1
1
1
1

B2
0
0
0
0
1
1
1
1
0
0
0
0
1
1
1
1

B1
0
0
1
1
0
0
1
1
0
0
1
1
0
0
1
1

B0
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1

G3
0
0
0
0
0
0
0
0
1
1
1
1
1
1
1
1

G2
0
0
0
0
1
1
1
1
1
1
1
1
0
0
0
0

G1
0
0
1
1
1
1
0
0
0
0
1
1
1
1
0
0

G0
0
1
1
0
0
1
1
0
0
1
1
0
0
1
1
0

G 3 B3
G 2 B2 B3 B 2 B 3 B 2 B 3
G1 B1 B2 B1 B2 B1 B2
G0 B0 B1 B0 B1 B0 B1
Schema circuitului de conversie se poate desena pe baza relaiilor deduse astfel :
G3

B3

G2

B2

B1

G1

B0

G0

O alt posibilitate de scriere a ecuaiilor care caracterizeaz ieirile este ca pe baza tabelului
de funcionare s se reprezinte matricea Karnaugh corespunztoare ieirilor.

B1B0
B3B2
00

00
0

01
0

11
0

10
0

65

01
11
10

0
1
1

0
1
1

0
1
1

0
1
1

11
0
1
0
1

10
0
1
0
1

G 3 = B3
B1B0
B3B2
00
01
11
10

00
0
1
0
1

01
0
1
0
1

G 2 B2 B 3 B 2 B 3 B2 B3
B1B0
B3B2
00
01
11
10

00
0
1
1
0

01
0
1
1
0

11
1
0
0
1

10
1
0
0
1

G1 B1 B2 B1 B2 B1 B2
B1B0
B3B2
00
01
11
10

00
0
0
0
0

01
1
1
1
1

11
0
0
0
0

10
1
1
1
1

G0 B0 B1 B0 B1 B0 B1

4.7.2. Convertor de cod din cod binar reflectat n cod binar natural
Schema convertorului se poate deduce n principiu urmnd algoritmul de la punctul
precedent dar este mai simplu s se determine relaiile de transformare pe cale analitic.
Din relaiile deduse anterior, prin nsumarea a dou, trei sau patru funcii Gi se obine :
B3 G 3
G 3 B3
G 2 B2 B3
B2 G 3 G 2
G1 B1 B2
B1 G3 G2 G1
G0 B0 B1
B0 G3 G2 G1 G0

66

Pe baza acestor relaii se poate desena schema convertorului de cod.

B3

G3

B2

G2

G1

B1

G0

B0

4.8. Detectorul i generatorul de paritate.

n procesul transmiterii informaiilor numerice pot aprea erori. O metod simpl de
detectare a acestora const n utilizarea codurilor detectoare de erori (n care verific paritatea sau
imparitatea ). Aceste coduri se bazeaz pe faptul c la emisie se formeaz un nou cuvnt de cod prin
adugarea unui bit suplimentar la cei existeni astfel nct numrul de '' 1 '' din cuvntul nou format
s fie par sau impar. La recepie se verific paritatea sau imparitatea numrului de '' 1 '' din cuvntul
recepionat i n funcie de rezultatul verificrii se decide asupra corectitudinii cuvntului
recepionat.
Operaiile descrise anterior se realizeaz cu circuite logice combinaionale denumite
generatoare i detectoare de paritate. Detectorul elementelor de paritate ( pentru cuvinte de 1 bit )
este circuitul de autocoinciden ( sumatorul modulo doi).
Schema unui generator sau detector de paritate ( imparitate ) pentru cuvinte de 4 bii este
prezentat n figura urmtoare.
A0
A1

S1
Y1
S3

S4

Y0

A2
A3

Y3

S2

Y4

Se observ c sumatorul S1 verific paritatea biilor A0, A1 i S2 paritatea biilor A2 i A3.

Rezultatul acestor dou verificri este verificat de poarta S3 obinndu-se Y3. Astfel Y3 ia
valoarea 1 dac cuvntul A0 A1 A2 A3 are un numr impar de uniti i nivel logic 0 n caz contrar.
Circuitul S4 i comanda P asigur pe ieirea Y nivel logic 1 sau 0 n funcie de numrul
unitilor din cuvntul de cod i de comanda P aplicat astfel :
- pentru P = 0 Y4 = Y3 i circuitul este un generator de paritate (ieirea Y4 este pe nivelul
logic 1 dac numrul de 1 din cuvntul de la intrare este impar).

67

- pentru P = 1 Y4 = Y3 i circuitul este un generator de imparitate ( pe ieirea Y4 apare

nivel logic 1 cnd numrul de uniti din cuvntul de intrare este par.
A3
A2
A1
A0

A0
A1

A3

A2
A3

A2

Y
P

Mesaj

A1
A0
A5

Cuvinte de cod Cuvinte de cod

transmis
recepionat

Decizie privind
corectitudinea

Detector de paritate

Generator de paritate

Schema unui lan de transmisie cu verificare la paritate pentru cuvinte de 4 bii este
prezentat n figura 4.
Pentru cazul unor cuvinte de mai muli bii se poate utiliza n practic circuitul integrat
specializat SN 74180 care este un generator - detector de paritate (imparitate) pe 8 bii cu posibiliti
de expandare.
Circuitul este prevzut cu 2 intrri I i P care permit funcionarea n regim de generator sau
detector de paritate ( imparitate ). Corespunztor fiecreia din cele dou funcii, circuitul este
prevzut cu 2 ieiri Yi i YP . Schema bloc a unui astfel de circuit este :

A0 A1 A2 A3
I
P

A4 A5 A6 A7
YI

SN 74180

YP

Prin interconectarea mai multor astfel de circuite se pot realiza detectoare sau generatoare de
paritate cu un numr mai mare de bii. De exemplu schema pentru un generator (detector) de paritate
pe 16 bii este :

A0 A1 A2 A3 A4 A5 A6 A7
YI
I
P

YP

A0 A1 A2 A3 A4 A5 A6 A7
YI
I
P

YP