Documente Academic
Documente Profesional
Documente Cultură
- Realitati: memoriile de capacitate mare sunt lente, memoriile de capacitate mica sunt
rapide
- Cum se poate crea o memorie de capacitate mare, ieftina si rapida ( de cele mai multe
ori)?
- organizare ierarhica
- paralelism
O imagine extinsa a sistemului de memorie
De ce organizare ierarhica?
- Principiul localitatii:
- In oricare moment de timpun program acceseaza o mica portiune a spatiului de
adresare
Ierarhia de memorii: cum functioneaza?
Problemele SRAM
- Citeste:
1. Preincarca linia de bit la Vdd
2. Selecteaza randul
3. Celula si linia de bit partajeaza sarcinile
- Apare o mica modificare a tensiunii pe linia de bit
4. Citeste/sesizeaza modificarea de tensiune cu ajutorul unor amplificatoare speciale
capabile sa sesizeze modificari de tensiune produse de 1 milion de electroni
5. Scrie: restaureaza valoarea
- Reimprospateaza:
1. Efectueaza o citire fortata, fara utilizarea datei, din fiecare celula
- Semnalele de comanda (RAS_L, CAS_L, WE_L, OE_L) sunt active pe nivel coborat
- Din si Dout sunt combinate (D):
- WE_L este activat (0), OE_L este dezactivat (1)
- D este terminal de intrare
- WE_L este dezactivat (1), OE_L este activat (1)
- D este terminal de iesire
- Adresele de randuri si coloane partajeaza aceleasi terminale (A):
- RAS_L pe nivel coborat: Terminalele A sunt “programate” pentru adresele de
randuri
- CAS_L pe nivel coborat: Terminalele A sunt “programate” pentru adresele de
coloane
- RAS/CAS suntactive pe front
Parametrii temporali fundamentali pentru DRAM
- tRAC: timpul minim de la trecerea liniei RAS pe nivel coborat si pana la data de iesire
valida
- Considerat ca viteza a DRAM
- Pentru un DRAM rapid de 4Mb tRAC = 60 ns
- tRC: timpul minim de la lansarea unui acces la rand pana la lansarea urmatoare
- tRC = 110 ns pentru o DRAM de 4 Mb cu un tRAC de 60 ns
- tCAC: timpul minim de la trecerea liniei CAS pe nivel coborat si pana la data de iesire
valida
- tCAC = 15 ns pentru o DRAM cu un tRAC de 60 ns
- tPC: timpul minim de la lansarea unui acces la coloana pana la lansarea urmatoare.
- tPC = 35 ns pentru o DRAM cu un tRAC de 60 ns
Performantele DRAM
- memorie DRAM cu tRAC = 60 ns poate efectua:
- un acces la rand numai la 110 ns (tRC )
- un acces la coloana in 15 ns (tCAC), dar timpul intre accesele la coloane este de
putin 35 ns (tPC)
- In practica, intarzierile adreselor externe si transferul lor prin magistrale il
aduce la 40-50 ns
- Acesti timpi nu include timpul de comanda a adresei de catre microprocesor si nici
regia controlorului/unitatii de comanda a memoriei
- Comanda DRAM-urilor paralele, controlorul extern al memoriei, magistrala
Modulele SIMM, terminalele..
- O latenta de 180 ns – 250 ns de la procesor la memorie este potrivita pentru o-
memorie DRAM cu tRAC = 60 ns
Sincronizarea pentru scrierea in DRAM
DRAM Istorie:
- DRAM: capacitate +60%/an, cost –30%/an
- 2.5X celule/arie, 1.5X dimensiunea cipului = 3 ani
- Marfa, industria de surse secundare => volum mare, profit redus, conservativ
- Inovatii putine in organizare in 20 de ani, mod pagina, EDO, Synch DRAM