Lucrarea 1. Introducere in VHDL.

Mediul ActiveVHDL

Obiectivul lucrarii
Pornind de la necesitatea constientizarii raspunsului la intrebarea: “De ce
ar trebui sa invat VHDL?”, aceasta lucrare are ca obiectiv prezentarea limbajului
VHDL, a avantajelor acestuia comparativ cu alte metode de proiectare, precum
si a mediului Active-VHDL

Problematica lucrarii
Proiectare pe baza ecuatiilor logice (booleene).
In mod evident, ar fi deosebit de dificila daca nu chiar imposibila,
proiectarea unui sistem digital fara cunoasterea componentelor elementare de
baza, cum sunt portile logice si bistabilele. In consecinta, aceasta metoda face uz
de ecuatiile matematice care descriu functionarea acestor componente cit si de
tehnicile de optimizare (minimizarea ecuatiilor, de exemplu) care conduc la
utilizarea cit mai rationala a portilor si a bistabilelor.
Deoarece proiectarea pe baza ecuatiilor logice necesita scrierea unei
ecuatii pentru fiecare bistabil sau bloc de porti logice, aceasta metoda devine
impracticabila pentru proiecte mari ce includ sute sau mii de astfel de
componente elementare.
Schema bloc, ce corespunde ecuatiei booleene care descrie iesirea Y ca
fiind:
Y=(A and not (B) and not (C)) or (not (A) and B and C) or (A and B and C),
poate fi cea din figura urmatoare:

Proiectare cu ajutorul mediilor integrate tip OrCAD/Protel.

Acest tip de proiectare extinde capabilitatile ecuatiilor logice, prin
acceptarea, pe linga bistabile si porti logice, si a altor circuite. Din moment ce
aceste circuite pot sa fie compuse la rindul lor din mai multe porti logice si
bistabile, precum si din alte circuite, aceasta conduce la realizarea unor scheme
structurate ierarhic, ceea ce in final se traduce prin posibilitatea utilizarii acestei
metode si in cazul unor proiecte de dimensiuni mari.
In plus, facilitatile grafice oferite de aceste medii integrate prezinta
legaturile dintre diversele blocuri componente intr-o maniera mult mai clara
decit ecuatiile logice.
Totusi, odata cu aparitia circuitelor integrate pe scara foarte mare si
aceasta metoda a devenit limitata si foarte consumatoare de timp.

Proiectarea in VHDL.
Cele doua metode traditionale de proiectare presupun parcurgerea
urmatorilor pasi, pentru ca la final sa se obtina / sa se sintetizeze sistemul digital
dorit:
- translatarea manuala a descrierii informationale a comportamentului dorit
pentru sistemul digital, intr-un set de ecuatii logice.
- ecuatiile booleene se transforma manual intr-o retea de porti logice si
bistabile, folosind eventual un program de tip CAE (Computer Aided
Engineering)
- schema astfel obtinuta serveste ca si baza pentru sinteza sistemului digital
sau pentru implementare. Daca implementarea se face pe un cablaj imprimat
atunci aceasta presupune executarea a inca unei operatii manuale, dar daca se
foloseste un dispozitiv programabil (de tip PLD1) atunci implementarea va fi
facut in mod automat de catre un program de tip CAE.
Dezavantajul major al metodelor traditionale de proiectare il reprezinta
translatarea manuala a descrierii sistemului digital intr-un set de ecuatii logice.
Acest pas poate fi eliminat complet, daca se utilizeaza unul dintre limbajele de
descriere hardware (HDL2) existente: VHDL, Verilog, Abel.

1
PLD – Programable Logic Device. In aceasta categorie intra circuite de tip FPGA – Field Programable Gate
Array, ASIC – Application Specific Integrated Circuit, PLC – Programable Logic Controller.
2
HDL – Hardware Description Language
 Denumirea de VHDL este de fapt o abreviere pentru VHSIC 3 Hardware
Description Language si a fost introdusa de catre Departamentul Apararii al
S.U.A., care a fost prima institutie care a intuit beneficiile unui limbaj de
proiectare bazat pe documentatie, modelare si simulare a dispozitivelor
electronice si care a sustinut material dezvoltarea VHDL si introducerea acestuia
in domeniul proiectarii. Este de remarcat faptul ca la inceput, limbajul VHDL nu
avea ca scop si sinteza de circuite integrate si aplicatiile sale se limitau la
modelare, simulare si documentare. In prezent insa, VHDL are urmatoarele
patru caracteristici:

Avantaje care fac ca limbajul VHDL sa fie luat in considerare de

majoritatea proiectantilor:
- este cel mai raspandit limbaj de descriere hardware;
- sistemele pot fi descrise atat la nivel structural cat si la nivel
comportamental;
- existenta pe piata a simulatoarelor VHDL, la preturi rezonabile;
3
VHSIC – Very High Speed Integrated Circuit
- multe pachete VHDL includ si facilitati de sinteza;
- VHDL nu este restrictionat la aplicatii din domeniul electronicii.

Descrierea mediului Active-VHDL4

Principalele componente ale mediului Active-VHDL sunt:
- Consola: fereastra interactiva de intrare-iesire care permite introducerea
comenzilor Active-VHDL si care afiseaza mesajele generate.
- Design browser: fereastra de afisare a continutului proiectului(design) curent.
Aceasta fereastra permite adaugarea/stergerea fisierelor sursa, de asemenea
permite identificarea starii fisierelor (necompilat sau modificat - albastru,
compilat cu erori – galben, respectiv compilat fara erori - verde) sau a
continutului bibliotecii curente, structura unitatii selectate pentru simulare,
semnalele si variabilele declarate intr-o anumita zona a proiectului

- Editor HDL: editor text proiectat pentru manipularea fisierelor VHDL Acest
editor permite diferentierea prin intermediul culorilor a cuvintelor-cheie,
comentariilor si constantelor de restul textului, identifica liniile care contin
erori de compilare si include facilitati de depanare (breakpoint, trace).

4
Marca inregistrata a firmei Aldec, Inc.
- Language assistant: furnizeaza modele VHDL pentru functiile logice si
blocurile functionale de baza si permite definirea propriilor modele
- Editor State Machine: instrument grafic proiectat pentru editarea diagramelor
cu stari finite.
- Waveform viewer: afiseaza formele de unda obtinute in urma simularii,
permite crearea vectorilor de test

- List: fereastra de afisare in format text a rezultatelor de simulare.

- Watch: fereastra de afisare a valorilor curente pentru un set de semnale
selectate

Etapele de desfasurare a lucrarii

Lucrarea se desfasoara in urmatoarele etape:
- Verificarea cunoasterii problematicii lucrarii;
- Studiul programului de invatare EVITA5.
- Tema: se va initia un proiect urmarindu-se aspectele legate de utilizarea
mediului de lucru Active-VHDL (familiarizarea cu componentele acestuia,
interfata grafica, modurile diferite de introducerea a datelor/comenzilor).

Bibliografie
1. K. Sobolewski, M. Ossyek, Active-VHDL Series – Getting Started Guide,
Aldec, Inc. 1998
2. J. Mirkowski and all, Active-VHDL Series – EVITA, Interactive VHDL
Tutorial, rev.2.1, Aldec, Inc. 1998

5
Marca inregistrata a firmei Aldec, Inc.