LIMBAJUL VHDL - 1

INTRODUCERE

VHDL

VHSIC - Very High Speed Integrated Circuit

HDL - Hardware Description Language

început - 1980; standard 1987; extins 1993;

variante 2002, 2004, 2006; acum 1076/2008
Scop - metodologie riguroasă de proiectare în
ciclul de dezvoltare a sistemelor hardware

19.02.2011 Curs 1 VHDL 2

 INTRODUCERE
DefiniŃie

limbaj
de descriere a sistemelor electronice
hardware

structură de blocuri

relaŃii

interconexiuni

VHDL definit şi integrat în instrumentele CAD

(Computer-Aided Design)

toate instrumentele CAE (Computer-Aided
Engineering) - produse cu intrări / ieşiri
19.02.2011standard VHDL Curs 1 VHDL 3
 STRUCTURA PROGRAMULUI
Proiectare ierarhică

model VHDL: pereche entitate + arhitectură
Entitate
Arhitectură

DeclaraŃia de entitate

Descrierea arhitecturii

19.02.2011 Curs 1 VHDL 4

 STRUCTURA PROGRAMULUI

Proiectare ierarhică

entitatea - declaraŃie a intrărilor şi ieşirilor
modulului

arhitectura

descriere detaliată a structurii modulului sau

descriere detaliată a funcŃionării modulului

19.02.2011 Curs 1 VHDL 5

 CARACTERISTICI

sistemele hardware - în mod natural

concurente
⇓

modelare în:

domeniul concurent şi

domeniul secvenŃial

19.02.2011 Curs 1 VHDL 6

 CARACTERISTICI

Obiecte

constante

variabile

semnale

specifice sistemelor hardware

modelează informaŃia care tranzitează între
componente (legătură fizică prin fire)

există tot timpul simulării, indiferent de zona de
vizibilitate
19.02.2011 Curs 1 VHDL 7
 CARACTERISTICI

Obiecte

pilot (driver) de semnal
Valoarea curentă a semnalului
Pereche timp / valoare prevăzută

10 ns 15 ns 20 ns 25 ns
1
0 1 0 1

Coadă de aşteptare a valorilor prevăzute pentru semnal

19.02.2011 Curs 1 VHDL 8
 CARACTERISTICI
Obiecte

orice obiect clasificat într-un tip

tipul este obligatoriu şi nu se schimbă niciodată

tipurile impun valori şi operaŃii permise şi
interzise

4 tipuri:

scalare(întregi, flotante, fizice, enumerate)

compuse (tablouri, articole)

acces (pointeri)

fişier

tipuri predefinite:

bit, bit-vector, boolean, character, integer, real,
19.02.2011 severity-level, string, time
Curs 1 VHDL 9
 CARACTERISTICI

FuncŃii şi proceduri

funcŃiile:

argumente - au tip definit

returnează rezultat - are tip definit

procedurile

argumente - au tip definit

se pot folosi în locul unei instrucŃiuni secvenŃiale

19.02.2011 Curs 1 VHDL 10

 CARACTERISTICI
Biblioteci şi pachete

VHDL limbaj modular ⇒ se descriu unităŃi
mici, ierarhizate ⇒ descrieri compilate
separat = unităŃi de proiectare

unităŃile de proiectare salvate în biblioteca
de lucru generată de mediul VHDL: WORK

biblioteci de resurse - apelare cu library
înainte de unitatea de proiectare

folosire cu use unitate.all

WORK şi STD - au o clauză library implicită

19.02.2011 Curs 1 VHDL 11
 CARACTERISTICI
Biblioteci şi pachete
w ork IE E E ST D

entity E package std_logic_1164 package standard

package body std_logic_1164 package textio

architecture A

configuration C package std_logic_arith package body textio

package P package body std_logic_arith

package body P

19.02.2011 Curs 1 VHDL 12

 CARACTERISTICI

Biblioteci şi pachete

bibliotecileconŃin doar unităŃi de proiectare

fişierele sursă (cu cod VHDL) analizate şi
compilate nu mai există pentru proiectant

după compilarea fişierelor ⇒ utilizăm
(referim) doar unităŃi de proiectare

19.02.2011 Curs 1 VHDL 13

 CARACTERISTICI

Biblioteci şi pachete

unităŃi de proiectare:

entitate (interfaŃa sistemului)

arhitectură (descrierea sistemului)

specificaŃie de pachet (vedere externă a

posibilităŃilor puse la dispoziŃie)

corp de pachet (descrierea internă a
funcŃionalităŃilor)

configuraŃie (asociere componentă - model)

19.02.2011 Curs 1 VHDL 14

 DOMENII DE APLICARE

Obiective VHDL

specificaresisteme hardware

simulare evoluŃie temporală a descrierilor

instrumentele de simulare realizează simularea
(“execuŃia”) codului VHDL în paralel

codul nu descrie modul de proiectare sau de
realizare a funcŃiei, ci doar ce trebuie să facă
aceasta

19.02.2011 Curs 1 VHDL 15

 DOMENII DE APLICARE
Obiective VHDL

pentru faza de proiectare - sinteza logică în
cadrul instrumentelor CAD care integrează
VHDL (fază automatizată)

descrierea proiectării unui sistem prin descrierea
atât a funcŃionării cât şi a structurii exacte a
fiecărei părŃi

descrierea realizării finale în termeni de
interconexiuni de componente logice elementare

porneşte de la o descriere VHDL sintetizabilă şi
conduce la o schemă logică clasică (porŃi logice
19.02.2011 + bistabili) Curs 1 VHDL 16