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CIRCUITOS SECUENCIALES:
ANALISIS Y DISEÑO DE
CIRCUITOS CONTADORES
Divisor de
Entrada de impulsos Salida
frecuencia
Q0 Q1 Q2 Q3
"1"
4 PR PR PR PR
J Q 15 9
J Q 11 4
J Q 15 9
J Q 11
1 6 1 6
CLK CLK CLK CLK
16 14 12 10 16 14 12 10
K Q K Q K Q K Q
CL CL CL CL
Entrada de 3
7476 8
7476 3
7476 8
7476
impulsos
S R1
"1"
10 k
CLK
t
Q0
t
Q1
t
Q2
t
Q3
t
0000 0001 0010 0011 0100 0101 0110 0111 1000 1001 1010 1011 1100 1101 1110 1111 0000
t
Q0
t
Q1
t
Q2
t
Q3
t
tpb tpb tpb tpb
CLK
t
QA
t
QB
t
QC
t
QD
t
0000 0001 0010 0011 0100 0101 0110 0111 1000 1001 1010 1011 1100 1101 1110 1111 0000
Estados no 0000 0010 0000 0110 0100 0000 1000 1010 1000 1100 1110 1100 1000
deseados
"1"
Q0 Q1 Q2 Q3
R1
10 k)
S
PR PR PR PR
J Q J Q J Q J Q
CLK CLK CLK CLK
K Q K Q K Q K Q
CL CL CL CL
Entrada de 7476 7476 3
7476 8
7476
impulsos
"1"
CLK
t
Q0
t
Q1
t
Q2
t
Q3
t
1111 1110 1101 1100 1011 1010 1001 1000 0111 0110 0101 0100 0011 0010 0001 0000 1111
Q0 Q1 Q2
"1"
PR PR PR
J Q J Q J Q
CLK CLK CLK
K Q K Q K Q
CL CL CL
Entrada de 7476
impulsos
UP/DOWN S R1
Vcc
10 k
Q0 Q1 Q2
"1" "1" "1"
PR PR PR
J Q J Q J Q
K Q K Q K Q
CL CL CL
Entrada de 8
impulsos
UP/DOWN S R1
Vcc
Q0 Q1 Q2 Q3
"1"
PR PR PR PR
J Q J Q J Q J Q
K Q K Q K Q K Q
CL CL CL CL
Entrada de
impulsos
S R1
"1"
10 k
CLK
t
Q0
t
Q1
t
Q2
t
Q3
t
Valor binario 0000 0001 0010 0011 0100 0101 0110 0111 1000 1001 0000
Valor decimal 0 1 2 3 4 5 6 7 8 9 0
Tiempo
de retardo
Capitulo 6: Circuitos Secuenciales:Análisis y Diseño de Circuitos Contadores 12
Q0 Q1 Q2
"1"
PR PR PR
S J Q J Q J Q
K Q K Q K Q
CL CL CL
Entrada de
impulsos 10 kHz
EL 7490
7490
CTR
R0(1) (2) &
CT = 0 Control
CPA 14 A 12 R0(2) (3)
QA
1
CPB B 9
QB
(6)
QC
8 R9(1) &
Z2
2 11 (7)
R0(1) QD R9(2)
3
R0(2)
6 DIV 2
R9(1)
7 A (14) + (12)
QA
R9(2) –3 CT = 1
7490 DIV 5
(9)
QB
0
B (1) + (8)
CT QC
–3 CT = 4 (11)
3 QD
R9(1)
(6)
Contador 7490
(7)
R9(2)
(12)
J Q QA
INPUT (14)
A CK
QB (9)
J Q
INPUT (1)
B CK
(8) Q
J Q C
CK
(11) Q
S Q D
CK
R Q
(2)
R0(1)
R0(2) (3)
CLK
t
QA
t
QB
t
QC
t
QD
t
0000 0001 0010 0011 0100 0101 0110 0111 1000 1001 0000
VCC A B R0(1) R0(2) R9(1) R9(2) A B R0(1) R0(2) R9(1) R9(2) A B R0(1) R0(2) R9(1) R9(2)
+ C1
1 µF
R1
10 k
CLK
El Contador 7493
7493
14 CTR Control
A QA
12
R0(1) (2) &
1
B 9 CT = 0
QB (3)
8 R0(2)
QC
2 11
R0(1) QD
DIV 2
3 (14)
R0(2) CP0 + (12)
Q0
7493 (9)
DIV 8 0 Q1
(1) + (8)
CP1 CT Q2
(11)
2 Q3
El Contador 7493
(12) [13]
J Q QA
(9) [9] QB
J Q
(8) [10]
J Q QC
CK
(11) [12]
J Q QD
CK
K
(2) [1]
R0(1)
R0(2) (3) [2]
J Q J Q J Q J Q
CLK
CLK CLK CLK CLK
K Q K Q K Q K Q
CL CL CL CL
CPB
7493
7408
CLK
t
QA
t
QB
t
QC
t
QD
tp
R0(2) R0(2)
7493 7493
IC3A IC3B
IC4A
3 7400
IC3A IC3B
1 2
7411 7411
IC1 IC2
Entrada A QA A QA
B B
QB QB
QC QC
R0(1) QD R0(1) QD
R0(2) R0(2)
7493 7493
Señal de
entrada
50 Hz Divisor de Divisor de Contador Contador
frecuencia frecuencia BCD BCD
por 50 por 60 de módulo 60 de módulo 24
Señal de
entrada
a 50 Hz 14 14
A 12 A 12
QA QA
1 1
B 9 B 9
QB QB
8 8
QC QC Señal
2 11 2 11 de 1 Hz
R0(1) QD R0(1) QD
3 Señal 3
R0(2) R0(2)
de 5 Hz
6 6
R9(1) R9(1)
7 7
R9(2) R9(2)
7490 7490
Señal de
entrada;
1 impulso
por minuto 14 12 14 12
A QA A QA
1 1
B 9 B 9
QB QB
8 8
QC QC
2 11 2 11 1 impulso
R0(1) QD R0(1) QD cada 60
3 3 segundos
R0(2) R0(2)
6 6
R9(1) R9(1)
7 7
R9(2) R9(2)
7490 7490
Señal de 1 impulso
cada 10 segundos
13 12 11 10 9 15 14 13 12 11 10 9 15 14
a b c d e f g 7448 a b c d e f g 7448
1 impulso
por hora
12 9 8 11 7490 12 9 8 11 7490
QA QB QC QD QA QB QC QD
A B A B
R0(1) R0(2) R9(1) R9(2) R0(1) R0(2) R9(1) R9(2)
1 impulso 14 1 2 3 6 7 14 1 2 3 6 7
por minuto
13 12 11 10 9 15 14 13 12 11 10 9 15 14
a b c d e f g 7448 a b c d e f g 7448
12 9 8 11 7490 12 9 8 11 7490
QA QB QC QD QA QB QC QD
A B A B
R0(1) R0(2) R9(1) R9(2) R0(1) R0(2) R9(1) R9(2)
1 impulso 14 1 2 3 6 7 14 1 2 3 6 7
por hora
13 12 11 10 9 15 14
a b c d e f g IC2
7448
1 2 4 8 BI/RB0 RBI LT
7 1 2 6 4 5 3
U3 Vcc
1
12 2
13
7410
3 2 6 7 13 12
QA QB QC QD RCO MAX/MIN IC1
74191
Vcc
Entrada de
S impulsos
10 kHz
EL 74190
74190
CTEN (4) G1
CTR DIV 10
(12)
15 2(CT = 0) Z6 MAX/MIN
3 (5)
A QA D/U M2 [DOWN] 3(CT = 9) Z6
1
B 2 M3 [UP]
10 QB (14) (13)
C 6 CLK 6, 1, 4 RCO
9 QC 1,2–/1,3+
D 7 G4
QD
LOAD (11) C5
13
14 RCO
CLK
4 A (15) 5D [1] +– (3)
QA
G
(2)
5
D/U B (1) [2] QB
11 12
LOAD MAX/MIN C (10) [4] (6)
QC
74190 D (9) [8] (7)
QD
ANSI/IEEE 91-1973
ANSI/IEEE 91-1984
B
DATA
INPUTS
C
CLOCK
D/U
CTEN
QA
QB
QC
QD
MAX/MIN
RCO
7 8 9 0 1 2 2 2 1 0 9 8 7
IC1 IC2
74190 74190 IC3
74190
CLK
DOWN/UP
A B C D CLK G D/U LOAD A B C D CLK G D/U LOAD A B C D CLK G D/U LOAD A B C D CLK G D/U LOAD
"1"
CLK
DOWN/UP
IC5A IC6A
7400 7410
CLK
"1"
DOWN/UP
El 74191
74191
CTEN (4) G1
CTR DIV 16
(12)
15 2(CT = 0) Z6 MAX/MIN
3 (5)
A QA D/U M2 [DOWN] 3(CT = 15) Z6
1
B 2 M3 [UP]
10 QB (13)
C (14) 6, 1, 4 RCO
6 CLK 1,2–/1,3+
9 QC
D 7 G4
QD
LOAD (11) C5
13
14 RCO
CLK
4 A (15) 5D [1] +– (3)
QA
G
(2)
5
D/U B (1) [2] QB
11 12
LOAD MAX/MIN C (10) [4] (6)
QC
74191 D (9) [8] (7)
QD
B
DATA
INPUTS
C
CLOCK
D/U
CTEN
QA
QB
QC
QD
MAX/MIN
RCO
13 14 15 0 1 2 2 2 1 0 15 14 13
El 74192
74192
(14) CTR DIV 10
CLR CT = 0
(12)
1 CT = 9 C0
15
A QA
3 UP (5) 2+
1
B 2 G1
10 QB (13)
C 6 DOWN (4) 1–
2 CT = 0 B0
9 QC
D 7 G2
QD (11)
LOAD C3
5
UP
4 12 A (15) 3D [1] (3)
QA
DN C0
11 13 (1) (2)
LOAD B0 B [2] QB
14
CLR C (10) [4] (6)
QC
74192 D (9) [8] (7)
QD
LOAD
B
DATA
INPUTS
C
UP
DOWN
QA
QB
OUTPUTS
QC
QD
CO
BO
0 7 8 9 0 1 2 1 0 9 8 7
A B C D A B C D A B C D
Contaje Salida
UP CO UP CO UP CO
(Up) arrastre
74192 74192 74192
Descontaje DOWN BO DOWN BO DOWN BO Salida
(Down) acreadora
LOAD CLEAR LOAD CLEAR LOAD CLEAR
Carga
Puesta a cero