P. 1
Circuite Basculante Bistabile (CBB) RS,JK,T

Circuite Basculante Bistabile (CBB) RS,JK,T

|Views: 1,233|Likes:
Published by deejayromyo14
Proiect Proiectare Logica :- Circuite Basculante Bistabile (CBB) RS,JK,T Xilinx
Proiect Proiectare Logica :- Circuite Basculante Bistabile (CBB) RS,JK,T Xilinx

More info:

Categories:Types, School Work
Published by: deejayromyo14 on Jun 07, 2011
Copyright:Attribution Non-commercial

Availability:

Read on Scribd mobile: iPhone, iPad and Android.
download as DOC, PDF, TXT or read online from Scribd
See more
See less

03/05/2014

pdf

text

original

Circuite basculante bistabile (CBB) [T,RS,JK

]

Studenti: Olah Romeo Tiberiy, Lup Ionut Alexandru

Proiect Proiectare Logica (PL2)

JK] • • Enunţ Aspecte teoretice oCircuite basculante bistabile (CBB) asincrone Circuite basculante bistabile asincrone de tip RS Circuite basculante bistabile asincrone de tip JK Circuite basculante bistabile asincrone de tip T oCircuite basculante bistabile (CBB) sincrone Circuite basculante bistabile sincrone de tip D Circuite basculante bistabile sincrone de tip JK oCircuite basculante bistabile sincrone cu intrări asincrone • Rezolvare Proiect Proiectare Logica (PL2) .CUPRINS Circuite basculante bistabile (CBB) [T.RS.

etc.pdf http://www..Bibliografie www.etc.tuiasi./ca p12.ro/indrumar/lucrarea %20nr16.tuiasi.pdf http://electronics..ro/cin/Courses/ED/Laboratoar e/LaboratorSLP_3.pdf Proiect Proiectare Logica (PL2) .ucv.ro/cin/Courses/ED/Labs/curs_an.

1.JK] Enunţ: Un circuit secvenţial are o iesire şi o intrare.0 Diagrama de stare Proiect Proiectare Logica (PL2) .0.Circuite basculante bistabile (CBB) [T.1.RS.Diagrama de stare este descrisă in fig. Descrieti circuitul secvenţial cu: a) bistabile de tip JK b) bistabile de tip D c) bistabile de tip RS Fig.

După modul de acţiune a impulsurilor de ceas. pentru circuitele secvenţiale sincrone se folosesc ca elemente de memorie. Proiect Proiectare Logica (PL2) . în scopul memorării stării interne a acestora.adică ieşirile curente ale circuitului nu depind numai de intrările curente. care pot funcţiona atât în regim sincron cît şi asincron. circuite basculante. fie atât în regim asincron cât şi în regim sincron. care nu sunt comandate prin impuls de ceas şi circuite basculante bistabile comandate prin impuls de ceas. De obicei. funcţie de tipul circuitelor secvenţiale în care sunt folosite. Circuitele basculante bistabile pot fi construite pentru a funcţiona fie numai în regim asincron. Un alt mod de caracterizare a unui circuit secvenţial este că ieşirile curente ale circuitului depind de intrările curente şi de starea curentă a circuitului. pot fi distinse : circuite basculante bistabile asincrone sau statice. Fig1. Circuitele basculante bistabile sunt circuite secvenţial elementare cu numai două stări stabile. ci şi de intrările anterioare. intrările asincrone fiind utilizate pentru aducerea circuitului în starea initială independent de impulsul de tact. folosite ca elemente de memorie pentru circuitele secveţiale mai complexe. fie numai în regim sincron. Aspecte teoretice Un circuit secvenţial are memorie.1 Structura generală a unui circuit secvenţial.1.

numite şi circuite latch sau circuite de zăvorâre sunt circuite logice secvenţiale capabile să stocheze un bit de informaţie (o cifră "0" sau o cifră "1"). ieşirea este setată.Circuite basculante bistabile (CBB) asincrone Circuite basculante bistabile asincrone de tip RS Circuitele basculante bistabile de tip RS.combinaţia R=1 şi S=1 nu este permisă la acest circuit. Tabelul de adevăr indică modul în care se modifică ieşirile în raport cu schimbările survenite la intrări. are două intrări (S şi R). circuitul latch intră în starea reset. iar circuitul latch intră în starea setat.1--> Proiect Proiectare Logica (PL2) . se spune că circuitul păstrează starea. Figura 3.1.Când ambele intrări S şi R sunt în zero logic.3.4. Din cauza capacităţii de stocare circuitul latch mai este numit şi dispozitiv bistabil de memorare. Tabelul de adevăr al unui latch SR este redat în tabelul 3. circuitul devine instabil . când ieşirea Q este în starea zero. numit pe scurt latch SR. TABELUL 3. Când ambele intrări S şi R sunt 1. se spune că circuitul latch este şters sau resetat. Când S=1 şi R=0.3. Când ieşirea Q este în starea unu se spune că circuitul latch este setat. Figura 3. nu are loc nici modificare în starea circuitului.4. o ieşire nenegată (Q) şi o ieşire negată (Q) ca în figura 3. Simbolul unui latch SR Când S=0 şi R=1. iar operaţia este numită resetare. ieşirea este ştearsă. Latch SR Circuitul latch Set-Reset. Simbolul unui latch SR este prezentat în figura 3.

Schema bloc a unui bistabil de tip JK este prezentată în figura 3. echivalent cu tabelul caracteristic.2. este posibil să fie folosite combinaţiile la intrare şi starea prezentă a circuitului la momentul t (Qt) pentru a determina starea următoare a circuitului la momentul t+1 (Qt+1).5. Simbolul unui CBB de tip JK Proiect Proiectare Logica (PL2) . se poate modifica schema circuitului astfel încât el să aibă o evoluţie cunoscută şi în cazul unei astfel de comenzi. acesta redă valorile variabilelor de intrare pentru toate tarnziţiile posibile la ieşire (tab. TABELUL 3. R=1). S = R = 1.3).3 Un alt tip de tabel utilizat. TABELUL 3. este tabelul de excitaţie. Acest tip de tabel este numit tabel caracteristic şi este ilustrat în tabelul 3.5 iar tabelul caracteristic in tabelul 3.4 Figura 3. Circuite basculante bistabile asincrone de tip JK Pentru a evita nedeterminările ce apar în urma aplicării al intrările S şi R nivelul ridicat unu. În ceea ce priveşte starea nepermisă pentru variabilele de intrare (S=1.2 TABELUL 3. este în sarcina proiectantului ca această combinaţie să nu apară niciodată la intrare.Introducând o variabilă de timp în tabelul de adevăr. 3.4.

7. la circuitul basculant bistabil JK. datorită proprietăţii sale de divizare la doi a numărului de impulsuri aplicate la intrarea sa (figura 3.5.6. Circuite basculante bistabile asincrone de tip T Circuitul basculant bistabil de tip T este prezentat în figura 3.8. Figura 3. dar este realizat prin intermediul altor bistabili (figura 3.6 iar tabelul caracteristic în tabelul 3. intrarea J este echivalentă cu intrarea S iar intrarea K este echivalentă cu intrarea R de la bistabilul RS.8).5 Figura 3. Simbolul unui CBB de tip T Acest bistabil este folosit în special în circuitele de numărare secvenţiale. Divizarea frecvenţei unui semnal aplicat la intrarea unui bistabil T Figura 3.Aşa cum rezultă din cele arătate mai sus. TABELUL 3.7). Bistabil T realizat cu bistabil JK Proiect Proiectare Logica (PL2) . Bistabilul de tip T (T = trigger) nu este disponibil ca atare.

Activ pe palier HIGH Activ pe palier LOW Figura 3. fie din 1 în 0 (front negativ) fie din 0 în 1 (front pozitiv).Circuite basculante bistabile (CBB) sincrone În cazul circuitelor basculante bistabile sincrone apare suplimentar la intrarea acestora semnalul de tact sau de ceas (clock). Prezenţa sau absenţa unui cerculeţ în afara blocului.10. În cazul comenzii pe palier. în interiorul blocului. Activ pe front pozitiv (crescător) Activ pe front negativ (descrescător) Figura 3. În simbolul logic. • circuitele flip-flop sunt active pe front. Simbolul pentru bistabili JK activi pe palie Principala diferenţă între circuitele latch şi circuitele flip-flop este metoda folosită pentru a determina modificări de stare la ieşire : • circuitele latch sunt active pe palier. Simbolurile logice utilizate pentru circuite active pe front sunt prezentate în fig. simbolul folosit pentru semnalul de tact este prezentat în figura 3. ieşirile circuitului comută la tranziţia semnalului. la intrarea de clock.9.10. În caz contrar se pot produce mai multe tranziţii pe un singur palier. Schimbarea stării ieşirii unui astfel de circuit basculant bistabil se face în funcţie de semnalul de tact (ceas) care este semnalul de comandă. Comanda se poate face pe palier sau pe front. ieşirile circuitului comută la nivel de tensiune (palier) şi nu la o tranziţie de semnal . la intrarea de clock indică tipul frontului activ (front negativ. 3. circuitele active pe front sunt reprezentate cu un triunghi mic. Simbolul pentru bistabili JK activi pe front Proiect Proiectare Logica (PL2) . În cazul comenzii pe palier este important ca semnalele aplicate pe intrările circuitului basculant bistabil să fie stabile în momentul începerii palierului. respectiv front pozitiv).9.

11.11 iar modul de lucru în tabelul 3.Circuite basculante bistabile sincrone de tip D Circuitele basculante bistabile sincrone de tip D sunt circuite secvenţiale capabile să memoreze (stocheze) un bit de informaţie (o cifră binară). semnalul la ieşirea bistabilului de tip D (semnalul notat cu Q) se modifică pe frontul căzător al semnalului de ceas (CLK). În acest fel. prin diagrama de semnal din fig. Diagrama de semnal pentru un CBB de tip D În figura 3. dacă la intrarea D circuitului basculant bistabil se produce o modificare a semnalului aceasta nu se va reflecta la ieşirea bistabilului decât în momentul comutării pe front descrescător a semnalului de Proiect Proiectare Logica (PL2) . Figura 3.12. Simbolul circuitului basculant bistabil sincron. Figura 3. este prezentat în figura 3. Simbolul CBB tip D TABELUL 3.12. cu comutare pe frontul căzător al semnalului de ceas.6. 3.6 Modul în care operează un circuit basculant bistabil sincron de tip D este ilustrat. de asemenea. de tip D.12.

Proiect Proiectare Logica (PL2) . Porţiunea de început a semnalului de ieşire Q.10. Simbolul unui circuit basculant bistabil JK cu comutare pe front este redat în fig. Circuite basculante bistabile sincrone de tip JK Cel mai folosit tip de circuit basculant bistabil este cel de tip JK. Tabelul de adevăr care defineşte funcţionarea circuitului basculant bistabil de tip JK cu comutare pe front negativ este tabelul 3. Din acest motiv. aşa cum rezultă din tabelul 3.7. circuit basculant bistabil de tip JK. Un exemplu de circuit integrat. până în momentul comutării pe front negativ a semnalului de . iar intrarea K operează ca intrarea R. pot exista la intrarea D a bistabilului. are o valoare necunoscută (unu sau zero) şi din acest motiv este reprezentată în diagrama de semnal cu două linii paralele. 3. semnalul de ieşire copiază semnalul de intrare la tranziţia din unu în zero a semnalului de tact şi-l memorează până la următoarea eşentionare a semnalului de intrare (urm. tranziţie pe front descrescător a semnalului de tact). Aşadar. Funcţionarea acestuia este identică cu cea a circuitelor basculante bistabile de tip SR pentru stările de setare.6 şi din figura 3.12.ceas când se copiază valoarea logică a semnalului de intrare.tact(CLK). resetare şi menţinere. Intrarea J operează ca intrarea S. comutări care nu se vor reflecta în semnalul de ieşire (Q).7. TABELUL 3. este circuitul 74LS73 a cărui foaie de catalog este prezentată în anexa 10. Diferenţa între acestea este reprezentată de faptul că circuitele JK nu au stare nepermisă la intrare.

Cele mai multe circuite flipflop integrate au şi intrări asincrone. Proiect Proiectare Logica (PL2) . acestea influenţează starea circuitului independent de semnalul de clock. Intrările sunt numite de către fabricanţi înscriere (preset) şi ştergere (clear). acestea sunt notate PRE şi CLR . Când intrările sunt active pe zero logic. şi un zero logic aplicat la intrarea de ştergere va determina comutarea imediată a ieşirii în zero logic (Q=0). Intrările asincrone sunt de obicei active în zero logic.Circuite basculante bistabile sincrone cu intrări asincrone Circuitele basculante bistabile prezentate până aici sunt circuite ale căror intrări acţionează sincron cu un front activ al semnalului aplicat la intrarea clock.13. Simbolul logic al unui flip-flop JK activ pe front negativ cu intrăriasincrone active în zero logic este prezentat în fig. 3. un zero aplicat la intrarea de înscriere va determina comutarea imediată a ieşirii în unu logic (Q=1).

excitatie și tabela de ieșire.Rezolvare: a) bistabilul de tip JK Tabela stărilor de tranziţie. Proiect Proiectare Logica (PL2) .

Proiect Proiectare Logica (PL2) .

Diagrama de stare folosind bistabilul JK b) bistabilul de tip D Tabela stărilor de tranziţie și tabela de ieșire.14. Proiect Proiectare Logica (PL2) .Fig3.

Proiect Proiectare Logica (PL2) .

Proiect Proiectare Logica (PL2) .

You're Reading a Free Preview

Download
scribd
/*********** DO NOT ALTER ANYTHING BELOW THIS LINE ! ************/ var s_code=s.t();if(s_code)document.write(s_code)//-->