Sunteți pe pagina 1din 7

Analiza i Sinteza Dispozitivelor Numerice Laborator 3 Circuite Logice Combina ionale (CLC) 3.

1 Circuite logice combina ionale (CLC) 3.2 Analiza circuitelor logice combina ionale 3.3 Sinteza circuitelor logice combina ionale 3.4 Aplica ii 3.1 Circuite logice combina ionale (CLC) Cicuitele logice combina ionale sunt acele circuite ale cror ieiri sunt func ii exclusiv de starea curent a intrrilor i pot fi formate dintr-un numr arbitrar de por i logice i inversoare. In analiza circuitelor combina ionale se pornete de la o schem logic din care se ob ine o reprezentare formal a func iei realizate de acel circuit, ca de exemplu un tabel de adevr sau o expresie logic. In sintez se procedeaz invers, adic se pleac de la o reprezentare formal i se ob ine o schem logic. Adesea este neeconomic s implementm un circuit logic, pornind direct de la prima expresie logic i de aceea dup etapa de stabilire a func iei circuitului logic urmeaz etapa de minimizare a func iei logice. Circuitele combina ionale logice pot avea mai multe ieiri. Majoritatea metodelor de analiz i sintez pot fi extinse de la cele referioare la o singur ieire la cele aplicabile circuitelor cu mai multe ieiri (se repet etapele pentru fiecare ieire). 3.2 Analiza circuitelor logice combina ionale Pentru analiza un circuit logic combina ional este necesar ob inerea unei exprimri formale a func iei sale logice. Apoi se pot efectua alte opera ii, ca de exemplu: Putem determina comportarea circuitului la diferite combina ii de intrare; Putem aranja expresia logic n diferite moduri care corespund unor configura ii diferite de circuit ce realizeaz aceeai func ie logic; Putem utiliza descrierea algebric a comportrii func ionale a circuitului n analiza unui sistem de dimensiuni mai mari, care include acel circuit. Pentru o schem logic a unui circuit combina ional, cum este cel din figura 3-1 exist multe metode de ob inere a descrierii formale a func iei a circuitului. Descrierea func ional cea mai primitiv este tabelul de adevr, prezentat n tabelul 3-2.

Figura 3-1 Circuit logic cu trei intrri i o ieire

Laborator 3 X 0 0 0 0 1 1 1 1 Y 0 0 1 1 0 0 1 1 Z 0 1 0 1 0 1 0 1 F 0 1 1 0 0 1 0 1

Tabelul 3-2 Tabelul de adevr aferent circuitului logic Avnd tabelul de adevr aferent circuitului, putem scrie direct una dintre expresiile logice suma canonic sau produsul canonic. F = X Y Z + X Y Z + X Y Z + X Y Z F = (X + Y + Z) (X + Y + Z) (X + Y + Z) (X + Y + Z) Sau putem ncepe de la intrrile circuitului i se prelucreaz expresiile la trecerea prin por i, ctre ieire. Func ia de ieire este cea ob inut la ieirea ultimei por i OR: F = (( X + Y ) Z ) + ( X Y Z ) n continuare, putem ob ine o sum de produse prin deschiderea parantezelor: F = X Z + Y Z + X Y Z Noua expresie corespunde unui circuit cu o alt configura ie, dar care realizeaz aceeai expresie logic, aa cum arat figura 3-3.

Figura 3-3 Circuit cu dou niveluri AND-OR In mod similar, putem regrupa termenii expresiei originale pentru a ob ine un produs de sume sau prin aplicarea teoremei lui DeMorgan se pot ob ine schemele echivalente cu por i NAND sau NOR. In concluzie, putem dezvolta o expresie logic astfel nct s ob inem o expresii crora le corespund alte circuite, fizic diferite, dar realiznd aceeai func ie.

3.3 Sinteza circuitelor logice combina ionale


De unde se ncepe proiectarea unui circuit logic combina ional? De obicei se expune n cuvinte o anumit cerin sau se descrie problema prin intermediul unui tabel de adevr sau al unei expresii de forma sau

Analiza i Sinteza Dispozitivelor Numerice Sinteza circuitelor logice combina ionale cu por i logice se presupune parcurgerea urmtoarilor pai: 1. Se stabilete numrul de intrri i ieiri a circuitului combina ional i func ia (func iile) logic care trebuie implementate; 2. Se construiete tabelul de adevr al func iilor logice; 3. Se completeaz diagramele Karnaugh corespunztoare ieirilor; 4. Se determin formele analitice minime disjunctiv i/sau conjunctiv ale func iilor logice 5. Se determin solu ia optim din punct de vedere al costului i al numrului de circuite folosite; 6. Se construiete schema circuitului. Dac circuitul are mai multe ieiri, se pun n eviden eventualii termeni comuni mai multor func ii, urmrindu-se folosirea unui numr minim de por i logice; 7. Se implementeaz schema circuitului ntr-un program de simulare (EWB); 8. Se verific func ionarea circuitului, urmrindu-se realizarea cerin elor impuse; De exemplu, descrierea unui convertor din codul NBCD n codul "7 segmente" poate fi: Pentru o combina ie de intrare n cod NBCD fiecare segment al afiorului 7 segmente se va activa (aprinde), respectiv dezactiva (stinge) pentru a forma numrul corespunztor. Ieirile vor fi activate n 0 logic. 0,2,3,5,6,7,8,9 2,3,4,5,6,8,9

a g b c d
0,1,2,3,4,7,8,9

0,4,5,6,8,9

f e

0,2,6,8

0,1,3,4,5,6,7,8,9

0,2,3,5,6,8,9 Figura 3-4 Afiarea 7 segemente Codul 7 segmente" este folosit pentru sisteme de afiare numerice, segmentele fiind becuri, LED-uri, cristale lichide etc. Se construiete tabela de adevr, completnd cu X acolo unde valoarea func iei ia o valoare necunoscut:

Laborator 3

N3
0 0 0 0 0 0 0 0 1 1 1 1 1 1 1 1

N2
0 0 0 0 1 1 1 1 0 0 0 0 1 1 1 1

N1
0 0 1 1 0 0 1 1 0 0 1 1 0 0 1 1

N0
0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1

a
0 1 0 0 1 0 0 0 0 0 X X X X X X

b
0 0 0 0 0 1 1 0 0 0 X X X X X X

c
0 0 1 0 0 0 0 0 0 0 X X X X X X

d
0 1 0 0 1 0 0 1 0 0 X X X X X X

e
0 1 0 1 1 1 0 1 0 1 X X X X X X

f
0 1 1 1 0 0 0 1 0 0 X X X X X X

g
1 1 0 0 0 0 0 1 0 0 X X X X X X

Diagramele Karnaugh (pentru forma canonic disjunctiv):

a = N 2 N1 N 0 + N 3 N 2 N1 N 0

b = N 2 N1 N 0 + N 2 N1 N 0

c = N 2 N1 N 0

d = N 2 N 1 N 0 + N 2 N1 N 0 + N 3 N 2 N1 N 0

Analiza i Sinteza Dispozitivelor Numerice

e = N 2 N1 + N 0

f = N1 N 0 + N 3 N 2 N 1 + N 3 N 2 N 0
Expresiile logice: a) Se folosete forma minim disjunctiv, ob inut cu ajutorul gruprilor de 1 logic.

g = N 3 N 2 N1 + N 2 N1 N 0

a = N 2 N 1 N 0 + N 3 N 2 N 1N 0 b = N 2 N 1 N 0 + N 2 N1 N 0 c = N 2 N1 N 0 d = N 2 N 1 N 0 + N 2 N1 N 0 + N 3 N 2 N 1 N 0 e = N0 + N2 N1 f = N1 N 0 + N 2 N 1 + N 3 N 2 N 0 g = N 3 N 2 N 1 + N 2 N1 N 0

b) Se aplic legile lui De Morgan asupra formei minime disjunctive ob inut la punctul a)

a = N2 N 1 N 0 N 3 N 2 N 1N0

b = N 2 N 1 N 0 N 2 N1 N 0 c = N 2 N1 N 0 d = N 2 N 1 N 0 N 2 N1 N 0 N 3 N 2 N 1 N 0
e = N0 N2 N 1 f = N1 N 0 N 2 N1 N 3 N 2 N 0

g = N 3 N 2 N 1 N 2 N1 N 0
Figura 3-5 Schema circuitului cu por i AND, OR i NOT

Laborator 3

c) Se folosete forma minim conjunctiv, ob inut cu ajutorul gruprilor de 0 logic.

a = N 1 N 3 N 2 + N 3 (N 2 + N 3 ) b = (N 1 + N 0 ) N 1 + N 0 N 2 c = N1 N 0 N 2
d = N 3 (N 2 + N 0 ) N 1 + N 0 N 2 + N 1 N 2 + N1 + N 0

)(

e = (N 2 + N 0

) ) (N
1

+ N0

) )( + N ) (N
1

f = N 3 (N 1 + N 0 ) N 2 + N 1 N 2 + N 1 + N 0 g = N3
2 2 1

( (N + N ) (N

+ N0

Figura 3-6 Schema circuitului cu por i NAND

Aplicnd legile lui DeMorgan asupra formei minime conjunctive vor rezulta urmtoarele ecua ii:

a = N 1 + N 3 + N 2 + N 3 + (N 2 + N 3 )
b = (N1 + N 0 ) + N1 + N 0 + N 2
c = N1 + N 0 + N 2

d=

N 3 + (N 2 + N 0 ) + N1 + N 0 + N 2 + N1 + N 2 + N1 + N 0

) (

e = (N 2 + N 0 ) + N 1 + N 0

) ) ( )

f = N 3 + (N1 + N 0 ) + N 2 + N1 + N 2 + N1 + N 0

Analiza i Sinteza Dispozitivelor Numerice

3.4 Aplica ii 1. Un circuit comparator de 2 bi i primete dou numere de cte 2 bi i P=P1P2 i Q=Q1Q2. Proiecta i, utiliznd por i logice AND, OR i NOT, un circuit a crui ieire s fie 1 logic dac i numai dac P>Q. 2. S se realizeze un detector de eroare pentru codul 2 din 5, cu ieirea activ pe 1 logic, folosind por i NAND. 3. S se proiecteze un convertor de cod NBCD-Gray: a) cu por i NAND; b) cu por i NOR. 4. Un circuit de 2 bi i primete dou numere de cte 2 bi i P=P1P2 i Q=Q1Q2. Proiecta i, utiliznd por i logice NOR, un circuit a crui ieiri s afieze rezultatul sumei P+Q.