1.

Analizar la estructura del IC 7490, Tabla de estados y diagramas de tiempo; asimismo su funcionamiento y describa la funcin de los pines del IC, luego configure el circuito contador BCD up modulo 10 (Desarrolle la simulacin digital utilizando Programas adecuados). NOMBRES DE LOS PINES CP0: Reloj (activado por borde inferior) va de entrada dos cinco secciones. CP1: Reloj (activado por borde inferior) va de entrada entre cinco secciones. MR1, MR2: Master Reset (borra las entradas). MS1, MS2: Master Set (Preset-9) entradas. Q0: de salida de la seccin entre dos. Q1, Q2, Q3: salidas desde entre cinco.

SIMBOLO LOGICO

DIAGRAMA LOGICO

DESCRIPCION FUNCIONAL El 74LS90 es de 4 bits decode tipo onda, este dispositivo consta de cuatro maestro esclavo flip-flops que son conectados internamente para proporcionar una divisin por dos secciones y una divisin por cinco. Cada seccin tiene una entrada de reloj independiente que inicia los cambios de estado del contador en el alto-bajo reloj de transicin. Los cambios de estado de las salidas Q no se producen al mismo tiempo debido a los retrasos de onda interna. Por lo tanto, seales decodificadas de salida estn sujetos a los picos de decodificacin y no debe utilizarse para relojes o luces estroboscpicas. La salida Q0 del dispositivo est diseado y especificado para conducir la corriente nominal fan-out mas la entrada CP1 del dispositivo. Un reinicio maestro cerrada y asncrona (MR1*MR2) es siempre en todos los contadores que se anula y los relojes, resetea (borra) todos los flip-flops. Una cerrada asncrona Patrn (MS1*MS2) se proporciona en el 7490 que anula los relojes y entradas MR y establece que las salidas nueve (1001). Desde la salida de la divisin por dos secciones, no es conectados internamente a las etapas posteriores, los dispositivos puede funcionar en varios modos de contar. A. Decode BCD (8421) contador. La entrada CP1 debe ser conectado externamente a la salida Q0. La entrada recibe CP0 el nmero de entrada y una secuencia de cuenta BCD se produce. B. Simetrica Binario divide por diez. El Q3 de salida debe ser conectado externamente a la entrada de CP0. La entrada del contador se aplica a la entrada CP1 y una ola de dividir por diez cuadrados se obtiene en la salida Q0. MODO DE SELECCIN REINICIAR/Definicin de entradas MR1 MR2 MS1 MS2 1 1 0 X 1 1 X 0 X X 1 1 0 X 0 X X 0 X 0 0 X X 0 X 0 0 X SALIDAS Q2 0 0 0 contar Contar Contar contar

Q0 0 0 1

Q1 0 0 0

Q3 0 0 1

SECUENCIA DE CONTEO BCD SALIDAS Q0 Q1 Q2 Q3 0 0 0 0 0 1 1 0 0 0 2 0 1 0 0 3 1 1 0 0 4 0 0 1 0 5 1 0 1 0 6 0 1 1 0 7 1 1 1 0 8 0 0 0 1 9 1 0 0 1 Nota: La salida Q0 se conecta a la entrada CP1 para el recuento de BCD. SIMULACION CONTEO

2. Analizar la estructura del IC 7493, Tabla de estados y diagramas de tiempo; asimismo su funcionamiento y describa la funcin de los pines del IC, luego configure el circuito contador binario natural up modulo 16 (Desarrolle la simulacin digital utilizando Programas adecuados). NOMBRES DE LOS PINES CP0: Reloj (activado por borde inferior) va de entrada dos cinco secciones. CP1: Reloj (activado por borde inferior) va de entrada entre cinco secciones.

 MR1, MR2: Master Reset (borra las entradas). Q0: de salida de la seccin entre dos. Q1, Q2, Q3: salidas desde entre cinco. SIMBOLO LOGICO

DIAGRAMA LOGICO

FUNCIONAMIENTO El 74LS93 son de 4 bits decenio tipo onda, divisor por doce, y contadores binarios, este dispositivo consta de cuatro maestro/esclavo flip-flops que son conectados internamente para proporcionar una divisin por ocho secciones. Cada seccin tiene una entrada de reloj independiente que inicia los cambios de estado del contador en alto-bajo reloj de la transicin. A. Contador de 4 bits Ripple.- La salida Q0 debe ser externa conectado a la entrada CP1. Los pulsos de conteo de entrada se aplican a la entrada CP0. Divisiones simultaneas de 2, 4, 8 y 16 son realizado en el Q0, Q1, Q2 y Q3 salidas como se muestra en la tabla de verdad. B. 3-Bit contra la ondulacin contar pulsos de entrada se aplican a la entrada CP1. Divisiones simultneas de frecuencia de 2, 4 y 8 estn disponibles en la Q1, Q2, Q3 y salidas. Independiente el uso del primer flip-flop est disponible si la funcin de restablecimiento coincide con la puesta a cero de la onda a travs de 3 bit del contador.

MODO DE SELECCIN REINICIAR ENTRADAS MR1 MR2 1 1 0 1 1 0 0 0 SALIDAS Q0 0 Q1 0 COUNT COUNT COUNT Q2 0 Q3 0

TABLA DE VERDAD CONTEO SALIDAS Q2 0 0 0 0 1 1 1 1 0 0 0 0 1 1 1 1 Q3 0 0 0 0 0 0 0 0 1 1 1 1 1 1 1 1

Q0 Q1 0 0 0 1 1 0 2 0 1 3 1 1 4 0 0 5 1 0 6 0 1 7 1 1 8 0 0 9 1 0 10 0 1 11 1 1 12 0 0 13 1 0 14 0 1 15 1 1 Nota: La salida Q0 se conecta a la entrada CP1. SIMULACION

3. Analizar la estructura del IC 74190, Tabla de estados y diagramas de tiempo; asimismo su funcionamiento y describa la funcin de los pines del IC, luego configure el circuito contador BCD up/down modulo 10 (Desarrolle la simulacin digital utilizando Programas adecuados). NOMBRE DE LOS PINES CE: Cuenta Activa (Active LOW) de entrada CP: Reloj de pulso (Active EDGE de alta curso) de entrada U / D: arriba / abajo conde de entrada de control PL: control de carga en paralelo (activo bajo) de entrada PN: entradas de datos en paralelo Qn: Flip-Flop salidas (Nota B) RC: La salida de reloj Rizo (b Nota) TC: Salida de la Terminal Count (b Nota) DESCRIPCION DEL FUNCINAMIENTO El LS190 es sncrono ascendente / descendente Decenio BCD Contador y el LS191 es sincrnico arriba / abajo 4-Bit Contador binario. Los modos de funcionamiento de la dcada LS190 contador y el contador binario LS191 son idnticos, con la nica diferencia de las secuencias de contar como se seala en el diagramas de estado.

Cada circuito consta de cuatro maestro / esclavo flip-flops, con compuerta interna y la lgica de direccin para dar cada preset, cuenta ascendente y cuenta atrs operaciones. Cada circuito tiene una capacidad de carga en paralelo asncrona permitiendo la venta libre de ser programado a cualquier nmero que desee. Cuando la carga en paralelo (PL) entrada es baja, presenta la informacin en las entradas de datos en paralelo (P0-P3) se carga en el contador y aparece en las salidas Q. Esta operacin se anula la las funciones de conteo, como se indica en el modo de seleccin de la tabla. Una seal de ALTO en la entrada CE impide contar. Cuando la CE es BAJO cambio,

el estado interno se inicia de forma sincrnica por la low-alto de transicin de la entrada de reloj. La direccin del conteo est determinada por la seal de entrada U / D, como se indica en el modo en Seleccionar tabla. Al contar se va a habilitar, el Seal de EC se puede hacer bajo cuando el reloj est en cualquier estado. Sin embargo, cuando se cuenta es que se inhibe, el bajo a ALTA Transicin CE debe ocurrir slo cuando el reloj es ALTA. Del mismo modo, la seal U / D slo se debe cambiar cuando sea CE o el reloj es ALTA. Hay dos tipos de salidas se ofrecen como indicadores de overflow / underflow. La Terminal Count (TC) de salida es normalmente baja y sube cuando el circuito llega a cero en el modo de cuenta atrs o alcanza el mximo (9 para el LS190, 15 para el LS191) en el modo ascendente. La salida de TC luego se mantendr alto hasta que un cambio de estado, ya sea por contar o pre ajuste o hasta U / D se cambia. La salida del TC no debe ser usado como una seal de reloj, ya que est sujeta a los picos de decodificacin. La seal de TC tambin se utiliza internamente para que el reloj de Onda (RC) de salida. La salida de RC es normalmente alta. Cuando CE es baja y TC es alto, la salida de RC pasar a BAJO cuando el reloj pasa a BAJO prximo y se mantendr bajo hasta que el reloj va alto de nuevo. Esta caracterstica simplifica el diseo de multi-etapa de los contadores, como se indica en las figuras A y B. En la figura uno, cada salida de RC se utiliza como entrada de reloj para la siguiente etapa ms alta. Esta configuracin es particularmente ventajoso cuando la fuente de reloj tiene una capacidad de traccin limitada, ya que slo las unidades de la primera etapa. Para evitar contar en todas las etapas, slo es necesario para inhibir la primera etapa, ya que una seal de ALTO en la CE inhibe el impulso de salida RC, como se indica en la tabla de verdad RC. Una desventaja de esta configuracin, en algunas aplicaciones, es el momento asimetra entre los cambios de estado en la primera y la ltima. Esto representa el retraso acumulado del reloj, ya que las ondas a travs de las etapas precedentes. Un mtodo de producir cambios de estado que se produzca de forma simultnea en todas las etapas se muestra en la figura b. Todas las entradas de reloj son impulsados en paralelo y las salidas de RC propagar el llevar / tomar prestado las seales en forma de onda. En esta configuracin, la duracin del estado BAJO del reloj debe ser suficientemente largo para permitir que el borde con pendiente negativa de la llevar / tomar prestado de la seal de onda expansiva a travs de la ltima parada antes de que el reloj pasa a ALTO. No hay restriccin en la duracin del alto estado de forma ininterrumpida desde la salida de RC de cualquier paquete pasa a ALTO poco despus de su entrada CP pasa a ALTO. La configuracin que se muestra en la figura C se evitar los retrasos de propagacin y las restricciones asociadas. La seal de entrada CE para una etapa determinada se forma al combinar las seales de TC de todas las etapas anteriores. Tenga en cuenta que el fin de inhibir contar una seal de habilitacin se debe incluir en cada puerta de llevar. El sencillo esquema de inhibir Figuras A y B no se aplica, ya que la salida TC de una determinada fase no se ve afectada por su propia CE.

ENTRADAS PL CE U/D 1 0 0 1 0 1 0 X X 1 1 X FS: flanco de subida. SIMULACION

MODO CP FS FS X X Ascendente Descendente Preset No cambia

ENTRADAS CE TC* 0 1 1 X X 0

CP X X

RC SALIDA 1 1

TC se genera internamente.

4. Analizar la estructura del IC 74193, Tabla de estados y diagramas de tiempo; asimismo su funcionamiento y describa la funcin de los pines del IC, luego configure el circuito contador binario natural up/down modulo 16 (Desarrolle la simulacin digital utilizando Programas adecuados). NOMBRE DE LOS PINES CPU: Contar hasta la entrada de reloj de pulso. CPD: Count Down entrada de reloj de pulso. MR: Reset asncrono Master (Borrar) de entrada. PL: carga en paralelo asncrono (activo bajo) de entrada. PN: entradas de datos en paralelo. Qn: Flip-Flop salidas (Nota B). TCD: Terminal Count Down (Borrow) Salida (b Nota). TCU: Terminal de contaje adelante (Carry) Salida (b Nota).

SIMBOLO LOGICO

DESCRIPCION FUNCIONAL El LS192 y LS193 son Decenio asincrnica preestablecida y 4-bit binario sncrono ARRIBA / ABAJO (reversible) Contadores. Los modos de funcionamiento del contador dcada LS192 y LS193 el contador binario son idnticos, con la nica diferencia de las secuencias de contar como se indica en los diagramas de estado. Cada circuito consta de cuatro maestro / esclavo flip-flops, con compuerta interna y la lgica de direccin para dar reinicio maestro, preset individual, contar y contar las operaciones. Cada flip-flop JK contiene informacin de esclavo a amo de tal manera que una transicin de bajo a alto en su entrada T hace que el esclavo, y por lo tanto la salida Q para cambiar de estado. Conmutacin sncrona, en lugar de contar onda, se logra mediante la conduccin de las puertas de direccin de todas las etapas de un conde comn hasta la lnea y un recuento de la lnea comn de Down, lo que causa todos los cambios de estado que se inici al mismo tiempo. Una transicin de bajo a alto en la Entrada de contaje adelante avanzar el nmero por uno, una transicin similar en la cuenta atrs de entrada se reducir el nmero a uno. Contando para ello con una entrada de reloj, el otro debe ser muy alto. De lo contrario, el circuito o bien contar de dos en dos o no, dependiendo del estado del primer flip-flop, que no se puede cambiar siempre y cuando sea de entrada de reloj es BAJA. La Terminal de contaje adelante (TCU) y la Terminal Count Down (TCD) salidas son normalmente altos. Cuando un circuito se ha alcanzado el estado de cuenta mxima (9 para el LS192, 15 para el LS193), el prximo Alto a Bajo transicin del Conde Reloj despertador har TCU para ir bajo. TCU se mantendrn bajas hasta que la CPU va alto de nuevo, repitiendo lo que efectivamente la cuenta hasta del reloj, pero un retraso de dos retardos de las puertas. Del mismo modo, la salida TCD pasar a BAJO cuando el circuito est en estado de cero y la cuenta atrs del reloj se debilita. Puesto que las salidas TC repetir las formas de onda de reloj, que pueden ser utilizados como seales de reloj de entrada al circuito de orden inmediato superior en un contador de etapas mltiples. Cada

circuito tiene una capacidad de carga en paralelo asncrono que permite la venta libre de ser programado. Cuando la carga en paralelo (PL) y el Master Reset (MR) son las entradas de informacin de bajo, presente en las entradas de datos en paralelo (P0, P3) se carga en el contador y aparece en los resultados, independientemente de las condiciones de las entradas de reloj. Una seal de ALTO en la entrada de reset Master desactivar las puertas preestablecido, reemplace las dos entradas de reloj, y el cierre de cada salida Q en el estado BAJO. Si una de las entradas de reloj es baja durante y despus de una operacin de restablecimiento o de carga, los prximos LOW-alto de transicin de ese reloj ser interpretado como una seal legtima y ser contado. TABLA DE MODO DE SELECCIN MR PL 1 X 0 0 0 1 0 1 0 1 FS: flanco de subida. SIMULACION CPU X X 1 FS 1 CPD X X 1 1 FS MODE Reset Preset Sin cambio Ascendente Descendente

5. Disear un contador BCD up utilizando IC 7490, de mdulo 10, 8, 6. MOD 10

MOD 8

MOD 6

6. Disear un contador BCD up/down utilizando IC74190 de mdulo 24, 60. MOD 24

MOD 60

7. Disear un contador Binario Natural up utilizando IC7493 de mdulo 16, 12, 10. MOD 16

MOD 12

MOD 10