Circuite Logice Combinationale

Capitolul 2
Circuite logice combinat ionale

P2.1
Rezolvare:
Utiliz and axioma asociativit at ii asupra operatorului sum a modulo doi, funct ia paritate se
poate exprima pentru a implementabil a cu XOR2 sub urm atoarele dou a forme:
f = (x
n1
(x
n2
(x
n3
(x
n4
(x
3
(x
2
(x
1
x
0
))) . . . ))))
f = ((. . . ((x
n1
x
n2
) (x
n3
x
n4
)) ((x
3
x
2
) (x
1
x
0
)) . . . ))
Prima expresie poate mapat a pe o ret ea serie (rs) iar a doua pe o ret ea arbore binar
(rb). Adopt and num arul de port i XOR ca m asur a pentru dimensiunea ret elei rezult a:
S(n)
rs
= n1, S(n)
rb
= n1, iar ad ancimea D(n)
rs
= (n1) niveluri , D(n)
rb
= log
2
n|.
Prin substitut ia XOR2 NXOR2 se calculeaz a aceeasi funct ie dac a un num ar de (n1)
bit i ai cuv antului, nainte de aplicare la intrarea ret elei, sunt complementat i deoarece:
x
i+1
x
i
= x
i+1
x
i
.
P2.2
Rezolvare:
f
1
= (A+B)(C +D) = AB +C D
f
2
= AB CD = AB(CD) + (AB)CD = AB(C +D) +CD(A+B) =
= ABC +ABD +ACD +BCD
f
3
= ABC +BD
f
4
= ((AB)(C D)) = AB +AB +CD +CD
Tabelele de adev ar sunt reprezentate n Figura P.2.2-e.
1
2 CAPITOLUL 2. CIRCUITE LOGICE COMBINAT IONALE
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
0 0 0
0 0 0
0 0 0
0 0
0 0
0
0 0
0 0
0
0 0 0
0
0 0
0
0 0
0
0
0 0
0
0
0
0
0
0
0 0
0 0
0
0 0
0 0
0
0
0
0
0
0
0 0
0 0 0
0
0
0
0 0
1
1
1
1
1
1
1
1
1
1 1
1
1
1
1
1 1
1
1
1 1 1 1
1 1
1 1 1
1 1
f
1
f
2
f
3
f
4
A B C D
0
e)
Figura P 2.2
P2.3
Rezolvare:
Se vor demonstra analitic urm atoarele identit at i:
AB = AB = (AB) = (AB);
(AB) = (AB) = (AB) = (AB).
P2.4
Rezolvare:
a) f = [(AB)A] [(AB)B] = (AB +A)(AB +B) = ABAB +AAB +ABB +AB =
= AB + 0 + 0 +AB = AB +AB = AB , vezi problema 1.6.
b) f = (A+B +C)(AB +CD) +BCD = (A+B +C) (AB +CD) +BCD =
= (ABC)(ABCD) +BCD = (ABC)(ABCD) +BCD = BCD.
c) f = (ABC +BCD) + (ACD +BC D +BCD) =
= (ABC +BCD)(ACD +BC D +BCD) =
= (ABC +BCD)(A+C +D +BC D +BCD) =
= (ABC +BCD)(A+D(1 +BC) +C(1 +BD)) =
= (ABC +BCD)(A+D +C) =
= ABCA+ABCD +ABCC +BCDA+BCDD +BCDC =
= 0 +ABCD + 0 +BCDA+ 0 +BCD =
= ABCD + (ABCD +BCD) = ABCD +BCD
3
P2.5
Rezolvare:
a) Implicant i primi:
0, 4 BC; 0, 2 AC; 2, 3 AB;
3, 7 BC; 4, 5 AB; 5, 7 AC;
Exist a dou a variante de alegere a implicant ilor primi prin care sunt acoperit i tot i
mintermii din diagram a:
f = AC +AB +BC sau f = BC +AB +AC
Forma minim a ca produs de sume rezult a din Figura P2.5-a:
f = (A+B +C)(A+B +C) = AC +AB +BC +BC +AB +AC
Prin desfacerea parantezelor s-au obt inut tot ii implicant ii primi de la forma sum a
de produse.
b) Pentru forma sum a de produse din Figura P2.5-b rezult a urm atorii implicant i primi:
0, 1, 4, 5 AC;
9, 11, 13, 15 AD;
1, 5, 9, 13 CD.
Dintre acesti implicant i primi, numai AC si AD sunt implicant i primi esent iali care
trebuie s a e considerat i pentru acoperirea tuturor mintermilor din diagrama V-K.
Expresia minim a a funct iei este:
f = AC +AD
Pentru forma produse de sume din Figura P2.5-b rezult a urm atorii implicant i primi:
2, 3, 6, 7 A+C;
8, 10, 12, 14 A+D;
2, 6, 10, 14 C +D.
Dintre acesti implicant i primi, numai A+C si C +D sunt implicant i primi esent iali
care trebuie considerat i pentru acoperirea tuturor maxtermilor din diagrama V-K.
Expresia minim a a funct iei este:
f = (A+C)(A+D) = AC +AD +CD
Prin desfacerea parantezelor s-au obt inut tot i implicant i primi de la forma sum a de
produse.
c) Pentru forma sum a de produse din Figura P2.5-c rezult a urm atorii implicant i primi:
0, 4, 8, 12, 16, 20, 24, 28 DE;
8, 9, 10, 11, 12, 13, 14, 15 AB.
Am andoi implicant i primi sunt esent iali, deci acoperirea funct iei se realizeaz a prin
expresia minim a:
f = DE +AB
0 2 6 4
1 3 7 5
0 2 6 4
1 3 7 5
00 01 11 10
0
1
0 4 12 8
1 5 13 9
3 7 15 11
2 6 14 10
0 4 12 8
1 5 13 9
3 7 15 11
2 6 14 10
00 01 11 10
00 01 11 10
0 4 12 8
1 5 13 9
3 7 15 11
2 6 14 10
0
1
00 01 11 10
00 00
01 01
11 11
10 10
000 001 011 010 110 111 101 100
00
01
11
10
24 28 20 16
25
27
26
29
31
30
21 17
19
18
23
22
AB
C C
AB
A A
C C
B B
B C A C A B BC AC A B
A+B+C A+B+C
1 1
1 1 1
1 0
0
1
0
1
1 1 1 1
1 1
0
0 0
0 0 0 0
AB AB
CD CD
A C C D AD A+C C+D A+D
D
C
A
C
D
A
B
b)
a)
c)
ABC
DE
B
A
B
E
C C
D E AB
D
1 1 1
1
1 1
1 1
1
1 1 1 1 1
B
Figura P 2.5
5
P2.6
Rezolvare: e)F = C E h)F = (A+E)(A+C)(B +C)
P2.7
Rezolvare: a) AB, CD, BD b) ABC, ABC, CE, BDE
P2.9
Rezolvare:
Termenii produs care sunt indiferent i, notat i cu d(don
t care) pot considerat i n diagrama

V-K e de valoare 0 e 1. Se va alege valoarea logic a ce va duce la identicarea de implicant i
primi cu o exprimare c at mai simpl a.

In diagrama V-K, aceasta nseamn a denirea unor
suprafet e c at mai mari si c at mai put ine pentru a acoperi c asut ele cu 1.
Pentru funct iile anterioare se obt in urm atoarele forme minime: a) f = BC+AD+ABC;
b) f = CD +BD; c) f = D; d) f = CE +CE.
P2.10
Rezolvare:
O funct ie de j variabile se poate exprima ca o funct ie de j1 variabile si o variabil a reziduu.
Variabila reziduu se introduce n expresia funct iei reziduu pentru calculul coecient ilor.
Generarea variabilelor reziduu se poate continua recursiv p an a c and se ajunge la j 1
variabile reziduu si o singur a variabil a pentru funct ie.
Se va exemplica pentru funct ia de patru variabile:
f(A, B, C, D) = (d
0
D +d
1
D)ABC + (d
2
D +d
3
D)ABC + (d
4
D +d
5
D)
ABC + (d
6
D +d
7
D)ABC + (d
8
D +d
9
D)ABC + (d
10
D +
+ d
11
D)ABC + (d
12
D +d
13
D)ABC + (d
14
D +d
15
D)ABC
Coecient ii funct iei de trei variabile A, B, C se calculeaz a ca o sum a dintre produsul unui
coecient d
i
al funct iei de patru variabile cu variabila D si produsul coecientului urm ator
d
i+1
al funct iei cu D. Coecient ii d
i
ai funct iei de patru variabile se pot deduce e din
tabelul de adev ar, e din diagrama V-K. Coecient ii funct iei de trei variabile calculat i din
expresiile funct iilor reziduu pot avea doar valorile: 1, 0, D, D.
De asemenea, pentru funct ia de patru variabile, c and se introduc n coecient i dou a vari-
abile reziduu (C si D), se obt ine exprimarea:
f(A, B, C, D) = (d
0
C D + d
1
CD + d
2
CD + d
3
CD)AB + (d
4
C D + d
5
CD + d
6
CD +
d
7
CD)AB + (d
8
C D + d
9
CD + d
10
CD + d
11
CD)AB + (d
12
C D + d
13
CD + d
14
CD +
d
15
CD)AB
Coecient ii funct iei rezultate de dou a variabile AB au forma:
(d
i
C D +d
i+1
CD +d
i+2
CD +d
i+3
CD)
si pot calculat i usor ca sum a a patru produse dintre cocient ii consecutivi ai funct iei
de patru variabile cu mintermii corespunz atori ai variabilelor C si D. Acesti coecient i,
calculat i cu ajutorul unei funct ii reziduu, pot avea expresia celor 16 funct ii de dou a vari-
abile dintre care 6 snt valori banale: 0, 1, C, C, D, D.
Introducerea varaibilelor reziduu n tabelul de adev ar este prezentat a n gura P2.10-a.
d
i
d
i
d
i
a)
00 11 01 10
0
1 1
0
C
AB
D/0 0/1 0
D/1 D D
D
C,D
B
0
1
C/CD CD
A
1/C C + D/CD
0 0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
1
2
3
4
5
6
7
8
9
10
13
14
15
11
12
1
1
1 1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1 1
1
1
1
1
1
1
1
1
1
1
1
d
d
d
d
1
1
1
1
1
0 0 0 0
0 0
0 0
0
0 0 0
0 0 0
0
0
1 1
1
1 1
1
1
1
1 1 1 1
1 1
1
1 1
1 0
0 1
2
3
4
5
6
7
2
3
A B C D A B C A B
0
D/1
D/0
D
D
0/1
CD/C
CD
C/1
Variabile reziduu:nici una Variabila reziduu: D Variabile reziduu:CsiD
0
00 01 11 10
00
00 00 00
00
00
00 00
00 00 00
00
01
01
01 01
01 01
01 01 01
01
01
01
11
11 11 11
11
11
11 11 11
10
10 10
10 10
10
11 11
10 10 10
10
10
11 10
d
1
0 0
0 0 0
1 1
1
d
1 0
0 0
0 0 0
0 0
0
0
0 0
0
0
0
0
0
0
0
0 0
0
0
0
d
d
d
d
d d
d
d
d d
d
1 1 1
1 1
1
1 1
1 1 1
1 1 1
1 1
0 0 0
0
0
0
0 0 0
0
d d
d
d
1 1
1
1
1 1
0 0 0
1 1 1
0/C C/1 C B/1 B 0/B
0/B B 1 0/B
A B C
0/A 1 0/A
1 A 0/1
D
AC BC AB
CD
D
CD
AB AB AB
CD CD
CD
AB
b)
c)
D
D
D
C
C
CD + CD
B B B A A C
D
0/C C C C/1
Figura P 2.10
7
Introducerea unei variabile reziduu (D) n diagramele V-K este prezentat a n gura
P2.10-b.
(0 D + 0 D) ABC = 0 ABC;
(d D + 1 D) ABC = (D/1) ABC;
(0 D +d D) ABC = (D/0) ABC;
(1 D + 0 D) ABC = D ABC;
(0 D + 0 D) ABC = 0 ABC;
(0 D + 1 D) ABC = D ABC;
(d D +d D) ABC = (0/1) ABC;
(1 D + 1 D) ABC = 1 ABC;
Introducerea a dou a variabile reziduu (C,D) n diagramele V-K este prezentat a in
gura P2.10-c.
(0 C D + 0 CD +d CD + 1 CD) AB = (C/CD) AB;
(0 C D +d CD + 1 CD + 0 CD) AB = (C D/CD) AB;
(0 C D + 0 CD + 0 CD + 1 CD) AB = (CD) AB;
(d C D +d CD + 1 CD + 1 CD) AB = (1/C) AB;
P2.11
Rezolvare:
Operat ia de minimizare pe diagrama V-K se realizeaz a in trei pasi.
Pasul 1: Se grupeaz a c asut ele care au valori logice 1 si cele care au valori indiferente (d)
pentru a se exprima c at mai simplu implicant ii primi.
Pasul 2: C asut ele cu valoare 1 se consider a a cu valoare d. Se grupeaz a c asut ele care
cont in aceeasi funct ie reziduu si cu unele c asut e (potrivite) care cont in valori indiferente
pentru a exprima c at mai simplu implicant i primi. Implicant ii primi rezultat i se vor
nmult i cu funct ia reziduu.
Pasul 3: Forma minim a a funct iei se obt ine prin sumarea logic a a implicant ilor primi
obt inut i de la primul si al doilea pas. Dac a funct iile reziduu au mai mult de o variabil a,
n cazuri particulare, expresia se mai poate reduce prin prelucr ari analitice.
Aplic and succesiv cei trei pasi pentru ecare funct ie din diagramele date se obt in formele
minime prezentate n Figura P2.11.
Se observ a c a pentru F
5
se obt in dou a expresii diferite. Acestea se explic a prin modul cum
se grupeaz a c asut ele n care exist a valori indiferente d sau ce valoare se atribuie acesteia.
Toate expresiile sunt corecte deoarece pentru acele combinat ii ale variabilelor, c arora le
corespunde d n diagrama V-K, valoarea funct iei este indiferent a.
1
2
3
4
5
6
7
8
9
10
AB
AB
B
A
B + AC
BC +A
AB
BC
AC
AC
BC
ABC
AC + AD
CD sau BD
AE + CD
BCD
BDE + ACF
ADE + ACE
BDE + ABF
AB + AC
BC
AB + ABC
B + AC + AD
A + CD sau A + BD
B + AC + AE + CD
BC + A+ BCD
AB + BDE + ACE
BC + ADE + ACE
AC + BDE + ABF
unctia F
f
f
f
f
f
f
f
f
f
f b)
Pasul 1 Pasul 2
Pasul 3
( forma minima )
Figura P 2.11
P2.13
Rezolvare:
Tabelul de adev ar pentru conversia BCD 2-4-2-1 la matricea de sapte segmente este prezen-
tat n Figura P2.13-a.

In mult imea cuvintelor de intrare nu apar niciodat a combinat iile
care ar deni mintermii: P
2
, P
3
, P
4
, P
5
, P
6
, P
7
, P
8
, respectiv maxtermii: S
2
, S
3
, S
4
, S
5
, S
6
, S
7
.
Funct iile care realizeaz a comanda segmentelor matricei, exprimate ca sum a de produse
sunt:
A =
15
0
(1, 10) +
15
0
d(2, 3, 4, 5, 6, 7);
B =
15
0
(11, 12) +
15
0
d(2, 3, 4, 5, 6, 7);
C =
15
0
(8) +
15
0
d(2, 3, 4, 5, 6, 7);
D =
15
0
(1, 10, 13) +
15
0
d(2, 3, 4, 5, 6, 7);
E =
15
0
(1, 9, 10, 11, 13, 15) +
15
0
d(2, 3, 4, 5, 6, 7);
F =
15
0
(1, 8, 9, 13) +
15
0
d(2, 3, 4, 5, 6, 7);
G =
15
0
(0, 1, 13) +
15
0
d(2, 3, 4, 5, 6, 7).
Aceleasi funct ii, exprimate ca produse de sume sunt:
A =
15
0
(0, 8, 9, 11, 12, 13, 14, 15) +
15
0
d(2, 3, 4, 5, 6, 7);
B =
15
0
(0, 1, 8, 9, 10, 13, 14, 15) +
15
0
d(2, 3, 4, 5, 6, 7);
C =
15
0
(0, 1, 9, 10, 11, 12, 13, 14, 15) +
15
0
d(2, 3, 4, 5, 6, 7);
D =
15
0
(0, 8, 9, 11, 12, 14, 15) +
15
0
d(2, 3, 4, 5, 6, 7);
E =
15
0
(0, 8, 12, 14) +
15
0
d(2, 3, 4, 5, 6, 7);
F =
15
0
(0, 10, 11, 12, 14, 15) +
15
0
d(2, 3, 4, 5, 6, 7);
G =
15
0
(8, 9, 10, 11, 12, 14, 15) +
15
0
d(2, 3, 4, 5, 6, 7).
Minimizarea acestor funct ii se face pe diagramele V-K de patru variabile prezentate n
Figura P2.13-b.
S-au dedus formele minime at at ca produse de sume c at si ca sume de produse. Prin
aplicarea dublei negat ii formei de sum a de produse (obt inut a din Forma Normal a Dis-
junctiv a - FND), se poate implementa funct ia cu operatori NAND. Similar, prin aplicarea
dublei negat ii formei minime de produs de sume (obt inut a din Forma Normal a Conjunc-
9
0
1
2
3
4
5
6
7
8
9
A
00 01 11 10
00
01
11
10
WX
YZ
00 01 11 10
00
01
11
10
WX
YZ
00 01 11 10
00
01
11
10
WX
YZ
00 01 11 10
00
01
11
10
WX
YZ
d
d
d
d d
d
d
d
d
d d
d
d
d
d
d d
d
d
d
d
d d
d
d
d
d
d d
d
D
C
B
A
F
E
G
J K J J J J
J
A B C D E F G
w z x y z x y z x y z w x y z x y z x y w x y y z w
w x y z
w x y z
z
I 74LS00
J 74LS10
K 74LS20
L 74LS04
00 01 11 10
00
01
11
10
WX
YZ
d
d
d
d d
d
1
1
1
0 0 0
0
0 0
0
P
i
S
i
00 01 11 10
00
01
11
10
WX
YZ
A B
D G F
00 01 11 10
00
01
11
10
WX
YZ
E
INTRARI
BCD 2421
w x y z
0
0
1
1
1
1
1
1
1
1
0
0
0
0
0
0
1
1
1
1
0
0
0
0
1
1
0
0
1
1
0
1
0
1
0
1
0
1
0
1
Termeni
A B C D E F G
0
1
0
0
1
0
0
0
0
0
0
0
0
0
0
1
1
0
0
0
0
0
1
0
0
0
0
0
0
0
0
1
0
0
1
0
0
1
0
0
0
1
0
1
1
1
0
1
0
1
0
1
1
1
0
0
0
1
0
0
1
1
0
0
0
0
0
1
0
0
CIFRA
ZECIM
XYZ + XYZ
WXYZ
Porti NAND
suma de produse
Porti NOR
produs de sume
X(Y +Z)(W + Z)
(X + Y)(X+Z)(Y + Z)
WXYZ
B
C
WZ +XYZ
(W + X + Y)(Y + Z)
D
XYZ + W
Y(X + Z)(W + Z)
Y(W + Z)(W + X)
E
F
G
Z + XY
WXY+ YZ
(X + Z)(Y + Z)
(X+Y)(Y+Z)
XYZ + WZ +XYZ
Iesire
a)
0 d 0
0 1
0
0
0
0
0 0
0
0 0 0
0
0 0
0 0
0 0
d d
d
d d 1
1
1
1
1
1
1 1
1
1
1 1
1 1
1 1
1
0
0
0
0
0 0
0
0
0 0
0
0
0 0
0
0
0
0
0
0
0
0
c)
b)
d)
Min Max
P
9
P
8
P
1
P
0
P
10
P
11
P
12
P
13
P
14
P
15
S
0
S
1
S
8
S
9
S
10
S
11
S
12
S
13
S
14
S
15
IESIRI
Codul 7 segmente
C
Figura P 2.13
tiv a - FNC), se poate implementa funct ia cu operatori NOR. Expresiile minimizate ale
funct iilor, pentru o implementare cu operatori NAND si pentru o implementare cu port i
NOR sunt prezentate in Figura P2.13-c.
Structura cu port i NAND care implementeaz a funct iile este prezentat an Figura P2.13-d.
P2.15
Rezolvare:
Circuitele AND-OR si NAND-NOR, care calculeaz a termeni produs sunt potent iale de
producere de hazard static 1 deoarece iesirea lor 1 (sinteza formei normale disjunctive a
funct iei se face pe baz a de 1) poate genera un glitch 0 c and o variabil a x comut a de la 1
la 0. Hazardul apare dac a, pentru anumite valori constante ale celorlalte variabile, funct ia
t
t
t
t
t
t
t
t
t
6
t
5
t
4
t
3
t
2
t
1
t
0
A
A
C
B
B
AB
BC
F
0
1
C
AB
00 01 11 10
1
IPE IP suplimentar IPE
1 1 1
a) b)
c)
G1
G2
G3
G5
A
B
G4
G6
IP(1,3)suplimentar
C
f
Hazard
Figura P 2.15
se reduce la: x + x = 1. Pentru circuitul considerat, funct ia F(A, B, C) = AB + BC se
reduce la F(0, B, 1) = B + B, pentru A=0 si C=1. Ca efect, implementarea propus a va
determina aparit ia unui glitch 0, cand B comut a de la 1 la 0.
In diagramele de timp din Figura P2.15-c se observ a c a o comutat ie de la 0 la 1 a lui B la

momentrul t
0
nu produce hazard, dar o comutat ie de la 1 la 0 la momentul t
3
genereaz a
un interval t
5
t
6
c and iesirea devine 0, (B+B ,= 1). Similar, n diagrama V-K din Figura
P2.15-a, c and punctul de funct ionare se deplaseaz a ntre IPE(0,1) si IPE(3,7), nu apare
11
hazard deoarece B comut a ntre 0 si 1 dar apare hazard c and se deplaseaz a, ntre IPE(3,7)
si IPE(0,1) pentru c a B comut a de la 1 la 0.
Solut ia de eliminare a hazardului este introducerea implicantului prim IP(1,3), punte
ntre cei doi IPE. Acest IP ment ine funct ia la valoarea 1 chiar c and B comut a de la 1 la
0. Aceast a punte este implementat a n Figura P2.15-c (prin introducerea port ii G
6
).
P2.16
Rezolvare:
Circuitele OR-AND si NOR-NOR, care calculeaz a termeni sum a sunt potent iale de pro-
ducere de hazard static 0 deoarece iesirea lor 0 (sinteza formei normale conjunctive a
funct iei se face pe baz a de 0) poate genera un glitch la 1 c and o variabil a comut a de la
0 la 1, dac a pentru anumite valori constante ale celorlate variabile, funct ia se reduce la
forma: x x = 0.
Miminizarea circuitului se realizeaz a cu trei implicant i primi esent iali, prezentat i n Figura
P2.16.
IPE(1, 3, 5, 7) = (A+D),
IPE(10, 11, 14, 15) = A+C,
IPE(4, 12) = (B +C +D).
Acestora le corespunde expresia:
F = (A+C)(A+D)(B +C +D)
C and A=0, B=1 si C=0, funct ia se reduce la F = DD. La trecerea de la maxtermul
5 (A + B + C + D), la maxtermul 4 (A + B + C + D) nu se produce hazard, dar la
trecerea de la maxtermul 4 la maxtermul 5 se produce hazard deoarece D comut a din 0 n
1. Hazardul se elimin a prin introducerea implicantului prim IP(4, 5) = (A+B +D).
Intre IPE(10,11,14,15) si IPE(4,12), c and A=1, B=1 si D=0, funct ia se reduce la

F = CC. La trecerea de la maxtermul 14 (A+B+C+D) la maxtermul 12 (A+B+C+D)
nu se produce hazard, dar la trecerea de maxtermul 12 la maxtermul 14 se produce hazard
deoarece variabila C comut a din 0 n 1 (Figura P2.16-b. Hazardul se elimin a prin intro-
ducerea implicantului prim IP(12, 14) = (A+B +D).
Intre IPE(10,11,14,15) si IPE(1,3,5,7), c and B=1, C=1 si D=1, funct ia se reduce la

F = AA. La trecerea de la maxtermul 15 (A+B+C+D) la maxtermul 7 (A+B+C+D)
nu se produce hazard, dar la trecerea de la maxtermul 7 la maxtermul 15 se produce hazard
deoarece variabila comut a din 0 n 1. Hazardul se elimin a prin introducerea implicantului
prim IP(3, 7, 11, 15) = C + D. Aici s-a luat n considerare si comutat ia de la maxtermul
3 la maxtermul 11.
In Figura P2.16-c este reprezentat a implementarea care elimin a hazardul static 0 pentru
funct ia dat a.
A B C D
D D C C B B A A
A C A D B C D AB C AB D C D
B+C+D A+D A+B+C A+B+D C+D A+C
Adaugare pentru
eliminarea hazardului
static "0"
t
t
t
t
t
t
t
6
t
5
t
4
t
3
t
2
t
1
t
0
C
C
A+C
D+A
F
B+C+D
Hazard
0 0
0
0 0
0
0 0
0 0
00 01 11 10
00
01
11
10
AB
CD
IPE(A+C)
IP,adaugat A=1,B=1,D=0
IPE(A+D)
(C+D)
IP,adaugat
(A+B+D)
IP,adaugat
(A+B+C)
F=(A+D)(A+C)(B+C+D)
a)
b)
c)
Figura P 2.16
P2.17
Rezolvare:
Pentru valori constante ale tuturor variabilelor funct iei, n afar a de variabila x
i
, dac a
funct ia de tipul FD poate adus a la expresia x
i
+x
i
= 1 iar funct ia de tipul FC poate
adus a la expresia x
i
x
i
= 0 atunci poate apare hazard. Fizic, la comutat ia variabilei x
i
de
la 1 la 0 exist a un interval, datorat inversorului x
i
, c and x
i
+x
i
= 0! iar pentru comutarea
variabilei x
i
de la 0 la 1 exist a un interval c and x
i
x
i
= 1!.
P2.19
Rezolvare:
Din structura circuitului se deduce expresia funct iei logice:
f = AB A C AB = AB A C +AB = (AB +A) C +AB =
= ABC +AC +AB = (ABC +AB) +AC = AB(C + 1) +AC = AB +AC.
13
Diagrama V-K din Figura P2.19-a indic a faptul c a se poate genera hazard static 1. C and
se trece de la mintermul 7 (A=1, B=1 si C=1), la mintermul 3 (A=0, B=1 si C=1), funct ia
se reduce la expresia F = A+A care ia valoarea nepermis a 0 la comutat ia variabilei A de
la 1 la 0.
Hazardul se poate elimina prin ad augarea implicantului prim BC obt in andu-se funct ia
F = AB +AC +BC cu implementarea din Figura P2.19-b.
00 01 11 10
0
1
1
1 1 1
IP,BC(adaugat)
b) a)
C
AB
IPE(AB) IPE(AC)
A
B
C
f
Figura P 2.19
P2.20
Rezolvare:
Tabelul de adev ar al funct iei este dat n Figura P2.20-a din care se deduce arborele de
decizie binar din Figura P2.20-b. Apoi, aplic and regula de eliminare a nodurilor termi-
nale duplicate, se obt ine OBDD numai cu dou a noduri terminale ca n Figura P2.20-c.
Continu and cu reducerea, eliminarea nodurilor neterminale duplicate, dou a din nodurile
x
1
av and arcele low(x
1
) la nodul terminal 0 si high(x
2
) la nodul terminal pot excluse
si se obt ine OBDD din Figura P2.20-d. Si prin ultima transformare, eliminarea nodurilor
neterminale care au low(x) = high(x), un nod al variabilei x
1
si unul al variabilei x
0
pot
neglijate si se obt ine forma redus a de OBDD din Figura P2.20-e.
P2.21
Rezolvare:
Din reprezentarea pe diagrama V-K din gura P2.21-a se deduce c a acoperirea ce duce la
un num ar minim de port i NAND este: BD dar nu ABDC si AC dar nu ABCD deci funct ia
f se exprim a:
f = BD(ABCD) +AC(ABCD)
cu implementarea din gura P2.21-b.
x
1
x
2
x
0
x
1
x
1
x
1
x
1
x
1
x
1
x
1
x
0
x
0
x
0
x
0
x
0
x
0
x
0
x
0
x
0
x
0
x
0
x
2
x
2
x
2
x
2
0 0 0
0 0
0 0
0
0
0
0
0
0
0 0
0
1
1 1 1
1
1
1
1
1
1 1
1 1 1
1 1 1
1 1 1
0 0 0
0 0 0 0 0
0 0
0 0 0 0
1
1 1
1
1
1
0
0
0 0
1
1
1
1 0
1
1 0
0
0
0
0
0
0
1
1
1 1
0
1
1
0
f
0
1
0 1
a)
b)
c)
d)
e)
Figura P 2.20
00
01 1
1
1
1 1 10
11
00 01
A
B
D
C
b) a)
AB
CD
1
f
11 10
Figura P 2.21
15
P2.22
Rezolvare:
O denit ie posibil a pentru DAR este f
1
este adev arat a dac a A
1
si B
1
sunt adev arate
DAR e A
2
sau B
2
sunt false; f
2
este adev arat a dac a A
2
si B
2
sunt adev arate DAR e
A
1
sau B
1
sunt false. Din tabelul de adev ar (de patru variabile), prin minimizare cu
diagrama V-K, rezult a
f
1
= A
1
B
1
(A
2
B
2
) ; f
2
= A
2
B
2
(A
1
B
1
)
cu structura din Figura P2.22-a. Pentru funct ia f rezult a implementarea din Figura
P2.22-b (analiz and tabelele de adev ar pentru f
1
si f
2
rezult a c a funct ia dat a poate
exprimat a ca: f = f
1
f
2
).
A
2
A
2
B
1
A
1
B
1
A
1
B
2
B
2
2
f
2
f
1
f
1
f
f
b) a)
Figura P 2.22
P2.23
Rezolvare:
Codicatorul este un nivel de OR, n cazul acesta necesit a patru port i OR cu 8 intr ari
(la ecare poart a se aplic a doar 8 din cele 16 intr ari I
i
, i = 0, 1, 2 . . . 15). Deoarece
A + B = A B adic a operatorul OR este echivalent cu operatorul NAND cu intr arile
negate, implementarea cu 4 port i NAND cu 16 intr ari este posibil a, iar semnalele de in-
trare sunt active n starea low, I
i L
, dar iesirile sunt active n starea H, ca n Figura P2.23.
I
1_L I
2_L I
3_L
I
4_L
I
5_L
I
6_L
I
7_L
I
8_L
I
9_L
I
10_L
I
11_L
I
12_L
I
14_L
I
15_L I
13_L
O
3
O
2
O
1
O
0
I
0_L
Figura P 2.23
P2.24
Rezolvare:
Circuitul 74XX148, al c arui tabel de adev ar si simbol de reprezentare sunt date n Figura
P2.24-a si b, are o intrare de validare EI si opt intr ari (I
7
, . . . , I
0
; I
7
are prioritatea cea
mai ridicat a) active n stare low. Circuitul genereaz a pe iesirea A
2 L
A
1 L
A
0 L
num arul
intr arii de prioritate cea mai ridicat a care a fost activat a. Num arul intr arii este exprimat
n binar, n complement fat a de 1, deoarece iesirile sunt active n starea low. Iesirea GS
este activat a (0) c and cel put in o intrare este activat a. Iesirea EO este activat a (0)
c and circuitul este validat de c atre semnalul EI L dar nici o intrare nu a fost activat a.
Semanlul EO L poate utilizat pentru a cascada mai multe circuite, n scopul obt inerii
unei structuri de codicator cu mai multe intr ari.
Observat ie:
Printr-un articiu de conectare a semnalelor I
0
, I
1
. . . I
7
(I
7
ind evenimentul cu nivelul
cel mai ridicat de prioritate), la cele opt intr ari n felul urm ator: I
0
7, I
1
6 . . . I
7
0,
cuv antul de iesire y
2 L
y
1 L
y
0 L
va indica n binar (necomplementat) intrarea activat a cu
prioritatea cea mai sc azut a. Aceasta este o modalitate de realizare a unui codicator pen-
tru prioritatea cea mai sc azut a.
Utilizarea celui de al doilea codicator prioritar de opt intr ari, 74XX148 pentru struc-
turarea codicatorului prioritar de 16 intr ari va implica la subcuv antul de iesire
y
2 L
y
1 L
y
0 L
ad augarea nc a a unui bit y
3 L
. Acest bit y
3 L
va generat doar atunci c and
exist a cel put in o intrare activ a n intervalul A
15 L
. . . A
8 L
, ceea ce determin a totdeauna
pentru al doilea circuit 74XX148
2
s a activeze semnalul GS L. Deci, pentru generarea
celui de al patrulea bit de iesire se consider a y
3 L
GS L.
Pentru structurarea serie, gura P2.24-c, al doilea circuit este validat permanent prin
conectarea semnalului EI L la mas a.

In schimb, primul circuit este necesar s a e vali-
dat de c atre al doilea doar atunci c and nici o intrare din intervalul A
15 L
. . . A
8 L
nu este
activat a (iesirea EO devine activ a) ceea ce se poate realiza prin conectarea EO EI.
Bit ii y
2 L
, y
1 L
, y
0 L
ai subcuv antului de iesire sunt colectat i e de la iesirile O
2
, O
1
, O
0
ale primului codicator, c and sunt activate intr ari numai din intervalul A
7
. . . A
0
, SAU
de al doilea codicator, c and sunt activate intr ari din intervalul A
15
. . . A
8
. Deci , inple-
mentarea se face cu port i NAND (deoarece semnalele de la codicatoare sunt active n
starea low si cuv antul de iesire este n complement fat a de unu). La aceast a structurare
serie, timpul de propagare ind prin cele dou a codicatoare, viteza circuitului este sc azut a.
O mbun at at ire se obt ine prin structurarea paralel a.
Structurarea paralel a este reprezentat a in gura P2.24-d. Validarea celor dou a circuite
este permanent a prin legarea intr arilor EI la mas a. Bitul y
3 L
din cuv antul de iesire este
identic cu semnalul GS L de la al doilea circuit 74XX148
2
, la fel ca la structurarea serie.
In plus, acest semnal GS L este folosit si pentru selectarea subcuv antului O

2
O
1
O
0
de la
primul circuit c and sunt activate intr ari numai din intervalul A
7
. . . A
0
(GS L = 1) sau
de la al doilea circuit c and sunt activate intr ari si din intervalul A
15
. . . A
8
(GS L = 0).
Implementarea select arii este realizat a cu circuitul 74LS157 (4 MUX2 : 1)
17
I
2_L
I
3_L
I
4_L
I
5_L
I
6_L
I
7_L
A A
1_L
A
0_L
GS
_L
EO
_L 2_L
0
O
O
2
O
1
O
0
EI
GS
I
7
I
6
I
5
I
4
I
3
I
2
I
1
I
0
EO
A
11_L
A
14_L
A
13_L
10_L
A A
8_L
A
15_L
A
9_L
A
12_L
A
5_L
A
3_L
O
2
O
1
O
0
EI
GS
I
7
I
6
I
5
I
4
I
3
I
2
I
1
I
0
EO
A
7_L
A
1_L
A
0_L
A
4_L
A
6_L
A
2_L
O
2
O
1
O
0
EI
GS
I
7
I
6
I
5
I
4
I
3
I
2
I
1
I
0
EO
A
11_L
A
14_L
A
13_L
10_L
A A
8_L
A
15_L
A
9_L
A
12_L
A
5_L
A
3_L
O
2
O
1
O
0
EI
GS
I
7
I
6
I
5
I
4
I
3
I
2
I
1
I
0
EO
A
7_L
A
1_L
A
0_L
A
4_L
A
6_L
A
2_L
74XX148
2
74XX148
1
74XX148
1
74XX148
2
EQ_L EI_L
3_L
EI
_L
I
0_L
I
1_L
1
0
0
0
0
0
0
0
0
0
x
1
0
x
x
x
x
x
x
x
x
1
1
0
x
x
x
x
x
x
x
1
1
1
0
x
x
x
x
x
x
1
1
1
1
0
x
1
1
1
1
1
0
x
x
x
x
x
x
x
x
1
1
1
1
1
1
0
x
x
x
1
1
1
1
1
1
1
0
x
x
1
1
1
1
1
1
1
1
0
1
1
1
1
1
1
0
0
0
0
1
1
1
1
0
0
1
1
0
0
1
1
1
0
1
0
1
0
1
0
1
1
0
0
0
0
0
0
0
0
1
0
1
1
1
1
1
1
1
1
INTRARI IESIRI
EI
I
7
I
6
I
5
I
4
I
3
I
2
I
1
I
0
O
2
O
1
GS
EO
D
1
D
0
C
1
C
0
B
1
B
0
A
1
A
0
E S
O
C
O
B
O
A
2_L 1_L 0_L
74XX148
a)
b)
c)
0_L 2_L 1_L
y y y y
y y y
3_L
y
74LS154
.
Figura P 2.24
P2.25
Rezolvare:
Num arul 2
N
se exprim a printr-un cuv ant format de 1 urmat de N zerouri. Num arul binar
M este multiplu al num arului 2
N
dac a este ndeplinit a relat ia:
M = K 2
N
pentru: 2
N
0, 2, 4, 8, 16, 32, 64, 128, K [0, 255] ntreg.
Relat ia este ndeplinit a c and dintre cei opt bit i m
7
. . . m
0
ai cuv antul M, cel put in ultimii
A
3
I
AB A=B A<B
I
A<B
I
A=B
N
M
y
1_L
y
0_L
y
2_L
74LS148
74XX85
f
Figura P 2.25
N bit i sunt zero. Solut ia problemei se reduce la a determina dac a num arul M aplicat
pe o intrare are cel put in cei mai put in semnicativi N bit i egali cu 0 c and pe cealalt a
intrare se aplic a cuv antul N. Determinarea num arului de zerouri din pozit iile cele mai put in
semnicative ale cuv antului M este echivalent a cu aarea num arului pozit iei primului bit
1, ncep and cu m
0
.Implementarea acestei solut ii apare ca evident a cu ajutorul circuitului
comparator digital 7485: pe o intrare A a comparatorului se aplic a num arul pozit iei m
i
al
primului bit egal cu 1 din cuv antul M, ncep and cu pozit ia m
0
, iar pe intrarea B se aplic a
cuv antul N. La iesirea A > B se obt ine funct ia f, asa ca n Figura P2.25.
Circuitul codicator prioritar, dac a se consider a n binar cuv antul de intrare I si cuv antul
de iesire O, implementeaz a relat ia:
O = log
2
I|
Circuitul va genera la iesire num arul O al pozit iei activate, cu prioritatea cea mai ridicat a
n cuv antul de intrare I.
Conform observat iei de la problema P2.24, invers and ordinea de conectare a bit ilor
m
7
. . . m
0
la intr arile I
7
. . . I
0
ale codicatorului prioritar 74LS148, acesta va calcula la
19
iesire, n cod binar natural si nu complementat, pozit ia primului bit activ pe intrare cu
prioritatea cea mai sc azut a, ceea ce este necesar n aceast a problem a. Iesirile O
2
, O
1
si O
0
ale codicatorului se conecteaz a la intr arile A
2
, A
1
, A
0
ale comparatorului digital. Bit ii
cuv antului M se aplic a prin inversoare la intr arile comparatorului 7485 deoarece intr arile
acestuia sunt active n stare L.
P2.27
Rezolvare:
Solut ia acestei probleme se bazeaz a pe Observat ia de la problema P2.24. Structura circuit-
ului cont ine pe dou a codicatoare prioritare: unul calculeaz a prioritatea cea mai ridicat a
74XX148
1
, n cod complementar fat a de 1, iar celalalt 74XX148
2
prioritatea cea mai
sc azut a, Figura P2.27. C and n cuv antul de intrare X exist a doar un singur bit zero,
bitul B
3
devine 0, deoarece B
3
= GS L = 0, prin sumarea celor dou a cuvinte de cod
de trei bit i (unul complementat fat a de 1, iar cel alalt necomplementat) se obt ine pentru
s
2
s
1
s
0
= 111 +C
1
= 111 + 1 = 000 plus 1 transfer la s
3
, iar s
3
= A
3
+B
3
+ 1 = 1, deci
s
3
s
2
s
1
= 1000.

In cazul n care nu este activat a nici o intrare, GS L = 1, cuvintele de cod
sunt 111 iar prin sumarea 1111 + 0111 + 1 se obt ine s
3
s
2
s
1
s
0
= 0111 si C
3
= 1. C and n
cuv antul de intrare exist a mai multe zerouri suma celor dou a cuvinte de cod este mai mic a
dec at 111 la care adunat C
1
nu va da transfer la s
3
deci iesirea f = s
3
va zero. Deci
detectarea singurului zero n cuv antul de intrare se realizeaz a cu iesirea s
3
iar num arul
binar, z
2
z
1
z
0
, care exprim a pozit ia zero-ului n acest cuv ant este generat de 74XX148
2
.
x
1
x
0
x
2
x
3
x
4
x
5
x
6
x
7
X
A
1
A
2
A
3
B
3
B
2
A
0
B
1
B
0
s
1
s
0
s
2
s
3
C
1
E
1
GS O
2
O
1
O
0
E
0
E
1
GS O
2
O
1
O
0
E
0
Z
1
Z
0
Z
2
I
7
I
6
I
5
I
4
I
3
I
2
I
1
I
0
I
7
I
6
I
5
I
4
I
3
I
2
I
1
I
0
zeroului
Pozitia
74XX148
1
74XX148
2
V
cc
"1"
C
3
f
Figura P 2.27
P2.28
Rezolvare:
Codarea pozit iei zeroului celui mai semnicativ pe intrare se poate realiza cu un codicator
prioritar (74LS148), vezi Figura P2.24, iar decodarea pentru iesire se poate realiza cu un
circuit decodicator (7442).
P2.29
Rezolvare:
Structura circuitului este dat an Figura P2.29. Codicatorul prioritar 74XX148 genereaz a
pe magistrala de date a P codul perifericului activat Y
2 L
Y
1 L
Y
0 L
cu prioritatea cea mai
ridicat a iar semnalul de ntrerupere este generat de GS, IRQ L=GS L. Selectarea codului
pe magistrala de date se realizeaz a cu 3 MUX2 : 1 din dou a surse:
1- de la iesirea circuitului 74XX148 si corespunde perifericului activat cu prioritatea
cea mai ridicat a, pentru s=0;
2- o valoare cablat a 101 c and x
7 L
= 0 SI x
2 L
= 0 pentru s=1. Valoarea s=1 se obt ine
c and y
2 L
= 0, y
1 L
= 0, y
0 L
= 0 SI x
2 L
= 0 adic a y
2 L
+y
1 L
+y
0 L
+x
2 L
= 1,
ceea ce se realizeaz a cu un NOR4.
D
7_0
IRQ
IRQ_L
GS
I
2
I
1
I
3
I
4
I
5
I
6
I
7
I
0
"1" "0" "1"
Magistrala de date
6_L
x
7_L
x
5_L
x
4_L
x
3_L
x
2_L
x
1_L
x
0_L
x
S = 0
EI
MUX2:1 MUX2:1 MUX2:1
O
2
O
1
O
0
74XX148
P
0 1 0 1 0 1
7
2_L 1_L 0_L
y y y
Figura P 2.29
P2.30
Rezolvare:
Tabelul de adev ar si simbolul de reprezentare pentru circuitul 74XX138 sunt date n
Figura P2.30-a si 2.30-b. Pentru un cuv ant de cod cu lungimea de trei bit i aplicat pe
21
intr arile A,B,C se activeaz a doar una din iesirile y
i L
, i = 0, 1 . . . 7. Aceasta decodi-
care este validat a de conjunt ia a trei semnale de validare G
1
, G
2A L
si G
2B L
, adic a
G
1
G
2A L
G
2B L
= 1 ceea ce se realizeaz a c and G
1
= 1, G
2A L
= 0 si G
2B L
= 0. Struc-
turarea pentru un DCD5:32 este prezentat a n Figura P2.30-c.
Circuitele 74XX138 sunt organizate pe dou a niveluri de decodicare, pe primul nivel un
circuit iar pe al doilea nivel patru circuite. La ecare din intr arile A,B,C de pe nivelul
al doilea se aplic a cei trei bit i x
2
, x
1
, x
0
mai put in semnicativi din cuv antul de intrare.
Primii doi bit i mai semnicativi x
4
si x
3
sunt aplicat i la decodicatorul din primul nivel
si de la acesta sunt utilizate doar patru iesiri care sunt aplicate ca semnale de validare
G
2B L
la cele patru circuite din nivelul doi. Prin acest semnal de validare G
2B L
mult imea
iesirilor y
31 L
, y
30 L
. . . y
1 L
, y
0 L
este imp art it a n patru intervale 31-24, 23-16, 15-8, 7-0 si
asignat c ate un interval unui circuit decodicator. Precaut ie trebuie acordat a la factorul
de nc arcare al semnalelor de validare de pe nivelul al doilea.
INTRARI IESIRI
de selectare de validare
G
1
A C B G
2A_L
G
1A_L
O
1_L
O
2_L
O
3_L
O
0_L
O
5_L
O
4_L
O
6_L
O
7_L
x x x x x
x x x x x
x x x x x
1
1
0 1 1 1 1 1 1 1 1
1 1 1 1 1
1 1 1 1 1
1 1 1 1 1
1 1 1 1 1
1 1 1 1 1
1 1 1 1 1
1 1 1
1 1 1
1 1
1
1
1
1
1 1
1
1 1
1
1 1
1
1 1
1
1 1
1
1
1
1
1
0
0
0
0
0
0
0
0
1
1 1 1 1 1
1
1
1
1
1
1
1
1
1
1
1
1
1
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0 0
0
0
0
0 0
1
1
1 1
1
1
1
1 1
1 1 1
A
B
C
G
1
G
2A
G
2B
O
0
O
1
O
2
O
3
O
4
O
5
O
7
O
6
x
4
x
3
x
2
x
1
x
0
C B A G
1
G
2A
G
2B
O
7
74XX138
O
0
C B A G
1
G
2A
G
2B
O
7
74XX138
O
0
C B A G
1
G
2A
G
2B
O
7
74XX138
O
0
C B A G
1
G
2A
G
2B
O
7
74XX138
O
0
G
1
G
2A
G
2B
O
0
O
1
O
4
O
7
O
6
O
5
O
3
O
2
y
31_L
y
24_L
y
23_L
y
16_L
y
15_L
y
8_L
y
7_L
y
0_L
DCD3:8
74XX138
74XX138
VALIDARE
A B C
c)
a)
b)
k
Figura P 2.30
P2.31
Rezolvare:
Realizarea funct iei Y
1
pe un DCD3:8 este o implementare banal a, Figura P2.31-b, deoarece
1 0 0 0 0 0 0 0 0 . . . 0
1 0 0 0 0 0 0 0 0 1 . . . 0
1 0 0 0 0 0 0 0 0 . . . 0 1
1 0 0 0 0 0 0 0 0 . . . 0 1
o
7
o
6
o
5
o
4
o
3
o
2
o
1
o
0
I
2
I
1
I
0
o
7
o
6
o
5
o
4
o
3
o
2
o
1
o
0
I
2
I
1
I
0
2
2
3
2
2
4
2
2
1
2
2
0
Y
2
=2
2
x
Y
1
=2
x
x
0 1
1
2
3
4
5
6
7
1
1
1
1
1
1
1
0
00
000
0000
00000
00000
0000000
1 0
1
1
1
0 0
0 0 0 0
0 0 0 0 0 0 0 0
128 ori
64 ori
32 ori
16 ori
x
2
x
1
x
0
2
7
2
6
2
5
2
4
2
3
2
2
2
1
2
0
x
2
x
1
x
0
1
=2
x
2
=2
2
x
2
2
2
b)
a)
c)
DCD 3:8
DCD 3:8
Y
Y
Figura P 2.31
tocmai funct ia de exponent iere este realizat a de decodicator daca se consider a cuvintele
de intrare si de iesire ca numere binare.
Din tabelul din Figura P2.31-a se observ a c a pentru funct ia Y
2
, ca si pentru funct ia
Y
1
pe intervalul de denit ie [000,111] se obt in tot opt valori dar cu un num ar de zero-uri
diferit pentru un acelasi x si de asemenea c and se trece de la x la x+1 cuv antul Y
2
creste cu
mai mult de un zero. Pe baza acestei observat ii se poate implementa Y
2
n felul urm ator:
cuv antul de iesire Y
2
se obt ine cu acelasi circuit ca si Y
1
, dar se intercaleaz a ntre bit ii
cuv antului Y
1
un num ar de bit i zero conform valorilor calculate n tabel. Acesti bit i zero,
intercalat i n cuv antul de iesire, se obt in prin calblare la mas a, Figura P2.31-c.
23
P2.32
Rezolvare:
Fiecare din operat iile 2
x1
, 2
x2
poate implementat a pe c ate un circuit 74LS138. Im-
pun and condit ia ca x
1
,= x
2
niciodat a iesirile de acelasi rang nu vor activate simultan si
de asemenea suma 2
x1
+ 2
x2
nu va dep asi 2
8
1, adic a un num ar care este un cuv ant pe
opt bit i.
Condit ia x
1
,= x
2
va determina ca ecare bit din cuv antul de iesire s a e o sum a doar a
combinat iilor 0 + 0 = 0, 0 + 1 = 1 dar niciodat a a combinat iilor 1+1 deci implementarea
adun arii se poate face cu o poart a OR si nu cu o poart a XOR. Utiliz and circuitul 74LS138
cu iesirile active n stare zero adunarea anterioar a se implementeaz a cu port i NAND
cu dou a intr ari P
i
+ P
j
= P
i
+P
j
= P
i
P
j
= y
i L
y
j L
, deci dou a circuite 74LS00
(4 NAND cu dou a intr ari). Rezult a implementarea din Figura P2.32.
Pentru cazul c and se elimin a restrict ia x
1
,= x
2
, pentru sumarea 2
x1
+ 2
x2
, se vor utiliza
dou a circuite sumatoarea 74LS83. Daca circuitele DCD sunt cu iesirile active n stare
zero, aceste iesiri trebuie negate nainte de sumare.
G A
2
G
1
G
2
B A B C
O
7
O
6
O
5
O
4
O
3
O
2
O
1
O
0
V
cc
G A
2
G
1
G
2
B A B C
O
7
O
6
O
5
O
4
O
3
O
2
O
1
O
0
V
cc
X
1
X
2
y
7_L
y
0_L
y
7_L y
0_L
Y
74LS138 74LS138
2x74LS00
Figura P 2.32
P2.34
Rezolvare:
Circuitul DCD n : 2
n
produce la iesire tot i cei 2
n
mintermi de n variabile. Din punctul de
vedere al implement arii unei funct ii logice de n variabile dat a sub forma FND (sum a de
produse), circuitul DCD n : 2
n
poate un suport. Exist and generat i tot i cei 2
n
mintermi,
deci nivelul SI de implementare, mintermii necesari funct iei sunt selectat i n nivelul SAU
care se adaug a n exterior. Deoarece, n general, la iesirea DCD sunt generat i mintermi
negat i, expresia funct iei FND trebuie exprimat a n felul urm ator:
f(A, B, C) = P
0
+P
1
+P
3
+P
5
+P
7
= P
0
P
1
P
3
P
5
P
7
=
= y
0 L
y
1 L
y
3 L
y
5 L
y
7 L
P
i
= y
i L
pentru: i = 0, 1 . . . 7
Rezult a c a n exterior trebuie s a se adauge o poart a NAND care s a colecteze semnalele
O
0
O
1
O
2
O
3
O
4
O
5
O
6
O
7
A
B
C
G
1
G
2A
G
2B
A
B
C
CC
7
4
L
S
1
3
8
V
O
0
O
1
O
2
O
3
O
4
O
5
O
6
O
7
A
B
C
G
1
G
2A
G
2B
A
B
C
CC
7
4
L
S
1
3
8
V
y
6_L
y
6_L
V
CC
74LS30
F(A,B,C)
F(A,B,C)
1/3 74LS21
y
1_L
y
0_L
y
3_L
y
5_L
y
b) a)
2_L
3_L
y
Figura P 2.34
y
0 L
, y
1 L
, y
3 L
, y
5 L
si y
7 L
. Se poate utiliza circuitul 74LS30 care cont ine o singur a poart a
NAND cu opt intr ari ca n Figura P2.34-a.
Pentru cazul n care funct ia are un num ar de mintermi mai mare dec at 2
n1
, se poate face
siteza funct iei negate f, deoarece acesta se poate exprima cu mai put ini mintermi.
f(A, B, C) = P
2
+P
4
+P
6
= P
2
+P
4
+P
6
= P
2
P
4
P
6

f(A, B, C) = P
2
P
4
P
6
= y
2 L
y
4 L
y
6 L
In exterior se adaug a o poart a AND cu trei intr ari, ceea ce se poate implementa cu 1/3
din circuitul 74LS21 (trei port i AND pe chip) ca n Figura P2.34-b.
Implementarea cu DCD se poate realiza pornind de la forma FNC (produse de sume) a
funct iei. Aceeasi funct ie de mai sus poate exprimat a si transformat a n felul urm ator:
f(A, B, C) =
(2, 4, 6) = S
2
S
4
S
6
= P
2
P
4
P
6
= y
2 L
y
4 L
y
6 L
deoarece S
i
= P
i
pentru i = 1, 2 . . . 7 Rezult a o implementare cu o poart a AND cu trei
intr ari ca n Figura P2.34-b.
De asemenea, se poate face sinteza funct iei negate f exprimate sub forma FNC:
f(A, B, C) =
(0, 1, 3, 5, 7) = S
0
S
1
S
3
S
5
S
7
= P
0
P
1
P
3
P
5
P
7
f(A, B, C) = P
0
P
1
P
3
P
5
P
7
= y
0 L
y
1 L
y
3 L
y
5 L
y
7 L
Rezult a implementarea din Figura P2.34-a.
Pentru implementarea unui CLC cu iesiri multiple pe un singur DCD unii mintermi pot
utilizat i de mai multe port i SAU externe, caz n care se impune vericarea valorii maxime
a fan-out-ului pentru semnalele respective.
25
P2.36
Rezolvare:
Sumatorul implementat este prezentat n Figura P2.36.
O
0
O
1
O
2
O
3
O
4
O
5
O
6
O
7
A
B
C
G
1
G
2A
G
2B
A
B
C
CC
7
4
L
S
1
3
8
V
P
2
P
4
P
7
P
1
P
3
P
5
P
6
P
7
A
1
A
2
A
3
A
4
B
1
B
2
B
3
B
4
y
1
y
2
C
i
i
i
i1
74LS20
s
i
Figura P 2.36
P2.37
Rezolvare:
Pentru implementarea unei funct ii de n variabile cu un DCDn : 2
n
funct ia nu necesit a
minimizare deoarece n nivelul SI sunt produsi tot i mintermii de n variabile; n exteriorul
decodicatorului pe un nivel SAU trebuie colectat i tot i mintermii existent i n expresia
funct iei.
P2.38
Rezolvare:
Tot i mintermii acestor funct ii sunt produsi de un circuit 74XX138, DCD3:8 si deoarece
ecare funct ie are numai doi mintermi sunt necesare patru port i NAND cu dou a intr ari care
se g asesc n circuitul integrat 74XX00. Deci sunt necesare numai dou a circuite integrate,
Figura P2.38.
A A
B B
C C
O
7
O
6
O
4
O
1
O
0
O
2
O
5
O
3
G
2B
R
74XX00
74XX138
G
2A
f
1
f
2
f
3
f
4
G
1
V
CC
Figura P 2.38
P2.39
Rezolvare:
Glitch-urile (hazardul) pe iesiri pot apare c and comutat ia semnalelor aplicate pe intr arile
A,B,C, Figura P2.39-a, nu este sincron a.

In acest caz semnalele de intrare nu comut a
sincron deoarece se obt in de la un num ar ator asincron; datorit a nt arzierilor din interiorul
num ar atorului asincron semnalul X
1
(2
1
) va avea o nt arziere fat a de comutarea semnalului
X
0
(2
0
), de asemenea X
2
(2
2
) va avea o nt arziere fat a de X
1
.

In punctele notate cu 1,2,3,4,
c and comut a mai mult de un semnal de intrare, Figura P2.39-b, pot apare glitch-uri n
semnalele de iesire y
i L
, i = 0 . . . 7 ale circuitului decodicator
-

In punctul 1 la comutarea de la 001 la 010 poate apare starea trazitorie la intrare
000 (001 000 010) care va genera un glitch n semnalul y
0 L
-

In punctul 2 la comutarea de la 011 la 100 pot apare st arile trazitorii la intrare 010
si 000 (011 010 010 100) care vor genera glitch-uri n y
0 L
si y
2 L
-

In punctul 3 la comutarea de la 101 la 110 poate apare starea trazitorie la intrare
100 (101 100 110) care va genera un glitch n semnalul y
4 L
-

In punctul 4 la comutarea de la 111 la 000 pot apare starile trazitorii 110 si 100
(111 110 100 000) care vor genera glitch-uri n semnalul y
6 L
si y
4 L
2
2
2
1
2
0
A
B
"1"
O
0
O
1
O
2
O
3
O
4
O
5
O
7
O
6
"0"
G
1
G
2B
G
2A
Numarator
CLOCK
C
y
0_L
y
1_L
y
2_L
y
3_L
y
4_L
y
5_L
y
6_L
y
7_L
y
7_L
y
6_L
y
5_L
y
4_L
y
3_L
y
2_L
y
1_L
y
0_L
x
1
x
2
x
0
1 2 3 4
a) b)
Figura P 2.39
O modalitate de a elimina glitch-urile n circuitele la care se aplic a iesirile de la decod-
icator, y
i L
, este strobarea, adic a ecare semnal din aceastea este intrarea unei port i
AND, iar aceast a poart a este validat a, pe o alt a intrare, cu un semnal care se aplic a nu-
mai dup a trecerea perioadei de timp tranzitoriu. (S-a considerat c a n circuitul 74XX138
toate c aile de propagare, de la intr arile de selectare A,B,C la iesirile O
i
, au acelasi timp
de propagare).
27
P2.40
Rezolvare:
Analiz and compunerea semnalului s
i
= P
1
+ P
2
+ P
4
+ P
7
se constat a c a va ap area un
impuls parazit 1 n valoarea sa determinat de glitch-ul y
4
din momentul (3) (vezi Figura
P2.39-b). Celelalte dou a momente (2) si (4) reusind doar s a extind a, eventual, durata
valorii 1 la nceput respectiv la sf arsit. Pentru semanlul C
i
= P
3
+P
5
+P
6
+P
7
glitch-ul
din y
6
poate duce la prelungirea duratei valorii de 1 logic, dar nu la o valoare eronat a.
Eliminarea glitch-urilor generate pe iesirile decodicatorului se poate realiza e prin uti-
lizarea unui num ar ator sincron dar mai sigur prin activarea (la decodicator) a semnalului
compus de validare G
1
G
2A
G
2B
cu o nt arziere fat a de frontul de comutare al clock-ului
la num ar ator astfel nc at procesul tranzitoriu s a se consumat.
P2.41
Rezolvare:
O astfel de organizare, Figura P2.41, este posibil a deoarece circuitul 74XX138 cont ine at at
semnale de validare active n low, G
2B L
si G
2A L
c at si un semnal de validare activ n
starea high, G
1
. Aplic and bitul cel mai semnicativ, D, al cuv antului de intrare, D ABC,
pe intrarea de validare G
2B
al unui circuit si pe intrarea G
1
al celuilalt, atunci iesirile
primului circuit sunt repartizate intervalului 7-0 iar iesirile celui de al doilea intervalului
15-8.
A B C
G
1
G
1
G
2B
G
2B
G
2A
G
2A
B B
O
1
O
1
O
7
O
7
O
6
O
6
O
5
O
5
O
4
O
4
O
3
O
3
O
2
O
2
O
0
O
0
y
7_L
y
0_L
y
15_L
y
8_L
74XX138 74XX138
C C A
D
0 0 1 0
A
.
Figura P 2.41
P2.42
Rezolvare:
f
1
=
7
0
(0, 2, 3, 4); f
2
=
7
0
(0, 1, 5, 7); f
3
=
7
0
(3, 4, 6, 7); f
4
=
7
0
(0, 3, 5, 7)
P2.43
Rezolvare:
Cuv antul de date D de pe intrare d
31
d
0
estemp art it n patru intervale d
31
d
24
, d
23
d
16
,
d
15
d
8
, d
7
d
0
si ecare interval de bit i de date se aplic a unui circuit 74XX151. La toate
aceste patru circuite MUX8:1 se aplic a pentru selectare cei trei bit i mai put ini semnicativi
x
2
, x
1
, x
0
ai cuv antului de selectare. Cei doi bit i mai semnicativi x
4
si x
3
se utilizeaz a
pentru generarea semnalelor de selectare a datelor din unul din cele patru intervale.

In
varianta din Figura P2.43-a iesirile circuitului decodicator 74XX139, aplicate pe intr arile
de validare al multiplexoarelor, selecteaz a c ate un multiplexor pentru ecare interval de
bit i de date. Iesirile Y
0 L
ale celor patru multiplexoare sunt colectate ntr-o poart a NAND,
dac a se utilizeaz a iesirile nenegate este necesar a o poart a OR.
In varianta din Figura P2.42 iesirile celor patru multiplexoare 8:1 sunt selectate la iesire
cu un multiplexor 4:1.
D
7
D
0
O
0
O
1
74XX151
G A B C D
7
D
0
O
0
O
1
74XX151
G A B C D
7
D
0
O
0
O
1
74XX151
G A B C D
7
D
0
O
0
O
1
74XX151
G A B C
D
7
D
0
O
0
O
1
74XX151
G A B C D
7
D
0
O
0
O
1
74XX151
G A B C D
7
D
0
O
0
O
1
74XX151
G A B C D
7
D
0
O
0
O
1
74XX151
G A B C
y
0
y
0_L
y
0
y
0_L
y
0
y
0_L
y
0
y
0_L
y
0
y
0_L
y
0
y
0_L
y
0
y
0_L
y
0
y
0_L
INTRARI DE
SELECTARE
A B G
x
4
x
3
x
2
x
1
x
0 24 23 16 15
O
3
O
2
O
1
O
0
31
... ... ... ...
i
D
3
D
2
D
1
D
0 B
C
G
i
1/274XX153
y
x
4
x
3
x
2
x
1
x
0
31
...
24
23 15 7
b)
a)
d d d d d d
d d
d ... d d ... d d ... d
16 8 0
d
0 7
d
8
. . . . . . . . . . . .
d
d
INTRARI DE
SELECTARE
. . . . . . . . . . . .
74xxx139
INTRARI DE DATE D
INTRARI DE DATE D
Figura P 2.43
29
P2.44
Rezolvare:
Selectarea unui port la magistrala b
3
b
2
b
1
b
0
se poate realiza cu 4MUX4 : 1. Sunt utilizate
circuitele 74XX253, MUX4:1 cu iesirea TSL, se comand a n stare normal a c and G
L
= 0,
Figura P2.44-a. Porturile P
3
, P
2
, P
1
si P
0
se selecteaz a respectiv cu urm atoarele valori ale
variabilelor de selectare x
1
x
0
(= 11, 10, 01, 00). Aceeasi funct ie de selectare se poate realiza
si cu patru buere TSL neinversoare de patru bit i 74XX253, Figura P2.44-b. Comanda
(si selectarea) unui buer n stare normal a de funct ionare se realizeaz a cu semnalele de
iesire de la un DCD2:4, 74XX139.
I
3
I
2
I I
74XX253
1 0
I
3
I
2
I I
74XX253
1 0
I
3
I
2
I I
74XX253
1 0
I
3
I
2
I I
74XX253
1 0
b
3
b
b
b
2
1
0
b
3
b
b
b
2
1
0
74XX 243 74XX 243 74XX 243
P
3
P
2
P
1
P
0
OE_L
A
B
A
B
A
B
A
B 0 0 0 0
x
1
x
0
a)
G A B
O
3
O
2
O
1
O
0
74XX139
P
3
P
2
P
1
P
0
X
0
X
1
G
74XX 243
b)
G G G G
Figura P 2.44
P2.46
Rezolvare:
Implementarea funct iei de n variabile pe un MUX 2
n
: 1 se realizeaz a prin maparea direct a
(unu la unu) a tebelului de adev ar sau a diagramei V-K pe intr arile de date ale multiplex-
orului.
C and se realizeaz a o structur a de MUX 2
n
: 1, din multiplexoare cu un num ar de c ai mai
mic dec at 2
n
, num arul ec arei intr ari rezultante (numerele nscrise n paranteze n gura
P2.46) se obt ine ca un cuv ant n binar compus din al aturarea bit ilor ce se nt alnesc la par-
curgerea tuturor intr arilor de la MUX-urile componente de pe calea rezultant a respectiv a.
Foarte adesea implement arile cu MUX 2:1 pe primul nivel, chiar si pe urm atoarele niveluri,
sunt avantajoase deoarece pentru calculul funct iilor banale (x
0
, x
0
, 0, 1) multiplexoarele 2:1
pot eliminate.
0
1
0
1
0
1
1
0
00
01
10
11
MUX
4:1
00
01
10
11
MUX
4:1
0
1
0
1
0
1
0
1
2:1
MUX
0
1
0
1
0
1
0
1
2:1
MUX
1
1
1
1
c
c
c
1
12 terminale
3xMUX 2:1
1
0
0
1
1
1
0
1
(0)
(4)
(2)
(6)
(1)
(3)
(5)
(7)
0
1
MUX
2:1
B A C B A
2xMUX 4:1
1xMUX 2:1
18 terminale
1
1
0
1
0
0
1
1
000
001
010
011
100
101
110
111
MUX
8:1
(7)
(5)
(3)
(1)
(6)
(2)
(4)
(0)
1 MUX 8:1
12 terminale
A B C
00
01
10
11
MUX
4:1
B A
1
c
c
c 1 MUX 4:1
12 terminale
1
0
1
0
0
1
1
1
f
f
1
0
(0)
(4)
(2)
(6)
(1)
(5)
(3)
(7)
C
2:1
MUX
2:1
MUX
2:1
MUX
2:1
MUX
2:1
MUX
2:1
MUX
2:1
MUX
(0)
(4)
(2)
(6)
(1)
(5)
(3)
(7)
C
2:1
MUX
2:1
MUX
f
f
Figura P 2.46
31
P2.48 Fie funct ia f(A, B, C, D) =
(3, 6, 11, 14, 15) +
d(2, 5, 12, 13). S a se imple-

menteze cu circuitul 74LS151, MUX 8:1.
Rezolvare:
Pe circuitul 74LS151 MUX 8:1, ca circuit universal de trei variabile, nu se poate imple-
menta funct ia de patru variabile prin maparea direct a pe intr ari a tabelului de adev ar.

In
schimb, dac a una din variabile este introdus a n coecient ii funct iei, ca variabil a reziduu,
rezult a o funct ie de trei variabile cu exprim arile urm atoare:
V
CC
V
CC
V
CC
A B C A B D A C D
B C D
C D
B
C D
1/2 74LS151
A B
D0
D1
D2
D3
EN
A B
A
a) b) c)
d) e)
D0
D1
D2
D3
D4
D5
D6
D7
G
A B C
74LS151
D0
D1
D2
D3
D4
D5
D6
D7
G
A B C
74LS151
f
f
f
f
D0
D1
D2
D3
D4
D5
D6
D7
G
A B C
74LS151
D0
D1
D2
D3
D4
D5
D6
D7
G
A B C
74LS151
D0
D1
D2
D3
D4
D5
D6
D7
G
A B C
74LS151
D0
D1
D2
D3
D4
D5
D6
D7
G
A B C
74LS151
V
CC
f
f f
f
ff
Figura P 2.48
f(D, A, B, C) = 0 ABC + (D/0) ABC + (D/0) ABC +D ABC + 0 ABC +
+ D ABC + (0/1) ABC + 1 ABC
f(C, A, B, D) = (0/C) ABD +C ABD +C ABD + (0/C) ABD + 0 ABD +
+ C ABD + (C/1) ABD + (C/1) ABD
f(B, A, C, D) = 0 AC D + (0/B) ACD + (B/1) ACD +B ACD +
+ (0/B) AC D + (0/B) ACD +B ACD + 1 ACD
f(A, B, C, D) = 0 BC D + 0 BCD + (0/A) BCD + 1 BCD + (0/A) BC D +
+ (0/1) BCD + 1 BCD +A BCD
Pentru aceste exprim ari, se obt in implement arile din Figura P2.48-a,b,c,d. Aceste imple-
ment ari sunt recomandate deoarece cei opt coecient i reziduu care se aplic a pe intr arile
circuitului 74LS151 sunt valori banale care nu trebuie s a e calculate. Introduc and dou a
variabile reziduu se obt ine exprimarea:
f(C, D, A, B) = (C/CD) AB + (C C/CD) AB + (CD) AB + (1/C) AB
Implementarea este prezentat an gura P2.48-e, unde s-a utilizat un MUX 4:1. La aceast a
implementare sunt necesare anumite calcule, realizate cu port i simple, pentru coecint ii
aplicat i pe intr arile multiplexorului.
P2.50
Rezolvare:
Funct ia ind de cinci variabile, pentru implementare este necesar a introducerean expresia
coecient ilor a dou a variabile reziduu. Deoarece n expresia funct iei se poate factoriza
V
CC
D0
D1
D2
D3
D4
D5
D6
D7
G
A B C
A C D
74LS151
A
E
f
f
Figura P 2.50
variabila E, aceasta poate utilizat a pentru comanda valid arii circuitului, aplicat a pe
borna G, deci este necesar a numai o singur a variabil a reziduu. Expresia dat a se transform a
n felul urm ator:
f(A, B, C, D, E) = EA[B +CD] +A[BC +CD] =
= EA[B(C +C)(D +D) +CD(B +B)] +A[BC(D +D) +CD(B +B)] =
= EA[P
1
+P
4
+P
5
+P
7
] +A[P
2
+P
3
] +P
6
+ 0 P
0
Termenii produs sunt calculat i numai pentru cele trei variabile B,C,D. Implementarea
acestei expresii este reprezentat a n Figura P2.50.
33
P2.52
Rezolvare:
Pentru funct iile de mai multe variabile, la care num arul variabilelor introduse ca variabile
reziduu este relativ mare, se poate utiliza pentru calculul coecient ilor o structur a de DCD
c areia i se adaug a nivelul de SAUn exterior. O funct ie de j variabile se implementeaz a cu
un MUX cu n intr ari de selectare si mai multe funct ii de (jn) variabile, care se calculeaz a
cu un DCD(j n) : 2
(jn)
, plus nivelul de SAU exterior, si care, apoi, se aplic a pe intr arile
multiplexorului.

In acest sens, pentru implementarea cu circuitul 74LS153, MUX4:1, si
cu circuitul 74LS138, DCD3:8, este necesar ca funct ia s a e exprimat a n funct ie de dou a
variabile C si D. Celelalte trei variabile, A,B si E sunt introduse n expresia coecient ilor
ca variabile reziduu.

In plus, expresiile coecient ilor trebuie s a e funct ii de mintermii P
i
,
de cele trei variabile A,B si E, pentru a putea calculate de circuitul 74LS138, plus nivelul
de SAU exterior. Pentru aceast a implementare expresia init ial a a funct iei se transform a
n felul urm ator:
f(A, B, C, D, E) = ABE +ABDE +ABCE +ACDE =
= ABE(C +C)(D +D) +ABDE(C +C) +ABCE(D +D) +ACDE(B +B) =
= ABECD +ABECD +ABECD +ABEC D+
+ABECD +ABECD +ABECD +ABECD +ABECD =
= (ABE +ABE +ABE) CD + (ABE +ABE +ABE) CD + (ABE +ABE) CD+
+(ABE) C D =
= (P
3
+P
1
+P
5
) CD + (P
3
+P
5
+P
7
) CD + (P
3
+P
1
) CD +P
3
C D
Aceast a expresie este implementat a n Figura P2.52.
O
0
O
1
O
2
O
3
O
4
O
5
O
6
O
7
A
B
C
G
1
G A
G
2
B
2
7
4
L
S
1
3
8
1
0
11 10 01 00
EN
1/2 74LS153
F(A,B,C,D,E) A B E C D
V
cc
Figura P 2.52
P2.54
Rezolvare:
Uzual este circuitul convertor care pentru cele 10 cifre zecimale (0, 1, . . . , 8, 9) exprimate
n BCD (0000, 0001, . . . , 1000, 1001) genereaz a codul binar de 7 segmente pentru comanda
asoarelor compuse din 7 segmente, de data aceasta se cere un circuit convertor imple-
mentat n ROM care realizeaz a conversia invers a.
Tabelul de adev ar pentru conversia cuv antului de cod 7 segmenten BCD este dat n Figura
P2.54-a care poate implementat pe un circuit ROM cu capacitatea de 2
7
4 = 512 bit i,
cuv antul de adres a este abcdefg iar cel de iesire WXY Z. Deoarece la intrare, din cele 128
cuvinte posibile, pot apare doar 10 cuvinte de cod 7 segmente, circuitul ROM este utilizat
doar (10 : 128)100 = 7, 8%.
O prima reducere a capacit at ii circuitului ROM se poate obt ine n felul urm ator. Cu
ultimii cinci bit i cdefg se pot codica 2
5
= 32 congurat ii diferite, iar in tabelul din Figura
P2.54-a exist a doar 7 congurat ii diferite cu acesti cinci bit i care sunt prezentate n tabelul
din Figura P2.54-b. Aceste 7 congurat ii diferite de cinci bit i sunt transcodate ntr-un
cuv ant de cod intermediar de trei bit i A, B, C. Cu aceast a transcodare intermediar a plus
congurat iile formate cu cei doi bit i a,b din tabelul din Figura P2.54-a se formeaz a un
tabel de adev ar, Figura P2.54-c, care are 10 congurat ii pe intrare dar care nu mai sunt ex-
primate prin 7 bit i ci printr-un cuv ant de 5 bit i ABCab. Implementarea corespunz atoare,
Figura P2.54-d, a acestui tabel de adev ar se realizeaz a cu un circuit ROM2 de capacitate
(323) bit i=96 bit i pentru transcodare si un circuit ROM1 de capacitate (324) bit i=128
bit i, capacitatea memoriei a sc azut fat a de implementarea anterioar a de la 512 la 224 bit i.
Se mai poate reduce capacitatea ROM dac a se elimin a din cele 7 variabile de intrare
variabilele care sunt redundante. Sunt redundante acele variabile de intrare care sunt
indiferente n denirea iesirilor W, X, Y, Z (iesirile pot exprimate si f ar a acestea), deci
pot eliminate. Analiz and tabelul de adev ar din Figura P2.54-a se constat a c a se poate
elimina e perechea de variabile bc e perechea cd, cu cele cinci variabile r amase, 2
5
= 32,
se pot acoperi cele 10 congurat ii de intrare distincte (32 > 10). Elimin and variabilele b
si c, se observ a c a pentru oricare din congurat iile de variabile adefgh din tabel nu core-
spund dou a congurat ii diferite ale cuv antului WXY Z. De exemplu, dac a congurat ia
de intrare adefg = 11101, c aruia i corespunde cuv antul de iesire 0010 (linia a treia din
tabelul din Figura P2.54-e), presupunem, c a ar mai prezent a si pe linia a cincea din
tabel c aruia i corespunde cuv antul de iesire 0100, atunci n cuv antul de intrare 11101 mai
trebuie o variabil a prin care s a se fac a distinct ia pentru cele dou a cuvinte de iesire 0010 si
0100, deci variabila eliminat a nu este redundant a si trebuie p astrat a. Tabelul de adev ar
n care s-au eliminat variabilele b si c, care sunt redundante, este implementat, Figura
P2.54-f, pe un circuit ROM de capacitate (32 4) bit i=128 bit i.
Se poate merge mai departe cu aceast a reducere prin includerea variabilelor d si g ntr-o
funct ie logic a AND, H = gd, astfel num arul variabilelor care se aplic a la intrarea unui cir-
cuit ROM se reduce la patru a, e, f si H, Figura P2.54-g. Implementarea corespunz atoare
este prezentat an Figura P2.54-h si necesit a un circuit ROM de capacitate (164) bit i=64
bit i si o poart a AND.
35
ZECIMALA
CIFRA
INTRARI IESIRI
Codul binar fragmente
Y Z X W
(2 )
3
(2
2
) (2 )
1
(2
0
) a b c d e f g
0
1
2
3
4
5
6
7
8
9
1 1 1 1 1 1
1 1
1 1 1 1 1
1 1 1 1 1 1 1
1 1 1
1
1
1
1
1
1
1
1
1
1 1 1 1
1
1
1
1
1 1 1
1 1
1
1
1
1
1
1
1 1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1 1 1 1 1
1 1 1
1
1
1
1
1
1
1
1
1
1
1
1 1
1
1
1
1
0
0
0 0
0
0
0 0
0 0 0
0
0
0
0
0
0
0 0
0
0
0
0
0
0
0
0
0
0
0
0 0
0
0
0
0
0 0
0
0
0
0
0 0
0
0
0
0
0 0 0 0
0
0
0
0
0
0
0
0
0 0
0 0 0
0
0
0
0
0 0
0
0
1
1
1
1
1
1
1
1
1
1
1
1
1
1 1
1
1
1
1
1 1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
11
1
1
1
0
0
0
0
0
0
0 0
0 0
0
0 0 0
0
0 0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0 0 0
0
0 0
0
0
0
0
0 0
0
0
0
0
0
a
b
g
f
e c
d
asigurat
Codul
de intrare
SUBCUVANT
A B C a b
Corespunde
zecimale
cifrei
A B C
2
9,4
3
5
0
8,6
7,1
IESIRI INTRARI
g
e
f
d
c
b
a
A
B
C
W
X
Y
Z
b a Y X W Z A B C
ROM
(96 biti)
ROM
(128biti)
a)
b)
c)
d)
32x3bit
32x4bit
Se continua pe pagina urmatoare
0
1
2
3
4
5
6
7
8
9
0
1
2
3
4
5
6
7
8
9
g
f
a
d
e
g
f
a
d
e
W
X
Y
Z
W
X
Y
Z
INTRARI IESIRI
CIFRA
ZECI
MALA
X Z Y W a e f d
g
1 1 1 1
1
1 1 1 1 1
1 1 1 1 1
1 1 1
1 1 1 1 1 1
1 1 1 1 1 1
1 1 1 1
1 1 1 1 1 1
1 1 1 1 1
0 0 0 0 0
0 0 0 0 0 0 0 0
0
0
0
0 0
0
0
0
0
0
0
0
0 0 0
0 0 0
0
0 0
0
0
0
0
0 0
0 0 0
0 0
ROM
(128biti)
(64 biti)
f)
e)
INTRARI IESIRI
CIFRA
ZECI
MALA a e f W X Y Z
h)
g)
1
0
1 1
1 1
1
1
1 1
1 1
1
1 1 1
1 1 1 1
1
1 1 1
1 1
1 1
1
1 1
1
1 0
0
0 0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0 0
0 0
0
0
0 0
0
0
0
0 0
0 0 0 0
0
0
0
0
1
1
1
1
1
H(dg)
ROM1
16x4bit
32x4bit
Figura P 2.54
P2.55
Rezolvare:
Este necesar un circuit EPROM de capacitate 2
8
4 bit i=1kbit i. Dac a circuitul ROM
n stare neprogramat a este plin cu zero-uri n toate locat iile dup a progmamare sunt
modicate numai locat iile de la adresele indicate in tabelul din Figura P2.55.

In cuv antul
de iesire O
3
O
2
O
1
O
0
, citit din ROM, bitul O
3
= 1 indic a prezent a unui singur bit egal cu
zero n cuv antul de intrare/adres a iar bit ii O
2
, O
1
, O
0
formeaz a cuv antul care specic a, n
binar, pozit ia n cuv antul de intrare a singurului bit egal cu zero.
37
IESIRE INTRARE
in binar hexa zecimal
x
7
x
6
x
5
x
4
x
3
x
2
x
1
x
0
O
3
O
2
O
1
O
0
0 1
0
0
0
0
0
0
0
1 1 1
1 1 1 1 1 1
1 1 1 1 1
1
1
1
1 1
1
1
1 1
1 1
1
1
1
1
1
1
1
1
1
1 1
1
1
1
1
1
1 1
1
1 1
1 1 1
1 1 1
1 1 1 1
1
1
1
1
1
1
1
1
1
1
1 1
1
1
1
1
1
1
1
0
0
0
0
0
0
0
0
0
0
0 0 7FH
BFH
DFH
EFH
F7H
FBH
FDH
FEH
127
191
223
239
247
251
253
254
Figura P 2.55
P2.56
Rezolvare:
Tabelul de adev ar pentru calculul p atratului numerelor binare de trei bit i este redat n
Figura P2.56-a n care se observ a urm atoarele particularit at i y
1
= 1 si y
0
= A
0
. Pentru
implementare rezult a structura de circuit din Figura P2.56-b, pe baza unui circuit ROM
de capacitate 8 4 bit i=32 bit i.
IESIRI
2
INTRARI
A
2
A
1
A
0
A
2
A
1
A
0
2
y
5
y
4
y
3
y
2
y
1
y
0
0
1
2
3
4
5
6
7
0 0 0 0 0 0 0 0 0 0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
1 1 1
1 1
1
1
1
1
1
1
1 1
1 1
1
1
1
1
1
1 1 1 1
1
1
4
9
16
25
36
49
y
0
y
1
y
2
y
3
y
4
y
5
ROM
(8x4)biti

N N
10 2
(N )
10
( N
10
)
Figura P 2.56
P2.57
Rezolvare:
Transform and adresele spat iului de adresare din hexazecimal n binar, pentru o decodi-
care complet a se obt in pentru bit ii A
9
. . . A
0
valorile prezentate n Figura P2.57-a.
Se observ a c a, pentru toate cele patru adrese bit ii A
9
. . . A
2
r am an nemodicat i n timp
ce A
1
A
0
se modic a n funct ie de perifericul adresat. Aceasta sugereaz a solut ia utiliz arii
circuitului 74LS139, DCD2:4, la care se aplic a bit ii A
1
A
2
si ale c arui iesiri selecteaz a per-
ifericele #0,#1#2#3. Coincident a valorilor bit ilor de adres a A
9
A
2
, cu valorile 11110000,
trebuie detectat a si aplicat a ca un semnal de validare (G) la circuitul 74LS139. Cu ajutorul
circuitului 74LS138, DCD3:8, se poate obt ine activarea iesirii O
0
c and exist a coincident a
bit ilor A
9
. . . A
2
cu urm atorul cuv ant 11110000, Figura P2.57-b.
O alt a variant a de implementare pentru aceast a coincident a este reprezentat a n gura
P2.57-c utiliz and circuitul 74LS682 (circuit comparator de opt bit i cu dou a iesiri P=Q si
P>Q, active n L).
Se poate realiza si o decodicare imcomplet a c and nu sunt utilizat i tot i bit i. De exem-
plu, dac a n Figura P2.57-b se dispune de o poart a NAND numai cu dou a intr ari, bitul
A
9
r am ane otant pentru circuitul de identicare a coincident ei, deci poate lua e val-
oarea 0, e valoarea 1. Rezult a c a ecare periferic va decodicat nu pentru o singur a
adres a transmis a de microprocesor pe magistrala de adresare ci pentru dou a adrese n felul
urm ator:
#0 1C0H si 3C0H;
#1 1C1H si 3C1H;
#2 1C2H si 3C2H;
#3 1C3H si 3C3H;
Pentru implementarea cu comparator, Figura P2.57-c, o astfel de modalitate de decodi-
O
O
O
O
O
O
O
O
1
1
2
3
4
5
6
7
A
0
A
1
A
2
A
3
A
4
A
7
A
8
A
9
A
9
A
8
A
7
A
6
A
5
A
4
A
3
A
2
A
1
A
0
3C0H
3C1H
3C2H
3C3H
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
1
1
0
1
0
1
A
B
O
0
O
1
O
2
O
3
G
#0
#1
#2
#4
(3C0H)
(3C1H)
(3C2H)
(3C3H)
O
O
O
O
O
O
O
O
1
1
2
3
4
5
6
7
A
0
A
1
A
2
A
3
A
4
A
7
A
8
A
9
A
5
A
6
P
1
P
0
P
2
P
3
P
4
P
5
P
6
P
7
P=Q
P>Q
74LS682
74LS139
A
B
C
G1
G2A
G2B
A
5
A
6
74LS138
74LS139
a)
b) c)
DCD3:8
D
C
D
2
:
4
10
A
B
O
0
O
1
O
2
O
3
G
#0
#1
#2
#4
(3C0H)
(3C1H)
(3C2H)
(3C3H)
V
CC
10
Figura P 2.57
care incomplet a se obt ine prin conectarea intr arii Q
7
nu la V
CC
ci la linia A
9
.
39
P2.59
Rezolvare:
Pentru a forma modulul de 8K 16 bit i este necesar a o extensie la 16 bit i pe iesire ceea
ce inseamn a c a sunt necesare c ate dou a circuite 2716 conectate n paralel pentru a obt ine
A
10
A
0
Q
0
Q
7
2716
CE/PGM
OE
A
10
A
0
Q
0
Q
7
2716
CE/PGM
OE
A
10
A
0
Q
0
Q
7
2716
CE/PGM
OE
A
10
A
0
Q
0
Q
7
2716
CE/PGM
OE
Q
0
Q
7
A
10
A
0
CE/PGM
OE
2716
Q
0
Q
7
A
10
A
0
CE/PGM
OE
2716
Q
0
Q
7
A
10
A
0
CE/PGM
OE
2716
Q
0
Q
7
A
10
A
0
CE/PGM
OE
2716
8 8 8 8
8 8 8 8
D
15
D
8
0
D D
15
.
.
Magistrala de adrese A
15
A
0
Magistrala de date
#0 #1 #2 #3
#0 #1 #2 #3
A
10
A
0
A
15
A
11
O
0
O
1
O
2
O
3
A
B
G
A
11
A
12
A
13
A
14
A
15
74LS139
READ
D
7
D
0
Figura P 2.59
cuv antul de date D
15
. . . D
8
, D
7
. . . D
0
si o extensie pe intrare, Figura P2.59. Extensia pe
intrare const a n plasarea pe ecare subinterval de adres a de 2K (din cei 8K acoperit i
de modul) a c ate unui grup de dou a circuite 2716 (D
15
. . . D
8
si D
7
. . . D
0
). Deoarece
decodicatorul intern al ec arui circuit decodic a numai 11 (A
10
. . . A
0
) bit i este necesar a
extensia decodicatorului n exterior pentru bit ii de adres a A
12
, A
11
. Extensia extern a
se realizeaz a cu circuitul 74LS139, DCD 2:4. Pentru a plasa acest modul n intervalul
de 8K adrese cele mai semnicative din spat iul de 64K este necesar ca cei trei bit i cei
mai semnicativi din cuv antul de adres a s a e A
15
A
14
A
13
= 111. Prin conjunct ia acestor
trei bit i se genereaz a semnalul de validare G al decodicatrului 2:4. Astfel, intervalul de
adresare asignat modulului este E000K . . . FFFFH compus din 4 subintervale adiacente
care se deduc din mapa memoriei din urm atorul tabel.
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
1
1
1
1
1
1
1
1
1
1
1
A
11
A
12
A
14
A
13
A
6
A
5
A
4
#3
FFFF H
F800 H
F7FF H
F000 H
EFFF H
E800 H
E700 H
E000 H
#2
#1
#0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
1
0
0
A
15
A
10
A
9
A
8
A
7
A
3
A
2
A
1
A
0
P2.60
Rezolvare:
Implemetarea funct iei reprezentate sub forma FCD pe o memorie ROM, se realizeaz a prin
nscrierea valorii 1 la adresele pentru care mintermii au valoarea 1 (codul mintermului este
considerat ca un cu ant de adres a format din variabilele funct iei). Aceast a simplitate apare
datorit a faptului c a ROM-ul produce, pe nivelul de decodicare AND, tot i mintermii vari-
abilelor de intrare (adrese). Deci, nu trebuie efectuat a nici o minimizare. Rezult a c a pe
nivelul programabil (OR) se introduce direct tabelul de adev ar al funct iei. Implementarea
apare mult mai intuitiv a dac a funct ia este dat a ntr-o diagram a V-K ce poate mapat a
direct pe o structur a matriceal a de memorie ca n Figurile P2.60-a si b.
Reprezentarea n diagrama V-K poate privit a ca o sum a de funct ii de un num ar mai re-
dus de variabile. De exemplu, pentru o funct ie de 6 variabile se poate face o descompunere
n: dou a funct ii de 5 variabile sau 4 funct ii de 4 variabile sau o funct ie de 5 variabile si 2
funct ii de 4 variabile, etc.

In Figura P2.60-c este reprezentat a funct ia f ca o sum a logic a
ntre o funct ie de 5 variabile, una de 4 variabile si dou a de 3 variabile.
Aceast a descompunere n funct ii componente nu este de nici o utilitate pentru o sin-
gur a funct ie, dar este foarte util a c and se doreste implementarea mai multor funct ii
diferite, de aceleasi variabile, pe o aceeasi structur a ROM. Suprafat a ocupat a de ecare
funct ie pe diagrama V-K este disjunct a fat a de celelalte suprafet e. Funct ia de 5 variabile
f
1
(E, D, C, B, A) este nscris a n intervalul de adrese care se selecteaz a cu valoarea vari-
abilei F = 1, funct ia de 4 variabile f
2
(D, C, B, A) se selecteaz a cu valorile variabilelor
F = 0 si E = 1; iar funct iile de 3 variabile f
3
(C, B, A) si f
4
(C, B, A) sunt selectate re-
spectiv prin FED = 001, FED = 000, Figura P2.60-d. Implementarea mai multor funct ii
diferite, de aceleasi variabile, pe aceeasi structur a ROM, pe intervale disjuncte de adrese,
duce la o mai bun a utilizare a capacit at ii circuitului dar, evident, funct iile implementate
nu pot selectate simultan!
41
DCD 3:8
000
001
010
011
100
101
110
111
0 1
0
0 0
0
0
0 0
0
0 0
0
1
1
1
1
1
1
1
1
1
1
1
MUX 8:1
D
E
F
A
B
C
DCD 3:8
000
001
010
011
100
101
110
111
0 1
0
0 0
0
0
0 0
0
0 0
0
1
1
1
1
1
1
1
1
1
1
1
MUX 8:1
D
E
F
A
B
C
0 1 3 2 16 17 19 18
4 5 7 6 20 21 23 22
12 13 15 14 28 29 31 30
8 9 11 10 24 25 27 26
32 33 35 34 48 49 51 50
36 37 39 38 52 53 55 54
44 45 47 46 60 61 63 64
40 41 43 42 56 57 59 58
1 1 1 1 1 1
1
1
1
1
1
1
1
1
1
1
1
1
1
1 1 1 1
1 1
1 1
1 1 1 1
1 1
1 1 1
1 1 1
A
E
C
C F
B B
D
D
A
f(F,E,D,C,B,A)
f
4
f
3
f
2
f
1
A
E
A
D
D
C F
B B
f
4
(C,B,A)
F=0,E=0,D=0
f
2
(D,C,B,A)
F=0
E=1
f
3
(C,B,A)
F=0,E=0,D=1
f
1
(E,D,C,B,A)
F=1
f=f
1
+ f
2
+ f
3
+ f
4
a) b)
c) d)
Figura P 2.60
P2.61
Rezolvare:
Se reprezint a pe diagrama V-K si apoi se deduc variabilele de selectare (vezi P2.60).
P2.64
Rezolvare:
Tabelul de adev ar pentru conversia din BCDn Gray este dat n Figura P2.64-a, iar forma
minim a pentru ecare din bit ii de iesire W, X, Y, Z se obt in cu diagramele V-K din Figura
P2.64-b. Formele minime sunt implementate pe o structur a generic a de PLA n Figura
P2.64-c si pe o structur a generic a de PAL n Figura P2.64-d. La implementarea pe PAL
s-a t inut cont de faptul c a ecare poart a OR poate colecta doar patru termeni produs.
A A
A
INTRARI
Gray
IESIRI
A B C DW X Y Z
BCD
0
1
0 0 0 0 0 0 0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0 0 0
0 0
0 0 0
0 0
0
0
0 0 0
0
0 0 0
0 0
1
1
1 1
1 1
1
1 1
1
1
1
1
1
1
1
1 1
1 1 1
1 1
1
1
1
1
1
1
1
1 1
1
1
1
1
1
1
1
1
1 1
1 1
1
1
xx x
x
x
x
x
x x
x
x
x
x
x x
x
x
x
x
x x
x
x
x
x
ABCD
A
BD
BC
0
BC
0
0
0
0
0
B
C
BCD
AD
BCD
W X Y Z
d)
A B C D
a)
0
0
0
1
1
1
1
1
x
x
x
x
x
x
0 0
0
0
0
0
0
0
0
0
0 0 0 0
0 0
0
0
0
0
1
1
1
1
1
1
1 1
1
1
1 1
x
x
x x
x x
x
x x
x
x
x
x
x
x x
x x
11
10
00
01
00 01 11 10
10
10
10
10
10
10
00
00 00
00
00
00 01
01
01 01
01
11
11
11 11
11
11
01
CD
AB
C C
C
D D
D D
AB
CD CD
CD
AB
AB
B B
B B
Y=B+C
W=A+BD+BC X=BC
A
b)
c)
A
BD
BC
BC
B
C
ABCD
BCD
AD
BCD
W X Y Z
A B C D
Z=ABCD+BCD+AD+BCD
Figura P 2.64
43
P2.67
Rezolvare
O prim a variant a de circuit se poate realiza folosind circuitul standard comparator
74XX85. Acest circuit determin a pentru dou a cuvinte A si B de patru bit i urm atoarele
relat ii: A < B, A = B si A > B. Pentru a putea extins la lungimi de cuv ant mai
mari de patru bit i circuitul posed a trei intr ari F
i
, F
e
, F
s
care indic a faptul dac a cir-
cuitul repartizat bit ilor cu patru pozit ii mai spre st anga realizeaz a respectiv relat iile
A < B, A = B si A > B. O variant a de circuit pentru identitatea a dou a cuvinte de
un byte este prezentat a n Figura P2.67-a, la care identitatea ntre semicuvintele supe-
rioare A
7
A
4
si B
7
B
4
se transmite ca un semnal F
e
la al doilea circuit 74XX85.
Varianta din Figura P2.67-b determin a identitatea celor dou a semicuvinte ale celor dou a
cuvinte A si B cu ajutorul unei port i AND, aceast a variant a este mai rapid a dec at prima
deoarece cele dou a circuite 74XX85 lucreaz a n paralel.
O alt a variant a se poate realiza cu port i XNOR, aceast a poart a genereaz a identitatea a
doi bit i f
e
. Pentru identitatea simultan a a patru perechi de bit i trebuie s a e adev arat a
funct ia f
e
= f
e3
f
e2
f
e1
f
e0
Figura P2.67-c. (Aceeasi funct ie f
e
poate realizat a cu
patru port i XOR si o poart a NOR cu patru intr ari deoarece f
e
= f
e3
f
e2
f
e1
f
e0
=
f
e3
+f
e2
+f
e1
+f
e0
).
Pentru operatorul SAU-EXCLUSIV-NEGAT se poate utiliza circuitul 74XX266 care
cont ine patru port i XNOR cu colectorul n gol care sunt conectate ntr-o conexiune SI
cablat, Figura P2.67-d. Dac a se compar a dou a cuvinte de patru bit i (m = 4) si la iesirea
port ilor cu colectorul n gol se comand a o poart a TTL standard (N = 1) se poate scrie
pentru determinarea intervalului de valori al rezistent ei R urm atoarele relat ii (marginile
de zgomot sunt: M
L
= 0V ; M
H
= 1V .
R
min

V
CCmax
(V
ILmax
M
L
)
I
OLmax
N I
ILmax
=
5, 5V (0, 8V 0V )
8mA1 1, 6mA
= 734
R
max

V
CCmin
(V
IHmin
+M
H
)
m I
OHmax
+N I
IHmax
=
4, 5V (2V + 1V )
4 0, 1mA+ 1 0, 04mA
=
1, 5V
0, 404mA
= 3, 71k
deci 0, 734k R 3, 71k
Dac a se extinde aceast a structur a de circuit la cuvinte cu lungimi mai mari scade limita
superioar a a rezistent ei R p an a se ajunge la condit ia limit a R
max
= R
min
(datorit a faptului
c a va creste componenta de curent m I
OH
absorbit a n starea HZ). Introduc and aceast a
condit ie de limit an relat ia anterioar a, pentru calculul rezistent ei R
max
, se obt ine lungimea
maxim a m
max
a cuvintelor care pot comparate (se consider a M
H
= 0, 4V )
m
max
=
V
ccmin
(V
IHmin
+M
H
) R
min
I
IH
R
min
I
OH
=
=
4, 5V (2V + 0, 4V ) 0, 734k 0, 04mA
0, 734k 0, 1mA
=
2, 07V
0, 073V
= 28
Varianta din Figura P2.67-e utilizeaz a pentru determinarea relat iei de identitate f
ei
ntre doi bit i A
i
, B
i
un MUX4:1 cu intr arile conectate la 1 si 0. Pentru identitatea a
dou a cuvinte de m bit i vor utilizate mMUX4:1 a c aror iesiri se colecteaz a intr-o
poart a AND.
Cu ajutorul a dou a DCD
A
n : 2
n
si DCD
B
n : 2
n
se poate determina identitatea a
dou a cuvinte. Cele dou a iesiri de acelasi rang, O
Ai
si O
Bi
, se colecteaz a n c ate o
poart a AND2, cuvintele de comparat se aplic a pe intr arile decodicatoarelor. Poarta
AND2 cu iesirea activ a indic a si congurat iile de bit i aplicate pe intr ari.
Se poate implementa un circuit de identitate pentru cuvinte de n bit i si pe un
EPROM cu 2
2n
1 bit i. Numai 2
n
locat ii sunt utilizate din cele 2
2n
.
Imaginat i si alte variante de circuite.
A
6
A
4
A A
5
B B B B
7 7 5 6 4
A
6
A
4
A A
5
B B B B
7 7 5 6 4
A
3
A
2 1
A
0
B
3
B
2
B
1
B
0
A A
3
A
2 1
A
0
B
3
B
2
B
1
B
0
A
A
3
A
2 1
A
0
B
3
B
2
B
1
B
0
A A
3
A
2 1
A
0
B
3
B
2
B
1
B
0
A A
3
A
2 1
A
0
B
3
B
2
B
1
B
0
A A
3
A
2 1
A
0
B
3
B
2
B
1
B
0
A
F
i
F
e
F
s
F
i
F
e
F
s
F
i
F
e
F
s
F
i
F
e
F
s
A=B A>B AB AB AB A<B
A
3
B
3
A
2
B
2
A
1
B
1
A
0
B
0
A
3
B
3
A
2
B
2
A
1
B
1
A
0
B
0
V
CC
V
CC
V
CC
V
CC
B
0
f
e
f
e
x
x
x
x
R
00
01
10
11
00
01
10
11
4:1
4:1
MUX
3
MUX
0
A
0
A
3
B
3
A
B
74XX85 74XX85 74XX85 74XX85
b) a)
c) e)
1"
"0"
f
e3
f
e2
f
e1
f
e0
d)
"0"
"1"
fe
fe
fe
Figura P 2.67
P2.68
Rezolvare:
a) Structura de circuit din Figura P2.68-a genereaz a la iesirile circuitului 74XX85
funct iile conform funct ion arii normale ale acestuia pentru c=0 iar c and c=1 iesirile
circuitului sunt conform cu cerint ele acestei probleme (se poate demonstra aceast a
funct ionare din analiza valorilor cont inute n tabelul din Figura P2.68-b.
O alt a solut ie este obt inut a prin conectarea pe intrarea A a cuv antului B iar pe
intrarea B a cuv antului A.
b) Relat iile de ordine se obt in cu port ile care proceseaz a semnalele de la iesirea circuit-
ului 74XX85. Selectarea unei relat ii de ordine se face cu un MUX8:1, Figura P2.68-c
cu ajutorul cuv antului c
2
c
1
c
0
.
45
f
e
f
s
f
i
c
2
c
1
c
0
a
i
b
i
A
i
= a
i
B
i
=b
i
f
e
f
s
f
e
f
i
a
3
a
2
a
1
a
0
b
3
b
2
b
1
b
0
A
3
A
2
A
1
A
0
B
3
B
2
B
1
B
0
A B
pentru c = 0
pentru c = 1
f
s
f
i
f
e
A > B A = B A B A = B A < B
74XX85
f
c)
C
Comanda c = 0 Comanda c = 1
f
INTRARI
A
i
=a
i
B
i i
=b
0
1
0 0 0
0 0
0 0
1
1
1 1
1 1 1
1 1
1
1 0
0
0 0
f
f
f
f
e
f
e
i
s
Figura P 2.68
P2.72
Rezolvare
Eliminarea unor ranguri (care pot al aturate sau neal aturate la variantele de doi bit i)
pune problema propag arii transportului prin acele ranguri. Propagarea unui transport C
i
prin rangul eliminat i +1 necesit a ca variabila propagare p
i
pe rangul i +1 s a e 1, adic a
A
i+1
+B
i+1
= 1. Se va exemplica cu dou a variante.
Varianta de sumator de trei bit i din Figura P2.72-a pentru c a A
3
= 0, B
3
= 0, transportul
C
2
nu se va obt ine la iesirea C
3
ci la iesirea S
3
.
Varianta de sumator de doi bit i din Figura P2.72-b foloseste pozit ia A
0
, B
0
pentru rangul
2
0
si pozit ia A
3
, B
3
pentru rangul 2
3
, pozit iile A
1
, B
1
si A
2
, B
2
nu sunt utilizate deci
trebuie realizate propag arile p
1
= 1 si p
2
= 1 prin aplicarea A
2
A
1
= 00 si B
2
B
1
= 11.
Bit ii de sum a s
1
, s
0
se obt in la S
3
si S
0
iar transportul C
1
la C
3
A
3
A
2
A
1
A
0
B
2
B
3
B B
0 1
A
3
A
2
A
1
A
0
B
2
B
3
B B
0 1
S
3
S
2
S
1
S
0
S
3
S
2
S
1
S
0
C
3
C
3
C
1
C
1
74XX283 74XX283
C
2
s
2
s
1
s
0
s
1
s
0
C
in
C
in
0 0 1 1
A
2
A
1
A
0
A B
B
2
B
1
B
0
A
1
A
1
B
1
B
0
A B
b) a)
Figura P 2.72
P2.73
Rezolvare:
Celula semisumator n baz a trei este reprezentat a n Figura P2.73-a, are dou a intr ari: cei
doi operanzi A
i
= a
1
a
0
, B
i
= b
1
b
0
si dou a iesiri: suma s
i
= s
1
s
0
si transportul urm ator C
i
(nu se condider a transportul anterior C
i1
). Tabelul operat iei sum a modulo trei este dat n
Figura P2.73-b (transportul generat este notat n parantez a) iar tabelul de adev ar pentru
celula semisumator este prezentat n Figura P2.73-c. Realiz and sinteza si tin and cont de
congurat iile operanzilor (11) care nu pot apare pe intr ari rezult a circuitul implementat
cu port i NAND din Figura P2.73-d.
P2.74
Rezolvare:
Celula sumator modulo 3 se obt ine din dou a semisumatoare modulo 3 ca n Figura P2.74-
a. Pe primul sumator se sumeaz a cei doi operanzi gener andu-se transportul C
i1
si o
sum a. Aceast a sum a este adunat a, pe un al doilea sumator, cu cuv antul 0C
i1
care
se aplic a ca operandul B
i
(= 0C
i1
), se obt ine valoarea sumei s
i
si un transport C
i2
.
Transportul C
i
se obt ine ca o funct ie logic a OR ntre C
i1
si C
i2
. Un sumator modulo 3
8
cu transport progresiv se obt ine prin punerean paralel a 8 celule sumator ale c aror circuite
de transfer al transportului se nseriaz a ca n Figura P2.74-b. Propagarea transportului
C
i1
la C
i
pe o celul a se face cu o nt arziere de patru niveluri logice. Timpul de propagare
al transportului pe sumatorul modulo 3
8
, consider and aplicarea simultan a a operanzilor
A
i
, B
i
(i = 0, 1, . . . 7) si a transportului init ial C
1
este egal cu: 6 niveluri logice pe rangul
3
0
si c ate patru niveluri logice pe celelalte ranguri, deci n total 6 + 7 4 = 34 niveluri
logice.
P2.75
Rezolvare:
Adunarea a dou a cuvinte n cod BCD, A
i
= A
i3
A
i2
A
i1
A
i0
B
i
= B
i3
B
i2
B
i1
B
i0
si trans-
portul anterior C
i1
poate genera un cuv ant C
i
s
i3
s
i2
s
i1
s
i0
care reprezint a un num ar n
binar natural n intervalul [0,19]. Efectuarea adun arii BCD pe un sumator binar de patru
bit i genereaz a un cod corect n BCD numai dac a cuv antul sum a reprezint a n binar un
num ar n intervalul [0,9], si respectiv un cuv ant de cod eronat dac a rezult a un num ar binar
n intervalul [10,19]. Codul corectat n BCD, si pentru intervalul [10,19], se obt ine dac a
la suma obt inut a se adun a 6[
10
= 0110[
2
sau se scade 10[
10
= 1010[
2
, Figura P2.75-a. Se
observ a c a prin aceast a adunare sau sc adere de corect ie bitul sum a s
i0
nu se modic a. O
prim a variant a de celul a sumator complet n BCD este reprezentat a n Figura P2.75-b.
Pentru rangul 2
0
bit ii A
i0
si B
i0
se sumeaz a pe o celul a
(3, 2). Iar pentru rangurile 2

1
, 2
2
si 2
3
se realizeaz a o sintez a de subcircuit BCD, care este descris de un tabel de adev ar
cu sapte intr ari A
i3
, B
i3
, A
i2
, B
i2
, A
i1
, B
i1
si C
i0
si genereaz a patru iesiri s
i3
, s
i2
, s
i1
si C
i
(complicat!).
A doua variant a de celul a sumator, Figura P2.75-c utilizeaz a metoda de corect ie explicat a
anterior. Cele dou a cuvinte A
i
, B
i
n cod BCD, plus C
i1
se aplic a la primul sumator
binar de patru bit i rezult and cuv antul sum a s
i3
s
i2
s
i1
s
i0
si transportul C
i
. Aceast a sum a
este aplicat a la al doilea sumator binar de trei bit i unde se adun a cu valoarea de corect ie
0000 sau 0110[
2
= 6[
10
. Comanda pentru valoarea de corect ie este tocmai transportul C
i
.
Acest bit de transport se compune din transportul C
i
care se genereaz a pentru suma n
47
C
i
a
1
a
0
b
1
b
0
s
1
s
0
a
0
a
1
b
1
b
0
a
1
a
1
a
1
b
1
b
1
b
1
b
1
b
1
b
0
b
0
b
0
b
0
b
0
a
1
a
1
a
0
a
0
a
0
a
0
a
0
s
i
OPERANZI Suma
A
i
B
i
semisumator
modulo 3
Celula
A B
i i
C
i
0
1
0 0 0 0 0 0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0 0
1
1
1
1
1
1
1 1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
0
0
0 0
0 0
0
0
0
0
0 0
0 0
1
1
1
1
1
1
1
1
1 1
00
00
0 0
0 0 00
0 0
0 0
0
00
00
00
1 1
1
1
1
1
1
1
1
1
1
0 0
0 2
2 (1)
(1)
(1)
s
1
s
s
s
1
s
i
a)
b) c)
d)
C
i1
0
0
C
i
Figura P 2.73
C
n1
a
1
a
0
b
1
b
0
a
1
a
0
b
1
b
0
a
1
a
0
b
1
b
0
a
1
a
0
b
1
b
0
s
1
s
0
s
1
s
0
s
1
s
0
s
1
s
0
s
1
s
0
s
i
s
i
celula
sumator
modulo 3
celula
sumator
modulo 3
celula
sumator
modulo 3
celula
sumator
modulo 3
A
i
B
i
Semisumator
modulo 3
C
i
C
C
i1
C
n2
C
i
C
i1
C
0
C
1
s
n1
s
0
A
n1
B
n1
A
i
B
i
A
0
B
0
Semisumator
modulo 3
i2
C
i1
a)
b)
0
Figura P 2.74
intervalul [16,19] sau c and suma este n intervalul [10,15], iar detectarea acestui al doilea
interval se face cu relat ia (s
i3
s
i2
) + (s
i3
s
i1
).
(3,2) (3,2) (3,2) (3,2)
(3,2) (3,2) (3,2)
(3,2)
A
i3
B
i3
A
i2
B
i2
A
i1
B
i1
A
i0
B
i0
A
i3
B
i3
A
i2
B
i2
A
i1
B
i1
A
i0
B
i0
s
i3
s
i2
s
i1
s
i0
s
i
BCD
s
i3
s
i2
s
i1
s
i0
s
i
BCD
s
i3
s
i2
s
i1
s
i0
C
i
C
i
C
i
transport
transport
cu
fara
C
i
s
i3
s
i2
s
i1
s
i3
0
1
0
0
0 0
0
0
0
0
0 0 0 0
0 0 0
0 0 0 0
0 0 0
0 0 0
0 0
0 0 0 0
0 0 0
0 0 0
0 0
0 0 0
0 0
0 0
0
0 0 0 0
0 0 0
0 0 0
0 0
1
1
1
1
1
1 1
1
1 1 1
1
1 1
1 1
1 1 1
1 1
1 1 1
1 1 1
1 1 1 1
1
1
1
1
1
1
1
1
Corectie
+ =
+
+
+
+
+
+
+
+
+
=
=
=
=
=
=
=
=
=
0
0
0
0
0
0
0
0
0
0 1 1
1
1
1
1
1
1
1
1
1 1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
0 0 0 0
0 0 0
0 0
0 0
0 0
0
0 0
0 0
0
0 0 0
0 0
0 1
1
1 1
1
1
1 1
1
1 1 1
1 1
1
s
3
s
2
s
1
s
0
corecta
suma
1 1
BCD
subcircuit
C
i
C
i0
C
i1
* * * *
C
i1
a)
c) b)
0 0
corectie
Combinatii
invalide
in BCD
corectie )
( necesita
Combinatii
valide
in BCD
(nu necesita
corectie)
Figura P 2.75
P2.76
Rezolvare:
O unitate logico-aritmetic a pentru un grup de 16 bit i poate structurat a din patru cir-
cuite 74LS181, iar n exteriorul acestora se realizeaz a o cale pentru generarea transportului
anticipat, pentru ecare ALU de patru bit i, cu un circuit 74LS182, Figura P2.76. Deci,
49
aceast a structur a poate o unitate logico-aritmetic a pentru cei doi bytes mai put in sem-
nicativi, adic a pentru grupul de bit i 150 din lungimea de 64 de bit i. La fel se realizeaz a
o astfel de structur a pentru ecare din celelalte trei grupuri 63 48, 47 32 si 31 16.
Consider and ecare grup ca o unitate logico-aritmetic a de patru bit i care genereaz a sem-
nalele P si G se poate realiza n exteriorul acestor patru grupuri, pe un circuit 74LS181, o
cale pentru generarea transportului anticipat pentru ecare grup.

In total sunt necesare
16 74LS181 si 5 74LS182.

In gur a sunt prezentate numai semnalele de control, nu si
bit ii cuvintelor de intrare si de iesire.
C
1
C
1
C
1
C
1
C
1
C
1
C
1
G P G P G P
G P G P G P G P
74LS182
Grup Grup Grup
6348 4732 3116
G
3
P
3
C
2
G
2
P
2
C
1
G
1
P
1
C
0
G
0
P
0
C
1
G P
G
3
P
3
G
2
P
2
G
1
P
1
G
0
P
0
C C
0
C
1
C
1 2
74LS181 74LS181 74LS181 74LS181
G P
74LS182
C
in
Grup 15 0
Figura P 2.76
P2.77
Rezolvare:
Dac a la iesirea unei celule sumator complet

(3, 2) se consider a cuv antul C
i
s
i
, ca un
num ar n binar natural, atunci acesta reprezint a num arul de bit i care au valoarea 1 n
cuv antul de intrare A
i
B
i
C
i1
(vezi Tabelul 1.6, ultimele trei coloane). Astfel, din cuv antul
de intrare se aplic a grupuri de c ate trei la c ate o celul a
(3, 2) obt in andu-se la iesire C

i
s
i
care reprezint a num arul de bit i 1 n grupul respectiv; apoi se adun a aceste numere pe
un sumator cu propagarea transportului, Figura P2.77-a. Pentru cuv antul de un byte,
deoarece num arul rezultat (al bit ilor care au valoarea 1) poate exprimat n binar cu 4
bit i (de exemplu 8[
2
= 1000, pentru un sir de opt bit i 1) adunarea se efectueaz a nt ai pe
un num ar ator cu dou a celule si apoi pe unul cu trei celule, Figura P2.77-b.
A
7
A
6
C
i1
C
i
b
i
a
i
i
s
C
i1
C
i
b
i
a
i
i
s
C
i1
C
i
b
i
a
i
i
s
C
i1
C
i
b
i
a
i
i
s
C
i1
C
i
b
i
a
i
i
s
C
i1
C
i
b
i
a
i
i
s
C
i1
C
i
b
i
a
i
i
s
C
i1
C
i
b
i
a
i
i
s
C
i1
C
i
b
i
a
i
i
s
C
i1
C
i
b
i
a
i
i
s
C
i1
C
i
b
i
a
i
i
s
C
i1
C
i
b
i
a
i
i
s
2
0
2
1
2
2
2
3
2
2
1
2
2
0
A
6
A
5
A
4
A
2
A
1
A
0
A
3
A
8
A
5
A
3
A
4
A
2
A
1
A
0
2
0
2
1
2
2
a) b)
Figura P 2.77
P2.78
Rezolvare:
Pentru incrementare corespunde Figura P2.78-a iar pentru decrementare Figura P2.78-b.
Decrementarea poate exprimat a n felul urm ator A1 = A
2
A
1
A
0
+[1]
2
= A
2
A
1
A
0
+
111.
C
i
a
i
b
i
s
i
C
i1
(3,2) C
i
a
i
b
i
s
i
C
i1
(3,2) C
i
a
i
b
i
s
i
C
i1
(3,2) C
i
a
i
b
i
s
i
C
i1
(3,2) C
i
a
i
b
i
s
i
C
i1
(3,2) C
i
a
i
b
i
s
i
C
i1
(3,2)
A
2
A
1 0
A
R
A
2
A
1
A
0
s
2
s
1
s
0
s
2
s
1
2
2
2
1
2
0
2
2
2
1
2
0
s
0
a) b)
Vcc
Vcc
Figura P 2.78
51
P2.79
Rezolvare:
1. C
5
= A
5
B
5
+C
4
A
5
+C
4
B
5
;
C
5
= g
5
+p
5
g
4
+p
5
p
4
g
3
+p
5
p
4
p
3
g
2
+p
5
p
4
p
3
p
2
g
1
+p
5
p
4
p
3
p
2
p
1
g
0
2. Pentru SPT, C
5
se calculeaz a cu 4 port i, iar pentru STA, C
5
se calculeaz a cu 6 port i
(vezi expresia anterioar a) plus dou a port i care calculeaz a p
i
si p
i
(i = 0, 1, 2, 3, 4, 5)
dar care sunt utilizate de mai multe ranguri de sumare.
3. SPT: 3
p
pentru rangul 2
0
, 4 2
p
pentru rangurile 2
1
, 2
2
, 2
3
, 2
4
si
p
pentru rangul
2
5
, deci T
= 12
p
.
STA: 1 nivel pentru calculul variabilelor intermediare p
i
, g
i
; dou a niveluri pentru
calculul lui C
i
, iar dac a se consider a 3
p
pe celula de sumare rezult a 6
p
. Cresterea
de vitez a la STA fat a de SPT rezult a [6
p
12
p
[/12
p
100 = 50%.
P2.80
Rezolvare:
Deoarece suma maxim a poate 9[
10
= 1001[
2
sunt necesare dou a module sumatoare, care
n general sunt de patru bit i; pe primul modul se sumeaz a X = x
1
x
0
cu Y = y
1
y
0
iar pe al
doilea se sumeaz a Z = z
1
z
0
cu c
1
s
1
s
0
. Se poate elimina un modul sumator de patru bit i
realiz and suma X + Y pe un sumator cu salvarea transportului, realizat pe dou a celule
sumator complet
(3, 2), dup a structurarea din Figura P2.80.

A
3
A
2
A
1
A
0
B B B B
3 2 1 0 1
C
x
1
y
1
z
1
x
0
y
0
z
0
a
i
b
i
c
i1
a
i
b
i
c
i1
C
i
C
i
s
i
s
i
C
3
s
3
s
2
s
1
s
0
Modul sumator de 4 biti
Figura P 2.80
P2.81
Rezolvare:
Pentru multiplicarea x
1
x
0
y
2
y
1
y
0
corespunde circuitul din Figura P2.81-a, iar pentru
multiplicarea y
2
y
1
y
0
x
1
x
0
corespunde circuitul din Figura P2.81-b.
p
01
y
2
x
1
x
0
y
1
y
0
p
10
p
00
p
11
s
30
s
20
s
10
s
00
p
4
p
3
p
2
p
1
p
0
x
1
y
1
x
1
y
0
y
0
y
1
x
0
x
0
p
4
p
3
p
2
p
1
p
0
2 2 1
c s s
c
1
s
2
s
1
p
11
p
10
p
00
s
20
y
2
y
2
x
0
x
1
x
0
x
0
y
1
y
1
x
1
y
0
y
0
y
0
x
1
C
2
s
2
s
1
s
0
y
1
x
2
Deinmultitor
Inmultitor
Produse partiale 0
Produse partiale 1
Sume partiale 0
p
12
p
02
Produse partiale 2
A
1
A
0
B
1
B
0
C
1
A
1
A
0
B
1
B
0
C
1
p
02
p
12
s
30
s
10
s
00
A
2
A
0
B
2
B
1
B
0
C
1
A
1
p
21
p
11
p
01 p
20
p
10
p
00
p
4
p
3
p
2
p
1
p
0
y
2
y
1
y
0
x
1
x
0
p
10
p
00
p
20
p
11
p
01
p
21
p
3
p
2
p
1
p
0
p
4
Deinmultitor
Inmultitor
Produse partiale 0
Produse partiale 1
Suma(rezultat)
x
2
a)
b)
p
01
Sume partiale1(rezultat)
Figura P 2.81
P2.82
Rezolvare:
ALUE se structureaz a ca un selector de date pe baz a de multiplexor. Din tabelul din
Figura P2.82-a rezult a c a dou a din operat ii sunt logice: pentru S
1
S
0
= 00 F = B;
pentru S
1
S
0
= 01 A > B, care se poate scrie sub forma F = BA, deci pot implementate
cu port i logice. Celelalte dou a operat ii sunt aritmetice si pot implementate pe dou a
celule sumator complet
(3, 2). Celula de sc az ator complet se poate obt ine dintr-o celul a
de sumator complet la care se aplic a A
i
iar bitul de sum a se complementeaz a F = s
i
. Toate
aceste operat ii sunt realizate pe circuite separate, Figura P2.82-b iar apoi sunt selectate
cu dou a MUX4:1. Operat iile logice ar necesita doar un singur MUX4:1, deoarece produce
doar bitul de funct ie F, pe c and operat iile aritmetice necesit a dou a MUX4:1, deoarece
prin aceste operat ii aritmetice se genereaz a at at bitul de funct ie c at si bitul de transport
urm ator C
i
.
53
s
i
s
i
C
i
C
i
C
i1
C
i1
11 10 01 11 11 10 01 11
MUX 4:1 MUX 4:1
F
i
C
i
s
1
s
0
s
1
s
0
A
i
B
i
C
i1
0 0
0 1
1 0
1 1
trece B
i
A
i
B
i
C
i1
A
i
> B
i
A
i
+ B
i
+ C
i
a) b)
a
i
b
i
(3,2)
a
i
b
i
(3,2)
Selectare
Operatie
s
1
s
0
Operatia
Aritmetica/Logica
i i
F , C
Figura P 2.82
P2.83
Rezolvare:
Modulul ALU de patru bit i este prezentat n Figura P2.83.
A
3
s
1
s
0 A B C
i1
C
i
F
ALUE, 2
s
1
s
0 A B C
i1
C
i
F
ALUE, 2
s
1
s
0 A B C
i1
C
i
F
ALUE, 2
s
1
s
0 A B C
i1
C
i
F
ALUE, 2
1 0
s
1
s
0
B
3
2 3
A
2
B
2
A
1
B
1
A
0
B
0
c
1
c
3
s
3
s
2
s
1
s
0
Figura P 2.83
P2.84
Rezolvare:
Fiecare operat ie, n afar a de nscrie iesirean 0 saun 1, este realizat a pe un circuit separat.
Pentru operat iile logice se utilizeaz a port ile AND, ORsi XOR iar pentru cele aritmetice trei
celule sumator complet
(3, 2). Selectarea se realizeaz a prin dou a MUX8:1 deoarece la

iesire trebuie generat at at funct ia F c at si transportul urm ator C
i
(numai pentru operat iile
aritmetice). Selectarea operat iilor aritmetice se efectueaz a prin semnalul de selectare S
2
=
1 iar cele logice prin S
2
= 0, Figura P2.84-a. Structurarea ALUE este prezentat a n Figura
P2.84-b, se observ a c a operat iile logice nu utilizeaz a multiplexorul pentru transport.
s s
0 1
Selectare
Operatie
s
2
Operatia
Aritmetica/Logica
F , C
i
0
1
0
1
0
1
0
1
A
i
B
i
A
i
+ B
i
A
i
+ B
i
A
i
B
i
a
i
b
i
c
i
c
s
(3,2)
i
i1
a
i
b
i
c
i
c
s
(3,2)
i
i1
a
i
b
i
c
i
c
s
(3,2)
i
i1
111 110 101 100 011 010 001
MUX 8:1
s
2
s
1
s
0
111 110 101 100 011 010 001
MUX 8:1
s
2
s
1
s
0
0
0
0
0
1
1
1
1
0
0
1
1
0
0
1
1
B
i
A
i
A
i
B
i
C
i1
A
i
B
i
000 000
V
cc
C
i
F
i
inscrie 0
inscrie 1
Figura P 2.84

Circuite Logice Combinationale

Încărcat de

Informații document

Titlu original

Drepturi de autor

Formate disponibile

Partajați acest document

Partajați sau inserați document

Opțiuni de partajare

Vi se pare util acest document?

Este necorespunzător acest conținut?

Drepturi de autor:

Formate disponibile

Circuite Logice Combinationale

Încărcat de

Drepturi de autor:

Formate disponibile

Capitolul 2

Circuite logice combinat ionale

t care) pot considerat i n diagrama

In diagramele de timp din Figura P2.15-c se observ a c a o comutat ie de la 0 la 1 a lui B la

Intre IPE(10,11,14,15) si IPE(4,12), c and A=1, B=1 si D=0, funct ia se reduce la

Intre IPE(10,11,14,15) si IPE(1,3,5,7), c and B=1, C=1 si D=1, funct ia se reduce la

In plus, acest semnal GS L este folosit si pentru selectarea subcuv antului O

(3, 6, 11, 14, 15) +

d(2, 5, 12, 13). S a se imple-

(3, 2). Iar pentru rangurile 2

(3, 2) obt in andu-se la iesire C

(3, 2), dup a structurarea din Figura P2.80.

(3, 2). Selectarea se realizeaz a prin dou a MUX8:1 deoarece la

S-ar putea să vă placă și