Capitolul al-III-lea

Circuite secven iale

 Circuite cu memorie Exemplu: ascensorul

Input: num r (natural) indicnd etajuldestina ie Output: num r (ntreg) indicnd cte etaje trebuiesc urcate/coborte
Nu sunt suficiente toate valorile de intrare pentru a avea descrierea complet a func ion rii circuitului

Memorie: suma algebric a tuturor inputurilor

 Outputul depinde de intrare i de memorie starea intern . Ascensor:

Starea se schimb la momente precise, stabilite
Fie la momentul unui semnal regulat (ceas) Fie la momentul n care se ntmpl un eveniment
Liftul ajunge n dreptul u ii unui nou etaj

Primul mod se nume te sincron, al doilea mod asincron. Ascensorul se afl la nceputul func ion rii ntr-o stare numit stare ini ial
etajul de plecare n prima curs .

Circuit secven ial

n variabile de intrare
x 1 x n
Parte combina ional

m valori (func ii) de ie ire . . .

z 1

. . .

z m

Stare curent

y 1

. . .

Y .1

. .

Stare urm toare

y k
Memorie

Y k

Circuit secven ial diagrama bloc

Control doar asupra input-urilor independente
x 1 x n z

. . .
Parte

. . .
y 1 y k
combina ional

z m

Y 1

. . .

. . .

Y k

Memorie

n variabile de intrare

m valori (func ii) de ie ire

Ceas
Transmiterea semnalului prin por i i prin liniile de comunicare se face cu ntrzieri:
Timp de tranzi ie ntre cele dou niveluri ntrziere de propagare input-output.

O solu ie pentru func ionare corect este utilizarea unui semnal ceas Clock, care s sincronizeze func ionarea, oferind i suficient timp pentru stabilizarea tuturor semnalelor.

CEAS
Circuit pentru controlul prin tacte de timp
Durata tactului suficient pentru stabilizarea inputului Permi nd apoi efectul asupra st rii memorate.

Semnalul de ceas este periodic

Perioada timpul scurs ntre dou b t i ale ceasului Ciclul activ (de lucru) n exemplu, timpul ct semnalul ceas are nivelul High, exprimat ca procentaj din perioad .
Sunt posibile implement ri activ pe nivel (maxim, ca n exemplu, sau minim), sau activ pe front (cresc tor sau descresc tor).
Ciclu activ (aici, 50%)

perioada

DIAGRAM LOGIC
Cea mai simpl diagram logic ce produce semnal tip ceas.
Conexiune invers (feed- back) Starea ini ial

Tipuri de circuite secven iale

Dup modul de sesizare a ceasului
Latch-uri - elemente de memorie RS
Cu ceas, activ pe nivel; pot fi i asincrone

Flip-flop-uri / bistabili (activ pe front)

RS, D, JK, T

Regi tri, contori Modelare abstract : ma ini cu num r finit de st ri (automate)

Compara ie ntre func ionarea latch-urilor i a flip-flop-urilor

D Q CL Activare pe front cresc tor (flip-flop) D

CLK Q_FF

D Q G CL Activare pe nivel (latch cu ceas)

Q_latch

Comportare identic , cu excep ia cazului n care inputul se schimb cnd semnalul ceas este la nivel High

 Studiul latch-urilor i al flip-flop-urilor r spunde la ntrebarea Cum trebuie s arate un circuit care implementeaz bitul? Specifica iile circuitului bit:
S se poat scrie n el un 0 sau un 1; S se memoreze acea valoare pn la scrierea alteia; S se poat citi ultima valoare scris

Circuitul bit nu poate fi circuit combina ional (condi ia a doua) Cum poate ar ta circuitul secven ial bit?

Elemente de memorie - Latch-uri

Latch RS: 2 intr ri (RS), dou ie iri (QP), dou conexiuni inverse (qp).
Se cere s furnizeze simultan i nega ia ie irii, prin P.

Q = R+p = R p, P = S+q = S q ( = Q ?) R p q S P ( = Q ?) Q

Cum afl m func ionarea circuitului, date valorile lui R i S?

Reprezentarea func ion rii elementului de memorie RS

Se construie te o diagram Karnaugh n care se scriu ca valori ale func iei perechi de valori QP.
Prin defini ie, p=P i q=Q. qp \ RS 00 01 Q p q S P ( = Q ?) 11 10 00 01 11 10
n stnga egalului, valorile noi.

Completarea diagramei Karnaugh: Q

tim c Q = R p ... Blocul (de 4) pentru expresia lui Q.
qp \ RS 00 01 R p 10 q S P ( = Q ?) Q 11 00 1 0 0 1 01 1 0 0 1 11 10 0 0 0 0 0 0 0 0

Completarea diagramei Karnaugh: Q

tim c Q = R p i c P = S q Blocul - cu 4 de 1 - pentru P .
qp \ RS 00 01 11 10 00 11 10 00 01 01 R p 10 q S P ( = Q ?) Q 11 01 00 10 00 00 10 00 00 00 01 00 00

 Perechile de valori din diagrama Karnaugh reprezint ie irile QP.

Care dau apoi st rile qp.

St ri stabile

Intereseaz situa iile stabile: qp = QP

qp \ RS 00 01 11 10 00 11 01 00 10 01 10 00 00 10 11 00 00 00 00 10 01 01 00 00 QP

Identificarea st rilor stabile

Neexistnd ceas (circuit asincron), latch-ul RS ofer outputul cnd se stabilizeaz
Se caut n diagrama Karnaugh acele loca ii pentru care QP = qp qp 00 01 11 10 RS 00 11 01 01 11 00 10 10 10 00 00 10 00 00 00 00 01 01 00 00 QP QP = qp !!!

Func ionarea pentru R = 0 i S = 1

Pozi ionare Q la 1 (setare). Q = 1, Q = 0.
qp 00 00 11 01 01 11 00 10 10 01 10 00 00 10 11 00 00 00 00 10 01 01 00 00 RS

Func ionarea pentru R = 1 i S = 0

Pozi ionare Q la 0 (resetare). Q = 0, Q = 1
qp 00 00 11 01 01 11 00 10 10 01 10 00 00 10 11 00 00 00 00 10 01 01 00 00 RS

Func ionarea pentru R = 0 i S = 0

Q i Q r mn la valorile duale anterioare
Provenite din RS=10 sau RS=01. Pentru qp=11 la o valoare nedefinit . qp RS 00 01 11 10 00 11 01 01 11 00 10 10 10 00 00 10 00 00 00 00 01 01 00 00

Func ionarea pentru R = 1 i S = 1

Contradic ie
Ar trebui s avem simultan Q=Q=0. qp 00 00 11 01 01 11 00 10 10 01 10 00 00 10 11 00 00 00 00 10 01 01 00 00 RS

Func ionarea pentru R = 1 i S = 1

Dac RS = 11 i apoi RS=00, rezultatul este nedefinit (s ge ile ro ii verticale).
qp 00 00 11 01 01 11 00 10 10 01 10 11 00 00 00 00 10 01 01 00 00 RS

?
00 00 10

Func ionarea circuitului latch RS

Tabela de adev r cu starea intern q reprezentat implicit:
De ce 5 linii ? S 1 0 0 0 1 R 0 1 0 0 1 Q 1 0 1 0 * P 0 1 0 1 *

Setare (la "1") Resetare (la "0") Stare neschimbat (dup SR = 10) Stare neschimbat (dup SR = 01) Combina ie imposibil

Func ionarea latch-ului RS

Alt reprezentare (f r a considera i Q). Q = SR + Rq = R(S+q)
Din diagrama Karnaugh, conform specifica iilor lui Q.

q/SR 0 1

00 0 1

01 0 0

11 0 0

10 1 1

Diagrama logic :
R Q S q

Alt reducere
Putem ns considera Q = S + Rq
dac utiliz m combina ia imposibil . rezultatul coincide cu specifica iile ini iale pt. SR=0 q/SR 00 0 1
S R q

01 0 0

11

10 1 1
Q

0 1

* *

Circuite secven iale sincrone

Se adaug unui latch RS un semnal de sincronizare (impuls ceas - Clock). i flip-flop-urile sunt sincrone - RS, D, T, JK.

Bistabil RS (cu ceas)

Por i NAND Ceas momente de timp (t, t+1)
q=Qt S R
S Q Cl Q R

Qt+1 0 0 1 * 1 0 1 *

0 0 0 0 1 1 1 1

0 0 1 1 0 0 1 1

0 1 0 1 0 1 0 1

Bistabil D
Diagrama logic i tabelul de adev r Derivat din RS. Modeleaz situa iile R{S.
D Q Cl Q

q=Qt 0 0 1 1

D 0 1 0 1

Qt+1 0 1 0 1

Elimin combina iile interzise

Bistabil JK
Diagrama logic i tabelul de adev r
q=Qt 0 0 0 0 1 1 1 1 J 0 0 1 1 0 0 1 1 K 0 1 0 1 0 1 0 1 Qt+1 0 0 1 1 1 0 1 0 Elimin combina ia imposibil de la RS feedback-uri suplimentare (J S, K R)

K Cl J

Bistabil T
Derivat din JK, analog deriv rii lui D din RS Modeleaz situa iile J=K de la JK.

T Cl

Qt T 0 0 0 1 1 0 1 1

Qt+1 0 1 1 0

Tabele de adev r temporale

S 0 0 1 1 Indic evolu ia lui Q(t+1) n func ie de intr ri (independente sau nu). Singura combina ie imposibil la RS. R 0 1 0 1 Q(t+1) Q(t) 0 1 * (neschimbat ) (memorare 0) (memorare 1) (imposibil) J 0 0 1 1 K 0 1 0 1 Q(t+1) Q(t) 0 1 Q(t) Q(t+1) Q(t) Q(t) (neschimbat ) (negare) (neschimbat ) (memorare 0) (memorare 1) (negare)

D 0 1

Q(t+1) 0 1 (memorare 0) (memorare 1)

T 0 1

Diagrame bloc pentru bistabili

Se utilizeaz simbolii:
S Cl R Q Q D Cl Q Q

J Cl K

T Cl

Probleme de func ionare

Pentru a ob ine un flip-flop D
din latch-uri D cu ceas. ignorare; ntrziere (front ascendent). Front ascendent Ciclu activ Front descendent

Cl D Q Qdorit_MS

Flip-flop master-slave D
Reduce probabilitatea activ rii la varia ii bru te de input. Face posibil proiectarea unor circuite secven iale complexe (ex.: regi trii cu deplasare).

D CL

DM CLM

QM

DS CLS

QS

Q Q

Flip-flop JK master-slave

Utilizarea controlului prin ceas

Depinde de elementele de construc ie folosite. Larg folosite flip-flop-urile active pe front
cresc tor sau descresc tor De exemplu, la componentele logice programabile (programmable logic devices)

Numeroase circuite integrate uzuale folosesc latch-uri

active pe nivel Asincronie (I/O, delay)

Latch-uri i flip-flop-uri
Circuite D
Latch: 4 tranzistoare Flip-flop: utilizat n elemente programabile Alegerea uzual pentru regi tri

Intr ri de tip preset i clear sunt utile

pornirea / re-setarea sistem

 Circuite sincrone
Intr rile, starea i ie irile se schimb i sunt luate n considerare la un semnal de referin - ceas Exemple: master/slave, circuite active pe front

Circuite asincrone
Intr rile, starea i ie irile se schimb i sunt luate n considerare independent de vreun semnal de referin Exemplu: latch R-S

Intr ri asincrone n circuite sincrone

Intr rile se pot schimba la orice moment

Regi tri
Bitul este atomul de informa ie la nivel fizic; la nivel logic, atomul este constituit de un grup de bi i
8 (ex.: codul ASCII) sau un multiplu de 8 (virgul fix ).

Registru: grup de flip-flop-uri cu semnale de control corelate i func ionnd ca un tot

Semnalele de ceas, RS (sau echivalente) sunt comune flip-flop-urilor din registru clock

Exemple
Regi tri cu deplasare Contoare

Registrul cu deplasare
Memoreaz ultimele k valori input, n ordine
Specifica ii: 1101 0000;1000;0100;1010;1101 M-S. K=4:
OUT1 OUT2 OUT3 OUT4

IN CLK

Registrul universal cu deplasare

Intr rile pot fi seriale sau paralele (simultane). Ie iri seriale sau paralele Poate efectua deplasarea spre stnga sau spre dreapta Valori noi sunt introduse de la stnga la dreapta Intr ri/ie iri suplimentare pentru deplasare
bi i pierdu i / recupera i
clear pune la 0 con inutul registrului i ie irile ie ire s1 i s0 controleaz func ia de deplasare s0
intrare stnga ie ire stnga clear s0 s1 Ie ire dreapta Intrare dreapta

s1 0 1 0 1

func ie p streaz starea deplasare dreapta deplasare stnga nc rcare noua intrare

0 0 1 1

ceas (shift)

intrare

Contoare (circuite de num rare)

Genereaz o anumit secven de combina ii la ie ire, reluat de la nceput dup ce se termin .
n figur , 1000, 0100, 0010, 0001 Starea ini ial trebuie s fie una dintre combina ii
OUT1 IN CLK D Q D Q OUT2 D Q OUT3 D Q OUT4

Contorul Mobius (Johnson) 1000, 1100, 1110, 1111, 0111, 0011, 0001, 0000
OUT1 IN CLK D Q D Q OUT2 D Q OUT3 D Q OUT4

 Ie irea const din scrierea n baza 2 a numerelor de la 0 la 15, n ordine, reluate apoi de la 0: 0000, 0001, 0010, 0011, 0100, 0101, 0110, 0111, 1000, 1001, 1010, 1011, 1100, 1101, 1110, 1111, 0000, 0001, ..
1: 0101010101010101; 2: 001100110011; 3: 0000111100001111; 4: 00000000111111110000000011111111

Contor binar

Alte diagrame posibile?

OUT1 D Q CLK D Q OUT2 D Q OUT3 D Q OUT4

"1"