Sunteți pe pagina 1din 33

MEMORII SEMICONDUCTOARE

Memorii semiconductoare
Circuitele de memorie se bazeaz pe celula de memorare definit ca un dispozitiv care nmagazineaz (memoreaz ) un bit de informa ie. O aranjare logic a celulelor de memorare, de obicei sub forma unei matrici bidimensionale, duce la conceptul de circuit de memorie. Circuitele de memorie sunt realizate sub forma circuitelor integrate cuprinzand:
matricea de celule de memorare decodificatoare pentru adresarea fiec rei celule circuite amplificatoare pentru liniile de informa ie citit sau nscris n fiecare celul circuite pentru controlul opera iilor efectuate asupra celulelor de memorare

Se mpart n dou mari categorii:


Volatile, care mentin informatia doar atat timp cat sunt alimentate
memorii cu citire-scriere (RAM Random-Access Memory), permit opera iile de citire/scriere asupra oric rei celule de memorie, accesate similar, indiferent de pozi ia sa n matrice; pot fi clasificate in:
statice (SRAM Static Random Access Memory) dinamice (DRAM Dynamic Random Access Memory )

adresabile prin continut (CAM Content-Addressable Memory)

Nevolatile, care mentin informatia si dupa oprirea alimentarii


memorii doar cu citire (ROM Read-Only Memory), al c ror con inut nu poate fi modificat printr-un proces uzual de citire/scriere; clasificate astfel:
permanente (ROM Read-Only Memory) programabile (PROM Programmable Read-Only Memory) reprogramabile (REPROM REProgrammable Read-Only Memory) tergere pe baz de raze X (UVEPROM Ultraviolet Erasable Programmable Read-Only Memory) tergere electric (EEPROM Electrically Erasable Programmable Read-Only Memory)

Memorii cu acces aleator (RAM)


Pentru fiecare circuit integrat de memorie RAM sunt date n catalog diagramele de timp ce specific anumite intervale temporale strict necesare desf ur rii corecte a opera iilor asupra celulelor de memorie (read and write cycle timings) ciclul de citire ciclul de scriere

Ciclul de citire
Informa ia de adresare trebuie s fie prima stabilit , deci liniile de adrese sunt primele activate Informa ia de adresare trebuie s fie valid un timp tRC (timp al ciclului de citire) Dup un timp relativ scurt de la stabilizarea liniilor de adrese, trebuie activat semnalul de permisiune (de selec ie a circuitului) CELa un timp notat tCEA de la activarea circuitului, datele citite sunt disponibile la pinii de date ai circuitului Un parametru mai sugestiv este tRA, timpul de acces la citire, care d intervalul de timp necesar de la stabilirea adresei pn la ob inerea datelor pe liniile de date

Ciclul de scriere
Liniile de adrese sunt primele valide i trebuiesc men inute corect un interval tWC asociat ciclului de scriere Dup generarea semnalului de activare circuit CE-, la un timp tCES, se genereaz semnalul R/W- de comand a scrierii; acesta este ntrziat fa de activarea adreselor, cu timpul de set-up tAS, timp necesar set rii corecte a liniilor de adrese Tot o valoare de set-up, tDS, caracterizeaz diferen a dintre nceputul set rii datelor pe liniile de date i dezactivarea semnalului de scriere

Depinznd de viteza circuitului i fiind tipice pentru diverse tehnologii (n catalog specificate prin valori de minim), sunt: Valoarea necesar men inerii datelor de nscris n memorie, pentru a fi siguri de nscrierea corect , dat de timpul de re inere a datelor (hold-up) notat tDH Timpul de re inere al semnalului de permisiune CE- dup dezactivarea semnalului de scriere, notat tCEH Timpul de re inere al adreselor tAH, calculat tot de la dezactivarea semnalului de scriere

Pentru circuitele DRAM semnalul de selec ie circuit CE (Chip Enable) este nlocuit de dou semnale de permisiune pentru accesul la liniile matricii de celule (semnalul RAS - Row Access Strobe) i respectiv la coloanele matricii (semnalul CAS - Coloumn Access Strobe), semnale ce sunt folosite si pentru logica de remprosp tare a informa iei Circuitele DRAM necesit un ciclu suplimentar de remprosp tare Avantajul circuitelor DRAM este capacitatea mare de integrare in detrimentul timpului de acces marit. Circuitele SRAM prezinta un timp de acces mic insa capacitatea de integrare este redusa. Un modul tipic de memorie, ntlnit n orice sistem numeric, este organizat ca un tablou de circuite LSI, pentru a se ob ine capacitatea dorit de memorare (exprimat n numar de bi i, num r calculat ca num rul de cuvinte de memorie nmul it cu num rul de bi i ai unui cuvnt de memorie; se folose te tradi ional exprimarea capacit ii de memorare i n num r de octe i). Celulele de memorie conectate la aceea i linie de selec ie de adres constituie un cuvnt de memorie. Lungimea cuvntului de memorie variaz , dar de obicei este multiplu de octet (byte). Pe lnga adresare, este nevoie de scrierea/citirea informa iei n/din memorie. Aceste trei elemente: celula de memorie, adresarea i citirea/scrierea, determin configura ia celulei de memorie.

Celula de memorie SRAM bipolar Bistabil format cu tranzistoare cu dublu emitor. Unul dintre emitoarele fiec rui tranzistor este legat la una dintre liniile complementare de date Data sau Data, iar cel lalt emitor al fiec rui tranzistor este conectat la linia comun de selec ie (SELECT) a cuvntului de memorie. Celula este citit prin emiterea de semnal ridicat pe intrarea SELECT, care permite transmiterea curentului prin emitor la linia respectiv DATA sau DATA, dup care tranzistor conduce, curent care este sesizat de un amplificator. Scrierea este realizat prin emiterea unui semnal ridicat pe linia SELECT i for area unei linii de date (DATA sau DATA) la nivel cobort, pentru a for a intrarea n conduc ie a tranzistorului conectat la linia respectiva. Cnd o celul nu este selectat , linia SELECT este la nivel cobort i absoarbe curentul celulei de memorie. n aceste condi ii liniile DATA i DATA nu prezint scurgere de curent i astfel amplificatoarele nu sesizeaz nici un semnal. Similar, cnd starea binar a liniilor DATA i DATA este schimbat i linia SELECT nu este schimbat la nivel ridicat, informa ia n celula de memorie ramne neschimbat . Timpul de acces depinde de curentul disponibil i de rezisten a de nc rcare R C.

Celula de memorie SRAM NMOS


Bistabil realizat cu tranzistoarele M1 i M3 avnd ca rezisten e de sarcin tranzistoarele M2 i M4. Se folosesc linii SELECT pentru selec ie pe orizontal i vertical n cadrul matricii de celule de memorie, selec ia fiind f cut prin coinciden . Liniile DATA i DATA sunt folosite pentru realizarea citirii i scrierii n celula de memorie. Puterea disipat poate fi redus prin temporizarea aliment rii VGG pentru tranzistoarele de sarcin . Cnd aceast tensiune lipse te, tranzistoarele T2 i T4, prezentnd o impedan mare, fac ca informa ia din celul s fie men inut pe capacit ile parazite ale tranzistoarelor M1 i M3. Caracteristica acestor circuite dinamice este necesitatea remprosp t rii informa iei, datorit desc rc rii n timp a condensatoarelor. Pentru aceasta, din timp n timp se reconecteaz VGG, activnd tranzistoarele M2 i M4. Celula este citit prin emiterea de semnal ridicat pe intrarile SELECT care deschid tranzistoarele M5, M6, M7 si M8 fapt care permite citirea celulei de memorie. Scrierea este realizat prin emiterea de semnal ridicat pe intrarile SELECT care deschid tranzistoarele M5, M6, M7 si M8 fapt care permite inscrierea celulei de memorie.

Celula de memorie SRAM CMOS


Bistabil realizat cu tranzistoarele M1, M2, M3 i M4. Se foloseste linia SELECT pentru selec ie. Liniile DATA i DATA sunt folosite pentru realizarea citirii i scrierii n celula de memorie.
Celula este citit prin emiterea de semnal ridicat pe intrarea SELECT care deschide tranzistoarele M5 si M6 fapt care permite citirea celulei de memorie. Scrierea este realizat prin emiterea de semnal ridicat pe intrarea SELECT care deschide tranzistoarele M5 si M6 fapt care permite inscrierea celulei de memorie.

Ciclul de citire: ini ial capacitatea CD de pe linia de date citite RD, este prenc rcat la un poten ial aproximativ VDD (prin tranzistorul M4 i intrarea I); linia de selec ie citire RS, este activat ; dac poten ialul pe capacitatea C a fost ini ial deasupra pragului de conduc ie, tranzistoarele M2 i M3, ce formeaz o poart I-NU, vor conduce, desc rcnd capacitatea CD c tre potentialul VSS; dac capacitatea C era ini ial sub pragul de conduc ie, atunci poten ialul lui CD r mne neschimbat; in acest fel, linia RD va ob ine informa ia complementar celei memorate de condensatorul C, ea fiind sesizat de un amplificator Ciclul de scriere: se activeaza linia de selec ie scriere WS, care transfer nivelul logic de pe linia date nscrise WD, pe condensatorul C Ciclul de remprosp tare: citirea periodic a con inutului celulei, amplificarea informa iei de pe linia RD, complementarea ei i renscrierea n celul

Celula de memorie DRAM MOS cu trei tranzistori

Celula de memorie DRAM MOS cu un tranzistor


Ciclul de citire: dup activarea liniei WS (selec ie cuvnt), sarcina de pe condensatorul C modific poten ialul pe linia DATA, acesta fiind sesizat de un amplificator Ciclul de scriere: n condi iile activ rii liniei WS, condensatorul C se va nc rca de la poten ialul liniei DATA, prin tranzistorul M1 Opera ia de citire este distructiv , celula trebuind s fie renc rcat dup fiecare ciclu de citire. Aceasta implic timpi adi ionali i circuite de amplificare suplimentare.

Organizarea circuitului integrat de memorie Blocuri func ionale:


circuite de decodificare a adreselor pentru selectarea celulei; uzual se folose te adresarea celulei pe baza coinciden ei selec iei pe orizontal i vertical n cadrul matricei de celule; o schem posibil de implementare a selec iei n cadrul celulei este prezentata de figura alaturata un semnal de selec ie a circuitului integrat (chip select), ce activeaz circuitele interne de adresare i de citire/scriere amplificatoare pentru scriere amplificatoare pentru citire circuite tampon pentru ie iri, de tip open-collector sau cu trei st ri, pentru posibilitatea interconect rii circuitelor pentru celulele MOS dinamice se prevede suplimentar circuitul de remprospatare

Mai multe celule de memorie sunt aranjate ntr-o matrice, realiznd astfel un cip de memorie. Limit rile num rului de pini ai circuitului integrat fac ca un circuit integrat s poat con ine multe cuvinte de memorie, dar cuvntul s aib relativ pu ini bi i.

CAM Introducere
dispozitive de cautare hardware; pe liniile de date se introduce cuvantul pentru care se face cautarea, memoria furnizand adresa locatiei care contine cuvantul respectiv constructie:
memorie RAM circuite de comparare

aplicabilitate:
echipamente pentru retele de calculatoare cache procesoare acceleratoare pentru baze de date

clasificare:
binare (memoreaza si cauta starile 0 si 1) ternare (memoreaza si cauta starile 0, 1 si X)

Arhitectura CAM

2n*m celule CAM Celula CAM contine circuite pentru memorarea si compararea informatiei Liniile search transmit celulelor CAM cuvantul care trebuie comparat Liniile match indica daca s-a gasit sau nu o corespondenta intre cuvantul transmis de liniile search si adresa de memorie corespunzatoare

Starea logica 1 a liniei match defineste gasirea unei corespondente intre cuvantul care trebuie comparat si locatia respectiva de memorie; lipsa acestei corespondente este reprezentata de starea logica 0 Codificatorul genereaza adresa locatiei de memorie pentru care sa gasit o corespondenta Pentru liniile search si match se folosesc drivere si respectiv amplificatoare Semnalul precharge seteaza toate liniile match in 1 Semnalul activate permite transmiterea starii liniei la codificator

Operarea CAM

1. Toate liniile match sunt preincarcate la valoarea logica 1prin activarea semnalului precharge care deschide tranzistoarele fapt ce permite incarcarea liniilor match la VDD 2. Driverele liniilor search transmit informatia care trebuie regasita pe liniile search

3. Celulele CAM pentru care exista corespondenta cu informatia aflata pe liniile search sau memoreaza starea X nu vor afecta starea logica a liniilor match; celulele CAM pentru care nu exista corespondenta cu informatia aflata pe liniile search vor comuta liniile match in 0. Astfel, daca un singur bit al unui cuvant memorat este diferit de linia search, linia match va fi in 0; liniile match sunt in 1 doar daca toti bitii cuvantului corespund liniilor search 4. Codificatorul genereaza adresa locatiei de memorie pentru care informatia memorata corespunde informatiei cautate

Celula de memorie CAM binar

Compusa dintr-o celula de memorie si circuitele pentru compararea informatiei stocate in celula cu informatia transmisa pe liniile de cautare Daca DATA=0 si SL=0, M1 si M4 blocate, ML=1 Daca DATA=1 si SL=1, M2 si M3 blocate, ML=1 Daca DATA=0 si SL=1, M3 si M4 conduc, ML=0 Daca DATA=1 si SL=0, M1 si M2 conduc, ML=0 ML = DATA XNOR SL

Celula de memorie CAM ternar

Celula de memorie contine starea suplimentara X care presupune ca informatia transmisa pe liniile DATA si DATA\ este 0 motiv pentru care M1 si M3 sunt blocate, linia ML fiind 1 indiferent de starea liniilor search

Memoria ROM realizat cu tranzistoare MOS


const dintr-o matrice format din linii i coloane, ie iri ale unor decodificatoare de adrese liniile matricii de elemente semiconductoare sunt constituite din semiconductoare p sau n, conectate fie la VSS, sau la un poten ial derivat de la o linie (de la o selec ie pe orizontal ) coloanele metalizate sunt conectate la o selec ie pe vertical la fiecare intersec ie a unei linii cu o coloan , poate fi generat sau nu prin cre tere epitaxial o poart oxid dup cum trebuie memorate valori logice 1 sau 0 ie irile circuitului sunt un SAU cablat ntre celulele ce pot fi selectate pentru acel bit de ie ire

Memorii PROM
Exist dou metode de baz pentru programarea celulelor: Fiecare celul ncorporeaz o leg tur metalic (un fuzibil) la unul dintre electrozii s i. n timpul procesului de programare, aceast leg tur poate sau nu s fie str puns , prin aplicarea unui impuls ridicat i de o durat specificat . Linia str puns define te o stare, cea nestrapuns o alt stare a celulei de memorare. Fiecare celul din matrice posed un electrod, nerealizat naintea program rii. n timpul program rii, prin intermediul curentului de programare, se genereaz o migrare indus n avalan , care realizeaz o cale conductiv c tre acel electrod, definindu-se astfel o stare pentru realizarea c ii conductive, i alta pentru nerealizarea ei.

Memorie PROM cu tranzistor bipolar

Schema i structura transversal a unei celule de memorie PROM realizat cu un tranzistor bipolar. Baza tranzistorului este conectat la linia selectat prin adresare (linia matricii), colectorul la tensiunea de alimentare VCC, iar emitorul este conectat prin intermediul fuzibilului la linia de date (coloan a matricii). Rezistivitatea fuzibilului este controlat prin procesul de dopare, astfel ca la apari ia unui curent de emitor de 25mA, fuzibilul s fie str puns, formndu-se o insul izolatoare care face imposibil reconectarea. Tranzistorul n conduc ie implementeaz informa ia 1, iar tranzistorul n stare blocat reprezint bitul 0

Memorie PROM realizat cu tranzistor MOS

poarta este legat la linia de selec ie, drena la tensiunea liniei de date, iar sursa este legat c tre mas prin intermediul fuzibilului tranzistorul n conduc ie implementeaz informa ia 1, iar tranzistorul n stare blocat reprezint bitul 0

Memorii REPROM

Un exemplu de realizare a celulei de memorie REPROM l constituie dispozitivul MOS cu stocare de sarcin i poart flotant (floating-gate avalanche-junction MOS charge-storage device). Figura reprezint simbolul dispozitivului cu canal de tip p, cu poart flotant , i o sec iune transversal a acestui dispozitiv, ce constituie o celul de memorie REPROM

Ini ial nu exist conexiune c tre poarta polisiliconic , care este izolat de substrat printr-un strat de oxid. Dac din exterior se aplic (o perioad limitat ) un cmp de poten ial ridicat negativ ntre electrozii drenei i sursei jonc iunea dren -substrat va fi puternic polarizat i se va produce fenomenul de avalan , electronii din substratul de baz fiind puternic accelera i nspre drena de tip p. O parte din ace ti electroni vor str punge stratul sub ire de oxid ce desparte poarta de substrat, n poart acumulndu-se o sarcin negativ . La oprirea cmpului de polarizare, aceast sarcin stocat n poart va r mne acolo, din cauza stratului izolator. Se creaz astfel un strat invers ntre surs i dren , schimbnda-se astfel regimul de conductan ntre surs i dren . Acumularea de sarcin n poart semnific din punct de vedere logic informa ia 0, iar absen a sarcinii semnific 1. Scurgerea electronilor din poart c tre substrat este foarte lent , deci memoriile nscrise sunt garantate pentru perioad lung de ani.

tergerea informa iei se poate face n doua moduri. Memoria REPROM cu tergerea pe baz de raze X, numit UVEPROM. Prin expunerea circuitului integrat la o surs de ultraviolete (lucru posibil datorit existen ei unei ferestre de cuar ), se genereaz un fotocurent ce va desc rca poarta flotant de sarcina negativ acumulat . Num rul de tergeri este limitat, datorit influen ei radia iei asupra structurii cristaline. Memoria REPROM cu proces de tergere electric, numit EEPROM, caracterizat prin ad ugarea unui strat metalic (formarea unui electrod, sau formarea celei de-a doua por i), la suprafa a stratului de oxid, deasupra por ii flotante. n acest caz, procesul de nscriere se datoreaz i aplic rii unui poten ial pozitiv la acest electrod, care va face ca rata electronilor ce se acumuleaz n poarta flotant s creasc . Pentru tergere, se aplic la acest electrod un poten ial negativ, ce va avea ca efect acumularea n poarta flotant de goluri care se vor combina cu electronii existen i, desc rcnd-o de sarcina negativ .

Probleme propuse
Sa se proiecteze un bloc de memorie RAM static avand urmatorii parametri:
capacitate: 16384*8 structura: 8 biti adresa de inceput: C000H circuite de memorie: 2048*4 magistrala sistemului: 16 linii de adresa, 8 linii de date, RD\, WR\ blocul de memorie incarca magistrala sistemului cu o sarcina HCT

A0 A1 A2 A3 A4 A5 A6 A7 A8 A9 A10 Si\ RD\ WR\

8 7 6 5 4 3 2 1 23 22 19 18 20 21

A0 A1 A2 A3 A4 A5 A6 A7 A8 A9 A10 CE OE WE

D0 D1 D2 D3

9 10 11 13

D0 D1 D2 D3 D4 D5 D6 D7

8 7 6 5 4 3 2 1 23 22 19 18 20 21

A0 A1 A2 A3 A4 A5 A6 A7 A8 A9 A10 CE OE WE

D0 D1 D2 D3

9 10 11 13

Folosindu-se 2 circuite de memorie de 2048*4 se obtine un bloc de memorie de 2048*8

A0 A1 A2 A3 A4 A5 A6 A7 A8 A9 A10 S0\ RD\ WR\

8 7 6 5 4 3 2 1 23 22 19 18 20 21

A0 A1 A2 A3 A4 A5 A6 A7 A8 A9 A10 CE OE WE

D0 D1 D2 D3 D4 D5 D6 D7

9 10 11 13 14 15 16 17

D0 D1 D2 D3 D4 D5 D6 D7

8 7 6 5 4 3 2 1 23 22 19 S7\ 18 20 21

A0 A1 A2 A3 A4 A5 A6 A7 A8 A9 A10 CE OE WE

D0 D1 D2 D3 D4 D5 D6 D7

9 10 11 13 14 15 16 17

Folosindu-se 8 blocuri de memorie de 2048*8 se obtine un bloc de memorie de 16384*8

Magistrala comenzi

Magistrala adrese

Magistrala date

A0 A1 A2 A3

1 2 4 6 8 19 11 13 15 17

1G 1A1 1Y1 1A2 1Y2 1A3 1Y3 1A4 1Y4 2G 2Y1 2A1 2Y2 2A2 2Y3 2A3 2Y4 2A4 74HCT244

18 16 14 12 9 7 5 3

A4 A5 A6 A7

8 7 6 5 4 3 2 1 23 22 19 5 15 14 13 12 11 10 9 7 24 25 26 27 28 29 30 31 20 21

A0 A1 A2 A3 A4 A5 A6 A7 A8 A9 A10 S0 S1 S2 S3 S4 S5 S6 S7 OE WE

D0 D1 D2 D3 D4 D5 D6 D7

9 10 11 13 14 15 16 17

A8 A9 A10 RD\

1 2 4 6 8 19 11 13 15 17

1G 1A1 1Y1 1A2 1Y2 1A3 1Y3 1A4 1Y4 2G 2Y1 2A1 2Y2 2A2 2Y3 2A3 2Y4 2A4 74HCT244

18 16 14 12 9 7 5 3

0 1
1 2 74HCT00 3 2 3 6 4

1 2

WT\

3 74HCT00 1

G2BY0 Y1 A Y2 B Y3 C Y4 Y5 G1 Y6 G2AY7 74HCT138

A11 A12 A13 A14 A15

0
74HCT04 2 1 2 1 2 74HCT32 74HCT32 19 1 2 3 4 5 6 7 8 9 3 3 G DIR A1 A2 A3 A4 A5 A6 A7 A8 B1 B2 B3 B4 B5 B6 B7 B8 18 17 16 15 14 13 12 11 74HCT245

Probleme propuse
Sa se proiecteze un bloc de memorie RAM static avand urmatorii parametri:
capacitate: 32768*16 structura: 16 biti adresa de inceput: 8000H circuite de memorie: 4096*4 magistrala sistemului: 16 linii de adresa, 16 linii de date, RD\, WR\ blocul de memorie incarca magistrala sistemului cu o sarcina HCT