Curs AD 2

ACHIZIII DE DATE 2006-2007
2.3 INTERFEE SPECIALIZATE DE COMUNICAIE

Tehnicile de msurare pot fi implementate la nivel fizic prin blocuri funcionale cu destinaie precis (aparatele de msurare) sau prin module care pot realiza funcii multiple (eantionare, conversie, memorare) i a cror selecie este fcut de o unitate central (eventual PC). n cazul aparatelor de msurare numerice, dotarea acestora cu interfee de comunicaie (serial sau paralel) permite interconectarea lor cu uniti de calcul puternice i, deci, lrgirea considerabil a ariei funciilor ce pot fi efectuate de sistemul astfel realizat. Aparatele numerice memoreaz datele sub form de caractere reprezentate adesea pe 8, 16 sau 32 de bii. Biii care formeaz un caracter se pot transmite la distan ctre un alt sistem numeric fie prin transmiterea simultan a cte 8 bii (comunicaie paralel), fie prin transmiterea succesiv a biilor care formeaz un caracter (comunicaie serial). n primul caz, se utilizeaz 8 linii de date i alte linii (conductoare) pentru semnalul de referin (GND) i cele de control al comunicaiei. n al doilea caz, informaia prezent de obicei sub form paralel este apelat de un registru de deplasare paralel-serie, comandat de un semnal de tact, transmis printr-o singur pereche de conductoare i apoi, la recepie, reconstituit n format paralel prin intemediul registrului de deplasare serieparalel.
2.3.1 COMUNICAIA DE TIP SERIAL. PROTOCOALE DE TRANSMISIE SERIAL A DATELOR

Interfaa serial este un sistem de comunicaie numeric introdus ca urmare a necesitii de a controla un ansamblu tehnic cu elemente dispersate pe suprafee mari. PC-urile sunt dotate cu mai multe porturi seriale (de obicei, dou), utilizate, n cea mai mare parte, pentru comanda plotter-elor, a imprimantelor seriale i a unor mouse-uri. De asemenea, aceast interfa este folosit pentru comunicaia cu PC-ul i de ctre dispozitive speciale, cum ar fi programatoarele EPROM i PAL, emulatoarele, controller-ele logice programabile sau anumite interfee de achiziie de date. Achiziia datelor se efectueaz prin executarea unui program de achiziie de ctre calculatorul care asigur comanda mijlocului de msurare, transferul datelor ntr-un fiier de date i prelucrarea lor imediat sau ulterioar. Denumirea RS-232 (mai exact, RS-232C) corespunde normei americane a interfeei seriale, norm propus iniial n 1960 i devenit variant standard n 1969, apoi remodificat n 1987. Denumirea V24 este o prescurtare a normei franceze (i recomandat CEI). n principiu, ambele norme sunt identice. n prezent exist i module dedicate comunicaiei seriale performante, cum este RS-485 (de tip plug-in) pentru care se poate asigura comunicaia pn
la distana de 1,2 km, cu o vitez maxim de transfer de 100 kHz .
2.3.1.1 INTERFAA RS-232

Numeroase aparate utilizeaz conectarea la calculator prin intermediul interfeei seriale RS-232. Norma clasific aparatele n dou categorii: 1. DTE (Data Terminal Equipments) categorie din care fac parte PC-ul, tastatura etc. i 2. DCE (Data Communication Equipments) modem-urile, aparatele de msurare etc. Modul de conectare poate s difere de la un aparat la altul. n principiu, se poate conecta numai un singur aparat la o interfa serial. Programarea modului de comunicaie poate fi, de asemenea, foarte diferit. De aceea, nu se poate vorbi de un standard. n forma minimal, o conexiune serial RS-232 se compune din numai 3 conductoare: 1. RXD (Receive Data), conductorul pentru semnalul de recepie; 2. TXD (Transmit Data), conductorul pentru semnalul de emisie; 3. GND (Ground), conductorul de mas. Modul de legare a conductoarelor RXD i TXD la portul calculatorului depinde de aparatul utilizat. Sigurana n transmisia datelor poate fi mai mare dac se introduce o comunicaie de tip handshaking. n acest caz se folosesc (fig. 3.3), pe lng semnalele RXD i TXD (semnale de date), i semnalele RTS (Request To Send) i CTS (Clear To Send). RTS (cerere de emisie) i CTS (autorizare de emisie) sunt semnale care gireaz funcionarea half-duplex (HDX) - de exemplu, a liniei telefonice. Calculatorul semnalizeaz modem-ului prin RTS c are un caracter de transmis; transmisia este posibil numai atunci cnd semnalul CTS este primit de calculator. O siguran superioar n transmisia datelor se obine prin utilizarea semnalelor DTR (Data Terminal Ready) i DSR (Data Set Ready). Prin aceste semnale receptorul este anunat c emitorul este pregtit s trimit datele. Astfel, DTR poate fi perceput ca un semnal de BUSY pentru receptor. Sigurana unei transmisii este determinat de lungimea cablurilor de legatur (maximum 2 x 15=30 m), nivelul de tensiune al semnalelor i viteza de transmisie. Nivelele de tensiune pentru interfaa RS-232 sunt: HIGH: -15 V (-25 V); LOW: +15 V (+25 V).
Intervalul de la -3 V la +3 V nu este permis (fig. 2.21).

TXD RXD 2 3 2 3 TXD RXD TXD RXD RTS CTS 2 3 4 5 2 3 4 5 TXD RXD RTS CTS TXD RXD RTS CTS DSR DTR GND 7 7 GND GND 7 7 GND GND 2 3 4 5 6 20 7 2 3 4 5 6 20 7 TXD RXD RTS CTS DSR DTR GND
a)
2 3 4 5 6 20 7 7 GND 2 3
b)
2 3 2 3
c)
TXD RXD RTS CTS DSR DTR GND
TXD RXD
TXD RXD
TXD RXD
CTS DSR
5 6 20 DTR GND
GND
d)
e)
Fig. 3.1 Tipuri de conexiuni utilizate n interfaarea serial: a) varianta U minimal; b) varianta handshake; c) handshake cu confirmare DTR i DSR; +25 V d) transmisie cu punte pe semnalele de LOW handshake; e) conectarea unui plotter.
+3 V 0V -3 V -25 V nedefinit HIGH
Viteza de transmisie este dat n BAUD 1 . O alt unitate uzual n cazul transmisiilor este BPS (Bits Per Second). In cazul comunicaiei seriale ntre dou echipamente, exprimarea vitezei de transmisie n BAUD i BPS este identic. n cazul conectrii lor prin intermediul modemurilor, ns, acest lucru nu mai este valabil.
1
Fig. 3.2 Nivelele de tensiune pentru portul serial.
BAUD este unitatea de msurare a numrului de schimbri pe secund ale strii unei linii, denumit dup Jean Maurice Emile Baudot, un fost ofier al Serviciului Francez de Telegrafie. El a proiectat, la sfritul secolului al XIX-lea, primul cod pe 5 bii pentru reprezentarea unitar a caracterelor alfabetului.
Valorile uzuale pentru viteza de transmisie (Baudrate) sunt date mai jos: 50 110 300 600 1200 2400 4800 9600 19200 38400 Formatul de transmisie al datelor este descris prin urmtorii parametri: Baudrate (viteza de transmisie); Startbit (bitul 2 de start); Numrul de bii de date; Paritatea; Numrul de bii de stop. Prin intermediul biilor de start i stop se determin nceputul, respectiv sfritul secvenei de date transmis. Numrul de bii de date este, de obicei, 7 sau 8. Prin intermediul testului de paritate se pot evidenia eventualele erori de transmisie. n acest sens, exist trei posibiliti de detecie: No Parity: Nu se face nici un test de paritate; Even parity (paritate par): Emitorul numr toi biii de date care au valoarea 1 i seteaz bitul de paritate cu 1, dac suma a fost impar, i cu 0, dac suma a fost par. Receptorul adun biii de date cu valoarea bitului de paritate. Suma este totdeauna (n cazul unei transmisii corecte) par; n caz contrar, a survenit o eroare la transmisia datelor; Odd Parity (paritate impar): Metoda corespunde testului de paritate par, cu deosebirea c suma biilor de date i a celui de paritate este totdeauna (la emitor) impar. n fig. 2.22 se descrie procesul de transmitere a caraterului 2 (n reprezentarea binar corespunztoare codului ASCII) cu protocolul 1 bit de start, 7 bii de date, 2 bii de stop, paritate impar.
Iniializare Bit de start
0 1 0 0 1 1 0 0 LSB MSB Bit de stop Bit de paritate
Fig. 3.3 Semnalele corespunztoare transmisiei caracterului 2.
Termenul bit a aparut pentru prima data scris cu sensul utilizat astzi n informatic n anul 1949, ales de John Tuckey care s-a decis (n timp ce lua prnzul) pentru o variant mai comod dect denumirile de bigit sau binit.
2.3.1.2 INTERFAA I2C

Pentru a exploata similaritile care exist n proiectele i echipamentele proiectate de diveri utilizatori, ca i pentru maximizarea eficienei hardwareului i pentru simplificarea proiectrii circuitelor, a fost dezvoltat o magistral bidirecional pe dou fire, cu scopul eficientizrii controlului interconectrii circuitelor integrate. Acest magistral se numete INTER IC sau I2C. n prezent, aceast magistral permite cuplarea a mai mult de 150 de tipuri de circuite integrate, realizate n tehnologie CMOS sau bipolar, realiznd funcii n domeniul controlului inteligent, a circuitelor integrate de uz dedicat (driver-e pentru afiaje cu cristale lichide, porturi de intrare-ieire, memorii RAM i EEPROM, convertoare) i a circuitelor orientate pe aplicaii (procesare de semnale pentru sisteme radio i video, generatoare DTFM pentru telefonie, etc.). Toate circuitele compatibile I2C ncorporeaz o interfa care permite intercomunicaia rapid prin intermediul acestui tip de magistral. Dintre caracteristicile generale ale magistralei I2C putem meniona: magistrala conine doar dou linii: o linie serial de date (SDA) i o linie de ceas serial (SCL); fiecare dispozitiv conectat la magistral este adresabil prin software, avnd o adres unic; pe magistrala I2C se manifest, la orice moment de timp, o relaie de tip master-slave; magistrala I2C este o magistral multi-master, incluznd detecia conflictelor i arbitrarea acesteia, pentru a preveni alterarea informaiei dac dou sau mai multe dispozitive master iniiaz transferuri simultane; transferurile bidirecionale de date, cu lungimi de 8 bii, pot fi efectuate cu rate de transfer de 100 kbii pe secund, n modul standard, sau cu maxim 400 kbii pe secund, n modul rapid; rejectarea impulsurilor scurte, parazite, de pe magistral, este asigurat de circuitele de filtrare implementate n fiecare dispozitiv cuplat la magistral. Rejecia acestor impulsuri asigur pstrarea integritii datelor; numrul de dispozitive cuplabile pe aceeai magistral I2C este limitat doar de capacitatea maxim suportat de aceasta i care este de 400 pF. Circuitele integrate compatibile cu magistrala I2C permit dezvoltarea rapid a proiectrii de la o schem bloc funcional la prototip, asigurnd proiectanilor o serie ntreg de avantaje: structura extrem de simpl a magistralei (2 fire) minimizeaz interconexiunile cu exteriorul; protocolul complet integrat al magistralei I2C elimin folosirea decodificatoarelor de adrese i a unei logici externe, suplimentare; capabilitile de multimaster ale magistralei I2C permit testarea rapid
i alinierea utilizatorilor, prin utilizarea unor conexiuni externe, la un sistem de calcul; disponibilitatea circuitelor integrate I2C sub amprente de tip SO (Small Outline), VSO (Very Small Outline) i DIL (Dual In Line) reduce necesitile de spaiu.
2.3.1.2.1 SPECIFICAIILE INTERFEEI I2C

Pentru aplicaii de control industrial pe 8 bii, care necesit utilizarea unor microcontroller-e, pot fi stabilite a priori anumite criterii de proiectare: un astfel de sistem este compus din cel puin un microcontroller i din alte dispozitive periferice, ca de pild memorii i circuite de intrareieire (fig. 2.23); criteriul principal de proiectare const n minimizarea costului de interconectare a diferitelor dispozitive din componena sistemului; un sistem care asigur o funcie de reglare (control) ntr-un proces nu necesit rate mari ale transferurilor de date; eficiena global a sistemului depinde de natura circuitelor utilizate i de structura magistralei de interconectare a acestora.
Fig. 3.4 Exemplu de sistem organizat n jurul magistralei I2C. Pentru a satisface aceste criterii, este necesar utilizarea unei magistrale seriale, care dei nu permite rate de transfer a informaiilor att de mari ca o magistral de interconectare de tip paralel, asigur minimizarea numrului firelor i pinilor de interconectare ntre diversele circuite utilizate n proiect. Dispozitivele care intercomunic prin intermediul unei magistrale seriale necesit utilizarea unor protocoale care au rolul de a elimina erorile, pierderile de informaii i conflictele pe magistral i de asemenea, posibilitatea ca unele dispozitive rapide s poat comunica cu dispozitive lente. Este necesar ca sistemul s poat funciona independent de numrul de dispozitive nglobate n structura sa, sau cu alte cuvinte, adugarea de dipozitive n structura sistemului
s nu afecteze funcionarea acestuia.
2.3.1.2.2 CONCEPTUL DE MAGISTRAL I2C

Magistrala I2C permite cuplarea unor circuite compatibile n structura sistemului, indiferent de tehnologia de fabricaie a acestora: NMOS, CMOS sau bipolar. Magistrala const n dou linii: o linie serial de date (SDA) i o linie de ceas serial (SCL), ce manipuleaz informaiile ntre oricare dou dispozitive cuplate la magistral. Orice dispozitiv este recunoscut prin intermediul unei adrese unice asociate, indiferent dac este vorba de un microprocesor, display cu cristale lichide, interfa de tastatur, etc., i poate funciona ca emitor sau receptor, depinznd de funcia realizat de acesta (fig. 2.24). O clasificare suplimentar a dispozitivelor cuplate la magistrala I2C const n dispozitive master, respectiv slave. Un dispozitiv master este acela care poate iniia un transfer de date pe magistral i care genereaz semnalul de ceas ce coordoneaz transferul. n tot acest timp, orice alt dispozitiv adresat este privit ca slave.
Fig. 3.5 Interconectarea a dou dispozitive pe magistrala I2C. Magistrala I2C este o magistral de tip multi-master. Aceasta nseamn c mai multe dispozitive care pot controla magistrala pot fi cuplate la aceasta. Posibilitatea de a cupla mai mult de un dispozitiv master la magistral nseamn c mai mult de un singur dispozitiv poate ncerca s iniieze un transfer pe magistral, la acelai moment de timp. Pentru a se evita aceast situaie de incertitudine, a fost elaborat o procedur de arbitrare a prioritilor, bazat pe conectarea de tip I-cablat a tuturor dispozitivelor la magistral. Semnalele de ceas pe durata arbitrrii de prioriti reprezint rezultatul sincronizrii semnalelor de ceas generate de cele dou dispozitive master prin utilizarea funciei de tip I-cablat a liniilor SCL. Generarea semnalelor de ceas pe magistral revine ntotdeauna n sarcina dispozitivelor master; fiecare dispozitiv
master genereaz propriul su semnal de ceas pe durata transferului de date pe magistrala sistemului. Semnalele de ceas de pe magistral pot fi doar alterate numai dac un dispozitiv slave lent foreaz linia de ceas la nivel logic LOW sau de un alt dispozitiv master, pe durata arbitrrii prioritiilor. Ambele linii, SDA i SCL, sunt bidirecionale i conectate printr-o rezisten de pull-up la tensiunea de alimentare. Atunci cnd magistrala este liber, ambele linii sunt n starea HIGH. Etajul de ieire al dispozitivului conectat la magistal trebuie s fie de tip open-drain sau open-collector pentru a se realiza funcia I-cablat. Pe magistrala I2C, transferurile de date pot fi efectuate cu rate de maxim 100 kbii/s n modul standard sau maxim 400 kbii/s n modul rapid. Numrul de dispozitive cuplabile la magistrala I2C este limitat doar de ncrcarea capacitiv (maxim 400 pF) a liniilor magistralei.
2.3.1.2.3 TRANSFERURILE PE MAGISTRALA I2C

Datorit diversitii tehnologiilor de implementare a circuitelor cuplabile la liniile interfeei I2C, nivelele logice nu sunt fixate i depind de valoarea tensiunii de alimentare VDD. Pentru transferul fiecrui bit este generat cte un impuls de ceas. a) Validitatea datelor Datele vehiculate pe linia SDA trebuie s fie stabile pe durata HIGH a impulsului de ceas. Modificrile strii liniei SDA trebuie s se produc doar atunci cnd semnalul de ceas este LOW. b) Condiiile START i STOP Printre procedurile implementate pe magistrala I2C, situaii de excepie sunt considerate condiiile de START i STOP. O tranziie din starea HIGH n starea LOW a liniei SDA, pe durata creia linia SCL este HIGH, este interpretat ca o condiie de START. O tranziie din starea LOW n starea HIGH a liniei SDA, pe durata creia linia SCL este HIGH, este interpretat ca o condiie de STOP. Condiiile de START i de STOP sunt generate ntotdeauna de un dispozitiv master. Dup generarea unei condiii de START se consider c magistrala este ocupat. Magistrala este considerat din nou ca fiind neutilizat dup apariia unei condiii de STOP. Detectarea condiiilor de START di de STOP de ctre dispozitivele slave cuplate la magistral este foarte facil dac acestea nglobeaz hardwareul specializat de interfaare. Pentru dispozitivele care nu dispun de acest hardware specializat, se impune ca linia SDA s fie eantionat de dou ori pe durata unei perioade de ceas, pentru ca aceast tranziie s poat fi detectat.
2.3.1.2.3.1 TRANSFERURILE DE DATE PE MAGISTRAL

a) Transferurile de date sub form de cuvnt Orice cuvnt de date transferat pe magistral trebuie s aib lungimea de 8 bii. n schimb, numrul de octei ce pot fi transferai pe linia SDA este practic nelimitat. Fiecare octet transferat trebuie s fie urmat de un bit de confirmare (acknowledge). Transferurile de date ncep ntotdeauna cu bitul cel mai semnificativ al octetului respectiv. Dac un dispozitiv receptor nu poate accepta un alt octet de date nainte de a realiza o funcie special cum ar fi de pild tratarea unei ntreruperi interne, acesta poate fora linia de ceas, SCL, la nivel LOW pentru a face ca emitorul s intre n stare de WAIT. Transferul de date poate continua atunci cnd receptorul elibereaz linia SCL. n anumite cazuri, este posibil utilizarea unui alt format pentru transferul pe magistral. Un mesaj care ncepe cu o astfel de adres poate fi terminat prin utilizarea unei condiii de STOP, chiar n timpul transmiterii unui octet de informaie. n aceast situaie nu se genereaz bitul de confirmare. b) Bitul de confirmare Transferurile de date cu confirmare sunt obligatorii pentru a se asigura integritatea datelor pe magistral. Semnalul de ceas asociat bitului de confirmare este generat de dispozitivul master. Pe durata acestui impuls de ceas, disozitivul emitent elibereaz linia SDA (nivelul acesteia este HIGH). Dispozitivul de recepie trebuie s foreze linia SDA la nivel cobort pe durata impulsului de ceas de confirmare, astfel acest nivel cobort s rmn stabil pe durata HIGH a impulsului de ceas de confirmare. n mod obinuit, un dispozitiv ce realizeaz funcia de recepie mesaj trebuie s emit cte un semnal de confirmare dup fiecare octet recepionat. Atunci cnd un dispozitiv slave cu funcie de recepie nu confirm adresa asociat (de exemplu, acest dispozitiv nu este capabil s rspund deoarece efectueaz un set de operaii n timp real), linia de date trebuie lsat neutilizat (HIGH) de ctre dispozitivul slave. n aceast situaie, dispozitivul master poate genera o condiie de STOP pentru a termina transferul. Dac dispozitivul slave ce realizeaz funcia de recepie confirm adresa asociat dar n procesul de transfer ulterior nu mai poate recepiona octei, este, de asemenea, necesar ca dispozitivul master s termine transferul. Acest fapt este indicat prin faptul c receptorul nu confirm recepionarea urmtorului octet, las linia SDA pe nivel HIGH, iar dispozitivul master genereaz condiia de STOP. Dac n procesul de transfer este implicat un dispozitiv master ce realizeaz funcia de recepie, acest dispozitiv trebuie s semnalizeze sfritul transferului prin neconfirmarea ultimului octet recepionat de la slave. Dispozitivul slave trebuie s elibereze linia SDA pentru ca dispozitivul master s poat transmite o condiie de STOP.
2.3.1.2.4 ARBITRAREA PRIORITILOR I GENERAREA CEASULUI

a) Sincronizarea pe magistrala I2C Toate dispozitivele master genereaz propriul semnal de ceas pe linia SCL pentru a transmite mesaje pe magistrala I2C. Datele sunt valide doar pe durata HIGH a impulsurilor de ceas. Prezena unui semnal de ceas pe magistral este necesar pentru procedura de arbitrare bit cu bit. Sincronizarea ceasului este asigurat prin utilizarea conexiunii de tip Icablat a interfeelor de magistral la linia SCL. Aceasta nseamn c o tranziie din HIGH n LOW pe linia SCL va determina dispozitivele cuplate la magistral s i nceap procesul de contorizare a perioadelor LOW odat ce semnalul de ceas al unui dispozitiv a devenit LOW i se va menine linia SCL n aceast stare pn semnalul de ceas devine din nou HIGH. Totui, tranziia din starea LOW n starea HIGH nu va determina schimbarea strii liniei de ceas dac un alt semnal de ceas cuplat la linia de ceas a magistralei se afl n stare LOW. Durata ct timp linia SCL va fi meninut n stare LOW va fi determinat de dispozitivul care este caracterizat de cea mai mare durat a nivelului cobort al ceasului. Celelalte dispozitive, caracterizate de o durat mai mic a palierului strii LOW a semnalului de ceas, trec n stare de WAIT cu semnalul de ceas la nivel ridicat. Atunci cnd, toate dispozitivele, implicate n procesul de comunicare pe magistral, i-au ncheiat contorizarea perioadei LOW a semnalului de ceas, linia respectiv va fi eliberat i va trece n stare HIGH. n acest mod, nu vor mai exista diferene ntre semnalele de ceas ale dispozitivelor i starea liniei de ceas a magistralei, toate dispozitivele ncepndu-i contorizarea duratelor HIGH ale semnalelor de ceas. Primul dispozitiv care i ncheie perioada HIGH a semnalului de ceas va fora linia SCL din nou la nivel LOW. Semnalul de ceas de pe linia SCL este astfel sincronizat, avnd durata de nivel cobort determinat de dispozitivul caracterizat de cea mai lung perioad LOW a semnalului de ceas i durata de nivel ridicat determinat de dispozitivul caracterizat de cea mai scurt perioad HIGH a semnalului de ceas.
b) Arbitrarea prioritilor Un dispozitiv master poate iniia un transfer de date doar dac magistrala este liber. Dou sau mai multe dispozitive master de magistral pot genera o condiie de START pe durata timpului de HOLD din condiia de START. Arbitrarea are loc prin intermediul liniei de date, SDA, pe durata ct linia de ceas, SCL, este pe nivel HIGH. Astfel, unul dintre dispozitivele master transmite un nivel HIGH pe magistral, n timp ce cellalt, care transmite un nivel LOW, i va dezactiva etajul de ieire deoarece nivelul logic de pe magistral nu corespunde cu nivelul logic transmis de ctre acesta. Arbitrarea poate continua pentru mai muli bii. Prima etap const n compararea biilor de adres. Dac dou dispozitive master ncearc s adreseze acelai dispozitiv slave, arbitrarea continu cu compararea datelor. Deoarece adresele i datele sunt utilizate pentru arbitrarea magistralei, se constat c nu exist pierderi de informaie pe liniile magistralei pe durata acestui proces. Un dispozitiv master care pierde arbitrarea poate genera impulsuri de ceas pn la ncheierea procesului de transmitere a octetului n cursul cruia a pierdut arbitrarea.
2.3.1.3 INTERFAA USB

Interfaa USB (Universal Serial Bus) a fost proiectat cu scopul de a simplifica procedura de conectare a perifericelor la un PC, crescnd viteza de transmisie prin intermediul unei comunicaii de tip serial pn la valori de 12 Mbit/s. Faptul c necesit o conectare mai facil impune ns utilizarea unui protocol mai complex, pentru pstrarea eficienei i transparenei fa de utilizator. USB este deja recomandat pentru noua generaie de PC-uri compatibile IBM de ctre PC98 System Design Guide i este, deja inclus ca driver n sistemul de operare Windows 98. Suportul hardware const dintr-o conexiune pe patru conductoare, dintre care dou sunt pentru alimentare (Vbus) respectiv mas (GND) iar celelalte dou pentru transferul de date (D+ i D-). Prin intermediul USB se pot conecta simultan la un PC pn la 126 de periferice cu avantajul suplimentar al reducerii costului i al spaiului alocat plcii de baz a PC-ului (PCB) prin eliminarea necesitii unui port suplimentar tradiional cum sunt cele ale tastaturii i/sau porturile seriale clasice. Bineneles c marele avantaj rezid n costul sczut al USB i n viteza (12 Mbit/s n aa-numitul full-speed mode) care permite transferul n timp real al semnalelor de voce sau video comprimat. La sfritul anului 1999 a fost lansat oficial varianta USB2.0 care permite transferuri de pn la 120, respectiv 240 Mbit/s. n cele ce urmeaz se prezint protocolul USB 1.1, pe baza unui exemplu de implementare hardware: Infineon Technologies C541 embedded USB microcontroller. Arhitectura USB se compune din trei elemente principale (fig. 2.25) gazda (host), conectorii (hubs) i perifericele (devices). Conexiunea utilizeaz
topologia tiered-star i poate fi structurat n nivele, deci poate avea pn la 5 distribuitoare (hub tiers). n mod uzual, controller-ul gazd (host controller) i hub-ul principal (de root) sunt implementate pe un acelai chip pe placa de baz a PC-ului. Controller-ul gazd controleaz transmisiile prin sistemul USB. Exist dou tipuri de host controllers: OHCI (Open-Host Controller Interface) i UHCI (Universal Controller Host Interface). Din punct de vedere al aplicaiilor, OHCI poate gestiona multiple tranzacii pentru un anumit periferic End Point (EP) ntr-un interval de 1 ms. Pe de alt parte, UHCI permite cte o tranzacie pentru fiecare EP n fiecare cadru de aplicaie (frame). Pachetele software ale echipamentelor USB trebuie s fie capabile s gestioneze comunicaia cu fiecare dintre aceste tipuri de controller-e. Un distribuitor principal acioneaz ca un port care se ataeaz echipamentului USB (fig. 2.25), permind multiple conexiuni la sistemul USB i detecteaz momentele cnd echipamentele sunt conectate sau deconectate de la sistem. De asemenea, el transmite mai departe traficul pe bus ntre portul trece-sus (upstream) i porturile trece-jos adiacente (downstream). Fiecare echipament dotat cu USB are alocate numere EP. Numrul EP0 este rezervat pentru configurarea echipamentelor de ctre gazd. El asigur un punct de comunicaie catre gazd prin intermediul descriptorilor EP. Descriptorii EP comunic atributele echipamentelor i caracteristicile acestora gazdei. n conformitate cu aceste informaii, gazda configureaz echipamentul i-i aloc driver-ul software corespunztor (USB client software). Celelalte EP pot fi considerate ca o funcie a echipamentelor i pot fi configurate separat pentru unul dintre tipurile de transfer pentru a comunica cu gazda. De exemplu, o aplicaie de tastatur, care se clasific n standardul USB Human Interface Device, HID, folosete EP0 pentru configurarea echipamentului (tastaturii) i poate folosi EP1 ca un transfer pe ntreruperi pentru trimiterea datelor (key-scanned data) ctre gazd. USB suport 4 tipuri de transfer de date: Control transfer - comenzi de cereri de transfer de la gazd ctre echipament; Interrupt transfer - transfer de date de la un interrupt driver device ctre gazd; Bulk trasfer - transferul unei cantiti mari de date; Isochronous transfer - pentru aplicaii care necesit rate de transfer constante.
PC PCI bus controller gazd root port (upstream port) distribuitor principal (root hub) Primul nivel de distribuire
distribuitor
downstream port upstream port Echipament

EP 1
upstream port distribuitor Al doilea nivel de distribuire
Fig. 3.6 Structura general a unei interfee USB.
2.3.2 COMUNICAIA DE TIP PARALEL. PROTOCOALE DE TRANSMISIE PARALEL A DATELOR

Pentru sistemele de msurare ce utilizeaz aparate inteligente conduse de calculator, comunicaia paralel este cea mai indicat, asigurnd viteze mari de comunicaie, drept pentru care au fost realizate standarde internaionale la care s-au aliniat majoritatea constructorilor de aparate inteligente dotate cu microprocesoare. Comunicaia paralel este utilizat i pentru alte aparate cuplate la calculator, cum ar fi: imprimante, plotter-e, dispozitive de memorie extern etc. Pn n anii 60 au existat numai aparate de msurare cu comand manual i de-abia o dat cu apariia aparatelor numerice, n deceniile urmtoare, s-au proiectat primele interfee cu rolul, la nceput, de a permite cuplarea mai multor aparate de msurare ntre ele. n anii 70 s-a pus problema standardizrii interfeelor, prima soluie constituind-o interfaa RS-232 pentru interconectarea calculatoarelor ca i a perifericelor la acestea. nc din 1965, ns, firma Hewlett-Packard lucra la definirea unui concept de interfa HPIB (Hewlett Packard Interface Bus), din care a decurs apoi norma internaional IEC 625-1, adoptat n 1976.
2.3.2.1 INTERFAA HPIB

BUS-ul IEC 625 utilizeaz transmisia asincron ceea ce nseamn c viteza de comunicaie este determinat de aparatul cel mai lent din sistem. Acesta este numai aparent un dezavantaj, deoarece timpul de msurare al aparatelor este de obicei mult mai mare dect timpul necesar comunicaiei. Se obin astfel viteze de 2000-3000 kBaud ceea ce nu este deloc puin n comparaie cu comunicaia serial prin RS-232 ce poate asigura maximum 38,4 kBaud. BUS-ul IEC pentru sistemele de msurare este cunoscut sub mai multe denumiri i variante, diferenele dintre acestea fiind ns minime. Astfel, ntre HPIB i GPIB, realizate dup standardul american IEEE-488 i, respectiv, standardul internaional IEC-625, diferena este la conectarea n cuple i numrul de pini ai acestora. Prescurtrile au urmtoarele semnificaii: HPIB: Hewlett Packard Interface Bus GPIB: General Purpose Interface Bus Conectorul utilizat de bus-ul HPIB este redat n fig.3.9. Acest conector are 24 de pini care sunt alocai conform standardului pentru intrri-ieiri de date i comenzi i care vor fi explicitai n continuare. Pentru realizarea unui sistem automat de msurare prin interfaa HPIB este necesar un echipament de calcul (PC), care s posede implementat pe magistrala proprie placa de interfaa pentru acest Bus, iar aparatele utilizate trebuie s fie prevzute de asemenea cu aceast interfa. Sistemul poate fi format din maximum 15 aparate ce pot fi conectate la calculator n dou moduri: n stea (fig. 2.27a) sau n serie (fig. 2.27b). Legturile ntre aparate trebuie s fie ct mai scurte i s nu depeasc lungimea de 2 m.
DIO1 DIO2 DIO3 DIO4 EOI DAV NRFD NDAC IFC SRQ ATN SHIELD
1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 17 18 19 20 21 22 23 24
DIO5 DIO6 DIO7 DIO8 REN GND GND GND GND GND GND GND LOGIC
Fig. 3.7 Conectorul HPIB. Legtura n stea asigur o configuraie mai avantajoas asigurnd distane minime ntre aparate i o vitez de comunicaie mai mare, de aceea este mai
recomandat. Legtura n serie permite o dispersare mai mare a aparatelor, dar o conectare imperfect la una dintre cuple poate crea probleme de reflexii pe cabluri sau chiar ntreruperea comunicaiei ntre aparate. De asemenea, viteza de comunicaie este mai mic, datorit traseelor mai lungi.
2.3.2.1.1 STRUCTURA BUS-ULUI HPIB

Aparatele compatibile cu protocolul HPIB i dotate, astfel, cu interfaa corespunztoare, pot avea n sistem trei funcii: asculttorii (listeners), care primesc datele atunci cnd sunt adresai. Pot fi activi i mai muli asculttori simultan; vorbitorii (talkers), care emit date atunci cnd sunt adresai. Un singur vorbitor poate fi activ la un moment dat pe bus; controller-ele, (controllers) care adreseaz aparatele legate la bus, fie c este vorba de asculttori, fie c este vorba de vorbitori, i trimit instruciuni speciale i semnale de comand. Pentru a comanda n mod eficient, controller-ul trebuie s poat asculta i vorbi n mod egal. ntr-un sistem de msurare automatizat se pot distinge trei tipuri de sarcini: selecia unui aparat; transferul informaiilor; gestiunea transferului de informaii. Noiunea de gestiune a transferului de informaii este aici foarte important, deoarece un aparat vorbitor (care poate fi controller-ul, cnd el emite adrese, sau un aparat selecionat cnd el primete date) nu poate efectua un nou transfer dect atunci cnd el este sigur c aparatele vizate au primit n condiii bune informaia precedent. Sistemul HPIB este constituit din ansamblul elementelor funcionale electrice i mecanice ale unei interfee conforme cu norma IEEE-488. Cablul utilizat pentru conectarea aparatelor are 24 de conductoare, din care 16 sunt repartizate n trei grupe: transferul informaiilor 8 linii; gestiunea transferului de informaii 3 linii; gestiunea general 5 linii.
Fig. 3.8 Conectarea aparatelor la calculator prin bus-ul HPIB. Liniile de transfer de date (DIO1DIO8) sunt rezervate intrrilor i ieirilor. Ele sunt utilizate pentru msurri, instruciuni de programare cuvinte de stare, adrese, instruciuni de interfaare. Un octet de date este format din 8 bii transmii n paralel. Un mesaj poate s cuprind mai muli octei; aceti octei sunt transmii atunci n serie. Viteza de transfer poate atinge 1 Moctet/secund pentru o comunicaie bidirecional asincron. Liniile de gestiune a transferului sunt destinate s gireze transferul fiecrui octet de la un aparat emitor spre unul sau mai multe aparate receptoare i asigur protocolul de tip handshake ori de cte ori informaiile sunt transmise pe cele 8 linii ale bus-ului de date. Aceste linii sunt: DAV (DAta Valid); aceast linie informeaz c datele prezentate pe bus de la un emitor sunt valide; ele sunt comandate de emitor; NRFD (Not Ready For Data); aceast linie este acionat de controler n modul comand (ATN=1) i de receptor n modul date (ATN=0); NDAC (Not Data ACcepted); atunci cnd NDAC=1, datele nu sunt acceptate de receptor, sau n modul comand, comanda nu este acceptat de aparatul conectat la bus. Liniile de gestiune general, fiecare din cele cinci linii ale acestei grupe avnd o funcie de comand specific ntre controler i alte aparate ale sistemului:
ATN (ATteNtion); permite controlerului s indice instrumentelor c instruciuni i adrese sau date sunt prezente pe bus. Atunci cnd ATN=1 numai emitorul i receptorul adresai sunt vizai. n acest caz, pe bus-ul de date este trimis codul adresei emitorului. Dac ATN=0, codul reprezint date. Toate aparatele trebuie s priveasc n orice moment la aceast linie i atunci cnd pe ea se produce o schimbare, ele trebuie s rspund ntr-un interval de max. 200 ns. IFC (InterFace Clear); aceast linie poate fi pus pe 1 (sau adevrat) numai de ctre controler nainte de a pune interfeele conectate la bus ntr-o stare inactiv. Toate operaiunile n curs sunt atunci oprite pentru a permite repornirea de la o situaie neutr i uniform naintea tuturor operaiilor. SRQ (Service ReQuest); aceast linie este activat de toate aparatele care au de cerut un serviciu controller-ului. Aceast cerere poate ntrerupe o operaiune n curs. Atunci cnd mai multe aparate cer SRQ n acelai moment, controller-ul trebuie s efectueze o cutare pentru a depista aparatele respective i natura serviciului cerut. Aceast cutare se poate efectua fie n serie, fie n paralel. EOI (End Or Identify); dac ATN=0 (liniile DIO sunt pe modul date), aceast linie este activat (adic EOI=1 sau adevrat) de un emitor semnificnd faptul c octetul n curs este ultimul transmis pentru operaie. Dac ATN=1 (liniile DIO sunt n modul comand interfa), controller-ul activeaz linia EOI ntr-o cutare paralel. REN (Remote ENable); aceast linie este activat numai de controler pentru a comuta un aparat de la poziia comand de pe panoul frontal (sau comand local) pe poziia comand de la distan. Atunci cnd REN=0, aparatul revine la modul de comand local. Se disting, astfel, dou tipuri de mesaje : comenzi generale, date de controler i destinate interfeelor ncorporate aparatelor, acestea fiind mesaje de interfa. datele destinate aparatelor de msurare nainte de a le plasa ntr-o stare particular sau de primire a rezultatului obinut de la o msurare. Datele sunt furnizate de un emitor care poate fi controller-ul; acestea sunt mesaje pentru aparate. n acest fel se delimiteaz zonele de intervenie ale normei IEEE-488 care acioneaz prin comenzi asupra interfeei i prin mesaje asupra aparatelor. Mesajele pentru aparate Un mesaj pe cele 8 linii DIO este un mesaj de aparat (sau de date) dac linia ATN =0. Aceste date sunt emise de aparatul adresat ca vorbitor i primite de aparatele adresate ca asculttori sub controlul procedeului de tip handshake. Ele pot fi:
a) date de intrare: - date de comand, de exemplu instruciuni ale programului pentru un aparat particular; - date pentru afiare sau stocare. b) date de ieire: - datele unui rezultat al msurrii; - informaii de stare a aparatului. ntre aparatele conectate la sistemul de comunicare, este necesar s existe convenii asupra codificrii datelor. Se poate remarca faptul c norma definete numai modul transferului de date, dar nu i coninutul lor; acesta depinde de aparatul utilizat; la ora actual, convenia cea mai rspndit este codul ASCII. Mesaje de interfa Se disting, ca i n cazul mesajelor de aparat, mesaje de interfa multifilar i unifilar. Mesajele unifilare ATN, IFC i REN care comand anumite funcii ale aparatelor conectate la bus-ul HPIB au fost deja definite anterior. Aa cum s-a artat, este vorba de comenzi emise de controler interfeelor aparatelor. Un mesaj multifilar pe linia DIO este considerat ca o comand dac linia ATN = 1. El este codificat prin 7 bii trimii pe liniile DIO1DIO7.
2.3.2.2 INTERFAA CENTRONICS

Interfaa dezvoltat de firma Centronics n scopul, iniial, al transmiterii comenzilor ctre imprimante, nu este (nc) normat, cu toate c este utilizat de toate PC-urile. Modul de lucru este caracterizat de un transfer paralel al datelor, distana maxim dintre echipamentele interconectate prin aceast interfa fiind de 8 m, datorit limitrilor privind distorsionarea semnalelor cauzat de capacitatea lineica a conductoarelor. O soluie este dispunerea conductoarelor de semnal alturi de conductoarele de mas i rsucirea acestora (twisted-pair), dar muli productori de imprimante recomand o distan maxim ntre PC i acestea de 3m. Viteza de transfer a datelor prin intermediul acestei interfee este dependent de hardware. Ea poate, teoretic, s aib valori de peste 1 MByte/s, dar pentru aceasta se impune o distan maxim ntre echipamentele interconectate de 1 m. Interfaa utilizeaz nivele de tensiune TTL, ceea ce faciliteaz utilizarea ei n diferite aplicaii. n cele ce urmeaz se va face o descriere a semnalelor specifice interfeei (fig. 2.28): Strobe (activ LOW): aceast linie este activat de ctre calculator, atunci cnd se dorete transferul datelor ctre exterior (imprimanta, eventual);
Fig. 3.9 Dispunerea pinilor portului Centronics: a) conector cu 36 de pini (Amphenol-seria 57); b) conector cu 25 de pini (Subminiatur-D) Data 1 Data 8: linii de date Acknowledge (activ LOW): atunci cnd echipamentul exterior (imprimanta) a preluat datele transmise, transmite un semnal de ntiinare cu durata de 30 s; Busy: apariia unei erori n timp ce imprimanta preia datele, este n procesul de imprimare sau n starea off-line, determin activarea acestui semnal. Paper Empty: acest semnal este activ pn cnd senzorul va detecta, din nou, prezena colilor de hrtie. Select: cu ajutorul acestui semnal imprimanta anun faptul c este accesat i activ. Urmtoarele semnale nu aparin, de fapt, standardului (n sensul de variant iniial a interfeei): Autofeed (activ LOW): o dat cu activarea acestei linii, imprimanta insereaz la sfritul fiecrei linii cte un salt la linie nou; Reset (activ LOW): cu semnalul trimis pe aceast linie, imprimanta se va seta ntr-o stare predefinit; Error (activ LOW): acest semnal se activeaz o dat cu apariia unei erori sau atunci cnd imprimanta este n starea off-line; Select Input (activ LOW): transmiterea unui semnal pe aceast linie determin selectarea imprimantei.
2.3.2.2.1 PROTOCOLUL DE COMUNICAIE CENTRONICSHANDSHAKE

n fig. 2.29 este reprezentat diagrama de semnale corespunztoare transmiterii datelor prin interfaa Centronics. Procedeul handshake este caracterizat de urmtoarea succesiune a semnalelor: dup cel puin 500 ns de la transmiterea datelor pe liniile de date (8) ale magistralei, aparatul emitor (aici, PC-ul) va transmite un semnal de preluare (Strobe) de durat minim de 500 ns. Dup alte cel mult 500 ns, imprimanta semnalizeaz prin intermediul semnalului de Busy, faptul c este n procesul de preluare a datelor primite. Acest semnal poate persista mai mult timp dac, de exemplu, buffer-ul imprimantei este plin i trebuie ateptat efectuarea imprimrii pentru golirea lui i preluarea unui nou set de date. Apoi (dup cel mult 10s de la inactivarea semnalului de Busy), devine activ semnalul de Acknowledge (varianta Centronics). n varianta Epson, acest semnal apare cu aproximativ 7 s nainte de frontul descresctor al semnalului Busy.
Fig. 3.10 Diagrama semnalelor pentru protocolul de comunicaie pentru interfaa Centronics. n cazul n care se utilizeaz imprimanta conectat la portul serial al calculatorului, sau atunci cnd exist mai multe porturi paralele (extrem de rar) sau dac pur i simplu nu se conecteaz nici o imprimant, atunci portul paralel disponibil poate fi utilizat pentru comanda circuitelor de msurare, reglare i comand. n cazul PC-urilor, interfaa paralel este accesat prin intermediul urmtoarelor adrese de port: LPT1: 3BC H 3BE H LPT2: 378 H 37A H
LPT3: 278 H 27A H
3. TIPURI DE SISTEME DE ACHIZIII DE DATE

3.3 SISTEM DE ACHIZIII DE DATE CU MULTIPLEXARE TEMPORAL
Cea mai simpl structur de sistem de achiziii de date (fig. 3.1) presupune utilizarea multiplexrii temporale. Diferitele semnale analogice de pe cele n canale sunt multiplexate la intrarea circuitului de eantionare - memorare care reine, de fiecare dat, valoarea unui eantion, n vederea conversiei. n acest proces, circuitul de eantionare-memorare realizeaz o dubl funcie: menine constant (n limite de cel mult 0,5 LSB - Least Significant Bit - bitul cel mai puin semnificativ) semnalul achiziionat la intrarea convertorului analog-digital; permite o utilizare ct mai eficient a timpului de achiziie, comutarea urmtorului canal putnd avea loc pe durata ct circuitul de eantionarememorare se gsete n starea de memorare i tensiunea sa de ieire este supus procesului de conversie analog-digital. Multiplexorul analogic permite utilizarea unui singur convertor analogdigital, pentru n canale analogice; de regul n este de forma 2k. Multiplexorul este o component electronic, coninnd n = 2k comutatoare analogice, ale cror ieiri sunt conectate mpreun, pentru a furniza ieirea unic a multiplexorului; numrul de comutatoare determin numrul de intrri ale multiplexorului. Comanda de nchidere i de deschidere a comutatoarelor analogice este efectuat prin intermediul a log2 n = k intrri de selecie. Cnd dinamica procesului de colectare a datelor permite acest lucru, se poate mri numrul de canale analogice de intrare, care se pot conecta, prin multiplexare, la acelai lan de conversie, folosind structuri de tip arbore de multiplexoare, deoarece multiplexoarele semiconductoare analogice sunt disponibile doar n combinaii 2:1, 4:1, 8:1, 16:1. Din fig. 2.1, se remarc funciunile unitii centrale. Aceasta trebuie s asigure: semnalul de comand a circuitului de eantionare-memorare; semnalul de iniiere a conversiei (START) a convertorului analogdigital; la sfritul fiecrei conversii, convertorul CA/D furnizeaz un semnal, EOC (End of Conversion - sfritul conversiei), pentru a semnala n exterior c ieirea numeric este disponibil i stabil; semnalele de selecie a canalului pentru multiplexor, adresarea canalelor de intrare putnd fi fcut fie secvenial, fie aleatoriu.

Bloc de adaptare semnal Circuit de eantionarememorare Bloc de adaptare semnal
Comand eantionarememorare
Intrare 1
Ieiri paralele
Registru tampon
Semnale analogice
C A/N EOC START Ieire serial
Intrare n
Multiplexor analogic Adres canal
Sfrit de conversie
Comand conversie
Unitate central cu microprocesor
Date
Fig. 3.1 Sistem de achiziii de date cu multiplexare temporal. Timpul de achiziie, pentru un canal i, TiACH poate fi determinat astfel: i (3.1) TACH = t E / M + t MUX + t C + t MEM ; i = 1 n n care semnificaia mrimilor ce intervin este urmtoarea: t E / M - timpul de eantionare-memorare, compus din timpul de comand i timpul de achiziie; t MUX - timpul de multiplexare, compus din timpul de comand i din timpul de stabilire al multiplexorului; t C - timpul conversie, compus din timpul de comand i din timpul de conversie analog-digital; t MEM - timpul memorare a rezultatelor, rezultat ca suma timpilor de execuie a unei instruciuni de citire a rezultatelor de la convertorul analog-digital i a unei instruciuni de scriere a rezultatelor n memorie. Pentru n canale de intrare, timpul de eantionare, Te , se calculeaz astfel:
i Te = TACH = n (t E / M + t MUX + t C + t MEM ) i =1 n
(3.2)
Sistemul cu multiplexor analogic, care permite accesul secvenial al semnalelor, are dezavantajul unei viteze reduse de msurare, soluia fiind, n schimb, cea mai ieftin. Frecvena maxim de eantionare, f e , a acestui sistem de achiziii de date rezult: 1 (3.3) fe = Te de valoare relativ mic, ceea ce conduce la observaia, conform teoremei eantionrii a lui Shannon: (3.4) f e 2 f max c aceast arhitectur de sistem de achiziii de date nu poate fi folosit n mod eficient pentru monitorizarea unor semnale de frecven mare, sau rapid
variabile n timp. Trebuie, ns, precizat faptul c, de obicei, unitatea central nu este proprie sistemului de achiziii de date, ci este mult mai corect s vorbim de o interfa de achiziii de date compatibil cu un sistem de calcul compatibil IBM - PC XT/AT, acest sistem constituind unitatea central de prelucrare. Un exemplu reprezentativ de sistem de achiziii de date cu multiplexare temporal este constituit de sistemul DAS 1600, produs de firma Keithley. Acest sistem de achiziii de date se compune din: interfa de achiziii de date; microsistem de calcul, compatibil IBM PC/AT, organizat n jurul unei magistrale de tip ISA 3 . Schema bloc a interfeei de achiziii de date DAS 1600 este prezentat n fig. 3.2. Interfaa DAS 1600 permite achiziia a 16 semnale de intrare analogice nedifereniale, sau a 8 semnale analogice de intrare complet difereniale, n gama 5V, frecvena maxim de eantionare pentru un canal fiind de 100 kHz. Selecia modului de lucru (nediferenial sau diferenial) se face printr-o configurare hardware. Semnalele de selecie a canalului curent eantionat sunt asigurate de o logic de comand i incrementare, constituit dintr-un numrtor i circuite auxiliare. Aceast logic permite att baleierea secvenial, ct i aleatoare, a canalelor de intrare. Ieirea multiplexorului analogic este aplicat unui amplificator de instrumentaie, a crui amplificare este selectabil software, funcie de nivelul semnalului de intrare. Amplificarea este comandat prin intermediul unui cuvnt de doi bii, astfel nct la ieirea amplificatorului de instrumentaie, nivelul semnalului s fie adus n gama 5 V. Nivelul optim al amplificrii este stabilit prin utilizarea unui registru de stare, registru care conine i informaii despre canalul de intrare selectat, starea procesului de conversie, etc. De asemenea, un circuit auxiliar permite selectarea polaritii semnalului de intrare. Conversia analog-digital este realizat pe 12 bii, rezoluia asigurat fiind de 2,44 mV. Interfaa DAS 1600 dispune de dou convertoare digital-analogice cu multiplicare, pe 12 bii, a cror tensiune de referin i polaritate a ieirii pot fi selectate hardware. Tensiunea de referin poate fi furnizat fie de o surs de referin de -10 V sau -5 V, fie de o tensiune extern. Transferul datelor, sub form numeric n complement fa de doi, ctre sistemul de calcul se face prin intermediul unei interfee DMA 4 , al crei nivel de prioritate poate fi configurat hardware. Subsistemul numeric al interfeei de achiziii de date DAS 1600 este divizat n trei pri importante:
3 4
ISA DMA
- Industrial Standard Architecture - arhitectur industrial standard. - Direct Memory Access - logic de acces direct la memorie.
logica de control, care include: - registrul de date al convertorului analog-digital i al multiplexorului analogic de intrare; - logica de comand i incrementare a multiplexorului analogic; - registrul de stare; - registrul de control (comand); - logica de selecie a modului de trigger-are a procesului de achiziie; - logica de ceas cu frecvena de 10 MHz; - logica de selecie i decodificare; - logica de gestionare a ntreruperilor; - logica de comand a canalului DMA, are rolul de a gestiona desfurarea procesului de achiziie; interfeele programabile de intrare-ieire, constituite din: - trei contoare programabile de 16 bii, organizate ntr-un circuit 8254 i folosite pentru selectarea frecvenei de eantionare, efectuarea unui numr prestabilit de eantioane; - trei porturi paralele, bidirecionale, dispunnd de 8 bii, organizate ntr-un circuit 8255 i folosite ca linii digitale de intrare-ieire; - un registru de intrare de 4 bii, folosit pentru sincronizarea extern a comenzilor de achiziie; - un registru de ieire de 4 bii; logica de interfa cu magistrala sistemului de calcul, ce nglobeaz circuite de tip tampon pentru liniile de date. Pentru alimentare, interfaa DAS 1600 necesit o singur tensiune de +5V. Celelalte tensiuni, 15 V, necesare funcionrii sunt asigurate de un convertor curent continuu - curent continuu, cu care este echipat interfaa. Tensiunea de referin, cu valoarea de -5V, este asigurat de sursa intern, implementat n convertorul analog-digital.
Fig. 3.2 Schema bloc a interfeei de achiziii de date DAS-1600.
3.4 SISTEM DE ACHIZIIE SINCRON DE DATE

n arhitectura sistemului de achiziii de date, reprezentat n fig. 3.3, se remarc amplasarea, pe fiecare canal de intrare, a cte unui circuit de eantionarememorare, E/M, n amonte fa de multiplexor. Comanda pentru trecerea n stare de memorare este dat simultan, pentru toate circuitele E/M, dup care ieirile
acestora sunt multiplexate la intrarea convertorului CA/D. Multiplexarea canalelor analogice de intrare se poate face fie secvenial, fie aleator. Deoarece timpul de ateptare, n vederea conectrii la intrarea convertorului CA/D, poate fi destul de lung, circuitele de E/M trebuie s prezinte o rat redus de alterare a tensiunii memorate.
Intrare 1 Bloc de adaptare semnal Circuit de eantionarememorare Ieiri paralele
Semnale analogice Intrare n Bloc de adaptare semnal Circuit de eantionarememorare
Registru tampon
C A/N EOC START Multiplexor analogic

Sfrit de conversie Comand conversie
Ieire serial
Adres canal
Date
Fig. 3.3 - Sistem de achiziie sincron de date. Timpul de eantionare, Te , pentru n canale analogice de intrare rezult:
i Te = TACH = t E / M + n (t MUX + t C + t MEM ) i =1 n
(3.15)
Se constat scderea timpului de eantionare n raport cu acela corespunztor arhitecturii cu multiplexare temporal, ns, cu toate acestea Te, timpul de eantionare, depinde nc, n mod dramatic, de numrul de canale de intrare, cu care este prevzut sistemul de achiziii de date. Ca exemplu, n continuare este prezentat arhitectura interfeei de achiziii de date EISA-2000, produs de firma National Instruments. Acest sistem rapid de achiziii de date, produs de firma National Instruments, este realizat sub forma unei plci echipate cu un conector compatibil cu magistrala EISA 5 a sistemelor de calcul compatibile PC. Interfaa dispune de patru canale analogice de intrare, fiecare echipat cu propriul circuit de eantionare-memorare. Viteza maxim de eantionare este: 1 MHz, n cazul eantionrii pe un singur canal; 500 kHz, n cazul eantionrii simultane a dou canale; 250 kHz, n cazul eantionrii simultane a celor patru canale analogice de intrare. Procesul de achiziie a datelor, pentru fiecare canal analogic de intrare,
EISA
- Extended Industrial Standard Architecture - arhitectur industrial standard extins.
poate fi declanat cu ajutorul unor circuite de tip trigger 6 de tip software, analogic (nivelul analogic de trigger-are este programabil pe 10 bii, n intervalul (-5,12+5,12)V, cu posibilitatea de alegere a polaritii) sau digital. Deoarece ntregul proces de configurare i de calibrare este controlat prin program, nu este necesar intervenia asupra sistemului de calcul n care a fost instalat interfaa de achiziii. Interfaa rapid de achiziii de date EISA-A2000 utilizeaz sistemul de integrare n timp real RTSI 7 , elaborat de firma National Instruments, pentru a sincroniza funcionarea mai multor plci de achiziii de date, de tip EISA sau AT, instalate ntr-un sistem de calcul. Prin utilizarea unui controller DMA, interfaa EISA-A2000 poate transfera datele direct n memoria sistemului de calcul n modul burst (rafal) cu rate de maxim 16,5 Moctei/secund. Ca domenii generale de aplicaii, interfaa EISA-A2000 poate fi utilizat n aplicaii de laborator sau industriale. Cele patru intrri analogice rapide, cu rezoluie de 12 bii, permit utilizarea interfeei pentru analiza, de nalt precizie, de semnal, pentru analiza regimurilor tranzitorii, etc. Eantionarea sincron multicanal este deosebit de util n cazul analizei fazei a mai multor semnale.
STRUCTURA HARDWARE A INTERFEEI DE ACHIZIII DE DATE EISA-A2000
n fig. 3.4 este prezentat schema bloc a interfeei de achiziii de date EISA-A2000. Circuitele analogice de intrare: Circuitele de eantionare-memorare i convertorul analog-digital, cu rezoluie de 12 bii, permit digitizarea unui eantion o dat la o microsecund. Banda maxim de frecven a semnalelor de intrare este pentru semnal mic de 4 Mhz, iar de semnal mare de 1,1 MHz. Gama tensiunilor de intrare acceptate de sistem este de 5V. Selecia tipului de semnal de intrare (AC 8 /DC 9 ) se face prin program. n cazul opiunii AC, intrrile analogice asigur o rejecie a semnalelor continue de 30V. Toate canalele analogice de intrare sunt echipate cu circuite de protecie la supratensiuni de intrare de pn la 30V, att n condiii de funcionare a interfeei, ct i dac interfaa nu este alimentat. Interfaa de achiziii EISA-A2000 asigur o rezoluie de 12 bii, ceea ce este echivalent cu o rezoluie analogic de 2,44mV. Este posibil creterea rezoluiei efective peste 12 bii, folosind generatorul Gauss Dither, implementat pe plac, i medierea eantioanelor achiziionate. Rezoluia este automat crescut la 16 bii, rezultatul fiind reprezentat n complement fa de doi. Circuitele de autocalibrare: Interfaa EISA-A2000 conine un nucleu software de autocalibrare a circuitelor de intrare analogice. Sursa de referin
6 7
Trigger RTSI 8 AC 9 DC
- circuit de declanare. - Real-Time System Integration - interfa de integrare sistem, n timp real. - Alternative Current - semnal variabil n timp dup o lege sinusoidal. - Direct Current - semnal continuu, invariabil in timp.
intern asigur o nalt precizie i stabilitate n timp i cu temperatura. Sunt, de asemenea, disponibile circuite pentru reglajul de offset pentru fiecare canal, asigurnd scderea erorii de offset la mai puin de 0,25 LSB. Procesul de calibrare nu necesit conexiuni exterioare. Datele necesare pentru efectuarea autocalibrrii sunt memorate ntr-un circuit de memorie E2PROM, amplasat pe plac. Circuitele analogice i digitale de trigger-are: EISA-A2000 dispune att de circuite analogice, ct i digitale de trigger-are pentru declanarea procesului de achiziii de date. Exist trei moduri pentru declanarea convertorului analogdigital, CA/D: n modul analogic de trigger-are, procesul de achiziie este demarat de un semnal analogic de intrare, atunci cnd att nivelul semnalului, ct i polaritatea acestuia, corespund valorilor programate. Un convertor digital-analog genereaz tensiunea de prag, cu o rezoluie de 10 mV. Se compar nivelul tensiunii de intrare cu aceast tensiune de prag programat; conversia este declanat la egalitatea celor dou tensiuni i este, de asemenea, ndeplinit condiia de polaritate. Semnalul de trigger analogic poate fi selectat de la oricare dintre cele patru canale analogice de intrare sau de la o intrare extern; n modul digital de trigger-are, exist opiunea de a selecta prin program care dintre fronturile semnalului, cresctor sau cztor, va declana procesul de achiziie; n modul software de trigger-are, procesul de achiziii de date este declanat prin program. Circuitele de secvenializare i de comand a conversiei prezint trei moduri de trigger-are pentru procesul de achiziii de date: modul de lucru cu pretrigger-are, modul de lucru cu ntrziere fa de semnalul de trigger-are i modul de lucru cu posttrigger-are. n modul de lucru cu pretrigger-are, procesul de achiziie este declanat prin software; acesta continu, depunnd rezultatele ntr-un buffer circular, pn cnd se primete un semnal de trigger analogic sau digital. n cel de-al doilea mod de lucru, se poate selecta, prin program, un timp de ntrziere, pe durata cruia procesul de achiziie este inhibat, de la primirea unui semnal trigger analogic sau digital. n modul de lucru posttrigger, achiziia ncepe dup ce interfaa EISAA2000 primete un semnal trigger analogic, digital sau software. Prin combinarea modurilor de lucru, se poate achiziiona un numr preprogramat de eantioane, nainte sau dup ndeplinirea unei condiii de triggerare. Logica de comand i timing a achiziiei: Aceste circuite genereaz semnalele de secvenializare (timing) i de comand a procesului de achiziie. Timing-ul de conversie multipl analog-digital este comandat fie de un circuit de tip numrtor, implementat pe interfaa EISA-A2000, fie de un ceas extern de eantionare.
Circuitul de numrare, pe 16 bii, cu care este echipat placa, genereaz timing-ul necesar pentru conversia analog-digital. Acest circuit dispune de baze de timp, selectabile software, de 200ns, 1s, 10s, 100s, 1ms i 10ms. Intervalul minim de eantionare, n cazul operrii monocanal, este de 1s. Dac este necesar n cadrul aplicaiei, numrtorul intern poate fi nlocuit cu un semnal de ceas de eantionare extern. Numrul de eantioane prelevate n cadrul aplicaiei, pe fiecare canal, este monitorizat de un numrtor pe 32 de bii, care oprete procesul de achiziie la atingerea numrului preprogramat de eantioane. Interfaa de magistral RTSI: EISA-A2000 este interfaat cu magistrala RTSI National Instruments printr-un comutator, de fapt o reea bidirecional de pori de comutare de tip crossbar. Liniile magistralei RTSI includ semnalele externe de trigger, semnalul de ceas extern de eantionare i semnale de intrareieire de numrare. Folosind aceste linii de semnal, mai multe interfee EISAA2000 pot fi sincronizate s achiziioneze sincron semnalele analogice de intrare. Interfaa de magistral EISA: Interfaa de achiziii de date este complet compatibil cu magistrala EISA, putnd manipula liniile de cerere DMA de pe acest magistral. Un circuit buffer, cu capacitate de 512 cuvinte, previne pierderea de informaii n condiiile n care datele nu pot fi transferate imediat n memorie. Astfel, mai multe interfee EISA-A2000, cuplate n sistemul de calcul, pot funciona la ntrega capacitate. Interfaa cu magistrala EISA dispune, de asemenea, de linii de ntrerupere, logic DMA, registre de comand i de stare. Acest interfa este astfel proiectat nct permite ca mai multe sisteme EISA-A2000 s poat partaja magistrala sistemului de calcul, prin transferarea datelor n rafal cu rate extrem de ridicate, lsnd suficiente posibiliti de servire a celorlalte resurse ale sistemului.
Fig. 3.4 Schema bloc a interfeei de achiziii de date EISA-2000.
3.5 SISTEM RAPID DE ACHIZIII DE DATE

n cazul n care semnalele de intrare evolueaz rapid n timp, cele dou arhitecturi precedente, care se bazeaz pe un singur CA/D pentru conversie, nu mai sunt utilizabile. n consecin, pentru mrirea vitezei de msurare, se utilizeaz arhitectura de sistem prezentat n fig. 3.5, care are cte un convertor CA/D, pentru fiecare canal, precedat de elemente de eantionare - memorare, E/M. Structura sistemului, aa cum este prezentat n fig. 3.5, n care cele n intrri analogice sunt conectate mpreun, permite folosirea tehnicii de supraeantionare pentru achiziia semnalului de intrare. n aceast configuraie, viteza de achiziie este practic multiplicat de n ori fa de aceea care se obine prin eantionarea secvenial. Informaiile, de la ieirile convertoarelor analog-digitale, sunt aplicate unui multiplexor numeric, care selecteaz datele primite i le transmite secvenial pe magistrala sistemului de calcul. Trebuie precizat c marea majoritate a convertoarelor analog-digitale realizate n momentul actual sunt asfel concepute nct nglobeaz circuite de interfa cu un microprocesor pe 8/16 bii. Aceste circuite de interfa constau n implementarea intern a unor registre cu ieiri cu trei stri, pentru preluarea rezultatelor i a unor semnale de dialog specifice magistralei unui microprocesor. Echiparea ieirilor circuitului de conversie cu registre cu trei stri permite eliminarea multiplexorului numeric din structura prezentat anterior, legarea mai multor ieiri cu trei stri la aceeai linie de date a magistralei sistemului implementnd, de fapt, un multiplexor cablat. Timpul de eantionare, Te , pentru n canale analogice de intrare, caracteristic acestei arhitecturi de sistem de achiziii este:
i Te = TACH = t E / M + t C + n (t MUX + t MEM ) i =1 n
(3.6)
Trebuie s menionm c, pentru aceast arhitectur de sistem de achiziii de date, timpul elementar de multiplexare, tMUX, este corespunztor unui multiplexor numeric i este considerabil mai redus n comparaie cu situaiile anterioare, deoarece timpul de stabilire al multiplexorului numeric este cu circa trei ordine de mrime mai mic dect cel al unui multiplexor analogic. Avantajele acestei structuri de sistem de achiziii sunt urmtoarele: pot fi utilizate convertoare CA/D mai lente, i deci mai ieftine, chiar dac se dorete o vitez mare de achiziie; prin conversia local sub form numeric, se asigur o bun imunitate la perturbaii; posibilitatea separrii galvanice a unei surse de semnal, mpreun cu convertorul CA/D aferent, fa de restul sistemului.
Intrare 1
Bloc de adaptare semnal
Circuit de eantionarememorare
C A/N EOC START

Comand conversie
Registru tampon
Semnale analogice Intrare n Bloc de adaptare semnal
Sfrit de conversie
Multiplexor numeric Registru tampon Selecii Adres canal
Circuit de eantionarememorare
C A/N EOC START

Comand conversie
Sfrit de conversie Comenzi de eantionarememorare Comenzi de START conversie Semnale sfrit de conversie
Date
Fig. 3.5 - Sistem rapid de achiziii de date.
3.6 UNITATEA CENTRAL DE COMAND

Unitatea central de prelucrare a unui sistem de achiziie de date trebuie s realizeze urmtoarele funciuni (fig. 2.1): selectarea canalului analogic, pe care se dorete s se fac achiziia; comanda eantionrii; comanda conversiei analog-digitale; sesizarea sfritului conversiei i citirea codului binar rezultat; ncrcarea codului n memorie; corecia erorilor introduse de diferite blocuri componente; prelucrarea i afiarea datelor; testarea blocurilor componente n vederea identificrii celor defecte. Principial, sunt posibile dou abordri: logica cablat, bazat pe circuite electronice cu grad redus de integrare, dar de vitez mare; logica programat, cu avantajul unei flexibiliti i capaciti de prelucrare a datelor foarte ridicate, dar cu o vitez mai redus. Logica cablat conduce la realizarea unei uniti de comand a achiziiei, fr programe, deci fr parte software, folosind n exclusivitate resurse hardware, astfel conectate, nct s permit funcionarea achiziiei n mod automat. Se folosete tehnologia bipolar, MOS (Metal Oxid Semiconductor tehnologie metal-oxid-semiconductor) i CMOS (Complementary Metal Oxid Semiconductor - tehnologie metal-oxid-semiconductor, de tip complementar) de realizare a circuitelor. Logica programat se bazeaz pe simbioza dintre o parte electronic,
fizic, aa-numitul hardware, care constituie suportul material al operaiilor de comand i prelucrare i, pe de alt parte, programele, partea informaional, numit curent software; software-ul impune hardware-ului operaiile ce urmeaz s le desfoare conform algoritmului proiectat de programator. Elementul central al hardware-ului este microprocesorul. n practic, nu se utilizeaz niciodat, n exclusivitate, logica cablat, ci, fie o metod combinat, fie doar logica programat.
3.7 SISTEME DE ACHIZIIE DE DATE CU MICROPROCESOR

Un sistem de achiziie de date, asociat cu un microsistem de calcul, se comport ca un sistem inteligent (care poate lua decizii bazate pe informaii anterioare, prelucreaz informaia, efectueaz calcule, dup care, pe baza rezultatelor obinute, adopt o decizie, din mai multe soluii posibile).
3.7.1 UNITI CENTRALE DE PRELUCRARE TRADIIONALE

Microprocesorul reprezint elementul funcional esenial al microsistemului de calcul, fiind un circuit integrat pe scar larg, LSI (Large Scale Integration - integrare pe scar larg), care poate realiza cinci funcii de baz: funcia de intrare (INPUT), care permite legtura dintre lumea exterioar i sistem; funcia de ieire (OUTPUT), care permite legtura dintre sistem i lumea exterioar; funcia de memorare (MEMORY), care permite pstrarea informaiilor (date, rezultate) i, uneori, a instruciunilor programului; funcia de prelucrare (COMPUTE), implementat prin ALU (Arithmetic Logic Unit - unitate aritmetico-logic), care permite efectuarea operaiilor aritmetice i logice din sistem; funcia de control (CONTROL), care nglobeaz totalitatea aciunilor de secvenializare i control ale activitii sistemului. n interiorul microsistemului de calcul, informaiile sunt vehiculate prin intermediul magistralei. Magistrala unui sistem de calcul este compus din trei seciuni: seciunea de date (magistrala de date), care asigur schimbul bidirecional de informaie (date) ntre microprocesor, pe de o parte, i circuitele de memorie i de interfa, pe de alt parte; seciunea de adrese (magistrala de adrese), unidirecional, care asigur vehicularea biilor de adres, de la microprocesor sau de la un alt
dispozitiv master ctre celelalte elemente ale sistemului; seciunea de control (magistrala de control), unidirecional, care permite vehicularea semnalelor de sincronizare i control, ntre microprocesor sau un alt dispozitiv master i celelalte resurse ale sistemului. Marea diversitate de componente electronice, cu funciuni, performane i costuri foarte diferite, impun proiectantului o definire precis a caracteristicilor i utilitilor sistemului pe care l concepe. Alegerea microprocesorului i a circuitelor periferice asociate este dictat de analiza structurii hardware (constituite din componente de microinformatic, procesor, memorii, componente electronice clasice) i a structurii software (implementate n memorie), n vederea asigurrii cerinelor de vitez de msur i de versatilitate ale sistemului. Gama actual de microprocesoare cuprinde tipuri de 8, 16, 32 i 64 de bii; pe plan mondial ponderea o dein, n continuare, microprocesoarele pe 16 bii, care ofer, la pre sczut, performane bune. Dintre microprocesoarele pe 8 bii, cele mai utilizate, cu performane satisfctoare, sunt tipurile: INTEL 8080, INTEL 8085, ZILOG Z80, MOTOROLA 6800. Dintre acestea, o larg utilizare o are, n aplicaiile curente, microprocesorul ZILOG Z80, care nglobeaz caracteristicile microprocesorului INTEL 8080, cu pstrarea compatibilitii software, dar cu extinderea performanelor acestuia. n prezent, au nceput s fie utilizate pe scar larg microcontroller-ele pe 8 i 16 bii, care compenseaz o parte din dezavantajele microprocesoarelor tradiionale. Arhitectura unui microcontroller a fost astfel proiectat nct s ofere o versatilitate mult superioar celei a microprocesoarelor tradiionale, prin: organizarea intern sub forma unui numr de trei, patru sau cinci porturi bidirecionale, a cror funcionalitate poate fi stabilit de utilizator; extinderea spaiului de adresare prin separarea, din punct de vedere al accesului, a memoriei de date fa de memoria de program; nglobarea n structura microcontroller-ului a unei memorii de program de tip PROM (Programmable Read-Only Memory - memorie programabil, ce prezint doar faciliti de citire), cu capacitate relativ mic (n cele mai multe cazuri 4Koctei), ce poate fi parial sau integral accesibil operatorului pentru programul de aplicaii. n cazul accesibilitii pariale a utilizatorului la aceast resurs, trebuie menionat faptul c ntr-o zon a memoriei interne de program este rezident un interpretor BASIC, ceea ce permite programatorului s-i scrie aplicaia n limbajul BASIC i nu n limbaj de asamblare; nglobarea n structura intern a unor circuite de interfaare, cum ar fi interfee seriale programabile de comunicaie, interfee paralele programabile bidirecionale, circuite de numrare programabile, convertoare analog-digitale, convertoare digital-analogice, etc;
un astfel de microcontroller lucreaz la o frecven a ceasului de cteva ori mai mare dect un microprocesor tradional, ceea ce permite creterea vitezei de prelucrare aproximativ n aceeai msur; setul de instruciuni al unui microcontroller este substanial mbogit, pstrnd compatibilitatea cu cele ale microprocesoarelor tradiionale; tehnologia de realizare CMOS, folosit pentru implementarea majoritii microcontroller-elor actuale, permite scderea substanial a puterii consumate de la sursa de alimentare, creterea fiabilitii i siguranei n exploatare. Ca exemplificare la cele menionate anterior, se constat utilizarea extensiv a dou familii de microcontrollere: familia 8051, conceput i realizat de firma INTEL i familiile Z87, Z87 Super ale firmei ZILOG. Arhitectura general a familiei 8051, repectiv a familiei Z8, este prezentat n fig. 3.6, respectiv 3.7. Ambele familii de microcontroller-e au elemente arhitecturale comune, cum ar fi: pentru minimizarea liniilor de interconexiune cu exteriorul, seciunea de date i seciunea inferioar de adrese ale magistralei sistemului sunt multiplexate temporal; att 8051, ct i Z8 pot funciona fie ca microsisteme specializate de intrare-ieire, fie ca microsisteme specializate de lucru cu memoria; n ambele tipuri de aplicaii, spaiul de adresare este partajat n trei seciuni: - memoria de program (intern i extern), cu capacitate maxim de 64Koctei; - memoria de date (extren), cu capacitate variind ntre 60 i 64 Koctei. Este nevoie s se fac precizarea c dispozitivele de intrare-ieire externe sunt adresate de microcontroller ca seturi de celule de memorie de date; - setul de registre interne, coninnd registre de uz general, registrele unitii centrale de prelucrare i registrele asociate celor patru porturi de intrare-ieire ale microcontroller-ului; ambele familii de microcontroller-e permit operarea la nivel de bit, la nivel de octet sau octet codificat zecimal, sau la nivel de cuvnt cu lungime de 2 octei; operarea n regim de intrare-ieire poate fi coordonat prin ntreruperi sau n modul polling (interogare periodic). Sunt disponibile cinci/ase nivele de ntreruperi, care pot fi mascate sau a cror prioritate poate fi modificat.

Linii Port 0 Linii Port 2
Driver-e Port 0
Driver-e Port 2
Registru adrese RAM
RAM intern 128 x 8
Registru Port 0
Registru Port 2
ROM 4k x 8
Registru general B
Registru acumulator
Stiv
Registru temporar 2
Registru temporar 1
Registru adrese program Buffer date Incrementare Contor Program Contor Program Registru adresare memorie
Registre comand, interfa serial, timer-e, ntreruperi ntreruperi porturi seriale, timer-e
Unitate aritmetic i logic
Registru cuvnt de stare a programului Registru de instruciuni Unitate de control Semnale de comand
OSC
Registru Port 1
Registru Port 3
Semnale de ceas
Driver-e Port 1
Driver-e Port 3
Linii Port 1
Linii Port 3
Fig. 3.6 - Arhitectura de baz a familiei de microcontroller-e INTEL 8051.
n afar de microprocesor, componenta cea mai complex, ale crei caracteristici determin, n esen, structura i performanele unitii centrale, se disting (fig. 3.14): memoriile nevolatile; memoriile volatile; circuitele de interfaare; decodificatoarele. Memoriile nevolatile - cu coninut permanent: ROM (Read-Only Memory - memorie, cu coninut permanent, ce poate fi doar citit), PROM, EPROM (Erasable Programmable Read-Only Memory - memorie cu coninut permanent ce poate fi doar citit i care dispune de faciliti de tergere a coninutului cu radiaii ultraviolete), EEPROM (Electrical Erasable Programmable Read-Only Memory - memorie cu coninut permanent ce poate fi doar citit i care dispune de faciliti de tergere electric a coninutului) - sunt destinate s stocheze programul pe care trebuie s-l efectueze unitatea central de prelucrare.

Intrri-ieiri programabile la nivel de bit Acces direct la memorie Port 4 Unitate aritmetic i logic Indicatori de condiii Numrtoare Pointer-i registre Logic de ntreruperi Registre 272 x 8 bii Contor program Unitate de comand Semnale de comand
Interfa serial
Port 3
Port 2
Port 0
Port 1
Intrri-ieiri sau CONTROL programabile la nivel de bit
ADRESE sau intrri-ieiri programabile la nivel de bit
ADRESE/DATE sau intrri-ieiri programabile la nivel de bit
Z-BUS utilizat ca magistral de ADRESE/DATE
Fig. 3.7 Arhitectura de baz a familiei de microcontrollere Zilog Z8 Super. Memoriile volatile - cu coninut nepermanent: RAM (Random Access Memory - memorie cu acces aleator), SRAM (Static Random Access Memory memorie cu acces aleator, avnd drept element de memorare un circuit basculant bistabil), DRAM (Dynamic Random Access Memory - memorie cu acces aleator, avnd drept element de memorare un condensator) - sunt destinate s stocheze temporar eantioanele, rezultatele pariale i finale ale prelucrrii, n timpul procesului secvenial de funcionare a sistemului de calcul. Circuitele de interfaare sunt destinate s asigure comunicaia microprocesorului cu echipamentele de intrare-ieire. Prin intermediul porturilor de intrare, se citesc datele rezultate n urma conversiei analog-digitale, sau starea unui echipament periferic. Porturile de ieire mijlocesc transferul de date de la unitatea de comand la afiaj sau la alt calculator, respectiv sunt utilizate pentru iniializarea i programarea echipamentelor periferice. Decodificatoarele sunt utilizate pentru decodificarea adreselor i generarea unor semnale de selecie care se exclud reciproc (un singur semnal de ieire al decodificatorului poate fi activ la un moment de timp dat). Ieirile decodificatoarelor sunt active pe nivel cobort, pentru a se realiza cu mai mult uurin interfaarea cu echipamemtele externe. Decodificatoarele permit microprocesorului s selecteze resursele unitii centrale, tiind c
microprocesorul nu poate executa dect o singur operaie (citirea din memoria program, citirea sau scrierea datelor, citirea sau scrierea registrelor de comand sau de stare ale interfeelor). n sistemele de calcul mai complexe, pentru generarea semnalelor de selecie, decodificatoarele sunt nlocuite cu circuite PAL (Programmable Logic Array - reele logice programabile), circuite care implementeaz decodificatoare cu mai multe ieiri (decodificatoarele integrate se realizeaz n urmtoarele configuraii: 1:2, 2:4, 3:8 i 4:16) i o logic complex de condiionare a decodificrii. Configuraia prezentat este absolut minimal, ntruct n majoritatea sistemelor exist i alte circuite, ca de exemplu: amplificatoare de magistral unidirecionale i bidirecionale, circuite de tip registru cu trei stri, divizoare de frecven, etc. Dac volumul de date ce trebuie achiziionate i prelucrate este considerabil, se recomand folosirea memoriei RAM dinamice, care permite o mare densitate de integrare, cu preul unei viteze ceva mai reduse (timpul de acces este redus, de ordinul 5070 ns, ns sunt necesare cicluri de remprosptare la nivel de pagini de memorie, la intervale de maximum 2 ms, pentru ca informaia memorat s nu fie afectat ca integritate). Dac este esenial viteza iar volumul de date este mic, se prefer utilizarea memoriilor RAM statice. Datorit progreselor tehnologice nregistrate n ultimii ani, numeroase firme productoare de componente, cum ar fi INTEL, AMD, Micron, Hibrid Semiconductor, realizeaz memorii SRAM de capacitate mare n tehnologie CMOS (de la 2Kx8 bii pn la 128Kx8 bii, 256Kx16 bii), cu timp de acces cuprins ntre 20 i 35 ns i peformane deosebite de fiabilitate i cost. De asemenea, se realizeaz module de memorie SRAM, cu capaciti cuprinse ntre 128Kx8 bii i 256Kx32 bii. Aceste circuite de memorie SRAM, respectiv modulele de memorie SRAM, sunt ideale pentru a echipa unitile centrale de prelucrare, din punct de vedere al vitezei de acces, siguranei n exploatare, consumului deosebit de redus i gradului mare de integrare. Funcionarea sistemului de achiziii de date cu microprocesor este urmtoarea: microprocesorul iniializeaz toate circuitele din sistem; prin intermediul unui port de ieire, se ncarc n registrul de selecie al canalului analogic, numrul canalului a crui achiziie se dorete; dac achiziia poate ncepe n orice moment, microprocesorul d semnalul de eantionare i de iniiere a conversiei pentru primul eantion. Dac trebuie ateptat trecerea prin zero sau valoarea maxim a semnalului de intrare, circuitul sesizor de zero, respectiv de vrf, va da primul impuls de eantionare i conversie, urmnd ca, dup aceea, microprocesorul s preia controlul; convertorul va emite semnalului READY la sfritul conversiei, care poate fi folosit ca semnal de ntrerupere pentru microprocesor, ca s citeas codul rezultat n urma conversiei. Dac viteza nu e factor
limitativ, microprocesorul poate citi periodic portul de intrare (modul polling), fiecare citire constituind totodat un nou semnal de eantionare i de START CONVERSIE; eantioanele sunt depuse, dup fiecare citire, n memoria RAM; se urmrete numrul eantioanelor efectuate, cu ajutorul unui numrtor extern; procesul se oprete, atunci cnd s-a obinut numrul de eantioane dorit; la sfrit, eantioanele sunt prelucrate i afiate rezultatele, conform programului elaborat i stocat n memoria EPROM. Microprocesoarele i microcontroller-ele constituie resurse de comand i prelucrare, care sunt deosebit de utile n procesul de gestiune a achiziiei, de preluare i memorare a eantioanelor rezultate n urma conversiei analog-digitale. Eficacitatea lor, n ceea privete procesul de prelucrare evoluat a eantioanelor prelevate din proces, este mult mai redus. Pentru o supraveghere precis a unui proces, este, de regul, necesar achiziionarea unor eantioane, care convertite n form numeric, au lungimi de 12 sau 16 bii. Folosirea unor algoritmi de prelucrare evoluat (filtrare numeric, analiz armonic, etc) comport execuia unor instruciuni de nmulire, adesea n virgul mobil, a dou cuvinte de 2 octei, rezultatul fiind disponibil pe un cuvnt de lungime dubl. Asemenea algoritmi pot fi cu greu implementai pe un microcontroller de 8 bii, cu consum nejustificat de timp i de resurse. De aceea, o soluie modern de a realiza prelucrri complexe asupra datelor o const utilizarea circuitelor DSP (Digital Signal Processor - procesor digital de semnal), specializate n execuia unor astfel de instruciuni.
3.7.2 PROCESOARE DE SEMNAL: DSP

Procesoarele DSP sunt circuite specializate pentru prelucrarea semnalelor, permind lrgirea considerabil a cmpului de aplicabilitate a tehnicilor numerice n domeniul achiziiilor de date. Pe lng facilitile extinse de operare numeric (nmulire i mprire rapid n virgul mobil), de cele de prelucrare numeric a semnalelor (filtrare, modulare, detecie, estimare de parametri, transformri neliniare, transformare Fourier rapid - FFT), aceste circuite i gsesc deja aplicaii n msurri (analize de spectru, analize de regimuri tranzitorii), n telecomunicaii (egalizatoare adaptive, modem-uri de nalt vitez inteligente), n prelucrarea vorbirii (recunoaterea, transmisia i recepia vorbirii) i a imaginilor (reconstituirea, compresia, prelucrarea homomorfic a imaginilor). Trebuie remarcat c toate procesoarele DSP sunt uniti microprogramate, cu faciliti de prelucrare n timp real a semnalelor, dispunnd de resurse logice destinate dezvoltrii i punerii la punct a programelor de aplicaii. Pentru mbuntirea performanelor, se depun eforturi pentru: mrirea spaiului de adresare (creterea capacitii memoriei interne
RAM i ROM); utilizarea direct a memoriei externe; modificarea arhitecturii de baz n vederea crerii unei memorii tampon; utilizarea optimal a magistralei interne, n vederea accelerrii transferurilor de date; creterea lungimii cuvintelor pentru executarea unor instruciuni n virgul flotant; creterea frecvenei de operare prin utilizarea tehnologiei CMOS, ce permite creterea gradului de integrare.
3.7.2.1 ARHITECTURA UNUI PROCESOR DE SEMNAL

Cele mai rspndite procesoare de semnal - DSP - sunt cele din seria TMS 320XX, produse de firma Texas Instruments, datorit performanelor de calcul (5 milioane de instruciuni pe secund) i versatilitii lor. Viteza de calcul este obinut cu ajutorul unui uniti aritmetico-logice ce incorporeaz un circuit de nmulire paralel de 16 x 16 bii, cu rezultatul pe 32 bii, n 200ns. Aceast nalt performan este destinat calculelor complexe de tipul convoluiei, deconvoluiei i transformrii Fourier rapide. Familia de procesoare DSP TMS 320XX dispun de o memorie RAM, avnd capacitatea de minimum 144 cuvinte de 16 bii, capacitate suficient pentru a executa un algoritm FFT n 64 de puncte. Procesoarele din familia TMS 320XX posed 8 porturi de intrare-ieire multiplexate, ce pot suporta o vitez de transfer de 40 milioane de bii pe secund. Primul component al acestei familii, procesorul TMS 32010, se caracterizeaz printr-o arhitectur Harvard modificat n vederea creterii vitezei de funcionare i a versatilitii. Modificrile aduse permit transferurile ntre spaiile de memorie de program i de date: coeficienii nscrii n memoria de program pot fi citii n memoria de date, eliminnd n acest fel necesitatea existenei unei memorii de program separate pentru coeficieni. n arhitectura oricrui procesor DSP se disting dou seciuni: seciunea operativ, organizat n jurul unei magistrale de date, cu o lungime de 16 bii; la magistrala de date sunt conectate: - un sistem multiplicator de 16 x 16 bii, rezultatul nmulirii fiind disponibil pe 32 de bii. Sistemul de multiplicare dispune de dou registre: registrul T (registru temporar n care se citete din memoria RAM de date unul dintre operanzi) i registrul P (registru rezultat) i de circuitul de nmulire propriu-zis. O nmulire se efectueaz n dou cicluri, unul necesar citirii n registrul T a unui operand i al doilea necesar citirii n registrul acumulator a celuilalt operand; - o unitate aritmetico-logic opernd pe 32 de bii i care are asociat un registru acumulator (RA), de asemenea cu lungimea de 32 de bii. Registrul RA este divizat n dou pri: partea mai semnificativ (biii
1631) i partea mai puin semnificativ (biii 015). Coninutul acumulatorului poate fi salvat n memorie prin dou instruciuni succesive; - dou circuite de deplasare (SHIFTER), dintre care unul este destinat deplasrii aritmetice programabile cu 015 a datelor din memoria RAM de date, iar al doilea circuit efectueaz o deplasare la stnga cu zero, cu una sau patru poziii, a prii superioare a acumulatorului; - o memorie RAM de date (DATA RAM), cu capacitatea de 144 de cuvinte de 16 bii. Aceast memorie este organizat sub forma a dou pagini, dintre care prima pagin conine 16, iar cea de-a doua 128 cuvinte. Indicatorii de adrese pot fi autoincrementai sau autodecrementai, incrementul fiind egal cu unitatea; seciunea de comand, organizat n jurul unei magistrale de program, coninnd: - un registru denumit contorul programului (PROGRAM COUNTER) cu lungimea de 12 bii i o stiv (STACK) folosit pentru salvarea contextului programului. Registrul contor al programului conine adresa urmtoarei instruciuni din memoria de program; - memoria de program (PROM), cu o capacitate de 1536 de cuvinte cu lungimea de 16 bii. Acest memorie de program poate fi substituit cu o memorie extern de program, cu o capacitate de 4096 de cuvinte. Aceast arhitectur a unui DSP permite funcionarea n modul pipeline, adic pe durata executrii instruciunii curente, contorul programului se ncarc cu adresa urmtoarei instruciuni, instruciunea urmtoare fiind citit n paralel cu execuia instruciunii curente. Modul de lucru pipeline contribuie n mod decisiv la creterea vitezei de lucru a procesorului. n raport cu procesorul TMS 32010, cele ale urmtoarei generaii - TMS 32020 i TMS 320C25 - sunt caracterizate prin urmtoarele modificri: eliminarea memoriei interne de program i nlocuirea ei cu o memorie intern RAM, ce poate fi ncrcat cu un program de aplicaie de la o surs extern; procesorul dispune de 544 de cuvinte de memorie, dintre care 256 cuvinte sunt utilizabile ca memorie de program; este disponibil o memorie extern adresabil de 64 Kcuvinte de program; realizarea operaiei de nmulire cu nlnuire ntr-un singur ciclu (170 ns); exist cinci indicatori ai memoriei RAM interne; unitatea aritmeticologic pentru calculul adresei asociat acestor indicatori permite o indexare cu pas variabil; circuit divizor de frecven, integrat n structura procesorului; existena unor instruciuni specializate, destinate aritmeticii n virgul flotant; faciliti de mascare a trei rezultate, n loc de unul singur.
Realizat n tehnologie CMOS, procesorul TMS 320C25 este caracterizat de: durata unui ciclu instruciune de 100 ns; consum energetic foarte redus; memorie de program (ROM) intern, cu capacitatea de 4Kcuvinte cu lungimea de 16 bii; un numr de 8 registre auxiliare, asociate unei uniti aritmetice; stiv pentru salvarea contextului programului, organizat pe 8 nivele; dou circuite de memorie RAM intern. Unul dintre aceste circuite poate fi configurat fie ca memorie de program, fie ca memorie de date. Creterea vitezei i eficienei de prelucrare numeric poate fi asigurat prin utilizarea unor procesoare de semnal cu arhitectur paralel. Procesorul de semnal SPROC-1400 face parte din seria SPROC-1000, coninnd memoria de program, memoria de date, logica de secvenializare i logica de interfaare cu alte procesoare. Aceste resurse sunt necesare pentru proiectarea eficient, implementarea i testarea sistemului. Procesoarele SPROC-1000 pot fi configurate s lucreze att n modul MASTER, ct i n modul SLAVE, pentru interconectarea cu alte procesoare SPROC sau cu un microprocesor tradiional. Principalele caracteristici ale procesoarelor SPROC-1400 sunt: integrarea tuturor subsistemelor de procesare de semnale pe un singur chip; arhitectur de tip multiprocesor optimizat; banda maxim de frecven a semnalelor de intrare de maxim 250 kHz; lungimea cuvintelor procesate de 24 de bii, cu posibilitatea de memorare pe 56 de bii; generator intern de ceas, cu frecvena de 50 MHz; memorie RAM local, reprogramabil n mod dinamic; 4 porturi seriale, configurabile pentru manipularea a 8, 12, 16 sau 24 de bii de date; 1 port paralel, dispunnd de 24 de linii, configurabil pentru manipularea unor cuvinte de date de 8, 12, 16 sau 24 de bii; tehnologia de realizare CMOS static; iniializarea poate fi fcut att intern, printr-un fiier de 16 Koctei, ct i extern, prin folosirea unei memorii ROM; compatibilitate cu majoritatea microprocesoarelor aparinnd familiilor INTEL i Motorola. Seria de procesoare SPROC-1000 utilizeaz o arhitectur cu memorie central optimizat (fig. 3.8) pentru procesarea concurent a fluxurilor complexe, relaionale de date.
Memorie de program
Procesoare GSP
Porturi seriale de intrare
DFM Intrare
Unitate de Memorie Central (CMU)
DFM Ieire
Porturi seriale de ieire
Port paralel de interfa cu microprocesor
Port de acces pentru sisteme de dezvoltare SPROCLab
Fig. 3.8 Arhitectura procesorului de semnal SPROC 1000, cu unitate de memorie cental.
Nucleul central al acestei arhitecturi este reprezentat de memoria de date partajat, de tip multiport, denumit CMU (Central Memory Unit - unitate de memorie central). Un numr de patru procesoare generale de semnal, GSP (General Signal Processor - procesor general de semnal), implementate pe chip, realizeaz calculele i asigur procesarea paralel. Controloarele de fluxuri de date de intrare-ieire, DFM (Data Flow Manager - controlor al fluxului de date), coordoneaz fluxurile concurente de date, semnalele de interfa pentru canalele seriale i activeaz interfaarea cu un procesor extern. Arhitectura CMU reprezint o extensie de la abordarea monoprocesor la procesarea concurent (multiprocesor). n locul multiplexrii temporale, prin ntreruperi, a unitii de procesare, arhitectura CMU folosete mai multe procesoare i multiplexarea temporal a accesului acestora la memorie. Accesarea multipl a memoriei nu mai este gestionat prin ntreruperi: CMU este un spaiu de memorie de date de tip multiport, ce utilizeaz o secven compus de perioade de acces la memorie, alocate fiecrui GSP sau ciclu de intrare-ieire. Secvena de baz reprezint un ciclu main al procesorului SPROC, respectiv cinci perioade de ceas. Perioadele 14 sunt destinate procesoarelor generale de semnal, GSP, n vederea accesului la memorie, ntr-un mod secvenial bine determinat, iar cel de-al cincilea interval de timp este utilizat, prin subdivizare n 8 subintervale, pentru operaii de intrare-ieire paralele sau alte operaii de intrare-ieire. Procesoarele GSP lucreaz pe 24 de bii, n virgul fix i pot fi folosite fie
individual, fie n grup, n funcie de cerinele aplicaiei.

Magistral Adrese/Date
ROM Control
GSP1
GSP2
GSP3
GSP4
Semnale de comunicaie port paralel
Port paralel
RAM Program 1k x 24b RAM Date 1k x 24b
Port de acces
Semnale de comunicaie port de acces
Port test
Semnale de comunicaie port de test
Semnale de comunicaie port 1
Port 1 Intrare serial
Port 3 Ieire serial
Semnale de comunicaie port 3 Semnale de comunicaie port 4
Semnale de comunicaie port 2
Port 2 Intrare serial
Adrese/Date
Port 4 Ieire serial
Semnale selecie
Logic selecie ceas
Semnale de inializare i comand
Fig. 3.9 Structura detaliat a procesorului de semnal SPROC-1400. Controloarele de fluxuri de date gestioneaz introducerea/extragerea datelor n/din unitatea central de memorie, fr s afecteze performanele procesoarelor GSP. Controloarele DFM comunic cu celelalte resurse interne pe o magistral de 24 de bii, iar cu resursele externe prin intermediul porturilor seriale programabile. Schema bloc a procesorului de semnal SPROC-1400 este prezentat n fig. 3.9.
3.7.2.2 PORTUL SERIAL SINCRON AL FAMILIEI DSP TMS320C2XX

Familia de procesoare DSP TMS320C2xx dispune de un port serial sincron full-duplex, cu faciliti de transmisie de cadre de date, suportnd rate de transfer de pn la 20 Mbps (pentru durata unui ciclu instruciune de 25 ns). Rata de transfer este jumtate din frecvena ceasului dispozitivului. Acest port serial sincron bidirecional asigur comunicaia direct cu dispozitive seriale, cum ar fi: CODEC-uri, convertoare analog-digitale seriale i alte echipamente seriale. Portul serial poate fi utilizat pentru comunicaia ntre procesoare n cazul
sistemelor multiprocesor. Att seciunea de transmisie, ct i cea de recepie, a portului serial dispun de un buffer sau memorie FIFO organizate pe 4 nivele de adncime, permind unitii centrale de prelucrare s accepte ntreruperi de la oricare din aceste nivele. Aceast facilitate nseamn intervenia mai redus a unitii centrale de prelucrare, ca i creterea flexibilitii i eficienei transmisiilor de date. Portul serial sincron al familiei TMS320C2xx are urmtoarele caracteristici: port serial sincron full-duplex, cu faciliti de transmisie de cadre de date; buffer cu capacitatea de 4 cuvinte x 16 bii, pentru reducerea overheadului rutinelor de tratare a ntreruperilor; port serial flexibil, eficient i de nalt performan; asigur rate de transfer de 20 Mbps, pentru durata unui ciclu instruciune de 25 ns; asigur rate de transfer de 14,28 Mbps, pentru durata unui ciclu instruciune de 35 ns; asigur rate de transfer de 10 Mbps, pentru durata unui ciclu instruciune de 50 ns; rata de transfer este jumtate din frecvena ceasului unitii centrale de prelucrare. Toate dispozitivele din familia TMS320C2xx, cu excepia circuitului TMS329C209, dispun de acest tip de port serial sincron. Fig. 3.10 ilustreaz organizarea portului serial sincron al procesoarelor DSP TMS320C2xx.
Fig. 3.10 Portul serial sincron al familiei de procesoare TMS320C2xx.
3.7.2.3 PORTUL SERIAL ASINCRON AL FAMILIEI DSP TMS320C2XX

Familia de procesoare de semnal TMS320C2xx dispune de un port serial asincron, full-duplex i dublu buffer-at. Acesta manipuleaz cuvinte de date cu lungimea de 8 bii i poate fi programat prin intermediul unui registru s accepte rate de comunicaie de pn la 2,5 Mbps. Portul serial asincron poate fi utilizat pentru comunicaia cu alte dispozitive, cum ar fi microcontroller-e, prin conectare de tip RS-232 care suport rate de transfer de date de pn la 115,2 kbps. Caracteristicile portului serial asincron al familiei de procesoare DSP TMS320C2xx sunt: port serial asincron full-duplex; portul serial dispune de o dubl buffer-are; portul serial permite transferuri de date de 8 bii; programarea ratei de transfer prin intermediul unui registru de 16 bii; portul serial asigur rate de transfer de 2,5 Mbps, pentru durata unui ciclu instruciune de 25 ns. Toate dispozitivele din familia TMS320C2xx, cu excepia circuitului TMS329C209, dispun de acest tip de port serial asincron. Fig. 3.11 ilustreaz organizarea portului serial asincron al procesoarelor DSP TMS320C2xx.
Fig. 3.11 Portul serial asincron al familiei de procesoare TMS320C2xx.

Curs AD 2

Încărcat de

Informații document

Titlu original

Drepturi de autor

Formate disponibile

Partajați acest document

Partajați sau inserați document

Opțiuni de partajare

Vi se pare util acest document?

Este necorespunzător acest conținut?

Drepturi de autor:

Formate disponibile

Curs AD 2

Încărcat de

Drepturi de autor:

Formate disponibile

ACHIZIII DE DATE 2006-2007

2.3 INTERFEE SPECIALIZATE DE COMUNICAIE

2.3.1 COMUNICAIA DE TIP SERIAL. PROTOCOALE DE TRANSMISIE SERIAL A DATELOR

ACHIZIII DE DATE 2006-2007

la distana de 1,2 km, cu o vitez maxim de transfer de 100 kHz .

2.3.1.1 INTERFAA RS-232

ACHIZIII DE DATE 2006-2007

Intervalul de la -3 V la +3 V nu este permis (fig. 2.21).

TXD RXD RTS CTS DSR DTR GND

Fig. 3.2 Nivelele de tensiune pentru portul serial.

ACHIZIII DE DATE 2006-2007

Iniializare Bit de start

0 1 0 0 1 1 0 0 LSB MSB Bit de stop Bit de paritate

Fig. 3.3 Semnalele corespunztoare transmisiei caracterului 2.

ACHIZIII DE DATE 2006-2007

2.3.1.2 INTERFAA I2C

ACHIZIII DE DATE 2006-2007

2.3.1.2.1 SPECIFICAIILE INTERFEEI I2C

ACHIZIII DE DATE 2006-2007

s nu afecteze funcionarea acestuia.

2.3.1.2.2 CONCEPTUL DE MAGISTRAL I2C

ACHIZIII DE DATE 2006-2007

2.3.1.2.3 TRANSFERURILE PE MAGISTRALA I2C

ACHIZIII DE DATE 2006-2007

2.3.1.2.3.1 TRANSFERURILE DE DATE PE MAGISTRAL

ACHIZIII DE DATE 2006-2007

2.3.1.2.4 ARBITRAREA PRIORITILOR I GENERAREA CEASULUI

ACHIZIII DE DATE 2006-2007

2.3.1.3 INTERFAA USB

ACHIZIII DE DATE 2006-2007

ACHIZIII DE DATE 2006-2007

downstream port upstream port Echipament

upstream port distribuitor Al doilea nivel de distribuire

Fig. 3.6 Structura general a unei interfee USB.

2.3.2 COMUNICAIA DE TIP PARALEL. PROTOCOALE DE TRANSMISIE PARALEL A DATELOR

ACHIZIII DE DATE 2006-2007

2.3.2.1 INTERFAA HPIB

ACHIZIII DE DATE 2006-2007

2.3.2.1.1 STRUCTURA BUS-ULUI HPIB

ACHIZIII DE DATE 2006-2007

ACHIZIII DE DATE 2006-2007

ACHIZIII DE DATE 2006-2007

2.3.2.2 INTERFAA CENTRONICS

ACHIZIII DE DATE 2006-2007

ACHIZIII DE DATE 2006-2007

2.3.2.2.1 PROTOCOLUL DE COMUNICAIE CENTRONICSHANDSHAKE

ACHIZIII DE DATE 2006-2007

LPT3: 278 H 27A H

ACHIZIII DE DATE 2006-2007

3. TIPURI DE SISTEME DE ACHIZIII DE DATE

ACHIZIII DE DATE 2006-2007

C A/N EOC START Ieire serial

Multiplexor analogic Adres canal

Unitate central cu microprocesor

ACHIZIII DE DATE 2006-2007

ACHIZIII DE DATE 2006-2007

ACHIZIII DE DATE 2006-2007

Fig. 3.2 Schema bloc a interfeei de achiziii de date DAS-1600.

3.4 SISTEM DE ACHIZIIE SINCRON DE DATE

ACHIZIII DE DATE 2006-2007

Semnale analogice Intrare n Bloc de adaptare semnal Circuit de eantionarememorare

C A/N EOC START Multiplexor analogic

Unitate central cu microprocesor