Laborator 09

2008/2009

CIRCUITE BASCULANTE BISTABILE

Circuitele basculante bistabile au urmtoarele caracteristici: sunt circuite secveniale, starea momentan a ieirii depinde i de starea ei anterioar; trecerea dintr-o stare n alta a ieirii se face prin modificarea strilor intrrilor; au reacii galvanice ntre ieiri i intrri; au dou ieiri complementare; au dou stri stabile la ieire. Din punct de vedere funcional, putem distinge: latch-uri (circuite asincrone) au intrare de validare, comutarea ieirii se realizeaz n momentul schimbrii intrrilor dac sunt validate; bistabile flip-flop (circuite sincrone) - au intrare de tact care determin momentul comutrii ieirilor.

9.1. TIPURI UZUALE DE BISTABILE

9.1.1. Latch-ul SR Este cel mai simplu circuit secvenial. Realizat cu dou pori I-NU (figura 9.1), are intrrile /S (Set) i /R (Reset) i ieirile Q i /Q. La activarea lui /S, ieirea Q trece pe 1, iar la activarea lui /R ieirea Q trece pe 0.
/S Q

/R

/Q

Figura 9.1 Schema unui latch /S/R.

Funcionarea latch-ului este descris n tabelul 9.1. Tabelul 9.1

S 0 1 1 0 R 1 0 1 0 Q 1 0 1 /Q 0 1 1 Mem.stare anterioar Stare interzis

n cazul activrii simultane a celor dou intrri /S i /R, ambele ieiri sunt pe 1 circuitul ne mai funcionnd ca un latch. Aceasta este starea interzis (se va evita n funcionare).

Laborator 09

2008/2009

9.1.2. Bistabilul D (Delay) Unul dintre cele mai simple bistabile care se produce sub form integrat este bistabilul de tip D, activ pe frontul cresctor al impulsului de tact aplicat la intrarea CK (figura 9.2).

Figura 9.2. Bistabilul D care comut pe frontul cresctor al tactului.

Informaia aflat la intrarea D este transferat la ieirea Q pe frontul cresctor al tactului (conform tabelului 9.2). Dac semnalul CK este pe palier (durata ct are valoarea 1 sau 0), semnalul aplicat la intrarea D nu influeneaz ieirea. Tabelul 9.2
D 0 1 Q 0 1

Pe lng intrarea D, circuitul are i dou intrri asincrone prioritare /S i /R. Funcionarea se bazeaz tot pe tabelul 9.1 cu observaia c dac ambele intrri prioritare sunt inactive circuitul funcioneaz sincron conform tabelului 9.2. 9.1.3. Bistabilul de tip JK-MS Acest tip de bistabil elimin, prin structura sa intern, existena strii interzise. El comut pe frontul descresctor al impulsului de tact. Se noteaz: starea intrrilor/ieirilor nainte de apariia impulsului de tact n+1: J n , K n , Qn ; starea intrrilor/ieirilor dup apariia impulsului de tact n+1: J n +1 , K n +1 , Qn +1 ; Tabelul de funcionare i reprezentrile simbolice (cu i fr intrrile asincrone prioritare /S i /R) sunt prezentate n figura 9.3.
J 0 1 0 1 K 0 0 1 1
Qn +1
J CK K Q Q J SQ CK Q K R

Qn 1 0 /Qn

Figura 9.3. Bistabilul JK-MS.

Dac intrarea J este activ, la apariia unui front descresctor al tactului ieirea Q trece pe 1, iar dac intrarea K este activ, la apariia frontului descresctor al tactului ieirea Q trece pe 0 (se remarc analogia n funcionare a intrrilor J i K cu intrrile S i R ale unui bistabil SR). La activarea simultan a intrrilor J i K ieirea comut din starea curent n starea negat.

Laborator 09

2008/2009

9.2. APLICAII ALE CIRCUITELOR BASCULANTE BISTABILE

9.2.1. Circuitul de difereniere Este realizat cu trei pori I-NU, pe structura unui latch SR (figura 9.4). Genereaz la ieire impulsuri de durat foarte scurt datorit timpilor de propagare nenuli ai porilor I-NU.
In Out

/Q

Figura 9.4. Circuit de difereniere.

9.2.2. Bistabilul de tip T (Toggle) Utiliznd un bistabil de tip D, se poate realiza un bistabil T, prin conectarea ieirii /Q la intrarea D (figura 9.5). Privind semnalul de la ieirea Q n comparaie cu semnalul de tact se poate interpreta acest circuit ca un divizor de frecvena cu 2
5V +V nS 1k

74LS74
S D CP Q _ Q R

CLK

nR

1k +V5V

Figura 9.5 Bistabil T obinut dintr-un bistabil D.

Formele de und aferente funcionrii bistabilului T sunt redate n figura 9.6.

CLK Q /Q

Figura 9.6 Funcionarea bistabilului T. i prin utilizarea unui bistabil JKMS se poate realiza un bistabil de tip T dac se leag intrrile J i K mpreun. Acesta va comuta pe frontul descresctor al impulsului de tact. Dac intrarea T = 1 circuitul funcioneaz ca un divizor de frecven cu 2, iar pentru T = 0 starea ieirilor rmne neschimbat, chiar dac se aplic impulsuri de tact. 3

Laborator 09

2008/2009

9.2.3. Bistabil D obinut din bistabil JK-MS Utiliznd un bistabil JK-MS i un inversor conectat ntre intrrile J i K, se poate obine un bistabil tip D, activ pe frontul descresctor al impulsului de tact (figura 9.7).
5V +V nS 1k D 74LS76
S J CP K R Q _ Q

CLK nR

1k +V 5V

Figura 9.7 Bistabil D obinut din JK-MS.

9.2.4. Divizor de frecven cu 3, realizat cu circuite 74LS76 Cu ajutorul a dou bistabile de JK-MS, se poate realiza un divizor cu 3 frecvena semnalului de tact aplicat la intrarea /CLK (figura 9).
V1 5V +V 74LS76 U1A
S S Q _ Q R J CP K R Q _ Q

74LS76 U1B

Out

In 5V +V R1 1k C1 1nF

J CP K

Figura 9.8 Divizor de frecven cu 3.

Formele de und aferente circuitului sunt prezentate n figura 9.9.

In Out

Figura 9.9 Funcionarea divizorului cu 3.

Laborator 09

2008/2009

9.3. DESFURAREA LUCRRII

9.3.1. Latchul SR asincron A. Se va realiza n CircuitMaker urmtoarea schem, se va simula i se va completa tabelul aferent.
5V nS U1A Q

/S

/R

/Q

U1B 0V nR

nQ

B. Se va verificarea funcionarea dinamic a latchului SR.

DS1 Data 8 Seq 7
6 5 4 3 2 1

/S

U1A Q Q

U1B /R /Q

CP1 CP2

nQ

Pentru circuitul de mai sus se va edita coninutul Data Sequencer-ului astfel nct s se genereze secvena de intrare din diagrama de mai jos. Se va simula i se vor completa formele de und pentru ieirile Q i /Q.
/S

t
/R

t
Q

t
/Q

9.3.2. Circuitul digital de difereniere Se va simula circuitul de difereniere att n regim numeric ct i analogic, pentru diferite serii de pori I-NU: TTL LS, F, CMOS. Se va nota durata impulsului generat. Pentru modul de simulare analogic, Pulser-ul se va nlocui cu Signal Generator, setat pentru un semnal de ieire dreptunghiular cu amplitudinea de 5V i frecvena de 500 KHz.
V1
CP1 Q1 CP2 Q2

In

U1C

Out

U1A Q Q

U1B /Q

nQ

Laborator 09

2008/2009

9.3.3. Bistabilul D sincron pe front Pentru bistabilul D se va urmri funcionarea n regim static prin comutarea intrrii D pe 0 sau 1. Semnalul de tact va fi generat de ctre un Pulser logic. Se va desena semnalul obinut la ieirea Q.
5V +V S R3 1k L1 D U1A
S D CP Q _ Q R

CLK

D 0V

t t t

V1
CP1 Q1 CP2 Q2

CLK

R R2 1k +V5V

9.3.4. Bistabilul T din D Se va realiza bistabilul T dintr-un bistabil D. Semnalul de tact va fi generat de ctre un Pulser logic. Desenai formele de und rezultate n urma simulrii numerice.
5V +V S R3 1k L1 U1A
S D CP Q _ Q R

CLK

Q
R

V1
CP1 Q1 CP2 Q2

CLK

R2 1k +V5V

9.3.5. Bistabilul JK-MS Se va realiza schema de test a bistabilului JK-MS. Folosind un switch i dou Pulsere logice se vor genera formele de und din figur i se va desena semnalul obinut la ieirea Q.
CLK

t t t t

J Q

Laborator 09

2008/2009

5V +V S R3 1k L1 5V U1A V1
CP1 Q1 CP2 Q2

CLK

S J CP K R Q _ Q

V2
CP1 Q1 CP2 Q2

K R2 1k +V5V

9.3.6. Bistabilul D realizat cu un JK-MS Se va realiza i se va simula un bistabil de tip D obinut dintr-un bistabil JK-MS. Se vor compara formele de und obinute cu cele de la punctul 9.3.3. Care este diferena ntre un bistabil D integrat i unul obinut dintr-un JK?
5V +V S D 0V R3 1k L1 D U1A U3A
S J CP K R Q _ Q

CLK

D
Q

t t t

Q
R

V1
CP1 Q1 CP2 Q2

CLK

R2 1k +V5V

9.3.7. Bistabilul T realizat cu un JK-MS Se va realiza i se va simula un bistabil de tip T obinut dintr-un bistabil JK-MS. Se vor compara formele de und obinute cu cele de la punctul 9.3.4. Care este diferena ntre un bistabil T din D i T din JK?
5V +V S T 5V V1
CP1 Q1 CP2 Q2

R3 1k L1

CLK

T U1A CLK
S J CP K R Q _ Q

Q
R

R2 1k +V5V

Laborator 09

2008/2009

9.3.8. Divizor de frecven cu 3 Se va studia modul de realizare a unui divizor de frecven cu 3. Se vor desena formele de und pentru punctele IN i OUT.
V1 5V +V

U1A V2
CP1 Q1 CP2 Q2 S S Q _ Q R J CP K R Q _ Q

U1B

Out

In 5V +V R1 1k C1 1nF

J CP K

IN

OUT

t t

9.3.9. Verificarea experimental a funcionrii bistabilelor Cu ajutorul plcii de test i a unui osciloscop, se vor vizualiza semnalele obinute n punctele de msur marcate pe plac i se va studia schema electronic prezentat n Anexa 1.

Laborator 09

2008/2009

Figura 9.10 Schema electric a plcii de test.