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UNIVERSIDAD CATLICA DE SANTA MARA PROGRAMA PROFESIONAL DE INGENIERA ELECTRNICA CDIGO: 7405069 ASIGNATURA: SISTEMAS DIGITALES II PRIMERA FASE:

INTRODUCCION A LOS DISPOSITIVOS SECUENCIALES FUNCIONAMIENTO Y CARACTERIZACION DE FLIP FLOPS GUA DE LABORATORIO N 2 Docente: PAG 1/16

Ing. Csar Mlaga Chvez Fecha: Abril 2012

I. OBJETIVOS

Implementar Flip-Flops utilizando compuertas lgicas. Conocer el uso de los Circuitos Integrados que contienen FlipFlops.

II.

MARCO TEORICO

LATCHES Son dispositivos capaces de almacenar un bit de informacin, 1 0, segn lo indicado por sus entradas de excitacin. A continuacin veremos cmo se implementa un match usando compuertas lgicas bsicas y la realimentacin de sus seales. Considerar la figura siguiente:
0 0 0

Fig. 1.7: Compuerta OR. Se puede observar claramente que si ambas entradas son cero, la salida ser tambin cero. Si se realimenta la salida hacia una entrada, la compuerta se estabiliza con una salida cero.

0 0

Fig. 1.8: Compuerta OR realimentada Si se aplica un 1 en la entrada, la salida se hace 1 y este valor se realimenta.

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1 S 1

Fig. 1.9: Realimentacin de valor 1. Si se hace nuevamente S = 0, la salida permanece en 1 por efecto de la realimentacin.

1 S 0

Fig. 1.10: Entrada S en 0. Este arreglo asume entonces el valor 1 en forma permanente en su salida, no se altera aunque la entrada S cambie nuevamente de valor. Este arreglo recibe el nombre de LATCH SET por obvias razones. Ahora reemplazamos la compuerta OR por una NOR y un inversor colocado a la salida.

0 S 0

Fig. 1.11: Latch set con compuerta NOR. Tomaremos ahora la salida de la compuerta NOR, antes del inversor.
0 R 0

0 1 Q

Fig. 1.12: Salida no invertida. Como se puede apreciar, si las dos entradas de la compuerta son cero, la salida ser 1 y por efecto del inversor, la salida ser 0. Si se coloca un 1 en la entrada R, la salida Q se hace 0 y la realimentacin ser 1.

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1 R 1

1 0 Q

Fig. 1.13: Entrada R = 1. Si la entrada R vuelve a ser cero, la salida de la compuerta (Q) seguir siendo 0 por la realimentacin, que a su vez sigue siendo 1.
1 R 0

1 0 Q

Fig. 1.14: Entrada R = 0. La salida Q se mantendr en 0 ignorando cualquier cambio introducido en la entrada R, se ha constituido un dispositivo denominado LATCH RESET.

Q R
Fig. 1.15: Latch reset. LATCH SR ESTRUCTURA NOR

Los modelos de latches anteriores no son muy tiles, sera importante poder combinar ambos diseos en uno solo. Primero reemplazamos la compuerta inversora por una compuerta NOR configurada como inversor.

N1

Q N2

Fig. 1.16: Inversor NOR. Desconectando la segunda entrada de N2 de Q`, podemos conseguir que esta entrada fuerce una realimentacin 0 y por lo tanto tenemos una entrada Set (S) y una Reset (R).

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N1

Q
N2

Fig. 1.17: Latch SET RESET. Ordenando la ubicacin de ambas compuertas se puede obtener la forma tpica de acoplamiento cruzado de un match basado en compuertas NOR.
S N1 Q

N2

Fig. 1.18: Latch SET RESET estructura NOR. Su smbolo lgico es el siguiente:
S Q

Fig. 1.19: Smbolo esquemtico del latch SET RESET. LATCH SR ESTRUCTURA NAND Considerando que la funcin NAND, as como la NOR, forma un conjunto lgicamente completo, debe ser posible implementar un latch SR con acoplamiento cruzado en base a compuertas NAND, para esto deberemos invertir las entradas.

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S N1 Q

R R

N2

Fig. 1.20: Latch con compuertas NAND. Analizando esta configuracin se tiene: Si las entradas son S = 0 y R = 0, el arreglo conserva los datos anteriores, cumpliendo la funcin de mantenimiento, almacenamiento o HOLD. N1: (S` Q`) = (1 . Q`) = Q`` = Q N2: (R` Q)` = (1 . Q`) = Q` En este caso, al recibir las compuertas NAND un 1 en S o R, se comportan como inversores, entonces N1 recibe Q` y genera Q`` = Q, que a su vez ingresa a N2 para generar Q` formndose as un bucle. Si slo una entrada es 1, su compuerta asume el valor lgico 1, y la otra entrega 0: N2 : (S = 1, R = 0) : Q` = (R` . Q)` = (0` . 1)` = (1 . 1)` = 1` = 0 Q = 1 N1 : (S = 0, R = 1) : Q = (S` . Q`)` = (0` . 1)` = (1 . 1)` = 1` = 0 Q`= 1 En conclusin: con S = 1, Q = 1 y Q` = 0 (set)

con R = 1, Q` = 1 y Q`` = Q = 0 (reset) Podemos eliminar los inversores de las entradas, quedando la estructura siguiente:

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Fig. 1.21: Latch SET RESET estructura NAND. En estas condiciones, se tiene un latch set reset con entradas activas en nivel bajo. Su smbolo esquemtico es el siguiente:
S

Fig. 1.22: Smbolo esquemtico del latch SET RESET. O puede ser tambin el siguiente )aprecie las diferencias entre ambos):
S Q

Fig. 1.23: Smbolo esquemtico del latch SET RESET. Si ambas entradas fueran 1 a la vez, o sea S` = R` = 0, las salidas de ambas compuertas seran 1, lo cual sera contradictorio: Q = Q` = 1? Por lo tanto S = R = 1 es un estado ilegal en el latch, se le llama tambin entrada prohibida. A continuacin veremos algunos diagramas de tiempo que nos permitirn comprender de forma ms explcita el comportamiento de los latches desarrollados en los puntos anteriores. El primer diagrama de tiempo corresponde a un latch RS basado en compuertas NOR, es decir, tiene sus entradas de excitacin activas en nivel alto.

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SET

RESET

SET
VALORES ENTRADAS DESCONOCIDOS ILEGALES

Fig. 1.24: Latch RS basado en compuertas NOR. Se puede notar claramente la forma en que las entradas de excitacin establecen valores 1 (setear) o 0 (resetear) en la salida del latch. Si ambas entradas R y S son 0 simultneamente, las salidas Q y Q` sern 0, lo cual, como vimos, es una situacin ilgica, por lo que se considera que esta es una combinacin de entradas no permitida. Cuando se abandona el estado prohibido S = R = 1 y ambas entradas vuelven a cero, se genera en el latch una condicin de competencia para que alguna de las salidas tome un valor y fuerce a la otra a tomar el valor contrario. Esta competencia se delibera segn el retardo de ambas compuertas, el cual es una condicin absolutamente elctrica y no puede predecirse. En teora, si ambas compuertas tienen el mismo retardo (cosa que en realidad es imposible), las salidas oscilaran, ya que la contienda no podra deliberarse. En una situacin real, las compuertas lgicas introducen retardos en la propagacin de la seal, por lo que un diagrama de tiempos ms real podra ser como el siguiente.

SET

RESET

SET
VALORES ENTRADAS DESCONOCIDOS ILEGALES

Fig. 1.25: Latch RS basado en compuertas NOR con retardos.

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La tabla que permite observar los valores de las entradas y las salidas originadas se denomina Tabla de Excitacin. Para construir esta tabla se debe considerar que quienes determinan el valor de la salida son las entradas S y R adems del valor que en ese instante tenga la salida Q, la Tabla de excitacin es como la siguiente. Entradas Estado Estado de actual siguiente excitacin S R Q Q* 0 0 0 0 1 1 1 1 0 0 1 1 0 0 1 1 0 1 0 1 0 1 0 1 0 1 0 0 1 1 x x Ningn cambio Reset Set No permitido

El diagrama de estados del latch es el siguiente:

SR

0d
0

d0

10
1

01
Fig. 1.26: Diagrama de estados del latch RS. Para hallar una ecuacin que describa al latch, obtendremos un mapa de Karnaugh a partir de la Tabla de Excitacin, obteniendo: SR Q 0 1 Por lo tanto, la ecuacin resultante es:
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00 0 1

01 0 0

11 -

10 1 1

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Q = S + R` Q Dado que en los latches analizados el cambio de estado ocurre en el instante en que se da el cambio en las entradas de excitacin, es probable que para ejercer mayor control se requiera contar con una lnea de control en un latch, que defina el instante del cambio de estado o que lo inhiba, para implementar esta lnea de control se plantea el siguiente diseo:

S C R

Fig. 1.27: Latch SR con entrada de control. Las compuertas AND en las entradas permiten que S y R lleguen al latch propiamente dicho nicamente cuando C = 1. Si C = 0 las salidas de ambas compuertas son cero por lo que el latch estar en un estado de mantenimiento independientemente del estado de S o R. Una variacin de este diseo consiste en incluir compuertas NAND en la entrada y usar un acoplamiento cruzado basado tambin en compuertas NAND, para poder hacer una implementacin con un solo tipo de compuertas, lo que, como sabemos, reduce costos y dimensiones.
S Q

Q R

Fig. 1.28: Latch con compuertas NAND. Usando el smbolo esquemtico tendramos:

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C R R Q

Fig. 1.29: Latch con compuertas NAND. La Tabla de Excitacin y el Diagrama de Estados para este latch son mostrados a continuacin: Entradas de excitacin S R x x x x 0 0 0 0 0 1 0 1 1 0 1 0 1 1 1 1

Entrada de habilitacin C 0 0 1 1 1 1 1 1 1 1

Estado actual Q 0 1 0 1 0 1 0 1 0 1

Estado siguiente Q* 0 1 0 1 0 0 1 1 x x Retencin Sin cambio Reset Set No permitido

Fig. 1.30: Diagrama de Estados.

10d 0dd/
0

CSR 110
1

0d d/1 d0

101
Para hallar la ecuacin caracterstica usamos un mapa de Karnaugh de 4 x 4.

SR 00 01 11 10 CS 00 0 1 1 0 01 0 1 1 0 11 1 1 x x 10 0 1 0 0

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Q* = S C +R` Q + C` Q Podemos notar que si C = 1 la ecuacin es idntica a la definida para el latch simple ( Q* = S + R` Q) por lo que su funcionamiento ser tambin el mismo. Si C = 0 entonces Q* = Q, que equivale a decir que el estado presente del latch se mantiene igual al anterior, independientemente del valor de las entradas S y R. CONSIDERACIONES DE TIEMPO Para lograr que el valor colocado en D se establezca en Q se debe cumplir con ciertos requisitos con respecto al tiempo de duracin y de establecimiento de las seales. En el diagrama siguiente se especifica estos requerimientos.

D
th th tsu

tsu

Q
tw

tsu : Tiempo de configuracin. Periodo de tiempo inmediato anterior a la transicin de C durante el cual D debe ser estable. th : Tiempo de retencin. Periodo inmediato posterior a la transicin de C, durante el cual D no debe cambiar. tw : Ancho mnimo de pulso en la seal de activacin o habilitacin C. Si alguno de estos parmetros no se cumple entonces la salida Q es incierta. FLIP FLOPS Dispositivos de funcionamiento muy similar a los latches, se caracterizan por tener una entrada de reloj que define el instante exacto en que pueden cambiar de estado. En circuitos secuenciales sncronos se requiere tener control absoluto del momento en el que ciertas lneas toman un estado determinado y no depender de los valores que tomen las entradas.

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BIBLIOGRAFIA Apuntes de Clase.

III.

CUESTIONARIO PREVIO

1. Explique que es un circuito lgico secuencial. 2. Qu tipos de circuitos secuenciales existen? Explique. 3. Qu es un Flip Flop? 4. Explique la tabla de verdad de cada uno de los circuitos a implementar en la prctica.

IV.

MATERIALES Y/O EQUIPOS A UTILIZAR Multmetro Fuente de alimentacin DC Protoboard CI 7400 (2), 7404, 7475, 7476. Cables de conexin

V.

DESARROLLO DE LA PRCTICA

a) Flip-Flop RS en base a puertas Nand: 1. Armar el circuito de la figura 1. 2. Anotar la tabla de verdad. SET 0 0 RESET 0 1 Q Q Estado

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1 1

0 1

3. Dibujar el circuito correspondiente a un Flip-Flop RS en base a compuertas Nor. 4. Comparar la tabla de verdad de dicho Flip-Flop con la obtenida en el paso anterior. Explique.

b) Flip-Flop RS con Entrada de control: 1. Armar el circuito de la figura 2. 2. Anotar la tabla de verdad. RELOJ 0 0 0 0 1 1 1 1 SET 0 0 1 1 0 0 1 1 RESET 0 1 0 1 0 1 0 1 Q Q* Estado

3. Comparar el FlipFlop implementado con el del caso anterior.

c) Flip-Flop D: 1. Armar el circuito de la figura 3. 2. Anotar la tabla de verdad.

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D 0 1 0 1

RELOJ 0 0 1 1

Estado

3. Comparar el Flip-Flop con los implementados en los pasos a y b.

d) Circuitos Integrados: 1. Buscar en el manual ECG la configuracin interna de los C.I. 7475 y 7476, conectar el C.I. de acuerdo a la informacin proporcionada por el manual y verificar la tabla de verdad en cada caso. Anotar la tabla de verdad respectiva. 7475: D 0 1 0 1 RELOJ 0 0 1 1 Q Q Estado

7476: PRESET 0 1 0 1 CLEAR 1 0 0 1 J X X X 0 K X X X 1 C X X X Q Q Estado

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1 1 1

1 1 1

1 0 1

0 0 1 X

VI.

CUESTIONARIO FINAL 1. En funcin a los datos recabados en la prctica, indique una ventaja y una desventaja de cada tipo de latch y/o flip flop utilizado, sustente brevemente su respuesta.

VII.

CONCLUSIONES Y OBSERVACIONES:

Figura 1

Figura 2

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Figura 3

VIII.

BIBLIOGRAFA O REFERENCIAS UTILIZADAS EN EL DESARROLLO DE LA PRCTICA

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