Control de Acceso Inteligente con RFID

Control de Acceso Inteligente con RFID Cabrera Altamirano, Tpicos Selectos en Sistemas Digitales: Ivn
VHDL Dr. Arturo Daz, Dr. Adriano de Luca, CINVESTAV-IPN. Departamento de Computacin
Resumen El presente documento describe el desarrollo de un sistema de control de acceso automtico utilizando las credenciales inteligentes de los alumnos y personal administrativo para el Departamento de Computacin del CINVESTAV para controlar el acceso a las distintas reas del departamento; el documento presenta un anlisis detallado del desarrollo de dicho sistema, incluyendo diagramas que demuestren grficamente los algoritmos utilizados, adems del desarrollo de cdigo fuente utilizado en el mismo. ndice de Trminos

B. Componentes del sistema: Reloj de tiempo real Por definicin, tenemos que el reloj de tiempo real es mdulo encargado de llevar la hora y fecha del sistema. ste el mdulo se encuentra implementado como un contador, cuenta segundos, minutos, horas, das, meses y aos; cuenta con una entrada de pulsos, que debe corresponder a una frecuencia de 1Hz . El siguiente cdigo de implementacin muestra el para dicho mdulo de reloj de tiempo algoritmo real:

I. INTRODUCCI

L presente documento describe el desarrollo de un sistema de control de acceso automtico utilizando las credenciales inteligentes los alumnos y personal de administrativo para el departamento de computacin del CINVESTAV para controlar el acceso a las distintas reas del departamento. La justificacin que presenta para la se elaboracin del proyecto consiste en proveer un sistema automtico de acceso a las distintas reas del departamento posibles fallas asociadas, por ejemplo: prdida eliminando las de llaves, uso no autorizado de reas (salones, auditorios), entre otras. El diseo consiste de mdulos que sern integrados de forma estructural para completar el proyecto El sistema se desarrollar en un FPGA Spartan3-E programado en VHDL; adems, se utilizar la ModelSim para propsitos de simulacin. herramienta II ANLISIS . A. Arquitectura del sistema: ClienteServidor Listado 1. Implementacin de RTC La estrategia consiste en realizar cuentas de pulsos de reloj e comparando para incrementar la variable correspondiente, es ir decir cuando el contador de segundos sea 60, el contador de minutos debe incrementarse. Al mismo tiempo, cuando contador de minutos sea 60, el contador de horas debe el cambiar. Esta misma estrategia se realiza con los das, meses a yos. El cdigo mostrado fue sintetizado y simulado de forma satisfactoria obteniendo los siguientes resultados:

Figura 1. Sistema Cliente Servidor

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Sntesis

Sntesis

F
sy{.{x{

zz Simulacin

F
syx.urz tt

Tabla 1. Sntesis en el mdulo de reloj de tiempo real

Tabla 2. Sntesis en el mdulo de Temporizador

Simulacin

Figura 3. Simulacin de Temporizador

Figura 2. Simulacin de Reloj de Tiempo Real

En la figura 3 podemos ver el resultado de la simulacin temporizador, donde obtenemos un pulso cuando se ha del alcanzado la cuenta de ciclos esperada. D. Componentes del sistema: Divisor de frecuencia ste mdulo del sistema se encarga de dividir la principal de reloj; se implementa como un contador, frecuencia cada determinado nmero de ciclos de reloj, se emite donde seal una y la cuenta vuelve a comenzar.

En la figura 2 se puede aprecio el funcionamiento del de reloj modulo de tiempo real, en la parte superior tenemos la de ciclos entrada de reloj, ms abajo podemos apreciar cmo van cambiando las seales correspondiente a segundos y minutos respectivamente . C. Componentes del sistema: Temporizador ste mdulo del sistema se encarga de contar unidades tiempo y emitir una seal cuando se ha alcanzado el de especificado. tiempo Tal mdulo se implementa como un contador de pulsos, que cuando alcanza el nmero de ciclos correspondientes, se una seal para avisar que el tiempo ha emite transcurrido. El siguiente es la descripcin del cdigo fuente que elmuestra algoritmo implementado:

Listado 3. Implementacin de Divisor de Frecuencia Sntesis

F
Listado 2. Implementacin del Temporizador El cdigo anterior fue sintetizado y satisfactoriamente obteniendo los siguientes resultados: simulado F {x.yxw zr

Tabla 3. Sntesis en el mdulo de Divisor de frecuencia

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3 3. Buffer de almacenamiento temporal. El modulo de transmisin se encarga de convertir un dato de n bits, en impulsos seriales, con su inicio f yin a determinado baudrate. El modulo de recepcin se encarga de convertir un impulso de datos seriales con inicio y fin a un dato n debits. El buffer de almacenamiento temporal se encarga guardar bytes que han sido recibidos o a de esto permitir que el sistema de transmitir, trabaje en forma comunicaciones paralela a otros mdulos del sistema. a. Cdigo del transmisor

Simulacin

Figura 4. Simulacin de Divisor de frecuencia

E. Componentes del sistema: Comunicacin serial

ste mdulo del sistema se encarga de convertir un dato de 8 bits, en un dato serial a un determinado Baudrate; mdulo dicho se implementa como una mquina de estados finitos.

Figura 5. Comunicacin Serial En un sistema de comunicacin serial asncrona tal y como que el se especifica y disea en esta etapa de proyecto que una tenemos palabra de n bits es convertida en pulsos seriales con las siguientes caractersticas. Al principio tenemos un bit de inicio o start bit, el cual representa como una transicin de alto a bajo. se Enseguida tenemos los datos a transmitir, comenzando por el menos significativo, el nmero de bits a comnmente es de 8, sin embargo es posible ver en algunos transmitir sistemas que este nmero vara entre 5 y 9. Para finalizar debemos enviar un bit de parada o stop bit, cual el se representa como una transicin de bajo a alto. Por ltimo, en esta implementacin no se contempla utilizar chequeo de paridad, este es un mecanismo que se utiliza el verificar si existe algn error en la transmisin de los para datos. Este mecanismo hoy en dia es poco utilizado, por lo cual se omiti de esta implementacin. Otra caracterstica no incluida en la presente es el control de implementacinflujo por hardware, dado que la mayora de los sistemas que hacen uso de un estndar de comunicacin no hacen uso del control de flujo. serial Un sistema de comunicacin serial como el aqu presentado compone de diferentes mdulos, entre los que destacan: se 1. 2. Transmisor Receptor

Listado 4. Implementacin del Transmisor El cdigo presentado con anterioridad implementa la transmisin serial mediante una maquina de finitos, estados con los estados de IDLE, START, DATA y STOP que corresponden a las etapas anteriormente descritas, donde en cada estado se realiza el envo los de correspondientes bits.

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b.

Cdigo del receptor

Listado 6. Implementacin del buffer FIFO. La implementacin de este buffer, guarda dos apuntadores, uno de lectura y otro de escritura. Utilizando cada uno para correspondiente operacin. su Al momento de realizar una operacin de escritura se revisa no si se ha llenado el buffer, o antes de una operacin de lectura que el buffer no est vacio. Los tres mdulos descritos anteriormente fueron sintetizados y simulados correctamente obteniendo los siguientes resultados. Sntesis

F
FF Listado 5. Implementacin del Receptor El cdigo presentado con anterioridad implementa recepcin serial mediante una maquina de estados finitos, la los de IDLE, START, y STOP que conestados corresponden a las etapas anteriormente descritas, donde en DATA cada estado se realiza la recepcin de los correspondientes bits. c. Cdigo del buffer FIFO twz.y{{ ty tur.uuw tvu.{{t

ts zv

Tabla 4. Sntesis en el mdulo de Comunicacin serial

Simulacin

Figura 6. Transmitiendo un dato

Figura 7. Recibiendo un dato En la figura 6 se puede visualizar como de manera paralela introduce un dato, y este se va convirtiendo a serial, siguiendo se la secuencia descrita por la mquina de estados. Hasta llegar t aransmitir todos los bits de control + datos. En la figura 7 se puede visualizar como a partir de una lnea datos de serial, esta es convertida a un dato en paralelo, siguiente la secuencia descrita por la mquina de estados.

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5 Por ltimo debemos enviar el comando de Entry Mode Set, donde habiendo enviado este comando el LCD se encontrara listo para recibir datos y ser presentados en pantalla. La siguiente mquina de estados muestra el del mdulo, en funcionamientobase al diagrama anterior:

F. Componentes del sistema: LCD ste mdulo del sistema se encarga de inicializar y una pantalla de cristal lquido (LCD) de 16x2 manejar caracteres.

Figura 9. FSM para la operacin del LCD. El algoritmo implementado en cdigo fuente se muestra c aontinuacin:

Figura 8. Rutina de inicializacin de LCD. La inicializacin que es requerida para utilizar una pantalla LCD de se muestra en la figura 8. Despus de haber energizado la pantalla, es necesario entre 30 y 40 ms, para mandar primer comando, esperar denominado Function Set, donde se establece el nmero de el lneas y si el display se encontrara apagado o Despus de encendido. haber enviado este comando deberemos esperar cerca de 40us. El siguiente comando a enviar es, Display ON/OFF Control, donde se especifica si el display se encuentra apagado e oncendido, si se muestra o no el cursor, y si este se encuentra parpadeando o no. Despus de haber enviado este comando deberemos esperar cerca de 40us. El siguiente comando a enviar es, Display Clear, el mostrara el LCD vacio. Despus de haber enviado cual comando deberemos esperar cerca de 1.6ms. este

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Figura 10. Simulacin del mdulo de LCD

G. Componentes del sistema: Cliente Servidor La arquitectura del sistema est basada en el esquema Servidor, donde puede existir un solo maestro para muchos Cliente clientes. Servidor: Encargado de procesar las solicitudes de los clientes, validar en su base de datos y devolver resultado. Cliente: Encargado de realizar las lecturas de identificadores en cada punto de acceso y de realizar los accin de apertura de la puerta. H Componentes del sistema: Protocolo Cliente Servidor . Para que ambos sistemas puedan comunicarse, es necesario contar con una especificacin de cmo se van a comunicar un en nivel lgico, por lo tanto es necesario definir un protocolo de comunicacin. De tal manera que a un protocolo de peticin se le da respuesta. una

Figura 11. Estructura del Protocolo Nuestro protocolo tendr los siguientes componentes: 1. 2. 3. 4 5. . 6. Listado 7. Implementacin del LCD Sntesis 7. Byte Inicial: Indica el inicio de una Tamao trama. del Paquete de Datos: Indica el tamao los de datos que contiene la trama. Direccin Destino: A quin le envo la trama datos? de Direccin Fuente: Quin enva la trama de Datos datos? a Enviar: Qu estoy enviando? y cmo lo envo? (cmd) Cheque de Verificacin: Comprueba integridad los de datos. Byte Final: Indica el final de la trama.

tw

sxr.rw{
Tabla 5. Sntesis en el mdulo de LCD

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Algunas consideraciones: 1. 2. Byte de Inicio: Direcciones (Destino & Fuente): 0x01 0x00: Servidor 0x01 0xFE: Clientes 0xFF: Computadora 3. Verificacin: LRC (Longitudinal Check) Redundancy for (i=0; i<Tamao; i+ LRC = LRC XOR +) 1. Datos(i);Final: Byte de 0xFE

Figura 15. Comando validos para Maestro PC. a. Implementacin del protocolo Cliente Servidor PC

Figura 12. Comandos validos para Maestro Esclavo Caso de estudio

Peticin: Pregunto al Maestro (0x01) si existe el usuario 0xF1F2F3F4F5F6F7F8 Figura 16. Maquina de Estados Finitos para implementacin del protocolo de comunicaciones. la

Figura 13. Estructura de una peticin Respuesta: Respondo al Cliente (0x02) que el usuario (0xF1F2F3F4F5F6F7F8) SI existe.

Figura 14. Estructura de una respuesta I. Componentes del sistema: Protocolo PC Servidor Definido de la misma manera que el protocolo cliente servidor, con la diferencia de que implementa comandos. diferentes

Listado 8. Implementacin del Protocolo de Comunicacin

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Sntesis

F
sxs.svy

sy{

Tabla 6. Sntesis en el mdulo de Protocolo

Simulacin

Protocolo: Peticin / Respuesta. Lector: Direccionado / No Direccionado Tarjeta: Direccionado / No Direccionado Comandos: Inventory Read One Block Write One Block Block One Block Read Multiple Blocks Write AFI Family Identifier) (Application . Lock AFI Write DSFID (Data Storage Format Identifier) . Lock DSFID Read System Information Read Lock Block Status Request to reader

Figura 17. Simulacin del modulo Protocolo J. Componentes del sistema: Lector de tarjetas RFID a. Investigacin

b.

Figura 18. Estructura del Protocolo de Comunicacin

Figura 19. Opciones para el campo Request Flags.

Texas Instruments S6400. Tecnologa de Alta Frecuencia HF (13.56 ISO15693 / Mhz). Interface: RS485 o ISO14443. 12V @ 300 Wiegand. mA. Protocolo de Peticin Respuesta.

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Figura 24. Anlisis del Campo Error Flags. Comandos: Lector: Direccionado Identificador: Direccionado Inicializar Lector: Inventory: o Request o Response Read One Block: o Request o Response Tanto el lector como el identificador se utilizaran en direccionado, es decir le hablaremos especficamente a modo lector o a un identificador, esto es dado que esta tecnologa un permite direccionar ms de un lector / identificador, necesario a referirnos a uno en especifico. es Existe la opcin de utilizar el modo no direccionado, embargo al momento de existir ms de un lector / sin tendramos una identificador colisin con lo cual obtendramos datos corruptos. En la siguiente seccin se hace el anlisis de peticiones r yespuestas para diferentes comandos. Figura 21. Comandos disponibles para identificadores ISO15693. c. Response from Reader Inventory Request: 01 11 00 10 A2 01 31 30 31 30 32 36 39 00 00 9E 61

Figura 20. Comandos disponibles en el Lector S6400.

Figura 22. Estructura de la respuesta desde el Lector S4100.

Figura 25. Anlisis de Inventory Request. Inventory Response: 01 12 00 10 00 01 00 01 63 36 BA 06 00 00 07 E0 0D F2

Figura 23. Campo Response Flags.

Figura 26. Anlisis de Inventory Response.

Control de Acceso Inteligente con RFID Read Block Request: 01 19 00 10 B2 20 31 30 31 30 32 36 39 00 63 36 BA 06 00 00 07 E0 00 A9 56

10 Implementaci n

Figura 27. Anlisis de Read Block Request. Read Block Response: 01 0E 00 10 00 20 AA 0A 00 00 00 00 9F 60

Figura 32. Maquina de Estados Finitos que implementa el protocolo RFID. El algoritmo implementado en cdigo fuente es el siguiente:

Figura 28. Anlisis de Read Block Response. Initialize Reader 01 12 00 Request: 10 A0 ED 31 30 31 30 32 36 39 00 0E 00 7D 82

Figura 29. Anlisis de Initialize Reader Request. Setup Reader 01 10 00 Request: 10 A0 E7 31 30 31 30 32 36 39 00 7B 84

Figura 30. Anlisis de Setup Reader Request. Setup Reader Response: 01 0D 00 10 00 E7 00 2C 00 30 00 E7 18

Listado 9. Implementacin del Protocolo RFID. Sntesis

F
Figura 31. Anlisis de Setup Reader Response. F suw.ztr vrx

Tabla 7. Sntesis en el mdulo de Protocolo RFID

Control de Acceso Inteligente con RFID Simulacin b.

11 Funcionamiento del controlador maestro visto del lado esclavo 1. 2. Transmito peticin al esclavo N. Espero 100 ms. Si hay datos, los tomo, proceso y genero una respuesta. a. El procesamiento consiste en: i. Verificar si existe el ID en de usuarios. memoria ii Si existe, tomar valores de RTC, . formar registro y guardar en memoria de datos y responder. iii Si no existe, solo responder. Transmito peticin al esclavo N+1, hasta que N+1 . M < . Cuando se cumpla la condicin comienzo nuevo. de

Figura 33. Simulacin del Protocolo RFID K. Controlador maestro: Descomposicin modular 3.

Su correspondiente mquina de estados finitos es la siguiente :

Figura 34. Arquitectura del controlador maestro. a. Funcionamiento del controlador maestro visto del lado computadora 1. 2. 3. Reviso en el FIFO de Recepcin conectado al PC tengo datos a procesar. si Si hay datos, los tomo, proceso y genero una respuesta. El procesamiento consiste en: Extraer el registro solicitado por la PC, y generar respuesta. Ejecutar la accin especificada por mensaje y generar el Si no hayrespuesta. datos, vuelvo a revisar.

Figura 36. Maquina de Estados Finitos para controlador maestro, lado esclavo. el

L. Controlador maestro: Descomposicin a nivel de entidades

4 . Por consiguiente, la mquina de estados finita corresponde al algoritmo anterior se describe a continuacin: que

Figura 37. Arquitectura del controlador maestro, mostrando las entidades que lo conforman.

Figura 35. Maquina de Estados Finitos para el controlador maestro, lado computadora.

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12

M. UART: Descomposicin a nivel de entidades

Funcionamiento del mdulo de controlador esclavo visto desde el lector de tarjetas RFID: 1. Manda una peticin de lectura al modulo de 2. RFID. 100 ms (activando el temporizador). Y lee Espera respuesta del modulo de RFID (que est en el FIFO). la 3. Veo los datos ledos y si corresponden a un identificador mando leer el bloque 0 al modulo de RFID. 4. Espero 100 ms (activando el temporizador). Y leo la respuesta del modulo de RFID (que est en el FIFO). 5. Con los datos obtenidos en 3 y 5, guardo datos en memoria y espero que el controlador maestro me pregunte. Su representacin en mquina de estados finita es siguiente la :

a.

Figura 38. Arquitectura de la UART, a nivel entidades. a. FIFO

Figura 39. Estructura del buffer FIFO. N. Controlador esclavo: Descomposicin modular b. 1. 2. 3. 4 .

Figura 41. Maquina de Estados Finitos para elControlador Esclavo, lado Lector de RFID. Funcionamiento del mdulo visto desde el lado maestro: Reviso si hay peticiones del Si hay peticiones, las leo, respondo y activo Maestro. temporizador. Cuando el temporizador haya terminado leo la respuesta del maestro y hago lo que me (Prender indique. LED o no Actuador ). Vuelvo a revisar.

Figura 40. Arquitectura del controlador esclavo.

Co ontrol de Acces Inteligente con RFID so c

13 El siste ema a su alto nivel tal y como se m muestra en la figura ms tiene 45 a entrada de reloj, una U UART para comuni carseuna la P y otra para comunicarse c el lector con PC con de RFID D. Este sisstema esta com mpuesto por 22 entidades: MAESTRO y ESCLA AVO. Las cuale se conectan internamente mediante sus es M puertos de Recepcin y Transmisinm n.

Fi igura 42. quina de dos finitos paraa el controladdor Maq esclavo,estad Comuniccacin con el M lado Maestro. O. O Controlado or Esclavo: De escomposicin a nivel entidad des

Figur 45. ra Sistema

Completo

Figura Arquitectura a del controladdor esclavo, 43.mostranndo las entidaddes que lo con nforman. La estructura com a mpleta del con ntinuacin siste : ema, es tal y co omo se muestra a a

Figura 46. F Ma

aestro y Esclavvo interconect tados intername nte. n III. I CONCLUSI

IONE S

Figura 44. Estructura a General del Sistema. 4

El uso d VHDL de a el diseo de circuitos contr ol lgicos es muy rec para comendable, y que ya c mucho el dise debido a eo su form de programa ma acin, de la de estilos, facilitaque pued ser un donde podemos mod elar diseos m p muy complejoss a partir de mezc diseos muy simples. Una de las desventaja de este lengu as uaje, es que un no existen bibliote ecas zas con sufic cientes compoonentes, por au ejemplo de comunicaacin por lo quue es necesari io crear esos o estandariz compon nentes desde cero, lo cua al complica el diseo e incrementa de forma n notable el mpo de desarrol lo. e e tiem En lo re eferente al pro oyecto, se tomo una estrategiia de o mdulo y despus in os ntegrarlos para crear el sistem completo, ma disear si bien n esta estrat tegia es ade ecuada, nuest tra limitada