Circuitos Aritmticos

Introduccin Los circuitos integrados ms representativos para la realizacin de operaciones aritmticas bsicas tales como la suma y la comparacin. Adicionalmente, se analiza una ALU en circuito integrado con la cual se pueden llevar a cabo una variedad de operaciones de lgica y aritmtica. La forma mas simple de realizar una operacin aritmtica electrnicamente, es usando un circuito llamado semi-sumado (Haft Adder). Este dispositivo permite que sean aplicados 2 bits de entradas (A,B) para producir dos salidas: uno correspondiente a resultado de la suma (S) y la otra correspondiente a acarreo (C) segn se muestra en la tabla N1.
A 0 0 1 1 B 0 1 0 1 S 0 1 1 0 C 0 0 0 1

TABLA N1. Tabla de Verdad el circuito semi-sumador Como se puede notar, la salido S es el resultado de una EX-OR entre A y B como entradas: por otro lado C es el resultado de una AND entre las mismas entradas. En la figura N1 se muestra el circuito de semi-sumador. Este semisumador presenta la limitacin de que no posee uno entrada para el acarreo de la etapa previa, en caso de que desee sumar mas de 2 bits. Se debe recurrir entonces a sumador total b sumador completo (Full Adder). Este tipo de circuito acepta 3 bits de entrada por separado, llamados sumando, consumando y acarreo de entrada A, B y Cin respectivamente, mientras que las salidas son S y Cout.

Figura N1. El semisumador

Sumadores binarios de 4 bits: Las operaciones aritmticas se presentan con tal frecuencia que se han desarrollado un nmero de circuitos integrados especiales para llevarlas a cabo. El 74LS283 es un buen exponente de esta clase de dispositivos, siendo, en esencia, un sumador hexadecimal de 4 bits, Por lo tanto, acepta como entradas dos nmeros de 4 bits de cada uno, A y B, y un bit de acarreo previo, CO. Los 4 bits correspondientes al nmero A se conectan a las entradas Al, A2, A3 y A4. Las cuatro entradas del dato B se conecta de manera similar. El sumador genera como resultado un nmero de 4 bits correspondientes a la suma de los dos datos, A y B, adems de un bit de acarreo, C4. En la figura N2 se muestra la configuracin de pines del 74LS283.

Figura N 2. Configuracin de pines del 74LS283 La operacin del circuito integrado puede describirse en forma resumida de la siguiente manera:

Si la suma de los dos datos de entrada ms el acarreo previo arroja un resultado entre O y 15, la suma aparecer en las salidas de suma y el bit de acarreo de salida, C4 se hace igual a cero. Si el resultado de la suma se sita entre 16 y 31, el bit de acarreo C4 se pone en 1 y las salidas correspondientes a los bits de suma se hacen iguales al valor del resultado menos 16. Observe que en el su mador de 4 bits, el bit de acarreo resultante posee un peso binario igual a 16.

Ejemplo: Suponga entradas a un sumador como el siguiente: A4A3A2A1= 01112 (716) B4B3B2B1 = 10102 (A16) CO=1 En este caso, la suma de los tres datos de entrada, 0111 + 1010 + 1 resulta ser

igual 18. De acuerdo a las reglas anteriores, se produce un bit de acarreo igual 1 y las salidas adoptan un valor de 2 (esto es, 18 menos 16). Por lo tanto, C4 = 1 y 4 3 2 1=0010. Sumadores en cascada Es posible implementar sumadores para palabras de tamao superiores a 4 bits si se disponen varios 74LS283 en cascada. Para el efecto, basta simplemente con conectar la salida C4 del sumador de menor peso a la entrada CO del sumador siguente. En la figura N 3 se muestra como se conectaran dos 74LS283 en cascada para con formar un sumador de 8 bits. Los dos sumadores se muestran recibiendo como datos a dos nmeros binarios de 8 bits cada uno cuyos valores son: A=11001010, B = 11100111, CO=0. El resultado de la operacin, mostrado tambin en la misma figura es 10110001 y C4= 1.+

Figura N 3. Configuracin en cascada 74LS283 La operacin de resta con el 74LS283 El mismo circuito integrado descrito anteriormente puede ser utilizado para llevar a la prctica operaciones de resta. Ms an, tanto la suma como la resta son, desde el punto de vista digital, muy similares, por lo cual resulta fcil la implementarla de circuitos digitales que permitan seleccionar una u otra operacin. En la figura N4 se muestra la forma como podra alambrarse, con la ayuda de 4 compuertas XOR auxiliares, un circuito sumador que permita, segn la posicin de un conmutador de seleccin, ejecutar la suma o la resta de dos datos binarios de 4 bits cada uno.

Figura N 4. Configuracin 74LS283 como restador/sumador de 4 bits Unidades de lgica y aritmtica, ALU Las ALU (Arithmetic Logic Units), o unidades de lgica y aritmtica, son dispositivos muy verstiles que pueden programarse para llevar a cabo una gran variedad de operaciones aritmticas y lgicas entre dos palabras binarias. En la figura N 5 se muestra e! diagrama de pines de 74LS181, una ALU de 4 bits en tecnologa TTL. Como se observa de la figura, el positivo consta de dos grupo lneas de entrada A3A2A1A0 y B3B2B1B0, un grupo lneas neas de salida F3F2F1F0, un grupo de lneas selectoras de funcin S3S2S1S0 una lnea selectora de modo M, una entrada de acarreo previo Cn. una salida de acarreo resultante Cn+4, una salida de comparacin A=B y dos salidas de expansin P,G.

Figura N 5. Configuracin de pines de una ALU 74LS181 Programando adecuadamente las lneas de seleccin, S3S2S1S0 y la de modo M junto con la de acarreo previo, Cn, IaALU puede ejecutar 16 operaciones lgicas y 32 operaciones aritmticas diferentes con los datos A=A3A2A1A0 B=B3B2B1B0. Estas operaciones, con sus respectivos cdigos de seleccin, se relaciona en la tabla de la figura N 6. Se asume que tanto las entradas como las salidas son activas en alto. Para programar el dispositivo como generador de funciones lgicas, la entrada se- lectora de modo, M, debe estar a nivel alto. La operacin lgica deseada se programa mediante un cdigo de 4 bits de la forma S3S2SISO aplicado a las entradas selectoras de funcin. El estado de la entrada de acarreo Cn es indiferente por lo cual puede fijarse en cualquier nivel. Por ejemplo, para realizar la operacin lgica A XOR B A= 1011 y B=000l, la lnea M debe estar en 1 lgico y en las lneas S3S2S1S0 debe aplicarse el cdigo 0110. Cada bit de la palabra de salida F = F3F2F1F0 es el resultado de la operacin XOR de cada bit de la palabra A con el correspondiente bit de la palabra B. Es

decir, P3 =A3 XOR B3, F2 = A2 XOR B2 y as sucesivamente. Por tanto, F = 1010. Para programar la ALU como generadora de funciones aritmticas, la lnea M debe llevarse a nivel bajo con el fin de habilitar los acarreos internos. La suma de A y B, por ejemplo, se realiza cuando el cdigo de las entradas de se leccin es 1001. La entrada de acarreo Cn es activa en bajo. Si la suma produce un acarreo de salida igual a 1, est tambin ser activo en bajo. La ALU utiliza un sistema interno de generacin de acarreos conocido como carry look ahead (acarreo en adelanto), que no requiere que la suma sea calculada en su totalidad antes de establecer la naturaleza del acarreo resultante.

Figura N 6. Tabla de las funciones del 74LS181 La ALU 74LS381 Muchas de las funciones disponibles en la 74LS181 son de poco valor prctico. En respuesta a esto, los fabricantes de ALUs han introducido al mercado el circuito integrado 74LS381, el cual implementa a una ALU un poco ms pequea y sencilla. En la figura N 7 se muestra su configuracin de pines, la asignacin

de funciones de cada uno de ellos y su tabla de funciones. Observe que solo se dispone de tres lneas de seleccin y que no existe un pin de seleccin de modo, M, por lo cual este dispositivo solo puede desollarse ocho funciones en total. Estas corresponden a las operaciones aritmticas y lgicas de ms frecuente uso.

Figura N 7. Configuracin de pines, asignacin de funciones y tabla de operacin de una ALU 74LS381 Circuitos de Comparacin Binaria Un comparador de magnitud es un circuito lgico, por lo general combinacional, que compara dos palabras binarias e informa, en lneas de salida independientes, cundo la una es mayor, menor o igual que la otra. Un ejemplo clsico de este tipo de circuitos es el 74LS85. Este dispositivo compara dos cdigos binarios de 4 bits A y B aplicados en paralelo a las entradas A3A2A1A0 y B3B2B1B0 respectivamente, e indica en tres lneas de salida activas en alto sus magnitudes relativas. Es decir, cundo A es mayor, menor o igual a B. En la figura N 8 se muestra su configuracin de pines, su diagrama funcional y su tabla de verdad. Especficamente, la salida A>B, pin 5, se activa cuando A es mayor que B, la salida A=B cuando A es igual a B y la salida A<B cuando A es menor que B. Las salidas no activas permanecen en bajo. Por ejemplo, si A= 11012 (1310) y B = 01012 (510), se activa la Salida A>B, indicando que 1310 (A16) es mayor que 5 (B16).

Figura N 8. Configuracin de pines, asignacin de funciones y tabla de operacin de 74LS85 El 74LS85 tambin cuenta con tres lneas de entrada adicionales que le permiten conectarse en cascada a unidades similares para comparar nmeros de mayor longitud. Las entradas son A<B, pin 2, A=B, pin 3, y A>B, pin 4. En la figura N 9 se muestra la manera como se conectaran dos de estos.

Figura N 9. 74LS85 conectado en cascada Conclusin Dada la importancia de las operaciones aritmticas bsicas en el diseo de circuitos digitales, se ha realizado un recuento de los principales circuitos integrados que las implementan. En particular, se examinaron los sumadores de 4 bits y la forma como pueden conectarse en cascada para aumentar el tamao de los nmeros procesados. Adicional- mente, se demostr el uso de sumadores que con una pequea cantidad de lgica adicional permiten obtener fcilmente la operacin de resta. Las ALUs, o unidades de lgica y aritmtica, tan interesantes como verstiles, fueron introducidas mediante el anlisis del circuito integrado 74LS181 que las representa bien. Sin embargo, para aplicaciones menos exigentes, se plante la posibilidad de una implementacin alterna a travs de la 74LS381, que aunque menos poderosa que la 181, es mucho ms sencilla de utilizar. Finalmente, el tema de los circuitos comparadores de magnitud se discuti en algn de talle a travs de la explicacin de la operacin de un comparador de magnitud de 4 bits tpico como es el 74LS85. La disponibilidad de pines de control adicionales en este dispositivo hace posible extender el proceso de comparacin a nmeros binarios de mayor tamao, mediante el artificio de la conexin en cascada de tantos comparadores como sea necesario para alcanzar los objetivos planteados.